JPS6215834A - 多層配線 - Google Patents

多層配線

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JPS6215834A
JPS6215834A JP15411685A JP15411685A JPS6215834A JP S6215834 A JPS6215834 A JP S6215834A JP 15411685 A JP15411685 A JP 15411685A JP 15411685 A JP15411685 A JP 15411685A JP S6215834 A JPS6215834 A JP S6215834A
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JP
Japan
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wiring
wiring layer
film
interlayer insulating
insulating film
Prior art date
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Pending
Application number
JP15411685A
Other languages
English (en)
Inventor
Masaoki Ishikawa
石川 昌興
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に多層配線に関する。
〔従来技術とその問題点〕
従来、半導体装置の多層配線は次のような構造となって
いる。第5図は従来の多層配線の製造方法の一例を示す
図であり、製造工程を追うことによりその構造を説明す
る。
第5図(,1)に示すように、半導体基板10上に第1
層配線として、例えばオーミック電極のように金属膜厚
の薄い電極20と、例えばゲート電極のように金属膜厚
の厚い電極30とがあり、これらを多層構造により配線
を形成する場合、基板lO上の全面に層間絶縁膜40と
して5i02を、形成されている電極の膜厚よりも厚く
設け、全面にホトレジスト膜55を平坦に設け〔第5図
(b)〕、次にレジストと5i02のエツチング速度が
等しいエツチングガスを用いたイオンエツチング方法に
より、5i02が全面に渡ってエツチング露出されるま
でイオンエツチングを行い、表面が平坦化された層間絶
縁膜44を形成する〔第5図(C)〕。
次に第5図(d)に示すように、通常のホトリソグラフ
ィー技術により、電極20.30上が開口したホトレジ
ストによるマスクを設け、ドライエツチング法により、
5i02をエツチング除去して電極20.30の表面を
露出する。次にマスクを除去して、配線の接続部分とな
るスルーホール21.31が形成される。
次に第5図(e)に示すように、基板全面に第2N配線
金属膜77を、スパッター法により被着する。
次に第5図(f)に示すように、ホトリソグラフィー法
によりホトレジストによるマスクを所定の領域に設けて
、ドライエツチング法により不要な部分を除去し、次に
マスクを除去して第2屓配線70.80を形成する。
このように従来の多層配線は、以上述べた工程を繰り返
し行って配線を多層化した構造である。
しかし、この多層配線には次のような欠点がある。
第1に、第1層配線である電極の膜厚に応じて第2層配
線に段差が発生し、3層以上の配線が困難となる。特に
深い凹部のある部分に再びスルーホールを形成すること
は難しく高集積化の支障となる。
第2に、層間絶縁膜の開口に際して、電極金属膜が厚け
ればその電極上の層間絶縁膜は、他方の薄い電極上の層
間絶縁膜よりも薄く形成され、一方電極膜厚が薄ければ
その電極上の層間絶縁膜は厚く形成される。このため、
スルーホール形成のためのドライエツチング時間が異な
ることである。
従って、厚い電極を、エツチング除去してしまう恐れが
ある。
第3に、第2層配線形成に際して深いスルーワール側面
にスパッターにより堆積する金属膜の厚さは、実験結果
によれば表面に堆積する厚さの2である。従って、深い
スルーホールにおいて配線抵抗の増大をもたらす。
以上述べたように従来の多層配線は種々の欠点があった
〔発明の目的〕
そこで本発明の目的は、多層配線の凹凸の平坦化、電極
の過ドライエツチングによる損傷の防止、更に配線抵抗
の低減を図れる多層配線構造の提供にある。
〔問題点を解決するための手段〕
前述の問題点を解決するために、本発明によれば、配線
と層間絶縁膜を交互に重ねた多層配線において、下層配
線と上層配線との接続部分の下層配線上の少なくとも一
部分に良導体金属膜が設けられ、下層配線膜厚が平準化
されてなることを特徴としている。
〔実施例〕
次に本発明の実施例について図面を参照して詳細に説明
する。
第1図は本発明の第1の実施例を示す図であり、GaA
s基板10上に第1層配線である薄い電極20と厚い電
極30とが形成されており、薄い電極20上には良導体
、例えば金膜60が形成されている。このようにして、
第1層各電極の厚みの差が緩和されたあと、層間絶縁膜
44を介して第2層配線70.80が形成されている。
この第1実施例の多層配線の構造を、その製造方法を第
4図を参照して追うことにより更に詳細に説明する。
第4図(a)に示すように、GaAs基板10上に第1
の配線層として、0.1μmの厚さの金・ゲルマニウム
合金(Au−Ge)膜によるオーム性金属による配線2
0と、ゲート電極である0158mの厚さのタングステ
ン(W)膜30と、層間絶縁膜として1μm厚の5i0
2膜40を形成する。
さらに第4図(b)に示すように、従来の方法によりホ
トレジストを用いたエッチバック法によりSiO2膜4
0を平坦化し、層間絶縁膜44を形成する。このとき例
えば配線20上には0. 8μm、配線30上には0.
3pmの5i02膜が残される。
次に、第4図(C)に示すように、初めに配線20の上
層配線との接続部分のスルーホールを、ホトレジスト膜
50をマスクにして、エツチング除去スにCF4を用い
てドライエツチング法により形成する。続けて、スルー
ホールの深さくN開花縁膜44の厚さ)に相当する金膜
60を真空蒸着法により0.7μmの厚さに被着する。
次に通常行われているリフトオフ方法により、ホトレジ
スト及び不要な金膜を除去してスルーホール部分のみに
金膜を残す。この場合、金膜の厚さは0. 7μm埒あ
る。
次に第4図(d)に示すように初めに、再びホトレジス
ト膜によるマスクを設けて、配線30上の層間絶縁膜4
4を前記と同様にして、ドライエツチングにより開口し
スルーホールを形成した後、ホトレジストを除去する。
次に従来方法と同様に上層(第2層)の配線金属として
例えばチタン−金(Ti−Au)等の金属をスパッター
法により全面に被着し、再びホトレジストマスクを所定
の領域に設け、ドライエツチング法により、Ti −A
uの不要な部分を除去し、続けてホトレジストマスクを
除去して上層配線70.80を形成する。
以上のように上層配線70と下層配線20の接続部分に
は良導体である金が0.7μm設けられているため、下
層配線膜厚が平準化され、従って上層配線には下層配線
による凹凸は発生せず、層間絶縁膜の表面と同一水準に
形成される。このため更に多層配線を形成する場合に、
同一位置上に接続部分を設けても何ら問題がない。また
スルーホールの形成は下層配線の膜厚に応じて適正なエ
ツチング時間により形成されるため従来のような過エツ
チングによる損傷の問題は生じない。更に従来構造は深
いスルーホールの側面(層間絶縁膜)に被着する上層配
線の金属膜厚は層間絶縁膜の表面に被着する金属膜厚の
A程度であったが、本実施例によれば下層配線20上に
開口されたスールホール内すべてに金が充填されている
ため、接続部分の配線抵抗が著しく低減される。また従
来構造ではスルーホールでの断線を防止するために上層
配線はスパッター法により形成せねばならなかったが、
本実施例によれば、スバ・7ター法の他に真空蒸着法に
よっても形成できる利点がある。
以上、第1の実施例では、第1層配線20上に開口され
たスルーホール内に、層間絶縁膜の表面と同一水準にな
るように金膜を設けた例について説明したが、更に第2
および第3の実施例を、第2図および第3図に示す。な
お、第1図の要素と対応する要素には同一番号を付して
示している。
第2図に示した第2″実施例は・第1層配線3jO上に
開口されたスルーホールに金膜66を形成し、第1層配
線20.30と第2層配線70,80の接続部分のすべ
てが、層間絶縁膜44の表面と同一水準に完全に平準化
されたものである。この実施例によれば第2層配線には
凹凸は完全に発生しない。
第3図に示した第3の実施例は、第1層配線20上の金
膜60を第1層配線30の表面の水準にそろえた場合で
ある。この場合には、第1N配線20上のスルーホール
は一部が金膜で充填されることとなる。
これら第2および第3の実施例においても、第1の実施
例と同様な利点を有することは明らかである。なお、以
上の実施例では基板にGaAs半導体を用いた場合につ
いて述べたが、シリコンや。
InPなどの他の半導体を用いても本発明は実現できる
。また本発明による配線は、以上の実施例で示した半導
体上および導体上さらに絶縁体上の他に、これらにまた
がって設けられる配線においても適用できることはもち
ろんである。
〔発明の効果〕
以上説明したように、本発明によれば異なる膜厚の下層
配線上の層間絶縁膜を適正なドライエツチング時間で除
去し、下層配線と上層配線とのすべての接続部分または
一部の接続部分に良導体金属膜を設けた場合に、従来構
造の多層配線で発生する問題点、即ち下層配線による凹
凸のために同一位置上に上層配線が形成困難で、このた
め生ずる非高集積化、接続部分の配線高抵抗化、層間絶
縁膜開口形成における過ドライエツチングによる下層配
線の損傷を解決することができる。そして、下層配線と
上層配線との接続位置でも更に多層の配線が可能となり
、高集積化を図ることができる。
【図面の簡単な説明】
第1図、第2図および第3図は本発明の各実施例をそれ
ぞれ示す断面図、 第4図は第1図の実施例の各製造工程を示す断面図、 第5図は従来の多層配線を示す断面図である。 10・・・・・GaAs基板 20.30・・第1層配線 −40・・・・・層間絶縁膜 50・・・・・マスク 60.66・・金膜 70.80・・第2層配線

Claims (1)

    【特許請求の範囲】
  1. (1)配線と層間絶縁膜を交互に重ねた多層配線におい
    て、下層配線と上層配線との接続部分の下層配線上の少
    なくとも一部分に良導体金属膜が設けられ、下層配線膜
    厚が平準化されてなることを特徴とする多層配線。
JP15411685A 1985-07-15 1985-07-15 多層配線 Pending JPS6215834A (ja)

Priority Applications (1)

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JP15411685A JPS6215834A (ja) 1985-07-15 1985-07-15 多層配線

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JP15411685A JPS6215834A (ja) 1985-07-15 1985-07-15 多層配線

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JPS6215834A true JPS6215834A (ja) 1987-01-24

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ID=15577272

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5848438A (ja) * 1981-09-17 1983-03-22 Nec Corp 半導体集積回路装置
JPS6098654A (ja) * 1983-11-02 1985-06-01 Nec Corp 半導体装置の製造方法
JPS60136336A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体装置の製造方法
JPS614244A (ja) * 1984-06-18 1986-01-10 Sony Corp 半導体装置の製造方法

Patent Citations (4)

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