CN111316406A - 碳化硅半导体装置以及碳化硅半导体装置的制造方法 - Google Patents

碳化硅半导体装置以及碳化硅半导体装置的制造方法 Download PDF

Info

Publication number
CN111316406A
CN111316406A CN201880071922.8A CN201880071922A CN111316406A CN 111316406 A CN111316406 A CN 111316406A CN 201880071922 A CN201880071922 A CN 201880071922A CN 111316406 A CN111316406 A CN 111316406A
Authority
CN
China
Prior art keywords
diffusion layer
silicon carbide
carbide semiconductor
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880071922.8A
Other languages
English (en)
Inventor
山本文寿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN111316406A publication Critical patent/CN111316406A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

不使截止耐压降低而制造碳化硅半导体装置。碳化硅半导体装置具备：在第1导电类型的碳化硅半导体层(2、3、7)的表层部分地形成的第2导电类型的第2扩散层(9)、至少在第2扩散层的表层的一部分形成的第2导电类型的第3扩散层(19)以及在第3扩散层的表层部分地形成的第1导电类型的第4扩散层(11)，第3扩散层比第2扩散层更浅地形成，在剖面视时，第4扩散层形成于第3扩散层内，第3扩散层相对第2扩散层成为非对称。

Description

碳化硅半导体装置以及碳化硅半导体装置的制造方法
技术领域
本申请说明书公开的技术涉及碳化硅半导体装置及其制造方法。
背景技术
在以往的使用SiC基板的金属-氧化膜-半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor、即MOSFET)等碳化硅半导体装置中，无法使SiC基板的表面容易地氧化，所以首先最初，在标记工序中，在SiC基板的表面形成作为阶梯形状的标记。然后，在直至形成栅极电极的工序中，使用该标记进行照相制版，在各个工序中，通过离子注入形成扩散层。
在使用SiC基板的情况下，注入的离子几乎不会由于热处理而扩散。因此，在根据相同的标记形成源极区域和背栅区域(即体区域)时，源极区域的形成宽度和背栅区域的形成宽度的差几乎消失，作为结果，存在半导体芯片中的MOSFET的截止耐压降低的情况。
作为处置这样的问题的方法，公开通过将注入掩模的端部设为锥形形状，在通过离子注入形成背栅区域之后，在背栅区域内通过离子注入形成源极区域的方法(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2004-039744号公报
发明内容
然而，在背栅区域内用上述方法形成源极区域的情况下，根据注入掩模的端部处的锥形形状的角度，扩散的程度不同，作为结果，产生源极区域的形成宽度和背栅区域的形成宽度的差几乎消失的情况。在这样的情况下，碳化硅半导体装置的截止耐压降低。
本申请说明书公开的技术是为了解决如以上记载的问题而完成的，其目的在于提供一种不会使截止耐压降低而制造碳化硅半导体装置的技术。
本申请说明书公开的技术的第1方式中，具备：第1导电类型的碳化硅半导体层；第2导电类型的第2扩散层，在所述碳化硅半导体层的表层部分地形成；第2导电类型的第3扩散层，至少形成于所述第2扩散层的表层的一部分；以及第1导电类型的第4扩散层，在所述第3扩散层的表层部分地形成，所述第3扩散层比所述第2扩散层更浅地形成，在剖面视时，所述第4扩散层形成于所述第3扩散层内，在剖面视时，所述第3扩散层形成于相对所述第2扩散层成为非对称的位置。
本申请说明书公开的技术的第2方式中，在第1导电类型的碳化硅半导体层的表层，通过离子的注入，部分地形成第2导电类型的第2扩散层，在所述碳化硅半导体层的表面，形成抗蚀剂图案，在从所述抗蚀剂图案露出的状态的至少所述第2扩散层的表层的一部分，通过离子的旋转注入，形成第2导电类型的第3扩散层，在从所述抗蚀剂图案露出的状态的第3扩散层的表层，通过离子的注入，部分地形成第1导电类型的第4扩散层。
本申请说明书公开的技术的第1方式中，具备：第1导电类型的碳化硅半导体层；第2导电类型的第2扩散层，在所述碳化硅半导体层的表层部分地形成；第2导电类型的第3扩散层，至少形成于所述第2扩散层的表层的一部分；以及第1导电类型的第4扩散层，在所述第3扩散层的表层部分地形成，所述第3扩散层比所述第2扩散层更浅地形成，在剖面视时，所述第4扩散层形成于所述第3扩散层内，在剖面视时，所述第3扩散层形成于相对所述第2扩散层成为非对称的位置。根据这样的结构，即使在相对第2扩散层的形成位置，例如源极区域的形成位置偏移，源极区域与碳化硅半导体层之间的距离变小的情况下，通过第3扩散层，确保源极区域与碳化硅半导体层之间的距离，所以能够抑制碳化硅半导体装置的截止耐压降低。因此，成品率得到改善。
本申请说明书公开的技术的第2方式中，在第1导电类型的碳化硅半导体层的表层，通过离子的注入，部分地形成第2导电类型的第2扩散层，在所述碳化硅半导体层的表面，形成抗蚀剂图案，在从所述抗蚀剂图案露出的状态的至少所述第2扩散层的表层的一部分，通过离子的旋转注入，形成第2导电类型的第3扩散层，在从所述抗蚀剂图案露出的状态的第3扩散层的表层，通过离子的注入，部分地形成第1导电类型的第4扩散层。根据这样的结构，即使在相对第2扩散层的形成位置，例如源极区域的形成位置偏移，源极区域与碳化硅半导体层之间的距离变小的情况下，通过使用与形成源极区域的抗蚀剂图案相同的抗蚀剂图案并且以旋转注入形成的第3扩散层，源极区域与碳化硅半导体层之间的距离得到确保。因此，能够抑制碳化硅半导体装置的截止耐压降低。
与本申请说明书公开的技术有关的目的、特征、方式以及优点通过以下所示的详细的说明和附图将变得更加明确。
附图说明
图1是例示关于实施方式的MOSFET以及标记的配置方式的俯视图。
图2是概略性地例示关于实施方式的碳化硅半导体装置的结构的俯视图。
图3是与图2中的剖面对应的剖面图。
图4是例示关于实施方式的碳化硅半导体装置的、直至形成外延层的工序的剖面图。
图5是例示关于实施方式的碳化硅半导体装置的、直至形成标记的工序的剖面图。
图6是例示关于实施方式的碳化硅半导体装置的、直至形成漏极区域时的离子注入的工序的剖面图。
图7是例示关于实施方式的碳化硅半导体装置的、直至形成背栅区域时的离子注入的工序的剖面图。
图8是例示关于实施方式的碳化硅半导体装置的、直至形成P型的扩散层时的离子注入的工序的剖面图。
图9是例示在照相制版时图案的位置相对作为标记的凹部偏移的情况的结构的剖面图。
图10是用于说明关于实施方式的碳化硅半导体装置的、截止耐压的原理的剖面图。
图11是例示将离子以大于45°的角度旋转注入的情况的结构的剖面图。
图12是例示将离子以45°以下的角度旋转注入的情况的结构的剖面图。
图13是将用于形成P型的扩散层以及源极区域的抗蚀剂的端部处的角度设为30°的情况的剖面图。
图14是将用于形成P型的扩散层以及源极区域的抗蚀剂的端部处的角度设为45°的情况的剖面图。
图15是将用于形成P型的扩散层以及源极区域的抗蚀剂的端部处的角度设为80°的情况的剖面图。
图16是例示关于实施方式的碳化硅半导体装置的、直至形成源极区域时的离子注入的工序的剖面图。
图17是例示关于实施方式的碳化硅半导体装置的、直至形成栅极电极的工序的剖面图。
图18是例示关于实施方式的碳化硅半导体装置的、直至形成层间氧化膜的工序的剖面图。
图19是例示关于实施方式的碳化硅半导体装置的、直至形成接触部的工序的剖面图。
图20是例示关于实施方式的碳化硅半导体装置的、直至形成布线的工序的剖面图。
图21是例示关于实施方式的碳化硅半导体装置的、直至形成布线的工序的剖面图。
图22是例示在照相制版时图案的位置相对作为标记的凹部偏移的情况的其他结构的剖面图。
图23是例示关于实施方式的碳化硅半导体装置的、直至形成源极区域时的离子注入的工序的剖面图。
图24是例示关于实施方式的碳化硅半导体装置的、直至形成层间氧化膜的工序的剖面图。
图25是例示关于实施方式的碳化硅半导体装置的、直至形成层间氧化膜的工序的剖面图。
图26是例示关于实施方式的碳化硅半导体装置的、直至形成接触部的工序的剖面图。
图27是例示关于实施方式的碳化硅半导体装置的、直至形成接触部的工序的剖面图。
图28是例示关于实施方式的碳化硅半导体装置的、直至形成布线的工序的剖面图。
图29是例示关于实施方式的碳化硅半导体装置的、直至形成布线的工序的剖面图。
图30是例示关于实施方式的碳化硅半导体装置的、直至形成布线的工序的剖面图。
图31是例示关于实施方式的碳化硅半导体装置的、直至形成布线的工序的剖面图。
(符号说明)
1：SiC基板；2：缓冲层；3：外延层；4、14、16、20：TEOS氧化膜；5：凹部；6、8、10：图案；7：漏极区域；9：背栅区域；11：源极区域；12：栅极氧化膜；13：栅极电极；15：BPSG膜；17：接触部；18：源极电极；19、191、192、195、951、952、953：扩散层；101、801：MOSFET区域；102、803：标记区域；251、252、253、310、320：角度；311、321、322、351：离子注入；401、402、405、451、452、453、504：距离；500：强电场部；501、502：耗尽层；551、552、553、554、555：宽度；557、558、559、560：间隔；601、602、603：梯形；751、752、753：厚度；802：划线区域；901：剖面。
具体实施方式
以下，参照附图，说明实施方式。
此外，附图是概略地示出的图，为便于说明，适当地进行结构的省略或者结构的简化。另外，在不同的附图中分别示出的结构等的大小以及位置的相互关系未必正确地记载，而可适当地变更。
另外，在以下所示的说明中，对同样的构成要素附加相同的符号而图示，关于它们的名称和功能也设为同样。因此，为了避免重复，有时省略关于它们的详细的说明。
另外，在以下记载的说明中，即使有使用“上”、“下”、“左”、“右”、“侧”、“底”、“表”或者“背”等意味着特定的位置和方向的用语的情况，这些用语也只是为了易于理解实施方式的内容而适当地使用的例子，与实际上实施时的方向无关。
另外，在以下记载的说明中，即使有使用“第1”或者“第2”等序数的情况，这些用语也只是为了易于理解实施方式的内容而适当地使用的例子，不限定于可能通过这些序数产生的顺序等。
<实施方式>
以下，说明本实施方式的碳化硅半导体装置以及碳化硅半导体装置的制造方法。此外，在以下的说明中，设为第1导电类型是N型，第2导电类型是P型。
<关于碳化硅半导体装置的结构>
图1是例示关于本实施方式的MOSFET以及标记的配置方式的俯视图。在图1中，例示作为配置MOSFET的区域的MOSFET区域801、作为设置于MOSFET区域801之间的区域的划线区域802以及作为配置标记的区域的标记区域803。
如图1例示，MOSFET区域801在俯视时配置多个。另外，标记区域803在划线区域802部分地设置。
图2是概略性地例示关于本实施方式的碳化硅半导体装置的结构的俯视图。另外，图3是与图2中的剖面901对应的剖面图。
如图2以及图3例示，碳化硅半导体装置具备N型的SiC基板1、形成于SiC基板1的上表面的N型的缓冲层2、形成于缓冲层2的上表面的N型的外延层3、形成于外延层3的表层的作为N型的扩散层的漏极区域7、在漏极区域7的表层部分地形成的作为P型的扩散层的背栅区域9、在背栅区域9的表层部分地形成的作为N型的扩散层的源极区域11、在被源极区域11和漏极区域7夹着的背栅区域9上隔着栅极氧化膜形成的栅极电极13以及形成于漏极区域7上的原硅酸四乙酯(tetraethoxysilane、即TEOS)氧化膜20。此外，在图2以及图3中，栅极电极13也跨到TEOS氧化膜20上而形成。
图4是例示关于本实施方式的碳化硅半导体装置的、直至形成外延层的工序的剖面图。在图4中，例示作为形成MOSFET的区域的MOSFET区域101和作为配置标记的区域的标记区域102。
如图4例示，在MOSFET区域101以及标记区域102中，在N型的SiC基板1的上表面使N型的缓冲层2生长，进而在缓冲层2的上表面使N型的外延层3生长。
图5是例示关于本实施方式的碳化硅半导体装置的、直至形成标记的工序的剖面图。在图5中也同样地，例示MOSFET区域101和标记区域102。
如图5例示，在外延层3的上表面使TEOS氧化膜4沉积。然后，通过进行照相制版，部分地去除标记区域102中的TEOS氧化膜4。进而，通过干蚀刻，在由于去除TEOS氧化膜4而露出的外延层3的上表面形成凹部5。这样形成的标记区域102中的凹部5是在直至形成栅极电极13的照相制版中使用的标记。
图6是例示关于本实施方式的碳化硅半导体装置的、直至形成漏极区域时的离子注入的工序的剖面图。在图6中也同样地，例示MOSFET区域101和标记区域102。
如图6例示，在TEOS氧化膜4被去除的外延层3的上表面涂敷抗蚀剂，进而进行照相制版。此时，在使抗蚀剂掩模的标记对准标记区域102中的凹部5而进行曝光时，能够形成图案6。
然后，在照相制版后，通过从外延层3的上表面注入作为N型的离子种的氮或者磷，形成用于降低漏极区域的电阻的漏极区域7。
接下来，通过在从MOSFET区域101离开几十至几百μm的漏极区域内(即图2的TEOS氧化膜20的外侧的区域)注入作为P型的离子种的铝、硼或者BF2，形成用于使截止耐压提高的环状的P型的扩散层(在此未图示)。
图7是例示关于本实施方式的碳化硅半导体装置的、直至形成背栅区域时的离子注入的工序的剖面图。在图7中也同样地，例示MOSFET区域101和标记区域102。
如图7例示，在漏极区域7的上表面涂敷抗蚀剂，进而将凹部5用作标记，进行照相制版。然后，通过在抗蚀剂形成图案8，并注入作为P型的离子种的铝、硼或者BF2，形成作为P型的扩散层的背栅区域9。在此，P型离子种的注入也可以改变注入能量进行多次。
图8是例示关于本实施方式的碳化硅半导体装置的、直至形成P型的扩散层时的离子注入的工序的剖面图。在图8中也同样地，例示MOSFET区域101和标记区域102。
如图8例示，在去除图案8后，在背栅区域9的上表面以及漏极区域7的上表面涂敷抗蚀剂，进而将凹部5用作标记，进行照相制版。然后，通过在抗蚀剂形成图案10，并以大于0°且45°以下的角度并且以80keV以下的能量旋转注入作为P型的离子种的铝、硼或者BF2，形成P型的扩散层19。
在减小注入角度时，能够将P型的扩散层19形成得浅。即，P型的扩散层19的深度能够通过注入角度调整。
在此，P型离子种的注入也可以改变注入角度以及注入能量来进行多次。此外，即使在将离子注入进行多次的情况下，能量也成为80keV以下。另外，在抗蚀剂形成图案10时，以够到背栅区域9的两端的方式形成。
在此，旋转注入是指，在以注入离子的对象面的法线为轴旋转的同时、并且相对该对象面倾斜地注入离子的注入方法。
P型的扩散层19比在后工序中连续注入的源极区域11例如深0.5μm地形成。然后，在这样的深度下形成P型的扩散层19时，不需要100keV以上的能量下的离子注入。因此，不会产生由于该离子注入引起的抗蚀剂的电荷的充电以及发泡等。
此外，P型的扩散层19的离子注入所形成的载流子浓度与作为P型的扩散层的背栅区域9的离子注入所形成的载流子浓度大致等同。
图9是例示在照相制版时图案10的位置相对作为标记的凹部5偏移的情况的结构的剖面图。另外，图10是用于说明关于本实施方式的碳化硅半导体装置的、截止耐压的原理的剖面图。
在图9中的半导体装置的剖面视时，相对背栅区域9非对称地形成有P型的扩散层19。在图9中，P型的扩散层19从背栅区域9伸出，换言之在与背栅区域9和漏极区域7接触的位置形成有P型的扩散层19。
另外，在背栅区域9内形成有P型的扩散层19的情况下，P型的扩散层19的图9中的右侧的背栅区域9的宽度和P型的扩散层19的图9中的左侧的背栅区域9的宽度不同。
在上述非对称的构造的情况下，能够对形成P型的扩散层19时的掩模使用在形成N型的源极区域11时使用的掩模，所以无需新准备其他掩模。另外，能够在N型的源极区域11的外侧，以离开预定的距离地覆盖的方式，形成P型的扩散层19，所以能够必定将N型的源极区域11与漏极区域7之间的距离确保一定距离以上。因此，不会产生耐压不良。
图22是例示在照相制版时图案10的位置相对作为标记的凹部5偏移的情况的其他结构的剖面图。
在图22中的半导体装置的剖面视时，相对背栅区域9非对称地形成有P型的扩散层19。在图22中，P型的扩散层19与漏极区域7之间的距离在P型的扩散层19左右不同。具体而言，P型的扩散层19的右侧的间隔557小于P型的扩散层19的左侧的间隔558。
在图9中，通过图案10的位置偏移，如后述图26例示，在俯视时P型的扩散层19的与位于右侧的栅极氧化膜12重叠的宽度551大于在俯视时背栅区域9的与该栅极氧化膜12重叠的宽度552。另外，如后述图26例示，在俯视时P型的扩散层19的与位于左侧的栅极氧化膜12重叠的宽度553成为在俯视时背栅区域9的与该栅极氧化膜12重叠的宽度554以下。
如图10例示，背栅区域9的表层中的、漏极区域7与源极区域11之间的距离504例如是0.4μm以上并且0.6μm以下。在此，距离504与实效沟道长对应。
另一方面，在抗蚀剂形成图案8的、用于形成背栅区域9的照相制版(参照图7)和在抗蚀剂形成图案10的、用于形成源极区域11的照相制版中，都将凹部5用作标记。在图案10相对该标记产生位置偏移并且该偏移的方向不同时，图10中的距离504例如还可能成为下限值的0.4μm。
进而，根据图7例示的图案8的形状以及图8和图9例示的图案10的形状，图10中的距离504还可能成为下限值以下的长度。
图11是例示将离子以大于45°的角度旋转注入的情况的结构的剖面图。另一方面，图12是例示将离子以45°以下的角度旋转注入的情况的结构的剖面图。
图11中的角度310表示45°，离子注入311例如表示以大于45°的80°的角度旋转注入的情况的离子注入的情形，P型的扩散层195表示通过离子注入311形成的P型的扩散层。另外，距离405表示通过由离子注入311形成的P型的扩散层195产生的、源极区域11与漏极区域7之间的距离。
图12中的角度320表示45°，离子注入321例如表示以45°的角度旋转注入的情况的离子注入的情形，P型的扩散层191表示通过离子注入321形成的P型的扩散层。另外，距离401表示通过由离子注入321形成的P型的扩散层191产生的、源极区域11与漏极区域7之间的距离。
另外，图12中的离子注入322例如表示以作为45°以下的10°的角度旋转注入的情况的离子注入的情形，P型的扩散层192表示通过离子注入322形成的P型的扩散层。另外，距离402表示通过由离子注入322形成的P型的扩散层192产生的、源极区域11与漏极区域7之间的距离。
如图11以及图12例示，在以大于45°的角度例如80°的角度旋转注入离子的情况、以45°以下的角度例如45°的角度旋转注入离子的情况以及以例如10°的角度旋转注入离子的情况下，分别形成P型的扩散层195、P型的扩散层191以及P型的扩散层192。
在比较通过P型的扩散层195产生的距离405、通过P型的扩散层191产生的距离401以及通过P型的扩散层192产生的距离402时，可知随着旋转注入的离子相对对象面的角度变大，源极区域11与漏极区域7之间的距离变小。
即，图10中的源极区域11与漏极区域7之间的距离504能够通过调整旋转注入的离子相对对象面的角度来控制。例如，通过在30°以上并且45°以下的角度范围旋转注入离子，能够在良好的范围形成P型的扩散层19。
接下来，参照图10，说明得到碳化硅半导体装置的截止耐压的机制。在图10中，在SiC的N型的外延层3的上表面，形成作为N型的扩散层的漏极区域7。在此，外延层3以及漏极区域7作为漏极区域发挥功能。
在漏极区域7的表层，部分地形成作为P型的扩散层的背栅区域9。另外，在背栅区域9的表层，部分地形成作为N型的扩散层的源极区域11。另外，在被源极区域11和漏极区域7夹着的背栅区域9上，隔着栅极氧化膜12形成栅极电极13。源极区域11在俯视时延伸至栅极电极13。另外，覆盖栅极电极13地形成TEOS氧化膜14，覆盖TEOS氧化膜14地形成硼磷硅玻璃(borophosphosilicate glass，BPSG)膜15。覆盖BPSG膜15地形成TEOS氧化膜16。进而，覆盖TEOS氧化膜16以及源极区域11地形成源极电极18。
在图10中，分别示出强电场部500、向N型的扩散层侧延伸的耗尽层501以及向P型的扩散层侧延伸的耗尽层502。另外，距离504表示背栅区域9的表层中的、漏极区域7与源极区域11之间的距离。
在图10中，对源极电极18和栅极电极13分别施加0V，对外延层3以及漏极区域7施加电压。在对外延层3以及漏极区域7施加电压时，耗尽层501向N型的扩散层侧延伸，耗尽层502向P型的扩散层侧延伸。
在施加的电压达到某个电压值时，耗尽层501以及耗尽层502不会再延伸，在强电场部500中电场强度变强。而且，在强电场部500中引起雪崩。此时的电压值成为截止耐压。
因此，在向P型的扩散层侧延伸的耗尽层502延伸完毕之前，耗尽层502到达作为N型的扩散层的源极区域11时，在该时间点在漏极-源极之间发生泄漏电流，截止耐压降低。因此，在作为漏极区域7与源极区域11之间的距离的距离504变小时，耗尽层502的余量变小。
在刚刚进行用于形成源极区域11的离子注入之后，原样地使用用于形成源极区域11的抗蚀剂掩模，并且以45°以下的角度旋转注入P型的离子种，形成P型的扩散层19。由此，通过P型的扩散层19，作为源极区域11与漏极区域7之间的距离的距离504大于向P型的扩散层侧延伸的耗尽层的宽度。因此，能够抑制截止耐压的降低。
图13是将用于形成P型的扩散层以及源极区域的抗蚀剂的端部处的角度设为30°的情况的剖面图。另外，图14是将用于形成P型的扩散层以及源极区域的抗蚀剂的端部处的角度设为45°的情况的剖面图。另外，图15是将用于形成P型的扩散层以及源极区域的抗蚀剂的端部处的角度设为80°的情况的剖面图。
如图13、图14以及图15例示，在形成P型的扩散层时，将照相制版后的抗蚀剂端部的形状设为梯形601、梯形602以及梯形603，即在抗蚀剂端部形成锥形形状而旋转注入P型的离子种，进而，使用相同的抗蚀剂，注入用于形成源极区域11的N型的离子种。此外，在图13、图14以及图15中，旋转注入P型的离子种的情形作为离子注入351示出。
如图13例示，在作为抗蚀剂端部的倾斜角的角度251是30°的情况下，由于通过旋转注入P型的离子种而形成的P型的扩散层951，在源极区域11与漏极区域7之间产生距离451。此外，P型的扩散层951在厚度比P型的离子种通过离子注入刺透的抗蚀剂的厚度751小的抗蚀剂的正下方形成。
另外，如图14例示，在作为抗蚀剂端部的倾斜角的角度252是45°的情况下，由于通过旋转注入P型的离子种而形成的P型的扩散层952，在源极区域11与漏极区域7之间产生距离452。此外，P型的扩散层952在厚度比P型的离子种通过离子注入刺透的抗蚀剂的厚度752小的抗蚀剂的正下方形成。
另外，如图15例示，在作为抗蚀剂端部的倾斜角的角度253是80°的情况下，由于通过旋转注入P型的离子种而形成的P型的扩散层953，在源极区域11与漏极区域7之间产生距离453。此外，P型的扩散层953在厚度比P型的离子种通过离子注入刺透的抗蚀剂的厚度753小的抗蚀剂的正下方形成。
如果比较抗蚀剂端部的角度251是30°的情况、抗蚀剂端部的角度252是45°的情况以及抗蚀剂端部的角度253是80°的情况，则可知在抗蚀剂端部的角度变大时，源极区域11与漏极区域7之间的距离变小。
因此，如果未以高的精度形成抗蚀剂端部的倾斜角度，则漏极区域与源极区域之间的距离出现偏差，MOSFET的截止耐压降低。换言之，通过控制抗蚀剂端部的倾斜角度，能够调整漏极区域与源极区域之间的距离。形成抗蚀剂的曝光装置构成为相对抗蚀剂垂直地照射光，所以抗蚀剂端部的形状大致垂直地形成。在抗蚀剂不设置倾斜角度的手法在能够更简易地形成的方面优选。
图16是例示关于本实施方式的碳化硅半导体装置的、直至形成源极区域时的离子注入的工序的剖面图。在图16中也同样地，例示MOSFET区域101和标记区域102。
在通过以45°以下的角度旋转注入离子而形成的P型的扩散层19的表层，原样地利用图案10连续地注入N型的离子种的氮、磷或者砷，由此形成源极区域11。在该情况下，源极区域11比P型的扩散层19更浅地形成。此外，形成源极区域11的离子注入也可以在形成P型的扩散层19之前进行。
图23是例示关于本实施方式的碳化硅半导体装置的、直至形成源极区域时的离子注入的工序的剖面图。
图23中的结构是使用与形成有图22所示的左右非对称地形成的P型的扩散层19的抗蚀剂相同的抗蚀剂形成的。因此，N型的源极区域11与漏极区域7之间的距离在N型的源极区域11的左右不同。具体而言，N型的源极区域11的右侧的间隔559小于N型的源极区域11的左侧的间隔560。
间隔559变小，所以仅通过作为P型的扩散层的背栅区域9的杂质浓度，如在图10中说明，耗尽层从漏极区域7延伸。而且，耗尽层在低的电压下到达N型的源极区域11。其结果，产生耐压不良。
然而，通过追加P型的扩散层19，处于N型的源极区域11与漏极区域7之间的P型的扩散层的整体浓度变浓，所以能够抑制耗尽层的延伸。因此，不会产生耐压降低。
接下来，为了漏极区域7、背栅区域9、P型的扩散层19以及源极区域11的活性化，进行1700℃以上的退火处理。在进行1700℃以上的退火处理时，为了防止引起Si的消化，在对碳系的膜例如石墨膜等进行成膜之后进行退火处理。然后，在退火处理之后，去除碳系的膜(在此未图示)。
接下来，在漏极区域7的上表面，例如以800nm以上并且1500nm以下，淀积TEOS氧化膜，进行照相制版。然后，通过对TEOS氧化膜进行蚀刻，形成场氧化膜(在此未图示)。
图17是例示关于本实施方式的碳化硅半导体装置的、直至形成栅极电极的工序的剖面图。在图17中也同样地，例示MOSFET区域101和标记区域102。
如图17例示，使通过退火处理活性化的、漏极区域7、背栅区域9、P型的扩散层19以及源极区域11的上表面氧化，例如形成厚度为30nm以上并且70nm以下的栅极氧化膜12。
接下来，在栅极氧化膜12的上表面，淀积N型的多晶硅，进而，进行照相制版。然后，通过对多晶硅进行干蚀刻，形成栅极电极13。
在此，栅极氧化膜12与被漏极区域7和源极区域11夹着的背栅区域9的表面以及被漏极区域7和源极区域11夹着的P型的扩散层19的表面分别接触地形成。
图18是例示关于本实施方式的碳化硅半导体装置的、直至形成层间氧化膜的工序的剖面图。在图18中也同样地，例示MOSFET区域101和标记区域102。
图24是例示关于本实施方式的碳化硅半导体装置的、直至形成层间氧化膜的工序的剖面图。在图24中也同样地，例示MOSFET区域101和标记区域102。
图25是例示关于本实施方式的碳化硅半导体装置的、直至形成层间氧化膜的工序的剖面图。在图25中也同样地，例示MOSFET区域101和标记区域102。
通过图案10的位置偏移，如图24以及图25例示，在俯视时P型的扩散层19的与位于右侧的栅极氧化膜12重叠的宽度551大于在俯视时背栅区域9的与该栅极氧化膜12重叠的宽度552。
另外，如图24以及图25例示，在俯视时P型的扩散层19的与位于左侧的栅极氧化膜12重叠的宽度553成为在俯视时背栅区域9的与该栅极氧化膜12重叠的宽度554以下。
如图18例示，以覆盖栅极氧化膜12以及栅极电极13的方式淀积TEOS氧化膜14，进而，在TEOS氧化膜14的上表面，例如以300nm以上并且1000nm以下的厚度淀积BPSG膜15。然后，通过在BPSG膜15的上表面再次淀积TEOS氧化膜16，形成层间氧化膜。
图19是例示关于本实施方式的碳化硅半导体装置的、直至形成接触部的工序的剖面图。在图19中也同样地，例示MOSFET区域101和标记区域102。
图26是例示关于本实施方式的碳化硅半导体装置的、直至形成接触部的工序的剖面图。在图26中也同样地，例示MOSFET区域101和标记区域102。
图27是例示关于本实施方式的碳化硅半导体装置的、直至形成接触部的工序的剖面图。在图27中也同样地，例示MOSFET区域101和标记区域102。
在TEOS氧化膜16的上表面涂敷抗蚀剂，进而进行照相制版。然后，进行湿蚀刻，之后进行干蚀刻，从而形成如图19例示的接触部17。
接触部形成时的TEOS氧化膜16、BPSG膜15以及TEOS氧化膜14的蚀刻既可以为仅干蚀刻，也可以是在干蚀刻后进行湿蚀刻的方法。
在此，夹着接触部17的一对栅极氧化膜12分别与源极区域11的表面的一部分接触。而且，在俯视时源极区域11的与相对接触部17位于右侧的栅极氧化膜12重叠的宽度555大于在俯视时源极区域11的与相对接触部17位于左侧的栅极氧化膜12重叠的宽度(参照图27)。
图20是例示关于本实施方式的碳化硅半导体装置的、直至形成布线的工序的剖面图。在图20中也同样地，例示MOSFET区域101和标记区域102。
另外，图21也是例示关于本实施方式的碳化硅半导体装置的、直至形成布线的工序的剖面图。在图21中也同样地，例示MOSFET区域101和标记区域102。
首先，为了降低最表面中的接触电阻，对Ni进行溅射，进而进行照相制版。然后，去除在形成接触部后露出的源极区域11以外的表面形成的Ni，进而进行热处理，从而形成NiSi(在此未图示)。
接下来，对布线用的铝或者AlSi进行溅射，进而进行照相制版。然后，去除该铝或者AlSi，从而形成如图20例示的布线(即源极电极18)。
接下来，在最表面淀积SiN膜或者导电性氮化膜。最后，淀积聚酰亚胺(在此未图示)。
图20是例示在通过以45°的角度旋转注入离子而形成P型的扩散层19时产生掩模偏移的情况的结构的剖面图。
如图20例示，P型的扩散层19跨越漏极区域7的表层以及背栅区域9的表层而形成。另外，P型的扩散层19比背栅区域9更浅地形成。
另外，在俯视时P型的扩散层19的与相对接触部17位于右侧的栅极氧化膜12重叠的宽度大于在俯视时P型的扩散层19的与相对接触部17位于左侧的栅极氧化膜12重叠的宽度。
如图20例示，栅极电极13的边缘附近的作为P型的扩散层的背栅区域9以及P型的扩散层19是左右非对称的形状。即，在俯视时P型的扩散层19的与栅极氧化膜12重叠的宽度(即宽度551以及宽度553)在接触部17的左右不同。
另外，在俯视时作为P型的扩散层的背栅区域9的与栅极氧化膜12重叠的宽度在接触部17的左右相同。
图28、图29、图30以及图31是例示关于本实施方式的碳化硅半导体装置的、直至形成布线的工序的剖面图。
在图28、图29、图30以及图31中，在俯视时作为P型的扩散层的背栅区域9的与栅极氧化膜12重叠的宽度在接触部17的左右不同。具体而言，接触部17的右侧的宽度552小于接触部17的左侧的宽度554。
在图28、图29、图30以及图31中，非对称地形成在内部形成有源极区域11的P型的扩散层19和背栅区域9。即，在内部形成有源极区域11的P型的扩散层19的左右方向的中心与背栅区域9的左右方向的中心偏移。而且，在内部形成有源极区域11的P型的扩散层19的左侧的背栅区域9的宽度与在内部形成有源极区域11的P型的扩散层19的右侧的背栅区域9的宽度不同。
在图29以及图31中，P型的背栅区域9在为了离子注入以及之后的活性化进行1700℃以上的退火时，由于扩散系数比Si小，而几乎不扩散，但接合底部的角变圆。同样地在通过离子注入形成的情况下，P型的扩散层19的接合底部的角也变圆。
在P型的背栅区域9和P型的扩散层19的接合底部的角变圆时，P型的扩散区域的耗尽层的扩展变得平滑，所以能够抑制耐压的偏差。
另一方面，图21是例示在通过以45°的角度旋转注入离子而形成P型的扩散层19时未产生掩模偏移的情况的结构的剖面图。
如图21例示，在未产生掩模偏移的情况下，背栅区域9以及P型的扩散层19是左右对称的形状。即，在俯视时P型的扩散层19的与栅极氧化膜12重叠的宽度在接触部17的左右相等。
此外，关于构造的形状是对称还是非对称，例如通过扫描型静电电容显微镜法(scanning capacitance microscopy)，根据剖面的dC/dV图像，能够判别是对称还是非对称。另外，用扫描型静电电容显微镜法(scanning capacitance microscopy)，通过剖面的载流子浓度分布得到接近浓度分布的分布图。
在以往的构造中未设置P型的扩散层19，所以在用于形成源极区域11的掩模与用于形成背栅区域9的掩模之间引起位置偏移的情况下，存在源极区域11从背栅区域9伸出或者从源极区域11至背栅区域9的距离变短的可能性。
但是，使用用于形成源极区域11的掩模，以旋转注入形成P型的扩散层19，从而能够在P型的扩散层19的内部形成源极区域11。因此，即使在源极区域11从背栅区域9伸出的情况下，也能够维持半导体装置的电气特性，能够充分地确保从源极区域11至背栅区域9的距离。
在本实施方式中，即使在照相制版时产生掩模偏移的情况下，通过以45°以下的角度旋转注入离子，形成P型的扩散层19，从而即使源极区域11相对栅极电极非对称，也能够确保源极区域11和漏极区域7的距离。
因此，能够抑制碳化硅半导体装置的截止耐压降低。其原因为，碳化硅半导体装置的截止耐压由延伸到P型的扩散层的耗尽层和延伸到N型的扩散层的耗尽层决定，根据本实施方式中的碳化硅半导体装置，在强电场部500中引起雪崩之前，延伸到P型的扩散层的耗尽层不到达源极区域的N型的扩散层。
另外，在使用梯形的抗蚀剂形成背栅区域和源极区域的对称构造中，难以使实效沟道长小于1.0μm。在本实施方式中，通过使用相同的掩模对背栅区域的一部分进行旋转注入而成为非对称构造，能够相对图20中的接触部17在右侧形成小于1.0μm的实效沟道长，所以碳化硅半导体装置的特性得到改善。
<关于通过以上记载的实施方式产生的效果>
接下来，例示通过以上记载的实施方式产生的效果。此外，在以下的说明中，根据以上记载的实施方式例示的具体的结构，记载该效果，但也可以在产生同样的效果的范围，与本申请说明书例示的其他具体的结构置换。
根据以上记载的实施方式，碳化硅半导体装置具备第1导电类型的碳化硅半导体层、第2导电类型的第2扩散层、第2导电类型的第3扩散层、第1栅极绝缘膜、第2栅极绝缘膜、第1栅极电极以及第2栅极电极。在此，碳化硅半导体层例如与缓冲层2、外延层3以及漏极区域7对应。另外，第2扩散层例如与背栅区域9对应。另外，第3扩散层例如与P型的扩散层19对应。另外，第1栅极绝缘膜以及第2栅极绝缘膜例如与夹着1个接触部17的一对栅极氧化膜12分别对应。另外，第1栅极电极以及第2栅极电极例如与夹着1个接触部17的一对栅极电极13分别对应。漏极区域7形成于外延层3的表层。背栅区域9在漏极区域7的表层部分地形成。P型的扩散层19跨越漏极区域7的表层以及背栅区域9的表层而形成。在图20中，相对某个接触部17位于右侧的栅极氧化膜12与背栅区域9的表面的一部分以及P型的扩散层19的表面的一部分分别接触地形成。在图20中，相对某个接触部17位于左侧的栅极氧化膜12与背栅区域9的表面的另一部分以及P型的扩散层19的表面的另一部分分别接触地形成。在图20中，相对某个接触部17位于右侧的栅极电极13与同样地相对某个接触部17位于右侧的栅极氧化膜12接触地形成。在图20中，相对某个接触部17位于左侧的栅极电极13与同样地相对某个接触部17位于左侧的栅极氧化膜12接触地形成。P型的扩散层19比背栅区域9更浅地形成。另外，在俯视时P型的扩散层19的与相对某个接触部17位于右侧的栅极氧化膜12重叠的宽度大于在俯视时P型的扩散层19的与相对某个接触部17位于左侧的栅极氧化膜12重叠的宽度。
根据这样的结构，即使在源极区域11的形成位置相对背栅区域9的形成位置偏移，而源极区域11与漏极区域7之间的距离变小的情况下，通过P型的扩散层19确保源极区域11与漏极区域7之间的距离，所以能够抑制碳化硅半导体装置的截止耐压降低。因此，成品率得到改善。
此外，即使在将本申请说明书例示的其他结构中的至少1个适当地追加到以上记载的结构的情况、即适当地追加未作为以上记载的结构提到的本申请说明书例示的其他结构的情况下，也能够产生同样的效果。
另外，根据以上记载的实施方式，碳化硅半导体装置具备第1导电类型的碳化硅半导体层、第2导电类型的第2扩散层、第2导电类型的第3扩散层、第1栅极绝缘膜以及第1栅极电极。在此，碳化硅半导体层例如与缓冲层2、外延层3以及漏极区域7对应。另外，第2扩散层例如与背栅区域9对应。另外，第3扩散层例如与P型的扩散层19对应。另外，第1栅极绝缘膜例如与夹着1个接触部17的栅极氧化膜12对应。另外，第1栅极电极例如与夹着1个接触部17的栅极电极13对应。漏极区域7形成于外延层3的表层。背栅区域9在漏极区域7的表层部分地形成。P型的扩散层19形成于与漏极区域7以及背栅区域9接触的位置。在图20中，相对某个接触部17位于右侧的栅极氧化膜12与背栅区域9的表面的一部分以及P型的扩散层19的表面的一部分分别接触地形成。在图20中，相对某个接触部17位于左侧的栅极氧化膜12与背栅区域9的表面的另一部分以及P型的扩散层19的表面的另一部分分别接触地形成。在图20中，相对某个接触部17位于右侧的栅极电极13与同样地相对某个接触部17位于右侧的栅极氧化膜12接触地形成。在图20中，相对某个接触部17位于左侧的栅极电极13与同样地相对某个接触部17位于左侧的栅极氧化膜12接触地形成。
根据这样的结构，即使在源极区域11的形成位置相对背栅区域9的形成位置偏移，而源极区域11与漏极区域7之间的距离变小的情况下，通过P型的扩散层19确保源极区域11与漏极区域7之间的距离，所以能够抑制碳化硅半导体装置的截止耐压降低。因此，成品率得到改善。
此外，即使在将本申请说明书例示的其他结构中的至少1个适当地追加到以上记载的结构的情况、即适当地追加未作为以上记载的结构提到的本申请说明书例示的其他结构的情况下，也能够产生同样的效果。
另外，根据以上记载的实施方式，在俯视时P型的扩散层19的与相对某个接触部17位于右侧的栅极氧化膜12重叠的宽度大于在俯视时背栅区域9的与该栅极氧化膜12重叠的宽度。另外，在俯视时P型的扩散层19的与相对某个接触部17位于左侧的栅极氧化膜12重叠的宽度是在俯视时背栅区域9的与该栅极氧化膜12重叠的宽度以下。根据这样的结构，通过从背栅区域9伸出地形成的P型的扩散层19确保源极区域11与漏极区域7之间的距离，所以能够抑制碳化硅半导体装置的截止耐压降低。
另外，根据以上记载的实施方式，碳化硅半导体装置具备在P型的扩散层19的表层部分地形成的、第1导电类型的第4扩散层。在此，第4扩散层例如与源极区域11对应。栅极氧化膜12至少与被漏极区域7和源极区域11夹着的背栅区域9的表面以及被漏极区域7和源极区域11夹着的P型的扩散层19的表面分别接触地形成。根据这样的结构，通过P型的扩散层19确保源极区域11与漏极区域7之间的距离，所以能够抑制碳化硅半导体装置的截止耐压降低。
另外，根据以上记载的实施方式，相对某个接触部17位于右侧的栅极氧化膜12与源极区域11的表面的一部分接触地形成。另外，相对某个接触部17位于左侧的栅极氧化膜12与源极区域11的表面的另一部分接触地形成。另外，在俯视时源极区域11的与相对某个接触部17位于右侧的栅极氧化膜12重叠的宽度大于在俯视时源极区域11的与相对某个接触部17位于左侧的栅极氧化膜12重叠的宽度。根据这样的结构，通过P型的扩散层19确保源极区域11与漏极区域7之间的距离，所以能够抑制碳化硅半导体装置的截止耐压降低。
另外，根据以上记载的实施方式，在俯视时与相对某个接触部17位于右侧的栅极氧化膜12重叠的、被漏极区域7和源极区域11夹着的P型的扩散层19的宽度小于1.0μm。根据这样的结构，能够制造实效沟道长小于1.0μm的碳化硅半导体装置，所以能够改善碳化硅半导体装置的特性。
根据以上记载的实施方式，在碳化硅半导体装置的制造方法中，在第1导电类型的外延层3的表层，通过离子的注入，形成第1导电类型的漏极区域7。然后，在漏极区域7的表层，通过离子的注入，部分地形成第2导电类型的背栅区域9。然后，在背栅区域9的表面，形成抗蚀剂图案。在此，抗蚀剂图案例如与图案10对应。然后，跨越从图案10露出的状态的漏极区域7的表层以及背栅区域9的表层，通过以45°以下的角度的离子的旋转注入，形成第2导电类型的P型的扩散层19。另外，在从图案10露出的状态的至少背栅区域9的表层，通过离子的注入，部分地形成第1导电类型的源极区域11。然后，至少在被漏极区域7和源极区域11夹着的背栅区域9的表面以及被漏极区域7和源极区域11夹着的P型的扩散层19的表面，形成第1栅极绝缘膜以及第2栅极绝缘膜。在此，第1栅极绝缘膜以及第2栅极绝缘膜例如与栅极氧化膜12对应。然后，在栅极氧化膜12的表面，分别形成栅极电极13。在此，P型的扩散层19比背栅区域9更浅地形成。另外，源极区域11在P型的扩散层19的表层部分地形成。另外，在俯视时P型的扩散层19的与相对某个接触部17位于右侧的栅极氧化膜12重叠的宽度大于在俯视时P型的扩散层19的与相对某个接触部17位于左侧的栅极氧化膜12重叠的宽度。
根据这样的结构，即使在源极区域11的形成位置相对背栅区域9的形成位置偏移，而源极区域11与漏极区域7之间的距离变小的情况下，通过使用与形成源极区域11的抗蚀剂图案相同的抗蚀剂图案并且以旋转注入形成的P型的扩散层19，源极区域11与漏极区域7之间的距离得到确保。因此，能够抑制碳化硅半导体装置的截止耐压降低。因此，成品率得到改善。
此外，即使在将本申请说明书例示的其他结构中的至少1个适当地追加到以上记载的结构的情况、即适当地追加未作为以上记载的结构提到的本申请说明书例示的其他结构的情况下，也能够产生同样的效果。
另外，在无特别的限制的情况下，能够变更进行各个处理的顺序。
另外，根据以上记载的实施方式，通过以30°以上并且45°以下的角度的离子的旋转注入，形成P型的扩散层19。根据这样的结构，通过以该角度范围的离子的旋转注入形成的P型的扩散层19，源极区域11与漏极区域7之间的距离被充分地确保。因此，能够抑制碳化硅半导体装置的截止耐压降低。
另外，根据以上记载的实施方式，图案10的端部是锥形形状。根据这样的结构，能够通过锥形形状控制P型的扩散层19的形成范围，所以源极区域11与漏极区域7之间的距离被充分地确保。
<关于以上记载的实施方式中的变形例>
在以上记载的实施方式中，有时还记载各个构成要素的材质、材料、尺寸、形状、相对的配置关系或者实施的条件等，但它们在所有方式中是例示，不限于本申请说明书记载的例子。
因此，在本申请说明书公开的技术的范围内，设想未例示的无数的变形例以及均等物。例如，包括将至少1个构成要素变形的情况、追加的情况或者省略的情况。
另外，只要不产生矛盾，在以上记载的实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。
进而，以上记载的实施方式中的各个构成要素是概念性的单位，在本申请说明书公开的技术的范围内，包括1个构成要素由多个构造物构成的情况、1个构成要素与某个构造物的一部分对应的情况、进而1个构造物具备多个构成要素的情况。
另外，在以上记载的实施方式中的各个构成要素中，只要发挥同一功能，包括具有其他构造或者形状的构造物。
另外，本申请说明书中的说明为了关于本技术的所有目的而被参照，都不应认为是现有技术。
另外，在以上记载的实施方式中，在未特别指定而记载材料名等的情况下，只要不产生矛盾，在该材料中包含有其他添加物、例如包含合金等。
另外，在以上记载的实施方式中，半导体基板设为N型，但也可以是设为P型的情况。即，在以上记载的实施方式中，作为碳化硅半导体装置的例子，说明MOSFET，但还能够设想碳化硅半导体装置的例子是绝缘栅极型双极性晶体管(insulated gate bipolartransistor、即IGBT)的情况。
此外，在碳化硅半导体装置的例子是IGBT的情况下，源极电极与发射极电极对应，并且漏极电极与集电极电极对应。另外，在碳化硅半导体装置的例子是IGBT的情况下，与漂移层相反的导电类型的层位于漂移层的下表面，但位于漂移层的下表面的层既可以是在漂移层的下表面新形成的层，也可以是如以上记载的实施方式中的情况那样用于形成漂移层的半导体基板。

Claims (15)

1.一种碳化硅半导体装置，具备：
第1导电类型的碳化硅半导体层(2、3、7)；
第2导电类型的第2扩散层(9)，在所述碳化硅半导体层(2、3、7)的表层部分地形成；
第2导电类型的第3扩散层(19)，至少形成于所述第2扩散层(9)的表层的一部分；以及
第1导电类型的第4扩散层(11)，在所述第3扩散层(19)的表层部分地形成，
所述第3扩散层(19)比所述第2扩散层(9)更浅地形成，
在剖面视时，所述第4扩散层(11)形成于所述第3扩散层(19)内，
在剖面视时，所述第3扩散层(19)形成于相对所述第2扩散层(9)成为非对称的位置。
2.根据权利要求1所述的碳化硅半导体装置，其中，
所述第3扩散层(19)形成于与所述碳化硅半导体层(2、3、7)以及所述第2扩散层(9)接触的位置。
3.根据权利要求1或者2所述的碳化硅半导体装置，其中，还具备：
第1栅极绝缘膜(12)，与所述第2扩散层(9)的表面的一部分及所述第3扩散层(19)的表面的一部分分别接触地形成；
第2栅极绝缘膜(12)，与所述第2扩散层(9)的表面的另一部分及所述第3扩散层(19)的表面的另一部分分别接触地形成；
第1栅极电极(13)，与所述第1栅极绝缘膜(12)接触地形成；以及
第2栅极电极(13)，与所述第2栅极绝缘膜(12)接触地形成。
4.根据权利要求3所述的碳化硅半导体装置，其中，
在俯视时所述第3扩散层(19)的与所述第1栅极绝缘膜(12)重叠的宽度大于在俯视时所述第3扩散层(19)的与所述第2栅极绝缘膜(12)重叠的宽度。
5.根据权利要求4所述的碳化硅半导体装置，其中，
在俯视时所述第3扩散层(19)的与所述第1栅极绝缘膜(12)重叠的宽度大于在俯视时所述第2扩散层(9)的与所述第1栅极绝缘膜(12)重叠的宽度，
在俯视时所述第3扩散层(19)的与所述第2栅极绝缘膜(12)重叠的宽度是在俯视时所述第2扩散层(9)的与所述第2栅极绝缘膜(12)重叠的宽度以下。
6.根据权利要求4或者5所述的碳化硅半导体装置，其中，
所述第1栅极绝缘膜(12)以及所述第2栅极绝缘膜(12)至少与被所述碳化硅半导体层(2、3、7)和所述第4扩散层(11)夹着的所述第2扩散层(9)的表面以及被所述碳化硅半导体层(2、3、7)和所述第4扩散层(11)夹着的所述第3扩散层(19)的表面分别接触地形成。
7.根据权利要求6所述的碳化硅半导体装置，其中，
所述第1栅极绝缘膜(12)与所述第4扩散层(11)的表面的一部分接触地形成，
所述第2栅极绝缘膜(12)与所述第4扩散层(11)的表面的另一部分接触地形成，
在俯视时所述第4扩散层(11)的与所述第1栅极绝缘膜(12)重叠的宽度大于在俯视时所述第4扩散层(11)的与所述第2栅极绝缘膜(12)重叠的宽度。
8.根据权利要求6或者7所述的碳化硅半导体装置，其中，
在俯视时与所述第1栅极绝缘膜(12)重叠的、被所述碳化硅半导体层(2、3、7)和所述第4扩散层(11)夹着的所述第3扩散层(19)的宽度小于1.0μm。
9.根据权利要求4至8中的任意1项所述的碳化硅半导体装置，其中，
所述第3扩散层(19)跨越所述碳化硅半导体层(2、3、7)的表层以及所述第2扩散层(9)的表层而形成。
10.一种碳化硅半导体装置的制造方法，
在第1导电类型的碳化硅半导体层(2、3、7)的表层，通过离子的注入，部分地形成第2导电类型的第2扩散层(9)，
在所述碳化硅半导体层(2、3、7)的表面，形成抗蚀剂图案(10)，
在从所述抗蚀剂图案(10)露出的状态的至少所述第2扩散层(9)的表层的一部分，通过离子的旋转注入，形成第2导电类型的第3扩散层(19)，
在从所述抗蚀剂图案(10)露出的状态的第3扩散层(19)的表层，通过离子的注入，部分地形成第1导电类型的第4扩散层(11)。
11.根据权利要求10所述的碳化硅半导体装置的制造方法，其中，
通过以大于0°并且45°以下的角度的离子的旋转注入，形成第2导电类型的所述第3扩散层(19)。
12.根据权利要求10或者11所述的碳化硅半导体装置的制造方法，其中，
通过以30°以上并且45°以下的角度的离子的旋转注入，形成第2导电类型的所述第3扩散层(19)。
13.根据权利要求10至12中的任意1项所述的碳化硅半导体装置的制造方法，其中，
所述抗蚀剂图案(10)的端部是锥形形状。
14.根据权利要求10至13中的任意1项所述的碳化硅半导体装置的制造方法，其中，
所述第3扩散层(19)比所述第2扩散层(9)更浅地形成，
所述第4扩散层(11)在所述第3扩散层(19)的表层部分地形成。
15.根据权利要求10至14中的任意1项所述的碳化硅半导体装置的制造方法，其中，
至少在被所述碳化硅半导体层(2、3、7)和所述第4扩散层(11)夹着的所述第2扩散层(9)的表面以及被所述碳化硅半导体层(2、3、7)和所述第4扩散层(11)夹着的所述第3扩散层(19)的表面，形成第1栅极绝缘膜(12)以及第2栅极绝缘膜(12)，
在所述第1栅极绝缘膜(12)的表面以及所述第2栅极绝缘膜(12)的表面分别形成第1栅极电极(13)以及第2栅极电极(13)，
在俯视时所述第3扩散层(19)的与所述第1栅极绝缘膜(12)重叠的宽度大于在俯视时所述第3扩散层(19)的与所述第2栅极绝缘膜(12)重叠的宽度。
CN201880071922.8A 2017-11-13 2018-11-09 碳化硅半导体装置以及碳化硅半导体装置的制造方法 Pending CN111316406A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017218380 2017-11-13
JP2017-218380 2017-11-13
PCT/JP2018/041633 WO2019093465A1 (ja) 2017-11-13 2018-11-09 炭化珪素半導体装置、および、炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN111316406A true CN111316406A (zh) 2020-06-19

Family

ID=66439287

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880071922.8A Pending CN111316406A (zh) 2017-11-13 2018-11-09 碳化硅半导体装置以及碳化硅半导体装置的制造方法

Country Status (5)

Country Link
US (1) US20200279947A1 (zh)
JP (1) JP6746010B2 (zh)
CN (1) CN111316406A (zh)
DE (1) DE112018005451T5 (zh)
WO (1) WO2019093465A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116364758A (zh) * 2023-03-30 2023-06-30 苏州龙驰半导体科技有限公司 SiC MOS器件

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086802A (ja) * 2001-09-11 2003-03-20 Denso Corp 炭化珪素半導体装置およびその製造方法
US20070072375A1 (en) * 2005-09-14 2007-03-29 Elpida Memory, Inc. Method for manufacturing semiconductor device
US20070228467A1 (en) * 2006-03-31 2007-10-04 Ikuo Kurachi Semiconductor storage device and method of fabrication thereof
CN101064309A (zh) * 2006-04-28 2007-10-31 日产自动车株式会社 半导体装置及其制造方法
CN101859706A (zh) * 2009-04-08 2010-10-13 三菱电机株式会社 碳化硅半导体装置的制造方法及碳化硅半导体装置
CN102903760A (zh) * 2011-07-26 2013-01-30 三菱电机株式会社 半导体装置
CN103730503A (zh) * 2012-10-12 2014-04-16 三菱电机株式会社 横向高耐压晶体管及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9602745D0 (sv) * 1996-07-11 1996-07-11 Abb Research Ltd A method for producing a channel region layer in a SiC-layer for a voltage controlled semiconductor device
JP3617507B2 (ja) 2002-07-01 2005-02-09 日産自動車株式会社 炭化珪素半導体装置の製造方法、及びその製造方法によって製造される炭化珪素半導体装置
JP4020196B2 (ja) * 2002-12-25 2007-12-12 三菱電機株式会社 半導体素子の製造方法
JP2004319964A (ja) * 2003-03-28 2004-11-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4193596B2 (ja) * 2003-06-09 2008-12-10 三菱電機株式会社 炭化珪素半導体装置の製造方法
TW201620017A (zh) * 2014-11-19 2016-06-01 Hestia Power Inc 碳化矽半導體元件以及其製造方法
WO2016084141A1 (ja) * 2014-11-26 2016-06-02 株式会社日立製作所 半導体スイッチング素子および炭化珪素半導体装置の製造方法
WO2016104264A1 (ja) * 2014-12-25 2016-06-30 富士電機株式会社 半導体装置
WO2017081935A1 (ja) * 2015-11-12 2017-05-18 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086802A (ja) * 2001-09-11 2003-03-20 Denso Corp 炭化珪素半導体装置およびその製造方法
US20070072375A1 (en) * 2005-09-14 2007-03-29 Elpida Memory, Inc. Method for manufacturing semiconductor device
US20070228467A1 (en) * 2006-03-31 2007-10-04 Ikuo Kurachi Semiconductor storage device and method of fabrication thereof
CN101064309A (zh) * 2006-04-28 2007-10-31 日产自动车株式会社 半导体装置及其制造方法
CN101859706A (zh) * 2009-04-08 2010-10-13 三菱电机株式会社 碳化硅半导体装置的制造方法及碳化硅半导体装置
US20100258815A1 (en) * 2009-04-08 2010-10-14 Mitsubishi Electric Corporation Silicon carbide semiconductor device and manufacturing method thereof
CN102903760A (zh) * 2011-07-26 2013-01-30 三菱电机株式会社 半导体装置
CN103730503A (zh) * 2012-10-12 2014-04-16 三菱电机株式会社 横向高耐压晶体管及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116364758A (zh) * 2023-03-30 2023-06-30 苏州龙驰半导体科技有限公司 SiC MOS器件
CN116364758B (zh) * 2023-03-30 2023-11-14 苏州龙驰半导体科技有限公司 SiC MOS器件

Also Published As

Publication number Publication date
US20200279947A1 (en) 2020-09-03
DE112018005451T5 (de) 2020-07-30
JPWO2019093465A1 (ja) 2020-04-23
JP6746010B2 (ja) 2020-08-26
WO2019093465A1 (ja) 2019-05-16

Similar Documents

Publication Publication Date Title
JP6707498B2 (ja) シールドゲートを有する炭化珪素装置を形成する方法
US8564060B2 (en) Semiconductor device with large blocking voltage and manufacturing method thereof
KR100813391B1 (ko) 반도체 장치 및 그 제조 방법
WO2011027540A1 (ja) 半導体素子およびその製造方法
US9899477B2 (en) Edge termination structure having a termination charge region below a recessed field oxide region
US20060102908A1 (en) Semiconductor device
US10236341B2 (en) Semiconductor device and method for manufacturing the same
TW201423993A (zh) 具有分段式電場屏蔽區之碳化矽溝槽式閘極電晶體及其製造方法
JP2013058575A (ja) 半導体装置及びその製造方法
US8552492B2 (en) Semiconductor device
JP2019057603A (ja) 半導体装置及びその製造方法
US20170200799A1 (en) Combined Gate and Source Trench Formation and Related Structure
KR100290913B1 (ko) 고전압 소자 및 그 제조방법
CN111316406A (zh) 碳化硅半导体装置以及碳化硅半导体装置的制造方法
US7923330B2 (en) Method for manufacturing a semiconductor device
US10840327B2 (en) Combined gate trench and contact etch process and related structure
US10374077B2 (en) Semiconductor device having auxiliary electrode formed in field plate region
CA3025767A1 (en) Semiconductor device
US10453949B2 (en) Semiconductor device and method of manufacturing the same
US10008594B2 (en) High voltage semiconductor device
WO2023149043A1 (ja) スイッチングデバイスとその製造方法
CN112531026B (zh) 横向扩散金属氧化物半导体器件及其制造方法
US10727063B2 (en) Methods of fabricating high voltage semiconductor devices
JP6858091B2 (ja) 半導体装置およびその製造方法
KR102572194B1 (ko) 반도체 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200619

WD01 Invention patent application deemed withdrawn after publication