DE112004000254T5 - Verbessertes Funktionsverhalten in Flash-Speichereinrichtungen - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 229920005591 polysilicon Polymers 0.000 claims description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 18
- 238000007669 thermal treatment Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000004151 rapid thermal annealing Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 2
- 238000000137 annealing Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 2
- 230000006735 deficit Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 238000009412 basement excavation Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Bereitstellen eines Substrats (62);
Bereitstellen einer gestapelten Gatestruktur (72) auf dem Substrat (62); und
Bilden einer Oxidschicht (80) auf der gestapelten Gatestruktur (72) durch Ausheizen.
Description
- HINTERGRUND DER ERFINDUNG
- 1. Technisches Gebiet
- Diese Erfindung betrifft im Allgemeinen Halbleiterbauelemente und betrifft insbesondere Flash-Speichereinrichtungen mit verbessertem Funktionsverhalten.
- 2. Hintergrund der Erfindung
- Eine spezielle Art einer programmierbarer Speicherzelle wird für gewöhnlich als eine Flash-Speicherzelle bezeichnet. Eine derartige Flash-Speicherzelle umfasst ein Source und ein Drain, die in einem Siliziumsubstrat oder einer Wanne oder Potentialtopf, der in dem Siliziumsubstrat hergestellt ist, ausgebildet sind. Die Flash-Speicherzelle beinhaltet eine gestapelte Gatestruktur, die auf dem Siliziumsubstrat ausgebildet ist. Das Gebiet des Siliziumsubstrats unterhalb der gestapelten Gatestruktur ist als das Kanalgebiet der Flash-Speicherzelle bekannt.
- Die gestapelte Gatestruktur der Flash-Speicherzelle beinhaltet zwei Polysiliziumstrukturen, die durch Oxidschichten getrennt sind. Eine der Polysiliziumstrukturen fungiert als ein potentialfreies bzw. schwebendes Gate und die andere Polysiliziumstruktur fungiert als ein Steuergate für die Flash-Speicherzelle. Die Oxidschicht, die das schwebende Gate von dem Siliziumsubstrat trennt, wird üblicherweise als eine Tunneloxidschicht bezeichnet. Eine Speicherzelle dieser Art ist in dem US-Patent 4,698,787 mit dem Titel „Eintransistorelektrisch löschbare Speichereinrichtung und Verfahren" beschrieben und offenbart, Mukherjee et al., erteilt am 6. Oktober 1987.
- Programmiervorgänge in der Flash-Speicherzelle beinhalten das Anlegen einer relativ großen Konstantspannung an das Drain der Flash-Speicherzelle, während eine noch größere Spannung an das Steuergate angelegt wird. Während eines derartigen Programmiervorganges wird das Source der Flashspeicherzelle auf Massepotential oder auf einer Spannung 0 im Vergleich zu den an das Steuergate und das Drain angelegte Spannungen gehalten. Die hohe Konstantspannung, die an das Steuergate angelegt wird, hebt das Spannungspotential des schwebenden Gates zu Beginn des Programmiervorgangs auf ein hohes Niveau. Ein derartiges hohes Spannungspotential an dem schwebenden Gate zieht die Elektronen an, die durch das Kanalgebiet fließen. Unter diesen Bedingungen bewegen sich Elektronen im Kanalgebiet, die eine ausreichend hohe kinetische Energie aufweisen, durch die Tunneloxidschicht in das schwebende Gate. Dieses Phänomen wird im Allgemeinen als Programmierung mit heißen Ladungsträgern oder Injektion heißer Ladungsträger bezeichnet. Ein erfolgreicher Programmierungsvorgang beinhaltet das Injizieren einer ausreichenden Anzahl an Elektronen in das schwebende Gate, um eine gewünschte Schwellwertspannung für die Flash-Speicherzelle zu erreichen. Die Schwellwertspannung ist die Spannung, die an das Steuergate der Flash-Speicherzelle angelegte werden muss, um eine Stromleitung durch das Kanalgebiet während des Lesevorgangs in der Flash-Speicherzelle hervorzurufen.
- In einem typischen Speicherarray, das eine große Anzahl an Zellen aufweist, kann eine Zelle programmiert werden, indem Programmierspannungen von ungefähr 9 bis 10 Volt an das Steuergate, ungefähr 5 Volt an das Drain und Masse an das Source angelegt werden. Diese Spannungen bewirken, dass heiße Elektronen von einem Drainverarmungsgebiet in das schwebende Gate injiziert werden. Nach Wegfall der Programmierspannungen sind die eingeführten Elektronen in dem schwebenden Gate gefangen und erzeugen darin eine negative Ladung, die den Schwellwert der Zelle auf einen Wert von über ungefähr 4 Volt anhebt. Eine Zelle kann gelesen werden, indem eine Spannung von ungefähr 5 Volt an das Steuergate, eine Spannung von ungefähr 1 Volt an die Bitleitung, mit der das Drain verbunden ist, und Massepotential an das Source angelegt wird und indem der Bitleitungsstrom erfasst wird. Wenn die Zelle programmiert ist und die Schwellwertspannung relativ hoch ist (5 Volt), ist der Bitleitungsstrom Null oder relativ klein. Wenn die Zelle nicht programmiert ist oder gelöscht ist, ist die Schwellwertspannung relativ gering (2 Volt), die Steuergatespannung fördert die Kanalbildung und der Bitleitungsstrom ist relativ hoch. Eine Zelle kann auf diverse Arten gelöscht werden. In einer Vorgehensweise wird eine Zelle gelöscht, indem eine relativ hohe Spannung, typischerweise 12 Volt, an das Source und Massepotential an das Steuergate angelegt werden und wobei das Drain schwebend bleibt. Dies verursacht, dass die Elektronen, die in das schwebende Gate während des Programmierens injiziert wurden, einem Fowler-Nordheim-Tunnelungsprozess von dem schwebenden Gate durch die dünne Tunneloxidschicht zu dem Source unterliegen. Das Anlegen einer negativen Spannung in der Größenordnung von –10 Volt an das Steuergate, das Anlegen von 5 Volt an das Source und das Schwebenlassen des Drains ermöglicht ebenso ein Löschen der Zelle. Ein weiteres Verfahren zum Löschen einer Zelle besteht darin, dass 5 Volt an den P-Potentialtopf und –10 Volt an das Steuergate angelegt werden, während Source- und Drain potentialfrei bleiben.
- Die
1 und2 zeigen die Herstellung einer typischen gestapelten Gatestruktur gemäß dem Stand der Technik. Wie darin gezeigt ist, wird die Siliziumdioxidschicht10 , die das Tunneloxid bildet, thermisch auf einem Siliziumsubstrat12 aufgewachsen. Anschließend wird eine Polysiliziumschicht14 auf der Oxidschicht10 gebildet, eine dielektrische Schicht16 , beispielsweise eine ONO-Schicht, wird auf der Polysiliziumschicht14 vorgesehen und eine weitere Polysiliziumschicht18 wird auf der dielektrischen Schicht16 vorgesehen. Eine Schicht aus Photolack wird auf der Polysiliziumschicht18 hergestellt und strukturiert, wie in1 gezeigt ist, wobei der Photolackschichtbereich20 auf der Polysiliziumschicht18 verbleibt. Anschließend wird ein Ätzschritt ausgeführt, wobei der Photolackschichtbereich20 als eine Maske (2 ) dient, um durch die Polysiliziumschicht18 , die dielektrische Schicht16 , die Polysiliziumschicht14 und die Oxidschicht10 bis hinunter zum Substrat12 zu ätzen, um damit den Gatestapel22 zu bilden, der ein Tunneloxid10a , ein aus Polysilizium gebildetes schwebendes Gate14a , ein Dielektrikum16a und eine Polysiliziumwortleitung18a beinhaltet. Danach wird der Photolackschichtbereich20 entfernt. - Bekanntermaßen kann der zur Herstellung des Gatestapels
22 eingesetzte Ätzschritt eine Aushöhlung des Siliziumsubstrats12 benachbart zu dem Gateoxid10a hervorrufen (siehe Pfeile A und B in2 ), was in diesem Zustand zu einer ernstzunehmenden Beeinträchtigung der Löschintegrität und der Löschverteilung des Bauelements führen kann. Um dieses Problem zu reduzieren, wird typischerweise eine Schicht eines thermischen Vorimplantationsoxids24 auf der Oberseite und den Seiten des Gatestapels22 und auf freiliegenden Bereichen des Siliziumsubstrats12 (3 ) beispielsweise mit einer Dicke von 100 Angstrom gewachsen, wodurch die Schäden in dem Substrat12 wesentlich verringert oder ausgeheilt werden, wie zuvor beschrieben ist. Anschließend wird eine Ionenimplantation26 durchgeführt (4 ), wobei der Gatestapel22 und die Bereiche24a ,24b der Oxidschicht24 an den Seiten des Gatestapels22 als eine Maske verwendet werden, um die Source- und Draingebiete28 ,30 dese Bauelements durch Implantation zu bilden. - Typischerweise wird das Aufwachsen des Vorimplantationsoxids
24 über eine wesentliche Zeitdauer hinweg, beispielsweise 5 Minuten, bis zu einer Dicke von ungefähr 100 Angstrom ausgeführt. Das Aufwachsen des Oxids24 entsprechend dieser Zeitdauer führt erkanntermaßen zu einer wesentlichen Beeinträchtigung der Ladungsträgerbeweglichkeit in dem Kanalgebiet des Bauelements. Dies führt zu einen deutlichen Kernverstärkungsabfall oder einem Stromtreiberabfall in dem Bauelement, was klarerweise eine negative Auswirkung auf das Bauteilleistungsverhalten ausübt. Ferner wurde erkannt, dass dieser längere Oxidationsschritt dazu führt, dass Oxidgebiete32 ,34 an den Seiten des schwebenden Gates14a in der Nähe seiner Unterseite (an den Seiten des Gatestapels22 , siehe3 und4 ) aufgewachsen werden. Diese ungewünschten Oxidgebiete32 ,34 , können merkliche Probleme für die Löschgeschwindigkeit des Bauelements verursachen. - Es wird daher eine Vorgehensweise benötigt, die diese Probleme beseitigt, in denen eine Vorimplantationsoxidschicht bereitgestellt wird, die Schäden in dem Substrat ausheilt, die durch den Gatestapelätzprozess hervorgerufen wurden, wobei die mit Wachsen der Oxidschicht über eine längere Zeitdauer hinweg verknüpften Probleme der zuvor genannten Art vermieden werden.
- ÜBERBLICK ÜBER DIE ERFINDUNG
- In dem vorliegenden Verfahren zur Herstellung eines Halbleiterbauelements wird eine Gateoxidschicht auf einem Siliziumsubstrat vorgesehen. Eine erste Polysiliziumschicht wird auf der Gateoxidschicht vorgesehen, eine dielektrische Schicht wird auf der ersten Polysiliziumschicht gebildet und eine zweite Polysiliziumschicht auf der dielektrischen Schicht gebildet. Mit geeigneter Maskierung wird ein Ätzschritt ausgeführt, wobei durch die zweite Polysiliziumschicht, die dielektrische Schicht, die erste Polysiliziumschicht und die Gateoxidschicht geätzt werden, um Teile davon zu entfernen, um damit das Siliziumsubstrat freizulegen und eine gestapelte Gatestruktur auf dem Siliziumsubstrat zu schaffen. Es wird eine schnelle thermische Behandlung bzw. Ausheizung für eine kurze Zeitdauer ausgeführt, um eine dünne Oxidschicht auf der gestapelten Gatestruktur aufzuwachsen. Anschließend wird eine weitere Oxidschicht über der Oxidschicht, die durch die schnelle thermische Behandlung gebildet wurde, abgeschieden.
- Die vorliegende Erfindung lässt sich bei Betrachtung der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen besser verstehen. Wie der Fachmann leicht aus der folgenden Beschreibung erkennt, ist darin eine Ausführungsform dieser Erfindung einfach durch die Darstellung der besten Art und Weise zum Ausführen der vorliegenden Erfindung gezeigt und beschrieben. Mann erkennt, dass die Erfindung in anderen Ausführungsformen praktiziert werden kann, dass diverse Details Modifizierungen unterliegen können und es diverse offensichtliche Aspekte in der Erfindung gibt, ohne dabei von dem Schutzbereich der Erfindung abzuweichen. Daher sind die Zeichnungen und die detaillierte Beschreibung als lediglich anschaulicher Natur und nicht als einschränkend zu erachten.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Die neuen Merkmale, die als für die Erfindung charakterisierend betrachtet werden, sind in den angefügten Patentansprüchen dargelegt. Die Erfindung selbst sowie die bevorzugte Anwendungsart und weitere Aufgaben und Vorteile davon können am besten durch Bezugnahme auf die folgende detaillierte Beschreibung einer anschaulichen Ausführungsform in Verbindung mit den begleitenden Zeichnungen gewürdigt werden, worin:
-
1 –4 Schritte in einem typischen konventionellen Prozess zeigen; und -
5 –9 Schritte gemäß der vorliegenden Erfindung darstellen. - BESTE ART BZW. ARTEN ZUM AUSFÜHREN DER ERFINDUNG
- Es wird nunmehr auf eine spezielle Ausführungsform der vorliegenden Erfindung im Detail verwiesen, die die Art zur Praktizierung der Erfindung zeigt, die gegenwärtig von den Erfindern als die beste Art erachtet wird.
-
5 und6 zeigen Schritte in dem vorliegenden Prozess, die identisch zu jenen sind, die in den zuvor beschriebenen1 und2 gezeigt sind. D. h., bei der Herstellung einer gestapelten Gatestruktur wird die Siliziumdioxidschicht16 , die das Tunneloxid bildet, thermisch auf einem Siliziumsubstrat62 gewachsen. Anschließend wird eine Polysiliziumschicht64 auf der Oxidschicht60 gebildet, eine dielektrische Schicht66 , beispielsweise eine ONO-Schicht, auf der Polysiliziumschicht64 gebildet und eine weitere Polysiliziumschicht68 wird auf der dielektrischen Schicht66 gebildet. Eine Schicht aus Photolack wird auf der Polysiliziumschicht18 vorgesehen und wird strukturiert wie dies in1 gezeigt ist, wobei ein Photolackbereich70 auf der Polysiliziumschicht68 verbleibt. Dann wird ähnlich zu der obigen Beschreibung ein Ätzschritt ausgeführt, wobei der Photolackschichtbereich70 als eine Maske (5 ) dient, um durch die Polysiliziumschicht68 , die dielektrische Schicht66 , die Polysiliziumschicht64 und die Oxidschicht60 bis zu dem Substrat62 zu ätzen, um damit den Gatestapel72 zu bilden, der ein Tunneloxid60a auf dem Substrat62 , ein schwebendes Polysiliziumgate64a auf dem Tunneloxid60a , ein Dielektrikum66a auf dem schwebenden Polysiliziumgate64a und eine Polysiliziumwortleitung68a auf dem Dielektrikum66a aufweist. - Wie zuvor beschrieben ist, kann dieser Ätzschritt zur Bildung des Gatestapels
72 eine Aushöhlung des Siliziumsubstrats62 benachbart zu den Gatestapel72 hervorrufen (siehe Pfeile A und B,6 ), die ohne Reparatur eine deutliche Beeinträchtigung des Bauteilverhaltens hervorrufen kann. - Jedoch wird nach dem Entfernen des Photolackschichtbereichs
70 anstelle des thermischen Aufwachsens einer Vorimplantationsoxidschicht zur Bewältigung des oben beschriebenen Problems eine schnelle thermische Behandlung für eine kurze Zeitdauer, beispielsweise für ungefähr 10 bis 20 Sekunden bei 900–1000°C ausgeführt, um eine dünne Oxidschicht80 von weniger als 20 Angstrom beispielsweise mit einer Dicke von 10 Angstrom auf der Oberseite und den Seiten des Gatestapels72 und auf den freigelegten Bereichen des Siliziumsubstrats62 zu bilden (7 ). Anschließend wird ein Oxidabscheideschritt ausgeführt (8 ), wobei eine Oxidschicht82 auf der Oxidschicht80 mit ausreichender Dicke abgeschieden wird, um die Gesamtdicke der Oxidschicht80 , die durch die schnelle thermische Behandlung gebildet wurde, und der abgeschiedenen Oxidschicht82 auf ungefähr 100 Angstrom zu vergrößern. Danach wird eine Ionenimplantation84 ausgeführt (9 ), wobei der Gatestapel und das Oxid86 ,88 an den Seiten des Gatestapels72 als eine Maske verwendet wird, um die Source- und Draingebiete90 ,92 des Bauelements zu implantieren. - Die Herstellung der Oxidschicht
80 durch schnelles thermisches Ausheizen repariert und verringert Aushöhlungsschäden des Substrats62 benachbart zu dem Gateoxid64a , wie dies beabsichtigt ist. Des weiteren wird die sehr schnelle thermische Behandlung für eine kurze Zeitdauer, beispielsweise 10 bis 20 Sekunden im Vergleich zu 5 Minuten für das Wachstum der 100 Angstrom dicken thermisch gewachsenen Oxidschicht24 im Stand der Technik ausgeführt. Dies vermeidet das Problem einer reduzierten Ladungsträgerbeweglichkeit in dem Kanalgebiet des Bauelements, wie dies zuvor in Verbindung mit dem Stand der Technik beschrieben ist, wobei dieses Problem sich aus der Zeitdauer ergab, die für das Wachsen der Oxidschicht24 erforderlich war. Des weiteren sind bei einer derartigen kurzen schnellen thermischen Ausheizzeit das Wachstum von Oxidgebieten (etwa32 ,34 wie dies zuvor beschrieben ist) in den Körper des schwebenden Gates64a an den Seiten des Gatestapels72 sowie die damit verknüpften Probleme, wie sie zuvor beschrieben sind, vermeidbar. - Die vorhergehende Beschreibung der Ausführungsform der Erfindung wurde zum Zwecke der Darstellung und der Beschreibung angegeben. Sie ist nicht als vollständig zu betrachten und soll die Erfindung nicht auf die genaue offenbarte Form einschränken. Andere Modifizierungen und- Variationen sind im Lichte der obigen Lehre möglich. Die Ausführungsform wurde ausgewählt und beschrieben, um die beste Darstellung der Prinzipien der Erfindung und deren praktische Anwendung anzugeben, um damit den Fachmann in die Lage zu versetzen, die Erfindung in diversen Ausführungsformen und mit diversen Modifizierungen, wie sie für die spezielle Anwendung betrachtet werden, einzusetzen. Alle derartigen Modifizierungen und Variationen liegen im Schutzbereich der Erfindung, wie sie durch die angefügten Patentansprüche definiert ist, wenn diese entsprechend der Breite interpretiert werden, zu der sie in vernünftiger, juristischer und äquivalenter Weise berechtigt sind.
- Zusammenfassung
- In einem Verfahren zur Herstellung eines Halbleiterbauelements wird eine Gateoxidschicht (
60 ) auf einem Siliziumsubstrat (62 ) bereitgestellt. Eine erste Polysiliziumschicht (64 ) wird auf der Gateoxidschicht (60 ) vorgesehen, eine dielektrische Schicht (66 ) wird auf der ersten Polysiliziumschicht (64 ) vorgesehen, und eine zweite Polysiliziumschicht (68 ) wird auf der dielektrischen Schicht (66 ) vorgesehen. Mittels geeigneter Maskierung wird ein Ätzschritt ausgeführt, der durch die zweite Polysiliziumschicht (68 ), die dielektrische Schicht (66 ), die erste Polysiliziumschicht (64 ) und die Gateoxidschicht (60 ) ätzt, um Teile davon zu entfernen, um damit das Siliziumsubstrat (62 ) freizulegen und eine gestapelte Gatestruktur (72 ) auf dem Siliziumsubstrat (62 ) zu bilden. Es wird eine schnelle thermische Behandlung für eine kurze Zeitdauer, d. h. für beispielsweise 10 bis 20 Sekunden, ausgeführt, um eine dünne Oxidschicht (80 ) auf der gestapelten Gatestruktur (72 ) aufzuwachsen. Danach wird eine weitere Oxidschicht (82 ) über der Oxidschicht (80 ) abgeschieden, die durch eine schnelle thermische Behandlung gebildet wurde.
Claims (10)
- Verfahren zur Herstellung eines Halbleiterbauelements, gekennzeichnet durch: Bereitstellen eines Substrats (
62 ); Bereitstellen einer gestapelten Gatestruktur (72 ) auf dem Substrat (62 ); und Bilden einer Oxidschicht (80 ) auf der gestapelten Gatestruktur (72 ) durch Ausheizen. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die durch Ausheizen gebildete Oxidschicht (
80 ) zumindest an den Seiten der gestapelten Gatestruktur (72 ) gebildet wird. - Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die durch Ausheizen gebildete Oxidschicht (
80 ) durch ein schnelles thermisches Ausheizen gebildet wird. - Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass das Substrat (
62 ) ein Siliziumsubstrat (62 ) ist. - Verfahren nach Anspruch 4, dass ferner gekennzeichnet ist durch den Schritt: Abscheiden einer Oxidschicht (
82 ) über der durch Ausheizen gebildeten Oxidschicht (80 ). - Verfahren zur Herstellung eines Halbleiterbauelements, gekennzeichnet durch: Bereitstellen eines Siliziumsubstrats (
62 ); Bereitstellen einer Gateoxidschicht (60 ) auf dem Siliziumsubstrat (62 ); Bereitstellen einer ersten Polysiliziumschicht (64 ) auf der Gateoxidschicht (60 ); Bereitstellen einer dielektrischen Schicht (66 ) auf der ersten Polysiliziumschicht (64 ); Bereitstellen einer zweiten Polysiliziumschicht (68 ) auf der dielektrischen Schicht (66 ); Ätzen der zweiten Polysiliziumschicht (68 ), der dielektrischen Schicht (66 ), der ersten Polysiliziumschicht (64 ) und der Gateoxidschicht (60 ), um Teile davon zu entfernen, um damit das Siliziumsubstrat (62 ) freizulegen und um eine gestapelte Gatestruktur (72 ) auf dem Siliziumsubstrat (62 ) zu bilden; und Durchführen einer schnellen thermischen Behandlung, um eine Oxidschicht (80 ) auf der gestapelten Gatestruktur (72 ) aufzuwachsen. - Verfahren nach Anspruch 6, gekennzeichnet durch den Schritt des Ausführens einer schnellen thermischen Behandlung zum Aufwachsen einer Oxidschicht (
80 ) zumindest an Seiten der gestapelten Gatestruktur (72 ). - Verfahren nach Anspruch 7, gekennzeichnet durch den Schritt des schnellen thermischen Behandelns, der für eine Zeitdauer von 10 bis 20 Sekunden ausgeführt wird.
- Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Oxidschicht (
80 ) durch die schnelle thermische Behandlung mit einer Dicke von weniger als 20 Angstrom aufgewachsen wird. - Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass es ferner den Schritt des Abscheidens einer Oxidschicht (
82 ) über der Oxidschicht (80 ), die durch die eine schnelle thermische Behandlung aufgewachsen ist, umfasst.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/358,866 | 2003-02-05 | ||
US10/358,866 US6723638B1 (en) | 2003-02-05 | 2003-02-05 | Performance in flash memory devices |
PCT/US2004/000493 WO2004073058A2 (en) | 2003-02-05 | 2004-01-08 | Flash memory devices |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112004000254T5 true DE112004000254T5 (de) | 2006-01-26 |
DE112004000254B4 DE112004000254B4 (de) | 2012-02-16 |
Family
ID=32069549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112004000254T Expired - Lifetime DE112004000254B4 (de) | 2003-02-05 | 2004-01-08 | Verbessertes Funktionsverhalten in Flash-Speichereinrichtungen |
Country Status (8)
Country | Link |
---|---|
US (1) | US6723638B1 (de) |
JP (1) | JP4698598B2 (de) |
KR (1) | KR101071387B1 (de) |
CN (1) | CN100552896C (de) |
DE (1) | DE112004000254B4 (de) |
GB (1) | GB2413437B (de) |
TW (1) | TWI342062B (de) |
WO (1) | WO2004073058A2 (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
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CN101246856B (zh) * | 2007-02-13 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | Sonos快闪存储器的制作方法 |
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-
2003
- 2003-02-05 US US10/358,866 patent/US6723638B1/en not_active Expired - Lifetime
-
2004
- 2004-01-08 KR KR1020057014531A patent/KR101071387B1/ko active IP Right Grant
- 2004-01-08 GB GB0515641A patent/GB2413437B/en not_active Expired - Fee Related
- 2004-01-08 JP JP2006536515A patent/JP4698598B2/ja not_active Expired - Lifetime
- 2004-01-08 WO PCT/US2004/000493 patent/WO2004073058A2/en active Search and Examination
- 2004-01-08 CN CNB2004800036883A patent/CN100552896C/zh not_active Expired - Lifetime
- 2004-01-08 DE DE112004000254T patent/DE112004000254B4/de not_active Expired - Lifetime
- 2004-01-16 TW TW093101141A patent/TWI342062B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2007500457A (ja) | 2007-01-11 |
US6723638B1 (en) | 2004-04-20 |
JP4698598B2 (ja) | 2011-06-08 |
GB2413437B (en) | 2006-06-14 |
DE112004000254B4 (de) | 2012-02-16 |
CN1748298A (zh) | 2006-03-15 |
TWI342062B (en) | 2011-05-11 |
KR20050094479A (ko) | 2005-09-27 |
GB0515641D0 (en) | 2005-09-07 |
KR101071387B1 (ko) | 2011-10-07 |
CN100552896C (zh) | 2009-10-21 |
TW200427009A (en) | 2004-12-01 |
WO2004073058A2 (en) | 2004-08-26 |
GB2413437A (en) | 2005-10-26 |
WO2004073058A3 (en) | 2004-10-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8127 | New person/name/address of the applicant |
Owner name: SPANSION LLC (N.D.GES.D. STAATES DELAWARE), SU, US |
|
8110 | Request for examination paragraph 44 | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0021336000 Ipc: H01L0021824700 |
|
R018 | Grant decision by examination section/examining division | ||
R079 | Amendment of ipc main class |
Ipc: H01L0021824700 Effective date: 20111010 Free format text: PREVIOUS MAIN CLASS: H01L0021336000 |
|
R020 | Patent grant now final |
Effective date: 20120517 |
|
R081 | Change of applicant/patentee |
Owner name: CYPRESS SEMICONDUCTOR CORP. (N.D.GES.D.STAATES, US Free format text: FORMER OWNER: SPANSION LLC (N.D.GES.D. STAATES DELAWARE), SUNNYVALE, CALIF., US |
|
R082 | Change of representative |
Representative=s name: MURGITROYD & COMPANY, DE |
|
R081 | Change of applicant/patentee |
Owner name: INFINEON TECHNOLOGIES LLC, SAN JOSE, US Free format text: FORMER OWNER: CYPRESS SEMICONDUCTOR CORP. (N.D.GES.D.STAATES DELAWARE), SAN JOSE, CALIF., US |
|
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0021824700 Ipc: H01L0027115170 |
|
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0027115170 Ipc: H10B0041000000 |
|
R082 | Change of representative | ||
R071 | Expiry of right |