DE60031155T2 - Ono-abscheidung für 2-bit eeprom-bauelemente - Google Patents
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- 238000000926 separation method Methods 0.000 title claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 46
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 39
- 230000008569 process Effects 0.000 claims abstract description 32
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 claims abstract description 19
- 238000000151 deposition Methods 0.000 claims abstract description 17
- 230000008021 deposition Effects 0.000 claims abstract description 13
- 238000005137 deposition process Methods 0.000 claims abstract description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 47
- 238000007667 floating Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 18
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 235000012239 silicon dioxide Nutrition 0.000 claims description 10
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 8
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 4
- 229910000077 silane Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 238000011065 in-situ storage Methods 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 23
- 238000004519 manufacturing process Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000001816 cooling Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000027756 respiratory electron transport chain Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 238000012356 Product development Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000012549 training Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
- Medicines Containing Plant Substances (AREA)
Description
- Technisches Gebiet
- Diese Erfindung betrifft im Allgemeinen Verfahren zur Herstellung von Halbleiterbauelementen und betrifft insbesondere Verfahren zur Herstellung; von Zwei-Bit-EEPROM-Bauelementen.
- Hintergrund der Erfindung
- Nichtflüchtige Speicherbauelemente werden gegenwärtig in vielfältiger Weise in elektronischen Komponenten eingesetzt, die das Speichern von Information erfordern, wenn die elektrische Leistung abgeschaltet wird. Nichtflüchtige Speicherbauelemente beinhalten Nur-Lese-Speicher (ROM), programmierbare Nur-Lese-Speicher (PROM), löschbare programmierbare Nur-Lese-Speicher (EPROM) und elektrisch löschbare programmierbare Nur-Lese-Speicher (EEPROM) Elemente. EEPROM-Bauelemente unterscheiden sich von anderen nichtflüchtigen Speicherbauelementen dahin gehend, dass diese elektrisch programmiert und gelöscht werden. Flash-EEPROM-Bauelemente sind ähnlich zu EEPROM-Bauelementen dahin gehend, dass Speicherzellen programmiert und elektrisch gelöscht werden können. Jedoch ermöglichen Flash-EEPROM-Bauelemente das Löschen aller Speicherzellen in dem Bauelement unter Anwendung eines einzelnen elektrischen Strompulses.
- Typischerweise enthält ein EEPROM-Bauelement eine schwebende Gateelektrode bzw. eine Gateelektrode mit sich frei einstellendem Potenzial, in der elektrische Ladung gespeichert wird. Die schwebende Gatelektrode liegt über einem Kanalgebiet, das zwischen Source- und Draingebieten in einem Halbleitersubstrat angeordnet ist. Die schwebende Gateelektrode bildet zusammen mit dem Source- und dem Draingebiet einen Anreicherungstransistor. Durch Speichern von elektrischer Ladung in der schwebenden Gateelektrode kann die Schwellwertspannung des Anreicherungstransistors auf einen relativ hohen Wert gebracht werden. Wenn daher entsprechend Ladung aus der schwebenden Gateelektrode abgezogen wird, wird die Schwellwertspannung des Anreicherungstransistors auf einen relativ geringen Wert gebracht. Der Schwellwertpegel des Anreicherungstransistors bestimmt den Stromfluss durch den Transistor, wenn der Transistor durch das Anlegen geeigneter Spannungen an das Gate und an das Drain eingeschaltet wird. Wenn die Schwellwertspannung hoch ist, fließt kein Strom durch den Transistor, was als Zustand logisch 0 definiert ist. Wenn entsprechend die Schwellwertspannung gering ist, fließt ein Strom durch den Transistor, was als ein Zustand logisch 1 definiert ist.
- In einem Flash-EEPROM-Bauelement werden Elektronen in eine schwebende Gateelektrode durch eine dielektrische Schicht gebracht, die über dem Kanalgebiet des Anreicherungstransistors liegt. Der Elektronentransfer wird durch das Injizieren heißer Elektronen oder durch den Fowler-Nordheim-Tunneleffekt bewirkt. In beiden Elektronentransfermechanismen wird ein Spannungspotential an das schwebende Gate durch eine darüber liegende Steuergateelektrode angelegt. Die Steuergateelektrode ist kapazitiv mit der schwebenden Gateelektrode gekoppelt, so dass eine an die Steuergateelektrode angelegte Spannung in die schwebende Gateelektrode eingekoppelt wird. Das Flash-EEPROM-Bauelement wird programmiert, indem eine hohe positive Spannung an die Steuergateelektrode und eine geringe positive Spannung an das Draingebiet angelegt wird, wodurch Elektronen von dem Kanalgebiet in die schwebende Gateelektrode übertragen werden. Das Flash-EEPROM-Bauelement wird gelöscht, indem die Steuergateelektrode auf Masse gelegt wird und indem eine hohe positive Spannung an das Sourcegebiet oder das Draingebiet des Anreicherungstransistors angelegt wird. Unter der Bedingung einer Löschspannung werden Elektronen aus der schwebenden Gateelektrode entfernt und in das Sourcegebiet oder das Draingebiet in dem Halbleitersubstrat übertragen.
- Der Verlauf der Produktentwicklung in der EEPROM-Technologie konzentriert sich darauf, die Programmiergeschwindigkeit zu erhöhen, die Programmier- und Lesespannungen zu reduzieren, die Datenhaltezeit zu erhöhen, die Zellenlöschzeiten zu reduzieren und die Zellenabmessungen zu verringern. Viele der vorhergehenden Entwicklungsziele können durch das Entwickeln von Materialien und Prozessen für die Herstellung der schwebenden Gateelektrode erreicht werden. In jüngerer Zeit konzentriert sich die Entwicklungsaktivität auf dielektrische Materialien zur Herstellung der schwebenden Gateelektrode. Siliziumnitrid in Verbindung mit Siliziumdioxid ist bekannt, um eine geeignete dielektrische Trennung zwischen der Steuergateelektrode und dem Kanalgebiet des Anreicherungstransistors zu ermöglichen, wobei diese Materialien elektrische Eigenschaften aufweisen, die zur Speicherung elektrischer Ladung ausreichend sind.
- Ein wichtiges dielektrisches Material für die Herstellung der schwebenden Gateelektrode ist eine Oxid-Nitrid-Oxid-(ONO) Struktur. Während des Programmierens wird elektrische Ladung von dem Substrat in die Siliziumnitridschicht in der ONO-Struktur übertragen. Es werden Spannungen an das Gate und das Drain angelegt, wodurch vertikale und laterale elektrische Felder erzeugt werden, die die Elektronen entlang der Kanallängenrichtung beschleunigen. Wenn die Elektronen sich entlang dem Kanal bewegen, erhalten einige von ihnen ausreichend Energie, um die Potentialbarriere der unten liegenden Siliziumdioxidschicht zu überwinden und können in der Siliziumnitridschicht eingefangen werden. Elektronen werden in der Nähe des Draingebiets eingefangen, da die elektrischen Felder in der Nähe des Drains am stärksten sind. Durch das Umkehren der Potentiale, die an das Source und an das Drain angelegt sind, wird eine Elektronenwanderung entlang des Kanals in der entgegen gesetzten Richtung bewirkt und diese können in die Siliziumnitridschicht in der Nähe des Sourcegebiets eingebracht werden. Da Siliziumnitrid elektrisch nicht leitend ist, kann die in die Siliziumnitridschicht eingebrachte Ladung dort im Wesentlichen lokalisiert bleiben. Folglich kann abhängig von dem Anlegen von Spannungspotenzialen elektrische Ladung in diskreten Gebieten innerhalb einer einzelnen zusammenhängenden Siliziumnitridschicht gespeichert werden.
- Es sind diverse Speicherbauelemente, in denen die zuvor beschriebenen Merkmale ausgeprägt sind, im Stand der Technik bekannt. Beispielsweise beschreibt WO 82/40162 die Merkmale, die im Oberbegriff der Ansprüche genannt sind. Das deutsche Patent
DE 3032364 beschreibt ebenso ein Verfahren zur Herstellung einer Speicherzelle mit schwebendem Gate, in der eine Oxid-Nitrid-Oxid-Struktur enthalten ist. Das US Patent 5,168,334 zeigt, wie Oxid-Nitrid-Oxid-EEPROM-Zellen in einem kompakten Speicherarray hergestellt werden können. Das US Patent 5,104,819 beschreibt ein Verfahren zur Herstellung einer zusammengesetzten dielektrischen Struktur mit Oxid-Nitrid-Oxid zwischen einer schwebenden Polysiliziumelektrode und einer Steuerelektrode in einem EEPROM-Bauelement, wobei die kapazitive Kopplung zwischen dem Steuergate und dem schwebenden Gate verbessert ist, während eine größere Ladungsverweilzeit im Vergleich zu früheren Verfahren bereit gestellt wird. - Der Artikel „Herstellung dünner gestapelter Oxid/Nitrid/Oxid-Dielektrika durch mehrfache reaktive schnelle thermische Bearbeitung in-situ" (Applied Physics Letters, Band 55, Nummer 22 Seiten 2313–2315) beschreibt ein Oxid-Nitrid-Oxid-Dielektrikum, das in situ unter Anwendung einer chemischen Dampfabscheidetechnik hergestellt wird.
- Die Entwickler von nichtflüchtigen Speicherbauelementen nutzen die lokalisierte Natur der Elektronenspeicherung in einer Siliziumnitridschicht vorteilhaft aus und entwickeln Speicherschaltungen, die zwei Gebiete mit gespeicherten Ladungen innerhalb einer ONO-Schicht ausnutzen. Diese Art eines nichtflüchtigen Speicherbauelements ist als eine Zwei-Bit-EEPROM bekannt. Das Zwei-Bit-EEPROM ist in der Lage, zweimal soviel Information wie ein konventionelles EEPROM in einem Speicherarray mit gleicher Größe zu speichern. Ein linkes und ein rechtes Bit werden in physikalisch unterschiedlichen Bereichen der Siliziumnitridschicht in der Nähe des linken und des rechten Gebiets jeder Speicherzelle gespeichert. Es werden dann Programmierverfahren eingesetzt, die es ermöglichen, zwei Bits gleichzeitig zu programmieren und auszulesen. Die zwei Bits der Speicherzelle können individuell gelöscht werden, indem geeignete Löschspannungen an das Gate und das Source- oder Draingebiet angelegt werden.
- Obwohl die jüngsten Fortschritte in der EEPROM-Technologie Speicherentwickler in die Lage versetzt haben, die Speicherkapazität von EEPROM-Arrays unter Anwendung einer Zwei-Bit-Datenspeicherung zu verdoppeln, gibt es dennoch zahlreiche Herausforderungen bei der Herstellung von Materialschichten innerhalb dieser Bauelemente. Insbesondere muss die ONO-Schicht sorgfältig hergestellt werden, um das Erzeugen von Grenzflächenzuständen zu vermeiden, die Ladungsleckstromwege innerhalb der ONO-Schicht erzeugen könnten. Daher sind Fortschritte in der ONO-Herstellungstechnologie erforderlich, um eine korrekte Ladungstrennung in den ONO-Strukturen, die in Zwei-Bit-EEPROM-Bauelementen verwendet werden, sicherzustellen.
- Überblick über die Erfindung
- Die vorliegende Erfindung betrifft einen Prozess zur Herstellung einer schwebenden ONO-Gateelektrode bzw. einer ONO-Gatelektrode mit sich frei einstellendem Potenzial in einem Zwei-Bit-EEPROM-Bauelement, wie dies in Anspruch 1 definiert ist. Die Herstellung einer zwei-bit-EEPROM-Einrichtung zur Anwendung einer schwebenden ONO-Gateelektrode erfordert die Herstellung einer qualitativ hochwertigen ONO-Struktur.
- Dies liegt daran, dass eine korrekte Funktion des Zwei-Bit-EEPROM-Bauelements eine örtlich begrenzte Ladungsspeicherung innerhalb der ONO-Struktur erfordert. Insbesondere die obere Oxidschicht muss eine ausreichende Dichte aufweisen, um das Ausbilden von Landungsträgereinfangzentren zu minimieren. Die Ausbildung von Landungsträgereinfangzentren in der oberen Oxidschicht kann zu einem unerwünschten Leckstrom für Ladungen in der oberen Oxidschicht und an der Grenzfläche zwischen der oberen Oxidschicht und der darunter liegenden Siliziumnitridschicht führen. In einer geeignet ausgebildeten ONO-Struktur werden alle elektrischen Ladungen in der Siliziumnitridschicht gespeichert. Durch Herstellen einer oberen Oxidschicht mit hoher Qualität bleibt die in der ONO-Struktur gespeicherte Ladung innerhalb vorbestimmter Gebiete in der Siliziumnitridschicht lokalisiert.
- Ein Prozess zur Herstellung einer schwebenden ONO-Gateelektrode umfasst das Bereitstellen eines Halbleitersubstrats und das thermische Aufwachsen einer ersten Siliziumoxidschicht auf dem Halbleitersubstrat. Anschließend wird eine Siliziumnitridschicht über der ersten Siliziumoxidschicht hergestellt. Eine zweite Schicht aus Siliziumoxid wird dann so gebildet, dass diese über der Siliziumnitridschicht liegt, wobei ein Hochtemperatur-Oxid (HTO)-Abscheideprozess angewendet wird. Der Oxidabscheideprozess mit hoher Temperatur wird bei einer Temperatur von ungefähr 700 bis ungefähr 800°C ausgeführt.
- Kurze Beschreibung der Zeichnungen
-
1 zeigt im Querschnitt einen Teil eines Halbleitersubstrats, in welchem ein Transistor mit schwebendem Gate enthalten ist, in dem eine ONO-Struktur, die in erfindungsgemäßer Weise hergestellt ist, enthalten ist; und -
2 –4 zeigen im Querschnitt Prozessschritte zur Herstellung einer ONO-Struktur gemäß der vorliegenden Erfindung. - Es sollte beachtet werden, dass zur einfacheren und klareren Darstellung Elemente, die in den Figuren gezeigt sind, nicht notwendigerweise maßstabsgetreu gezeigt sind. Beispielsweise sind die Abmessungen von einigen der Elemente im Verhältnis zueinander für eine deutlichere Darstellung übertrieben dargestellt. Ferner wurden dort, wo dies angebracht ist, Bezugszeichen in den Figuren wiederholt, um entsprechende Elemente zu benennen.
- Arten zum Ausführen der Erfindung und industrielle Anwendbarkeit
- In
2 ist im Querschnitt ein Transistor mit schwebenden Gate10 gezeigt, der zur Verwendung in einem Zwei-Bit-EEPROM-Bauelement geeignet ist. Der Transistor mit schwebenden Gate10 umfasst Source/Drain-Gebiete12 und14 , die in einem Halbleitersubstrat16 angeordnet und durch ein Kanalgebiet18 getrennt sind. Ein erstes und ein zweites Bit-Leitungs-Oxidgebiet20 und22 liegen über dem Source/Draingebieten12 beziehungsweise14 . Eine Steuergateelektrode24 liegt über dem Kanalgebiet18 und ist davon durch eine ONO-Struktur26 getrennt. Die Steuergateelektrode24 und die ONO-Struktur26 bilden eine gestapelte Gatestruktur. - Die ONO-Struktur
26 umfasst eine erste Siliziumoxidschicht28 , die über dem Kanalgebiet18 liegt. Eine Siliziumnitridschicht30 ist über der ersten Siliziumoxidschicht28 angeordnet. Eine zweite Siliziumoxidschicht (oder obere Oxidschicht)32 ist über der Siliziumnitridschicht30 angeordnet. - Während des Betriebs des Transistors mit schwebenden Gate
10 werden Spannungen an die Steuergateelektrode24 und die Source/Drain-Gebiete12 und14 angelegt, die bewirken, dass elektrische Ladung aus den Source/Drain-Gebieten12 und14 durch das Kanalgebiet18 wandert. Wenn die Ladungen ein ausreichend starkes vertikales Feld antreffen, wird die Ladung aus dem Kanalgebiet18 in die Siliziumnitridschicht30 injiziert oder tunnelt dort hinein. Beispielsweise wird abhängig von den speziellen Spannungspegeln, die an die Steuergateelektrode24 und die Source/Drain-Gebiete12 und14 angelegt werden, elektrische Ladung34 in die Siliziumnitridschicht30 übertragen und ist dort lokal in Gebieten in der Nähe des Source/Drain-Gebiets12 oder des Source/Drain-Gebiets14 angeordnet. - Der Fachmann erkennt, dass die korrekte Funktion einer Zwei-Bit-EEPROM-Einrichtung notwendigerweise erfordert, dass elektrische Ladungen
34 in den Gebieten der Siliziumnitridschicht30 isoliert bleiben, in denen die Ladungen anfänglich eingeführt wurden. Die geeignete Beibehaltung der elektrischen Ladung34 in den lokalisierten Gebieten der Siliziumnitridschicht30 ist für die korrekte Funktion einer Zwei-Bit-EEPROM-Einrichtung wesentlich. Insbesondere muss die Qualität der ONO-Struktur26 so sein, dass Leckstromwege für die Ladung an der Grenzfläche zwischen der ersten und der zweiten Siliziumoxidschicht28 und32 und der Siliziumnitridschicht minimal sind. Des weiteren muss die zweite Siliziumoxidschicht32 ausreichend dicht sein, so dass Ladungsträgereinfangstellen innerhalb des Siliziumoxidmaterials minimiert werden. - Erfindungsgemäß wird die Ladungsträgerleckage innerhalb der ONO-Struktur
26 minimiert, indem eine obere Oxidschicht mit hoher Qualität hergestellt wird. Der reduzierte Leckstrom für Ladungsträger und das verbesserte Verhalten des Transistors mit schwebenden Gate, das durch die vorliegende Erfindung erreicht wird, kann besser auf der Grundlage der folgenden Beschreibung eines ONO-Herstellungsprozesses verstanden werden, der gemäß der vorliegenden Erfindung ausgeführt wird. - Gemäß
2 wird die erste Siliziumdioxidschicht28 so gebildet, dass sie über der Oberfläche des Halbleitersubstrats16 angeordnet ist. Vorzugsweise ist das Halbleitersubstrat16 ein einkristallines Siliziumsubstrat. Das Halbeitersubstrat16 besitzt eine obere Fläche36 , die zuvor zur Entfernung von Verunreinigungen und natürlichen Oxiden bearbeitet wurde. Vorzugsweise wird die erste Siliziumoxidschicht28 durch thermisches Oxidieren der Oberfläche36 bei einer erhöhten Temperatur in Anwesenheit eines trocknen molekularen Sauerstoffes gebildet. Vorzugsweise wird der Oxidationsprozess bei einer Temperatur von ungefähr 900 bis ungefähr 1100°C ausgeführt. Der Oxidationsprozess bildet eine Siliziumoxidschicht vorzugsweise mit einer Dicke von ungefähr 5 bis ungefähr 15 Nanometern und noch besser mit einer Dicke von ungefähr 10 Nanometern. Der Oxidationsprozess kann in einem thermischen Oxidationsofen mit Stapelverarbeitung oder alternativ in einer Oxidationsvorrichtung mit Einzelscheibenbearbeitung ausgeführt werden. - Nach der Herstellung der ersten Siliziumoxidschicht
28 wird die Siliziumnitridschicht30 so gebildet, dass sie über der ersten Siliziumoxidschicht28 angeordnet ist, wie in3 gezeigt ist. Vorzugsweise wird die Siliziumnitridschicht30 mittels eines schnellen thermischen chemischen Dampfabscheide-(RTCVD) Prozesses gebildet. Der RTCVD-Prozess wird bei einer Temperatur von ungefähr 700 bis ungefähr 800°C ausgeführt. Das Siliziumnitridmaterial wird durch eine Reaktion von Ammoniak (NH3) mit Dichlorsilan (SiCl2H2) oder Silan (SiH4) gebildet. Die Prozesse werden für eine Zeitdauer und mit Glasdurchflussraten ausgeführt, die ausreichend sind, um eine Siliziumnitridschicht vorzugsweise mit einer Dicke von ungefähr 5 bis ungefähr 15 Nanometern und noch besser mit ungefähr 100 Angström zu bilden. In einer Ausführungsform der Erfindung wir Ammoniak in die RTCVD-Anlage bei einer Durchflussrate von ungefähr 1 Standardliter pro Minute (slpm) eingeführt und es werden entweder Dichlorsilan oder Silan bei einer Durchflussrate von ungefähr 30 bis ungefähr 50 Standardkubikzentimeter pro Minute (sccm) eingeführt. Der RTCVD-Prozess wird in drei Schritten ausgeführt, zu denen ein anfänglicher Temperaturerhöhungsschritt, ein Abscheideschritt und ein Abkühlschritt gehören. Vorzugsweise beträgt die gesamte Aufenthaltszeit des Substrats16 in der RTCVD-Anlage ungefähr 3 Minuten. Vorzugsweise ist der Siliziumnitridabscheideschritt in ungefähr 2 Minuten abgeschlossen. - Nach dem Herstellen der Siliziumnitridschicht
30 wird die zweite Siliziumoxidschicht32 so gebildet, dass sie über der Siliziumnitridschicht30 liegt, wie in4 gezeigt ist. Erfindungsgemäß wird die zweite Siliziumoxidschicht32 durch einen RTCVD- oder einen LPCVD-Prozess hergestellt. Die zweite Siliziumoxidschicht32 wird in einer RTCVD-Anlage unter Anwendung von Stickoxid (N2O) und Dichlorsilan gebildet. Die RTCVD-Prozesse werden vorzugsweise bei einer Temperatur von ungefähr 700 bis ungefähr 800°C und mit einer Gesamtprozesszeit von ungefähr 3 Minuten ausgeführt. Ähnlich zu dem RTCVD-Prozess, der zum Abscheiden der Siliziumnitridschicht30 angewendet wird, wird eine Abscheidesequenz aus drei Schritten eingesetzt, zu der ein Hochlaufschritt, ein Abscheideschritt und ein Abkühlschritt gehören. Die gesamte Prozesszeit in der RTCVD-Anlage beträgt ungefähr 3 Minuten. Vorzugsweise werden während des Abscheideschritts ungefähr 1 bis ungefähr 3 slpm und noch besser ungefähr 2 slpm aus Stickoxid verwendet. Des weitern werden ungefähr 25 bis ungefähr 75 sccm und noch bevorzugter ungefähr 50 sccm an Dichlorsilan verwendet. Der RTCVD-Prozess bildet eine Silziumoxidschicht mit einer bevorzugten Dicke von ungefähr 5 bis ungefähr 15 Nanometern und noch besser von ungefähr 10 Nanometern. In dem LPCVD-Prozess wird das zweite Oxid auf dem Nitrid in einem Ofen für Stapelverarbeitung bei Temperaturen von 700 bis 800°C abgeschieden. - Der vorhergehende RTCVD-Prozess für die Herstellung sowohl der Siliziumnitridschicht als auch der oberen Oxidschicht ergibt vorteilhafterweise einen in-situ-Prozess für die aufeinander folgende Ausbildung individueller Schichten innerhalb der ONO-Struktur. Insbesondere minimiert die Herstellung der Siliziumnitridschicht
30 und der zweiten Siliziumoxidschicht32 in einer aufeinander folgenden Weise in einer in-situ-Abscheidesequenz die Kontamination an der Siliziumnitrid/Siliziumoxid-Grenzefläche. Ferner kann eine ungesteuerte natürliche Oxidation reduziert werden, um damit das Abscheiden einer einzelnen sehr dichten Siliziumoxidschicht über der Siliziumnitridschicht30 zu gewährleisten. - Ein wichtiger Aspekt der Erfindung betrifft die aufeinander folgende Herstellung der Siliziumnitridschicht
30 und der zweiten Siliziumoxidschicht32 , ohne dass die Siliziumnitridschicht30 der Umgebungsatmosphäre ausgesetzt wird. Auf das Abscheiden der Siliziumnitridschicht30 auf der ersten Siliziumoxidschicht28 folgt das Überführen des Substrats16 in eine Oxidabscheidekammer unter Vakuumbedingungen, ohne dass das Substrat der Umgebungsatmosphäre ausgesetzt wird. Alternativ kann eine inerte Gasatmosphäre mit Überdruck während des Scheibentransfers erzeugt werden. Die in-situ-Nitrid- und Oxidabscheidung kann in einem LPCVD-System mit Stapelverarbeitung, das heißt, Mehrscheibenverarbeitung, ausgeführt werden. - Der Fachmann erkennt, dass diverse Mittel vorhanden sind, um sicher zu stellen, dass die Siliziumnitridschicht
30 nicht der Umgebungsatmosphäre ausgesetzt wird, bevor die zweite Siliziumoxidschicht32 abgeschieden ist. Beispielsweise kann eine Cluster/Mehrkammer-Anlage eingesetzt werden, in der das Halbleitersubstrat16 von einer Nitridabscheidekammer zu einer Oxidabscheidekammer in einer kontinuierlichen Vakuumumgebung oder in einer inerten Gasatmosphäre mit Überdruck transportiert wird. Alternativ können der Nitridabscheideprozess und der Oxidabscheideprozess nacheinander in einer einzelnen Abscheidekammer ausgeführt werden, die ausgebildet ist, diverse Prozessgase aufzunehmen. Folglich sind alle derartige Variationen und Modifizierungen in der vorliegenden Erfindung mit ein geschlossen. - Nach der Herstellung der ONO-Struktur
26 wird die in1 gezeigte Stapelgatestruktur fertig gestellt, indem eine Schicht aus einem gatebildenden Material über der zweiten Siliziumoxidschicht32 abgeschieden wird. Es werden dann eine lithographische Strukturierung und ein Ätzprozess ausgeführt, um die Steuergatelektrode34 und die schwebende ONO-Gateelektrode zu definieren. Der Fachmann erkennt, dass diverse gatebildende Materialien eingesetzt werden können, um die Steuergateelektrode24 herzustellen. Beispielsweise kann die Steuergateelektrode24 aus polykristallinen Silizium, amorphen Silizium, einem hoch schmelzenden Metallsilizid und dergleichen hergestellt werden. - Somit ist erfindungsgemäß ein Prozess zur Herstellung einer schwebenden ONO-Gateelektrode in einer Zwei-Bit-EEPROM-Einrichtung beschrieben, die damit vollständig die zuvor dargestellten Vorteile aufweist. Obwohl die Erfindung mit Bezug zu speziellen anschaulichen Ausführungsformen beschrieben und dargestellt ist, ist nicht beabsichtigt, dass die Erfindung auf die anschaulichen Ausführungsformen beschränkt ist. Der Fachmann erkennt, dass diverse Variationen und Modifizierungen durchgeführt werden können, ohne von dem Schutzbereich der Erfindung, wie sie in den angefügten Patentansprüchen definiert ist, abzuweichen. Beispielsweise können die Dicke der einzelnen Schichten, die die ONO-Struktur bilden, im Vergleich zu den hierin beschriebenen Werten variiert werden. Es ist daher beabsichtigt, dass die Erfindung alle derartigen Variationen und Modifizierungen mit einschließt, die innerhalb des Schutzbereichs der angefügten Patentansprüche liegen.
Claims (6)
- Prozess zur Herstellung einer schwebenden ONO-Gateelektrode in einer EEPROM-Einrichtung mit: Bereitstellen eines einkristallinen Siliziumhalbleitersubstrats (
16 ); thermisches Oxidieren des Siliziumsubstrats (16 ), um eine erste Siliziumdioxidschicht (28 ) auf dem Substrat (16 ) zu bilden; Bilden einer Siliziumnitridschicht (30 ) auf der ersten Siliziumdioxidschicht (28 ); und Abscheiden einer zweiten Schicht aus Siliziumdioxid (32 ) auf der Siliziumnitridschicht (30 ) unter Anwendung eines Hochtemperaturoxidabscheideprozesses, der bei einer Temperatur von 700 Grad C bis 800 Grad C ausgeführt wird, wobei die EEPROM-Einrichtung eine 2-Bit-EEPROM-Einrichtung ist, die bei Verwendung zum Bewahren zumindest zweier Ladungstrennungsgebiete in der Siliziumnitridschicht (30 ) ausgebildet ist, und wobei die Siliziumnitridschicht (30 ) durch eine schnelle thermische chemische Dampfabscheidung gebildet wird unter Anwendung von Ammoniak und einem zweiten Gas, das ausgewählt ist aus Silan und Dichlorsilan; dadurch gekennzeichnet, dass die Siliziumnitridschicht (30 ) durch eine schnelle thermische chemische Dampfabscheidung gebildet wird unter Anwendung von ungefähr 1 Standard-Liter pro Minute (slpm) Ammoniak und 30 bis 50 Standardkubikzentimeter pro Minute (sccm) des zweiten Gases, das ausgewählt ist aus Silan und Dichlorsilan. - Prozess nach Anspruch 1, wobei das Abscheiden der zweiten Schicht aus Siliziumdioxid (
32 ) eine chemische Dampfabscheidung bei geringem Druck unter Verwendung von Stickoxid und dem zweiten Gas umfasst. - Prozess nach Anspruch 2, wobei das Abscheiden der zweiten Schicht aus Siliziumdioxid (
32 ) eine chemische Dampfabscheidung bei geringem Druck unter Verwendung von 0,5 bis 2 slpm Stickoxid und 10 bis 50 sccm des zweiten Gases umfasst. - Prozess nach Anspruch 1, wobei Abscheiden der zweiten Schicht aus Siliziumdioxid (
32 ) eine schnelle thermische chemische Dampfabscheidung unter Anwendung von Stickoxid und Dichlorsilan umfasst. - Prozess nach Anspruch 4, wobei Abscheiden der zweiten Schicht aus Siliziumdioxid (
32 ) eine schnelle thermische chemische Dampfabscheidung unter Anwendung von 1 bis 3 slpm Stickoxid und 25 bis 75 sccm Dichlorsilan umfasst, um die zweite Siliziumdioxidschicht (32 ) mit einer Dicke von 5 bis 15 nm zu bilden. - Prozess nach einem der Ansprüche 1 bis 5, wobei die mindestens zwei Ladungstrennungsgebiete bei Betrieb in der Siliziumnitridschicht (
30 ) bewahrt werden, indem die Siliziumnitridschicht (30 ) und die zweite Schicht aus Siliziumdioxid (32 ) sequenziell bei Abwesenheit einer Einwirkung der Umgebungsatmosphäre hergestellt werden.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/426,672 US6265268B1 (en) | 1999-10-25 | 1999-10-25 | High temperature oxide deposition process for fabricating an ONO floating-gate electrode in a two bit EEPROM device |
US426672 | 1999-10-25 | ||
PCT/US2000/028696 WO2001031695A1 (en) | 1999-10-25 | 2000-10-16 | High temperature oxide deposition for eeprom devices |
Publications (2)
Publication Number | Publication Date |
---|---|
DE60031155D1 DE60031155D1 (de) | 2006-11-16 |
DE60031155T2 true DE60031155T2 (de) | 2007-07-05 |
Family
ID=23691746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE60031155T Expired - Lifetime DE60031155T2 (de) | 1999-10-25 | 2000-10-16 | Ono-abscheidung für 2-bit eeprom-bauelemente |
Country Status (9)
Country | Link |
---|---|
US (1) | US6265268B1 (de) |
EP (1) | EP1234324B1 (de) |
JP (1) | JP4907815B2 (de) |
KR (1) | KR100784472B1 (de) |
CN (1) | CN100447953C (de) |
AT (1) | ATE341832T1 (de) |
DE (1) | DE60031155T2 (de) |
TW (1) | TW523815B (de) |
WO (1) | WO2001031695A1 (de) |
Families Citing this family (55)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
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- 1999-10-25 US US09/426,672 patent/US6265268B1/en not_active Expired - Lifetime
-
2000
- 2000-10-16 AT AT00970962T patent/ATE341832T1/de not_active IP Right Cessation
- 2000-10-16 JP JP2001534193A patent/JP4907815B2/ja not_active Expired - Fee Related
- 2000-10-16 KR KR1020027005319A patent/KR100784472B1/ko not_active IP Right Cessation
- 2000-10-16 EP EP00970962A patent/EP1234324B1/de not_active Expired - Lifetime
- 2000-10-16 DE DE60031155T patent/DE60031155T2/de not_active Expired - Lifetime
- 2000-10-16 WO PCT/US2000/028696 patent/WO2001031695A1/en active IP Right Grant
- 2000-10-16 CN CNB00814074XA patent/CN100447953C/zh not_active Expired - Lifetime
- 2000-10-18 TW TW089121772A patent/TW523815B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP4907815B2 (ja) | 2012-04-04 |
TW523815B (en) | 2003-03-11 |
WO2001031695A1 (en) | 2001-05-03 |
KR20020080330A (ko) | 2002-10-23 |
EP1234324B1 (de) | 2006-10-04 |
DE60031155D1 (de) | 2006-11-16 |
EP1234324A1 (de) | 2002-08-28 |
JP2003513445A (ja) | 2003-04-08 |
KR100784472B1 (ko) | 2007-12-11 |
CN1378703A (zh) | 2002-11-06 |
ATE341832T1 (de) | 2006-10-15 |
CN100447953C (zh) | 2008-12-31 |
US6265268B1 (en) | 2001-07-24 |
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