DE102005001291A1 - Charge-trapping-Speicherbauelement und Herstellungsverfahren - Google Patents

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Abstract

Charge-trapping-Gebiete (5) sind unter unteren Rändern der Gate-Elektrode (2) voneinander getrennt angeordnet. Source-/Drain-Gebiete (6) sind auf selbstjustierte Weise bezüglich der Charge-trapping-Gebiete mit Hilfe eines Dotierungsprozesses mit niedriger Energie ausgebildet, um flache Junctions zu erhalten, die sich seitlich nur einen geringen Abstand unter die Charge-trapping-Gebiete erstrecken. Die Selbstjustierung stellt eine große Anzahl von Programmier-Lösch-Zyklen mit hoher Effektivität und guter Datenspeicherung sicher, weil die Stellen der Injektionen von Ladungsträgern mit entgegengesetzten Vorzeichen eng und präzise definiert sind.

Description

  • Die vorliegende Erfindung betrifft Charge-trapping-Speicherbauelemente, die Speicherzellen umfassen, die für die Speicherung von zwei Informationsbits vorgesehen sind, und ein entsprechendes Herstellungsverfahren.
  • Nichtflüchtige Speicherzellen, die elektrisch programmiert und gelöscht werden können, können als Charge-trapping-Speicherzellen realisiert werden, die eine Speicherschichtfolge aus dielektrischen Materialien umfassen mit einer Speicherschicht zwischen Begrenzungsschichten aus dielektrischem Material, das eine größere Energiebandlücke als die Speicherschicht aufweist. Die Speicherschichtfolge ist zwischen einem Kanalgebiet innerhalb eines Halbleiterkörpers und einer Gate-Elektrode angeordnet, die dafür vorgesehen ist, den Kanal mit Hilfe einer angelegten elektrischen Spannung zu steuern. Beispiele für Charge-trapping-Speicherzellen sind SONOS-Speicherzellen, bei denen jede Begrenzungsschicht ein Oxid und die Speicherschicht ein Nitrid des Halbleitermaterials, üblicherweise Silizium, ist ( US 5,768,192 , US 6,011,725 ).
  • Ladungsträger werden durch das Kanalgebiet von Source nach Drain beschleunigt und gewinnen genug Energie, dass sie die untere Begrenzungsschicht durchdringen und in der Speicherschicht gefangen werden können. Die gefangenen Ladungsträger ändern die Schwellwertspannung der Zellen-Transistorstruktur. Verschiedene Programmierungszustände können durch Anlegen der entsprechenden Lesespannungen gelesen werden.
  • Eine Veröffentlichung von B. Eitan et al., „NROM: a Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" in IEEE Electron Device Letters, Band 21, Seiten 543 bis 545 (2000), beschreibt eine Charge-trapping-Speicherzelle mit einer Speicherschichtfolge aus Oxid, Nitrid und Oxid, die speziell dafür vorgesehen ist, mit einer Lesespannung betrieben zu werden, die der Programmier spannung entgegengesetzt ist (entgegengesetztes Lesen-reverse read). Die Oxid-Nitrid-Oxid-Schichtfolge ist speziell dafür ausgelegt, den Bereich, in dem direktes Tunneln überwiegt, zu vermeiden und den Erhalt der gefangenen Ladungsträger in der vertikalen Richtung zu garantieren. Die Oxidschichten sind so spezifiziert, dass sie eine Dicke von über 5 nm aufweisen.
  • Die Speicherschicht kann mit einem anderen elektrischen Material ersetzt werden, vorausgesetzt, die Energiebandlücke ist kleiner als die Energiebandlücke der Begrenzungsschichten. Die Differenz bei den Energiebandlücken sollte so groß wie möglich sein, um eine gute Ladungsträgerbegrenzung und somit eine gute Datenspeicherung sicherzustellen. Wenn Siliziumdioxid als Begrenzungsschichten verwendet wird, dann kann die Speicherschicht aus Tantaloxid, Cadmiumsilikat, Titanoxid, Zirconiumoxid oder Aluminiumoxid bestehen. Als das Material der Speicherschicht kann auch eigenleitendes (nicht dotiertes) Silizium verwendet werden.
  • Die Speicherschichtfolge einer Charge-trapping-Speicherzelle besteht aus dielektrischen Materialien. Es ist deshalb möglich, die Speicherschicht in getrennte Bereiche zu unterteilen, die an den Source-/Draingebieten des Speicherzellentransistors liegen (beispielsweise US 6,335,554 B1 ). Auf diese Weise können zwei Informationsbits durch Anlegen von Programmierströmen in zwei entgegengesetzten Richtungen gespeichert werden. Die Funktion des Source-Gebiets und des Drain-Gebiets wird vertauscht, so dass CHEs (channel hot electrons) alternativ in einen der beiden getrennten Speicherschichtbereiche injiziert werden. Der Programmierzustand der Speicherzelle kann für die beiden Charge-trapping-Gebiete separat gelesen werden. Somit können zwei Informationsbits getrennt in jeder Transistorspeicherzelle gespeichert werden. Die gespeicherten Informationen werden mehr als zehn Jahre lang erhalten, wenn die Speicherschicht und die Begrenzungsschichten entsprechend hergestellt werden.
  • Die Anzahl an Ladungsträgern, die im Verlauf des Programmierprozesses gefangen werden, ist nicht streng festgelegt. Deshalb kann die Schwellwertspannung des Zellentransistors bestimmte Schwankungen zeigen, so dass der tatsächlich gemessene Wert vom Mittelwert abweicht. Die Verteilungen der Schwellwertspannungen der programmierten „0" und der programmierten „1" sollten so schmal wie möglich sein und sollten insbesondere nicht zu stark überlappen. Idealerweise wird eine vollständige Trennung der Bereiche der Werte der Schwellwertspannungen für die zwei verschiedenen programmierten Zustände realisiert, so dass sie überhaupt nicht überlappen. Um dies zu erreichen, ist die relative Position der Charge-trapping-Gebiete und der benachbarten Junction des entsprechenden Source-/Drain-Gebiets kritisch.
    •
  • Aufgabe der vorliegenden Erfindung ist es, ein Charge-trapping-Speicherbauelement für eine Zwei-Bit-Speicherung anzugeben, das sich für eine große Anzahl von Programmier-Lösch-Zyklen eignet. Außerdem sollen eine räumlich stabile Ladungsträgerverteilung im programmierten Zustand und eine verbesserte Kompensation von gefangenen Ladungen in einer Löschoperation erreicht werden. Ein zugehöriges Herstellungsverfahren für dieses Charge-trapping-Speicherbauelement soll angegeben werden.
  • Das Charge-trapping-Speicherbauelement gemäß der vorliegenden Erfindung umfasst zwei getrennte Charge-trapping-Gebiete, die von Teilen einer Speicherschicht gebildet werden, die aus einem Material besteht, das sich für Charge-trapping eignet, insbesondere einem der oben aufgeführten Materialien. Die Charge-trapping-Gebiete werden bevorzugt aus Siliziumnitrid oder Aluminiumoxid gebildet, das mit ausreichenden ladungsfangenden Stellen versehen worden ist. Die Source-/Drain-Gebiete werden mit flachen Junctions auf selbstjustierte Weise gebildet, so dass sich die seitlichen, im Wesentlichen vertikalen Abschnitte der Junctions in der unmittelbaren Nachbarschaft der Charge-trapping-Gebiete befinden.
  • Das Herstellungsverfahren umfasst die Schritte des Ausbildens von getrennten Charge-trapping-Gebieten eines für Ladungseinfang geeigneten dielektrischen Materials neben den unteren gegenüberliegenden Rändern der Gate-Elektrode. Zwischen den Charge-trapping-Gebieten wird ein Gate-Dieletrikum, bevorzugt Siliziumoxid, angeordnet. Die Charge-trapping-Gebiete werden bevorzugt mit Hilfe von ALD (Atomschichtabscheidung) ausgebildet. Im Fall der Verwendung von Al2O3 als ladungsfangendes Dielektrikum werden abwechselnd Trimethylaluminium (TMA) und Wasser zugeführt.
  • Begrenzungsschichten aus dielektrischem Material können um die Charge-trapping-Gebiete herum angeordnet werden, um den Erhalt gespeicherter Ladungsträger innerhalb dieser Gebiete zu verbessern. Auf diese Weise kann insbesondere eine standardmäßige Oxid-Nitrid-Oxid-Speicherschichtfolge vorgesehen werden.
  • Es erfolgt ein Dotierprozess, bei dem die Source-/Drain-Gebiete auf eine bezüglich der Charge-trapping-Gebiete selbstjustierte Weise ausgebildet werden. Dazu wird die Dotierung mit einem der folgenden Prozesse durchgeführt: Gasphasendotierung, Abscheidung von dotiertem Material und nachfolgendem Eintreiben der dotierenden Atome oder Plasmadotierung mit ultraniedriger Energie. Im Gegensatz zu standardmäßigen Implantierungsverfahren eignen sich diese Dotierungsverfahren zur Ausbildung eines Dotierungsprofils mit geringer Tiefe, so dass die Source-/Drain-Junctions nur geringfügig unter der Hauptfläche des die Gate-Elektrode tragenden Substrats liegen. Diese flache Dotierung ermöglicht eine selbstjustierte Ausbildung der Source-/Drain-Gebiete, weil der Dotierstoff nicht in größerem Ausmaß in das Kanalgebiet diffundiert, was bei sonst üblichen tiefen Implantierungen unvermeidlich ist.
  • Bevorzugte Ausführungsformen des Speicherbauelementes besitzen eine Tiefe der Junctions, die höchstens gleich der Abmessung der Charge-trapping-Gebiete ist, gemessen in einer Längsrichtung entlang des die Source-/Drain-Gebiete verbindenden Kanals. Die Charge-trapping-Gebiete können jeweils eine Abmessung in Längsrichtung von höchstens 20 nm aufweisen. Die Tiefe der Junctions kann insbesondere höchstens das Doppelte der Dicke des Gate-Dielektrikums betragen. Auf diese Weise erhält man eine gute Lokalisierung der gefangenen Ladungen und eine entsprechende Fokussierung der entgegengesetzt geladenen Träger bei dem Löschprozess.
    •
  • Es folgt eine genauere Beschreibung von Beispielen anhand der beigefügten Figuren.
  • 1 zeigt einen Querschnitt durch ein Zwischenprodukt des Herstellungsverfahrens nach dem Aufbringen der Gate-Elektrode und des Gate-Dielektrikums.
  • 2 zeigt den Querschnitt gemäß 1 nach der Ausbildung von seitlichen Vertiefungen zwischen der Gate-Elektrode und dem Substrat.
  • 3 zeigt den Querschnitt gemäß 2 nach dem Aufbringen einer Speicherschicht.
  • 4 zeigt den Querschnitt gemäß 3 nach der Einschränkung der Speicherschicht auf Charge-trapping-Gebiete und die Ausbildung von Source-/Drain-Gebieten.
  • 5 zeigt den Querschnitt gemäß 4 nach dem Aufbringen von seitlichen Spacern.
  • Bevorzugte Ausführungsformen und Beispiele des Charge-trapping-Speicherbauelements gemäß der vorliegenden Erfindung werden nun anhand von Herstellungsschritten einer besonders geeigneten Prozessfolge beschrieben. 1 zeigt ein erstes Zwischenprodukt im Querschnitt, das einen Halbleiterkörper oder Halbleitersubstrat 1, bevorzugt aus Silizium, mit einer Hauptfläche zeigt. Über dieser Fläche ist eine Gate-Elektrode 2, beispielsweise aus Polysilizium, angeordnet, die abgerundete untere Ränder aufweisen kann, so dass der Raum zwischen der Gate-Elektrode und dem Substrat eine sich verjüngende Form aufweist, die sich zu den Flanken der Gate-Elektrode öffnet. Ein Gate-Dielektrikum 3, bevorzugt Siliziumoxid, wird zwischen der Gate-Elektrode 2 und dem Substrat 1 angeordnet und dann entfernt, um Ausnehmungen unter den gegenüberliegenden seitlichen Rändern der Gate-Elektrode 2 zu bilden.
  • 2 zeigt das Ergebnis dieses Prozessschritts in dem Querschnitt gemäß 1. Das Material des Gate-Dielektrikums 3 ist auf einen in 2 gezeigten verbleibenden Teil beschränkt, und vorzugsweise wird alles Material des Gate-Dielektrikums von den Seitenwänden und der oberen Oberfläche der Gate-Elektrode 2 entfernt. Dann kann eine als Begrenzungsschicht vorgesehene Zwischengrenzschicht, beispielsweise SiO2 oder Si3N4, aufgebracht werden, um den Erhalt der Ladung zu verbessern, die in den vorgesehenen Charge-trapping-Gebieten gespeichert wird. Dies ist bevorzugt, aber wahlweise, und in den Figuren nicht gezeigt.
  • 3 zeigt den Querschnitt nach 2 nach dem Aufbringen einer Speicherschicht 4 aus dielektrischem Material, das sich für das Einfangen von Ladungsträgern im Verlauf eines Programmierungsprozesses eignet. Bei diesem Material kann es sich um jedes Material handeln, das als ein Charge-trapping-Material verwendet wird, insbesondere Si3N4 oder Al2O3. Es wird vorzugsweise mit Hilfe von ALD (Atomschichtabscheidung) oder CVD (chemische Dampfabscheidung) abgeschieden. Al2O3 weist eine ausreichende Fangstellendichte auf, wenn die Abscheidung entsprechend durchgeführt wird. Die Anwendung von ALD verwendet Sauerstoffvorläufer, die abwechselnd mit einer Quelle von Aluminiumatomen zugeführt werden. Bevorzugt werden Trimethylaluminium (TMA) und Ozon oder Wasser zugeführt. Es hat sich herausgestellt, dass die Anwendung von Wasser als Sauerstoffvorläufer besonders gute Charge-trapping-Gebiete aus Al2O3 liefert. Es können Fangdichten weit über 1019 cm–3 erzielt werden, wenn Wasser als Sauerstoffvorläufer verwendet wird.
  • 4 zeigt den Querschnitt gemäß 3 nach der Einschränkung der Speicherschicht 4 auf zwei separate Charge-trapping-Gebiete 5, die unter den gegenüberliegenden unteren Rändern der Gate-Elektrode 2 liegen. Es wurde bereits erwähnt, dass das Material der Charge-trapping-Gebiete 5 vorzugsweise von einer Begrenzungsschicht umgeben sein kann, insbesondere Siliziumoxid, das vor der Abscheidung der Speicherschicht 4 abgeschieden wird. Die Abmessung der Charge-trapping-Gebiete 5 in Richtung des Kanals, d.h. von links nach rechts in der Zeichenebene der 4, beträgt vorzugsweise höchstens 20 nm.
  • Die nachfolgende Ausbildung der Source-/Drain-Gebiete 6 wird durch ein Einbringen von dotierenden Atomen im Wesentlichen in Richtung der Pfeile in 4 durchgeführt, so dass man eine flache untere Junction der Source-/Drain-Gebiete erhält. Dies führt zu Source-/Drain-Gebieten 6, die sich seitlich nur geringfügig unter die Charge-trapping-Gebiete 5 erstrecken, und zwar um einen kleinen Abstand d zwischen den seitlichen Junctions 7 und den Außengrenzen der Charge-trapping-Gebiete 5, wie in 4 dargestellt. Eine n-Dotierung der Source-/Drain-Gebiete mit Hilfe von Gasphasendotierung erhält man beispielsweise durch die Verwendung von Arsin (AsH3). Statt dessen kann ein dotiertes Material wie SiO2 neben den Charge-trapping-Gebieten 5 auf dem Halbleitermaterial abgeschieden werden, so dass die dotierenden Atome durch die Anwendung von Hochtemperatur in das Halbleitermaterial eingebracht werden können. Nachdem der Dotierstoff eingetrieben worden ist, wird das dotierte Material von der Oberfläche des Substrats entfernt. Der Dotierungsprozess wird in jedem Fall so durchgeführt, dass das Material der Charge-trapping-Gebiete 5 als eine Barriere gegen die Diffusion der dotierenden Atome fungiert. Somit ist die seitliche Erstreckung der Source-/Drain-Gebiete 6 unter die Charge-trapping-Gebiete 5 trotz der schwachen Bündelung der dotierenden Atome aufgrund der geringen angelegten Energie nur gering. Die Anisotropie des Dotierungsprozesses ergibt sich aus dem Maskierungseffekt der benachbarten Charge-trapping-Gebiete 5. Dies gestattet eine selbstjustierte Ausbildung mit einer nur sehr geringfügigen Überlappung der Junctions mit dem Charge-trapping-Material selbst bei sehr kleinen Fanggebieten mit Abmessungen von unter 20 nm.
  • 5 zeigt den Querschnitt gemäß 4 nach dem Aufbringen von Seitenwandspacern 8, vorzugsweise aus Siliziumoxid, die die Seitenwände der Gate-Elektrode 2 isolieren und eine weitere Begrenzung der Charge-trapping-Gebiete 5 bilden. Die Spacer 8 dienen außerdem zum Festlegen des Abstandes zwischen Source-/Drain-Kontakten und der Gate-Elektrode 2.
    • 1
    Substrat
    2
    Gate-Elektrode
    3
    Gate-Dielektrikum
    4
    Speicherschicht
    5
    Charge-trapping-Gebiet
    6
    Source-/Drain-Gebiet
    7
    seitliche Junction
    8
    Seitenwandspacer
    d
    Abstand

Claims (9)

  1. Charge-trapping-Speicherbauelement mit einem Halbleiterkörper oder Halbleitersubstrat (1) mit einer Hauptfläche, einer Gate-Elektrode (2), die über der Hauptfläche angeordnet ist und durch ein Gate-Dielektrikum (3) von dem Halbleitermaterial elektrisch isoliert ist, Source-/Drain-Gebieten (6), die als dotierte Gebiete an der Hauptfläche ausgebildet und neben gegenüberliegenden unteren Rändern der Gate-Elektrode (2) angeordnet und durch ein dazwischenliegendes Kanalgebiet beabstandet sind, und Charge-trapping-Gebiete (5), die aus einer dielektrischen Speicherschicht ausgebildet sind und getrennt voneinander an den unteren Rändern der Gate-Elektrode (2) liegen, wobei die Charge-trapping-Gebiete (5) auf selbstjustierte Weise bezüglich der seitlichen Junctions (7) der Source-/Drain-Gebiete (6) angeordnet sind.
  2. Charge-trapping-Speicherbauelement nach Anspruch 1, bei dem die Charge-trapping-Gebiete (5) eine Abmessung in einer Längsrichtung entlang des die Source-/Drain-Gebiete (6) verbindenden Kanals von unter 20 nm aufweisen.
  3. Charge-trapping-Speicherbauelement nach Anspruch 1 oder 2, bei dem die Source-/Drain-Gebiete (6) durch eine Junction begrenzt sind, die unter der Hauptfläche in einem Abstand angeordnet ist, der höchstens gleich einer Abmessung der Charge-trapping-Gebiete (5) in einer Längsrichtung entlang des die Source-/Drain-Gebiete (6) verbindenden Kanals ist.
  4. Charge-trapping-Speicherbauelement nach Anspruch 1 oder 2, bei dem das Gate-Dielektrikum (3) in einer Richtung senkrecht zur Hauptfläche eine Dicke aufweist und die Source-/Drain-Gebiete (6) durch eine Junction begrenzt sind, die unter der Hauptfläche in einem Abstand angeordnet ist, der höchstens das Doppelte der Dicke des Gate-Dielektrikums beträgt.
  5. Herstellungsverfahren für Charge-trapping-Speicherbauelemente mit den folgenden Schritten: Bereitstellen eines Halbleiterkörpers oder Halbleitersubstrats (1) mit einer Hauptfläche, Anordnen einer Gate-Elektrode (2) über der Hauptfläche und Ausbilden eines elektrisch isolierenden Gate-Dielektrikums (3) zwischen der Gate-Elektrode und dem Halbleitermaterial, Ätzen des Gate-Dielektrikums (3), um Ausnehmungen an gegenüberliegenden unteren Rändern der Gate-Elektrode (2) auszubilden, Aufbringen einer Speicherschicht (4) aus einem für Charge-trapping geeigneten dielektrischen Material, Entfernen der Speicherschicht (4) mit Ausnahme von begrenzten Charge-trapping-Gebieten (5), die an den unteren Rändern der Gate-Elektrode (2) vorgesehen sind und durch das Gate-Dielektrikum (3) voneinander getrennt sind, und Ausbilden von dotierten Source-/Drain-Gebieten (6) durch Einbringen von Dotierstoff in das Halbleitermaterial an der Hauptfläche selbstjustiert bezüglich der Charge-trapping-Gebiete (5).
  6. Verfahren nach Anspruch 5, bei dem der Dotierstoff eingebracht wird mit Hilfe von a) Gasphasendotierung oder b) Abscheidung einer dotierten Schicht, gefolgt von einer thermischen Diffusion des Dotierstoffs, oder c) Plasmadotierung bei niedriger Energie.
  7. Verfahren nach Anspruch 5 oder 6, bei dem die Speicherschicht (4) aus Al2O3 aufgebracht wird mit Hilfe von Atomschichtabscheidung aus abwechselnd Trimethylaluminium und Wasser.
  8. Verfahren nach Anspruch 5 oder 6, bei dem Begrenzungsschichten aus dielektrischem Material vor dem Abscheiden der Speicherschicht (4) in die Ausnehmungen eingebracht werden, um den Erhalt gespeicherter Ladungsträger in den Charge-trapping-Gebieten (5) zu verbessern.
  9. Verfahren nach Anspruch 5 oder 6, bei dem die Charge-trapping-Gebiete (5) jeweils mit einer Abmessung in einer Längsrichtung entlang einer die Source-/Drain-Gebiete verbindenden Linie von höchstens 20 nm ausgebildet werden.
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