KR20020080330A - Ｅｅｐｒｏｍ 디바이스를 위한 고온 산화물 증착 - Google Patents
Ｅｅｐｒｏｍ 디바이스를 위한 고온 산화물 증착 Download PDFInfo
- Publication number
- KR20020080330A KR20020080330A KR1020027005319A KR20027005319A KR20020080330A KR 20020080330 A KR20020080330 A KR 20020080330A KR 1020027005319 A KR1020027005319 A KR 1020027005319A KR 20027005319 A KR20027005319 A KR 20027005319A KR 20020080330 A KR20020080330 A KR 20020080330A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide layer
- silicon oxide
- layer
- silicon
- deposition
- Prior art date
Links
- 230000008021 deposition Effects 0.000 title claims description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 49
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 46
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 43
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 43
- 230000008569 process Effects 0.000 claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 claims abstract description 19
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 claims abstract description 19
- 238000005137 deposition process Methods 0.000 claims abstract description 12
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 15
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 8
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 5
- 229910000077 silane Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 238000001816 cooling Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000012080 ambient air Substances 0.000 claims 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 238000011065 in-situ storage Methods 0.000 abstract description 4
- 230000015654 memory Effects 0.000 description 14
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 239000001272 nitrous oxide Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000027756 respiratory electron transport chain Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 238000012356 Product development Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
- Medicines Containing Plant Substances (AREA)
Abstract
2-비트 EEPROM 디바이스(10)에서의 ONO 플로팅-게이트 전극(26) 제조공정은 고온 산화물(HTO) 증착 공정을 이용하여 상부 산화물층(32)을 형성하는 단계를 포함하며, 상기 HTO 공정은 LPCVD 또는 RTCVD 에 의해 약 700 내지 800℃의 온도에서 수행된다. 이 공정은 원위치 LPCVD 또는 RTCVD 증착 공정을 이용하여 실리콘 질화물층(30)과 상부 산화물층(32)을 순차적으로 형성하는 공정을 포함하는데, 여기서 상기 실리콘 산화물층(30)은 상부 산화물층(32)을 형성하기에 앞서 상기 실리콘 질화물층(30)을 주변 대기에 노출되지 않는다. HTO 증착 공정을 이용한 상부 산화물층(32)의 형성에 의해, ONO 플로팅-게이트 전극(26)에서의 전하 누설을 감소시킴으로써 개선된 2-비트 EEPROM 메모리 디바이스(10)가 제공된다.
Description
현재, 비 휘발성 메모리 디바이스들은 파워가 차단되었을때 정보 유지를 요하는 전자 부품에서 광범위하기 사용되고 있다. 비휘발성 메모리들에는 판독전용 메모리(ROM), 프로그램가능 판독전용 메모리(PROM), 소거가능한 판독전용 메모리(EPROM), 전기적으로 소거가능한 판독전용 메모리(EEPROM) 디바이스들이 포함된다. EEPROM 디바이스들은 이들이 전기적으로 프로그램 및 소거될 수 있다는 점에서 다른 비휘발성 메모리 디바이스들과 다르다. 플래시 EEPROM디바이스들은 메모리셀들이 전기적으로 프로그램 및 소거가능하다는 점에서 EEPROM 디바이스들과 유사하다. 그러나 플래시 EEPROM 디바이스들은 단일의 전기 전류 펄스를 인가하여 디바이스내 모든 메모리 셀들의 소거를 가능케 한다.
전형적으로, EEPROM 디바이스는 전기 전하가 저장되는 플로팅-게이트 전극을 포함한다. 플로팅-게이트 전극은 반도체 기판에서 소오스와 드레인 영역사이에 위치한 채널영역에 오버라이 된다. 소오스 및 드레인영역과 함께, 플로팅-게이트 전극은 엔헨스먼트 트랜지스터를 형성한다. 플로팅-게이트 전극에 전기 전하를 저장함으로써, 엔헨스먼트 트랜지스터의 드레시홀드 전압이 비교적 고전압으로 된다. 이에 대응하여 플로팅-게이트 전극으로부터 전하가 제거되었을때, 엔헨스먼트 트랜지스터의 드레시홀드 전압은 비교적 낮은 전압으로 된다. 엔헨스먼트 트랜지스터의 드레시홀드 레벨은 이 트랜지스터를 그 게이트 및 드레인에 적절한 전압을 인가함으로써 턴온시켰을때 이 트랜지스터를 통하는 전류흐름을 결정한다. 드레시홀드 전압이 높으면, 그 트랜지스터를 통해 어떠한 전류도 흐르지 않게 되며, 이는 논리 0상태로 정의된다. 이에 대응하여, 드레시홀드 전압이 낮으면, 트랜지스터에 전류가 흐르며, 이는 논리 1 상태로 정의된다.
플래시 EEPROM 디바이스에서, 전자들은 엔헨스먼트 트랜지스터의 채널영역위에 있는 유전층을 통해 플로팅-게이트 전극에 전달된다. 이 전자 전달은 핫 전자 주입 또는 Fowler-Nordheim 터널링에 의해 개시된다. 전자 전달 메커니즘에서, 전압 전위가 오버라이 제어-게이트 전극에 의해 플로팅-게이트에 인가된다. 제어-게이트 전극은 자신에 인가된 전압이 플로팅-게이트 전극에 연결되도록, 플로팅-게이트 전극에 용량적으로 결합된다. 플래시 EEPROM 디바이스는 제어-게이트 전극에 높은 포지티브 전압을 인가하고 그리고 채널영역으로부터 플로팅-게이트 전극으로 전자들을 전달하는 드래인 영역에 낮은 포지티브 전압을 인가함으로써 프로그램된다. 플래시 EEPROM 디바이스는 제어-게이트 전극을 접지시키고 그리고 엔헨스먼트 트랜지스터의 소오스 또는 드레인 영역을 통해 높은 포지티브 전압을 인가함으로써 소거된다. 소거전압 조건들하에서, 전자들은 플로팅-게이트 전극으로부터 제거되고반도체 기판의 소오스 또는 드레인 영역에 전달된다.
EEPROM 디바이스 기술에서의 제품 개발 노력은 프로그래밍 속도 증대, 프로그래밍 및 판독 전압 낮춤, 셀 소거 시간 감소 및 셀 치수의 줄임에 중점을 두어왔다. 이러한 개발 목표들의 대부분은 플로팅-게이트 전극의 제조를 위한 공정 및 재료의 개발을 통해 해결될 수 있다. 최근, 개발 노력은 플로팅-게이트 전극의 제조를 위한 유전물질에 촛점이 모아졌다. 실리콘 이산화물과 조합을 이루는 실리콘 질화물은 엔헨스먼트 트랜지스터의 제어-게이트 전극과 채널영역 사이의 만족할만한 유전 분리를 제공함과 아울러 전기 전하를 저장하기에 충분한 전기적 특성을 소유하고 있는것으로 알려지고있다.
플로팅-게이트 전극의 제조를 위한 하나의 중요한 유전물질은 산화물-질화물-산화물 구조(ONO (oxide-nitrid-oxide) structure)이다. 프로그래밍시, 전기 전하는 기판으로부터 ONO 구조의 실리콘 질화물 층에 전달된다. 전압들이 드레인 및 게이트에 인가되어 수직 및 측면 전계를 생성하며, 이 전계는 채널 길이를 따라 전자들을 가속시킨다. 전자들이 이 채널을 따라 이동할때, 이 전자들중 일부는 하부의 실리콘 이산화물층의 전위 장벽을 뛰어넘기에 충분한 에너지를 얻게되어 상기 실리콘 질화물층에 트래핑(trapping)된다. 전자들이 드레인 영역 부근에서 트래핑되는데, 이는 전계들이 드레인 영역 부근에서 가장 강하기 때문이다. 소오스 및 드레인에 인가되는 전위를 역으로 바꾸면, 전자들이 채널을 따라 반대방향으로 이동되어, 소오스 영역 부근의 실리콘 질화물층내로 진입된다. 실리콘 질화물은 전기적으로 도전성이 아니므로, 실리콘 질화물층내로 유입된 전하는국부화(localizing)되는 경향이 있다. 따라서, 전위의 인가에 따라서, 전기 전하가 단일의 연속하는 실리콘 질화물 층내의 디스크리트(discrete)영역들에 저장된다.
비휘발성 메모리 설계자들은 실리콘 질화물내에서의 전자 저장의 국부화 특성을 이용하여, ONO 층내에 저장된 전하의 두 영역을 이용하는 메모리 회로를 설계했다. 이러한 타입의 비휘발성 메모리 디바이스는 2-비트 EEPROM 으로 알려져 있다. 2-비트 EEPROM은 동일 크기의 통상적인 EEPROM 보다 2배의 정보를 저장할 수 있다. 좌 비트 및 우 비트가 각 메모리셀의 좌 및 우 영역 부근에서 실리콘 질화물층의 물리적으로 분리된 영역들에 저장된다. 따라서, 2-비트가 동시에 프로그래밍 및 판독될 수 있게하는 프로그래밍 방법이 사용된다. 이 메모리셀의 2-비트는 적절한 소거 전압을 게이트에 인가하고 그리고 소오스 또는 드레인 영역에 인가함으로서 개별적으로 소거될 수 있다.
EEPROM 기술에서의 최근의 진보는 메모리 설계자들로 하여금 2-비트 데이터 저장을 이용하여 EEPROM 어레이의 메모리 용량을 두배로 할 수 있게 하였으나, 이들 디바이스내의 물질층들의 제조에는 수 많은 과제가 존재한다. 특히, ONO 층은 인터페이스 상태(interface states)의 발생을 방지하도록 주위깊게 제작되어야 하는 바, 이 인터페이스 상태는 ONO 층내에 전하누설 경로를 제공할 수 도 있다.
본 발명은 일반적으로 반도체 디바이스 제조 방법에 관한 것으로, 보다 특별하게는 2-비트 EEPROM 디바이스들을 제조하는 방법에 관한 것이다.
도 1은 본 발명에 따라 제조된 ONO 구조가 형성된 플로팅-게이트 트랜지스터를 포함하는 반도체 기판 부분의 단면을 예시한 도면.
도 2 - 4는 본 발명에 따른 ONO 구조의 제조를 위한 공정 단계를 단면도로 예시한 도면.
예시의 간략성 및 명료성을 위해, 도면들에서 보인 구성요소들은 반드시 그 축적대로 예시하지 않았음을 알아야 할 것이다. 예컨대, 일부 구성요소들의 치수들은 명료성을 위해 서로에 대해 과장적으로 표시되었다. 또한, 도면들에 있어 적절하다고 판단되는 경우, 서로 대응하는 구성요소들은 동일한 참조번호로 표기하였다.
본 발명은 2-비트 EEPROM 디바이스에서 ONO 플로팅-게이트 전극을 제조하는 공정에 관한 것이다. ONO 플로팅-게이트 전극을 이용하는 2-비트 EEPROM의 제조에는 고품질의 ONO 구조의 형성이 요구된다. 이는 2-비트 EEPROM 디바이스의 바람직한 기능을 위해서는 ONO 구조내에 국부적인 전하 저장이 요구되기 때문이다. 특히, 상부 산화물층은 전하 트랩(charge traps)의 형성을 최소화하기에 충분한 밀도를 가져야 한다. 상부 산화물층에서의 전하 트랩의 형성은 상부 전하층내에서 그리고 상부 산화물층과 하부 실리콘 질화물층 사이의 인터페이스에서 바람직하지못한 전하 누설을 야기할 수 있다. 바람직하게 형성된 ONO 구조에서, 모든 전기 전하들은 실리콘 질화물층에 저장된다. 고품질의 상부 산화물층을 제조함으로서, ONO 구조에서의 저장 전하는 실리콘 질화물층의 소정 영역들내에 국부화되게 된다.
한 실시예에서, ONO 플로팅-게이트 전극을 제조하는 공정은 반도체 기판을 제공하고, 반도체 기판상에 제 1 실리콘 산화물층을 열적 성장시키는 단계를 포함한다. 이어서, 상기 제 1 실리콘 산화물층에 오버라이되도록 실리콘 질화물층을 형성한다. 이어서, 고온 산화물(HTO) 증착 공정을 이용하여, 상기 실리콘 질화물층에 오버라이되도록 제 2 실리콘 산화물 층을 형성한다. 이 고온 산화물 증착 공정은 대략 700 - 800℃ 온도에서 수행된다.
도 1은 2-비트 EEPROM 디바이스에서 사용이 적합한 플로팅-게이트 트랜지스터(10)의 단면도를 보인 것이다. 플로팅-게이트 트랜지스터(10)는 반도체 기판(16)에 위치되고 그리고 채널 영역(18)에 의해 분리된 소오스/드레인 영역(12, 14)을 포함한다. 제 1 및 제 2 비트라인 산화물 영역(20, 22)이 각각 소오스/드레인 영역(12, 14)에 오버라이된다. 제어 전극(24)이 채널영역(18)에 오버라이 되고, ONO 구조(26)에 의해 이곳으로부터 분리된다. 제어 게이트 전극(24) 및 ONO 구조(26)는 스택-게이트(stacked-gate) 구조를 형성한다.
ONO 구조(26)는 채널 영역(18)에 오버라이되는 제 1 실리콘 산화물층(28)을 포함한다. 실리콘 산화물층(30)이 상기 제 1 실리콘 산화물층(28)에 오버라이된다. 제 2 실리콘 산화물층(또는 상부 산화물층)(32)이 실리콘 질화물층(30)에 오버라이된다.
플로팅-게이트 트랜지스터(10)의 동작시, 제어-게이트 전극(24) 및 소오스/드레인 영역(12, 14)에 전압이 인가되어, 소오스/드레인 영역(12, 14)으로부터의 전기 전하가 채널 영역(18) 양단에 전달되게 된다. 이 전하가 충분히 강한 수직 전계를 만나게 되면, 채널 영역(18)으로부터 실리콘 질화물층(30)내로 유입되거나 또는 터널링된다. 예컨대, 제어-게이트 전극(24) 및 소오스/드레인 영역(12, 14)에인가되는 특정 전압 레벨에 따라, 전기 전하(34)가 실리콘 질화물층(30)으로 전송되어 소오스/드레인 영역(12) 또는 소오스/드레인 영역(14)에 인접한 영역에 국부화된다.
당업자이면 2-비트 EEPROM 디바이스의 바람직한 기능을 위해서는 전기 전하(34)가 초기에 이 전하가 유입된 실리콘 질화물층(30)의 영역에 고립된 상태로 남아 있어야 함이 반드시 요구됨을 인식할 수 있을 것이다. 실리콘 질화물층(30)의 국부화된 영역들에서의 전기 전하(34)의 옳바른 유지는 2-비트 EEPROM 디바이스의 바람직한 성능에 매우 중요한 요소가 된다. 특히, ONO 구조(26)의 품질은 제 1 및 제 2 실리콘 산화물층(28, 32)과 실리콘 질화물층과의 사이의 인터페이스에서 전하 누설 경로가 최소화될 수 있도록 되어야 한다. 또한, 제 2 실리콘 산화물층(32)은 실리콘 산화물질내에의 전하 트래핑 영역(charge trapping sites)을 최소화 할 수 있도록 충분한 밀도를 가져야만 한다.
본 발명에 따르면, ONO 구조(26)에서의 전하 누설은 고품질의 상부 산화물층을 형성함으로써 최소화된다. 본 발명에 의해 얻어지는 전하 누설의 감소 및 플로팅-게이트 트랜지스터 성능의 향상은 본 발명에 따라 수행되는 ONO 제조 공정에 대한 다음의 상세한 설명으로부터 잘 이해될 수 있을 것이다.
도 2에서, 반도체 기판(16)의 표면에 오버라이되도록 제 1 실리콘 이산화물층(28)이 형성된다. 바람직하게, 반도체 기판(16)은 단결정 실리콘 기판이다. 반도체 기판(16)의 상부면(36)은 부스러기 및 고유의 산화물이 제거되도록 사전 처리된다. 바람직하게, 제 1 실리콘층(28)은 건조 분자 산소(dry molecular oxygen)의 존재하에서 상승 온도로 상기 상부면(36)을 열적 산화시킴으로써 형성된다. 바람직하게, 이 산화 공정은 약 900-1100℃ 의 온도에서 수행된다. 이 산화 공정은 바람직하게는 약 5-15 나노미터, 보다 바람직하게는 약 10 나노미터의 두께를 갖는 실리콘 산화물층을 형성한다. 이 산화 공정은 배치-타입(batch-type)의 열적 산화로에서 또는 대안적으로 단일-웨이퍼 산화 장치에서 수행될 수 있다.
제 1 실리콘 산화물층(28)을 형성한 후, 도 3에 보인바와 같이 제 1 실리콘 산화물층(28)에 오버라이되도록 실리콘 질화물층(30)이 형성된다. 바람직하게, 실리콘 질화물층(30)은 신속 열적 화학기상 증착(rapid-thermal-chemical-vapor deposition (RTCVD))공정을 통해 형성된다. RTCVD 공정은 약 700-800℃의 온도에서 수행된다. 실리콘 질화물질은 암모니아(NH3)를 디클로로실레인(SiCl2H2) 또는 실레인(SiH4)과 반응시킴으로써 형성된다. 이들 공정들은 소정 시간주기동안 그리고 바람직하게는 약 5 내지 15 나노미터, 보다 바람직하게는 약 100 Å의 두께를 갖는 실리콘 질화물층을 형성하기에 충분한 가스 흐름비율로 수행된다. 본 발명의 한 실시예에서, 분당 대략 1 표준 리터(slpm)의 흐름 비율로 암모니아가 RTCVD 장치에 유입되며, 디클로로실레인 또는 실레인이 약 30 내지 50 표준 입방 센티미터(sccm)의 흐름비율로 유입된다. 이 RTCVD 공정은 초기 온도 램프 업(ramp up) 단계, 증착 단계 및 냉각(cooling down)단계를 포함하는 3 단계로 수행된다. 바람직하게, RTCVD 장치에서의 기판(16)의 총 상주 시간은 약 3분이다. 바람직하게, 실리콘 질화물 증착 단계는 약 2분내에 완료된다.
대안적으로, 실리콘 질화물층(30)은 저압력 화학기상증착(LPCVD) 공정으로 수행될 수 있다. 대안적인 실시예에서, 실리콘 질화물은 배치 증착(batch deposition)장치로 형성될 수 있다. LPCVD 공정은 암모니아, 및 디클로로실레인 또는 실레인을 이용하여, 700 - 800℃의 온도에서 약 200 내지 6666.13 kPa의 압력으로 바람직하게 수행된다.
실리콘 질화물 층(30)의 형성 후, 제 2 실리콘 산화물층(32)이 도 4에 예시한 바와같이 실리콘 질화물층(30)에 오버라이되도록 형성된다. 본 발명에 따르면, 제 2 실리콘 산화물층(32)은 RTCVD 또는 LPCVD 공정에 의해 형성된다. 제 2 실리콘 산화물층(32)은 아산화 질소(N2O) 및 디클로로실레인을 이용하여 RTCVD 장치에서 형성된다. RTCVD 공정들은 바람직하게 약 700 - 800 ℃에서 약 3분의 전체 처리 시간동안 수행된다. 실리콘 질화물층(30)을 증착하는데 이용되는 RTCVD 공정과 마찬가지로, 램프 업 단계, 증착 단계 및 냉각 단계를 포함하는 3 단계의 절차가 활용된다. RTCVD 장치에서의 총 처리 시간은 약 3분이다. 바람직하게, 이 증착단계 동안, 바람직하게 약 1 내지 3 slpm, 보다 바람직하게는 2 slpm의 아산화 질소가 사용된다. 추가로, 약 25 내지 75 sccm, 보다 바람직하게는 약 50 sccm의 디클로로실레인이 사용된다. RTCVD 공정은 바람직하게는 약 5 내지 15 나노미터, 보다 바람직하게는 약 10 나노미터를 갖는 실리콘 산화물층을 형성한다. LPCVD 공정에서, 제 2 산화물이 배치 타입의 로에서 700-800℃의 온도로 질화물에 증착된다.
상기 실리콘 질화물층 및 상부 산화물층의 형성을 위한 상기 RTCVD는 장점적으로 ONO 구조내에 개별층의 순차적인 형성을 위한 원위치 공정(in-situ process)을 제공한다. 특히, 순차적인 원위치 증착 시퀀스에서의 실리콘 질화물층(30) 및 제 2 실리콘 산화물층(32)의 형성은 실리콘 질화물/실리콘 산화물 인터페이스에서의 오염을 최소화한다. 추가로, 조정되지 않는 고유 산화가 감소되어 단일의 고밀도 실리콘 산화물층이 실리콘 질화물층(30)에 증착될 수 있게 된다.
본 발명의 중요한 양상은 실리콘 질화물층(30)을 주변 대기에 노출시키지 않고 실리콘 질화물층(30) 및 제 2 실리콘 산화물층(32)을 순차적으로 형성할 수 있는 것을 포함한다. 제 1 실리콘 산화물층(28)에 실리콘 질화물층(30)을 증착한 다음, 기판(16)은 주변온도에 노출시킴이 없이 진공상태에서 산화물 증착 쳄버로 이송된다. 대안적으로, 포지티브 압력 유입가스 대기가 웨이퍼 이송시에 유입될 수 있다. 원위치 질화물 및 산하물 증착 반응는 배치 타입 LPCVD 시스템에서 수행될 수도 있다.
당업자이면, 제 2 실리콘 산화물층(32)의 증착 이전에 실리콘 산화물층(30)이 주변 대기에 노출되지않도록 하는 다양한 수단들이 존재함을 알 수 있을 것이다. 예컨대, 클러스터/툴(cluster/tool) 장치가 사용될 수 있는데, 여기서 반도체 기판(16)은 계속적인 진공 환경에서 또는 포지티브 압력 유입 가스 대기에서 질화물 증착 쳄버에서 산화물 증착 쳄버로 이송된다. 대안적으로, 질화물 증착 및 산화물 증착 공정들은 다양한 처리 가스들을 수용하도록 구성된 단일 증착 쳄버에서 순차적으로 수행될 수도 있다. 따라서, 본 발명에서 모든 그러한 변형 및 수정이 착상될 수 있다.
ONO 구조(26)의 형성에 이어서, 제 2 실리콘 산화물층(32)에 오버라이되게 게이트 형성 물질층을 증착함으로써 도 1에 보인 스택-게이트 구조를 착상할 수 있다. 이어서, 제어-게이트 전극(34) 및 ONO 플로팅-게이트 전극을 구획(define)하기위해 리소그래피 패턴잉 및 에칭 공정이 수행된다. 당업자이면, 제어-게이트 전극(24)을 제작하기위해 다양한 게이트 형성 물질들이 사용될 수 있음을 인지할 수 있을 것이다. 예컨대, 제어-게이트 전극(24)은 폴리결정 실리콘, 아몰포스 실리콘, 내열성 금속 실리사이드 등으로 형성될 수 도 있다.
따라서, 본 발명에 따르면, 전술한 장점들을 완벽하게 제공하는 EEPROM 디바이스에서 ONO 플로팅-게이트 전극을 제조하는 공정이 제시된다. 비록 본 발명은 특정의 예시적인 실시예들을 참조로하여 설명 및 예시되었지만은 본 발명을 이들 실시예들에만 한정하고자 한 것은 아니다. 당업자이면, 본 발명의 정신 및 범주를 벗어나지 않는 범위 내에서 여러가지 변형 및 수정이 행해질 수 있음을 알 수 있을 것이다. 예컨대, ONO 구조를 형성하는 개별 층들의 두께는 여기서 기술한 바와 다르게 할 수 도 있다. 그러므로, 본 발명은 첨부한 특허청구의 범위내에서의 모든 그러한 변형 및 수정은 물론 이들의 균등물을 포함하는 것으로 의도된 것이다.
Claims (10)
- 2-비트 EEPROM 디바이스(10)에서의 ONO 플로팅-게이트 전극(26) 제조 공정으로써,반도체 기판(16)을 제공하는 단계와:상기 반도체 기판(16)에 오버라이되게 제 1 실리콘 산화물층(28)을 열적 성장시키는 단계와;상기 제 1 실리콘 산화물층(28)에 오버라이되게 실리콘 질화물층(30)을 형성하는 단계와; 그리고고온 산화물증착 공정을 이용하여 상기 실리콘 질화물층(30)에 오버라이되게 제 2 실리콘 산화물층(32)을 증착하는 단계를 포함하며,상기 고온 산화물 증착 공정은 약 700 내지 800℃에서 수행되는 것을 특징으로 하는 ONO 플로팅-게이트 전극 제조 공정.
- 제 1항에 있어서,상기 제 2 실리콘 산화물층(32) 증착 단계는 실레인 및 디클로로실레인 으로 이루어지는 군으로부터 선택되는 제 2 가스와 질화 산화물을 이용하는 저 압력 화학기상 증착을 포함하는 것을 특징으로 하는 ONO 플로팅-게이트 전극 제조 공정.
- 제 1항에 있어서,상기 제 2 실리콘 산화물층(32) 증착 단계는 약 0.5 내지 2 slpm의 실리콘 질화물 및 약 10 내지 50 sccm의 상기 제 2 가스를 이용하는 저 압력 화학기상 증착을 포함하는 것을 특징으로 하는 ONO 플로팅-게이트 전극 제조 공정.
- 제 1항에 있어서,상기 제 2 실리콘 산화물층(32) 증착 단계는 질화 산화물 및 디클로로실레인 을 이용하는 신속의 열적 화학기상 증착을 포함하는 것을 특징으로 하는 ONO 플로팅-게이트 전극 제조 공정.
- 제 1항에 있어서,상기 제 2 실리콘 산화물층(32) 증착 단계는 약 5 내지 15 Å의 두께를 갖는 실리콘 산화물층이 형성되도록, 약 1 내지 3 slpm의 질화 산화물 및 약 25 내지 75 sccm의 디클로로실레인을 이용하는 신속의 열적 화학기상 증착을 포함하는 것을 특징으로 하는 ONO 플로팅-게이트 전극 제조 공정.
- 기판 표면 영역(18)에 의해 분리되는 제 1 비트라인 산화물층(20)과 제 2 비트라인 산화물층(20)을 갖는 반도체 기판(16)상에 2-비트 ONO 플로팅-게이트 전극(26)을 포함하는 스택-게이트 구조 제조 공정으로서,첫째, 상기 기판 표면 영역(18)상에 제 1 실리콘 산화물층(28)을 열적 성장시키고 둘째, 상기 제 1 실리콘 산화물층(28)에 오버라이되도록 실리콘질화물층(30)을 형성하고 셋째, 고온 산화물 증착공정을 이용하여 상기 실리콘 질화물층(30)에 오버라이되도록 제 2 실리콘 산화물층(32)을 증착함으로써, 상기 기판 표면 영역(18)에 ONO 층(26)을 형성하는 단계 - 상기 고온 산화물 증착 공정은 약 700 내지 800 ℃에서 수행된다 - 와;상기 ONO 층(26)에 오버라이되도록 게이트 전극층(24)을 증착하는 단계와; 그리고상기 기판 표면 영역(18)에 스택-게이트 구조를 형성하는 단계 - 상기 스택-게이트 구조는 ONO 플로팅-게이트 전극(26)에 오버라이되는 제어-게이트 전극(24)을 포함한다 - 를 포함하는 것을 특징으로 하는 스택-게이트 구조 제조공정.
- 제 6항에 있어서,상기 제 2 실리콘 산화물층(32) 증착 단계는 실레인 및 디클로로실레인 으로 이루어지는 군으로부터 선택되는 제 2 가스와 질화 산화물을 이용하는 저 압력 화학기상 증착을 포함하는 것을 특징으로 하는 스택-게이트 구조 제조 공정.
- 제 6항에 있어서,상기 제 2 실리콘 산화물층(32) 증착 단계는 질화 산화물 및 디클로로실레인 을 이용하는 신속의 열적 화학기상 증착을 포함하는 것을 특징으로 하는 스택-게이트 구조 제조 공정.
- 2-비트 EEPROM 디바이스(10)의 ONO 플로팅-게이트 전극(26) 제조 공정으로써,실리콘 표면 영역(18)을 갖는 반도체 기판(16)을 제공하는 단계와:상기 실리콘 표면 영역(18)에 오버라이되게 실리콘 산화물층(28)을 열적 성장시키는 단계와; 그리고RTCVD 및 LPCVD 공정으로 이루어지는 군으로부터 선택되는 증착 공정을 이용하여, 상기 실리콘 산화물층(28)에 오버라이되는 실리콘 질화물층(30)과, 그리고 상부 실리콘 산화물층(32)을 증착하는 단계를 포함하며,여기서, 상기 실리콘 질화물층(30)과 상기 상부 실리콘 산화물층(32)은 주변대기에 노출되지 않은 상태로 순차적으로 증착되고, 상기 증착 공정은 약 700 내지 800℃의 온도에서 수행되는 것을 특징으로 하는 스택-게이트 제조 공정.
- 제 9항에 있어서,상기 RTCVD 공정은 온도 램프 업 단계, 약 1분간의 증착 단계 및 냉각 단계를 포함하는 3 단계 시퀀스로 이루어지는 것을 특징을 하는 스택-게이트 제조 공정.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/426,672 US6265268B1 (en) | 1999-10-25 | 1999-10-25 | High temperature oxide deposition process for fabricating an ONO floating-gate electrode in a two bit EEPROM device |
| US09/426,672 | 1999-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020080330A true KR20020080330A (ko) | 2002-10-23 |
| KR100784472B1 KR100784472B1 (ko) | 2007-12-11 |
Family
ID=23691746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020027005319A KR100784472B1 (ko) | 1999-10-25 | 2000-10-16 | 2 비트 eeprom 디바이스에 있어서 ono 플로팅 게이트 전극 제조 방법 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6265268B1 (ko) |
| EP (1) | EP1234324B1 (ko) |
| JP (1) | JP4907815B2 (ko) |
| KR (1) | KR100784472B1 (ko) |
| CN (1) | CN100447953C (ko) |
| AT (1) | ATE341832T1 (ko) |
| DE (1) | DE60031155T2 (ko) |
| TW (1) | TW523815B (ko) |
| WO (1) | WO2001031695A1 (ko) |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US20020102797A1 (en) * | 2001-02-01 | 2002-08-01 | Muller David A. | Composite gate dielectric layer |
| US6562491B1 (en) | 2001-10-15 | 2003-05-13 | Advanced Micro Devices, Inc. | Preparation of composite high-K dielectrics |
| US6559014B1 (en) | 2001-10-15 | 2003-05-06 | Advanced Micro Devices, Inc. | Preparation of composite high-K / standard-K dielectrics for semiconductor devices |
| US7115469B1 (en) | 2001-12-17 | 2006-10-03 | Spansion, Llc | Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process |
| US6790755B2 (en) | 2001-12-27 | 2004-09-14 | Advanced Micro Devices, Inc. | Preparation of stack high-K gate dielectrics with nitrided layer |
| KR100426488B1 (ko) * | 2001-12-29 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출방법 |
| US7031196B2 (en) * | 2002-03-29 | 2006-04-18 | Macronix International Co., Ltd. | Nonvolatile semiconductor memory and operating method of the memory |
| US7094707B1 (en) * | 2002-05-13 | 2006-08-22 | Cypress Semiconductor Corporation | Method of forming nitrided oxide in a hot wall single wafer furnace |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6912163B2 (en) * | 2003-01-14 | 2005-06-28 | Fasl, Llc | Memory device having high work function gate and method of erasing same |
| US6885590B1 (en) * | 2003-01-14 | 2005-04-26 | Advanced Micro Devices, Inc. | Memory device having A P+ gate and thin bottom oxide and method of erasing same |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6822284B2 (en) * | 2003-04-16 | 2004-11-23 | Macronix International Co., Ltd. | ONO dielectric for memory cells |
| CN1316574C (zh) * | 2003-06-11 | 2007-05-16 | 旺宏电子股份有限公司 | Ono介电质及其制造方法 |
| JP4449374B2 (ja) * | 2003-09-04 | 2010-04-14 | 株式会社日立製作所 | 半導体装置 |
| US7164177B2 (en) * | 2004-01-02 | 2007-01-16 | Powerchip Semiconductor Corp. | Multi-level memory cell |
| EP1553635A1 (en) * | 2004-01-08 | 2005-07-13 | Macronix International Co., Ltd. | Nonvolatile semiconductor memory and operating method of the memory |
| US7390718B2 (en) * | 2004-02-20 | 2008-06-24 | Tower Semiconductor Ltd. | SONOS embedded memory with CVD dielectric |
| KR100525448B1 (ko) * | 2004-04-30 | 2005-11-02 | 동부아남반도체 주식회사 | 플래시 메모리 소자의 제조 방법 |
| KR100596484B1 (ko) * | 2004-05-31 | 2006-07-03 | 삼성전자주식회사 | 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의제조방법 |
| US7518179B2 (en) | 2004-10-08 | 2009-04-14 | Freescale Semiconductor, Inc. | Virtual ground memory array and method therefor |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| CN100382282C (zh) * | 2004-10-20 | 2008-04-16 | 力晶半导体股份有限公司 | 非挥发性存储单元的制作方法 |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| JP2007027760A (ja) | 2005-07-18 | 2007-02-01 | Saifun Semiconductors Ltd | 高密度不揮発性メモリアレイ及び製造方法 |
| US7619270B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Electronic device including discontinuous storage elements |
| US20070020840A1 (en) * | 2005-07-25 | 2007-01-25 | Freescale Semiconductor, Inc. | Programmable structure including nanocrystal storage elements in a trench |
| US7619275B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Process for forming an electronic device including discontinuous storage elements |
| US7314798B2 (en) * | 2005-07-25 | 2008-01-01 | Freescale Semiconductor, Inc. | Method of fabricating a nonvolatile storage array with continuous control gate employing hot carrier injection programming |
| US7285819B2 (en) * | 2005-07-25 | 2007-10-23 | Freescale Semiconductor, Inc. | Nonvolatile storage array with continuous control gate employing hot carrier injection programming |
| US7394686B2 (en) * | 2005-07-25 | 2008-07-01 | Freescale Semiconductor, Inc. | Programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7262997B2 (en) * | 2005-07-25 | 2007-08-28 | Freescale Semiconductor, Inc. | Process for operating an electronic device including a memory array and conductive lines |
| US7256454B2 (en) * | 2005-07-25 | 2007-08-14 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements and a process for forming the same |
| US7250340B2 (en) * | 2005-07-25 | 2007-07-31 | Freescale Semiconductor, Inc. | Method of fabricating programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7112490B1 (en) * | 2005-07-25 | 2006-09-26 | Freescale Semiconductor, Inc. | Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7642594B2 (en) * | 2005-07-25 | 2010-01-05 | Freescale Semiconductor, Inc | Electronic device including gate lines, bit lines, or a combination thereof |
| US7582929B2 (en) * | 2005-07-25 | 2009-09-01 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US20070048936A1 (en) * | 2005-08-31 | 2007-03-01 | Jongoh Kim | Method for forming memory cell and periphery circuits |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7592224B2 (en) | 2006-03-30 | 2009-09-22 | Freescale Semiconductor, Inc | Method of fabricating a storage device including decontinuous storage elements within and between trenches |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7651916B2 (en) * | 2007-01-24 | 2010-01-26 | Freescale Semiconductor, Inc | Electronic device including trenches and discontinuous storage elements and processes of forming and using the same |
| US7572699B2 (en) * | 2007-01-24 | 2009-08-11 | Freescale Semiconductor, Inc | Process of forming an electronic device including fins and discontinuous storage elements |
| US7838922B2 (en) * | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
| CN106463419B (zh) * | 2014-04-30 | 2019-05-14 | 惠普发展公司有限责任合伙企业 | 集成电路 |
| US9406683B2 (en) | 2014-12-04 | 2016-08-02 | International Business Machines Corporation | Wet bottling process for small diameter deep trench capacitors |
| US9218978B1 (en) | 2015-03-09 | 2015-12-22 | Cypress Semiconductor Corporation | Method of ONO stack formation |
| US9824895B1 (en) | 2016-09-27 | 2017-11-21 | Cypress Semiconductor Corporation | Method of integration of ONO stack formation into thick gate oxide CMOS flow |
| CN109003879B (zh) * | 2017-06-06 | 2021-03-19 | 中芯国际集成电路制造(上海)有限公司 | 栅介质层的形成方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3032364C2 (de) | 1980-08-28 | 1987-11-12 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Elektrisch programmierbarer Halbleiter-Festwertspeicher und Verfahren zu seiner Herstellung |
| EP0078318A4 (en) | 1981-05-11 | 1983-06-24 | Ncr Corp | SEMICONDUCTOR MEMORY ARRANGEMENT WITH VARIABLE THRESHOLD. |
| US5168334A (en) | 1987-07-31 | 1992-12-01 | Texas Instruments, Incorporated | Non-volatile semiconductor memory |
| US5120672A (en) * | 1989-02-22 | 1992-06-09 | Texas Instruments Incorporated | Fabricating a single level merged EEPROM cell having an ONO memory stack substantially spaced from the source region |
| US5104819A (en) * | 1989-08-07 | 1992-04-14 | Intel Corporation | Fabrication of interpoly dielctric for EPROM-related technologies |
| US5467308A (en) * | 1994-04-05 | 1995-11-14 | Motorola Inc. | Cross-point eeprom memory array |
| US5619052A (en) * | 1994-09-29 | 1997-04-08 | Macronix International Co., Ltd. | Interpoly dielectric structure in EEPROM device |
| ATE249099T1 (de) * | 1995-06-16 | 2003-09-15 | Imec Inter Uni Micro Electr | Vertikale misfet-bauelemente, cmos- prozessintegration, ram-anwendungen |
| JPH09283642A (ja) * | 1996-04-18 | 1997-10-31 | Sony Corp | Ｍｏｉｏｓ構造の形成方法 |
| KR100255512B1 (ko) * | 1996-06-29 | 2000-05-01 | 김영환 | 플래쉬 메모리 소자 제조방법 |
| JP3915154B2 (ja) * | 1996-12-16 | 2007-05-16 | ソニー株式会社 | 半導体不揮発性記憶装置及びその製造方法 |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US5972804A (en) * | 1997-08-05 | 1999-10-26 | Motorola, Inc. | Process for forming a semiconductor device |
| JPH11111871A (ja) * | 1997-10-06 | 1999-04-23 | Seiko Epson Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6074917A (en) * | 1998-06-16 | 2000-06-13 | Advanced Micro Devices, Inc. | LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices |
| US6063666A (en) * | 1998-06-16 | 2000-05-16 | Advanced Micro Devices, Inc. | RTCVD oxide and N2 O anneal for top oxide of ONO film |
-
1999
- 1999-10-25 US US09/426,672 patent/US6265268B1/en not_active Expired - Lifetime
-
2000
- 2000-10-16 DE DE60031155T patent/DE60031155T2/de not_active Expired - Lifetime
- 2000-10-16 WO PCT/US2000/028696 patent/WO2001031695A1/en active IP Right Grant
- 2000-10-16 AT AT00970962T patent/ATE341832T1/de not_active IP Right Cessation
- 2000-10-16 EP EP00970962A patent/EP1234324B1/en not_active Expired - Lifetime
- 2000-10-16 CN CNB00814074XA patent/CN100447953C/zh not_active Expired - Lifetime
- 2000-10-16 KR KR1020027005319A patent/KR100784472B1/ko not_active IP Right Cessation
- 2000-10-16 JP JP2001534193A patent/JP4907815B2/ja not_active Expired - Fee Related
- 2000-10-18 TW TW089121772A patent/TW523815B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1234324B1 (en) | 2006-10-04 |
| DE60031155D1 (de) | 2006-11-16 |
| CN100447953C (zh) | 2008-12-31 |
| DE60031155T2 (de) | 2007-07-05 |
| KR100784472B1 (ko) | 2007-12-11 |
| CN1378703A (zh) | 2002-11-06 |
| US6265268B1 (en) | 2001-07-24 |
| ATE341832T1 (de) | 2006-10-15 |
| TW523815B (en) | 2003-03-11 |
| JP4907815B2 (ja) | 2012-04-04 |
| WO2001031695A1 (en) | 2001-05-03 |
| JP2003513445A (ja) | 2003-04-08 |
| EP1234324A1 (en) | 2002-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100784472B1 (ko) | 2 비트 eeprom 디바이스에 있어서 ono 플로팅 게이트 전극 제조 방법 | |
| US6319775B1 (en) | Nitridation process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device | |
| US6248628B1 (en) | Method of fabricating an ONO dielectric by nitridation for MNOS memory cells | |
| US6406960B1 (en) | Process for fabricating an ONO structure having a silicon-rich silicon nitride layer | |
| US7115469B1 (en) | Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process | |
| US6458677B1 (en) | Process for fabricating an ONO structure | |
| US5585293A (en) | Fabrication process for a 1-transistor EEPROM memory device capable of low-voltage operation | |
| US6005270A (en) | Semiconductor nonvolatile memory device and method of production of same | |
| US6903968B2 (en) | Nonvolatile memory capable of storing multibits binary information and the method of forming the same | |
| US6541816B2 (en) | Planar structure for non-volatile memory devices | |
| US6753569B2 (en) | Method to fabricate a non-smiling effect structure in split-gate flash with self-aligned isolation | |
| US6180538B1 (en) | Process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device using rapid-thermal-chemical-vapor-deposition | |
| US6143606A (en) | Method for manufacturing split-gate flash memory cell | |
| US6200860B1 (en) | Process for preventing the reverse tunneling during programming in split gate flash | |
| US6734055B1 (en) | Multi-level (4 state/2-bit) stacked gate flash memory cell | |
| US20100165736A1 (en) | Flash memory device and manufacturing method of the same | |
| US6326660B1 (en) | Method to improve the capacity of data retention and increase the coupling ratio of source to floating gate in split-gate flash | |
| US6180977B1 (en) | Self-aligned edge implanted cell to reduce leakage current and improve program speed in split-gate flash | |
| US6465841B1 (en) | Split gate flash memory device having nitride spacer to prevent inter-poly oxide damage | |
| US5445982A (en) | Method of fabricating nonvolatile semiconductor memory device | |
| US6218227B1 (en) | Method to generate a MONOS type flash cell using polycrystalline silicon as an ONO top layer | |
| US7141850B2 (en) | Gated semiconductor assemblies and methods of forming gated semiconductor assemblies | |
| US6399442B1 (en) | Method of manufacturing an integrated semiconductor device having a nonvolatile floating gate memory, and related integrated device | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| JP4969748B2 (ja) | 不揮発性半導体記憶装置デバイス及び不揮発性記憶装置セルの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121129 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20131122 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20141121 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |