TW523815B - High temperature oxide deposition process for fabricating an ONO floating-gate electrode in a two bit EEPROM device - Google Patents
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Description
523815 A7
[相關申請案之交又參考] 相關主題揭示於下列同在審查中且同樣讓與本案申請 (請先閱讀背面之注意事項再填寫本頁} 人之美國專利申請案，申請日與本案同一日且全部併述2 此以供參考。 美國專利申睛案「使用多晶石夕作為QNO頂塗層生成 MONOS型快閃晶袼之方法」。 美國專利申請案「使用源極/汲極氮化物用於周邊場氧 化物以及位元線氧化物之方法」。 美國專利申請案「製造具有富矽氮化矽層之ON〇構造 之方法」。 美國專利申請案「使用快速熱化學氣相沉積於二位元 EEPROM裝置製造0N0浮動閘極電極之方法」。 美國專利申請案「ΟΝΟ結構之製造方法」。 美國專利申請案「於二位元EEPROM裝置製造〇Ν〇 浮動閘極電極之氮化方法」。 美國專利申請案「藉氮化MNOS記憶體晶格製造〇Ν〇 電介質之方法」。 經濟部智慧財產局員工消費合作社印製 [發明背景] 非依電性a己憶體裝置目前廣用於當電力中斷時仍然需 要保有資訊的電子組件。非依電性記憶體裝置包括唯讀記 憶體（ROM) ’可程式唯讀記憶體（prom)，可抹消且可程式 唯讀記憶體（EPROM)以及電性可抹消且可程式唯讀記憶體 (EEPROM)裝置。EEPROM裝置與其它非依電性記憶體裝 置之差異在於其可利用電力程式規劃以及抹消。快閃 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 91660 523815 A7 五、發明說明（2 ) (請先閱讀背面之注音？事項再填寫本頁} EEPROM裝置類似EEPR〇M裝置在於記憶體晶格可以電 力程式規劃以及抹消。但快閃EEPR〇M裝置可使用單一電 流脈衝而讓裝置内的全部記憶體晶格被抹消。 典型EEPROM裝置包括儲存電荷之浮動閘極電極。浮 動閘極電極覆於通道區上，通道區係駐在半導體基材之源 極區與汲極區間。浮動閘極電極連同源極區及汲極區形成 加強式電晶體。經由儲存電荷於浮動閘極電極，加強式電 晶體之閾電壓被調整至相對高值。相對地，當電荷由浮動 閘極電極移開時，加強式電晶體之閾電壓被調整至相對低 值。加強式電晶體之閾電壓位準決定當電晶體藉施加適當 電壓至源極及汲極而被導通時流經電晶體的電流。當閾電 壓高時，無電流流經電晶體，定義為邏輯〇態。相對地， 當閾電壓低時，電流將流經電晶體，且被定義為邏輯i態。 經濟部智慧財產局員工消費合作社印製 於快閃EEPROM裝置，電子經由覆蓋於加強式電晶體 之通道區上方之一層電介質層被轉移至浮動閘極電極。電 子的轉移係由熱電子注入而引發或藉法勒諾海（F〇wler_ Nordheim)通道化而被引發。任一種電轉移機構中，電壓係 經由上方覆蓋的控制閘極電極而施加至浮動閘極。控制閉 極電極係電容|馬合至浮動閘極電極，因此施加於控制間極 電極之電壓耦合至浮動閘極電極。快閃EEPR〇M裝置係經 由施加高正電壓之控制閘極電極以及低正電壓之沒極區而 程式規劃’將電子由通道區移轉至浮動閘極電極。快閃 EEPROM裝置係經由控制閘極電極接地，以及經由加強气 電晶體之源極或汲極區施加高正電壓而被抹消。於抹消電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ' " ------- 2 91660 523815 A7 五、發明說明（3 ) 壓條件下，電子由浮動p气朽r f 士 士 1極電極被去除且移轉至半導體基 材之源極或沒極區。 EEPROM裝置技術之姦口 „欲七义丄 汀之產σσ開發努力焦點集中在提高程 式規劃速度，降低程式規書彳及接跑蕾 、规劍及靖取電壓，提高資料保有時 ί 間，縮短晶袼抹消時間以及縮小晶格維度。前述多項研究 目標可經由發展浮動閑極電極之製造材料及製造方法而予 解決。晚近，發展的努力之隹點隹由 點木中於製造洋動閘極電極 之電介質材料。氮化發组人—翁办 匕/，、且口一氧化矽已知可於加強式電晶 體之控制閘極電極與通道區間提供滿意的電介質分隔，同 時具有足夠儲存電荷的電力特徵。 經濟部智慧財產局員工消費合作社印製 製造浮動f甲1極電極之一項f要電纟質材料為氧化物_ 氮化物-氧化物（ΟΝΟ)結構。程式規劃期間，電荷由〇Ν〇 結構的基材移轉至氮化矽層。電壓施加至閘極及汲極，形 成垂直及橫向電場，其加速電子順著通道長度方向移動速 度。當電子沿通道移動時部分電子獲得足夠能量可跳越底 層一氧化矽層之電位障壁而變成被捕捉於氮化矽層。由於 接近汲極的電場最強，故電子被捕捉於接近汲極區。反相 施加於源極及汲極的電位將使電子於相反方向順著通道移 動而變成注入接近源極區的氮化矽層。由於氮化矽不具導 電性’故導入氮化矽層的電荷傾向於維持於侷限化。如此 依據施加的電壓電位而定，電荷可儲存於單一連續氮化矽 層的多個分立區。 非依電性記憶體設計時利用電子儲存於氮化矽層的侷 限化性質，已經設計出記憶體電路，其利用電荷儲存於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 3 91660 523815 A7 五、發明說明（4 ) ΟΝΟ層的兩區。此種類型之非佑雷祕 頸孓羿依電性C憶體裝置稱作為二 位元EEPROM。二位元EEPR〇M可儲存如同_ 體陣列之習知EEPR0M之資訊量的兩倍。一左一右位元儲 存於氮化梦層之實體不同區，接近各記憶體晶格之左區及 右區。然後程式規劃方法用以讓二位元同時進行程式規劃 及讀取。記憶體晶格之二位元可經由施加適當抹消電壓至 閘極以及施加至源極或沒極區而個別抹消。 訂 雖然晚近EEPROM技術的進展已經可讓記憶體設計時 使用二位元資料儲存’而讓EEpR〇M陣列的記憶體容量加 ，’但此種裝置内部材料層的製造上仍㈣在有多種挑 戰。特W ΟΝΟ層必須小心製造以防形成於〇n〇層内部提 供電㈣漏路徑的介面狀態。如此_製造技術的進展 為確保二位元EEPR0M裝置使用#刪結構的適當電隔 離所需。 [發明概述] 線 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 本發明為一種於二位元EEpR〇M裝置製造浮動 閘極電極之方法。使用〇Ν〇浮動閘極電極製造二位元 EEPROM裝置要求形成高品質〇Ν〇結構。原因在於二位 元EEPROM裝置的適#發揮功能要求⑽〇結構内部的偈 限化電荷儲存。特別頂氧化物層必須具有足夠使電荷陷阱 的形成減至最低的密度。電荷陷阱形成於頂氧化物層可能 導致非期望的電荷洩漏於頂氧化物層，以及洩漏於頂氧化 物層與下方氮化矽層間的介面。於適當形成之結構 I中王4電荷皆係儲存於氮化矽層。經由製造高品質頂氧 本紙張尺度適用中關冢標準（CNS)A4 ‘格⑵q χ挪公爱） 4 9膽 經濟部智慧財產局員工消費合作社印製 523815 A7
五、發明說明（5 ) :物層，〇N〇結構之儲存電荷保持侷限化於氮化矽層的預 定區内部。 種开> 式中’ ΟΝΟ浮動閘極電極的製法包括提供半導 體基材，以及熱生長第一半導體基材上。然後氮化矽層形 成於第一氧化矽層上。然後第二氧化矽層形成而覆蓋於氮 化矽層上，第二氧化矽層係使用高溫氧化物（ΗΤΟ)沉積法 形成。高溫氧化物沉積法係於約7〇〇至約8〇〇°c之溫度進 行。 [圖式之簡單說明] 第1圖以剖面圖說明根據本發明製造之半導體基材之 一部分’含有一浮動閘極電晶體其結合一 ΟΝΟ結構；以 及 第2至4圖以剖面圖說明根據本發明製造όνο結構之 製程步驟。 需瞭解為求簡化說明及清晰，附圖顯示各元件不必照 比例繚製。例如部分元件的尺寸被相對於彼此誇大以求清 晰。進一步若視為適當，各圖中參考編號可重複俾指示對 應的元件。 [車父佳具體實施例之詳細說明] 第1圖以剖面圖顯示一種適合用於二位元EEPROM裝 置之浮動閘極電晶體1 〇。浮動閘極電晶體1 〇包括源極/汲 極區12及14位於半導體基材〖6且由一通道區18隔開。 第一及第二位元線氧化物區2〇及22分別覆於源極/汲極區 12及14上。控制閘極電極24覆蓋於通道區18上且由ΟΝΟ -----·---·----------- 丨訂---------線1^1 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 5 91660 523815 A7 五、發明說明（6 ) 、、口構26隔開。控制閘極電極24及⑽〇結構％形成堆疊 閘極結構。 ΟΝΟ結構26包括第一氧化矽層28覆於通道區18上 方氮化矽層3〇覆於第一氧化矽層28上方。第二氧化矽 層（或頂氧化物層）32覆於氮化矽層3〇上方。 斤動閘極電晶體丨〇操作時，電壓施於控制閘極電極 2/以及施於源極/汲極區丨2及丨4，造成電荷由源極/汲極 區12及14傳播跨通道區18。一旦電荷遭遇夠強的垂直電 場，則電荷被注入或由通道區18穿隧進入氮化矽層3〇。 舉例言之，依據施加於控制閘極電極24以及施加於源極/ 汲極區12及14之特殊電壓位準而定，電荷34移轉至氮化 矽層30且侷限於源極/汲極區12或源極/汲極區14附近。 業界人士瞭解二位元EEPR〇M裝置發揮適當功能必然 要求電何34保持隔離於其最初被導入的氮化矽層％該 區電荷34適當維持於氮化矽層30之侷限區對二位元 EEPROM裝置發揮適當性能具有關鍵重要性。特別 結構26品質必須可使第一及第二氧化矽層“及32與氮化 石夕層3間的介面減至最低。此夕卜，第=氧化石夕層μ必須具 有夠高密度，因此於氧化矽材料内部之電荷陷阱位置減 最低。 碑 一根據本發明，ΟΝΟ結構26内部之電荷茂漏經由形 高品質頂氧化物層而減至最低。藉本發明所得較低電荷 漏以及改良浮動閘極電晶體性能經由根據本發明進:〉 ΟΝΟ製造過程將更為明瞭。 行之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂---------線 | 經濟部智慧財產局員工消費合作社印製 91660 6 經濟部智慧財產局員工消費合作社印製 523815 A7 ^ ^---- 五、發明說明（7 ) ~ 參照圖2，第一氮化石夕層2 8报士 a费# 8形成而覆蓋於半導體基材 16表面上。較佳半導體基材16為單μ基材。半導體美 材16具有先前經處理而去除碎層及天然氧化物之上表面 I6。較佳第—氧切層28係於升高溫度於乾分子氧存在下 精熱乳化表面36形成。較佳氧化過程係於約_至約ιι〇〇 °〇溫度進行。氧化處理形絲切層，較佳具有厚度約5〇 至約150埃，及更佳具有厚度約1〇〇_。氧化處理可以批 次型熱氧化爐或另外於單-晶圓氧化裝置進行。 形成第-氧化石夕層28後，氮化石夕層3〇形成而覆蓋於 第~氧化㈣28上’如第3圖說明。較佳氮化石夕層則 利用快速熱化學氣相沉積(RTCVD)方法形成。方法 係於約700至約800 c之溫度進行。氮化石夕材料係經由氨 ⑽3)與二氯石夕统（㈣讯）或石夕燒（SlH4)反應形成。該方法 進行一袄時間且於足夠形成氮化矽層較佳具有厚度約 至約1 50埃，及更佳約i〇〇埃的氣體流速進行。本發明之 一具體實施例中，4係以約每分鐘一標準升（slpm)之流速 被導入RTCVD |置内，以及二氯石夕烧或石夕烧係以約％至 約50母刀鐘;f示準立方厘米（sccm)之流速被導入。rtcvd 方法係以三步驟進行，包括初步溫度升高步驟、沉積步驟、 冷卻步驟。較佳基材16於RTC VD裝置之總停駐時間約3 分鐘。較佳氮化矽層之步驟於約2分鐘完成。 另外’氮化石夕層30可利用低壓化學氣相沉積（LPcvd) 方法形成。替代方法中，氮化矽可於批次沉積裝置形成。 LPCVD方法較佳係於約2〇〇至約5〇〇毫托耳（mt〇rr)之壓力 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) 職" J . --------^---------^ AW (請先閱讀背面之注音5事項再填寫本頁) 523815 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（8 ) 於700至800°C溫度使用氨氣以及二氯矽烷或矽烷氣體進 行。 形成氮化矽層30後，第二氧化矽層32形成而覆蓋於 氮化矽層30上，如第4圖所示。根據本發明，第二氧化矽 層32係藉RTCVD或LPCVD方法形成。第二氧化矽層32 係使用氧化亞氮（NW)以及二氯矽烷於rtcvD裝置形成 RTCVD方法較佳係於約700至約800°C溫度進行經歷約
分鐘的總處理時間。類似用以沉積氮化碎層之rtcvD 方法，使用三步驟沉積順序包括溫度升高步驟、沉積步驟 及冷卻步驟。於RTCVD裝置之總處理時間約3分鐘。較 佳沉積步驟其間使用約丨至約3 slpm&更佳約2 81?111氧 化亞氮。此外使用約25至約75sccm&更佳約5〇sccm二 氯矽烷。RTCVD方法形成氧化矽層具有較佳厚度約5〇至 約ISO埃及更佳約1〇〇埃。LPCVD方法中，第二氧化物於 批次型爐内於700至80(TC溫度沉積於氮化物上。 前述形成氮化石夕層及頂氧化物層二者之rtcvd處理 可有利地提供原位處理用以循序形成個別層於〇恥社 構。特別’以循序原位沉積順序形成氮切層⑽及第二二 化咬層32可減少說切/氧化石夕介面的污染。料，= 少=控制的天然氧化作用，俾確保單純高密度氧声 沉積於氮化石夕層3 〇上。 s 本發明之主要特徵方面包括於氮化矽層3 = '氣氛之條件下，循序形成氮切層3q及第二氧化= 。乳切層3二冗積於第一氧化石夕層以後’基材“係： _尺度顧_家標準格⑽x 297公爱_3 8 91660 (請先閱讀背面之注意事項再填寫本頁) --------^--------- 523815 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 B7 五、發明說明（9 ) 真空條件下移送至氧化物沉積腔室内而基材未暴露於周圍 氣氛。另外，晶圓移轉過程中，可導入正壓惰性氣體氣氛。 原位氮化物及氧化物沉積反應可於批次型LPCVD系統進 行。 業界人士瞭解存在有多種手段可確保氮化矽層於 第二氧化矽層32的沉積之前不會暴露於周圍氣氛。例如使 用叢集/工具裝置，其中半導體基材16係於連續真空環境 下或正壓惰性氣體氣氛下，由氮化物沉積腔室移轉至氧化 物沉積腔室。另外，氮化物沉積過程及氧化物沉積過程可 於單一沉積腔室進行，該單一沉積腔室配置成可容納各種 處理氣體。如此所有此等變化及修改意圖皆涵蓋於本發明 之範圍。 形成ΟΝΟ結構26後，經由沉積一層閘極形成材料於 第二氧化矽層32上而完成第i圖所示堆疊閘極結構。然後 進行光刻術圖案化以及蝕刻處理，俾界定控制閘極電極Μ 以及ΟΝΟ浮動閘極電極。業界人士瞭解多種閘極形成材 料可用於製造控制閘極電極24。例如控制閘極電極Μ可 使用多晶矽、非晶矽、耐熱金屬矽化物等形成。 如此根據本發明揭* 一種於一種二位元eepr〇m裝置 製造-種ΟΝΟ浮動閘極電極之方法，其全然可提供前文 說明之各項優點。雖然已經參照特定具體實施例說明本發 明’但本發明絕非囿限於此等具體實施例。業界人士瞭解 可未悖離本發明之精義做出多種修改及變化。例如组成 .ΟΝΟ結構之各層厚度可與此處揭示厚度不同。因此預期戶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ;---*------------t---------^ (請先閱讀背面之注音？事項再填寫本頁) 523815 A7 _B7__ 五、發明說明（10 ) 有此等落入隨附之申請專利範圍及其相當範圍之此等變化 及修改皆係含括於本發明。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 10 91660
Claims (1)
- 523815 A8 B8 C8 D8 、申請專利範圍 1 · 種於一個二位元EEPROM裝置製造一種ΟΝΟ浮動閘 極電極之方法，包含下列步驟· (請先閱讀背面之注意事項再填寫本頁) 提供一半導體基材； 熱生長一層第一氧化矽層覆蓋於半導體基材上； 形成一層氮化矽層覆於第一氧化矽層上；以及 使用高溫氧化物沉積方法沉積一層第二氧化矽層 覆於氮化矽層上， 其中高溫氧化物沉積處理係於約700至約800°C之 >皿度進行。 2·如申請專利範圍第1項之方法，其中沉積第二氧化物層 之步驟包括使用氧化亞氮以及第二種選自矽烷及二氯 石夕燒組成的組群之氣體進行低壓化學氣相沉積。 3·如申請專利範圍第2項之方法，其中沉積第二氧化物層 之步驟包含使用由〇·5至約2 slpm氧化亞氮以及約1〇 至約50 sccm第二氣體進行低壓化學氣相沉積。 經濟部智慧財產局員工消費合作社印製 4·如申請專利範圍第1項之方法，其中沉積第二氧化物層 之步驟包含使用氧化亞氮以及二氣矽烷進行快速熱化 學氣相沉積。 5·如申請專利範圍第4項之方法，其中沉積第二氧化物層 之步驟包括使用約1至約3 slpm氧化亞氮及約25至約 75 Secm二氣矽烷進行快速熱化學氣相沉積而形成一層 厚約50至約150埃之氧化矽層。 6 ·如申请專利範圍第1項之方法，其中沉積氮化石夕層之步 驟包各使用約0.5至約2 slpm氨及約20至約50 seem 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11 91660 經濟部智慧財產局員工消費合作社印製 523815 一 —_____ 六、申請專利範圍 一種選自；5夕燒及二氯矽烷之第二氣體進行快速熱化學 氣相沉積。 7·如申請專利範園第1項之方法，其中形成氮化矽層之步 驟以及沉積第二氧化矽層之步驟包含一種選自RTCVD 以及LPCVD之方法，其中氮化矽層及第二氧化矽層皆 係於未暴露於周圍氣氛之條件下於處理裝置内部形 成。 8· 一種於一個二位元EEPROM裝置製造包括一 ΟΝΟ浮動 閉極電極之堆疊閘極結構之方法，包含下列步驟· 提供一半導體基材具有一層第一位元線氧化物層 以及層第二位元線氧化物層其間係由一基材表面區 隔開； 形成一層0Ν0層於基材表面區上，形成方式為首 先’係經由熱生長第一氧化矽層於基材表面區上；其 次’形成第二氧化矽層覆於第一氧化矽層上；以及第 二’使用高溫氧化物沉積方法沉積第二氧化矽層於氮化 碎層上， 其中高溫氧化矽沉積方法係於約700至約800°C之 溫度進行； 沉積一層閘極電極層於ΟΝΟ層上；以及 形成一堆疊閘極結構於基材表面區上， 其中該堆疊閘極結構包括一控制閘極電極覆於一 ΟΝΟ浮動閘極電極上。 9.如申請專利範圍第8項之方法，其中沉積第二氧化物層 Ί —— ！%------- 丨訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 12 91660 523815 8888 ABCD 六、申請專利範圍 之步驟包括使用氧化亞氮以及第二種選自矽烷及二氯 矽烷組成的組群之氣體進行低壓化學氣相沉積。 (請先閱讀背面之注意事項再填寫本頁) 1〇·如申請專利範圍第9項之方法，其中沉積第二氧化物層 之步驟包含使用由〇·5至約2 sipm氧化亞氮以及約1〇 至約50 sccm第二氣體進行低壓化學氣相沉積。 11·如申請專利範圍第8項之方法，其中沉積第二氧化物層 之步驟包含使用氧化亞氮以及二氯矽烷進行快速熱化 學氣相沉積。 12 ·如申明專利範圍第11項之方法，其中沉積第二氧化物 層之步驟包括使用約1至約3 slpm氧化亞氮及約25至 約75 SCCm二氯矽烷進行快速熱化學氣相沉積而形成一 層厚約50至約150埃之氧化矽層。 13·如申請專利範圍第8項之方法，其中沉積氮化矽層之步 驟包含使用約1 slpm氨及約3〇至約5〇 seem 一種選自 矽烷及一氯矽烷之第二氣體進行快速熱化學氣相沉 積。 經濟部智慧財產局員工消費合作社印製 14·如申請專利範圍8項之方法，其中形成氮化矽層之步驟 以及沉積第二氧化矽層之步驟包含一種選自RTc 以 及LPCVD之方法，其中氮化矽層及第二氧化矽層皆係 於未暴露於周圍氣氛之條件下於處理裝置内部形成。 15.—種於一個二位元EEPr〇m裝置製造一種〇N〇浮動閘 極電極之方法，包含下列步驟： 提供一半導體基材具有一矽表面區； 熱生長氧化梦層覆於該表面區上；以及 91660 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 13 523815申請專利範圍 經濟部智慧財產局員工消費合作社印製 使用選自RTC VD以及LPC VD組成的組群中之_ 種沉積方法’沉積一層氮化矽層於氧化矽層上以及―： 頂氧化矽層； 層 其中該氮化矽層&該頂氧化矽層係、於 圍氣氛之條件下循序沉積；以及 於周 其中沉積處理係於約7〇〇至約8〇〇。 Si::…項之方法，其中沉積第二氧:二 步驟包含使用約1至約3响氧化亞氮及約25 75 SCCm 一氣碎貌之rtcvd方法而形成厚度約％ 150埃之氧化矽層。 主約 17·如申請專利範圍16項之方法，其中RTCVD方法包含三 '貭序匕括溫度升向步驟、一沉積步驟經歷約i八 鐘以及一冷卻步驟。 刀 R如申請專利㈣^項之方法，其中使用灯咖方法沉 積虱化矽層之步驟包含使用約丨Slpm氨及約％至約Μ seem之一種選自矽烷及二氣矽烷組成的組群之第二氣 體。 '、 19·如申明專利範圍18項之方法其中rtcvd方法包含三 v驟順序包括-溫度升高步驟、—沉積步驟經歷約2分 鐘以及一冷卻步驟。 级如申請專利範圍19項之方法，其中rtcvd方法形成氮 化矽層至約50至約150埃厚度以及頂氧化矽層至約5〇 至約150埃厚度。 丨21.如申請專利範圍15項之方法，其中沉積方法包含使用 ΐ紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公复-)---— - I ^1 ϋ n n 1 I ϋ ϋ ϋ I —Bi m ϋ n n n n n n ^ w R n ft— ϋ n I 1 I I i I I ϋ ϋ ϋ ϋ ϋ mmmmm n n (請先閱讀背面之注意事項再填寫本頁) 91660 523815 A8 B8 C8 D8 六、申請專利範圍 批次型爐之LPCVD。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 15 91660
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Cited By (1)
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|---|---|---|---|---|
| TWI603432B (zh) * | 2014-04-30 | 2017-10-21 | 惠普發展公司有限責任合夥企業 | 積體電路 |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US20020102797A1 (en) * | 2001-02-01 | 2002-08-01 | Muller David A. | Composite gate dielectric layer |
| US6562491B1 (en) | 2001-10-15 | 2003-05-13 | Advanced Micro Devices, Inc. | Preparation of composite high-K dielectrics |
| US6559014B1 (en) | 2001-10-15 | 2003-05-06 | Advanced Micro Devices, Inc. | Preparation of composite high-K / standard-K dielectrics for semiconductor devices |
| US7115469B1 (en) | 2001-12-17 | 2006-10-03 | Spansion, Llc | Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process |
| US6790755B2 (en) | 2001-12-27 | 2004-09-14 | Advanced Micro Devices, Inc. | Preparation of stack high-K gate dielectrics with nitrided layer |
| KR100426488B1 (ko) * | 2001-12-29 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래시 메모리 셀과 그 제조 방법 및 프로그램/소거/독출방법 |
| US7031196B2 (en) * | 2002-03-29 | 2006-04-18 | Macronix International Co., Ltd. | Nonvolatile semiconductor memory and operating method of the memory |
| US7094707B1 (en) * | 2002-05-13 | 2006-08-22 | Cypress Semiconductor Corporation | Method of forming nitrided oxide in a hot wall single wafer furnace |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6885590B1 (en) * | 2003-01-14 | 2005-04-26 | Advanced Micro Devices, Inc. | Memory device having A P+ gate and thin bottom oxide and method of erasing same |
| US6912163B2 (en) * | 2003-01-14 | 2005-06-28 | Fasl, Llc | Memory device having high work function gate and method of erasing same |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6822284B2 (en) * | 2003-04-16 | 2004-11-23 | Macronix International Co., Ltd. | ONO dielectric for memory cells |
| CN1316574C (zh) * | 2003-06-11 | 2007-05-16 | 旺宏电子股份有限公司 | Ono介电质及其制造方法 |
| JP4449374B2 (ja) * | 2003-09-04 | 2010-04-14 | 株式会社日立製作所 | 半導体装置 |
| US7164177B2 (en) * | 2004-01-02 | 2007-01-16 | Powerchip Semiconductor Corp. | Multi-level memory cell |
| EP1553635A1 (en) * | 2004-01-08 | 2005-07-13 | Macronix International Co., Ltd. | Nonvolatile semiconductor memory and operating method of the memory |
| US7390718B2 (en) * | 2004-02-20 | 2008-06-24 | Tower Semiconductor Ltd. | SONOS embedded memory with CVD dielectric |
| KR100525448B1 (ko) * | 2004-04-30 | 2005-11-02 | 동부아남반도체 주식회사 | 플래시 메모리 소자의 제조 방법 |
| KR100596484B1 (ko) * | 2004-05-31 | 2006-07-03 | 삼성전자주식회사 | 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의제조방법 |
| US7518179B2 (en) | 2004-10-08 | 2009-04-14 | Freescale Semiconductor, Inc. | Virtual ground memory array and method therefor |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| CN100382282C (zh) * | 2004-10-20 | 2008-04-16 | 力晶半导体股份有限公司 | 非挥发性存储单元的制作方法 |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US7804126B2 (en) | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7394686B2 (en) * | 2005-07-25 | 2008-07-01 | Freescale Semiconductor, Inc. | Programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7642594B2 (en) * | 2005-07-25 | 2010-01-05 | Freescale Semiconductor, Inc | Electronic device including gate lines, bit lines, or a combination thereof |
| US7619270B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Electronic device including discontinuous storage elements |
| US7256454B2 (en) * | 2005-07-25 | 2007-08-14 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements and a process for forming the same |
| US7262997B2 (en) * | 2005-07-25 | 2007-08-28 | Freescale Semiconductor, Inc. | Process for operating an electronic device including a memory array and conductive lines |
| US7285819B2 (en) * | 2005-07-25 | 2007-10-23 | Freescale Semiconductor, Inc. | Nonvolatile storage array with continuous control gate employing hot carrier injection programming |
| US7582929B2 (en) * | 2005-07-25 | 2009-09-01 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements |
| US7619275B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Process for forming an electronic device including discontinuous storage elements |
| US7314798B2 (en) * | 2005-07-25 | 2008-01-01 | Freescale Semiconductor, Inc. | Method of fabricating a nonvolatile storage array with continuous control gate employing hot carrier injection programming |
| US20070020840A1 (en) * | 2005-07-25 | 2007-01-25 | Freescale Semiconductor, Inc. | Programmable structure including nanocrystal storage elements in a trench |
| US7112490B1 (en) * | 2005-07-25 | 2006-09-26 | Freescale Semiconductor, Inc. | Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7250340B2 (en) * | 2005-07-25 | 2007-07-31 | Freescale Semiconductor, Inc. | Method of fabricating programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US20070048936A1 (en) * | 2005-08-31 | 2007-03-01 | Jongoh Kim | Method for forming memory cell and periphery circuits |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7592224B2 (en) | 2006-03-30 | 2009-09-22 | Freescale Semiconductor, Inc | Method of fabricating a storage device including decontinuous storage elements within and between trenches |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7838922B2 (en) * | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
| US7651916B2 (en) * | 2007-01-24 | 2010-01-26 | Freescale Semiconductor, Inc | Electronic device including trenches and discontinuous storage elements and processes of forming and using the same |
| US7572699B2 (en) * | 2007-01-24 | 2009-08-11 | Freescale Semiconductor, Inc | Process of forming an electronic device including fins and discontinuous storage elements |
| US9406683B2 (en) | 2014-12-04 | 2016-08-02 | International Business Machines Corporation | Wet bottling process for small diameter deep trench capacitors |
| US9218978B1 (en) | 2015-03-09 | 2015-12-22 | Cypress Semiconductor Corporation | Method of ONO stack formation |
| US9824895B1 (en) | 2016-09-27 | 2017-11-21 | Cypress Semiconductor Corporation | Method of integration of ONO stack formation into thick gate oxide CMOS flow |
| CN109003879B (zh) * | 2017-06-06 | 2021-03-19 | 中芯国际集成电路制造(上海)有限公司 | 栅介质层的形成方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3032364C2 (de) | 1980-08-28 | 1987-11-12 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Elektrisch programmierbarer Halbleiter-Festwertspeicher und Verfahren zu seiner Herstellung |
| JPS58500683A (ja) | 1981-05-11 | 1983-04-28 | エヌ・シ−・ア−ル・コ−ポレ−シヨン | 閾値変更可能半導体メモリ−装置 |
| US5168334A (en) | 1987-07-31 | 1992-12-01 | Texas Instruments, Incorporated | Non-volatile semiconductor memory |
| US5120672A (en) * | 1989-02-22 | 1992-06-09 | Texas Instruments Incorporated | Fabricating a single level merged EEPROM cell having an ONO memory stack substantially spaced from the source region |
| US5104819A (en) * | 1989-08-07 | 1992-04-14 | Intel Corporation | Fabrication of interpoly dielctric for EPROM-related technologies |
| US5467308A (en) * | 1994-04-05 | 1995-11-14 | Motorola Inc. | Cross-point eeprom memory array |
| US5619052A (en) * | 1994-09-29 | 1997-04-08 | Macronix International Co., Ltd. | Interpoly dielectric structure in EEPROM device |
| ATE249099T1 (de) * | 1995-06-16 | 2003-09-15 | Imec Inter Uni Micro Electr | Vertikale misfet-bauelemente, cmos- prozessintegration, ram-anwendungen |
| JPH09283642A (ja) * | 1996-04-18 | 1997-10-31 | Sony Corp | Ｍｏｉｏｓ構造の形成方法 |
| KR100255512B1 (ko) * | 1996-06-29 | 2000-05-01 | 김영환 | 플래쉬 메모리 소자 제조방법 |
| JP3915154B2 (ja) * | 1996-12-16 | 2007-05-16 | ソニー株式会社 | 半導体不揮発性記憶装置及びその製造方法 |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US5972804A (en) * | 1997-08-05 | 1999-10-26 | Motorola, Inc. | Process for forming a semiconductor device |
| JPH11111871A (ja) * | 1997-10-06 | 1999-04-23 | Seiko Epson Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6074917A (en) * | 1998-06-16 | 2000-06-13 | Advanced Micro Devices, Inc. | LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices |
| US6063666A (en) * | 1998-06-16 | 2000-05-16 | Advanced Micro Devices, Inc. | RTCVD oxide and N2 O anneal for top oxide of ONO film |
-
1999
- 1999-10-25 US US09/426,672 patent/US6265268B1/en not_active Expired - Lifetime
-
2000
- 2000-10-16 EP EP00970962A patent/EP1234324B1/en not_active Expired - Lifetime
- 2000-10-16 JP JP2001534193A patent/JP4907815B2/ja not_active Expired - Fee Related
- 2000-10-16 KR KR1020027005319A patent/KR100784472B1/ko not_active IP Right Cessation
- 2000-10-16 AT AT00970962T patent/ATE341832T1/de not_active IP Right Cessation
- 2000-10-16 DE DE60031155T patent/DE60031155T2/de not_active Expired - Lifetime
- 2000-10-16 CN CNB00814074XA patent/CN100447953C/zh not_active Expired - Lifetime
- 2000-10-16 WO PCT/US2000/028696 patent/WO2001031695A1/en active IP Right Grant
- 2000-10-18 TW TW089121772A patent/TW523815B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI603432B (zh) * | 2014-04-30 | 2017-10-21 | 惠普發展公司有限責任合夥企業 | 積體電路 |
| US11038033B2 (en) | 2014-04-30 | 2021-06-15 | Hewlett-Packard Development Company, L.P. | Integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60031155T2 (de) | 2007-07-05 |
| CN100447953C (zh) | 2008-12-31 |
| ATE341832T1 (de) | 2006-10-15 |
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| WO2001031695A1 (en) | 2001-05-03 |
| KR100784472B1 (ko) | 2007-12-11 |
| US6265268B1 (en) | 2001-07-24 |
| CN1378703A (zh) | 2002-11-06 |
| JP2003513445A (ja) | 2003-04-08 |
| DE60031155D1 (de) | 2006-11-16 |
| JP4907815B2 (ja) | 2012-04-04 |
| EP1234324B1 (en) | 2006-10-04 |
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