TWI603432B - 積體電路 - Google Patents

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TWI603432B TW104113752A TW104113752A TWI603432B TW I603432 B TWI603432 B TW I603432B TW 104113752 A TW104113752 A TW 104113752A TW 104113752 A TW104113752 A TW 104113752A TW I603432 B TWI603432 B TW I603432B
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文豪 姚
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Description

積體電路 發明領域
本發明係有關於積體電路。
發明背景
積體電路一般包括被製造成單一單元的多個電子組件，例如電阻器、電容器、二極體、及電晶體。因為相較於離散電路之較低的成本、較小的尺寸、及增強的效能，積體電路在電子裝置中已成為幾乎無所不在。例如消費性電子產品、汽車、計算系統、以及與該等計算系統相關連的其他裝置，許多電子裝置包括用以執行各種任務的積體電路。於是，各種積體電路可取決於將被執行的後端任務而具有變動的組態。
發明概要
依據本發明之一實施例，係特地提出一種積體電路，其包含：一第一金屬層；一電介質層；以及透過該電介質層而電容耦合至該第一金屬層的一第二金屬層，其中該第二金屬層包含一電子洩漏路徑，其用以提供在一預定 洩漏時段中從該第二金屬層之電荷洩漏。
100‧‧‧積體電路
105‧‧‧第一金屬層
110‧‧‧第二金屬層
115‧‧‧電介質層
120‧‧‧主體電子部分
125‧‧‧鄰近部分
130‧‧‧中間部分
200‧‧‧積體電路
205‧‧‧半導體基體層
207‧‧‧p-摻雜區域
210‧‧‧源極接面
215‧‧‧汲極接面
220‧‧‧氧化層
225‧‧‧多閘極層
230‧‧‧閘極電介質層
235‧‧‧第二金屬層
240‧‧‧金屬梁
245‧‧‧光阻劑
250‧‧‧突出
300‧‧‧積體電路
305‧‧‧第二金屬層
310‧‧‧金屬梁
係參考隨附圖式提供詳細說明。於該等圖式中，參考編號的最左邊的數字識別該參考編號第一次出現於其中的圖式。相同的編號係使用於所有圖式中以參照相似的特徵及組件。
圖1例示說明根據本標的之範例的一積體電路的橫截面圖。
圖2a例示說明根據本標的之範例一橫截面圖，描述該積體電路的各層。
圖2b及2c例示說明根據本標的之範例的該積體電路的一第二金屬層。
圖3例示說明根據本標的之另一範例的該積體電路的一第二金屬層。
較佳實施例之詳細說明
根據本標的之一範例，係敘述例如記憶體晶片的一積體電路。例如依電性及不變性記憶體晶片的該積體電路可被使用於例如消費性電子產品、計算裝置、及其他電子裝置之中。該積體電路可包括一第一金屬層、以及透過一電介質層電容耦合至該第一金屬層的一第二金屬層。於一範例中，該第一金屬層可與一控制閘相關聯，該第二金屬層可與一浮閘相關聯。該第二金屬層可包括一主體電子部分、以及鄰近該主體電子部分的一部分，此部分亦參照 為鄰近部分。
於一範例中，該主體電子部分被形成，使得正的 電容耦合比得以達到。該電容耦合比為該控制閘與該浮閘之間的一電容和該浮閘與一半導體基體層之間的一電容的比率，該半導體基體層具有一源極接面及汲極接面。該主體電子部分可與該鄰近部分分隔一預定距離。
當施加一電荷至該積體電路中的一對應位元 時，該主體電子部分可包括自由電子。於一個範例中，該積體電路的每一位元可具有一對應的第一金屬層、該第二金屬層、以及該半導體基體層。因此，當施加電荷至與該位元相關聯的該汲極接面時，該位元可被充電。一旦充電，來自該主體電子部分之儲存的電子會透過一電子洩漏路徑，在一預定洩漏時段中洩漏至該鄰近部分。
該電子洩漏路徑可被提供於該主體電子部分與 該鄰近部分之間。於一範例中，可藉由形成於該第二金屬層中的該主體電子部分與該鄰近部分之間的一或多個金屬梁(stringer)之方式，來提供該電子洩漏路徑。於一個範例中的該電子洩漏路徑之橫截面可決定該預定洩漏時段之期間。再者，在該該預定洩漏時段中，等電荷、電子之洩漏可將該積體電路的一對應位元之狀態從程式化狀態改變至非程式化狀態。在傳統的不變性記憶體晶片中施加的電荷可被儲存相當長的時段，典型地約為數年，與傳統的不變性記憶體晶片相比，該預定洩漏時段可例如約為數秒、數分鐘、或數小時。
於是，否則可將電荷儲存較長的一位元在該預定 洩漏時段中會失去電荷。因此，於一範例中，例如依電性記憶體晶片及不變性記憶體晶片的一記憶體晶片可具有一或多個位元，可於一對應的預定洩漏時段中改變狀態。該等所述之積體電路可被使用於各種應用，舉例來說，用於檢查消耗品上電路的品質，消耗品例如為包括墨水匣及滴定列印頭的列印匣。再者，於一個範例中，該等傳統的系統及方法可被使用於測試並程式化本積體電路，藉此使得在沒有招致額外成本的情況下方便將本積體電路使用於各種裝置中。
該等上述積體電路進一步敘述於該等圖式與下 面相關聯的敘述中。應注意的是，該等敘述及圖式僅僅例示說明本標的之原理。因此將可察知的是，儘管未於此明確地敘述或顯示，體現本標的之原理的各種配置可從該敘述中被策想出並且包括在其範圍之內。
圖1例示說明根據本標的之範例的一積體電路 100的橫截面圖。於一範例中，該積體電路100可為一不變性記憶體晶片，例如為一可電子程式化唯讀記憶體(EPROM)晶片。於另一範例中，該積體電路可包括複數個可程式化位元。如例示說明的，該積體電路100可包括一第一金屬層105，其透過一電介質層115電容耦合至一第二金屬層110。 為了解釋之目的，當從上到下來敘述該積體電路時，第一個遭遇到的金屬層係參照為該第一金屬層105，且隨後的金屬層係參照為該第二金屬層110。
於一範例中，該第二金屬層110可包括一主體電 子部分120、以及鄰近該主體電子部分120的另一部分，此部分亦參照為鄰近部分125。該主體電子部分120及該鄰近部分125可分隔對應一中間部分130的一距離。該中間部分130可包括作為電子洩漏路徑的一金屬連接。可藉由該主體電子部分120與該鄰近部分125之間的一或多個金屬梁(未顯示於圖1中)之方式來提供該該金屬連接。因此，該主體電子部分120可透過該金屬連接(亦即，該電子洩漏路徑)而耦合至該鄰近部分125。該電子洩漏路徑可提供從該主體電子部分120至該鄰近部分125之電子的洩漏。於一範例中，該電子洩漏路徑可被提供作為該中間部分130的一或多個金屬梁。該電子洩漏路徑及該等金屬梁將參考圖2a至2c及圖3來詳細討論。
再者，透過該電子洩漏路徑之該等電子的洩漏係 於一預定洩漏時段中完成。此依次會導致該積體電路100的一位元之狀態的改變。於一種情況下，可針對該積體電路100中的複數個位元中的每一者提供一電子洩漏路徑。於所述情況下，對應每一這樣的位元之該第二金屬層110可包括藉由一金屬連接而耦合至該鄰近部分125的該主體電子部分120，該金屬連接用以提供於對應的預定洩漏時段中之自由電子的洩漏。
圖2a例示說明一橫截面圖，顯示根據本標的之範 例之對應一積體電路200中的一位元的各層。下列敘述已參考EPROM晶片來解釋，然而將可察知的是，於此所討論之 原理雖然僅有幾個變化，但也可擴展至其他積體電路，於一範例中，該積體電路200包括一半導體基體層205，其具有數個n-摻雜區域以及一p-摻雜區域207。該等n-摻雜區域可形成一源極接面210以及一汲極接面215。再者，該p-摻雜區域207的一部分可被提供於該汲極接面215與該源極接面210之間。該半導體基體層205可包含例如矽基體。再者，於一個範例中，該半導體基體層205可具有約675微米的厚度，且該源極接面210與該汲極接面215可具有約1-1.5微米的範圍內之厚度。
在該半導體基體層205頂上，可提供一氧化層 220，依次接著其後為一多閘極層225。該氧化層220可包括例如二氧化矽，並且在一個範例中可具有約700埃(A)的厚度。再者，該多閘極層225在一個範例中可具有約3600A的厚度。該氧化層220可將該多閘極層225電容耦合至該半導體基體層205。在該多閘極層225上方且部份圍繞該多閘極層225與該氧化層220，係提供一閘極電介質層230，依次接著其後為一第二金屬層235。該第二金屬層235可被理解為是該第二金屬層110的一範例實施。該電介質層115可被提供於該第二金屬層235頂上，以將該第二金屬層235耦合至該第一金屬層105。於一個範例中，該閘極電介質層230可包括硼磷矽酸鹽玻璃(BPSG)/無摻雜矽玻璃(USG)或磷矽酸鹽玻璃(PSG)/氧化還原(reox)，並且可具有約10-12KA的厚度。再者，該電介質層115可包括例如四乙氧基矽烷(TEOS)/氮化矽(SIN)或SIN/碳化矽(SiC)，並且在一個範例中可具有 約4-5KA的厚度。
於一範例中，該第一金屬層105可形成該EPROM 晶片的一控制閘，且該第二金屬層235可與該多閘極層225一起形成該浮閘。該第二金屬層235可包括該主體電子部分120及該鄰近部分125，其等之間具有該中間部分130(未標示於圖2a中)。該主體部分120的橫截面可被選擇，使得正的電容耦合比得以維持。如先前所敘述的，該電容耦合比可被理解為該控制閘與該浮閘之間的一電容和該浮閘與該半導體基體層205之間的一電容的比率。於一範例中，該第二金屬層235可包括鋁銅矽合金(AlCuSi)、鉭鋁合金(TaAl)/鋁銅合金(AlCu)，並且可具有約5KA的厚度。再者，該第一金屬層105可包括TaAl/AlCu或Ta/Au，並且在一個範例中可具有約4-5KA的厚度。
於操作中，在該汲極接面215上的一高電壓偏壓 可產生高能電子，且該汲極接面215與該控制閘之間的正偏壓可將一些產生的電子拉至該浮閘。由於越來越多電子被拉至該浮閘之上，導致該浮閘傳導電流之電壓因此增加，且最終，一電壓可變成高於該積體電路200的操作電壓。此導致該浮閘阻止電流並儲存所施加的電荷，亦即，自由電子。
於一範例中，自由電子可被儲存在該主體電子部 分120。所儲存的電子可透過該電子洩漏路徑來洩漏，例如可藉由佈置於該第二金屬層235的該主體電子部分120與該鄰近部分125之間的一金屬梁240之方式來提供該電子洩漏 路徑。於一個範例中，該金屬梁240可由形成該第二金屬層235的組成物來形成。該金屬梁240的形成以及電子的洩漏係參考圖2b與圖2c的敘述來詳細討論。
圖2b例示說明形成於該主體電子部分120與該鄰 近部分125之間的該金屬梁240，圖2c概要地例示說明根據本標的之範例之該積體電路200的第二金屬層235於該金屬梁240的形成之前的橫截面。於一範例中，該金屬梁240可形成如不完全蝕刻製程的殘留物。一般，係為了一積體電路的各層的圖案化而執行蝕刻。為了圖案化該第二金屬層235，係於該第二金屬層235上提供一層光阻劑245。再者，當蝕刻時，光阻劑245的該等區域以及底下的第二金屬層235可被選擇性地移除，以形成該主體電子部分120、該鄰近部分125、以及其等之間的該金屬梁240。於是，當蝕刻時，該第二金屬層235不會完全被蝕刻，且在蝕刻之後的該第二金屬層235的殘留物可形成該金屬梁240。
舉例來說，如圖2c中所例示說明的一突出250在 蝕刻之後即可形成將該鄰近部分125耦合至該主體電子部分120的該金屬梁240。於是，在該金屬梁240的形成中，儲存於該浮閘之中的該等自由電子會洩漏至該鄰近部分125，其作用為電性接地。
再者，該金屬梁240的橫截面可決定該預定洩漏 時段。舉例來說，該金屬梁240的橫截面越大，則透過該電子洩漏路徑之電子的衰變率越高。因此，在製造期間可如此選擇該金屬梁240的橫截面，使得該等電子在該預定洩漏 時段之中從該主體電子部分120中洩露。於一範例中，該金屬梁240的厚度可在數埃至奈米的範圍之內，且該預定洩漏期間可為至少一秒。同樣地，雖然該金屬梁240實質上是薄的，該洩漏路徑的電阻可以是高的，其接著並不會影響該積體電路200的程式化。再者，由於該金屬梁240可以是薄的，一完成的積體電路看起來可與一傳統的積體電路相似。
圖3概要地例示說明根據本標的之範例的該積體 電路300的一部分。相似於該積體電路200，該積體電路300可包括該半導體基體層205(未顯示於圖3中)，其具有該源極接面210(未顯示於圖3中)與該汲極接面215(未顯示於圖3中)，以及該源極接面210。再者，該半導體基體層205亦可包括該p-摻雜區域207(未顯示於圖3中)，其中該p-摻雜區域207的一部分可被提供於該汲極接面215與該源極接面210之間。該積體電路300亦可包括該氧化層220(未顯示於圖3中)、該多閘極層225、以及該閘極電介質層230(未顯示於圖3中)。
該閘極電介質層230接著之後可為一第二金屬層 305，其可透過該電介質層115而被電容耦合至該第一金屬層105。可被理解為是該第二金屬層110的一範例實施之該第二金屬層305可包括該主體電子部分120，當該積體電路300的一對應位元被程式化時，該主體電子部分120包括大量電子。該主體電子部分120可透過該電子洩漏路徑而被耦合至該鄰近部分125。相似於該積體電路200，於本範例中，該主體電子部分120係被選擇，使得正的電容耦合比得以達 到。
於所述範例中，一或多個金屬至金屬連接(未於 圖中顯示)可被提供用以將該主體電子部分120連接至該鄰近部分125。該等金屬連接可以是由與該第二金屬層305同樣的相同材料製成。該等金屬連接之每一者的厚度舉例來說可以低於2微米。再者，該等金屬連接可被提供於該中間部分130之中。於一範例中，該中間部分130可延伸至該電介質層115，或者可延伸穿過該電介質層115至該第一金屬層105，藉此暴露出提供於該主體電子部分120與該鄰近部分125之間的該等金屬連接110。
於蝕刻期間，該主體電子部分120及該鄰近部分 125可被遮罩，同時該中間部分130未被遮罩，藉此暴露出用於蝕刻的該等金屬連接。一旦蝕刻之後，該等金屬連接形成一或多個於該主體電子部分120與該鄰近部分125之間的金屬梁310-1、310-2、...、310-n。該等一或多個金屬梁310-1、310-2、...、310-n可共同參照為金屬梁310。此外，於某些情況，該等金屬連接可被蝕刻，使得一金屬梁310可形成於連續兩個金屬連接之間的一間距。將可察知的是，於蝕刻期間，該等金屬連接的一些或全部可形成一對應的金屬梁310。如此形成的該等金屬梁310的每一者可具有例如於0.2微米至1微米的範圍內之厚度。如上文所討論的，該等金屬梁310可提供從該主體電子部分120至該鄰近部分120之電子的洩漏。
儘管已經以結構特徵及/或方法特有的語言來敘 述對於積體電路的實施，將可理解的是，所附加的該等申請專利範圍並非必然地被限制於該等所述特定特徵或方法。相反地，該等特定特徵及方法係被揭露作為積體電路的範例實施。
100‧‧‧積體電路
105‧‧‧第一金屬層
110‧‧‧第二金屬層
115‧‧‧電介質層
120‧‧‧主體電子部分
125‧‧‧鄰近部分
130‧‧‧中間部分

Claims (15)

  1. 一種積體電路，其包含：一第一金屬層；一電介質層；以及透過該電介質層而電容耦合至該第一金屬層的一第二金屬層，其中該第二金屬層包含一電子洩漏路徑，其用以提供在一預定洩漏時段中從該第二金屬層之電荷洩漏。
  2. 如請求項1之積體電路，其中該電子洩漏路徑的橫截面面積決定該預定洩漏時段。
  3. 如請求項1之積體電路，其中該第二金屬層包含透過該電子洩漏路徑而耦合至一鄰近部分的一主體電子部分，且其中該電子洩漏路徑提供從該主體電子部分至該鄰近部分之電荷洩漏。
  4. 如請求項3之積體電路，其中該第二金屬層包含一包含該電子洩漏路徑的中間部分，該中間部分從該第二金屬層延伸至該第一金屬層與該電介質層的其中一者。
  5. 如請求項3之積體電路，其中該電子洩漏路徑包含至少一個將該主體電子部分連接至該鄰近部分的金屬梁。
  6. 如請求項1之積體電路，其中該積體電路為一可電子程式化唯讀記憶體(EPROM)晶片。
  7. 如請求項1之積體電路，其中該積體電路可包括複數個位元，且其中該電子洩漏路徑係被提供用於該等複數個 位元中的每一者，且其中複數個電子洩漏路徑中的每一者提供在一對應的預定洩漏時段中之電荷洩漏。
  8. 一種積體電路，其包含：一第一金屬層；以及電容耦合至該第一金屬層的一第二金屬層，該第二金屬層包含透過至少一個金屬梁而耦合至一鄰近部分的一主體電子部分，其中該至少一個金屬梁提供從該主體電子部分至該鄰近部分之電荷洩漏。
  9. 如請求項8之積體電路，其中該第二金屬層係布置於一多閘極層頂上並且連接至該多閘極層，且其中該多閘極層與該第二金屬層形成一浮閘。
  10. 如請求項9之積體電路，其中該至少一個金屬梁提供在一預定洩漏時段中從該浮閘之電荷洩漏。
  11. 如請求項8之積體電路，其中該積體電路包括用以將該第一金屬層耦合至該第二金屬層的一電介質層。
  12. 如請求項8之積體電路，其中該至少一個金屬梁的橫截面界定從該主體電子部分至該鄰近部分的電荷洩漏率。
  13. 如請求項8之積體電路，其中該積體電路為一非依電性記憶體晶片。
  14. 如請求項8之積體電路，其中該主體電子部分及該鄰近部分被一中間部分分隔，該至少一個金屬梁係被提供於該中間部分之中。
  15. 如請求項14之積體電路，其中該中間部分從該第二金屬層延伸至一電介質層與該第一金屬層的其中一者。
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