TWI613794B - 可放電式電氣可規劃唯讀記憶體胞元 - Google Patents
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Abstract
本案主體內容有關一種電氣可規劃唯讀記憶體(EPROM)胞元。該EPROM胞元包含一半導體基體和藉由一第一介電層而與該半導體基體分隔之一浮動閘極。一控制閘極透過設置在該浮動閘極和該控制閘極之間的一第二介電層來電容性地耦合於該浮動閘極。在一範例中，該EPROM胞元進一步包含連接至該浮動閘極之一傳導閘極，其中該傳導閘極係用以於一預定洩漏時間期間內洩漏來自該浮動閘極之電荷。
Description
本發明係有關一種可放電式電氣可規劃唯讀記憶體胞元。
諸如消費電子設備、汽車、運算系統和與該運算系統相關聯之其他裝置之許多電子裝置包括積體電路，以執行各種任務。因此，各種積體電路可依要執行的後端任務而定而具有變化的組態。舉例來說，積體電路可形成記憶體晶片以儲存資料。
諸如唯讀記憶體(ROM)晶片、可規劃唯讀記憶體(PROM)晶片、電氣可規劃唯讀記憶體(EPROM)等之積體電路可被用來儲存資料。此種晶片通常包含佈置成一陣列之多個記憶體胞元。該等記憶體胞元可為一高電阻狀態或一低電阻狀態，以分別儲存對應於邏輯「1」或邏輯「0」之一位元的資料。
依據本發明之一可行實施例，係特地提出一種可放電式電氣可規劃唯讀記憶體(EPROM)胞元，其包含一半導體基體；一浮動閘極，其藉由一第一介電層而與該半導
體基體分隔；一控制閘極，其透過設置在該浮動閘極和該控制閘極之間的一第二介電層來電容性地耦合於該浮動閘極；以及一傳導閘極，其連接至該浮動閘極，其中該傳導閘極係用以於一預定洩漏時間期間內洩漏來自該浮動閘極之電荷。
100‧‧‧積體電路
102‧‧‧EPROM陣列
E(R1,C1)、E(R1,C2)…、E(Rn,Cn)‧‧‧EPROM胞元
104-1、104-2、104-3…104-n、200、300‧‧‧(可放電式)EPROM胞元
106-n、206、306‧‧‧浮動閘極
108-n、208、322‧‧‧傳導閘極
202、316‧‧‧控制閘極
204、302‧‧‧半導體基體
210‧‧‧電阻器
304‧‧‧第一介電層
308‧‧‧半導體性多晶矽層
310‧‧‧傳導金屬層
312‧‧‧閘極-介電層
314‧‧‧通孔
318‧‧‧第二介電層
320‧‧‧(共同)金屬層
324‧‧‧金屬通孔
Vp‧‧‧規劃電壓
詳細描述係參照附圖提出。在該等圖式中，一參考號碼之一(或多個)最左邊的數字指出該參考號碼最先出現之圖式。相同號碼係整個於該等圖式中使用來表示類似特徵或構件。
圖1繪示根據本案主體內容之一範例實作態樣之一積體電路。
圖2繪示根據本案主體內容之一範例之一可放電式電氣可規劃唯讀記憶體(EPROM)胞元。
圖3a繪示描繪根據本案主體內容之一範例實作態樣之該可放電式EPROM胞元的各層之一截面視圖。
圖3b繪示根據本案主體內容之另一範例之可放電式EPROM胞元之一概要視圖。
本案主體內容有關例如一記憶體晶片之一積體電路。在一範例中，該記憶體晶片可為一電氣可規劃的唯讀記憶體(EPROM)晶片，其具有一EPROM陣列。一EPROM陣列通常包含呈行與列的一傳導性柵格，其具有設置在該等列與行的每個相交處之一EPROM胞元。每個EPROM胞元
具有兩個閘極，其藉由一介電層而彼此分隔。該等閘極中的一者係叫做一浮動閘極，且另一者係叫做控制閘極。該浮動閘極經由控制閘極鏈接至一對應的列。
該浮動閘極起初沒有電荷，其肇致該EPROM胞元會處於一低電阻狀態，給定邏輯「0」的一值至儲存在該EPROM胞元之一位元。為了改變該位元的值成邏輯「1」，即一高電阻狀態，一規劃電壓係被施加於該EPROM胞元的該控制閘極。該規劃電壓係使得一充足量的電子被推入該浮動閘極，藉此增加該EPROM胞元之一臨界電壓。一旦被規劃，該等電子仍然儲存於該浮動閘極，且該EPROM胞元保持該電荷直至其被進一步重新規劃為止。
根據本案主體內容之一範例實作態樣，描述一種在一預定時間內可耗散該經儲存電荷之可放電式EPROM。更進一步地，根據本案主體內容之一範例實作態樣，也描述一種包含一EPROM陣列之積體電路，其具有設置在該EPROM陣列中的預定位置處之一或更多個可放電式EPROM胞元。
在一範例中，該可放電式EPROM胞元的每一者包含一浮動閘極，其中該浮動閘極係用以當該EPROM胞元被規劃時儲存電子。該浮動閘極係電氣連接至一傳導閘極。該傳導閘極在一預定的洩漏時間期間內使來自該浮動閘極之電子耗散。根據本案主體內容之一範例實作態樣，該傳導閘極可具有一暴露表面，以使當該EPROM胞元被規劃時在該浮動閘極中所累積得到的之電子洩漏。
緣此，可用其它方式將該電荷儲存一實質較長期間之一EPROM胞元，可在預定的洩漏時間期間內失去電荷。在一範例中，包含該EPROM陣列之該等積體電路可具有於該EPORM陣列中的預定位置處所包括的一或更多個可放電式EPROM胞元，其在預定洩漏時間期間內改變狀態。所描述的積體電路可被用於許多應用，例如，用以檢查消耗品上電路的品質，該消耗品例如列印匣，其可包括墨水匣和滴定列印頭。更進一步地，在一範例中，傳統的系統和方法可被用來測試和規劃目前所描述的積體電路，其含有一或更多個可放電式EPROM胞元，藉此使其便於在各種裝置中使用目前的積體電路且不會遭受額外花費。
上文所討論的積體電路和可放電式胞元係於下文之圖式和相關描述中進一步描述。應注意的是，這些描述和圖式僅係例示本案主體內容之原則。從而理解的是，體現本案主體內容的原則之各種佈置雖然沒有在本文中明確地描述或顯示，但是能夠從描述中設計且係被包括在描述的範疇中。
根據本案主體內容之一範例實作態樣，圖1繪示一積體電路100。在一範例中，該積體電路100可為一非依電性記憶體晶片，如一電氣可規劃唯讀記憶體(EPROM)晶片。該EPROM晶片可包括在其它東西中之一EPROM陣列102。該EPROM陣列102包含多個EPROM胞元E(R1,C1)、E(R1,C2)、…、E(Rn,Cn)。如所例示地，EPROM陣列102之EPROM胞元E(R1,C1)、E(R1,C2)…、E(Rn,Cn)係以一柵
格狀方式成多列和多行設置。
在一範例實作態樣中，該EPROM陣列102可包含位設在EPROM陣列102中預定位置處之一或更多個可放電式EPROM胞元104-1、104-2、104-3…和104-n。換言之，該EPROM陣列102中的一或更多個EPROM胞元E(R1,C1)、E(R1,C2)、…、E(Rn,Cn)可為可放電式。此種EPROM胞元E(R1,C1)、E(R1,C2)、…、E(Rn,Cn)在本文表示為可放電式EPROM胞元104-1、104-2、104-3…和104-n。在例示的範例實施例中，該EPROM陣列102之該第一列的最後EPROM胞元E(R1,Cn)為可放電式。
該可放電式EPROM胞元E(R1,Cn)，下文以EPROM胞元104-n表示，包含一浮動閘極106-n，其係連接至該EPROM胞元104-n的一傳導閘極108-n。
操作中，當規劃該EPROM胞元104-n，該浮動閘極儲存電子，同時該傳導閘極108-n使儲存在該浮動閘極106-n中的電子耗散。因此，一旦該EPROM胞元104-n例如藉由施加一規劃電壓而被規劃，在一預定洩漏時間期間流逝後，該EPROM胞元104-n由於儲存在該浮動閘極106-n中的電子經過該傳導閘108-n之耗散而釋放其電荷。在一範例中，該預定洩漏時間期間係可基於該傳導閘極108-n的一暴露表面之一表面積。
緣此，通常在被規劃後持續一實質長時間會在浮動閘極中具有留存的電子之該EPROM胞元104-n，透過該傳導閘極108-n於預定洩漏時間期間內使電子消散。從而，在
一範例實作態樣中，當全部的EPROM陣列102可被規劃，同時該EPROM陣列102的其它EPROM胞元留存電荷，則該等可放電式EPROM胞元104-1、104-2、104-3…和104-n可洩漏該電荷。
藉由該等可放電式EPROM胞元104-1、104-2、104-3…和104-n之電荷洩漏致生於該EPROM陣列102中所規劃的資料中之一改變。該資料中之該改變係根據該等可放電式EPROM胞元104-1、104-2、104-3…和104-n之預定位置。此可用下文提供的範例之幫助較佳地解釋。
例如，考慮一EPROM陣列包含八個EPROM胞元之一單一列。在規劃時，該等八個EPROM胞元的每一者可儲存具有一邏輯「1」值之一位元的資料，且從而，儲存於該EPROM陣列之資料可為255。在本範例中，倘若該EPROM胞元在該EPROM陣列的一最低有效位元(LSB)位置處為一可放電式EPROM胞元，則該LSB位元在預定洩漏時間期間之後由於該電荷之洩漏會將變成邏輯「0」。因此，在該預定洩漏時間期間之後讀取自該EPROM陣列之資料將會是254而非255。類似地，在LSB+1位置處的該EPROM胞元係可放電式之情形下，在該預定洩漏時間期間之後讀取自該EPROM陣列的資料為253。
因為可放電式EPROM胞元104-1、104-2、104-3…和104-n之位置被預定，所以在積體電路100中規劃之該資料中的改變可遭判定。這樣的判定可進一步用於各種目的，例如，用以識別一給定產品之來源。舉例來說，一控制器
可將資料寫入至該積體電路100並隨後在該預定洩漏時間期間的推移之後讀取該資料。若被寫入於該積體電路100之資料的改變係根據該等可放電式EPROM胞元104-1、104-2、104-3…和104-n之該等預定位置處，則當由一來源提供給該控制器時，該控制器可判定該積體電路100或是可含納該積體電路100的一產品會與該來源相關聯。
一可放電式EPROM胞元的工作之進一步細節係參照圖2提供，該圖2繪示根據本案主體內容之一範例的一可放電式EPROM胞元200。
如同前文所提地，一EPROM晶片包含呈列及行之一傳導性柵格(並未顯示於圖式中)。例如描繪於圖2中的可放電式EPROM胞元200之一EPROM胞元係存在於一行和一列之一相交處。該可放電式EPROM胞元200，為簡化也表示為該EPROM胞元200，包含一行控制電晶體和一列控制電晶體(並未顯示於圖式中)。為了要規劃該EPROM胞元200，該EPROM胞元200係藉由施加一電壓至該列控制電晶體及至該行控制電晶體來選擇。一規劃電壓Vp然後於該EPROM胞元200的一控制閘極202施加，以規劃該EPROM胞元200。
在一範例中，一電阻器210(並未顯示於圖式中)可被串聯設置在該汲極202和該規劃電壓Vp的一來源之間，以提供針對該EPROM胞元200之一崩潰電流限制。該規劃電壓Vp致使來自一半導體基體204之電子移動至該EPROM胞元之一浮動閘極206中。更進一步地，如同先前所討論地，
在一範例實作態樣中，該浮動閘極206係電氣連接至一傳導閘極208，以提供一路徑來洩漏儲存在該EPROM胞元200之該浮動閘極206中的電子。透過該傳導閘極208的電子洩漏接著造成於一預定洩漏時間期間內該EPROM晶片的一對應位元的一狀態之改變。
根據該EPROM胞元200之一範例實作態樣，該傳導閘極208可具有例如位在該EPROM胞元200的一最頂表面之一暴露表面。該預定洩漏時間期間係可基於該傳導閘極208之該暴露表面的一表面積。在一範例中，該預定洩漏時間期間係在數微秒至數十分鐘的範圍內。
一可放電式EPROM胞元之操作可進一步參照圖3a和3b闡述，其描繪根據本案主體內容之一範例實作態樣之EPROM胞元300的構造。根據本案主體內容之一範例實作態樣，圖3a繪示描繪該可放電式EPROM胞元300的各層之一截面視圖；而根據本案主體內容之一範例實作態樣，圖3b顯示該可放電式EPROM胞元300之一概要視圖。
接下來的描述係參照一EPROM晶片來解釋，然而會體會到的是，儘管有些許變化，本文所討論的原則也可延伸至其它積體電路。
如同前文所提及地，在具有一EPROM陣列之一EPROM晶片中，可存在像是EPROM胞元300之一或更多個可放電式EPROM胞元，然而同時，在該EPROM陣列也可能有無法可放電且在規劃之後可留存電荷之其它EPROM胞元。參照圖3a，顯示各層之圖3a的截面視圖對應於該EPROM
陣列的一位元，其中該位元為可放電。
在一範例中，該EPROM胞元300包括一半導體基體302。該半導體基體302可例如包含矽基材。該半導體基材302具有n型摻雜區或p型摻雜區(並未顯示於圖式中)。依該EPROM胞元300的組態而定，該n型摻雜區可形成該EPROM胞元300之一源極接面和一汲極接面，或是該p型摻雜區可形成該EPROM胞元300之一源極接面和一汲極接面。在一範例中，該半導體基體302可具有大約675微米之一厚度，且該源極接面和該汲極接面可具有大約1~1.5微米的一範圍內之一厚度。
一第一介電層304係設置於該半導體基體302上方。在一範例中，該第一介電層304可為一閘極氧化層。該閘極氧化層可包括例如矽氧化物，且在一範例中可具有大約700埃(A)的厚度。
該第一介電層304將該半導體基體302電容性地耦合於該EPROM胞元300之一浮動閘極306。在一範例實作態樣中，該浮動閘極306包含彼此電氣連接之一半導體性多晶矽層308和一傳導金屬層310。在一範例中，該半導體性多晶矽層308可具有大約3600A之一厚度。類似地，在一範例中，該傳導金屬層310可包含鋁銅矽(AlCuSi)、鉭鋁(TaAl)/鋁銅(AlCu)，且可具有大約5KA之一厚度。
一閘極-介電層312可備製在該半導體性多晶矽層308上方並部分地圍繞該半導體性多晶矽層308和該閘極氧化物層。如同於該例示實作態樣中所描繪地，該傳導金
屬層310係設置在該在該閘極-介電層312上方。舉例來說，該閘極-介電層312可包括硼磷矽玻璃(BPSG)/未摻雜矽玻璃(USG)或磷矽酸鹽玻璃(PSG)/reox，以及可具有大約10~12KA之一厚度。在一範例中，一通孔314可被置於該閘極-介電層312中，以連接該半導體性多晶矽層308與該傳導金屬層310。
緣此，該半導體性多晶矽層308、該半導體性金屬層310和該通孔314一起做出該EPROM胞元300之該浮動閘極306。該EPROM胞元300之該浮動閘極306透過設置在該浮動閘極306和該控制閘極316之間的一第二介電層318，電容性地耦合於該EPROM胞元300之一控制閘極316。
該第二介電層318可備製於該傳導金屬層310頂上，以使該浮動閘306耦合於該控制閘極316。在一範例中，該控制閘極316係形成於該EPROM胞元300的一金屬層320內。在一範例中，該控制閘極316可包括TaAl/AlCu或Ta/Au，以及可具有大約4~5KA的一厚度。更進一步地，該第二介電層318可例如包括四乙氧基矽烷(TEOS)/氮化矽(SIN)或SIN/碳化矽(SiC)，且在一範例中可具有大約3~5KA的一厚度。
根據本案主體內容的一範例實作態樣，該EPROM胞元300進一步包括一傳導閘極322。如同前文所提及地，該傳導閘極322係電氣連接至該浮動閘極306，致使該傳導閘極322於一預定洩漏時間期間內使來自該浮動閘極306之電荷洩漏。在某些範例實作態樣中，一金屬通孔324
可備製於該第二介電層318中，以使該傳導閘極322耦合於該浮動閘極306。該金屬通孔324可被理解成一金屬銷釘，其可被安置在一積體電路的兩層之間，以提供電氣連接性。
更進一步地，在一範例實作態樣中，該傳導閘極322係備製在該EPROM胞元300中包括該控制閘極316之金屬層320內。該傳導閘極322和該控制閘極316係形成在該共同金屬層320中，使得該傳導閘極322和該控制閘極316係彼此電氣隔絕。將了解的是，就像該控制閘極316一樣，該傳導閘極322也可由TaAl/AlCu或Ta/Au所製作，且可具有大約4~5KA的一厚度。
此外，在某些範例實作態樣中，該EPROM胞元300包含設置在該共同金屬層320頂上之一阻障層(並未顯示於圖式中)。在一範例中，該阻障層可由諸如IJ5000和SU8之一聚合物材料所製作。在一範例中，該阻障層可包含一或更多個腔室，以暴露該傳導閘極322的一表面。因此，舉例而言，在該EPROM胞元300的某些範例實作態樣中，該傳導閘極322可具有未受任何層所覆蓋的一暴露表面。該傳導閘極322的該暴露表面使來自該浮動閘極306的電子耗散。
於操作中，被施加跨過該汲極接面和該控制閘極316之一高電壓偏壓，即一規劃電壓Vp，產生高能電子，以及該汲極接面和該控制閘極316之間的一正偏壓可將該等所產生的電子中的一些拉入該浮動閘極306中。視該積體電
路的組態而定，在一範例中，該規劃電壓Vp可在12~20V的範圍內。當更多更多的電子被拉至該浮動閘極306，用以使該浮動閘極306傳導電流之電壓增加，且最終該電壓可變得可說是比該EPROM胞元300的操作電壓更高。如此使得該浮動閘極306阻擋電流並儲存經施加電荷，即自由電子。
該等電子通常可為於該浮動閘極306中所俘獲之剩餘者，直到該EPROM胞元300被進一步重新規劃為止。然而，根據本案主體內容的一範例實作態樣，該浮動閘極306係透過該金屬通孔324連接至具有該暴露表面的該傳導閘極322。該傳導閘極322在該預定洩漏時間期間內透過該暴露表面使來自該浮動閘極306之電子洩漏。
因為該傳導閘極322的該暴露表面使可儲存於該浮動閘極306中的電荷洩漏，所以該預定洩漏時間期間係基於該暴露表面之表面積。在一範例中，該預定洩漏時間期間為數微秒至數十分鐘的範圍內，且對應於該預定洩漏時間期間之表面區域可於該傳導閘極322中被保持暴露。
根據本案主體內容之一範例，圖式中所描繪的各種層對應於可放電式之該EPROM胞元300。在規劃後留存電荷之其它的EPROM胞元亦可存在於該積體電路中。在一範例中，藉由排除提供自EPROM胞元的電子洩漏路徑之該傳導閘極322，留存該電荷之該等EPROM胞元能夠以一類似方式來實現。為了描述所例示的實作態樣之脈絡，並非可放電式之一EPROM胞元可不包括該金屬通孔324和傳導閘極322。
參照圖3b中所示之EPROM胞元300之一概要視圖，該控制閘極316係電容性地耦合於該浮動閘極306，其包含彼此電氣連接之該半導體性多晶矽層308和該傳導金屬層310。於該控制閘極316施加之該規劃電壓Vp致使電子移動進入該浮動閘極306。連接至該浮動閘極306的該傳導金屬層310之該金屬通孔324將電子攜帶遠離該浮動閘極306至該傳導閘極322，其中電子從該傳導閘極322洩漏至例如空氣中。因此，雖然該EPROM胞元300被規劃，但是其可能不會像積體電路之其它EPROM胞元那樣留存電荷。
從而在一範例實作態樣中，一積體電路可在特定位置包括一或更多個可放電式EPROM胞元，而相同者可能沒有在其它位置。該一或更多個可放電式EPROM胞元之放電可致使被寫入於該積體電路之日期的改變。在一範例實作態樣中，該資料的改變可基於此等EPROM胞元的該等預定位置來決定。更進一步地，在一個範例中，該資料的改變可隨後提供如同早先所解釋之產品識別。
雖然針對積體電路和可放電式EPROM胞元之實作態樣已以特定於結構特徵及/或方法之語言描述，但是應理解的是後附的申請專利範圍不必然受限於所描述的特定特徵或方法。反而，該等特定特徵和方法係被揭露作為針對積體電路之範例實例而已。
300‧‧‧(可放電式)EPROM胞元
302‧‧‧半導體基體
304‧‧‧第一介電層
306‧‧‧浮動閘極
308‧‧‧半導體性多晶矽層
310‧‧‧傳導金屬層
312‧‧‧閘極-介電層
314‧‧‧通孔
316‧‧‧控制閘極
318‧‧‧第二介電層
320‧‧‧(共同)金屬層
322‧‧‧傳導閘極
324‧‧‧金屬通孔
Claims (15)
- 一種可放電式電氣可規劃唯讀記憶體(EPROM)胞元，其包含：一半導體基體；一浮動閘極，其藉由一第一介電層而與該半導體基體分隔；一控制閘極，其透過設置在該浮動閘極和該控制閘極之間的一第二介電層來電容性地耦合於該浮動閘極；以及一傳導閘極，其連接至該浮動閘極，其中該傳導閘極係用以於一預定洩漏時間期間內洩漏來自該浮動閘極之電荷。
- 如請求項1之可放電式EPROM胞元，其中該傳導閘極包含一暴露表面，以透過該暴露表面洩漏該等電荷。
- 如請求項2之可放電式EPROM胞元，其中該預定洩漏時間期間係基於該傳導閘極的該暴露表面之一表面積。
- 如請求項1之可放電式EPROM胞元，其中該傳導閘極係經由設於該第二介電層中之一金屬通孔來連接至該浮動閘極。
- 如請求項1之可放電式EPROM胞元，其中該浮動閘極包含彼此電氣連接之一半導體性多晶矽層和一傳導金屬層。
- 如請求項5之可放電式EPROM胞元，其進一步包含用以 連接該半導體性多晶矽層和該傳導金屬層之一通孔。
- 如請求項1之可放電式EPROM胞元，其中該控制閘極和該傳導閘極係彼此電氣隔絕地於一共同金屬層中形成。
- 一種積體電路，其包含：一電氣可規劃唯讀記憶體(EPROM)陣列，其具有成多列和多行設置之多個EPROM胞元，其中在該EPROM陣列中的一預定位置處之一EPROM胞元為可放電式，該EPROM胞元包含：一浮動閘極，其中該浮動閘極係用以在該EPROM胞元被規劃時儲存電子；以及電氣連接至該浮動閘極之一傳導閘極，其包含一暴露表面，其中該傳導閘極係用以於一預定洩漏時間期間內透過該暴露表面洩漏來自該浮動閘極之電荷。
- 如請求項8之積體電路，其中該EPROM胞元包含：一半導體基體，其具有一源極接面和一汲極接面；該浮動閘極，其藉由一第一介電層而與該半導體基體分隔；一控制閘極，其透過設置在該浮動閘極和該控制閘極之間的一第二介電層來電容性地耦合於該浮動閘極，使得施加於該控制閘極來規劃EPROM電晶體之一規劃電壓係用以致使來自該半導體基體之電子移入該浮動閘極內；以及設於該第二介電層內之一金屬通孔，其用以自該浮 動閘極傳導電子到該傳導閘極以洩漏該等電子。
- 如請求項9之積體電路，其中該控制閘極和該傳導閘極係彼此電氣隔絕地於一共同金屬層中形成。
- 如請求項10之積體電路，其包含在該共同金屬層頂上之一阻障層，其中該阻障層包含一或更多個腔室，以暴露該傳導閘極的一表面。
- 如請求項8之積體電路，其中該浮動閘極包含彼此電氣連接之一半導體性多晶矽層和一傳導金屬層。
- 如請求項12之積體電路，其中一通孔連接該半導體性多晶矽層和該傳導金屬層。
- 如請求項8之積體電路，其中該預定洩漏時間期間係基於該傳導閘極的一暴露表面之一表面積。
- 如請求項8之積體電路，其中該預定洩漏時間期間係在數微秒至數十分鐘的範圍內。
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