TWI610422B - 積體電路 - Google Patents

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隆燁 謝
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Abstract

本案主體內容有關一種積體電路，其包含一可抹除可規劃唯讀記憶體(EPROM)陣列，其具有成多列和多行設置之多個EPROM胞元，其中設置在該EPROM陣列中預定位置處之一或多個EPROM胞元為可選擇性放電式。該一或多個EPROM胞元包含：具有一第一傳導層之一EPROM電晶體，此第一傳導層用以在該EPROM電晶體被規劃時儲存電子；以及一控制金屬氧化物半導體場效電晶體(MOSFET)，其電氣連接至該第一傳導層用以提供一電子洩漏路徑來在一預定洩漏時間期間內耗散儲存於該第一傳導層中的電子。

Description

積體電路
本發明係有關一種積體電路。
諸如消費電子設備、汽車、運算系統和與該運算系統相關聯之其他裝置之許多電子裝置包括積體電路，以執行各種任務。因此，各種積體電路可依要執行的後端任務而定而具有變化的組態。舉例來說，積體電路可為可儲存資料之記憶體晶片。
諸如唯讀記憶體(ROM)晶片、可規劃唯讀記憶體(PROM)晶片、電氣可規劃唯讀記憶體(EPROM)等之積體電路可被用來儲存資料。此種晶片通常包含佈置成一陣列之多個記憶體胞元。該等記憶體胞元可為一高電阻狀態或一低電阻狀態，以分別儲存對應於邏輯「1」或邏輯「0」之一位元的資料。
依據本發明之一可行實施例，係特地提出一種可選擇性放電式可抹除可規劃唯讀記憶體(EPROM)胞元，其包含：一半導體基體，其具有一第一源極區和一第一汲極區；一浮動閘極，其藉由一第一介電層而與該半導體基體分隔；一輸入閘極，其透過設置在該浮動閘極和該輸入閘 極之間的一第二介電層來電容性地耦合於該浮動閘極；以及連接至該浮動閘極之一控制金屬氧化物半導體場效電晶體(MOSFET)，該控制MOSFET係可操作來提供一電子洩漏路徑，以提供電荷於一預定洩漏時間期間內自該浮動閘極洩漏。
100‧‧‧積體電路
102‧‧‧EPROM陣列
E(R1,C1)、E(R1,C2)…、E(Rn,Cn)‧‧‧EPROM胞元
104-1、104-2、104-3…104-n、106-n、200、300‧‧‧(可選擇性放電式)EPROM胞元
108-n‧‧‧控制MOSFET
202‧‧‧行控制電晶體
204‧‧‧列控制電晶體
206‧‧‧EPROM電晶體
206-1‧‧‧汲極
206-2、224‧‧‧輸入閘極
206-3‧‧‧浮動閘極
206-4‧‧‧半導體多晶矽層
206-5‧‧‧傳導金屬層
208‧‧‧控制MOSFET
210‧‧‧電阻器
212‧‧‧系統接地端
214‧‧‧半導體基體
216、304‧‧‧第一源極區
218、308‧‧‧第一汲極區
220、312‧‧‧第一介電層
222、320‧‧‧第二介電層
226‧‧‧控制閘極
228、306‧‧‧第二源極區
230、310‧‧‧第二汲極區
302‧‧‧半導體基體層
314‧‧‧半導體多晶矽層、第一傳導層
316-1‧‧‧第一傳導金屬層
316-2‧‧‧第二傳導金屬層
318‧‧‧第一傳導層
322-1‧‧‧第二傳導層
322-2‧‧‧金屬層
324‧‧‧第三介電層
326‧‧‧第三傳導層
328‧‧‧複晶閘極層
330‧‧‧共同金屬層330
332‧‧‧鈍化層
334‧‧‧第一隔絕層
336‧‧‧阻障層
Vc‧‧‧控制電壓
Vrow、Vcol‧‧‧電壓
Vp‧‧‧規劃電壓
詳細描述係參照附圖提出。在該等圖式中，一參考號碼之一(或多個)最左邊的數字指出該參考號碼最先出現之圖式。相同號碼係整個於該等圖式中使用來表示類似特徵或構件。
圖1繪示根據本案主體內容之一範例實作態樣的一積體電路。
圖2a繪示根據本案主體內容之一範例之一可選擇性放電式可抹除可規劃的唯讀記憶體(EPROM)胞元。
圖2b繪示根據本案主體內容之另一範例之可選擇性放電式EPROM胞元。
圖3繪示描繪根據本案主體內容之一範例實作態樣之可選擇性放電式EPROM胞元的各層之一截面視圖。
本案主體內容有關例如一記憶體晶片之一積體電路。在一範例中，該記憶體晶片可為一可抹除可規劃的唯讀記憶體(EPROM)晶片，其具有一EPROM陣列。一EPROM陣列通常包含呈行與列的一傳導性柵格，其具有設置在該等列與行的每個相交處之一EPROM胞元。每個 EPROM胞元具有兩個閘極，其藉由一介電層而彼此分隔。該等閘極中的一者係叫做一浮動閘極，且另一者係叫做一輸入閘極。該浮動閘極經由控制閘極鏈接至一對應的列。
該浮動閘極起初沒有電荷，其肇致該EPROM胞元會處於一低電阻狀態，給定邏輯「0」的一值至儲存在該EPROM胞元之一位元。為了改變該位元的值成邏輯「1」，即一高電阻狀態，一規劃電壓係被施加至該EPROM胞元的該輸入閘極。該規劃電壓係使得一充足量的電子被推入該浮動閘極，藉此增加該EPROM胞元之一臨界電壓。一旦被規劃，該等電子仍然儲存於該浮動閘極，且該EPROM胞元保持該電荷直至其被進一步重新規劃為止。
根據本案主體內容之一範例實作態樣，描述一種在一預定時間內可耗散該經儲存電荷之可選擇性放電式EPROM。更進一步地，根據本案主體內容之一範例實作態樣，也描述一種包含一EPROM陣列之積體電路，其具有設置在該EPROM陣列中的預定位置處之一或更多個可選擇性放電式EPROM胞元。
在一範例中，該可選擇性放電式EPROM胞元的每一者包含彼此電氣連接之一EPROM電晶體及一控制金屬氧化物半導體場效電晶體(MOSFET)。該EPROM電晶體包含一第一傳導層，其形成該EPROM電晶體之該浮動閘極。該浮動閘極係連接至該控制MOSFET。根據本案主體內容之一範例實作態樣，該控制MOSFET可被操作來提供一電子洩漏路徑，以於該EPROM胞元遭規劃時耗散儲存於 該浮動閘極之該等電子。緣此，可用其它方式將該電荷儲存一實質較長期間之一EPROM胞元，可在該控制MOSFET操作時於預定的洩漏時間期間內失去電荷。
在一範例中，包含該EPROM陣列之該等積體電路可具有於該EPORM陣列中的預定位置處處所包括的一或更多個可選擇性放電式EPROM胞元，其在預定洩漏時間期間內改變狀態。所描述的積體電路可被用於許多應用，例如，用以檢查消耗品上電路的品質，該消耗品例如列印匣，其可包括墨水匣和滴定列印頭。更進一步地，在一範例中，傳統的系統和方法可被用來測試和規劃目前所描述的積體電路，其含有一或更多個可選擇性放電式EPROM胞元，藉此使其便於在各種裝置中使用目前的積體電路且不會遭受額外花費。
上文所討論的積體電路和可選擇性放電式胞元係於下文之圖式和相關描述中進一步描述。應注意的是，這些描述和圖式僅係例示本案主體內容之原則。從而理解的是，體現本案主體內容的原則之各種佈置雖然沒有在本文中明確地描述或顯示，但是能夠從描述中設計且係被包括在描述的範疇中。
根據本案主體內容之一範例實作態樣，圖1繪示一積體電路100。在一範例中，該積體電路100可為一非依電性記憶體晶片，如一電氣可規劃唯讀記憶體(EPROM)晶片。該EPROM晶片可包括在其它東西中之一EPROM陣列102。該EPROM陣列102包含多個EPROM胞元E(R1,C1)、 E(R1,C2)…、E(Rn,Cn)。如所例示地，EPROM陣列102之EPROM胞元E(R1,C1)、E(R1,C2)…、E(Rn,Cn)係以一柵格狀方式設置成列和行。
在一範例實作態樣中，該EPROM陣列102可包含位設在EPROM陣列102中預定位置處之一或更多個可選擇性放電式EPROM胞元104-1、104-2、104-3…和104-n。換言之，該EPROM陣列102中的一或更多個EPROM胞元E(R1,C1)、E(R1,C2)…、E(Rn,Cn)可為選可擇性放電式。此種EPROM胞元E(R1,C1)、E(R1,C2)…、E(Rn,Cn)在本文表示為可選擇性放電式EPROM胞元104-1、104-2、104-3…和104-n。在例示的範例實施例中，該EPROM陣列102之該第一列的最後EPROM胞元E(R1,Cn)為可選擇性放電式。
可選擇性放電式EPROM胞元E(R1,Cn)，下文以EPROM胞元104-n表示，包含一EPROM電晶體106-n和一控制MOSFET 108-n。該EPROM電晶體106-n包含一浮動閘極，其係連接至該控制MOSFET 108-n。
操作中，當規劃該EPROM胞元104-n，該浮動閘極儲存電子，同時該控制MOSFET 108-n提供一電子洩漏路徑，以使儲存在該浮動閘極中的電子耗散。因此，該EPROM胞元104-n可例如藉由施加一規劃電壓而被規劃，以及同時地或在一時間間隔之後，該控制MOSFET 108-n可例如藉由供應一控制電壓給該控制MOSFET 108-n而被操作。於該控制MOSFET 108-n之操作，儲存於該浮動閘極的該等電子係於一預定洩漏時間期間內耗散。在一範例中，該預定洩漏 時間期間係可基於被提供給該控制MOSFET 108-n之該控制電壓。
緣此，通常在被規劃後持續一實質長時間會在浮動閘極中具有留存的電子之該EPROM胞元104-n，當操作該控制MOSFET 108-n時於預定洩漏時間期間內使電子消散。從而，在一範例實作態樣中，當全部的EPROM陣列102可被規劃，同時該EPROM陣列102的其它EPROM胞元留存電荷，則該等可選擇性放電式EPROM胞元104-1、104-2、104-3…和104-n可洩漏該電荷。
藉由該等可選擇性放電式EPROM胞元104-1、104-2、104-3…和104-n之電荷洩漏致生於該EPROM陣列102中所規劃的資料中之一改變。該資料中之該改變係根據該等可選擇性放電式EPROM胞元104-1、104-2、104-3…和104-n之預定位置。此可用下文提供的範例之幫助較佳地解釋。
例如，考慮一EPROM陣列包含八個EPROM胞元之一單一列。當規劃時，該等八個EPROM胞元的每一者可儲存具有一邏輯「1」值之一位元的資料，且從而，儲存於該EPROM陣列之資料可為255。在本範例中，倘若該EPROM胞元在該EPROM陣列的一最低有效位元(LSB)位置處為一可選擇性放電式EPROM胞元，則該LSB位元在預定洩漏時間期間之後由於該電荷之洩漏會將變成邏輯「0」。因此，在該預定洩漏時間期間之後讀取自該EPROM陣列之資料將會是254而非255。類似地，在LSB+1位置處的該EPROM 胞元係可選擇性放電式之情形下，在該預定洩漏時間期間之後讀取自該EPROM陣列的資料為253。
因為可選擇性放電式EPROM胞元104-1、104-2、104-3…和104-n之位置被預定，所以在積體電路100中規劃之該資料中的改變可遭判定。這樣的判定可進一步用於各種目的，例如，用以識別一給定產品之來源。舉例來說，一控制器可將資料寫入至該積體電路100並隨後在該預定洩漏時間期間的推移之後讀取該資料。若被寫入於該積體電路100之資料的改變係根據該等可選擇性放電式EPROM胞元104-1、104-2、104-3…和104-n之該等預定位置處，則當由一來源提供給該控制器時，該控制器可判定該積體電路100或是可含納該積體電路100的一產品會與該來源相關聯。
一可選擇性放電式EPROM胞元的工作之進一步細節係參照圖2a提供，該圖2a繪示根據本案主體內容之一範例的一可選擇性放電式EPROM胞元200。
如同前文所提地，一EPROM晶片包含呈列及行之一傳導性柵格(並未顯示於圖式中)。例如描繪於圖2a中可選擇性放電式EPROM胞元200之一EPROM胞元係存在於一行和一列之一相交處。該可選擇性放電式EPROM胞元200，為簡化也表示為該EPROM胞元200，包含一行控制電晶體202和一列控制電晶體204以及一EPROM電晶體206和一控制MOSFET208。在一範例實作態樣中，該EPROM電晶體206和該控制MOSFET208分別類似於早先解釋的該 EPROM電晶體104-n和控制MOSFET108-n。
為了要規劃該EPROM胞元200，藉由施加表示為Vrow的一電壓至該列控制電晶體204及表示為Vcol的一電壓至該行控制電晶體202來選擇該EPROM胞元200。一規劃電壓Vp然後跨過該EPROM電晶體206之一汲極206-1和一輸入閘極206-2而施加，以規劃該EPROM電晶體206。在一範例中，一電阻器210可被串聯設置在該汲極206-1和該規劃電壓Vp的一來源之間，以提供針對該EPROM胞元200之一崩潰電流限制。該規劃電壓Vp致使電子被俘獲於該EPROM電晶體206之一浮動閘極206-3中。更進一步地，如同先前所討論地，該浮動閘極206-3係電氣連接至該控制MOSFET 208，且該控制MOSFET 208可藉由施加一控制電壓Vc而受選擇性操作，以對一系統接地端212提供一路徑來洩漏儲存在該EPROM電晶體206之該浮動閘極206-3中的電荷。
該EPROM胞元200之操作可進一步參照圖2b闡述，該圖2b描繪示根據本案主體內容之一範例實作態樣之EPROM胞元200的構造。該圖式顯示該EPROM胞元200包含該EPROM電晶體206和該控制MOSFET 208，使得該EPROM電晶體206之該浮動閘極206-3係連接至該控制MOSFET 208。可能注意到的是，該行控制電晶體202、列控制電晶體204和電阻器210並未在圖2b中示出。
如同所例示地，該EPROM電晶體206係由具有一第一源極區216和一第一汲極區218之一半導體基體214所製成。如同將了解的是，該第一汲極區域218形成上述的汲 極206-1。該浮動閘極206-3係藉由一第一介電層220而與該半導體基體214分隔。在一實作態樣中，該浮動閘極206-3可由彼此電氣連接之一半導體多晶矽層206-4和一傳導金屬層206-5所製成。一第二介電層222係提供於該浮動閘極206-3上，以電容性地耦合於該浮動閘極206-3與該EPROM電晶體206的一輸入閘極224。
當該EPROM胞元200要被規劃，該規劃電壓Vp係於該輸入閘極224施加。該規劃電壓Vp致使要被注入至該浮動閘極206-3。這些電子在該預定洩漏時間期間內可藉由操作該控制MOSFET 208而被洩漏，該控制MOSFET 208係連接至該浮動閘極206-3以提供一電子洩漏路徑來提供電子自該浮動閘極206-3之洩漏。
進一步闡述該控制MOSFET 208，在一範例中，該控制MOSFET 208包含一控制閘極226，其電容性地耦合於該半導體基體214中製備的一第二源極區228和一第二汲極區230。在例示的實作態樣中，該第二源極區228係連接至該浮動閘206-3，而該第二汲極區230係例如藉由連接至該系統接地端212而接地。應提及的是，因為一MOSFET的該汲極和源極可被互換使用，該第二源極區228和該第二汲極區230之任一者可被連接至該浮動閘極206-3，而另一者可被接地。
為了提供一電子洩漏路徑給儲存在該浮動閘極206-3之電子，該控制電壓Vc係於該控制閘極226施加。於該控制閘極226施加該控制電壓Vc，該半導體基體214中介 於該第二源極區228和該第二汲極區230之間的一區域獲偏壓。緣此，一可變電阻通道係於該第二源極區228和該第二汲極區230之間產生，以允許電荷從該浮動閘極206-3洩漏至該接地端。
該可變電阻通道之電阻係基於在該控制閘極226所施加的該控制電壓Vc，且接著該預定洩漏時間期間亦基於在該控制閘極226所施加的該控制電壓Vc。在一範例中，該預定洩漏時間期間係在幾微秒到十分鐘的範圍內。
根據本案主體內容之一範例實作態樣，圖3示出描繪一可選擇性放電式EPROM胞元300的各層之一截面視圖。如同前文所述及地，在具有一EPROM陣列之一EPROM晶片中，像是描繪在該圖式中該EPROM胞元300之一或更多可選擇性放電式EPROM胞元可獲呈現，然而在同時，在該EPROM陣列可能有其它EPROM胞元，其並非可選擇性放電式且可在規劃之後留存電荷。接下來的描述係參照一EPROM晶片來解釋，然而會體會到的是，儘管有些許變化，本文所討論的原則也可延伸至其它積體電路。
在一範例中，該EPROM胞元300包括具有n型摻雜區和p型摻雜區之一半導體基體層302。一n型摻雜區可形成一第一源極區304，且另一n型摻雜區可形成一第二源極區306。類似地，該等p型摻雜區可形成一第一汲極區308和一第二汲極區310。該第一源極區304和該第一汲極區308對應於早先於圖2b之內文中所解釋之該EPROM電晶體206之該第一源極區216和該第一汲極區218。類似地，該第二源 極區306和該第二汲極區310對應於早先所解釋之該控制MOSFET 208之該第二源極區228和該第二汲極區230。
該半導體基體層302可例如包含矽基體。更進一步地，在一範例中，該半導體基體層302可具有大約675微米之一厚度，且該等n型摻雜區和p型摻雜區可具有大約0.5~3微米的一範圍內之一厚度。
一第一介電層312係備製於該半導體基體層302上方。在一範例中，該第一介電層312可為一氧化層。該氧化層可包括例如矽氧化物，且在一範例中可具有大約400~900埃(A)的厚度。該第一介電層312係由一半導體多晶矽層314所接續，其接著電氣連接至一第一傳導金屬層316-1。該半導體性多晶矽層314和該第一傳導金屬層316-1一起做出該EPROM胞元300之一第一傳導層318。該第一傳導層318為該EPROM胞元300之浮動閘極。該半導體性多晶矽層314形成一複晶閘極(polygate)層且在一範例中可具有大約2500~4000A之一厚度。並且，在一範例中，該第一傳導金屬層316-1可包括鋁銅矽(AlCuSi)、鉭鋁(TaAl)或鋁銅(AlCu)，且可具有大約2~6kA之一厚度。
該第一介電層312使該第一傳導層318電容性地耦合於該半導體基體層302。以一類似方式，一第二介電層320，使該第一傳導層318電容性地耦合於一第二傳導層322-1。該第二介電層320可由四乙氧基矽烷(Tetraethyl orthosilicate，TEOS)所製，且在一範例中具有大約4~8kA的一厚度。更進一步地，在一範例實作態樣中，該第二傳 導層322-1可包括一TaAl層與一AlCu層，其中該TaAl層可具有大約4~10KA的一厚度且該AlCu層可具有大約200~500A的一厚度。該第二傳導層322-1對應於該EPROM胞元300之一輸入閘極，例如輸入閘極224，其中該規劃電壓Vp可被施加來供規劃一EPROM胞元300。
為了解釋之目的，雖然以一從底部往上之方式描述該EPROM胞元300，惟首先遇到的該傳導層係表示為該第一傳導層318以及隨後的傳導層係表示為該第二傳導層322-1。
在一範例中，該第一傳導層314之該第一傳導金屬層316-1係連接至該第二源極區306或該第二汲極區310。如同將理解地，該第二源極區306和該第二汲極區310分別為該EPROM胞元300中所包括的一控制MOSFET之源極和汲極，就像該控制MOSFET 208一樣，俾提供用以選擇性地使該EPROM胞元300放電。如同前文所提地，控制MOSFET之該源極及汲極為可互換，且源極和汲極中的一者可被耦合於該第一傳導層314，即該浮動閘極，同時另外一者可被接地。在所例示的範例中，該第一傳導層314的該第一傳導金屬層316-1係耦合於該第二源極區306，且該第二汲極區310被維持在接地端位勢。在一範例中，該第二汲極區310可被連接至一第二傳導金屬層316-2，其可被連接至一系統接地端，例如該系統接地端212。
一第三介電層324將該第二源極區306和該第二汲極區310電容性地耦合於一第三傳導層326。在一範例 中，該第三介電層324可為類似於該第一介電層312之一氧化層，例如矽氧化物。更進一步地，在某些範例實作態樣中，該第三傳導層326可包括彼此電氣連接之一複晶閘極層328和一金屬層322-2。因此，該第三傳導層326可與該第一傳導層318一樣，其包含連接至該第一傳導金屬層316-1之半導體性多晶矽層314。
如同將了解的是，該等第二源極區306、第二汲極區310、第三介電層324和第三傳導層326為該EPROM胞元300的該控制MOSFET之組件，該EPROM胞元300的該控制MOSFET對應於早先所解釋的控制MOSFET 208。更進一步地，該EPROM胞元300之該控制MOSFET的該第三傳導層326對應於該控制MOSFET 208之該控制閘極226，其中該控制電壓Vc可被施加來操作該EPROM胞元300之該控制MOSFET。
在一範例實作態樣中，該第三傳導層326之該金屬層322-2以及該第二傳導層322-1係於一共同金屬層330中形成，並彼此電氣隔絕。
在一範例中，一鈍化層332可被設置在該共同金屬層330上方，其中該第二傳導層322-1和該第三傳導層326的該金屬層322-2係形成於該共同金屬層330中。該鈍化層332電氣隔絕該第二傳導層322-1與該第三傳導層326。可被用來形成該鈍化層332之材料的範例包括以2：1的比例存在之氮化矽(Si3N4)和碳化矽(SiC)。在一範例實作態樣中，該鈍化層332可具有大約2500~5000A的一厚度。
更進一步地，隔絕層可沉積於該等傳導層之間。在例示的範例實作態樣中，一第一隔絕層334係備製於該半導體性多晶矽層314上方，部分地環繞該半導體性多晶矽層314與該第二介電層312。在一範例中，該第一隔絕層334可包含硼磷矽玻璃(BPSG)/未摻雜矽玻璃(USG)。舉例來說，大約6~10KA的BPSG可被設置在2~4kA的USG上方，以形成該第一隔絕層334。
此外，在某些範例實作態樣中，一阻障層336可進一步被提供在該第一傳導層314和該第二介電層320之間。如同所例示地，該阻障層336可被提供來環繞該第一傳導層318之該第一傳導金屬層316-1。在一範例中，Si3N4和可用來形成該阻障層336。
於操作中，被施加跨過該第一汲極區308和該第二傳導層322-1之一高電壓偏壓，即規劃電壓Vp，產生高能電子，以及該第一汲極區308和該第二傳導層322-1之間的一正偏壓可將該等所產生的電子中的一些拉入該第一傳導層318，即該浮動閘極中。視該積體電路的組態而定，在一範例中，該規劃電壓Vp可在12~20V的範圍內。當更多更多的電子被拉至該浮動閘極，用以使該浮動閘極處理電流之電壓增加，且最終該電壓可變得可說是比該EPROM胞元300的操作電壓更高。如此使得該浮動閘極阻擋電流並儲存經施加電荷，即自由電子。
該等電子通常可為於該浮動閘極中所俘獲之剩餘者。然而，根據本案主體內容的一個範例實作態樣，該 控制電壓Vc可被施加於該第三傳導層326，即該EPROM胞元300之該控制閘極，以對該半導體基體層302於該第二源極區306和該第二汲極區310之間的一區偏壓，來允許電荷經由該第二傳導金屬層316-2從該浮動閘極至該接地端之洩漏。該控制電壓Vc的施加提供一電子洩漏路徑，其允許電荷於一預定洩漏時間期間中自該浮動閘極之洩漏。該預定洩漏時間期間為該控制電壓Vc之一函數。在一個範例實作態樣中，視該EPROM胞元300之組態而定，該控制電壓Vc可被選擇，使得該預定洩漏時間期間為數微秒至十分鐘的範圍內。在該範例中，該控制電壓Vc可為0.2~5V的範圍內。
根據本案主體內容之一範例，圖式中所描繪的各種層對應於可選擇性放電式之該EPROM 300。在規劃後留存電荷之其它的EPROM胞元亦可存在於該積體電路中。在一範例中，藉由排除提供自EPROM胞元的電子洩漏路徑之該控制閘極，留存該電荷之該等EPROM胞元以一類似方式來實現。參照所例示的實作態樣，並非可選擇性放電式之一EPROM胞元可不包括該第二源極區306和該第二汲極區310以及該第三介電層324與該第三傳導層326。
從而在一範例實作態樣中，一積體電路可在具有該等控制MOSFET之特定位置包括一或更多個可選擇性放電式EPROM胞元，而該等控制MOSFET可能沒有在其它位置。在一範例中，該第三傳導層，即該積體電路的該一或更多可選擇性放電式EPROM的每一者之該控制閘極，可被 耦合於該積體電路的一共同針腳。該共同針腳可被連接至一系統輸入，以接收該控制電壓Vc來操作該等控制MOSFET，以使該一或更多個可選擇性放電式EPROM胞元選擇性地放電。
該一或更多個可選擇性放電式EPROM胞元之放電可致使被寫入於該積體電路之日期的改變。在一範例實作態樣中，該資料的改變可基於此等EPROM胞元的該等預定位置來決定。更進一步地，在一個範例中，該資料的改變可隨後提供如同早先所解釋之產品識別。
雖然針對積體電路和可選擇性放電式EPROM胞元之實作已以特定於結構特徵及/或方法之語言描述，但是應理解的是後附的申請專利範圍不必然受限於所描述的特定特徵或方法。反而，該等特定特徵和方法係被揭露作為針對積體電路之範例實例而已。
300‧‧‧(可選擇性放電式)EPROM胞元
302‧‧‧半導體基體層
304‧‧‧第一源極區
306‧‧‧第二源極區
308‧‧‧第一汲極區
310‧‧‧第二汲極區
312‧‧‧第一介電層
314‧‧‧半導體多晶矽層、第一傳導層
316-1‧‧‧第一傳導金屬層
316-2‧‧‧第二傳導金屬層
318‧‧‧第一傳導層
320‧‧‧第二介電層
322-1‧‧‧第二傳導層
322-2‧‧‧金屬層
324‧‧‧第三介電層
326‧‧‧第三傳導層
328‧‧‧複晶閘極層
330‧‧‧共同金屬層330
332‧‧‧鈍化層
334‧‧‧第一隔絕層
336‧‧‧阻障層

Claims (15)

  1. 一種可選擇性放電式可抹除可規劃唯讀記憶體(EPROM)胞元，其包含：一半導體基體，其具有一第一源極區和一第一汲極區；一浮動閘極，其藉由一第一介電層而與該半導體基體分隔；一輸入閘極，其透過設置在該浮動閘極和該輸入閘極之間的一第二介電層來電容性地耦合於該浮動閘極；以及連接至該浮動閘極之一控制金屬氧化物半導體場效電晶體(MOSFET)，該控制MOSFET係可操作來提供一電子洩漏路徑，以提供電荷於一預定洩漏時間期間內自該浮動閘極洩漏。
  2. 如請求項1之可選擇性放電式EPROM胞元，其中該MOSFET包含：一控制閘極，其電容性地耦合於設置於該半導體基體中的一第二源極區和一第二汲極區，其中該第二源極區和該第二汲極區中的一者係連接至接地端，且該第二源極區和該第二汲極區中的另一者係耦合於該浮動閘極，致使於該控制閘極所施加的一電壓係用以對該半導體基體之介於該第二源極區和該第二汲極區之間的 一區域偏壓，以允許電荷自該浮動閘極洩漏至該接地端。
  3. 如請求項2之可選擇性放電式EPROM胞元，其中該預定洩漏時間期間係基於在該控制閘極所施加之該電壓。
  4. 如請求項1之可選擇性放電式EPROM胞元，其中該預定洩漏時間期間係在數微秒至十分鐘的範圍內。
  5. 如請求項1所界定之可選擇性放電式EPROM胞元，其中該浮動閘極包含彼此電氣連接之一半導體性多晶矽層和一傳導金屬層。
  6. 如請求項2之可選擇性放電式EPROM胞元，其中該輸入閘極和該控制閘極係於一共同金屬層中形成，且彼此電氣隔絕。
  7. 一種積體電路，其包含：一可抹除可規劃唯讀記憶體(EPROM)陣列，其具有成多列和多行設置之多個EPROM胞元，其中各在該EPROM陣列中預定位置處之一或多個EPROM胞元為可選擇性放電式，該一或多個EPROM胞元各包含：包含一第一傳導層之一EPROM電晶體，其中該第一傳導層係用以在該EPROM陣列被規劃時儲存電子；以及電氣連接至該EPROM電晶體的該第一傳導層之一控制金屬氧化物半導體場效電晶體(MOSFET)，該控制MOSFET可操作來提供一電子洩漏路徑，以於一預定洩漏時間期間內耗散儲存於該第一傳導層中的電子。
  8. 如請求項7之積體電路，其中該EPROM電晶體包含：一半導體基體層，其具有一第一源極區和一第一汲極區；該第一傳導層，其藉由一第一介電層而與該半導體基體分隔；以及一第二傳導層，其透過設置在該第一傳導層和該第二傳導層之間的一第二介電層來電容性地耦合於該第一傳導層，其中被施加至該第二傳導層以規劃該EPROM電晶體之一規劃電壓係用以致使來自該半導體基體層之電子移入第一傳導層。
  9. 如請求項7之積體電路，其中該控制MOSFET包含：一第三傳導層，其電容性地耦合於設置於該半導體基體層中的一第二源極區和一第二汲極區，其中該第二源極區和該第二汲極區中的一者係連接至接地端，且該第二源極區和該第二汲極區中的另一者係耦合於該第一傳導層，其中於該第三傳導層所施加之一控制電壓係用以在該第二源極區和該第二汲極區之間產生一可變電阻通道，以使電子從該第一傳導層耗散至該接地端。
  10. 如請求項9之積體電路，其中該可變電阻通道之電阻係基於在該第三傳導層所施加之該控制電壓，以及其中該預定洩漏時間期間係基於在該第三傳導層所施加之該控制電壓。
  11. 如請求項9之積體電路，其中一第三傳導層包含彼此電氣連接之一複晶閘極層和一金屬層。
  12. 如請求項11之積體電路，其中該第二傳導層和該第三傳導層之該金屬層係於一共同金屬層中形成，且彼此電氣隔絕。
  13. 如請求項9之積體電路，其中該一或多個EPROM胞元中的每一者之一第三傳導層係共同地耦合於該積體電路的一針腳，其中該針腳係用以自一系統輸入接收該控制電壓。
  14. 如請求項7之積體電路，其中該第一傳導層包含彼此電氣連接之一半導體性多晶矽層和一傳導金屬層。
  15. 如請求項7之積體電路，其中該預定洩漏時間期間係在數微秒至十分鐘的範圍內。
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