JPH11284086A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH11284086A JPH11284086A JP10085553A JP8555398A JPH11284086A JP H11284086 A JPH11284086 A JP H11284086A JP 10085553 A JP10085553 A JP 10085553A JP 8555398 A JP8555398 A JP 8555398A JP H11284086 A JPH11284086 A JP H11284086A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 スプリットゲート型フラッシュEEPROMの書き
込み消去回数の増加と、書き込みディスターブの低減。 【解決手段】 従来のスプリットゲート型フラッシュEE
PROMとはフローティングゲートとコントロールゲートを
入れ替えた構造とし、コントロールゲート上に多数の半
球状グレインを形成し、これに対向するフローティング
ゲートの先鋭な突起部の先端からFNトンネル電流を流
す。突起は多数あるので、一つの突起部を覆うトンネル
絶縁膜が劣化しても他の突起からトンネル電流が流れる
ので、EEPROMセルの寿命が長くなる。
込み消去回数の増加と、書き込みディスターブの低減。 【解決手段】 従来のスプリットゲート型フラッシュEE
PROMとはフローティングゲートとコントロールゲートを
入れ替えた構造とし、コントロールゲート上に多数の半
球状グレインを形成し、これに対向するフローティング
ゲートの先鋭な突起部の先端からFNトンネル電流を流
す。突起は多数あるので、一つの突起部を覆うトンネル
絶縁膜が劣化しても他の突起からトンネル電流が流れる
ので、EEPROMセルの寿命が長くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその製造方法に関し、さらに詳しく言えば、ス
プリットゲート型フラッシュメモリの情報書き換え回数
の改善と、書き込みディスターブの低減を目的とする。
憶装置とその製造方法に関し、さらに詳しく言えば、ス
プリットゲート型フラッシュメモリの情報書き換え回数
の改善と、書き込みディスターブの低減を目的とする。
【０００２】
【従来の技術】近年、携帯電話やデジタルスチルカメラ
などの応用分野の拡大に伴い、電気的にプログラム及び
消去可能な不揮発性半導体記憶装置(EEPROM; Electrica
llyErasable and Programmable Read Only Memory)が注
目されている。EEPROMはフローティングゲートに電荷が
蓄積されているか否かで２値またはそれ以上の情報を記
録し、フローティングゲートの電荷の有無によるソース
領域とドレイン領域との間の導通の変化によって情報を
読み取る不揮発性半導体記憶装置であり、大きくわけて
スタックゲート型とスプリットゲート型に分類される。
この内スプリットゲート型フラッシュEEPROMは例えば米
国特許第５０２９１３０号、第５０４５４８８号、５０
６７１０８号に記載されている。このスプリットゲート
型フラッシュEEPROMは図５に示すように、半導体基板１
０１上に所定間隔を隔てて形成されたドレイン領域１１
３及びソース領域１１４の間にチャネル領域１１５が形
成されている。チャネル領域１１５の一部上からソース
領域１１４の一部上にゲート絶縁膜１０５を介して延在
するフローティングゲート１０９が形成され、該フロー
ティングゲート１０９の上部及び側部をトンネル絶縁膜
１１０を介して被覆し、かつドレイン領域１１３の一部
上に延在したコントロールゲート１１２が形成されてい
る。
などの応用分野の拡大に伴い、電気的にプログラム及び
消去可能な不揮発性半導体記憶装置(EEPROM; Electrica
llyErasable and Programmable Read Only Memory)が注
目されている。EEPROMはフローティングゲートに電荷が
蓄積されているか否かで２値またはそれ以上の情報を記
録し、フローティングゲートの電荷の有無によるソース
領域とドレイン領域との間の導通の変化によって情報を
読み取る不揮発性半導体記憶装置であり、大きくわけて
スタックゲート型とスプリットゲート型に分類される。
この内スプリットゲート型フラッシュEEPROMは例えば米
国特許第５０２９１３０号、第５０４５４８８号、５０
６７１０８号に記載されている。このスプリットゲート
型フラッシュEEPROMは図５に示すように、半導体基板１
０１上に所定間隔を隔てて形成されたドレイン領域１１
３及びソース領域１１４の間にチャネル領域１１５が形
成されている。チャネル領域１１５の一部上からソース
領域１１４の一部上にゲート絶縁膜１０５を介して延在
するフローティングゲート１０９が形成され、該フロー
ティングゲート１０９の上部及び側部をトンネル絶縁膜
１１０を介して被覆し、かつドレイン領域１１３の一部
上に延在したコントロールゲート１１２が形成されてい
る。
【０００３】以下にスプリットゲート型フラッシュEEPR
OMセルの動作を述べる。先ず、データを書き込むときに
は、コントロールゲート１１２とソース領域１１４に電
圧を印加し（例えばコントロールゲート１１２に2V、ソ
ース領域１１４に12V）、チャネル領域１１５に電流を
流すことによりフローティングゲート１０９に熱電子を
注入して蓄積させる。また、データを消去するときに
は、ドレイン領域１１３及びソース領域１１４を接地
し、コントロールゲート１１２に電圧（例えば15V）を
印加することにより、フローティングゲート１０９に蓄
積されている電子をファウラー・ノルドハイムトンネル
電流（Fowler-Nordheim tunneling current、以下FNト
ンネル電流と言う）としてコントロールゲート１１２へ
引き抜く。この時、フローティングゲート１０９上部の
周辺部には、突起部１０９aが形成されているため、こ
こに電界が集中するため、より低い電圧でFNトンネル電
流を流すことができる。
OMセルの動作を述べる。先ず、データを書き込むときに
は、コントロールゲート１１２とソース領域１１４に電
圧を印加し（例えばコントロールゲート１１２に2V、ソ
ース領域１１４に12V）、チャネル領域１１５に電流を
流すことによりフローティングゲート１０９に熱電子を
注入して蓄積させる。また、データを消去するときに
は、ドレイン領域１１３及びソース領域１１４を接地
し、コントロールゲート１１２に電圧（例えば15V）を
印加することにより、フローティングゲート１０９に蓄
積されている電子をファウラー・ノルドハイムトンネル
電流（Fowler-Nordheim tunneling current、以下FNト
ンネル電流と言う）としてコントロールゲート１１２へ
引き抜く。この時、フローティングゲート１０９上部の
周辺部には、突起部１０９aが形成されているため、こ
こに電界が集中するため、より低い電圧でFNトンネル電
流を流すことができる。
【０００４】ところで、HSG（Hemi-Spherical Grain）
と呼ばれる半球状グレインをアモルファスシリコン上に
形成する技術が例えば特開平3-272165等に開示されてい
る。
と呼ばれる半球状グレインをアモルファスシリコン上に
形成する技術が例えば特開平3-272165等に開示されてい
る。
【０００５】
【発明が解決しようとする課題】従来のスプリットゲー
ト型フラッシュEEPROMはフローティングゲート１０９の
突起部１０９aに電界が集中する故に突起部１０９a周辺
のトンネル絶縁膜１１０の一部分だけが集中的に、かつ
早く劣化して、FNトンネル電流が流れにくくなり、セル
の寿命を短くしていた。換言すると、フラッシュEEPROM
の書き込み消去ができる回数が少なく、セルの長寿命
化、書き込み消去回数の増加が望まれている。
ト型フラッシュEEPROMはフローティングゲート１０９の
突起部１０９aに電界が集中する故に突起部１０９a周辺
のトンネル絶縁膜１１０の一部分だけが集中的に、かつ
早く劣化して、FNトンネル電流が流れにくくなり、セル
の寿命を短くしていた。換言すると、フラッシュEEPROM
の書き込み消去ができる回数が少なく、セルの長寿命
化、書き込み消去回数の増加が望まれている。
【０００６】
【課題を解決するための手段】本発明は上記課題に鑑み
てなされたものであり、コントロールゲート上に多数の
半球状の突起部を形成し、この半球状の突起部の谷の部
分からトンネル電流を流すことによって情報の消去を行
う不揮発性半導体記憶装置である。
てなされたものであり、コントロールゲート上に多数の
半球状の突起部を形成し、この半球状の突起部の谷の部
分からトンネル電流を流すことによって情報の消去を行
う不揮発性半導体記憶装置である。
【０００７】
【発明の実施の形態】図１に、本発明の第１の実施形態
であるスプリットゲート型フラッシュEEPROMを示す。p
型単結晶半導体基板１上に所定間隔を隔てて形成された
ドレイン領域８及びソース領域９の間にチャネル領域１
０が形成されている。チャネル領域１０の一部上からド
レイン領域８の一部上にゲート絶縁膜２を介して延在す
るコントロールゲート４が形成され、該コントロールゲ
ート４の上部及び側部をトンネル絶縁膜５を介して被覆
し、かつソース領域９の一部上に延在したフローティン
グゲート７が形成されている。即ち、本発明のスプリッ
トゲート型フラッシュEEPROMは、いわば、従来のスプリ
ットゲート型フラッシュEEPROMのフローティングゲート
とコントロールゲートとを入れ替えた構造をなしてい
る、とも言える。本発明のスプリットゲート型フラッシ
ュEEPROMのコントロールゲート４の上面には半球状グレ
イン３aが形成されており、これに対向するフローティ
ングゲート７の下面に先鋭な突起部７aが形成されてい
る。この突起部７aの頂点がコントロールゲート４に近
接しているので、ここに電界集中が起こり、FNトンネル
電流が流れ、情報の消去を行う。多数形成されている突
起部７aのどれにFNトンネル電流が流れるかは、形成時
の微妙な大きさの差異などに依る。
であるスプリットゲート型フラッシュEEPROMを示す。p
型単結晶半導体基板１上に所定間隔を隔てて形成された
ドレイン領域８及びソース領域９の間にチャネル領域１
０が形成されている。チャネル領域１０の一部上からド
レイン領域８の一部上にゲート絶縁膜２を介して延在す
るコントロールゲート４が形成され、該コントロールゲ
ート４の上部及び側部をトンネル絶縁膜５を介して被覆
し、かつソース領域９の一部上に延在したフローティン
グゲート７が形成されている。即ち、本発明のスプリッ
トゲート型フラッシュEEPROMは、いわば、従来のスプリ
ットゲート型フラッシュEEPROMのフローティングゲート
とコントロールゲートとを入れ替えた構造をなしてい
る、とも言える。本発明のスプリットゲート型フラッシ
ュEEPROMのコントロールゲート４の上面には半球状グレ
イン３aが形成されており、これに対向するフローティ
ングゲート７の下面に先鋭な突起部７aが形成されてい
る。この突起部７aの頂点がコントロールゲート４に近
接しているので、ここに電界集中が起こり、FNトンネル
電流が流れ、情報の消去を行う。多数形成されている突
起部７aのどれにFNトンネル電流が流れるかは、形成時
の微妙な大きさの差異などに依る。
【０００８】以下に本実施形態のスプリットゲート型フ
ラッシュEEPROMセルの動作を述べる。先ず、データを書
き込むときには、ドレイン領域８を接地し、コントロー
ルゲート４とソース領域９に所定の電圧（例えばコント
ロールゲート４に2V、ソース領域９に12V）を印加す
る。すると、フローティングゲート７とソース領域９と
の容量結合によってフローティングゲート７の電位が上
昇し、（この場合は約10Vになる）チャネル領域１０が
導通し、ここに電流が流れる。チャネル領域１０に電流
が流れると、フローティングゲート７に熱電子が注入さ
れ、電荷が蓄積され、データが書き込まれる。また、デ
ータを消去するときには、ドレイン領域８及びソース領
域９を接地し、コントロールゲート４に所定の高電圧
（例えば15V）を印加することにより、フローティング
ゲート７に蓄積されている電子をFNトンネル電流として
コントロールゲート４へ引き抜く。この時、フローティ
ングゲート７の下面には、突起部７aが形成されている
ため、ここに電界が集中し、より低い電圧でFNトンネル
電流を流すことができる。
ラッシュEEPROMセルの動作を述べる。先ず、データを書
き込むときには、ドレイン領域８を接地し、コントロー
ルゲート４とソース領域９に所定の電圧（例えばコント
ロールゲート４に2V、ソース領域９に12V）を印加す
る。すると、フローティングゲート７とソース領域９と
の容量結合によってフローティングゲート７の電位が上
昇し、（この場合は約10Vになる）チャネル領域１０が
導通し、ここに電流が流れる。チャネル領域１０に電流
が流れると、フローティングゲート７に熱電子が注入さ
れ、電荷が蓄積され、データが書き込まれる。また、デ
ータを消去するときには、ドレイン領域８及びソース領
域９を接地し、コントロールゲート４に所定の高電圧
（例えば15V）を印加することにより、フローティング
ゲート７に蓄積されている電子をFNトンネル電流として
コントロールゲート４へ引き抜く。この時、フローティ
ングゲート７の下面には、突起部７aが形成されている
ため、ここに電界が集中し、より低い電圧でFNトンネル
電流を流すことができる。
【０００９】以上の動作を行うために、ソース領域９と
フローティングゲート７の静電容量はなるべく大きく、
コントロールゲート４とフローティングゲート７の容量
はなるべく小さいことが望ましい。フローティングゲー
ト７からコントロールゲート４へ、FNトンネル電流で電
子を引き抜く際に、ここに大きな電位差が必要で、静電
容量が大きいと、コントロールゲート４に印加した電圧
でフローティングゲート７の電位が変化し、大きな電位
差がかからなくなってしまうからである。そこで、それ
ぞれコントロールゲート４直下のゲート絶縁膜２を330
Å、フローティングゲート７直下のゲート絶縁膜２を10
0Å、トンネル絶縁膜５を230Åとした。また、コントロ
ールゲート４には、高電圧が印加されるので、コントロ
ールゲート４直下のゲート絶縁膜２が厚いことは、絶縁
破壊を防止する観点から好ましい。
フローティングゲート７の静電容量はなるべく大きく、
コントロールゲート４とフローティングゲート７の容量
はなるべく小さいことが望ましい。フローティングゲー
ト７からコントロールゲート４へ、FNトンネル電流で電
子を引き抜く際に、ここに大きな電位差が必要で、静電
容量が大きいと、コントロールゲート４に印加した電圧
でフローティングゲート７の電位が変化し、大きな電位
差がかからなくなってしまうからである。そこで、それ
ぞれコントロールゲート４直下のゲート絶縁膜２を330
Å、フローティングゲート７直下のゲート絶縁膜２を10
0Å、トンネル絶縁膜５を230Åとした。また、コントロ
ールゲート４には、高電圧が印加されるので、コントロ
ールゲート４直下のゲート絶縁膜２が厚いことは、絶縁
破壊を防止する観点から好ましい。
【００１０】本実施形態のフラッシュEEPROMによれば、
突起部７aがフローティングゲート７下面に多数形成さ
れているので、情報の書き込みと消去を繰り返し行っ
て、一つの突起部７aを覆うトンネル絶縁膜５が劣化し
て、FNトンネル電流が流れにくくなっても、別の突起部
７aからFNトンネル電流が流れる。また、本実施形態の
フラッシュEEPROMは、コントロールゲート４に形成され
ているのは、半球状のグレインであり、フローティング
ゲートに形成されている突起部に比較して先鋭でない。
従って、半球状グレインの先端には電界の集中が起こり
にくく、非選択セルのコントロールゲート４からフロー
ティングゲート７に電子が流れ込むリバーストンネリン
グ現象、書き込みディスターブは生じにくい。
突起部７aがフローティングゲート７下面に多数形成さ
れているので、情報の書き込みと消去を繰り返し行っ
て、一つの突起部７aを覆うトンネル絶縁膜５が劣化し
て、FNトンネル電流が流れにくくなっても、別の突起部
７aからFNトンネル電流が流れる。また、本実施形態の
フラッシュEEPROMは、コントロールゲート４に形成され
ているのは、半球状のグレインであり、フローティング
ゲートに形成されている突起部に比較して先鋭でない。
従って、半球状グレインの先端には電界の集中が起こり
にくく、非選択セルのコントロールゲート４からフロー
ティングゲート７に電子が流れ込むリバーストンネリン
グ現象、書き込みディスターブは生じにくい。
【００１１】以下に本発明の第１の実施形態のフラッシ
ュEEPROMの製造方法を説明する。 工程１：図２（a）に示すように、p型単結晶半導体基板
１上に熱酸化法を用いてSiO2からなるゲート絶縁膜２を
厚さ330Åに形成する。次に、SiH4ガスを用いた温度500
℃乃至580℃のLPCVD法を用いて厚さ1500Åのアモルファ
スシリコン膜３を形成する。 工程２：図２（b）に示すように、600℃のN2雰囲気中で
約1時間アニールして、第１の導電膜３のアモルファス
シリコンをポリシリコンに結晶化させるとともに、表面
に半球状グレイン（HSG）３aを形成する。次に、全面に
リン（Ｐ）イオンを注入してアモルファスシリコン膜３
を第１の導電膜３とする。 工程３：図２（c）に示すように、図示しないフォトレ
ジストよりなるマスクを用いて、ゲート絶縁膜２及び第
１の導電膜３の所定領域をエッチングし、コントロール
ゲート４を形成する。 工程４：図２（d）に示すように、低温wet酸化により、
SiO2からなるトンネル絶縁膜５及びゲート絶縁膜２の一
部を形成する。低温wet酸化によると、不純物が添加さ
れているシリコンであるコントロールゲート４の方がよ
り早く酸化され、不純物の少ない半導体基板１の酸化は
遅い。この傾向は他の酸化膜形成方法にも見られるが、
低温wet酸化が最も顕著である。従って、これらの絶縁
膜に膜厚差をつけることができ、本実施形態において
は、半導体基板１上に形成されるゲート絶縁膜２の一部
の膜厚は100Å、コントロールゲート４の周囲に形成さ
れるトンネル絶縁膜５の厚さは230Åである。次に、LPC
VD法を用いてポリシリコン膜を形成し、リンをドープし
て第２の導電膜６を厚さ1000Åに形成する。 工程５：図１に示すように、図示しないフォトレジスト
よりなるマスクを用いて、第２の導電膜６を、コントロ
ールゲート４上部及び側部とチャネル領域の一部上に残
存するようにエッチングして、フローティングゲート７
を形成する。次に、図示しないフォトレジスト及びフロ
ーティングゲート７をマスクとして、半導体基板１にn
型不純物（ヒ素、リンなど）をイオン注入し、アニール
処理を行って、n型ソース領域９を形成する。次に、図
示しないフォトレジスト及びコントロールゲート４をマ
スクとして半導体基板１にn型不純物をイオン注入し、
アニール処理を行って、n型ドレイン領域８を形成す
る。以上により、本実施形態の不揮発性半導体記憶装置
が形成される。
ュEEPROMの製造方法を説明する。 工程１：図２（a）に示すように、p型単結晶半導体基板
１上に熱酸化法を用いてSiO2からなるゲート絶縁膜２を
厚さ330Åに形成する。次に、SiH4ガスを用いた温度500
℃乃至580℃のLPCVD法を用いて厚さ1500Åのアモルファ
スシリコン膜３を形成する。 工程２：図２（b）に示すように、600℃のN2雰囲気中で
約1時間アニールして、第１の導電膜３のアモルファス
シリコンをポリシリコンに結晶化させるとともに、表面
に半球状グレイン（HSG）３aを形成する。次に、全面に
リン（Ｐ）イオンを注入してアモルファスシリコン膜３
を第１の導電膜３とする。 工程３：図２（c）に示すように、図示しないフォトレ
ジストよりなるマスクを用いて、ゲート絶縁膜２及び第
１の導電膜３の所定領域をエッチングし、コントロール
ゲート４を形成する。 工程４：図２（d）に示すように、低温wet酸化により、
SiO2からなるトンネル絶縁膜５及びゲート絶縁膜２の一
部を形成する。低温wet酸化によると、不純物が添加さ
れているシリコンであるコントロールゲート４の方がよ
り早く酸化され、不純物の少ない半導体基板１の酸化は
遅い。この傾向は他の酸化膜形成方法にも見られるが、
低温wet酸化が最も顕著である。従って、これらの絶縁
膜に膜厚差をつけることができ、本実施形態において
は、半導体基板１上に形成されるゲート絶縁膜２の一部
の膜厚は100Å、コントロールゲート４の周囲に形成さ
れるトンネル絶縁膜５の厚さは230Åである。次に、LPC
VD法を用いてポリシリコン膜を形成し、リンをドープし
て第２の導電膜６を厚さ1000Åに形成する。 工程５：図１に示すように、図示しないフォトレジスト
よりなるマスクを用いて、第２の導電膜６を、コントロ
ールゲート４上部及び側部とチャネル領域の一部上に残
存するようにエッチングして、フローティングゲート７
を形成する。次に、図示しないフォトレジスト及びフロ
ーティングゲート７をマスクとして、半導体基板１にn
型不純物（ヒ素、リンなど）をイオン注入し、アニール
処理を行って、n型ソース領域９を形成する。次に、図
示しないフォトレジスト及びコントロールゲート４をマ
スクとして半導体基板１にn型不純物をイオン注入し、
アニール処理を行って、n型ドレイン領域８を形成す
る。以上により、本実施形態の不揮発性半導体記憶装置
が形成される。
【００１２】以下に本発明の第１の実施形態のフラッシ
ュEEPROMの第２の製造方法を説明する。本製造工程にお
いて、各工程の断面図は第１の製造方法と全く同一であ
る。 工程１：図２（a）に示すように、p型単結晶半導体基板
１上に熱酸化法を用いてSiO2からなるゲート絶縁膜２を
厚さ100Åに形成する。次に、SiH4ガスを用いた温度550
℃のLPCVD法を用いてアモルファスシリコン膜を厚さ150
0Åに形成し、全面にリンイオンを注入して第１の導電
膜３を形成する。 工程２：図２（b）に示すように、600℃のN2雰囲気中で
１０分乃至２０分アニールして、第１の導電膜３のアモ
ルファスシリコンをポリシリコンに結晶化させるととも
に、表面に半球状グレイン（HSG）３aを形成する。 工程３乃至工程５：第１の製造工程の工程３乃至工程５
と同様である。以上により、本実施形態の不揮発性半導
体記憶装置が形成される。本製造工程によれば、アモル
ファスシリコンにあらかじめ不純物を注入してからアニ
ールを行うので、HSGが形成するための結晶核が形成さ
れやすく、よって、アニールが短時間で終了する。
ュEEPROMの第２の製造方法を説明する。本製造工程にお
いて、各工程の断面図は第１の製造方法と全く同一であ
る。 工程１：図２（a）に示すように、p型単結晶半導体基板
１上に熱酸化法を用いてSiO2からなるゲート絶縁膜２を
厚さ100Åに形成する。次に、SiH4ガスを用いた温度550
℃のLPCVD法を用いてアモルファスシリコン膜を厚さ150
0Åに形成し、全面にリンイオンを注入して第１の導電
膜３を形成する。 工程２：図２（b）に示すように、600℃のN2雰囲気中で
１０分乃至２０分アニールして、第１の導電膜３のアモ
ルファスシリコンをポリシリコンに結晶化させるととも
に、表面に半球状グレイン（HSG）３aを形成する。 工程３乃至工程５：第１の製造工程の工程３乃至工程５
と同様である。以上により、本実施形態の不揮発性半導
体記憶装置が形成される。本製造工程によれば、アモル
ファスシリコンにあらかじめ不純物を注入してからアニ
ールを行うので、HSGが形成するための結晶核が形成さ
れやすく、よって、アニールが短時間で終了する。
【００１３】尚、アニールの雰囲気ガスは、N2に限ら
ず、He、Arなどの不活性ガスでもよい。次に本発明の第
２の実施形態について述べる。図３に本実施形態のスプ
リットゲート型フラッシュEEPROMを示す。本実施形態の
特徴はコントロールゲート４'の側面にも半球状グレイ
ンが形成され、フローティングゲート７'のこれに対向
する部位にも突起部７aが形成されている点である。そ
れ以外の本実施形態の構成は第１の実施形態とほぼ同様
である。コントロールゲート４'側面の対向する部位に
突起部７aがあるので、突起部７aは第１の実施形態に比
較してさらに多く、本実施形態のEEPROMセルは、より長
寿命であり、従って、書き込み消去回数も多い。本実施
形態のEEPROMセルの動作は第１の実施形態のEEPROMセル
と同様である。
ず、He、Arなどの不活性ガスでもよい。次に本発明の第
２の実施形態について述べる。図３に本実施形態のスプ
リットゲート型フラッシュEEPROMを示す。本実施形態の
特徴はコントロールゲート４'の側面にも半球状グレイ
ンが形成され、フローティングゲート７'のこれに対向
する部位にも突起部７aが形成されている点である。そ
れ以外の本実施形態の構成は第１の実施形態とほぼ同様
である。コントロールゲート４'側面の対向する部位に
突起部７aがあるので、突起部７aは第１の実施形態に比
較してさらに多く、本実施形態のEEPROMセルは、より長
寿命であり、従って、書き込み消去回数も多い。本実施
形態のEEPROMセルの動作は第１の実施形態のEEPROMセル
と同様である。
【００１４】以下に本発明の第２の実施形態のフラッシ
ュEEPROMの製造方法を説明する。 工程１：第４図（a）に示すように、第１の実施形態の
第１の製造方法の工程１と同様である。 工程２：図４（b）に示すように、図示しないフォトレ
ジストよりなるマスクを用いてコントロールゲート４'
となる領域を残してアモルファスシリコン膜３をエッチ
ングする。 工程３：図４（c）に示すように、600℃のN2雰囲気中で
約1時間アニールして、アモルファスシリコン膜３をポ
リシリコンに結晶化させ、次に、全面にリン（Ｐ）イオ
ンを注入してアモルファスシリコン膜３をコントロール
ゲート４'とする。このとき、コントロールゲート４'の
表面に半球状グレイン（HSG）４aが形成される。 工程４乃至工程５：図４（d）、図３に示すように、第
１の実施形態の第１の製造方法の工程４乃至工程５とほ
ぼ同様である。以上により、本実施形態の不揮発性半導
体記憶装置が形成される。
ュEEPROMの製造方法を説明する。 工程１：第４図（a）に示すように、第１の実施形態の
第１の製造方法の工程１と同様である。 工程２：図４（b）に示すように、図示しないフォトレ
ジストよりなるマスクを用いてコントロールゲート４'
となる領域を残してアモルファスシリコン膜３をエッチ
ングする。 工程３：図４（c）に示すように、600℃のN2雰囲気中で
約1時間アニールして、アモルファスシリコン膜３をポ
リシリコンに結晶化させ、次に、全面にリン（Ｐ）イオ
ンを注入してアモルファスシリコン膜３をコントロール
ゲート４'とする。このとき、コントロールゲート４'の
表面に半球状グレイン（HSG）４aが形成される。 工程４乃至工程５：図４（d）、図３に示すように、第
１の実施形態の第１の製造方法の工程４乃至工程５とほ
ぼ同様である。以上により、本実施形態の不揮発性半導
体記憶装置が形成される。
【００１５】以下に本発明の第２の実施形態のフラッシ
ュEEPROMの第２の製造方法を説明する。本製造工程にお
いて、各工程の断面図は第１の製造方法と全く同一であ
る。 工程１：図４（a）に示すように、第１の実施形態の第
２の製造方法の工程１と同様である。 工程２：図４（b）に示すように、第２の実施形態の第
１の製造方法の工程２と同様である。 工程３：図４（c）に示すように、600℃のN2雰囲気中で
１０分乃至２０分アニールして、第１の導電膜３のアモ
ルファスシリコンをポリシリコンに結晶化させるととも
に、表面に半球状グレイン（HSG）３aを形成する。この
とき、コントロールゲート４'の側面にも半球状グレイ
ンが形成される。 工程４乃至工程５：第１の製造工程の工程４乃至工程５
と同様である。以上により、本実施形態の不揮発性半導
体記憶装置が形成される。本製造工程によれば、アモル
ファスシリコンにあらかじめ不純物を注入してからアニ
ールを行うので、HSGが形成するための結晶核が形成さ
れやすく、よって、アニールが短時間で終了する。
ュEEPROMの第２の製造方法を説明する。本製造工程にお
いて、各工程の断面図は第１の製造方法と全く同一であ
る。 工程１：図４（a）に示すように、第１の実施形態の第
２の製造方法の工程１と同様である。 工程２：図４（b）に示すように、第２の実施形態の第
１の製造方法の工程２と同様である。 工程３：図４（c）に示すように、600℃のN2雰囲気中で
１０分乃至２０分アニールして、第１の導電膜３のアモ
ルファスシリコンをポリシリコンに結晶化させるととも
に、表面に半球状グレイン（HSG）３aを形成する。この
とき、コントロールゲート４'の側面にも半球状グレイ
ンが形成される。 工程４乃至工程５：第１の製造工程の工程４乃至工程５
と同様である。以上により、本実施形態の不揮発性半導
体記憶装置が形成される。本製造工程によれば、アモル
ファスシリコンにあらかじめ不純物を注入してからアニ
ールを行うので、HSGが形成するための結晶核が形成さ
れやすく、よって、アニールが短時間で終了する。
【００１６】
【発明の効果】本発明のフラッシュEEPROMは、コントロ
ールゲートの上面に多数のHSGを有するので、情報の消
去はこのHSGの谷の部分からFNトンネル電流が流れるこ
とによってなされ、繰り返しの情報の書き込み消去によ
って、一つのHSGを覆うトンネル絶縁膜が劣化して、こ
こにトンネル電流が流れにくくなっても、他のHSGの谷
の部分よりトンネル電流が流れるので、長い書き込み消
去寿命を有する。
ールゲートの上面に多数のHSGを有するので、情報の消
去はこのHSGの谷の部分からFNトンネル電流が流れるこ
とによってなされ、繰り返しの情報の書き込み消去によ
って、一つのHSGを覆うトンネル絶縁膜が劣化して、こ
こにトンネル電流が流れにくくなっても、他のHSGの谷
の部分よりトンネル電流が流れるので、長い書き込み消
去寿命を有する。
【図１】本発明の実施形態のスプリットゲート型フラッ
シュEEPROMの断面図である。
シュEEPROMの断面図である。
【図２】本発明の実施形態のスプリットゲート型フラッ
シュEEPROMの製造工程図である。
シュEEPROMの製造工程図である。
【図３】本発明の実施形態のスプリットゲート型フラッ
シュEEPROMの断面図である。
シュEEPROMの断面図である。
【図４】本発明の実施形態のスプリットゲート型フラッ
シュEEPROMの製造工程図である。
シュEEPROMの製造工程図である。
【図５】従来のスプリットゲート型フラッシュEEPROMの
断面図である。
断面図である。
Claims (8)
- 【請求項１】 第１の導電型の半導体基板上に所定間隔
を隔てて形成された第２の導電型のソース領域及びドレ
イン領域と、 前記半導体基板上の、前記ソース領域と前記ドレイン領
域との間のチャネル領域の一部上から前記ドレイン領域
の一部上に、絶縁膜を介して延在するコントロールゲー
トと、 前記コントロールゲートの一部上から前記コントロール
ゲートの側部を絶縁膜を介して被覆し、前記ソース領域
の一部上に延在するフローティングゲートとを有する不
揮発性半導体記憶装置において、前記コントロールゲー
トは、少なくともその上面に半球状グレインよりなる複
数の突起を有し、前記コントロールゲートの前記突起が
形成されている部位に対向する前記フローティングゲー
トの部位に複数の先鋭な突起を有することを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にアモルファスシリコン膜
を形成する工程と、前記アモルファスシリコン膜をアニ
ールして表面に複数の半球状グレインを形成する工程
と、前記アモルファスシリコン膜に不純物を添加して導
電膜とする工程と、前記導電膜の所定領域をエッチング
してコントロールゲートを形成する工程と、少なくとも
前記コントロールゲートの一部上に絶縁膜を介して延在
するフローティングゲートを形成する工程とを有するこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項３】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にアモルファスシリコン膜
を形成する工程と、前記アモルファスシリコン膜に不純
物を添加して第１の導電膜とする工程と、前記第１の導
電膜をアニールして表面に複数の半球状グレインを形成
する工程と、前記第１の導電膜の所定領域をエッチング
してコントロールゲートを形成する工程と、少なくとも
前記コントロールゲートの一部上に絶縁膜を介して延在
するフローティングゲートを形成する工程とを有するこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項４】 前記コントロールゲートの側面にも前記
半球状グレインよりなる突起を有し、前記コントロール
ゲートの前記突起が形成されている部位に対向する前記
フローティングゲートの部位に複数の先鋭な突起を有す
ることを特徴とする請求項１に記載の不揮発性半導体記
憶装置。 - 【請求項５】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にアモルファスシリコン膜
を形成する工程と、前記アモルファスシリコン膜の所定
領域をエッチングする工程と、前記アモルファスシリコ
ン膜をアニールして表面に複数の半球状グレインを形成
する工程と、前記アモルファスシリコン膜に不純物を添
加してコントロールゲートを形成する工程と、少なくと
も前記コントロールゲートの一部上に絶縁膜を介して延
在するフローティングゲートを形成する工程とを有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項６】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にアモルファスシリコン膜
を形成する工程と、前記アモルファスシリコン膜の所定
領域をエッチングする工程と、前記アモルファスシリコ
ン膜に不純物を添加して第１の導電膜とする工程と、前
記第１の導電膜をアニールして表面に複数の半球状グレ
インを形成してコントロールゲートを形成する工程と、
少なくとも前記コントロールゲートの一部上に絶縁膜を
介して延在するフローティングゲートを形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項７】 前記フローティングゲートと前記半導体
基板とが絶縁膜を隔てて隣接する部位の絶縁膜の厚さ
は、前記フローティングゲートと前記コントロールゲー
トとが絶縁膜を隔てて隣接する部位の絶縁膜の厚さより
も薄いことを特徴とする請求項１もしくは請求項４に記
載の不揮発性半導体記憶装置。 - 【請求項８】 前記フローティングゲートと前記半導体
基板との間の絶縁膜と、前記フローティングゲートと前
記コントロールゲートとの間の絶縁膜とを形成する工程
が低温のウエット酸化であることを特徴とする請求項２
もしくは請求項３もしくは請求項５もしくは請求項６に
記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085553A JPH11284086A (ja) | 1998-03-31 | 1998-03-31 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085553A JPH11284086A (ja) | 1998-03-31 | 1998-03-31 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284086A true JPH11284086A (ja) | 1999-10-15 |
Family
ID=13862032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10085553A Pending JPH11284086A (ja) | 1998-03-31 | 1998-03-31 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560762B2 (en) | 2005-08-23 | 2009-07-14 | Macronix International Co., Ltd. | Asymmetric floating gate NAND flash memory |
-
1998
- 1998-03-31 JP JP10085553A patent/JPH11284086A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560762B2 (en) | 2005-08-23 | 2009-07-14 | Macronix International Co., Ltd. | Asymmetric floating gate NAND flash memory |
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