CN108735753B - 非易失性半导体存储器件 - Google Patents
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Abstract
本发明提供一种非易失性半导体存储器件，包括MOS晶体管以及依次沉积于MOS晶体管的漏极区上方的阻挡层、浮栅、隧穿氧化层和控制栅；其中，栅极区连接至工作电压，当栅极区在工作电压下，源极区至漏极区的沟道导通，使漏极区的电压一致于源极区；源极区连接至第一电压，控制栅连接至第二电压，当第一电压和第二电压使隧穿氧化层两端的电势差超过阈值，隧穿氧化层被隧穿；以及阻挡层用于阻挡浮栅中的电荷向漏极区流失。本发明的技术方案可以提供一种基于DRAM架构的新型非易失性存储器件，实现多位非易失性数据存储功能。
Description
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种非易失性半导体存储器件。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备，其主要功能是存储程序和各种数据，并能在计算机运行过程中高速、自动地完成程序或数据的存储。存储器是具有“记忆”功能的设备，一般有三种操作状态：写入、擦除和读。
现有的存储器,按信息的可保存性分为易失性存储器和非易失性存储器，其中，常见的用于大容量存储的易失性存储器如动态随机存取存储器(Dynamic Random AccessMemory，简称DRAM)，非易失性存储器如NAND闪存(Flash)。其中，NAND Flash是指当电流关掉后，所存储的数据不会消失的存储器，其存储特性相当于硬盘；而DRAM只能将数据保持很短的时间，为了保持数据，DRAM使用电容存储，所以必须隔一段时间刷新(refresh)一次，如果存储单元没有被刷新，存储的信息就会丢失。因此，DRAM不能用做非易失性存储器。
发明内容
本发明实施例至少提供一种非易失性半导体存储器件，以解决或缓解现有技术中的一项或更多项技术问题。
作为本发明实施例的第一个方面，本发明实施例提供一种非易失性半导体存储器件，包括：
MOS晶体管，具有栅极区、源极区和漏极区；以及
依次沉积于所述漏极区上方的阻挡层、浮栅、隧穿氧化层和控制栅；
其中，所述栅极区连接至所述非易失性半导体存储器件的工作电压，当所述栅极区在所述工作电压下，所述源极区至所述漏极区的沟道导通，使所述漏极区的电压一致于所述源极区；所述源极区连接至第一电压，所述控制栅连接至第二电压，当所述第一电压和所述第二电压使所述隧穿氧化层两端的电势差超过阈值，所述隧穿氧化层被隧穿；以及所述阻挡层用于阻挡所述浮栅中的电荷向所述漏极区流失。
进一步地，当所述第一电压和所述第二电压的电势相反，并且所述第一电压和所述第二电压之间的电势差在9伏至18伏，所述隧穿氧化层被隧穿。
在一些实施例中，所述阻挡层包括阻挡氧化层和介质层的层叠，所述阻挡氧化层与所述隧穿氧化层选自于相同的材料，并且所述阻挡氧化层的厚度小于等于所述隧穿氧化层的厚度，其中，所述介质层选自于由三氧化二铝和氧化铪构成的群组的其中之一。
在一些实施例中，所述阻挡层与所述隧穿氧化层选自于相同的材料，所述阻挡层的厚度大于所述隧穿氧化层的厚度。
进一步地，所述非易失性半导体存储器件具有写操作模式，在所述写操作模式，所述第一电压为正电压，所述第二电压为负电压，所述控制栅中的电荷通过隧穿所述隧穿氧化层进入所述浮栅；所述非易失性半导体存储器件具有擦除模式，在所述擦除模式，所述第一电压为负电压，所述第二电压为正电压，所述浮栅中的电荷通过隧穿所述隧穿氧化层离开所述浮栅；以及所述非易失性半导体存储器件具有读操作模式，在所述读操作模式，所述第一电压为脉冲信号，根据所述第二电压获得所述非易失性半导体存储器件的存储信息。
作为本发明实施例的第二个方面，本发明实施例提供一种非易失性半导体存储器件，包括：
MOS晶体管，具有栅极区、源极区和漏极区；以及
依次沉积于所述源极区上方的阻挡层、浮栅、隧穿氧化层和控制栅；
其中，所述栅极区连接至所述非易失性半导体存储器件的工作电压，当所述栅极区在所述工作电压下，所述源极区至所述漏极区的沟道导通，使所述源极区的电压一致于所述漏极区；所述控制栅连接至第一电压，所述漏极区连接至第二电压，当所述第一电压和所述第二电压使所述隧穿氧化层两端的电势差超过阈值，所述隧穿氧化层被隧穿；以及所述阻挡层用于阻挡所述浮栅中的电荷向所述源极区流失。
进一步地，当所述第一电压和所述第二电压的电势相反，并且所述第一电压和所述第二电压之间的电势差在9伏至18伏，所述隧穿氧化层被隧穿。
在一些实施例中，所述阻挡层包括阻挡氧化层和介质层的层叠，所述阻挡氧化层与所述隧穿氧化层选自于相同的材料，并且所述阻挡氧化层的厚度小于等于所述隧穿氧化层的厚度，其中，所述介质层选自于由三氧化二铝和氧化铪构成的群组的其中之一。
在一些实施例中，所述阻挡层与所述隧穿氧化层选自于相同的材料，所述阻挡层的厚度大于所述隧穿氧化层的厚度。
进一步地，所述非易失性半导体存储器件具有写操作模式，在所述写操作模式，所述第一电压为负电压，所述第二电压为正电压，所述控制栅中的电荷通过隧穿所述隧穿氧化层进入所述浮栅；所述非易失性半导体存储器件具有擦除模式，在所述擦除模式，所述第一电压为正电压，所述第二电压为负电压，所述浮栅中的电荷通过隧穿所述隧穿氧化层离开所述浮栅；以及所述非易失性半导体存储器件具有读操作模式，在所述读操作模式，所述第二电压为脉冲信号，根据所述第一电压获得所述非易失性半导体存储器件的存储信息。
作为本发明实施例的第三个方面，本发明实施例提供一种非易失性半导体存储器件，包括：
MOS晶体管，具有栅极区、源极区和漏极区；以及
依次沉积于所述漏极区上方的隧穿氧化层、浮栅、阻挡层和控制栅；
其中，所述栅极区连接至所述非易失性半导体存储器件的工作电压，当所述栅极区在所述工作电压下，所述源极区至所述漏极区的沟道导通，使所述漏极区的电压一致于所述源极区；所述源极区连接至第一电压，所述控制栅连接至第二电压，当所述第一电压和所述第二电压使所述隧穿氧化层两端的电势差超过阈值，所述隧穿氧化层被隧穿；以及所述阻挡层阻挡所述浮栅中的电荷向所述控制栅流失。
进一步地，当所述第一电压和所述第二电压的电势相反，并且所述第一电压和所述第二电压之间的电势差在9伏至18伏，所述隧穿氧化层被隧穿。
在一些实施例中，所述阻挡层包括阻挡氧化层和介质层的层叠，所述阻挡氧化层与所述隧穿氧化层选自于相同的材料，并且所述阻挡氧化层的厚度小于等于所述隧穿氧化层的厚度，其中，所述介质层选自于由三氧化二铝和氧化铪构成的群组的其中之一。
在一些实施例中，所述阻挡层与所述隧穿氧化层选自于相同的材料，所述阻挡层的厚度大于所述隧穿氧化层的厚度。
进一步地，所述非易失性半导体存储器件具有写操作模式，在所述写操作模式，所述第一电压为负电压，所述第二电压为正电压，所述漏极区中的电荷通过隧穿所述隧穿氧化层进入所述浮栅；所述非易失性半导体存储器件具有擦除模式，在所述擦除模式，所述第一电压为正电压，所述第二电压为负电压，所述浮栅中的电荷通过隧穿所述隧穿氧化层离开所述浮栅；以及所述非易失性半导体存储器件具有读操作模式，在所述读操作模式，所述第一电压为脉冲信号，根据所述第二电压获得所述非易失性半导体存储器件的存储信息。
作为本发明实施例的第四个方面，本发明实施例提供一种非易失性半导体存储器件，包括：
MOS晶体管，具有栅极区、源极区和漏极区；以及
依次沉积于所述源极区上方的隧穿氧化层、浮栅、阻挡层和控制栅；
其中，所述栅极区连接至所述非易失性半导体存储器件的工作电压，当所述栅极区在所述工作电压下，所述源极区至所述漏极区的沟道导通，使所述源极区的电压一致于所述漏极区；所述控制栅连接至第一电压，所述漏极区连接至第二电压，当所述第一电压和所述第二电压使所述隧穿氧化层两端的电势差超过阈值，所述隧穿氧化层被隧穿；以及所述阻挡层阻挡所述浮栅中的电荷向所述控制栅流失。
进一步地，当所述第一电压和所述第二电压的电势相反，并且所述第一电压和所述第二电压之间的电势差在9伏至18伏，所述隧穿氧化层被隧穿。
在一些实施例中，所述阻挡层包括阻挡氧化层和介质层的层叠，所述阻挡氧化层与所述隧穿氧化层选自于相同的材料，并且所述阻挡氧化层的厚度小于等于所述隧穿氧化层的厚度，其中，所述介质层选自于由三氧化二铝和氧化铪构成的群组的其中之一。
在一些实施例中，所述阻挡层与所述隧穿氧化层选自于相同的材料，所述阻挡层的厚度大于所述隧穿氧化层的厚度。
进一步地，所述非易失性半导体存储器件具有写操作模式，在所述写操作模式，所述第一电压为正电压，所述第二电压为负电压，所述源极区中的电荷通过隧穿所述隧穿氧化层进入所述浮栅；所述非易失性半导体存储器件具有擦除模式，在所述擦除模式，所述第一电压为负电压，所述第二电压为正电压，所述浮栅中的电荷通过隧穿所述隧穿氧化层离开所述浮栅；以及所述非易失性半导体存储器件具有读操作模式，在所述读操作模式，所述第二电压为脉冲信号，根据所述第一电压获得所述非易失性半导体存储器件的存储信息。
本发明实施例采用上述技术方案，可以提供一种基于DRAM架构的新型非易失性存储器件，实现多位(Multi-bits)非易失性数据存储功能。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为实施例一的非易失性半导体存储器件的结构图；
图2为实施例一的非易失性半导体存储器件在写入操作时的能带图；
图3为实施例一的非易失性半导体存储器件在擦除操作时的能带图；
图4为实施例一的非易失性半导体存储器件的等效电路图；
图5-1为实施例一的非易失性半导体存储器件的第一电压的波形图；
图5-2为实施例一的非易失性半导体存储器件的第三电压的波形图；
图5-3为实施例一的非易失性半导体存储器件的第二电压的波形图；
图6为实施例二的非易失性半导体存储器件的结构图；
图7为实施例三的非易失性半导体存储器件的结构图；
图8为实施例四的非易失性半导体存储器件的结构图。
附图标记说明：
100：非易失性半导体存储器件
110：MOS晶体管 111：栅极区 111A：栅极氧化物
111B：栅极 112：源极区 113：漏极区
114：衬底 120：阻挡层 121：阻挡氧化层
122：介质层 130：浮栅 140：隧穿氧化层
150：控制栅
Vg：工作电压 Vs：第一电压 Vd：第二电压
C1：阻挡层电容 C2：隧穿氧化层电容
V1：第三电压 V2：第四电压
e-：电荷 Qc：浮栅存储的电荷量
200：非易失性半导体存储器件
300：非易失性半导体存储器件
400：非易失性半导体存储器件。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
本发明旨在提供一种基于DRAM架构的非易失性半导体存储器件，利用F-N(Fowler-Nordheim)隧穿原理进行数据存储，以实现多位非易失性数据存储功能。
实施例一
如图1所示为本实施例的非易失性半导体存储器件100，包括金属氧化物半导体场效应(Metal Oxide Semiconductor，简称MOS)晶体管110以及阻挡层120、浮栅130、隧穿氧化层140和控制栅150。
MOS晶体管110具有衬底114、栅极区111、源极区112和漏极区113，本实施例中，MOS晶体管110是N型(Negative channel，N沟道)晶体管，即衬底114为P型，源极区112和漏极区113掺杂N型粒子。在一个可变实施例中，MOS晶体管110也可以是P型(Positive channel，P沟道)晶体管，即衬底114为N型，源极区112和漏极区113掺杂P型粒子。
栅极区111包括栅极氧化物111A以及栅极氧化物111A上方的栅极111B，其中，栅极111B的材料可以是多晶硅(Poly Si)。如图1所示，栅极111B连接于工作电压Vg，源极区112连接至第一电压Vs，当Vg大于MOS晶体管110的开启电压Vt时，MOS晶体管110导通，即源极区112至漏极区113的沟通导通，使源极区112的电压传导至漏极区113，即使漏极区113的电压与源极区112的电压一致。本实施例中，Vg＝4.5V，Vt＝0.7V，Vg和Vt的电压值仅为示例性说明，并不是对MOS晶体管的工作电压值和导通电压值的限制。
本实施例中，阻挡层120、浮栅130、隧穿氧化层140和控制栅150依次沉积于漏极区113上方，其中，浮栅130和控制栅150的材料可以是N型多晶硅，浮栅130用作存储电荷e-的容器，控制栅150连接于第二电压Vd。
隧穿氧化层140的材料可以是氧化物，如二氧化硅(SiO2)，当MOS晶体管110导通，Vs和Vd为电势相反的电压，并且Vs和Vd的差值使隧穿氧化层140两端的电势差超过阈值时，即控制栅150和浮栅130之间的电势差超过阈值时，电荷e-可以隧穿隧穿氧化层140。优选地，Vs和Vd的差值在9伏(V)至18V(包括9V和18V)时，隧穿氧化层140两端的控制栅150和浮栅130之间能够存在较大电势差，电荷e-可以隧穿隧穿氧化层140。
本实施例中，阻挡层120包括介质层122以及沉积于介质层122上方的阻挡氧化层121，介质层122的材料可以是三氧化二铝(Al2O3)，也可以是二氧化铪(HfO2)等高介质材料，以减小阻挡氧化层121的厚度，例如，阻挡氧化层121与隧穿氧化层140可以是相同材料，如SiO2，但阻挡氧化层121的厚度可以小于等于隧穿氧化层140的厚度，以降低器件尺寸。阻挡层120具有高势垒，以阻挡存储在浮栅130中的电荷e-向漏极区113流失。
在一个可变实施例中，阻挡层120可以仅由阻挡氧化层121构成，阻挡氧化层121与隧穿氧化层140可以是相同材料，如SiO2，但阻挡氧化层121的厚度应该大于隧穿氧化层140的厚度，防止阻挡氧化层121被隧穿，进而阻挡存储在浮栅130中的电荷e-向漏极区113流失。
本实施例的非易失性半导体存储器件100具有写操作模式、擦除模式和读操作模式，下面结合图1、图2、图3、图4、图5-1至图5-3介绍非易失性半导体存储器件100的工作原理。
(1)写操作模式
控制MOS晶体管110导通，第一电压Vs为正电压，第二电压Vd为负电压，并且Vs和Vd之间的差值在9V至18V(包括9V和18V)，例如Vs＝3V，Vd＝-7V。
在MOS晶体管110导通后，源极区112的电压(Vs＝3V)传到漏极区113，使漏极区113的电压一致于源极区112的电压，从而在隧穿氧化层140两端的控制栅150(Vd＝-7V)和浮栅130(3V)之间存在较大电势差，浮栅130中的正电压吸引控制栅150中的电荷e-通过隧穿隧穿氧化层140进入浮栅130，以对非易失性半导体存储器件100写入存储信息，其中，阻挡层120可以防止存储信息丢失。如图2所示为写操作模式下的隧穿能带图，其中，设费米能级为Ef，Ec和Ev分别为导带和价带。
(2)擦除模式
控制MOS晶体管110导通，第一电压Vs为负电压，第二电压Vd为正电压，并且Vs和Vd之间的差值在9V至18V(包括9V和18V)，例如Vs＝-3V，Vd＝7V。
在MOS晶体管110导通后，源极区112的电压(Vs＝-3V)传到漏极区113，使漏极区113的电压一致于源极区112的电压，从而在隧穿氧化层140两端的控制栅150(Vd＝7V)和浮栅130(-3V)之间存在较大电势差，浮栅130中的负电压排斥浮栅130中的电荷e-通过隧穿隧穿氧化层140被抽走而离开浮栅130，进入控制栅150，以擦除非易失性半导体存储器件100中的存储信息。如图3所示为写操作模式下的隧穿能带图。
(3)读操作模式
控制MOS晶体管110导通，第一电压Vs为脉冲信号。
如图4所示为读操作模式下非易失性半导体存储器件100的等效电路。阻挡层120等效为电容，即阻挡层电容C1；隧穿氧化层140等效为电容，即隧穿氧化层电容C2；阻挡层电容C1两端形成第三电压V1和第四电压V2。
本实施例中，第一电压Vs可以是峰值为1V的脉冲，如图5-1所示，当MOS晶体管110导通后，脉冲信号(峰值为1V的脉冲)传到漏极区113，即V1也为峰值为1V的脉冲，如图5-2所示，根据电容特性，即电容通交流，因此脉冲信号通过阻挡层电容C1携带浮栅130中的电荷使第四电压V2为脉冲信号，再通过隧穿氧化层电容C2最后得到控制栅150的输出电压(即第二电压Vd)，根据第二电压Vd可以获得非易失性半导体存储器件100的存储信息。
如图5-3所示，浮栅130所储存的电荷量为Qc，当Qc为3e(其中，e是基本元荷，1e＝1.602 176 565(35)×10-19C，可取e＝1.6×10-19C)时，脉冲信号的峰值为Vd1；当Qc为6e时，脉冲信号的峰值为Vd2；当Qc为9e时，脉冲信号的峰值为Vd3。二进制中，每个“0”或“1”是1位(bit)，代表了电荷的个数，Nbit代表存入的电荷量Qc为Ne。因此，提高浮栅130所储存的电荷量Qc，就可以实现2bit或3bit或更多位存储。
浮栅130所存储的电荷量Qc与Vd和Vs有以下关系：
因此，通过调整第一电压Vs和第二电压Vd，尤其是改变第一电压Vs和第二电压Vd之间的压差，就可以大范围改变浮栅130所储存的电荷量Qc，进而实现2bit或3bit或更多位存储。
实施例二
如图6所示为本实施例的非易失性半导体存储器件200的结构图，与实施例一的区别在于阻挡层120、浮栅130、隧穿氧化层140和控制栅150依次沉积于源极区112上方，控制栅150连接于第一电压Vs，漏极区113连接于第二电压Vd。
本实施例的非易失性半导体存储器件200具有写操作模式、擦除模式和读操作模式。
(1)写操作模式
控制MOS晶体管110导通，第一电压Vs为负电压，第二电压Vd为正电压，并且Vs和Vd之间的差值在9V至18V(包括9V和18V)，例如Vs＝-3V，Vd＝7V。
在MOS晶体管110导通后，漏极区113的电压(Vd＝7V)传到源极区112，使隧穿氧化层140两端的控制栅150(Vs＝-3V)和浮栅130(7V)之间存在较大电势差，浮栅130的正电压吸引控制栅150中的电荷e-通过隧穿隧穿氧化层140进入浮栅130，以对非易失性半导体存储器件100写入存储信息，其中，阻挡层120可以阻挡浮栅130中的电荷向源极区112流失，防止存储信息丢失。
(2)擦除模式
控制MOS晶体管110导通，第一电压Vs为正电压，第二电压Vd为负电压，并且Vs和Vd之间的差值在9V至18V(包括9V和18V)，例如Vs＝3V，Vd＝-7V。
在MOS晶体管110导通后，漏极区113的电压(Vd＝-7V)传到源极区112，使隧穿氧化层140两端的控制栅150(Vs＝3V)和浮栅130(-7V)之间存在较大电势差，浮栅130的负电压排斥浮栅130中的电荷e-通过隧穿隧穿氧化层140被抽走而离开浮栅130，进入控制栅150，以擦除非易失性半导体存储器件100中的存储信息。
(3)读操作模式
控制MOS晶体管110导通，第二电压Vd为脉冲信号，根据控制栅150的输出电压(即第一电压Vs)可以获得非易失性半导体存储器件100的存储信息。
浮栅130所存储的电荷量Qc与Vd和Vs有以下关系：
因此，通过调整第一电压Vs和第二电压Vd，尤其是改变第一电压Vs和第二电压Vd之间的压差，就可以大范围改变浮栅130所储存的电荷量Qc，进而实现2bit或3bit或更多位存储。
实施例三
如图7所示为本实施例的非易失性半导体存储器件300的结构图，与实施例一的区别在于隧穿氧化层140、浮栅130、阻挡层120和控制栅150依次沉积于漏极区113上方，阻挡层120包括阻挡氧化层121以及沉积于阻挡氧化层121上的介质层122。
本实施例的非易失性半导体存储器件300具有写操作模式、擦除模式和读操作模式。
(1)写操作模式
控制MOS晶体管110导通，第一电压Vs为负电压，第二电压Vd为正电压，并且Vs和Vd之间的差值在9V至18V(包括9V和18V)，例如Vs＝-3V，Vd＝7V。
在MOS晶体管110导通后，源极区112的电压(Vs＝-3V)传到漏极区113，使隧穿氧化层140两端的浮栅130(即控制栅150连接的第二电压Vd＝7V)和漏极区113(-3V)之间存在较大电势差，漏极区113的负电压排斥漏极区113中的电荷e-通过隧穿隧穿氧化层140进入浮栅130，以对非易失性半导体存储器件300写入存储信息，其中，阻挡层120可以阻挡浮栅130中的电荷向控制栅150流失，防止存储信息丢失。
(2)擦除模式
控制MOS晶体管110导通，第一电压Vs为正电压，第二电压Vd为负电压，并且Vs和Vd之间的差值在9V至18V(包括9V和18V)，例如Vs＝3V，Vd＝-7V。
在MOS晶体管110导通后，源极区112的电压(Vs＝3V)传到漏极区113，使隧穿氧化层140两端的浮栅130(-7V)和漏极区113(3V)之间存在较大电势差，漏极区113的正电压吸引浮栅130中的电荷e-通过隧穿隧穿氧化层140离开浮栅130进入漏极区113，以擦除非易失性半导体存储器件300中的存储信息。
(3)读操作模式
控制MOS晶体管110导通，第一电压Vs为脉冲信号，根据控制栅150的输出电压(即第二电压Vd)可以获得非易失性半导体存储器件300的存储信息。
浮栅130所存储的电荷量Qc与Vd和Vs有以下关系：
因此，通过调整第一电压Vs和第二电压Vd，尤其是改变第一电压Vs和第二电压Vd之间的压差，就可以大范围改变浮栅130所储存的电荷量Qc，进而实现2bit或3bit或更多位存储。
实施例四
如图8所示为本实施例的非易失性半导体存储器件400的结构图，与实施例一的区别在于隧穿氧化层140、浮栅130、阻挡层120和控制栅150依次沉积于源极区112上方，阻挡层120包括阻挡氧化层121以及沉积于阻挡氧化层121上的介质层122。
本实施例的非易失性半导体存储器件400具有写操作模式、擦除模式和读操作模式。
(1)写操作模式
控制MOS晶体管110导通，第一电压Vs为正电压，第二电压Vd为负电压，并且Vs和Vd之间的差值在9V至18V(包括9V和18V)，例如Vs＝3V，Vd＝-7V。
在MOS晶体管110导通后，漏极区113的电压(Vd＝-7V)传到源极区112，使隧穿氧化层140两端的浮栅130(3V)和源极区112(-7V)之间存在较大电势差，源极区112的负电压排斥源极区112中的电荷e-通过隧穿隧穿氧化层140进入浮栅130，以对非易失性半导体存储器件400写入存储信息，其中，阻挡层120可以阻挡浮栅130中的电荷向控制栅150流失，防止存储信息丢失。
(2)擦除模式
控制MOS晶体管110导通，第一电压Vs为负电压，第二电压Vd为正电压，并且Vs和Vd之间的差值在9V至18V(包括9V和18V)，例如Vs＝-3V，Vd＝7V。
在MOS晶体管110导通后，漏极区113的电压(Vd＝7V)传到源极区112，使隧穿氧化层140两端的浮栅130(-3V)和源极区112(7V)之间存在较大电势差，源极区112的正电压吸引浮栅130中的电荷e-通过隧穿隧穿氧化层140离开浮栅130进入源极区112，以擦除非易失性半导体存储器件400中的存储信息。
(3)读操作模式
控制MOS晶体管110导通，第二电压Vd为脉冲信号，根据控制栅150的输出电压(即第以电压Vs)可以获得非易失性半导体存储器件400的存储信息。
浮栅130所存储的电荷量Qc与Vd和Vs有以下关系：
因此，通过调整第一电压Vs和第二电压Vd，尤其是改变第一电压Vs和第二电压Vd之间的压差，就可以大范围改变浮栅130所储存的电荷量Qc，进而实现2bit或3bit或更多位存储。
以上实施例提供的非易失性半导体存储器件基于DRAM架构，利用电荷隧穿隧穿氧化层，并通过浮栅进行数据存储，可以实现多位非易失性数据存储功能。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (20)
1.一种非易失性半导体存储器件，其特征在于，包括：
MOS晶体管，具有栅极区、源极区和漏极区；以及
依次沉积于所述漏极区上方的阻挡层、浮栅、隧穿氧化层和控制栅；
其中，所述栅极区连接至所述非易失性半导体存储器件的工作电压，当所述栅极区在所述工作电压下，所述源极区至所述漏极区的沟道导通，使所述漏极区的电压一致于所述源极区；所述源极区连接至第一电压，所述控制栅连接至第二电压，当所述第一电压和所述第二电压使所述隧穿氧化层两端的电势差超过阈值，所述隧穿氧化层被隧穿；通过改变所述第一电压和所述第二电压之间的压差，以改变所述浮栅所储存的电荷量；以及所述阻挡层用于阻挡所述浮栅中的电荷向所述漏极区流失。
2.根据权利要求1所述的非易失性半导体存储器件，其特征在于，当所述第一电压和所述第二电压的电势相反，并且所述第一电压和所述第二电压之间的电势差在9伏至18伏，所述隧穿氧化层被隧穿。
3.根据权利要求1或2所述的非易失性半导体存储器件，其特征在于，所述阻挡层包括阻挡氧化层和介质层的层叠，所述阻挡氧化层与所述隧穿氧化层选自于相同的材料，并且所述阻挡氧化层的厚度小于等于所述隧穿氧化层的厚度，其中，所述介质层选自于由三氧化二铝和氧化铪构成的群组的其中之一。
4.根据权利要求1或2所述的非易失性半导体存储器件，其特征在于，所述阻挡层与所述隧穿氧化层选自于相同的材料，所述阻挡层的厚度大于所述隧穿氧化层的厚度。
5.根据权利要求1或2所述的非易失性半导体存储器件，其特征在于，所述非易失性半导体存储器件具有写操作模式，在所述写操作模式，所述第一电压为正电压，所述第二电压为负电压，所述控制栅中的电荷通过隧穿所述隧穿氧化层进入所述浮栅；所述非易失性半导体存储器件具有擦除模式，在所述擦除模式，所述第一电压为负电压，所述第二电压为正电压，所述浮栅中的电荷通过隧穿所述隧穿氧化层离开所述浮栅；以及所述非易失性半导体存储器件具有读操作模式，在所述读操作模式，所述第一电压为脉冲信号，根据所述第二电压获得所述非易失性半导体存储器件的存储信息。
6.一种非易失性半导体存储器件，其特征在于，包括：
MOS晶体管，具有栅极区、源极区和漏极区；以及
依次沉积于所述源极区上方的阻挡层、浮栅、隧穿氧化层和控制栅；
其中，所述栅极区连接至所述非易失性半导体存储器件的工作电压，当所述栅极区在所述工作电压下，所述源极区至所述漏极区的沟道导通，使所述源极区的电压一致于所述漏极区；所述控制栅连接至第一电压，所述漏极区连接至第二电压，当所述第一电压和所述第二电压使所述隧穿氧化层两端的电势差超过阈值，所述隧穿氧化层被隧穿；通过改变所述第一电压和所述第二电压之间的压差，以改变所述浮栅所储存的电荷量；以及所述阻挡层用于阻挡所述浮栅中的电荷向所述源极区流失。
7.根据权利要求6所述的非易失性半导体存储器件，其特征在于，当所述第一电压和所述第二电压的电势相反，并且所述第一电压和所述第二电压之间的电势差在9伏至18伏，所述隧穿氧化层被隧穿。
8.根据权利要求6或7所述的非易失性半导体存储器件，其特征在于，所述阻挡层包括阻挡氧化层和介质层的层叠，所述阻挡氧化层与所述隧穿氧化层选自于相同的材料，并且所述阻挡氧化层的厚度小于等于所述隧穿氧化层的厚度，其中，所述介质层选自于由三氧化二铝和氧化铪构成的群组的其中之一。
9.根据权利要求6或7所述的非易失性半导体存储器件，其特征在于，所述阻挡层与所述隧穿氧化层选自于相同的材料，所述阻挡层的厚度大于所述隧穿氧化层的厚度。
10.根据权利要求6或7所述的非易失性半导体存储器件，其特征在于，所述非易失性半导体存储器件具有写操作模式，在所述写操作模式，所述第一电压为负电压，所述第二电压为正电压，所述控制栅中的电荷通过隧穿所述隧穿氧化层进入所述浮栅；所述非易失性半导体存储器件具有擦除模式，在所述擦除模式，所述第一电压为正电压，所述第二电压为负电压，所述浮栅中的电荷通过隧穿所述隧穿氧化层离开所述浮栅；以及所述非易失性半导体存储器件具有读操作模式，在所述读操作模式，所述第二电压为脉冲信号，根据所述第一电压获得所述非易失性半导体存储器件的存储信息。
11.一种非易失性半导体存储器件，其特征在于，包括：
MOS晶体管，具有栅极区、源极区和漏极区；以及
依次沉积于所述漏极区上方的隧穿氧化层、浮栅、阻挡层和控制栅；
其中，所述栅极区连接至所述非易失性半导体存储器件的工作电压，当所述栅极区在所述工作电压下，所述源极区至所述漏极区的沟道导通，使所述漏极区的电压一致于所述源极区；所述源极区连接至第一电压，所述控制栅连接至第二电压，当所述第一电压和所述第二电压使所述隧穿氧化层两端的电势差超过阈值，所述隧穿氧化层被隧穿；通过改变所述第一电压和所述第二电压之间的压差，以改变所述浮栅所储存的电荷量；以及所述阻挡层阻挡所述浮栅中的电荷向所述控制栅流失。
12.根据权利要求11所述的非易失性半导体存储器件，其特征在于，当所述第一电压和所述第二电压的电势相反，并且所述第一电压和所述第二电压之间的电势差在9伏至18伏，所述隧穿氧化层被隧穿。
13.根据权利要求11或12所述的非易失性半导体存储器件，其特征在于，所述阻挡层包括阻挡氧化层和介质层的层叠，所述阻挡氧化层与所述隧穿氧化层选自于相同的材料，并且所述阻挡氧化层的厚度小于等于所述隧穿氧化层的厚度，其中，所述介质层选自于由三氧化二铝和氧化铪构成的群组的其中之一。
14.根据权利要求11或12所述的非易失性半导体存储器件，其特征在于，所述阻挡层与所述隧穿氧化层选自于相同的材料，所述阻挡层的厚度大于所述隧穿氧化层的厚度。
15.根据权利要求11或12所述的非易失性半导体存储器件，其特征在于，所述非易失性半导体存储器件具有写操作模式，在所述写操作模式，所述第一电压为负电压，所述第二电压为正电压，所述漏极区中的电荷通过隧穿所述隧穿氧化层进入所述浮栅；所述非易失性半导体存储器件具有擦除模式，在所述擦除模式，所述第一电压为正电压，所述第二电压为负电压，所述浮栅中的电荷通过隧穿所述隧穿氧化层离开所述浮栅；以及所述非易失性半导体存储器件具有读操作模式，在所述读操作模式，所述第一电压为脉冲信号，根据所述第二电压获得所述非易失性半导体存储器件的存储信息。
16.一种非易失性半导体存储器件，其特征在于，包括：
MOS晶体管，具有栅极区、源极区和漏极区；以及
依次沉积于所述源极区上方的隧穿氧化层、浮栅、阻挡层和控制栅；
其中，所述栅极区连接至所述非易失性半导体存储器件的工作电压，当所述栅极区在所述工作电压下，所述源极区至所述漏极区的沟道导通，使所述源极区的电压一致于所述漏极区；所述控制栅连接至第一电压，所述漏极区连接至第二电压，当所述第一电压和所述第二电压使所述隧穿氧化层两端的电势差超过阈值，所述隧穿氧化层被隧穿；通过改变所述第一电压和所述第二电压之间的压差，以改变所述浮栅所储存的电荷量；以及所述阻挡层阻挡所述浮栅中的电荷向所述控制栅流失。
17.根据权利要求16所述的非易失性半导体存储器件，其特征在于，当所述第一电压和所述第二电压的电势相反，并且所述第一电压和所述第二电压之间的电势差在9伏至18伏，所述隧穿氧化层被隧穿。
18.根据权利要求16或17所述的非易失性半导体存储器件，其特征在于，所述阻挡层包括阻挡氧化层和介质层的层叠，所述阻挡氧化层与所述隧穿氧化层选自于相同的材料，并且所述阻挡氧化层的厚度小于等于所述隧穿氧化层的厚度，其中，所述介质层选自于由三氧化二铝和氧化铪构成的群组的其中之一。
19.根据权利要求16或17所述的非易失性半导体存储器件，其特征在于，所述阻挡层与所述隧穿氧化层选自于相同的材料，所述阻挡层的厚度大于所述隧穿氧化层的厚度。
20.根据权利要求16或17所述的非易失性半导体存储器件，其特征在于，所述非易失性半导体存储器件具有写操作模式，在所述写操作模式，所述第一电压为正电压，所述第二电压为负电压，所述源极区中的电荷通过隧穿所述隧穿氧化层进入所述浮栅；所述非易失性半导体存储器件具有擦除模式，在所述擦除模式，所述第一电压为负电压，所述第二电压为正电压，所述浮栅中的电荷通过隧穿所述隧穿氧化层离开所述浮栅；以及所述非易失性半导体存储器件具有读操作模式，在所述读操作模式，所述第二电压为脉冲信号，根据所述第一电压获得所述非易失性半导体存储器件的存储信息。
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Legal Events
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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