CN1938786A - 使用高k材料与栅极间编程的非易失性存储单元 - Google Patents

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Abstract

本发明揭示一种非易失性存储器装置，其具有一位于源极/漏极区之间的通道区、一浮动栅极、一控制栅极、一位于所述通道区与所述浮动栅极之间的第一介电区、一位于所述浮动栅极与所述控制栅极之间的第二介电区。所述第一介电区包含一高K材料。所述非易失性存储器装置是通过经由所述第二介电区在所述浮动栅极与所述控制栅极之间转移电荷来编程及/或擦除的。

Description

使用高K材料与栅极间编程的非易失性存储单元
技术领域
本发明涉及非易失性存储器装置。
背景技术
半导体存储器装置愈来愈普遍地用于各种电子装置中。举例而言，非易失性半导体存储器可用在蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置及其它装置中。电可擦除可编程只读存储器(EEPROM)及快闪存储器即是最受欢迎的非易失性半导体存储器。
典型的EEPROM及快闪存储器利用具有一浮动栅极的存储单元，所述浮动栅极设置于一半导体衬底中一通道区上。所述浮动栅极通过一介电区与通道区隔离开。举例而言，所述通道区位于源极区与漏极区之间的一p-阱中。一控制栅极设置于浮动栅极上并与浮动栅极隔离开。存储单元的阈电压受浮动栅极上所保持的电荷量控制。换句话说，浮动栅极上的电荷电平决定在存储单元接通以容许其源极与漏极之间导通之前必须施加至控制栅极的最小电压值。
某些EEPROM及快闪存储器装置具有一用于存储两个电荷范围的浮动栅极，且因此可在两种状态之间编程/擦除所述存储单元(例如二进制存储单元)。多位或多状态快闪存储单元是通过在一装置内识别多个不同阈电压范围来构建。每一不同的阈电压范围均对应于所述一组数据位的预定值。编程于存储单元内的数据与存储单元的阈电压电平之间的具体关取决于对存储单元采用的数据编码方案。举例而言，美国专利第6,222,762号及2003年6月13日提出申请的美国专利申请案第10/461,244号“Tracking Cells For A Memory System”即阐述多种用于多状态快闪存储单元的数据编码方案，上述二者的全文均以引用方式并入本文中。为实现多状态单元的正确数据存储，所述多个阈电压电平范围之间应彼此间隔开充足的裕量，以便能够以一清晰的方式来读取、编程或擦除存储单元的电平。
当对典型的先前技术EEPROM或快闪存储器装置进行编程时，施加一编程电压至控制栅极并将位线接地。来自通道的电子被注入所述浮动栅极。当电子积聚于浮动栅极中时，浮动栅极会变成带负电荷且从控制栅极检测出的存储单元的阈电压升高。
通常，编程电压Vpgm是作为一系列脉冲施加至控制栅极。所述脉冲的幅值随每一连续脉冲增大一预定步长(例如0.2伏特)。在所述脉冲之间的周期内，实施验证操作。换句话说，在每一编程脉冲之间读取一组正被并行编程的单元中每一单元的编程电平，以确定所述编程电平是否等于或大于其正被编程至的每一个别单元的目标验证电平。一种验证所述编程的方法是在一特定比较点处测试导通。通过(举例而言)将位线电压从0升高至Vdd以停止那些经验证已充分编程的单元的编程过程来锁闭所述单元。上述编程技术及本文所述的其它编程技术可与各种自引导技术结合使用，举例而言，阐述于2003年3月5日提出申请且名称为“Self Boosting Technique”的第10/379,608号美国专利申请案中的自引导技术，所述专利申请案的全文以引用方式并入本文中。此外，可使用一有效的验证技术，例如阐述于2002年12月5日提出申请且名称为“Smart Verify for Multi-State Memories”的美国专利申请案第10/314,055号中的验证技术，所述专利申请案的全文以引用方式并入本文中。
典型的先前技术存储单元是通过将p-阱升高至一擦除电压(例如20伏特)并将控制栅极接地来擦除的。源极及漏极浮动。电子从浮动栅极转移至p-阱区，且阈电压降低。
目前存在一种制作愈来愈小的非易失性存储器装置的趋势。随着装置的变小，预计存储器系统的每位成本将降低。随着通道尺寸的减小，为维持栅极对通道的影响，需增大通道与浮动栅极之间的电容耦合。一种实现此目的的方式是减小通道与浮动栅极之间介电区的有效厚度。较薄的有效栅极氧化物厚度将维持栅极至通道电容对其他寄生电容至通道(例如漏极、源极及衬底的寄生电容)的优势。否则，源极、漏极及/或衬底(即制作于一三重阱中的N-通道装置的P-阱区)区将对通道具有过大的影响。然而，如果通道介电区的厚度变得过小，则来自带电浮动栅极的电场可能会导致电子从浮动栅极跨过通道介电区泄漏至通道、源极或漏极内。在某些情况下，如果介电区不够厚，则会在不期望发生隧穿时发生直接隧穿。因此，需要缩减非易失性存储器装置的装置尺寸而又不会遭受薄介电区的影响。
发明内容
本发明概略来说涉及非易失性存储器装置，其中包括EEPROMS、快闪存储器及其它类型的非易失性存储器。所述非易失性存储器装置的一实施例包含一位于源极/漏极区之间的通道区、一浮动栅极、一控制栅极、一位于所述通道区与所述浮动栅极之间的第一介电区及一位于所述浮动栅极与所述控制栅极之间的第二介电区。所述第一介电区含有一高K材料(及可能的其它材料)。当操作上述非易失性存储器装置的一实施例时，通过经由所述第二介电区(即栅极间介电区)在所述浮动栅极与所述控制栅极之间转移电荷来对所述非易失性存储器装置进行编程及/或擦除。在一例示性实施方案中，通过经由所述第二介电区在所述浮动栅极与所述控制栅极之间隧穿来对所述非易失性存储器装置进行编程及/或擦除。
在本发明的一实施例中，所述非易失性存储器装置是一快闪存储器装置(例如二进制快闪存储器装置或多状态快闪存储器装置)。在其它实施例中，所述装置是一不同类型的非易失性存储器装置。
在一包括一用于操作所述非易失性存储器装置的控制电路的系统中，可使用一个或多个所述非易失性存储器装置。举例而言，一控制电路可包括(个别地或以组合形式)一控制器、一状态机、解码器、驱动器、读出放大器、其它逻辑、上述的子集及/或上述的组合。
从下文结合图式阐述本发明较佳实施例的说明中，将更清晰地获知本发明的这些及其它目的及优点。
附图说明
图1是一根据本发明的快闪存储单元的一实施例的两维方块图；
图2是根据本发明一实施例的两个NAND串的一对四字线长部分的三维图；
图3是一根据本发明的快闪存储单元的第二实施例的两维方块图；
图4是一根据本发明的快闪存储单元的第三实施例的两维方块图；
图4A是一根据本发明的快闪存储单元的第四实施例的两维方块图；
图5绘示一施加至一所选字线的编程/验证电压信号；
图6-8绘示一根据本发明一实施例的非易失性存储器装置的阈电压分布；
图9是一流程图，其阐述一种用于制造图1所示存储单元的工艺的前端的一实施例；
图10A-F绘示图1所示非易失性存储器装置处于图9所述工艺的不同阶段；
图11是一可用于实施本发明的存储器系统的实例的方块图；
图12显示一存储器阵列的组织的实例；
图13是一流程图，其阐述一种用于编程非易失性存储器装置的方法的实施例；
图14是一流程图，其阐述一种用于读取非易失性存储器装置的方法的实施例。
具体实施方式
图1是一本发明快闪存储单元的一实施例的两维方块图。尽管此处是论述快闪存储单元，然而，根据本发明，也可使用其它类型的非易失性存储器。图1所示存储单元包括一三重阱，所述三重阱包含一P衬底、一N-阱及一P-阱20。为简化图式，在图1中未绘示P衬底及N-阱；然而，其绘示于下文所述的另一图式中。在P-阱内有若干用作源极/漏极的N+扩散区24。将N+扩散区24标记为源极区还是漏极区在某种程度上是任意的；因此，可将N+扩散源极/漏极区24视为源极区、漏极区或二者。
各N+扩散区24之间是通道16。通道16上是介电区域30。介电区域30上是浮动栅极32。在与读取或旁路操作相关联的低电压操作状态下，浮动栅极通过介电区域30与通道16电绝缘/隔离。浮动栅极32上是介电区域34。介电区域34上是控制栅极36的一多晶硅层。多晶硅层36上是一由氮化钨(WN)制成的导电阻挡层138。阻挡层138上是一由钨制成的低电阻率金属栅极层40。WN层38用于减轻钨相互扩散至控制栅极36的多晶硅层内，并也减轻硅相互扩散至钨层40内。应注意，在一实施例中，控制栅极36是由层36、38及40组成，因为所述层组合形成一个电极。在其它实施例中，可使用一单个金属层、或者多个金属层而不使用一多晶硅控制栅极子层36。介电层30、浮动栅极32、介电层34、控制栅极36的多晶硅层、控制栅极的WN层38、及控制栅极的钨金属层40构成一堆叠。一存储单元阵列将具有许多此种堆叠。
当构建图1所示存储单元时，可使用各种尺寸及材料。在一实施例中，介电层30为14纳米且包含一高K材料。在其它实施例中，介电层30可为8纳米-15纳米。可用于介电层30的高K材料的实例包括氧化铝Al2O3、氧化铪HfO2、硅酸铪HfSiOx、氧化锆、或所述材料的层压板及/或合金。也可使用其它高K材料。
在晶态硅通道与一多晶硅栅极之间使用高K介电材料通常会在所述高K材料自身上和下形成两个界面层。所述界面层是由SiO2、或氧氮化硅(SiON)及可能从所述高K材料自身扩散出的一部分金属原子构成。所述界面层通常是自然形成而非有意形成，且在许多应用中，所述界面层不希望有的，因为其介电常数往往明显低于高K材料的介电常数。在本申请案中，由于高K介电层明显厚于高级MOS逻辑晶体管的栅极介电层所用高K介电层，因而一厚1纳米甚至更厚的界面层不仅是可容许的，且还是一颇受欢迎的特性。如果更低K界面层为通道电子提供更高的迁移率及/或因界面层可提供更高的能障(导带偏移的底部)而提供更高的抗漏电性，则情况将尤其如此。更高的能障会减小因直接隧穿及福勒-诺德汉(FN)隧穿二者而使电子注入高K介电层的可能性。为阻止各种原子相互扩散跨越材料边界及/或阻止界面氧化硅层进一步生长，还可在硅与高K材料的界面处沉积或生长氮化硅或其它相互扩散阻挡绝缘层及氧扩散阻挡绝缘层。为实现这些目的，在某些实施例中，可有意地生长及/或沉积氧化硅层及/或氮化硅层，以在所述高K介电层上及/或下形成所述界面层的一部分。
浮动栅极32为20纳米且通常由以简并方式掺杂有n-型掺杂剂的多晶硅制成；然而，也可使用其它导电材料，例如金属。介电层34为10纳米且由SiO2制成；然而，也可使用其它介电材料。控制栅极子层36为20纳米且由多晶硅制成；然而，也可使用其它材料。WN导电扩散阻挡层38为4纳米厚。钨金属控制栅极层40为40纳米厚。也可采用上述装置的其它尺寸。此外，也可使用其它适宜材料，例如使用硅化钴代替W/WN。浮动栅极及控制栅极也可由一个或多个多晶硅、钨、钛、或其它金属或半导体层构成。
如上文所述，介电层30包含一高K材料。“高K材料”是介电常数K大于二氧化硅的介电常数的介电材料。二氧化硅的介电常数K介于3.9至4.2范围内。对于相同的实际厚度，高K材料每单位面积将提供比二氧化硅(用于典型的介电区)更大的电容。在上文所述的发明背景中已指出，随着通道尺寸变小，应减小通道与浮动栅极之间介电区的厚度。据悉，必须降低的是有效厚度，因为正是有效厚度决定了浮动栅极对通道的控制。有效厚度是由下式确定的：
其中实际厚度是介电区的物理厚度，实际K是介电区中所用材料的介电常数，二氧化硅K是SiO2的介电常数。
高K材料将具有一低于其实际厚度的有效厚度。因此，高K材料可用于较小的通道尺寸。所述较小的有效厚度会容纳所述较小的通道尺寸，从而允许栅极保持对通道的恰当影响。高K材料的较大实际厚度有助于防止上述泄漏。
在一实施例中，通过跨越介电层34在浮动栅极32与控制栅极36之间转移电荷来实施编程及擦除。此颇为有利，因为此时编程机理(例如隧穿)尚未承受强耦合的负担。相反，在浮动栅极与通道之间设置强导引功能以满足强通道耦合对按比例缩放通道的要求。因此，图1所示存储单元已互换介电层角色。即，设置于浮动栅极32与通道16之间的高K介电层及相关联的导引功能及位于控制栅极36与浮动栅极32之间的未按比例缩小的隧穿氧化物(例如～＞85埃，旨在实现高可靠性、最小的泄漏电流)。因此，在某些实施例中，介电层34用作隧穿氧化物。
可通过上述存储单元的某些实施例实现的某些优点包括：能够正确地按比例缩放所述装置；可将与编程/擦除相关联的磨损限制至栅极间区域(远离通道)，此可提高寿命；通过使用更厚的介电层而降低编程/擦除电压及/或提高可靠性；及不再需要过分地按比例缩放传统NAND(或具有诸如NOR等其它架构的快闪存储器)的隧穿氧化物。本发明存储单元的设计者应留心GIDL及变低的控制栅极耦合比率(Qfg更小、通道噪声放大率更强且单元间变化的表现更大)。
在一实施例中，图1所示存储单元是一NAND型快闪存储单元。在其它实施例中，可使用其它类型的快闪存储单元。图2是根据本发明一实施例的两个NAND串80及82的三维图。图2绘示四个位于串80及82上的存储单元；然而，可使用多于或少于四个存储单元。举例而言，典型的NAND串由16、32或64个NAND单元串联组成。本发明也可使用其它尺寸的NAND串。每一存储单元均具有一如上文根据图1所述的堆叠。图2进一步绘示了P-阱20下的N-阱22、沿NAND串的位线方向及垂直于NAND串的字线方向。图2中未图示位于N-阱下的P-型衬底。在一实施例中，由控制栅极形成字线。在另一实施例中，由控制栅极多晶硅层36、WN层38及钨层40形成字线或控制栅极。在许多实施例中，一氮化硅层42位于钨层40上，并用作一用于蚀刻所述多个栅极堆叠以形成个别字线的硬掩模。所述氮化物(或其它材料)硬掩模的另一用途是：通过移动形成于所述堆叠侧壁上的间隔层的变薄区域使其进一步远离所述控制导电字线并放置所述间隔层的变薄区域使其面对驻留于最上部控制栅极子层上的氮化物硬掩模，提供所述间隔层的一加厚部分(参见图3中所示间隔层的变薄)。
图3绘示一存储单元的第二实施例。图3所示存储单元包括一三重阱，所述三重阱包含一P衬底、一N-阱及一P-阱120。为简化图式，在图3中未绘示P衬底及N-阱。在P-阱120内有若干用作源极/漏极的N+扩散区124。各N+扩散区124之间是通道116。通道上是介电区域130。介电区域130上是浮动栅极132。浮动栅极132上是介电区域134。介电区域134上是控制栅极，所述控制栅极由多晶硅层136、由氮化钨(WN)制成的导电阻挡层138及一由钨制成的低电阻率层140构成。在由钨制成的低电阻率层140上是一由(举例而言)氮化硅制成的硬掩模42。P-阱120、N+扩散区124、介电层130、浮动栅极132、介电层134、控制栅极136、WN层138、钨层140及硬掩模142与图1所示者相同。
介电层130、浮动栅极132、介电层134、多晶硅136、WN层138、钨层140及硬掩模氮化硅(Si3N4)层142形成一堆叠。图3所示存储单元还沿所述堆叠的侧面包含氧化物间隔层143。在一实施例中，氧化物间隔层143呈楔形，因而其在氮化硅(Si3N4)层142处比在介电层130处薄。在另一实施例中，包括氧化物间隔层143在内的整个堆叠呈梯形(朝顶部渐缩)，此帮助介电层130提供比介电层134更大的耦合，此将因所述堆叠的梯形形状而形成一更小面积的电容器。此一实施例的一剖面绘示于图4A中，并将于下文中予以论述。对于一固定的楔形角度，底部介电层130与顶部介电层134的面积比会随浮动栅极132的厚度而增大。
在某些实施例中，在相邻堆叠的氧化物间隔层之间是外延生长的硅区144(例如位于N+扩散区124上)。使用此等外延生长的升高的源极/漏极区省却了其下面的植入源极/漏极区，从而增加了装置的有效通道长度以符合正确按比例缩放MOS装置的要求。此会减小穿通并改良NAND装置的次阈值摆幅。此处不应出现因偏置源极/漏极扩散区而引起的使标准NAND装置的寿命特性降格的问题，因为隧穿及相关联的电荷俘获已从通道介电层移至栅极间介电层。外延生长的硅区144也会在浮动栅极与通道/源极/漏极之间提供额外电容，从而降低编程及擦除操作的高电压要求。理想的情况是使浮动栅极以比控制栅极更容性的方式耦合至通道。在某些实施方式中，有一目标是使介电层134两端的电压降最大化并使介电层130两端的电压降变小。通过在介电层130中使用高K材料结合外延生长的硅区144，即会增大浮动栅极132与通道166之间的耦合。从外延生长的源极/漏极区得到的又一益处是其能够通过将相邻字线上的相邻浮动栅极相互屏蔽而减小这些浮动栅极之间的电容耦合。此效应是一造成阈值感测裕量受损害的主要问题。此效应最先由Jae-Duk Lee等人公布于IEEE电子装置通讯(IEEE Electron Device Letters)2002年5月刊(第23卷，第5号，第264页)中一篇题为“Effects of Floating Gate Interference on NAND Flash Memory Cell Operation”的文章中。也参见美国专利第5,867,429号及第5,930,167号，所述专利的全文以引用方式并入本文中。
由Shinji Satoh等人公布于1999IEDM技术文摘(Technical Digest of 1999 IEDM，第11部分，第2号，第275页)中的题为“A Novel Gate-Offset NAND Cell(GOC-NAND)Technology Suitable for High-Density and Low-Voltage-Operation Flash Memories”的文章论述了形成于GOC-NAND装置的偏置区中的寄生单元的问题，所述寄生单元会因发生在驻留于所述寄生单元上的氧化层中的俘获(trap-up)而影响循环寿命。尽管此是一困扰传统GOC-NAND实施方案的严重问题，然而，本发明的栅极偏置实施例应不受此问题的影响，因为隧穿作用应局限于栅极间介电层。
图4绘示一本发明存储单元的另一实施例。图4所示存储单元包括一三重阱，所述三重阱包含一P衬底、一N-阱及一P-阱220。为简化图式，在图4中未绘示P衬底及N-阱。在P-阱220内是若干用作源极/漏极的N+扩散区224。在各N+扩散区224之间是通道216。通道上是通道介电层230。通道介电层230上是浮动栅极232。浮动栅极232上是栅极间介电层234。栅极间介电层234上是控制栅极，所述控制栅极由多晶硅层236、由氮化钨(WN)制成的相互扩散阻挡层238及由钨制成的低电阻率金属层240构成。P-阱220、N+扩散区224、介电层230、浮动栅极232、介电层234、控制栅极236、WN层238及钨层240与图1所示者相同。
高K通道介电层230、浮动栅极232、栅极间介电层234、下控制栅极236、WN阻挡层238及钨层240形成一堆叠。图4所示存储单元还包含一1纳米至8纳米厚的沉积氧化层242，沉积氧化层242包围所述堆叠的顶部及侧面并覆盖源极/漏极扩散区。沿所述堆叠的侧面、邻接并处于氧化层242外部的是间隔层244。所述间隔层可具有不同的高度。在一实施例中，间隔层244高至足以邻接介电层230及浮动栅极232的一部分。在某些实施例中，所述间隔层自然地渐缩，以使间隔层244在浮动栅极232顶部附近的宽度窄于所述间隔层在介电层230底部附近的宽度。通常通过如下方式形成间隔层：以各向同性方式沉积拟形成所述间隔层的材料，然后以各向异性方式蚀刻掉所述材料，从而在先存在步骤的侧壁上仅留下自然渐缩的间隔层。间隔层244用于防止浮动栅极的底部因氧化而变圆。在一实施例中，所述间隔层是由氮化硅制成；然而，也可使用其它材料。
图4A显示一具有以梯形形式形成的堆叠的实施例。图4A所示存储单元包括一三重阱，所述三重阱包含一P衬底、一N-阱及一P-阱220A。为简化图式，在图4A中未绘示P衬底及N-阱。在P-阱220A内是若干用作源极/漏极的N+扩散区224A。在各N+扩散区224A之间是通道。通道上是通道介电层230A，其包含一高K材料。介电层230A上是浮动栅极232A。浮动栅极232A上是栅极间介电层234A。栅极间介电层234A的上是控制栅极，所述控制栅极由多晶硅层236A、由氮化钨(WN)制成的相互扩散阻挡层238A、及由钨制成的低电阻率金属层240A构成。钨层240A上是一硬掩模242A。
介电层230A、浮动栅极232A、栅极间介电层234A、下控制栅极236A、WN阻挡层238A及钨层240A形成一呈梯形形状(朝顶部渐缩)的堆叠，此有助于介电层230A提供较控制栅极至浮动栅极的耦合更强的至浮动栅极的耦合。
图4A所示存储单元也包含一1纳米至8纳米厚的沉积氧化层242A，所述沉积氧化层242A包围所述堆叠的顶部及侧面并部分地覆盖源极/漏极扩散区。沿所述堆叠的侧面、邻接并处于氧化层242A外部的是间隔层244A。所述间隔层可具有不同的高度。在一实施例中，间隔层244A高至足以邻接介电层230A及浮动栅极232A的一部分。所述间隔层自然地渐缩，以使间隔层244A在浮动栅极232A顶部附近的宽度窄于所述间隔层在介电层230A底部附近的宽度。在一实施例中，所述间隔层是由氮化硅制成，但也可使用其它材料。在所述间隔层224A之间是外延生长的硅区254A。
位于外延生长的硅区144上、所述堆叠之间的是一SiO2填充层252A。位于SiO2填充层252A上且也处于所述堆叠之间的是一增强鳍250A。在一实施例中，增强鳍250A由一金属(例如钨)制成。
增强鳍是增强板的变体。增强板是由通常包绕字线堆叠的金属层制成，其为浮动栅极至浮动栅极的容性干扰影响提供隔离。所述增强板可制成覆盖整个存储器阵列的连接形式，或者可分解成不同的电极，由每一个别电极覆盖一单一存储器平面、覆盖一单一擦除区块、或覆盖少数几个擦除区块。其它相关背景信息可见于：美国专利5,877,980；美国专利6,093,605；美国专利6,246,607；美国专利5,990,514；美国专利6,044,017；美国专利5,936,887；Choi等人所著的：“A Novel Booster Plate Technology inHigh Density NAND Flash Memories for Voltage Scaling-Down and Zero ProgramDisturbance”，IEEE Symposium on VLSI Technology Digest of Technical Papers)，1996，pp.238-239；Kim等人所著的“Fast Parallel Programming of Multi-Level NANd FlashMemory Cells Using the Booster-Line Technology”，Symposium on VLSI TchnologyDigest of Technical Papers)，1997，pp.65-66；Choi等人所著的“A Triple PolysiliconStacked Flash Memory Cell With Wordline Self-Boosting Programming”，IEEE，1997，pp.283-286；及Satoh等人所著的“A Novel Channel Boost Capacitance(CBC)CellTechnology With Low Program Disturbance Suitable for Fast Programming 4Gbit NANDFlash Memories”，IEEE Symposium on VLSI Tchnology Digest of Technical Papers)，1998，PP.108-109；所有上述文献均以引用方式并入本文中。图4A所示装置的一实施例将使用增强板而非增强鳍。
增强鳍类似于增强板，只是其仅由放置于存储器阵列内各堆叠之间的鳍组成，且所述鳍可在所述阵列的分路区域中相互电连接。分路区域(shunt area)由存储器阵列中沿位线方向延伸且以每数百个位线一次的频率出现的断点组成。一分路区域将两个相邻位线彼此分开。虽然增强板覆盖所有字线的顶部，但增强鳍并不覆盖字线顶部。一实施例将给每一擦除区块分配一单个经隔离的增强鳍或板。
在某些实施例中，个别增强鳍或区块由一NMOS装置驱动以将其驱动至正电压并由一PMOS装置驱动以将其驱动至高负电压。在某些实施例中，在读取及验证操作期间施加一(举例而言)-5伏特的固定负电压至增强鳍或板，其目的是将某些原本是负范围的单元阈电压带入正范围，由此使所述单元阈电压变成可由仅能采取正电压值的控制栅极测量。在某些其它实施例中，增强鳍或板将与选定用于读取操作的字线具有相同电压。所述实施例的优点在于，用于读取及验证操作的控制栅极至浮动栅极的耦合比会因增强板或鳍至浮动栅极的耦合比而增大。当从控制栅极测量单元阈电压时，因掺杂剂波动或几何变化而引起的阈电压变化的影响及因电荷俘获或解俘获于界面或更深俘获位置内而引起的1/f噪声或随机电报信号(RTS)噪声会以所述控制栅极耦合比的倒数放大。在此意义上，理想的是具有一高控制栅极耦合比。然而，理想的是具有低的控栅极耦合比，因为此容许以实质上更低的电压实现栅极间编程及擦除操作。因此，对于编程及擦除操作而言，以与字线相反的方向或极性施加尽可能高的电压可能较为有利。举例而言，为进行编程，可在P-阱及通道处于或接近零伏特时施加15伏特至字线。浮动栅极可处于一介于3伏特至6伏特范围的电压，此取决于其上有多少电荷量。一接地的增强板或鳍将向下耦合所述浮动栅极，使其更易于编程。一额外优点在于，一电压低于浮动栅极的增强板或鳍将趋于抑制由边缘支配的隧穿，由此提供更均匀的隧穿行为，而无需为修圆浮动栅极的隅角而利用高温侧壁氧化。
在图4所示实施例中，将浮动栅极232的顶边缘及控制栅极236的底边缘修圆，以在其中间实现更均匀的隧穿。
应注意，图1，3，4及4A所示实施例具有某些不同的特征。可将不同实施例的某些所述不同特征(以及其它特征)相组合，以形成属于本发明范畴内的其它实施例。
也应注意，图1，3，4及4A所示存储单元均每一存储单元包括一个浮动栅极。在其它实施例中，可每一存储单元使用多于一个浮动栅极。
图1-4A所示存储单元是通过将电荷从浮动栅极转移至控制栅极来进行编程。在一实施例中，电子将通过福勒-诺德汉隧穿从浮动栅极隧穿至控制栅极。在其它实施例中，也可使用其它机理。
图1-4A中所述存储单元的编程及擦除特性将不同于先前技术NAND装置。在先前技术装置中，控制栅极试图紧密耦合至浮动栅极并控制其相对于衬底的电位，从而在浮动栅极相对于衬底充分为负时使电子从浮动栅极隧穿至衬底(擦除；控制栅极保持在地电位，衬底升高至高电压)，或者在浮动栅极相对于衬底充分为正时使电子从衬底隧穿至浮动栅极(编程；衬底保持在地电位，控制栅极升高至一可变高电压)。由于衬底与许多存储单元处于相同电位，因而可方便地将一高固定电压施加至所述衬底，但无法方便地将一可变低电压或负电压施加至一连接多个控制栅极的共用字线、并由此选择性地控制自这些不同单元移除电子的程度。因此，“擦除”状态用于指从一单元集合中移除实质上“所有”电子，从而将其全部设定至一共用低阈值状态(通常是一负值)。然后，在擦除多个单元后执行一可变编程循环，所述可变编程循环可逐一单元地终止以将每一单元设定至一唯一状态，同时继续将同一字线上的其它单元编程至一不同状态，如上文所述。
在本发明装置中，衬底经由高介电常数材料而紧密耦合至浮动栅极，且控制栅极相对弱地耦合至浮动栅极，使得反转擦除及编程的定义的极性颇为方便。换句话说，当衬底升高至一高电位时，浮动栅极也升高至一相对高的电位，且许多电子通过隧穿从一接地的控制栅极转移至浮动栅极，由此使得自控制栅极看所述群单元具有一高阈值。编程或设定一可变阈值以代表数据状态是通过如下方式来实现的：通过以一受控方式升高控制栅极来选择性地移除某些电子并逐一单元地终止电子移除。与先前技术装置成鲜明对比，此会选择性地降低自控制栅极检测出的阈电压。此将于下文中结合图6-8予以更详尽的阐述。
在一实例中，漏极及p-阱将接收0伏特，同时控制栅极接收一组具有增大值的编程脉冲，例如图5所示。在一实施例中，所述脉冲的值介于7伏特至15伏特范围内。在其它实施例中，脉冲的范围可有所不同。在编程一存储单元期间，在所述脉冲之间的周期中实施验证操作。换句话说，在每一编程脉冲之间读取一组被并行编程的单元中每一单元的编程电平，以确定其是否等于或大于其正被编程至的验证电平。一种验证所述编程的方法是在一特定比较点处测试导通。举例而言，在NAND单元中，通过将位线电压从0预充电至Vdd(例如2.5伏特)以终止那些经验证已充分编程的单元的编程过程来锁闭这些单元。在某些情形中，脉冲数量将受到限制(例如20个脉冲)，且如果最后脉冲未完全编程一既定存储单元，则认为出现一错误。在某些实施方式中，在编程之前擦除(以区块或以其它单位)存储单元。
一种验证方法是在字线处施加一等于目标阈值的脉冲，并确定存储单元是否接通。如果接通，则所述存储单元已达到其目标阈电压值。对于快闪存储单元阵列，并行地验证多个单元。对于多状态快闪存储单元的某些实施例，在每一个别编程脉冲之后，存储单元均将经历一组验证步骤来确定所述存储单元处于哪一种状态内。举例而言，一能够以八种状态存储数据的多状态存储单元可能需要针对七个比较点执行验证操作。因此，为在两个连续编程脉冲之间执行七次验证操作，施加七个验证脉冲。根据所述七次验证操作，系统即可确定存储单元的状态。在每一编程脉冲后均执行七次验证操作会减慢编程过程。一种减轻验证的时间负担的方法是使用一更有效的验证过程，例如揭示于2002年12月5日提出申请且名称为“Smart Verify for Multi-StateMemories”的美国专利申请案第10/314,055号中者，所述专利申请案的全文以引用方式并入本文中。
参见图5，其绘示一编程电压信号。所述信号具有一组具有增大幅值的脉冲。在所述编程脉冲之间是验证脉冲。图5的信号假定一四状态存储单元；因此，其包括三个验证脉冲。举例而言，在编程脉冲280与282之间是三个验证脉冲。图中显示第一验证脉冲(或电压电平)284为零伏特。第二验证脉冲286跟随第一验证脉冲(或电压电平)。第三验证脉冲288则跟随第二验证脉冲286。
在一根据图1-4A的教示的两状态存储单元的一实施例中，存储单元在被擦除时可具有一较高阈电压，而在被编程时可具有一较低阈电压。举例而言，在一具体实施例中，存储单元在被擦除时具有一正阈电压，而在被编程时具有一负阈电压。就多状态存储单元而言，在一实施例中，最高阈电压分布将代表擦除状态，而较低阈电压分布则代表编程状态。
图6-8绘示阈电压分布曲线图。举例而言，图6显示阈电压分布302，其对应于所有被擦除存储单元的阈电压。在某些实施例中，阈电压分布302太宽以致于不能可靠操作；因此，为将所述阈电压分布缩窄至类似于图7所示的阈电压分布304，某些或所有被擦除存储单元将接收某一编程。
将宽擦除分布302压缩成一较窄分布304被称作软编程。在标準NAND存储器中，通过软编程将宽擦除分布302充分收紧是在一大规模并行操作中实现的，在所述大规模并行操作中，将一个擦除区块中的所有字线同时升高至一适当软编程起始电压持续一第一软编程脉冲，所述软编程脉冲以与正常编程相同的方式呈阶梯状。在每一软编程脉冲之后，在所有字线接地的情况下执行一单一验证操作，通过施加VDD电压至NAND串的源极并感测位线电压使源极及漏极的角色反置。只要位线电压升高至高于一例如1伏特的第一擦除验证电压(EV1)，那么软编程操作将在所述位线上继续进行。位线电压的此种升高表明，对应NAND串上未有如何单元的阈电压已升高至足以切断所述串中的电流的值(典型值为-0.8伏特)。在软编程验证操作期间，当一个别位线电压确实不再升高至EV1以上时，通过用于程序禁止的寻常增强技术将对应NAND串锁闭在后续软编程脉冲之外。使用一使用接地字线及一例如0.7伏特的第二感测跳开点EV2的最后验证操作来确保仅一可容许数量的串包含一或多个阈电压高于例如-0.5伏特的单元。施加相同读取电压至一NAND串中的所有字线导致获得以下信息：1)如果所述串是「接通(ON)」，那么所述串中所有单元的阈电压均低于施加至所有字线的电压，及2)如果所述串是「断开(OFF)」，那么至少一个单元的阈电压高于所施加字线电压。
由于在软编程验证操作期间，目标是在每一个串上找到第一个其阈电压变得小于一指定值的单元，因而传统NAND中所用大规模多字线验证平行性对于本发明的某些实施例将不再奏效。一种用于软编程的方法可如下所述。在验证操作期间施加例如4伏特至每一字线，并在检测到各个串「接通」时锁闭所述串。仅当所述串中每一单元均已被编程至一低于4伏特的阈电压时，才会检测到各串「接通」。对于此种方法，希望使属于同一串的每一组单元内阈电压的分布够紧，以便在编程最慢的单元的阈电压变得低于4伏特时，编程最快的单元的阈电压不会低于3伏特。对于数以百万计的串均必须如此。执行一必须逐一字线进行的最后验证操作，以确保每一页面仅一可接受数量的单元具有低于3伏特的阈电压。所述最后操作将不具有与传统NAND相同的平行性。在罕见的所述方法失败的情况下，必须重新擦除所述区块，并必须以与正常编程相同的方式每次一个地对字线实施软编程。另一种提高软编程速度的方法是使用一更粗略的软编程步长，此将致使软编程分布变宽。
图8显示四个阈值分布304，306，308及310，其对应于多状态存储单元的四种状态。如上文所述，在一实施例中，阈电压分布304代表擦除状态。阈电压分布306，308及310代表编程状态。编程于存储单元内的数据与存储单元的阈电压范围之间的具体关系取决于存储单元所采用的数据编码方案。举例而言，美国专利第6,222,762号及2003年6月13日提出申请的美国专利申请案第10/461,244号，“Tracking Cells ForA Memory System”即阐述多种用于多状态快闪存储单元的数据编码方案，所述二者的全文均以引用方式并入本文中。应注意，在一实施例中，容许阈电压分布310宽于其它阈电压分布，因为阈电压分布310是最密集编程状态；因此，不太需要紧密的分布，因为系统将不再确定存储单元是否比阈电压分布310更密集地编程。由于使用一更宽的分布，因而可使用更少的脉冲(可能少至一个脉冲)来编程最终状态。
图1-4所示存储单元是通过将电荷自控制栅极转移至浮动栅极来擦除的。举例而言，电子通过福勒—诺德汉隧穿从控制栅极转移至浮动栅极。在其它实施例中，也可使用其它机理。在一实施例中，通过施加15伏特(或另一适当电平)至p-阱使源极/漏极浮动并施加0伏特至控制栅极来实施擦除。
图9是一流程图，其描述一种用于制造图1所示存储单元之工序前端的一实施例，其仅包含至形成侧壁间隔层的工序步骤。所述流程不包含：可选增强板或鳍；各堆叠间被蚀刻体积之间隙填充；或形成触点、金属化层、通路及钝化。有多种用于制造本发明存储器的方法，因此本发明的发明者涵盖可使用除图9所述方法外的各种其他方法。尽管一快闪存储器芯片将由一包含各种低压、中压及高压晶体管的外围电路与核心存储器阵列二者组成，然而图9所示工艺步骤仅旨在概括地阐述一种用于制造核心存储器阵列的可能的工艺秘诀。其中省却了许多旨在制造外围晶体管的光刻、蚀刻、植入、扩散及氧化步骤。
应注意，在快闪存储器芯片中，惯例一直是对低压及某些中压晶体管的栅极氧化层使用与浮动栅极与通道之间所用相同的浮动栅极氧化层，以省却额外的工序步骤。因此，厚度通常大于8纳米的传统隧穿氧化层一直限制着低压及某些中压晶体管的效能、次阈值斜度及接通电流驱动。此已导致编程及读取特性变慢。本发明的一优点是提供一在电及有效性方面远薄于传统隧穿氧化层且实体上厚于传统隧穿氧化层的外围晶体管栅极氧化层。换句话说，所述外围电路将受益于以高K材料取代传统隧穿氧化层栅极，此符合半导体行业中转向高K材料的大趋势。
图9中的步骤402包括对三重阱实施植入及相关联的退火。步骤402的结果绘示于图10A中，所述图绘示P衬底18、P-衬底18内的N-阱22及N-阱22内的P-阱20。图中未绘示用于将各P-阱相互隔离的N-阱的侧壁。此外，与图10A相比，N-阱深度通常远厚于P-阱深度。P衬底通常最厚，其由晶圆的大部分厚度组成。在步骤404中，于P-阱20顶部沉积所述高K材料。可使用包括金属有机物CVD(MOCVD)在内的化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或另一种适当方法来沉积高K材料。此外(及视需要)，可于高K材料上、下沉积或于高K材料内纳入其它材料，以形成介电层30。步骤404的结果绘示于图10B中，所述图显示具有高K材料的介电层30。应注意，在下部介电层中使用高K材料的一优点在于，其也可用于低压外围晶体管来提高效能。在步骤406中，使用CVD、PVD、ALD或另一种适当方法于介电层30上沉积浮动栅极。步骤402的结果绘示于图10C中，所述图显示浮动栅极层32沉积于高K介电层30顶上。
图9中的步骤408包括通过使用(举例而言)CVD沉积SiO2或Si3N4来沉积一硬掩模。在步骤410中，使用光刻法在将变成NAND链的材料上面形成光阻剂条带。步骤412包括蚀刻穿透所有层，包括衬底的一部分。首先，通过使用各向异性等离子蚀刻(即反应性离子蚀刻，其中对于所遇到的每一平面层，物理蚀刻与化学蚀刻之间均恰当平衡)来蚀刻硬掩模。在将硬掩模层蚀刻成条带后，即可剥离光阻剂并可使用硬掩模层作为掩模来蚀刻下伏层。此时，所述工艺包括蚀刻穿透浮动栅极材料、高K介电材料及蚀刻进衬底约1微米，以于各NAND串之间形成沟槽，其中所述沟槽的底部位于顶部P-阱20内。在步骤414中，使用CVD、快速ALD或如以下文章中所述的PSZ STI填充法给所述沟槽填充SiO2(或另一种适当材料)，直至硬掩模顶部：由Jin-Hwa Heo等人所著的“Void Free and Low Stress Shallow Trench Isolation Technologyusing P-SOG for sub 0.1 Device”，2002 Symposium on VLSI Technology Digest ofTechnical Papers，Session14-1。PSZ STI填充是聚硅氮烷浅沟槽隔离填充。填充顺序包括使用涂覆机旋涂及使用炉密化。Si-N键转换成Si-O键会使收缩小于传统SOG(涂布玻璃)。蒸汽氧化可有效地实现有效转换。一种建议是将涂布玻璃(SOG)用于介电层，此种涂布玻璃称作聚硅氮烷基SOG(SZ-SOG)，其因具有优异之间隙填充和平面化性质及类似于热氧化的薄膜性质而是一种用于整合层间介电层(ILD)应用的材料。
在步骤416中，使用化学机械研磨(CMP)、或另一种适当方法将所述材料研磨平整，直至到达浮动栅极多晶硅。将浮动栅极研磨至20纳米(在其它实施例中为10-100纳米)。在步骤418中，生长或使用ALD、CVD、PVD、喷射气相沉积(JVD)或另一种适当方法沉积多晶硅间隧穿介电层(即介电层34)。图10D显示多晶硅间介电区34位于浮动栅极32上，所述图绘示经过步骤418后的装置。可用于多晶硅间隧穿介电层的材料的实例包括(但不限于)：SiO2、Si3N4、一种其摩尔份数随深度而变化的合金、一种由氧化铝及氧化硅制成的合金或纳米层压板、一种由氮化硅及氧化硅制成的合金或纳米层压板、一种由氧化硅及氧化铪制成的合金或纳米层压板、一种由氧化铝及氧化铪制成的合金或纳米层压板或其它适当材料。
在一实施例中，可以下列文献中所揭示的方式形成多晶硅间隧穿氧化层：Alexander Korotkov及Konstantin Likharev所著的“Resonamt Fowler-NordheimTunneling through Layered Tunnel Barriers and its Possible Applications”，1999IEEE，0-7803-5413-3/99(在下文中称作「Likharev I」)；Konstantin及Likharev所著的“Ridingthe Crest of a New Wave in Memory，NOVORAM：A new Concept for Fast，Bit-Addressable Nonvolatile Memory Based on Crested Barriers”，Circuits and Devices，July2000年，p17(在下文中称作「Likharev II」)；或者2000年9月19日授予的名称为“Memory device having a crested tunnel barrier”的美国专利6,121,654，所有所述文献的全文均以引用方式并入本文中。通过改变诸如(HfO2)x(Al2O3)1-x等二元氧化物的穆尔份数，可在隧穿介电层的中等深度区附近将导带能量图的氧化层底部修圆，而非形成如同美国专利6,121,654的图3a中的一锐角三角形，所述美国专利的全文以引用方式并入本文中。可使用原子层沉积(ALD)来沉积混合的多种电介质(例如(HfO2)x(Al2O3)1-x)(参见由H.Y.Yu等人所著的“Energy gap and band alignmentfor-(HfO2)x(Al2O3)1-xon-100-Si”，Applied Physics Letters Volume81，Number28，July2002(在下文中称作「Yu」)，所述电介质的穆尔份数x随进入氧化层的深度而缓慢变化，藉以形成不仅有利于更低电压下的隧穿且也会提高停留时间及减轻扰动问题的顶部阻挡层(参见Likharev I及Likharev II)。也可将氧化铪及氧化硅、或氧化铝及氧化硅配对以形成顶部导带边缘。可能会有更多种由两种或更多种材料组成的ALD沉积材料系统，其导带边缘能阶可以一线性或非线性方式随变化的深度而改变，以使隧穿介电层的导带设计最佳化。在每一单个沉积循环之后或在每数个沉积循环之后转换ALD沉积隧穿阻挡层的化学组成可形成穆尔份数的逐渐变化，此可有助于构造一不会遭受因在隧穿介电层中具有材料界面而引起的问题(例如所述界面处的俘获)的隧穿介电层。以恰当持续时间及温度实施退火可进一步平滑穆尔份数的变化。为获得一顶部阻挡层，穆尔份数x须在界面附近较小并在阻挡层的中间处逐渐达到峰值。
在图9中的步骤440(其是一任选步骤)中，将多晶硅间隧穿氧化层退火以密化所述氧化层，而不因高温而破坏高K材料。应注意，Al2O3将在约800摄氏度下结晶，HfO2将在约500摄氏度下结晶，HfSiOx将在约1100摄氏度下结晶，且HfSiON将在约1300摄氏度下结晶。一般而言，更长时间地暴露至高温将会使结晶温度降低。某些最可靠的隧穿氧化层是生长的氧氮化硅、生长的氧化硅及通过在低至400摄氏度温度下高密度氪等离子中生成氧游离基而低温生长的氧化层。在步骤444中，于所述多晶硅间隧穿氧化层上沉积控制栅极的一个或多个层。在一实施例中，在步骤444期间沉积的材料包括多晶硅(例如层36)，而在其它实施例中，所述层可以是一具有恰当功函数、热稳定性及蚀刻特性的金属层。在某些实施例中，控制栅极是由多晶硅层36、氮化钨层38及钨层40构成，所有所述层均在步骤444中沉积而成。所沉积氮化钨层38及钨层40是用于降低控制栅极薄片电阻并形成更低电阻率的字线。可使用CVD、ALD、PVD或其它适当工艺以一毯覆层形式沉积所述材料。显示位于多晶硅间隧穿氧化层34上的多晶硅控制栅极36、WN层38及钨金属层40的图10E绘示步骤44后的装置。
在步骤446中，使用(举例而言)CVD在钨层顶上沉积一Si3N4硬掩模。在步骤448中，使用光刻法形成垂直于NAND链的垂直条带图案，以蚀刻多栅极堆叠并形成相互隔离的字线(即控制栅极)。在步骤450中，使用等离子蚀刻、离子磨碎、纯粹是物理蚀刻的离子蚀刻或另一种适当工艺来实施蚀刻，以蚀刻各个层并形成各单独字线。在一实施例中，实施所述蚀刻直至到达高K材料。所述工艺试图留下尽可能多的高K材料，但竭力完全蚀刻穿透浮动栅极材料。在另一实施例中，所述工艺将一直蚀刻至衬底。显示所述堆叠的图10F绘示步骤450后的装置。应注意，p-阱、n-阱及P衬底的尺寸未必是按比例绘制。
在步骤452中，实施侧壁氧化、侧壁氧化物沉积、或所述二者的组合。为实现侧壁氧化，将装置置于一高温及具有某一分数百分比的周围氧气的炉中，以使暴露表面氧化，从而提供一保护层。侧壁氧化也可用于修圆浮动栅极及控制栅极的边缘。高温(例如高于1000摄氏度)氧化物生长的一替代方法是高密度氪等离子中的低温(例如400摄氏度)氧化物生长。关于侧壁氧化的更多信息，可见由Ohmi，Kotani，Hirayama及Morimoto所著的“New Paradigm of Silicon Technology”，Proceedings of the IEEE会刊，Vol.89，Number3，March2001；由日本Tohoku大学电子工程系Hirayama，Sekine，Saito及Ohmi所著的“Low-Temperature Growth of High Silicon Oxide Films by OxygenRadical Generated in High Density Krypton Plasma”，1999IEEE；及由日本Tohoku大学Seikine，Saito，Hirayama及Ohmi所著的“Highly Reliable Ultrathin Silicon Oxide FilmFormation at Low Temperature by Oxygen Radical Generated in High-Density KryptonPlasma”，2001IEEE；所有上述三个文献的全文均以引用方式并入本文中。另一种沉积低温隧穿氧化层的方法可与氧化硅或氧氮化硅的原子层沉积结合使用氪等离子。
为实现均匀隧穿，可使用一处理步骤使栅极间隧穿介电层在场线可能更集中的边缘处厚于中心附近处。氧化可能是一种实现此目的的适宜方法。
在步骤454中，实施一植入工序来通过砷植入形成N+源极/漏极区。在一实施例中，还使用一卤素植入。在步骤456中，实施一退火工序。在一实施例中，实施一低温退火工序来防止损坏高K材料。在某些实施例中，可使用一具有一高热预算(例如能够耐受高温而不会降格)的高K材料。在步骤458中，所述工序包括以各向同性方式沉积并以各向异性方式蚀刻侧壁材料，以形成侧壁间隔层。
上述结构及工序有许多种替代结构及工序，所述替代结构及工序归属于本发明的精神内。纹理化栅极(粗糙)栅极间隧穿也可行，以及富含硅的氧化物及分级能带介电层。如同在现有NAND实施例中，一种替代方法是使用PMOS装置制造存储单元，其中与现有NMOS实施方案相比，对不同操作使用相反的极性偏压状态。
与具有相对高控制栅极耦合比的现有NAND装置相比，低控制栅极耦合比将降低为使自控制栅极测量的阈值偏移1伏特所需的浮动栅极电荷量。与现有NAND相比，此做法的益处是编程/擦除电压电平变低。另一选择为，可使用所述优点来增大介电层厚度，从而保持与现今所用相同的编程/擦除电压但提高总体单元可靠性。此做法的负面后果是单元噪声的影响及电子电荷增益或损耗会被放大所述控制栅极耦合比的倒数。此表现为：控制栅极耦合比的值愈小，阈电压偏移量即愈大。就此而言，理想的是不具有太小的控制栅极耦合比。极小的控制栅极耦合比也将限制浮动栅极上可读取的过量电荷量的范围。
一实施例将具有一容忍高温的通道介电层，例如硅化铪或氧化铝。一相对薄的多晶硅浮动栅极、一适当的栅极间介电层及一由氮化钨覆盖随后再由钨覆盖的多晶硅组成的字线构成一无需使用镶嵌工序的实施例。然而，如果欲避免已沉积非晶硅浮动栅极的多晶化，则可能必须采用一可能会包含镶嵌工序的低热预算工艺。非晶硅浮动栅极可提供一生长或沉积于其上的质量更佳的隧穿氧化物。
有人已提议将氮化硅作为快闪存储器的隧穿材料。在沉积所述堆叠栅极或所述堆叠的某些层之前，可使用一镶嵌工序来植入并退火存储器阵列的源极/漏极结。某些材料(诸如氧化铪)往往会在中等高的处理温度下结晶，此可能会在晶粒边界处引起泄漏电流。为避免结晶化，可采用一在沉积高K介电层后避免此种高温暴露的镶嵌工序。
图11是一可用于构建本发明的快闪存储器系统的一实施例的方块图。存储单元阵列502是由列控制电路504、行控制电路506、c-源极控制电路510及p-阱控制电路508控制。列控制电路504连接至存储单元阵列502的位线以读取存储于存储单元中的数据、确定编程操作期间存储单元的状态、及控制位线的电位电平以促进编程或抑制编程。行控制电路506连接至字线以选择所述字线中的一个以施加读取电压、施加编程电压及施加擦除电压。C-源极控制电路510控制一连接至所述存储单元的共用源极线(在图12中标记为″C-源极″)。P-阱控制电路508控制擦除操作期间的p-阱电压，以(举例而言)在一选择用于擦除操作的区块中各字线接地的同时施加正电压至P-阱。
存储于存储单元中的数据是由列控制电路504读出并经由数据输入/输出缓冲器512输出至外部I/O线。欲存储于存储单元中的编程数据则经由所述外部I/O线输入至数据输入/输出缓冲器512，并传送至列控制电路504。所述外部I/O线连接至控制器518。
用于控制快闪存储器装置的命令数据是输入至控制器518。所述命令数据通知快闪存储器已请求了何种操作。所述输入命令被传送至状态机516，由状态机516来控制列控制电路504、行控制电路506、c-源极控制电路510、p-阱控制电路508及数据输入/输出缓冲器512。状态机516也可输出快闪存储器的状态数据，例如READY/BUSY(准备就绪/忙)或PASS/FAIL(通过/失败)。
控制器518连接或可连接至一主机系统，例如个人计算机、数码相机、个人数字助理等。控制器518与所述主机进行通信，以从所述主机接收命令、从所述主机接收数据、提供数据至所述主机及提供状态信息至所述主机。控制器518将来自主机的命令转换成与状态机516通信的控制电路514可解译及执行的命令信号。控制器518通常包缓冲存储器以含用于正写入至或读取自存储器阵列的使用者数据。
一个例示性存储器系统包含一个集成电路，所述集成电路包括控制器518及一个或多个分别包含一存储器阵列及相关联控制电路、输入/输出电路及状态机电路的集成电路芯片。目前的趋势是将一系统的存储器阵列及控制电路一同集成于一或多个集成电路芯片上。存储器系统可作为主机系统的一部分嵌入或者可包含于一以可拆卸方式插入主机系统内的记忆卡(或其它封装)中。此一可拆卸式卡可包括整个存储器系统(例如包括控制器)或仅包括所述存储器芯片及相关联外围电路(其中控制器嵌入主机中)。因此，可将控制器嵌入主机中或包含于一可拆卸式存储器系统内。
在某些实施方案中，可组合图11中的某些组件。在不同设计中，可将图11中除存储单元阵列502以外的所有或某些组件视为多个控制电路或一个控制电路。
在本发明的一实施例中，使用NAND型快闪存储单元。所述NAND单元是布置成两个选择栅极之间具有多个串联晶体管。所述串联晶体管及所述选择栅极称作一NAND串。本文的论述并不限于一NAND串或NAND链中存储单元的任一特定数量。此外，本发明并不限于NAND快闪存储单元。在其它实施例中，也可使用除NAND单元以外的快闪存储单元(例如NOR单元或其它单元)来实施本发明。在又一些实施例中，也可使用除快闪存储单元以外的非易失性存储单元来实施本发明。
在下列美国专利/专利申请案中提供有NAND型快闪存储器及其操作的相关实例，所有这些美国专利/专利申请案的全文均以引用方式并入本文中：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第5,386,422号；美国专利第6,456,528号及美国专利申请案第09/893,277号(公开号US2003/0002348)。关于编程NAND快闪存储器(包括自增强技术)的信息，可见：2003年3月5日提出申请且名称为“Self Boosting Technique”的美国专利申请案10/379,608；及2003年7月29日提出申请且名称为“Detecting Over ProgrammedMemory”的美国专利申请案10/629,068，所述两个申请案的全文均以引用方式并入本文中。本发明也可使用其它类型的快闪存储器装置。举例而言，下列专利即阐述NOR型快闪存储器，所述专利的全文以引用方式并入本文中：美国专利第5,095,344号；第5,172,338号；第5,890,192号；及第6,151,248号。快闪存储器类型的另一实例见于美国专利第6,151,248号中，其全文以引用方式并入本文中。
图12绘示一使用NAND存储单元的存储单元阵列502的组织的实例。存储单元阵列502划分成1,024个区块。存储于每一区块中的数据同时被擦除。在一实施例中，区块是同时被擦除的最小单元单位。在本实例中，在每一区块中有8,512个列，其划分成偶数列及奇数列。位线也划分成偶数位线(BLe)及奇数位线(BLo)。图12显示四个存储单元串联连接形成一NAND串。尽管图中显示在每一NAND串中包含四个单元，然而，也可使用多于或少于四个存储单元。NAND串的一端经由一第一选择晶体管SGD连接至对应位线，而另一端经由一第二选择晶体管SGS连接至c-源极。
在读取及编程操作期间，同时选择4,256个存储单元。所选存储单元具有相同的字线及相同种类的位线(例如偶数位线或奇数位线)。因此，可同时读取或编程532个数据字节。在一实施例中，所述同时被读取或编程的532个数据字节形成一逻辑页面。因此，一个区块可存储至少八个逻辑页面(四个字线，每一字线均具有奇数及偶数页面)。当每一存储单元存储两个数据位时(例如一多电平单元)，一个区块存储16个逻辑页面。本发明也可使用其它尺寸的区块及页面。此外，也可使用除图11及12中所示外的其他架构来实施本发明。
在读取及验证操作中，选择栅极(SGD及SGS)及未选字线(例如WL0，WL1及WL3)被升高至一读取通过电压(例如4.5伏特)，以使晶体管作为通过栅极操作。所选字线(例如WL2)连接至一电压，所述电压的电平是针对每一读取及验证操作来规定，以便确定所关心的存储单元的阈电压是否已达到此电平。举例而言，在一针对两电平存储单元的读取操作中，可将所选字线WL2接地，以检测阈电压是否高于0伏特。在一针对两电平存储单元的验证操作中，将所选字线WL2连接至2.4伏特(举例而言)，以验证阈电压是否已达到至少2.4伏特。对于一多状态存储单元而言，一区分存储单元是处于一对应于阈值分布306的状态或处于一对应于阈值分布308的状态的读取操作可包括在字线上设置一等于阈值分布306与阈值分布308之间的比较点的电压(例如阈值分布306与阈值分布308的中点)。源极及p-阱处于零伏特。所选位线(BLe)被预充电至一(例如)0.7伏特的电平。如果阈电压高于字线上的读取或验证电平，则所关心位线(BLe)的电位电平会因存储单元未导通而保持高电平。另一方面，如果阈电压低于读取或验证电平，则所关心位线(BLe)的电位电平会因存储单元导通而在感测积分时间结束时降至一(例如)0.3伏特的低电平。因此，存储单元的状态是由一连接至所述位线的读出放大器来检测。
上述擦除、读取及验证操作是根据此项技术中习知的技术来实施。因此，所属领域的技术人员可改变所阐述细节中的许多细节。也可使用此项技术中习知的其它读取及验证技术。
图13是一流程图，其阐述一个用于对阵列502中一或多个存储单元进行编程的实施例。在图13的步骤650中，所述操作开始于从主机接收一数据加载命令并将所述数据加载命令置于状态机中。在步骤652中，从主机接收地址数据并将其存储于状态机中，藉以选择拟用于写入操作的页面。在步骤654中，接收并存储拟写入的数据。在步骤656中，从主机接收一编程命令并将所述编程命令存储于状态机中，在一实施例中，在将所述编程命令存储于状态机中之后，所述状态机自动开始后续步骤的操作。在步骤658中，设定编程电压Vpgm的初始值(例如7-12伏特；然而，也可使用其它值)。此外，将编程计数器(PC)初始化至0。在步骤660中，施加下一编程脉冲至存储单元的控制栅极(字线)。在步骤662中，验证所述存储单元以确定其阈电压是否已达到目标电平。如果在步骤664中所述验证过程通过(因阈电压已达到目标电平)，则所述存储单元的编程过程即成功结束(步骤666)。而如果所述验证过程未通过(步骤664)，则确定所述编程计数器是否小于20(步骤668)。如果所述编程计数器不小于20，则所述编程过程即已失败(步骤670)。而如果所述编程计数器小于20，则在步骤672中以步长值(例如0.2伏特，0.4伏特，或另一适当值)增加编程电压，并使编程计数器递增计数。在步骤672之后，所述过程寻环回步骤660。
图14是一流程图，其阐述一用于读取阵列502中一存储单元的方法的实施例。在步骤702中，从主机接收一读取命令并将其存储于状态机中。在步骤704中，接收并存储一地址。图14所示方法假定一具有一擦除状态及三个编程状态的四状态存储单元。因此，在一实施例中，为读取存储于所述存储单元中的数据，实施三次读取操作。如果所述存储器具有八种状态，则实施七次读取操作；如果所述存储器具有十六种状态，则实施十五次读取操作，依此类推。在步骤706中，实施第一读取操作。将一等于状态0(例如图8中的阈电压分布304)与状态1(例如图8中的阈电压分布306)之间一阈电压的第一读取比较点(例如Vr1)施加至所选字线，且每一位线上的读出放大器均做出一二元判决：所选字线与对应位线交叉点上的单元是接通还是断开。如果检测到所述单元接通，则其被读取为是处于状态0，反之，所述单元处于状态1，2，或3。换句话说，如果所述存储单元的阈电压大于第一读取比较点，则认为所述存储单元处于擦除状态0。
在步骤708中，实施第二读取操作。将一等于状态2(例如图8中的阈电压分布308)与状态1之间一阈电压的第二读取比较点(例如Vr2)施加至所选字线，且每一位线上的读出放大器均做出一二元判决：所选字线与对应位线交叉点上的单元是接通还是断开。「断开」位线表明对应存储单元处于状态0或状态1。而「接通」位线表明对应存储单元处于状态2或状态3(例如图8中的阈电压分布310)。
在步骤710中，实施第三读取操作。将一等于状态3与状态2之间一阈电压的第三读取比较点(例如0伏特)施加至所选字线，且每一位线上的读出放大器均做出一二元判决：所选字线与对应位线交叉点处的单元是接通还是断开。「断开」位线将表明对应单元处于状态0，状态1或状态2。而「接通」位线将表明对应存储单元处于状态3。将上述三个顺序性步骤中所获得的信息存储于锁存器中。然后，使用一解码器来组合三次读取操作的结果，以获知每一单元的状态。举例而言，状态1将是以下三个读取结果的结果：在步骤706中为接通，在步骤708中为断开，在步骤710中为断开。上述读取操作顺序可颠倒，此对应于图5所示的验证波形顺序。应注意，本发明也可使用其它读取方法。
出于举例说明及阐述目的，上文已对本发明进行了详细说明。其并非意欲作为穷尽性说明或将本发明限定为所揭示的确切形式。根据上文的教示也可做出许多修改及改变。所述实施例的选择旨在最佳地解释本发明的原理及其实际应用，以使其它所属领域的技术人员能够以各种实施例及使用适合于所构想特定应用的各种修改来最佳地利用本发明。本发明的范围意欲由随附权利要求书来界定。

Claims (51)

1、一种非易失性存储装置，其包括：
源极/漏极区；
一位于所述源极/漏极区之间的通道区；
一浮动栅极；
一控制栅极；
一位于所述通道区与所述浮动栅极之间的第一介电区，所述第一介电区包含一高K材料；及
一位于所述浮动栅极与所述控制栅极之间的第二介电区，其中电荷经由所述第二介电区在所述浮动栅极与所述控制栅极之间转移。
2、如权利要求1所述的非易失性存储装置，其中：
所述第二介电区包含隧穿氧化物。
3、如权利要求1所述的非易失性存储装置，其中：
所述第二介电区包含氧化硅。
4、如权利要求1所述的非易失性存储装置，其中：
所述控制栅极包含一多晶硅层、一氮化钨阻挡层及一钨金属层。
5、如权利要求1所述的非易失性存储装置，其中：
所述控制栅极包含一低电阻率层。
6、如权利要求1所述的非易失性存储装置，其中：
所述第一介电区、所述浮动栅极、所述第二介电区及所述控制栅极形成一堆叠；及
所述非易失性存储装置进一步包括一位于所述堆叠的一侧处的第一间隔物及一位于所述堆叠的一第二侧处的第二间隔物。
7、如权利要求6所述的非易失性存储装置，其进一步包括：
一环绕所述堆叠的氧化物区。
8、如权利要求1所述的非易失性存储装置，其中：
所述第一介电区、所述浮动栅极、所述第二介电区及所述控制栅极形成一堆叠；及
所述非易失性存储装置进一步包括一位于所述堆叠的一侧处的第一氧化物间隔物及一位于所述堆叠的一第二侧处的第二氧化物间隔物。
9、如权利要求8所述的非易失性存储装置，其进一步包括：
一邻近所述第一氧化物间隔物的第一外延生长硅区；及
一邻近所述第二氧化物间隔物的第二外延生长硅区。
10、如权利要求1所述的非易失性存储装置，其中：
所述高K材料包含Al2O3。
11、如权利要求1所述的非易失性存储装置，其中：
所述高K材料包含HfSiOx或HfSiON。
12、如权利要求1所述的非易失性存储装置，其中：
所述高K材料包含如下材料中的任何一种：硅化铪、氧化铪、氧氮化铪硅、氧化铝、氧化锆、上述所列材料的纳米层压板或适宜合金。
13、如权利要求1所述的非易失性存储装置，其中：
电荷在所述浮动栅极与所述控制栅极之间的所述转移包括福勒一诺德汉隧穿。
14、如权利要求1所述的非易失性存储装置，其中：
电荷在所述浮动栅极与所述控制栅极之间的所述转移包括通过将电子从所述浮动栅极转移至所述控制栅极来编程所述非易失性存储元件。
15、如权利要求1所述的非易失性存储装置，其中：
电荷在所述浮动栅极与所述控制栅极之间的所述转移包括通过将电子从所述控制栅极转移至所述浮动栅极来擦除所述非易失性存储元件。
16、如权利要求1所述的非易失性存储装置，其中：
所述浮动栅极具有修圆的边缘。
17、如权利要求1所述的非易失性存储装置，其中：
所述非易失性存储装置是一快闪存储器装置。
18、如权利要求1所述的非易失性存储装置，其中：
所述非易失性存储装置是一多状态快闪存储器装置。
19、如权利要求1所述的非易失性存储装置，其中：
所述非易失性存储装置是一NAND快闪存储器装置。
20、一种非易失性存储装置，其包括：
源极/漏极区；
一位于所述源极/漏极区之间的通道区；
一浮动栅极；
一控制栅极；
一位于所述通道区与所述浮动栅极之间的第一介电区，所述第一介电区包含一高K材料；及
一位于所述浮动栅极与所述控制栅极之间的第二介电区，所述第二介电区提供所述浮动栅极与所述控制栅极之间的隧穿，以编程所述非易失性存储装置。
21、如权利要求20所述的非易失性存储装置，其中：
所述第二介电区包含隧穿氧化物。
22、如权利要求20所述的非易失性存储装置，其中：
所述第一介电区、所述浮动栅极、所述第二介电区及所述控制栅极形成一堆叠；及
所述非易失性存储装置进一步包括一位于所述堆叠的一侧处的第一间隔物及一位于所述堆叠的一第二侧处的第二间隔物。
23、如权利要求22所述的非易失性存储装置，其进一步包括：
一环绕所述堆叠的氧化物区。
24、如权利要求22所述的非易失性存储装置，其进一步包括：
一邻近所述第一间隔物的第一外延生长硅区；及
一邻近所述第二间隔层的第二外延生长硅区。
25、如权利要求20所述的非易失性存储装置，其中：
所述隧穿包括：通过将电子从所述浮动栅极转移至所述控制栅极来编程所述非易失性存储装置，及通过将电子从所述控制栅极转移至所述浮动栅极来擦除所述非易失性存储装置。
26、如权利要求20所述的非易失性存储装置，其中：
所述非易失性存储装置是一快闪存储器装置。
27、如权利要求20所述的非易失性存储装置，其中：
所述非易失性存储装置是一多状态快闪存储器装置。
28、如权利要求20所述的非易失性存储装置，其中：
所述非易失性存储装置是一NAND快闪存储器装置。
29、一种非易失性存储装置，其包括：
源极/漏极区；
一位于所述源极/漏极区之间的通道区；
一浮动栅极；
一控制栅极；
用于将所述浮动栅极与所述通道区局部电隔离的构件；及
用于在所述浮动栅极与所述控制栅极之间提供一介电区并用于在所述浮动栅极与所述控制栅极之间转移电子的构件。
30、一种非易失性存储系统，其包括：
一组非易失性存储元件，每一所述非易失性存储元件均包括一通道、一浮动栅极及一控制栅极，所述浮动栅极通过一包含一高K材料的第一介电区与所述通道隔离开，所述浮动栅极则通过一第二介电区与所述控制栅极隔离开；及
一用于编程及读取所述非易失性存储元件的控制电路，所述控制电路使电荷经由所述第二介电区在所述浮动栅极与所述控制栅极之间转移。
31、如权利要求30所述的非易失性存储装置，其中：
所述第二介电区包含隧穿氧化物。
32、如权利要求30所述的非易失性存储装置，其中：
所述非易失性存储元件包括堆叠，其中每一非易失性存储器元件的所述第一介电区、所述浮动栅极、所述第二介电区及所述控制栅极为每一各自非易失性存储元件形成一堆叠；及
所述非易失性存储装置进一步包括位于所述堆叠的侧面上的间隔物。
33、如权利要求32所述的非易失性存储装置，其进一步包括：
环绕所述堆叠的至少某些部分的氧化物区。
34、如权利要求32所述的非易失性存储装置，其进一步包括：
各间隔物之间的外延生长硅区。
35、如权利要求30所述的非易失性存储装置，其中：
所述控制电路通过如下方式促成一特定非易失性存储元件的编程：将电子从所述特定非易失性存储元件的一浮动栅极转移至所述特定非易失性存储元件的一控制栅极；及
所述控制电路通过如下方式促成所述特定非易失性存储元件的擦除：将电子从所述特定非易失性存储元件的所述控制栅极转移至所述特定非易失性存储元件的所述浮动栅极。
36、如权利要求30所述的非易失性存储装置，其中：
所述非易失性存储装置是快闪存储器装置。
37、如权利要求30所述的非易失性存储装置，其中：
所述非易失性存储装置是多状态快闪存储器装置。
38、如权利要求30所述的非易失性存储装置，其中：
所述非易失性存储装置是NAND快闪存储器装置。
39、一种使用一非易失性存储装置的方法，其包括：
使用一高K材料将一浮动栅极与一通道至少部分地隔离，所述通道位于源极/漏极区之间，所述浮动栅极与一控制栅极隔离；及
通过在所述浮动栅极与所述控制栅极之间转移电荷来编程所述非易失性存储装置。
40、如权利要求39所述的方法，其进一步包括：
通过确定存储于所述浮动栅极上的电荷的一指示来读取所述非易失性存储装置。
41、如权利要求39所述的方法，其中：
所述编程包括：将电子从所述浮动栅极转移至所述控制栅极。
42、如权利要求39所述的方法，其中：
所述编程包括：将电子从所述浮动栅极隧穿至所述控制栅极。
43、如权利要求39所述的方法，其进一步包括：
通过在所述浮动栅极与所述控制栅极之间转移电荷来擦除所述非易失性存储装置。
44、如权利要求39所述的方法，其进一步包括：
通过将电子从所述控制栅极转移至所述浮动栅极来擦除所述非易失性存储装置。
45、一种制造一非易失性存储装置的方法，其包括：
在一半导体的一拟用作一通道区的区域上沉积一高K材料；
在所述高K材料上沉积一浮动栅极；
在所述浮动栅极上添加一介电区；及
在所述介电材料上添加一控制栅极，通过经由所述介电区在所述浮动栅极与所述控制栅极之间转移电荷来编程所述非易失性存储装置。
46、如权利要求45所述的方法，其中：
所述介电区包含隧穿氧化物。
47、如权利要求45所述的方法，其中所述添加一控制栅极的步骤包括：
沉积一多晶硅层；及
在所述多晶硅层上沉积一低电阻率层。
48、如权利要求45所述的方法，其中所述添加一控制栅极的步骤包括：
在所述下部控制栅极上沉积一氮化钨阻挡层；及
在所述氮化钨层上沉积一钨层。
49、如权利要求45所述的方法，其进一步包括：
添加一外延生长硅区。
50、如权利要求45所述的方法，其中：
所述沉积一高K材料、沉积一浮动栅极、沉积一第二介电区及沉积一控制栅极的步骤包括实施化学气相沉积、物理气相沉积或原子层沉积中的任一种。
51、如权利要求45所述的方法，其进一步包括：
实施侧壁氧化，所述侧壁氧化致使所述浮动栅极及所述控制栅极的边缘修圆。
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