JPS59147461A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS59147461A JPS59147461A JP58021177A JP2117783A JPS59147461A JP S59147461 A JPS59147461 A JP S59147461A JP 58021177 A JP58021177 A JP 58021177A JP 2117783 A JP2117783 A JP 2117783A JP S59147461 A JPS59147461 A JP S59147461A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、低′鑞流化及び小面積比の可能な浮遊ゲート
型半導体不揮発性メモリに関する。
型半導体不揮発性メモリに関する。
従来の代表的な浮遊ゲート型半導体不揮発性メモリは、
第１図に示すごとく半導体基板１の表面に基板の導り型
と異なる導電型の２つの拡散層ノース２．ドレイン３が
設けられ、ソース２とドレイン６との間の基板１の表面
上に絶縁膜４、その上に浮遊ゲート電極５、その上に絶
縁膜６．さらに１ｆｉｌｌ Ｎ電ｗ１．７が設けられて
いる構造であった。制御ゲート電極７に電圧Ｖａａ全印
加することにより、制御ゲートｉ［極７と浮遊ゲート電
極５との間の靜電答霊結合（（より浮遊ゲート電極５の
電位を制御し、このときのチャネル８のコンダクタンス
を読む方式である。チャネル８のコンダクタンスは、制
御ゲート電極の笥１圧ＶＯ（）及び浮遊ゲート電極５に
蓄えられ六′醒直によって決するもので、ＶＯＧ ｋ一
定にす力、ば浮遊ゲート′区極５の電荷のみで与えられ
る。このＴａ 荷の注入方式は、ノース２．ドレイン３
間の承伏表面に反転層８全形成させることの可能な電）
」二ＶａＯを制御ゲート電極７［印加すると共に、ド１
ツイン３に基＠１に対し逆方向の電圧ＶＤ ’７、チ
ャネルがピンチオフするよって（印加して、このピンチ
オフ点Ａ点近傍の電界（（よりチャネル８を流れるキャ
リアを加速させ、その−、＊’ｉ浮遊ゲート電極５に注
入するものである。これはチャネル注入方式と呼ばれて
いるが、この方式の欠点は、チャネル電流に対する浮遊
ゲート電極に注入される電流の割合、注入効率が低いた
めに、ドレイン３に１０Ｖ以上の高電圧全印加し、チャ
ネル８に１ｍＡ 程度の電流を流さなければ讐込みが
できないことである。さらに第１図の構造では、パンチ
スルーなどの問題により小面積比が非常に困難である。
第１図に示すごとく半導体基板１の表面に基板の導り型
と異なる導電型の２つの拡散層ノース２．ドレイン３が
設けられ、ソース２とドレイン６との間の基板１の表面
上に絶縁膜４、その上に浮遊ゲート電極５、その上に絶
縁膜６．さらに１ｆｉｌｌ Ｎ電ｗ１．７が設けられて
いる構造であった。制御ゲート電極７に電圧Ｖａａ全印
加することにより、制御ゲートｉ［極７と浮遊ゲート電
極５との間の靜電答霊結合（（より浮遊ゲート電極５の
電位を制御し、このときのチャネル８のコンダクタンス
を読む方式である。チャネル８のコンダクタンスは、制
御ゲート電極の笥１圧ＶＯ（）及び浮遊ゲート電極５に
蓄えられ六′醒直によって決するもので、ＶＯＧ ｋ一
定にす力、ば浮遊ゲート′区極５の電荷のみで与えられ
る。このＴａ 荷の注入方式は、ノース２．ドレイン３
間の承伏表面に反転層８全形成させることの可能な電）
」二ＶａＯを制御ゲート電極７［印加すると共に、ド１
ツイン３に基＠１に対し逆方向の電圧ＶＤ ’７、チ
ャネルがピンチオフするよって（印加して、このピンチ
オフ点Ａ点近傍の電界（（よりチャネル８を流れるキャ
リアを加速させ、その−、＊’ｉ浮遊ゲート電極５に注
入するものである。これはチャネル注入方式と呼ばれて
いるが、この方式の欠点は、チャネル電流に対する浮遊
ゲート電極に注入される電流の割合、注入効率が低いた
めに、ドレイン３に１０Ｖ以上の高電圧全印加し、チャ
ネル８に１ｍＡ 程度の電流を流さなければ讐込みが
できないことである。さらに第１図の構造では、パンチ
スルーなどの問題により小面積比が非常に困難である。
本発明は、上記２つの従来の不揮発性メモリの欠点を克
服し、書込み時のチャネル電流全従来に比して著しく低
減することが可能とするものである。きらに本発明によ
る不揮発性メモリの構造は、拡散層が一つであることか
ら、小面積ですみ高集積化が可能となる。
服し、書込み時のチャネル電流全従来に比して著しく低
減することが可能とするものである。きらに本発明によ
る不揮発性メモリの構造は、拡散層が一つであることか
ら、小面積ですみ高集積化が可能となる。
次に本発明の実施例を図面に基づいて詳細に説明する。
本発明の基本構造でろる第１冥施例の断面図を第２図に
示す。半導体基板１０表叩圧基板導電型と異なる導電型
の拡散層５が設けられており、基板１及び拡散層２の表
面上に第１絶縁膜４、その上に浮遊ゲート電極５、第２
絶縁膜６、さらに制御ゲート７が設けられでいる。読み
出しは、制御ゲート電極７にある一定電圧ＶＯＧを印加
したときの、チャネル９内でツェナー又はアバランシェ
降伏により発生するキャリア量によって行う。
示す。半導体基板１０表叩圧基板導電型と異なる導電型
の拡散層５が設けられており、基板１及び拡散層２の表
面上に第１絶縁膜４、その上に浮遊ゲート電極５、第２
絶縁膜６、さらに制御ゲート７が設けられでいる。読み
出しは、制御ゲート電極７にある一定電圧ＶＯＧを印加
したときの、チャネル９内でツェナー又はアバランシェ
降伏により発生するキャリア量によって行う。
このときのキャリアの発生量は、浮遊ゲート［極５内に
閉じ１Δめられている電荷により決定する。
閉じ１Δめられている電荷により決定する。
すなわち、チャネル９内の電界が弱く基板表面と基板１
７３部とのポテンシャル差が小式くなるような市□荷が
浮遊ゲート電極５１７’ｌＫ閉じ込められている場合の
方が、閉じ込められていない場合よりも発生量は少なめ
０ 次に、書き込み方法の原理を説明する。制御グーｌ−電
極７と制御ゲート電極５とは強い静電容量結合によりほ
ぼ同電位［なっていることが前程である。制御ゲート１
１に基板１の表面が反転する。Ｊ：’＞な電圧ＶＣＧを
印加し、拡散ＪｆｆＩ３に基板１に対［〜逆方向の電圧
ＶＤｉ印加する。この状態で基板１の表面に（α、反転
〕軸及びバックゲートによる空乏層（以下これら？１と
めてチャネル９と称す６ンが形成される。このときの８
２図に卦けるＡ −Ａ’線に沿ったポテンシャル図全第
３図に示す。第３図ｖｃオいて、チャネル９の電界がツ
ェナー又はアバランシェ降伏するのに充分強ければ、ツ
ェナー又はアバランシェ降伏にトり発生したキャリアは
電界により加速され、幾度か衝突を棟ｆ）返し７ながら
第１絶縁膜４全辿り抜は第６図の矢印Ｂのごとく浮遊ゲ
ート電極内に注入さｈる。それ故、チャネル９の電界音
強くするためには基扱濃Ｋを高くする必要がある。！Ｅ
た、これによるＶＯＧの増大を抑えるため第１絶縁膜の
牟位面積当りの静電、容量を大きくすることが望ましい
。これら？実現するために、 （１） 浮遊ゲート下の基板表面に基板導電型と同じ
導電型で濃度の高い拡散、壱を形成する。
７３部とのポテンシャル差が小式くなるような市□荷が
浮遊ゲート電極５１７’ｌＫ閉じ込められている場合の
方が、閉じ込められていない場合よりも発生量は少なめ
０ 次に、書き込み方法の原理を説明する。制御グーｌ−電
極７と制御ゲート電極５とは強い静電容量結合によりほ
ぼ同電位［なっていることが前程である。制御ゲート１
１に基板１の表面が反転する。Ｊ：’＞な電圧ＶＣＧを
印加し、拡散ＪｆｆＩ３に基板１に対［〜逆方向の電圧
ＶＤｉ印加する。この状態で基板１の表面に（α、反転
〕軸及びバックゲートによる空乏層（以下これら？１と
めてチャネル９と称す６ンが形成される。このときの８
２図に卦けるＡ −Ａ’線に沿ったポテンシャル図全第
３図に示す。第３図ｖｃオいて、チャネル９の電界がツ
ェナー又はアバランシェ降伏するのに充分強ければ、ツ
ェナー又はアバランシェ降伏にトり発生したキャリアは
電界により加速され、幾度か衝突を棟ｆ）返し７ながら
第１絶縁膜４全辿り抜は第６図の矢印Ｂのごとく浮遊ゲ
ート電極内に注入さｈる。それ故、チャネル９の電界音
強くするためには基扱濃Ｋを高くする必要がある。！Ｅ
た、これによるＶＯＧの増大を抑えるため第１絶縁膜の
牟位面積当りの静電、容量を大きくすることが望ましい
。これら？実現するために、 （１） 浮遊ゲート下の基板表面に基板導電型と同じ
導電型で濃度の高い拡散、壱を形成する。
（Ｉｌ） 浮遊ゲート下の基板表面近傍？イオン注入
により高濃度化する。
により高濃度化する。
（ＩＩＩ） 第１絶縁膜４ヶ薄くする。
（ＩＶ） 第１絶縁膜４の材料として誘電率の比較的
高い雪化ケイ紫膜？選ぶ。
高い雪化ケイ紫膜？選ぶ。
ｌどの対策が考えられる。
不発明の第１実施例は、複雑な積層構造になって尤・υ
、それ故に製造７−ロセスも俊雑でるる。１だ、ドレイ
ン電圧ＶＤ と制御ゲート電極電圧ＶＯＧの２種類の電
源を必快とする。これら？改産し７こ第２笑施例の断面
図を第４図に示す。この構造において、拡散＃２と浮遊
ゲート電極５との砿り会う面積音大きくとり、第１絶縁
膜ｔ？４くすることによって拡散層３と浮遊ゲート電極
との間の各血結合全強くして、拡散層５が制御ゲートヲ
兼ねる、即ち拡散層６の電圧ＶＤがＶａａの役割も同時
に果た丁ことが可能である。以上のよりに、第２夷流例
では、制御ゲート電極は必要ではなく、゛また第２絶縁
膜も原理的には無くてもよい。第２央廊例の場合も、チ
ャネル９の電界音強くシ、第１絶縁膜４の静電容Ｍを大
きくするために％第１実厖向と同様の対策（前述の（＋
）〜（■））が有効である。
、それ故に製造７−ロセスも俊雑でるる。１だ、ドレイ
ン電圧ＶＤ と制御ゲート電極電圧ＶＯＧの２種類の電
源を必快とする。これら？改産し７こ第２笑施例の断面
図を第４図に示す。この構造において、拡散＃２と浮遊
ゲート電極５との砿り会う面積音大きくとり、第１絶縁
膜ｔ？４くすることによって拡散層３と浮遊ゲート電極
との間の各血結合全強くして、拡散層５が制御ゲートヲ
兼ねる、即ち拡散層６の電圧ＶＤがＶａａの役割も同時
に果た丁ことが可能である。以上のよりに、第２夷流例
では、制御ゲート電極は必要ではなく、゛また第２絶縁
膜も原理的には無くてもよい。第２央廊例の場合も、チ
ャネル９の電界音強くシ、第１絶縁膜４の静電容Ｍを大
きくするために％第１実厖向と同様の対策（前述の（＋
）〜（■））が有効である。
以上、本発明による半導体不揮発性メモリは、従来のも
のに比べ、誉き込み時の電流が非常に小さく、萱だ従来
、ｌ：９も小面積であることから１日日進歩して行く半
導体不揮発性メモリの高集積化に最モ適したメモリの一
つである。
のに比べ、誉き込み時の電流が非常に小さく、萱だ従来
、ｌ：９も小面積であることから１日日進歩して行く半
導体不揮発性メモリの高集積化に最モ適したメモリの一
つである。
第１図は代表的な従来の半導体不揮発性メモ１ノの断面
図、第２図は本発明による花１の実施例の半導体不揮発
性メモリの（ト）τ面図、第６図は彪２図に示す半導体
不揮発性メモリの原理を示すポテンシャル図、第４図は
本発明ｔＣよる第２の実施例の断面図である。 １・・・・・・半導体基板 ２・・・・・・ンース
３・・・・・・ドレイン、基板と異導’ＦｉＩ型の拡散
層４・・・・・・第１絶縁膜 ５・・・・・・浮遊
ゲート電極６・・・・・・第２絶縁膜 ７・・・・
・・制御ゲート電極８．９・・・・・・チャネル 以 上 出願人 株式会社 鷹二精工合 第１図 第２１２１ 弔３図 第４図 ｎ
図、第２図は本発明による花１の実施例の半導体不揮発
性メモリの（ト）τ面図、第６図は彪２図に示す半導体
不揮発性メモリの原理を示すポテンシャル図、第４図は
本発明ｔＣよる第２の実施例の断面図である。 １・・・・・・半導体基板 ２・・・・・・ンース
３・・・・・・ドレイン、基板と異導’ＦｉＩ型の拡散
層４・・・・・・第１絶縁膜 ５・・・・・・浮遊
ゲート電極６・・・・・・第２絶縁膜 ７・・・・
・・制御ゲート電極８．９・・・・・・チャネル 以 上 出願人 株式会社 鷹二精工合 第１図 第２１２１ 弔３図 第４図 ｎ
Claims (3)
- （１）第１導電型半導体基板の表面部分に設けられた第
１導電型と異なる第２．Ｊ゛導電型拡散層と、前記半導
体基板表面と前記拡散ＮＲ辰面との上に設けられた第１
絶縁膜と、前記第１絶縁膜上に設けられた浮遊ゲート電
極と、前記浮遊ゲート電極上に設けられｆＣ第２絶縁膜
と、前記第２紹は膜上に設けられた制御ゲート電極とか
らなり、前記制御電極に第１の電圧を印加すると共に前
記拡散層に前記半壱体基板に対し逆方向の第２の電圧全
印加することにより、前記半導体基板表面近傍に形成す
した空乏層の屯界によυツェナー又１４７バランシエ降
伏でヤヤリアヶ発生させて、前記空乏層のポテンシャル
差を前記キャリアが前記浮遊ゲート電極の障壁を越えて
前記浮遊ゲート電極内に注入される工９に充分大きくし
たことｔ％徴とする半導体不揮発性メモリ。 - （２） 前記半４１不基板表面とＨ記拡散ノー辰面と
の上に設けられた前記第１絶縁膜と、前記第１絶縁膜上
ｖｒ−設けられた前記浮遊ゲート電極とから成り、前記
拡散層と前記浮遊ゲート電極との間の静を容量結合を大
きくすることにより、＠記拡散層が前記制御ゲート電極
を兼ねること′ｌｃ特徴とする％杆情求の範囲第１項記
載の半導体不揮発性メモリ。 - （３） 前記制御ゲート電極に第３の電圧全印加する
ことにより、前記浮遊ゲート内の電術量全前記ツェナー
又はアバランシェ降伏により発生するキャリアの量とし
て検出することを特徴とする特許請求の範囲２８１項ま
たは第２項記載の半導１．セ令姉発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021177A JPS59147461A (ja) | 1983-02-10 | 1983-02-10 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021177A JPS59147461A (ja) | 1983-02-10 | 1983-02-10 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59147461A true JPS59147461A (ja) | 1984-08-23 |
| JPH0586675B2 JPH0586675B2 (ja) | 1993-12-13 |
Family
ID=12047647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021177A Granted JPS59147461A (ja) | 1983-02-10 | 1983-02-10 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005073979A1 (en) * | 2004-01-21 | 2005-08-11 | Sandisk Corporation | Non-volatile memory cell using high-k material and inter-gate programming |
| CN109314028A (zh) * | 2016-06-23 | 2019-02-05 | 株式会社明电舍 | 场发射装置和重整处理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52142980A (en) * | 1976-05-25 | 1977-11-29 | Toshiba Corp | Non-volatile semiconductor memory |
| JPS57107076A (en) * | 1980-12-25 | 1982-07-03 | Fujitsu Ltd | Non-volatile semiconductor memory unit |
-
1983
- 1983-02-10 JP JP58021177A patent/JPS59147461A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52142980A (en) * | 1976-05-25 | 1977-11-29 | Toshiba Corp | Non-volatile semiconductor memory |
| JPS57107076A (en) * | 1980-12-25 | 1982-07-03 | Fujitsu Ltd | Non-volatile semiconductor memory unit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005073979A1 (en) * | 2004-01-21 | 2005-08-11 | Sandisk Corporation | Non-volatile memory cell using high-k material and inter-gate programming |
| US7154779B2 (en) | 2004-01-21 | 2006-12-26 | Sandisk Corporation | Non-volatile memory cell using high-k material inter-gate programming |
| US7405968B2 (en) | 2004-01-21 | 2008-07-29 | Sandisk Corporation | Non-volatile memory cell using high-K material and inter-gate programming |
| CN109314028A (zh) * | 2016-06-23 | 2019-02-05 | 株式会社明电舍 | 场发射装置和重整处理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586675B2 (ja) | 1993-12-13 |
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