JPS6348187B2 - - Google Patents
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- JPS6348187B2 JPS6348187B2 JP51117884A JP11788476A JPS6348187B2 JP S6348187 B2 JPS6348187 B2 JP S6348187B2 JP 51117884 A JP51117884 A JP 51117884A JP 11788476 A JP11788476 A JP 11788476A JP S6348187 B2 JPS6348187 B2 JP S6348187B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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- H—ELECTRICITY
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1062—Channel region of field-effect devices of charge coupled devices
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】
この発明はキヤリヤの形で情報を蓄積する情報
メモリを対象とする。この情報メモリには予め定
められた基本ドーピングが行われている半導体材
料から成り接続を備えた少なくとも一つの基板の
表面に設けられた動的メモリ素子（ダイナミツク
メモリ素子）と少なくとも一つのMISコンデンサ
があり、基板表面には少なくとも一つのコンデン
サ電極を保持する電気絶縁層が設けられている。
メモリを対象とする。この情報メモリには予め定
められた基本ドーピングが行われている半導体材
料から成り接続を備えた少なくとも一つの基板の
表面に設けられた動的メモリ素子（ダイナミツク
メモリ素子）と少なくとも一つのMISコンデンサ
があり、基板表面には少なくとも一つのコンデン
サ電極を保持する電気絶縁層が設けられている。
情報記憶装置において重要な達成目標の一つは
占有面積の小さいメモリ素子を作つて情報蓄積密
度を高めることである。上記の形式の情報メモリ
では１トランジスタダイナミツクメモリ素子を使
用して高い情報蓄積密度が得られる。この種の１
トランジスタメモリ素子は例えば“IEEE
Journal of Solid State Circuits、SC.8、５、
1973”に発表されたKarl−Ulrich Stein、Hans
Friedlichの論文“Ａ one Mil2 Single−
Transistor−Memory−Cell in ｎ−Silicon−
Gate−Technology”に記載されている。このメ
モリセルはMISトランジスタとMISコンデンサか
ら成り、コンデンサの電極はマス導線に接続さ
れ、トランジスタのゲート電極は語線に接続され
ている。基板内にあるコンデンサの対電極はトラ
ンジスタを通してビツト線に接続される。この１
トランジスタメモリ素子の一例は上記の論文の第
４図（p.321）に示されている。
占有面積の小さいメモリ素子を作つて情報蓄積密
度を高めることである。上記の形式の情報メモリ
では１トランジスタダイナミツクメモリ素子を使
用して高い情報蓄積密度が得られる。この種の１
トランジスタメモリ素子は例えば“IEEE
Journal of Solid State Circuits、SC.8、５、
1973”に発表されたKarl−Ulrich Stein、Hans
Friedlichの論文“Ａ one Mil2 Single−
Transistor−Memory−Cell in ｎ−Silicon−
Gate−Technology”に記載されている。このメ
モリセルはMISトランジスタとMISコンデンサか
ら成り、コンデンサの電極はマス導線に接続さ
れ、トランジスタのゲート電極は語線に接続され
ている。基板内にあるコンデンサの対電極はトラ
ンジスタを通してビツト線に接続される。この１
トランジスタメモリ素子の一例は上記の論文の第
４図（p.321）に示されている。
この発明の基礎となる原理を明らかにするため
先ず一般的な概念を説明する。ドープされた基板
の一つの表面に電気絶縁層がありその上に電極が
とりつけられている構造において基板接続を規定
基準電位に置き電極に一定の電圧を印加すると電
気絶縁層と基板内の電位分布はポアソンの方程
式：d2ψ／dx2＝−ρ／εから基板の基板接続面
においての電位が基準電位に等しく、電極の上の
電気絶縁層表面の電位が印加電極電圧によつて定
まり、更に二つの異なる物質の境界面において電
位が連続しているという境界条件の下に計算する
ことができる。この解により熱平衡状態において
与えられた基準電位に対し基板と電極の間の電気
絶縁層の電界が零となりこの層内で電位が一定と
なる一つの電極電圧U0があることが分かる。こ
の電圧U0は電気絶縁層の材料特性（この場合誘
電率）と基板のドーピングを異にする層の厚さと
ドーピング濃度とに関係する。電極電圧をU0か
ら動かすと基板内の電位極大値（電位は基準電位
からU0に向かう方向をU0の極性に関係なく常に
正とする）が変化する。この変化は上記のパラメ
ータ（層の厚さ、ドーピングおよび誘電率）が変
われば変わつて来る。この事情を第１図について
説明する。接続01を備えた厚さＴの基板１の表面
に電気絶縁層２が場所によつて異なつた厚さd1，
d2を持つて設けられ、この電気絶縁層の下では基
板の一部が基板に対して逆型にドープされた厚さ
ｔの層３になつている。電気絶縁層上には電極４
がある。第１図の右半分に示された曲線１１はこ
の電極４に電圧U0を印加したときの絶縁層と基
板内の電位分布曲線である。電圧U0が印加され
た状態は熱平衡状態であり基板の逆型ドーピング
層３は完全な多数キヤリヤ空乏層になつているも
のとする。この場合第１図に示すように電気絶縁
層内の電位はその厚さに関係なく一定である。基
板内の電位の最大点Ｍ１１は電気絶縁層との境界
面にある。電極に絶対値でU0より低い電圧U1（｜
U1｜＜｜U0｜）を印加するかU0に対して逆極性
の電圧を印加すると厚さがd1の薄い絶縁層部分の
下では曲線１２で示される電位分布となり、厚さ
がd2の厚い絶縁層部分の下では曲線１３で示され
る電位分布となる。これらの分布の電位最大の点
M12とM13は共に基板内部にあつてその間の電位
差はΔM1である。これに反して電極に絶縁値で
U0より高い電圧U2（｜U2｜＞｜U0｜）を印加す
る電位分布曲線１４と１５になる。分布曲線１４
は薄い電気絶縁層（厚さd1）に対するものであ
り、分布曲線１５は厚い電気絶縁層（厚さd2）に
対するものである。基板の電位最大の点M14と
M15は共に基板と電気絶縁層の境界面にあつてそ
の間の電位差はΔM2である。一般に電圧U1に対
しては絶対値で電位最大の点は厚い電気絶縁層の
下にあり、電圧U2に対しては薄い電気絶縁層の
下にある。更に電位差ΔM1またはΔM2はそれぞ
れ電圧U1またはU2が電圧U0から離れる程増大
し、電圧U1またはU2が電圧U0に近づくにつれて
低下してU1＝U0またはU2＝U0において０とな
る。電気絶縁層の厚さの異なる部分において厚さ
と誘電率の比d1／ε1、d2／ε2がd1／ε1＜d2／ε2で
ある場合にも上記と同様な関係となる。基板内に
逆型ドーピング層が存在しない場合にも事情は一
般に同様であるが逆型ドーピング層の厚さまたは
ドーピング濃度が不均一であると事情は複雑とな
る。この場合には平衡電圧値U0は一つでなく二
つまたはそれ以上存在する。変化が連続的である
と電圧U0がある範囲に拡がる。特異な場合を除
いて一般に電気絶縁層または基板の逆極ドーピン
グ層に厚さの異なる部分があるとき、または基板
層のドーピングが特に横方向に異なつているとき
電圧の印加電圧に関係して異なつた電位最大点が
基板内に形成される。電極電圧が変化すると一般
に電位最大値の間の電位差ΔMも変化する。この
発明による情報メモリの構成にはこの効果が利用
されている。
先ず一般的な概念を説明する。ドープされた基板
の一つの表面に電気絶縁層がありその上に電極が
とりつけられている構造において基板接続を規定
基準電位に置き電極に一定の電圧を印加すると電
気絶縁層と基板内の電位分布はポアソンの方程
式：d2ψ／dx2＝−ρ／εから基板の基板接続面
においての電位が基準電位に等しく、電極の上の
電気絶縁層表面の電位が印加電極電圧によつて定
まり、更に二つの異なる物質の境界面において電
位が連続しているという境界条件の下に計算する
ことができる。この解により熱平衡状態において
与えられた基準電位に対し基板と電極の間の電気
絶縁層の電界が零となりこの層内で電位が一定と
なる一つの電極電圧U0があることが分かる。こ
の電圧U0は電気絶縁層の材料特性（この場合誘
電率）と基板のドーピングを異にする層の厚さと
ドーピング濃度とに関係する。電極電圧をU0か
ら動かすと基板内の電位極大値（電位は基準電位
からU0に向かう方向をU0の極性に関係なく常に
正とする）が変化する。この変化は上記のパラメ
ータ（層の厚さ、ドーピングおよび誘電率）が変
われば変わつて来る。この事情を第１図について
説明する。接続01を備えた厚さＴの基板１の表面
に電気絶縁層２が場所によつて異なつた厚さd1，
d2を持つて設けられ、この電気絶縁層の下では基
板の一部が基板に対して逆型にドープされた厚さ
ｔの層３になつている。電気絶縁層上には電極４
がある。第１図の右半分に示された曲線１１はこ
の電極４に電圧U0を印加したときの絶縁層と基
板内の電位分布曲線である。電圧U0が印加され
た状態は熱平衡状態であり基板の逆型ドーピング
層３は完全な多数キヤリヤ空乏層になつているも
のとする。この場合第１図に示すように電気絶縁
層内の電位はその厚さに関係なく一定である。基
板内の電位の最大点Ｍ１１は電気絶縁層との境界
面にある。電極に絶対値でU0より低い電圧U1（｜
U1｜＜｜U0｜）を印加するかU0に対して逆極性
の電圧を印加すると厚さがd1の薄い絶縁層部分の
下では曲線１２で示される電位分布となり、厚さ
がd2の厚い絶縁層部分の下では曲線１３で示され
る電位分布となる。これらの分布の電位最大の点
M12とM13は共に基板内部にあつてその間の電位
差はΔM1である。これに反して電極に絶縁値で
U0より高い電圧U2（｜U2｜＞｜U0｜）を印加す
る電位分布曲線１４と１５になる。分布曲線１４
は薄い電気絶縁層（厚さd1）に対するものであ
り、分布曲線１５は厚い電気絶縁層（厚さd2）に
対するものである。基板の電位最大の点M14と
M15は共に基板と電気絶縁層の境界面にあつてそ
の間の電位差はΔM2である。一般に電圧U1に対
しては絶対値で電位最大の点は厚い電気絶縁層の
下にあり、電圧U2に対しては薄い電気絶縁層の
下にある。更に電位差ΔM1またはΔM2はそれぞ
れ電圧U1またはU2が電圧U0から離れる程増大
し、電圧U1またはU2が電圧U0に近づくにつれて
低下してU1＝U0またはU2＝U0において０とな
る。電気絶縁層の厚さの異なる部分において厚さ
と誘電率の比d1／ε1、d2／ε2がd1／ε1＜d2／ε2で
ある場合にも上記と同様な関係となる。基板内に
逆型ドーピング層が存在しない場合にも事情は一
般に同様であるが逆型ドーピング層の厚さまたは
ドーピング濃度が不均一であると事情は複雑とな
る。この場合には平衡電圧値U0は一つでなく二
つまたはそれ以上存在する。変化が連続的である
と電圧U0がある範囲に拡がる。特異な場合を除
いて一般に電気絶縁層または基板の逆極ドーピン
グ層に厚さの異なる部分があるとき、または基板
層のドーピングが特に横方向に異なつているとき
電圧の印加電圧に関係して異なつた電位最大点が
基板内に形成される。電極電圧が変化すると一般
に電位最大値の間の電位差ΔMも変化する。この
発明による情報メモリの構成にはこの効果が利用
されている。
第２図は、例えば特開昭48−17685号公報によ
つて公知のメモリ素子の構造を示す。これにおい
ては、例えばｐ型にドープされたシリコンから成
り基板接続２１を備えた基板２０上に階段状に異
なる厚さd1，d2を持つ電気絶縁層２２例えば二酸
化シリコン層が設けられている。この絶縁層上に
は電極２３がある。基板の表面部分には基板より
も高濃度にドープされた接触領域２４があり、外
部から到達可能のオーム接触接続２５が備える。
この接触領域は基板と同じ材料から成り基板に対
して逆型にドープされているもので電極２３の縁
端部特に厚い絶縁層部分の上にある縁端部に下に
作られている。第２図の情報メモリは次のように
動作する。基板接続に基準電圧Ｕを印加し、電極
２３には絶対値でU0より大きい電圧U2（｜U2｜
＞｜U0｜）を印加する。電圧U0はこの場合基準
電圧である。電圧U2の極性はその符号が基板の
多数キヤリヤの符号と一致するように選ばれる。
基板内に引かれた屈曲線２６は電位最大値Ｍの分
布を示す。曲線２６は電気絶縁層の段の下に高さ
ΔMの段がある。薄い電気絶縁層の下では電位の
絶対値が大きい。情報の書込みに対しては接触領
域２４に接続２５を通して基準電圧に対して電圧
UKを印加する。この電圧は絶対値で電極２３の
下の基板内の最低の電位最大値より大きくする
か、あるいはこの電位最大値より絶対値において
小さいか反対符号のものとする。第一の場合には
薄い電気絶縁層の下にある領域内にキヤリヤの流
れがなく、第二の場合にはそこにキヤリヤが流れ
込むことができる。接触領域２４の下にある曲線
２６の実線部分は第一の場合に対応し、破線部分
は第二の場合に対応する。書き込まれた情報を保
持するためには接触領域に絶対値で基板内の最小
の電位最大値より大きい電圧を印加する。情報を
読出すためには電極電圧U2を電圧U0に向かつて
あるいはそれを越えて変化させ、接触領域には絶
対値で最小の電位最大値よりも大きい電圧を印加
する。電極電圧が電圧U0に向かつて変化するこ
とにより二つの電位最大値の差ΔMが減小し、予
め入れられていたキヤリヤが接触領域に流れ出し
て情報が読み取られる。
つて公知のメモリ素子の構造を示す。これにおい
ては、例えばｐ型にドープされたシリコンから成
り基板接続２１を備えた基板２０上に階段状に異
なる厚さd1，d2を持つ電気絶縁層２２例えば二酸
化シリコン層が設けられている。この絶縁層上に
は電極２３がある。基板の表面部分には基板より
も高濃度にドープされた接触領域２４があり、外
部から到達可能のオーム接触接続２５が備える。
この接触領域は基板と同じ材料から成り基板に対
して逆型にドープされているもので電極２３の縁
端部特に厚い絶縁層部分の上にある縁端部に下に
作られている。第２図の情報メモリは次のように
動作する。基板接続に基準電圧Ｕを印加し、電極
２３には絶対値でU0より大きい電圧U2（｜U2｜
＞｜U0｜）を印加する。電圧U0はこの場合基準
電圧である。電圧U2の極性はその符号が基板の
多数キヤリヤの符号と一致するように選ばれる。
基板内に引かれた屈曲線２６は電位最大値Ｍの分
布を示す。曲線２６は電気絶縁層の段の下に高さ
ΔMの段がある。薄い電気絶縁層の下では電位の
絶対値が大きい。情報の書込みに対しては接触領
域２４に接続２５を通して基準電圧に対して電圧
UKを印加する。この電圧は絶対値で電極２３の
下の基板内の最低の電位最大値より大きくする
か、あるいはこの電位最大値より絶対値において
小さいか反対符号のものとする。第一の場合には
薄い電気絶縁層の下にある領域内にキヤリヤの流
れがなく、第二の場合にはそこにキヤリヤが流れ
込むことができる。接触領域２４の下にある曲線
２６の実線部分は第一の場合に対応し、破線部分
は第二の場合に対応する。書き込まれた情報を保
持するためには接触領域に絶対値で基板内の最小
の電位最大値より大きい電圧を印加する。情報を
読出すためには電極電圧U2を電圧U0に向かつて
あるいはそれを越えて変化させ、接触領域には絶
対値で最小の電位最大値よりも大きい電圧を印加
する。電極電圧が電圧U0に向かつて変化するこ
とにより二つの電位最大値の差ΔMが減小し、予
め入れられていたキヤリヤが接触領域に流れ出し
て情報が読み取られる。
第２図の情報メモリに対しては一例として次の
値を採用することができる。ｐ型シリコン基板の
ドーピング濃度は５×1015cm-3、厚さＴは400μ
ｍ；接触領域のｎ型シリコンのドーピング濃度は
１×1020cm-3；二酸化シリコンの電気絶縁層の厚
さはd1＝50nｍおよびd2＝300nｍ。電極電圧とし
ては書込みと保持には15V、読出しには5Vをと
る。電極電圧が15Vであるとき薄い電気絶縁層の
下の電位最大値は約13Vであり厚い電気絶縁層の
下では約6Vである。電極電圧が5Vのときは薄い
電気絶縁層の下の電位最大値は約4V、厚い電気
絶縁層の下の電位最大値は約1Vとなる。これか
らΔMの値は約3Vとなるから書込みに際しては
接触領域の電圧は6Vより大きいかそれより小さ
いかのいずれかであり、保持に際しては6Vより
大きい必要がある。実際には接触領域にかかる電
圧は少なくとも保持と読出しに際してはできるだ
け高く例えば30V以上とする。
値を採用することができる。ｐ型シリコン基板の
ドーピング濃度は５×1015cm-3、厚さＴは400μ
ｍ；接触領域のｎ型シリコンのドーピング濃度は
１×1020cm-3；二酸化シリコンの電気絶縁層の厚
さはd1＝50nｍおよびd2＝300nｍ。電極電圧とし
ては書込みと保持には15V、読出しには5Vをと
る。電極電圧が15Vであるとき薄い電気絶縁層の
下の電位最大値は約13Vであり厚い電気絶縁層の
下では約6Vである。電極電圧が5Vのときは薄い
電気絶縁層の下の電位最大値は約4V、厚い電気
絶縁層の下の電位最大値は約1Vとなる。これか
らΔMの値は約3Vとなるから書込みに際しては
接触領域の電圧は6Vより大きいかそれより小さ
いかのいずれかであり、保持に際しては6Vより
大きい必要がある。実際には接触領域にかかる電
圧は少なくとも保持と読出しに際してはできるだ
け高く例えば30V以上とする。
第３図に第２図の情報メモリの変形を示す。第
３図のメモリは電極の下で電気絶縁層に接する基
板表面部分が深さｔまで逆ドープされている点で
第２図のものと異なつている。この逆ドープ層は
３７として示されている。その他の構成部分は第
２図のものと同じであつて同じ番号がつけてあ
る。
３図のメモリは電極の下で電気絶縁層に接する基
板表面部分が深さｔまで逆ドープされている点で
第２図のものと異なつている。この逆ドープ層は
３７として示されている。その他の構成部分は第
２図のものと同じであつて同じ番号がつけてあ
る。
第３図の情報メモリの動作も第１図に示されて
いる電位分布によつて説明することができる。前
の場合との主要な差異は電圧U0が基板接続の基
準電圧から著しく異なつている点である。その他
の点では第３図の情報メモリも第２図のものと類
似した動作を行う。この情報メモリの構成には一
例として次の値を採用することができる。ｐ型シ
リコン基板のドーピング濃度は５×1014cm-3、厚
さＴは400μｍ；ｎ型ドーピング層のドーピング
濃度は1015cm-3、厚さｔは1μｍ；二酸化シリコン
絶縁層の厚さd1は120nｍ、d2は1200nｍ；接触領
域のドーピング濃度は1020cm-3。書込みと保持に
際しての電極電圧を30Vとすると薄い電気絶縁層
の下の電位最大値は約28.4Vとなり厚い電気絶縁
層の下の電位最大値は約18.5Vとなる。従つて
ΔMは9.9Vとなる。読出しに際しては電極電圧を
10Vとする。これにより電位最大値は薄い電気絶
縁層の下で9.3V、厚い電気絶縁層の下で6.1Vと
なりΔMは3.2Vに低下する。接触領域の電圧は第
２図のメモリに対する条件に類似した条件を満た
す必要がある。接触領域の電圧は少なくとも保持
と読出しに際して30V以上に選ぶのが有利であ
る。
いる電位分布によつて説明することができる。前
の場合との主要な差異は電圧U0が基板接続の基
準電圧から著しく異なつている点である。その他
の点では第３図の情報メモリも第２図のものと類
似した動作を行う。この情報メモリの構成には一
例として次の値を採用することができる。ｐ型シ
リコン基板のドーピング濃度は５×1014cm-3、厚
さＴは400μｍ；ｎ型ドーピング層のドーピング
濃度は1015cm-3、厚さｔは1μｍ；二酸化シリコン
絶縁層の厚さd1は120nｍ、d2は1200nｍ；接触領
域のドーピング濃度は1020cm-3。書込みと保持に
際しての電極電圧を30Vとすると薄い電気絶縁層
の下の電位最大値は約28.4Vとなり厚い電気絶縁
層の下の電位最大値は約18.5Vとなる。従つて
ΔMは9.9Vとなる。読出しに際しては電極電圧を
10Vとする。これにより電位最大値は薄い電気絶
縁層の下で9.3V、厚い電気絶縁層の下で6.1Vと
なりΔMは3.2Vに低下する。接触領域の電圧は第
２図のメモリに対する条件に類似した条件を満た
す必要がある。接触領域の電圧は少なくとも保持
と読出しに際して30V以上に選ぶのが有利であ
る。
この発明の目的はかかる公知の情報メモリを改
良して読出し速度を高速にすることである。
良して読出し速度を高速にすることである。
この目的は、基板の表面の上に一つ又は複数個
のメモリ素子が配置され、基板がドーピング半導
体材料から成るとともに基板接続を備え、各メモ
リ素子が絶縁層により基板から分離された電極を
持つ絶縁層コンデンサと、このコンデンサに境を
接し基板に対し逆型にドープされ基板表面に接す
るオーム接続接触領域とを有し、絶縁層の厚さ又
はその誘電率が絶縁層コンデンサの区域内で場所
によつて異なり、コンデンサの電極と基板接続の
間に電圧を印加することによりオーム接続接触領
域の外側で局所的電位極大値が最小値から最大値
に上昇するようにされ、絶縁層コンデンサの区域
内にそれぞれ基板表面に境を接し基板に対して逆
型にドープされた半導体層が設けられるようにし
た電荷として情報を蓄積する情報メモリにおい
て、基板が均等にドープされ、電気絶縁層が絶縁
層コンデンサの区域内に場所によつて異なる数値
ε／ｄ（ε＝誘電率、ｄ＝電気絶縁層の層厚）を
有し、この数値がオーム接続接触領域から側方に
向かつて一つの高い値から一つの低い値まで低下
していることによつて達成される。
のメモリ素子が配置され、基板がドーピング半導
体材料から成るとともに基板接続を備え、各メモ
リ素子が絶縁層により基板から分離された電極を
持つ絶縁層コンデンサと、このコンデンサに境を
接し基板に対し逆型にドープされ基板表面に接す
るオーム接続接触領域とを有し、絶縁層の厚さ又
はその誘電率が絶縁層コンデンサの区域内で場所
によつて異なり、コンデンサの電極と基板接続の
間に電圧を印加することによりオーム接続接触領
域の外側で局所的電位極大値が最小値から最大値
に上昇するようにされ、絶縁層コンデンサの区域
内にそれぞれ基板表面に境を接し基板に対して逆
型にドープされた半導体層が設けられるようにし
た電荷として情報を蓄積する情報メモリにおい
て、基板が均等にドープされ、電気絶縁層が絶縁
層コンデンサの区域内に場所によつて異なる数値
ε／ｄ（ε＝誘電率、ｄ＝電気絶縁層の層厚）を
有し、この数値がオーム接続接触領域から側方に
向かつて一つの高い値から一つの低い値まで低下
していることによつて達成される。
この発明による典型的な素子構造においては、
第２図に示された公知技術とは異なり、低閾値電
圧を有する領域（d1の下側）は高閾値電圧を有す
る領域（d2の下側）よりも接触領域に近く配置さ
れる（第４図参照）。これによつて電極電圧の変
化に基づいて表面電位の差がまずはじめに平衡さ
れ、続いて逆方向に転換される。これに対して第
２図に示された公知のメモリ素子においては、電
極電圧の変化に伴い表面電位の差はせいぜい零に
もたらされるだけである。したがつてこの発明に
よればメモリから情報を高速に読出すことが可能
である。なぜならば、電荷キヤリヤは前記の電位
分布に基づいて情報メモリの出力方向に高速に駆
動されるからである。
第２図に示された公知技術とは異なり、低閾値電
圧を有する領域（d1の下側）は高閾値電圧を有す
る領域（d2の下側）よりも接触領域に近く配置さ
れる（第４図参照）。これによつて電極電圧の変
化に基づいて表面電位の差がまずはじめに平衡さ
れ、続いて逆方向に転換される。これに対して第
２図に示された公知のメモリ素子においては、電
極電圧の変化に伴い表面電位の差はせいぜい零に
もたらされるだけである。したがつてこの発明に
よればメモリから情報を高速に読出すことが可能
である。なぜならば、電荷キヤリヤは前記の電位
分布に基づいて情報メモリの出力方向に高速に駆
動されるからである。
次に図面第４図〜第１５図に示した実施例につ
いてこの発明を更に詳細に説明する。
いてこの発明を更に詳細に説明する。
第４図にこの発明による情報メモリの一つの実
施例を示す。この情報メモリは接触領域２４の代
わりにオーム接触領域を備えた接触領域２８が設
けられている点で前記の二つの情報メモリとは異
なつている。この接触領域２８も基板に対して逆
型にドープされた基板区域であるが薄い方の絶縁
層部分の上にある電極縁端部側において基板表面
に設けられている。その他の部分は第３図と同じ
番号で示されている。この情報メモリの動作の説
明にも第１図の電位分布を参照することができ
る。情報の書込みに対しては基板接続２１に印加
されている基準電圧に対応する電圧を電極に加え
る。この電圧は絶対値において電圧U0より小さ
い。電位最大値Ｍの空間分布は第４図の屈曲線４
６で示される。絶対層の段の下に電位差ΔMの段
があり電位最大値の最高値はこの場合厚い方の絶
縁層部分の下にある。接触領域には書込み中絶対
値において最小電位最大値より大きい電圧が印加
されるかあるいはそれより小さい電圧を印加す
る。第一の場合には曲線４６は実線で示すように
接触領域の下に延長され、第二の場合には破線で
示すように延長される。第二の場合にだけ電荷が
厚い方の絶縁層部分の下に流れ込むことができ
る。情報の保持に当たつては絶対値で最小の電位
最大値よりも大きい電圧を接触領域に印加する。
情報の読出しには電極電圧を電圧U0に向かつて
またはそれを越えて移動させる。これにより電位
差ΔMが減小し場合によつては符号を変える。こ
の場合にも読出しに際して接触領域に印加する電
圧が絶対値で最小の電位最大値よりも大きく選ば
れるように注意しなければならない。
施例を示す。この情報メモリは接触領域２４の代
わりにオーム接触領域を備えた接触領域２８が設
けられている点で前記の二つの情報メモリとは異
なつている。この接触領域２８も基板に対して逆
型にドープされた基板区域であるが薄い方の絶縁
層部分の上にある電極縁端部側において基板表面
に設けられている。その他の部分は第３図と同じ
番号で示されている。この情報メモリの動作の説
明にも第１図の電位分布を参照することができ
る。情報の書込みに対しては基板接続２１に印加
されている基準電圧に対応する電圧を電極に加え
る。この電圧は絶対値において電圧U0より小さ
い。電位最大値Ｍの空間分布は第４図の屈曲線４
６で示される。絶対層の段の下に電位差ΔMの段
があり電位最大値の最高値はこの場合厚い方の絶
縁層部分の下にある。接触領域には書込み中絶対
値において最小電位最大値より大きい電圧が印加
されるかあるいはそれより小さい電圧を印加す
る。第一の場合には曲線４６は実線で示すように
接触領域の下に延長され、第二の場合には破線で
示すように延長される。第二の場合にだけ電荷が
厚い方の絶縁層部分の下に流れ込むことができ
る。情報の保持に当たつては絶対値で最小の電位
最大値よりも大きい電圧を接触領域に印加する。
情報の読出しには電極電圧を電圧U0に向かつて
またはそれを越えて移動させる。これにより電位
差ΔMが減小し場合によつては符号を変える。こ
の場合にも読出しに際して接触領域に印加する電
圧が絶対値で最小の電位最大値よりも大きく選ば
れるように注意しなければならない。
第４図のメモリに対しては一例として次の数値
を採用することができる。ｐ型シリコンのドーピ
ング濃度は５×1014cm-3；ｎ型シリコン層のドー
ピング濃度は1015cm-3、厚さは3μｍ；基板の厚さ
Ｔは400μｍ；ｎ型シリコンの接触領域のドーピ
ング濃度は１×1020cm-3；電気絶縁層としての二
酸化シリコン層に厚さd1とd2はそれぞれ120nｍと
1200nｍ。電極電圧は書込みと保持の際は0Vとす
ることができる。これにより薄い方の絶縁層部分
の下の電位極大値は3.3Vとなり、厚い方の絶縁
層部分の下の電位極大値7.4Vとなる。読出しに
は電極電圧を30Vとする。これにより薄い方の絶
縁層部分の下と厚い方の絶縁層部分の下の電位最
大値はそれぞれ29.6V、27.3Vとなる。従つて電
位差ΔMは4.1V（電極電圧0Vのとき）から、−
2.3V（電極電圧30Vのとき）に変化する。接触領
域の印加電圧は前に述べた二つの実施例の場合と
同様であつて保持と読出しに際しては少なくとも
30V以上に選ぶ。
を採用することができる。ｐ型シリコンのドーピ
ング濃度は５×1014cm-3；ｎ型シリコン層のドー
ピング濃度は1015cm-3、厚さは3μｍ；基板の厚さ
Ｔは400μｍ；ｎ型シリコンの接触領域のドーピ
ング濃度は１×1020cm-3；電気絶縁層としての二
酸化シリコン層に厚さd1とd2はそれぞれ120nｍと
1200nｍ。電極電圧は書込みと保持の際は0Vとす
ることができる。これにより薄い方の絶縁層部分
の下の電位極大値は3.3Vとなり、厚い方の絶縁
層部分の下の電位極大値7.4Vとなる。読出しに
は電極電圧を30Vとする。これにより薄い方の絶
縁層部分の下と厚い方の絶縁層部分の下の電位最
大値はそれぞれ29.6V、27.3Vとなる。従つて電
位差ΔMは4.1V（電極電圧0Vのとき）から、−
2.3V（電極電圧30Vのとき）に変化する。接触領
域の印加電圧は前に述べた二つの実施例の場合と
同様であつて保持と読出しに際しては少なくとも
30V以上に選ぶ。
前記の実施例のいずれにおいても電気絶縁層の
厚さを変える代わりにあるいはそれに加えて電気
絶縁層の誘電率を変えることができる。その場合
誘電率εと厚さの比ε／ｄの値が変わるようにす
る必要がある。またε／ｄの変化が段階的ではな
く素子全体に亘つて連続的に変化する方が一般に
有利である。この場合広い区域が情報としての電
荷の蓄積に利用される。ただし連続的な変化を実
現する適当な製造方法の存在が前提となる。基板
としてはｎ型にドープされた半導体材料例えばｎ
型シリコンを使用することができる。その場合駆
動に際して電圧の極性を逆にすればよい。
厚さを変える代わりにあるいはそれに加えて電気
絶縁層の誘電率を変えることができる。その場合
誘電率εと厚さの比ε／ｄの値が変わるようにす
る必要がある。またε／ｄの変化が段階的ではな
く素子全体に亘つて連続的に変化する方が一般に
有利である。この場合広い区域が情報としての電
荷の蓄積に利用される。ただし連続的な変化を実
現する適当な製造方法の存在が前提となる。基板
としてはｎ型にドープされた半導体材料例えばｎ
型シリコンを使用することができる。その場合駆
動に際して電圧の極性を逆にすればよい。
電気絶縁層にε／ｄの異なつた部分を作る必要
のない実施例を第５図に示す。例えばｎ型にドー
プされたシリコン基板５０の表面に厚さと誘電率
が一定の電気絶縁層５２があり、基板５０は隣り
合つた二つの半部とに分割されている。半分
は半分より高濃度にドープされている。電気
絶縁層上には両半分にまたがつて電極５３がとり
つけられている。基板表面に基板よりも高濃度に
ドープされた接触領域５４が作られている。この
領域は基板と同じ材料から成り、基板に対して逆
型にドープされていて外部から到達可能の接続５
５を備える。領域５４は図に示すように電極５３
の高ドープ半部上の縁端の下にあつてその全部
が半部内にある。この構造では電気絶縁層内の
電界が零となる電極電圧の他は二つあつてそれを
U0〓、U0〓とする。U0〓は半部が無電界となる
電極電圧であり、U0〓が半部が無電界となる電
極電圧である。絶対値でU0〓以下の電圧Ｕ（｜Ｕ
｜｜UO〓｜）またはU0〓に対して逆極性の電圧
の場合第１図の曲線１１または１２に類似した電
位分布となる。電位最大値は絶対値で半部が半
部より大きく、電位最大点は両半部共基板内部
にある。電極電圧をU0〓から動かすと両電位最大
値の差ΔMが大きくなる。絶対値でU0〓以上の電
圧Ｕ（｜Ｕ｜｜U0〓｜）に対しては第１図の曲
線１３または１４に類似した電位分布となり電位
最大値は絶対値で半部のほうが半部より大き
く、電位極大は両半部において基板表面上にあ
る。電極電圧をU0〓から動かすと電位最大値の差
ΔMが大きくなる。U0〓とU0〓の中間の電極電圧
では情況が複雑であるが、そこでもメモリ動作が
可能である。これらの情況は前に挙げた境界条件
と補助条件の下にポアソンの方程式を解くことに
よつて解明することができるものであるからここ
ではその説明を省略する。
のない実施例を第５図に示す。例えばｎ型にドー
プされたシリコン基板５０の表面に厚さと誘電率
が一定の電気絶縁層５２があり、基板５０は隣り
合つた二つの半部とに分割されている。半分
は半分より高濃度にドープされている。電気
絶縁層上には両半分にまたがつて電極５３がとり
つけられている。基板表面に基板よりも高濃度に
ドープされた接触領域５４が作られている。この
領域は基板と同じ材料から成り、基板に対して逆
型にドープされていて外部から到達可能の接続５
５を備える。領域５４は図に示すように電極５３
の高ドープ半部上の縁端の下にあつてその全部
が半部内にある。この構造では電気絶縁層内の
電界が零となる電極電圧の他は二つあつてそれを
U0〓、U0〓とする。U0〓は半部が無電界となる
電極電圧であり、U0〓が半部が無電界となる電
極電圧である。絶対値でU0〓以下の電圧Ｕ（｜Ｕ
｜｜UO〓｜）またはU0〓に対して逆極性の電圧
の場合第１図の曲線１１または１２に類似した電
位分布となる。電位最大値は絶対値で半部が半
部より大きく、電位最大点は両半部共基板内部
にある。電極電圧をU0〓から動かすと両電位最大
値の差ΔMが大きくなる。絶対値でU0〓以上の電
圧Ｕ（｜Ｕ｜｜U0〓｜）に対しては第１図の曲
線１３または１４に類似した電位分布となり電位
最大値は絶対値で半部のほうが半部より大き
く、電位極大は両半部において基板表面上にあ
る。電極電圧をU0〓から動かすと電位最大値の差
ΔMが大きくなる。U0〓とU0〓の中間の電極電圧
では情況が複雑であるが、そこでもメモリ動作が
可能である。これらの情況は前に挙げた境界条件
と補助条件の下にポアソンの方程式を解くことに
よつて解明することができるものであるからここ
ではその説明を省略する。
第５図の情報メモリは次のように駆動される。
情報の書込みには電極５３に一つの電圧を加え、
接触領域５４にはこの電極電圧に対する電位最大
値と比べて絶対値でそれよりも大きい（第一の場
合）かあるいはそれより小さい（第二の場合）電
圧UKを加える。第５図の屈曲線５６はこの場合
の電位最大値分布を示すもので半分との間に
は階段状の電位差ΔMがある。接触領域の下の電
位最大値分布は破線が上記の第一の場合のもので
あり実線が第二の場合のものである。保持中は接
触領域に絶対値で最小の電位最大値より大きい電
圧を印加し、読出しに際しては電極電圧を電位差
ΔMが減小する向きに移動させる。その際接触領
域には絶対値で最小の電位最大値よりも大きい電
圧を印加する。
情報の書込みには電極５３に一つの電圧を加え、
接触領域５４にはこの電極電圧に対する電位最大
値と比べて絶対値でそれよりも大きい（第一の場
合）かあるいはそれより小さい（第二の場合）電
圧UKを加える。第５図の屈曲線５６はこの場合
の電位最大値分布を示すもので半分との間に
は階段状の電位差ΔMがある。接触領域の下の電
位最大値分布は破線が上記の第一の場合のもので
あり実線が第二の場合のものである。保持中は接
触領域に絶対値で最小の電位最大値より大きい電
圧を印加し、読出しに際しては電極電圧を電位差
ΔMが減小する向きに移動させる。その際接触領
域には絶対値で最小の電位最大値よりも大きい電
圧を印加する。
第５図の情報メモリには次の数値を採用するこ
とができる。ｎ型ドープシリコンの基板の厚さは
400μｍ、ドーピング濃度は半分で５×1014cm
-3、半分で５×1015cm-3；ｐ型ドープシリコン
の接触領域のドーピング濃度は１×1020cm-3；二
酸化シリコンの電気絶縁層の厚さは120nｍ。書
込みと保持に対しては電圧を−15Vとする。これ
により電位最大値は半分で−13.5V、半分で
−10Vとなり3.5Vの電位差ができる。読出しの際
の電極電圧は−5Vが適当である。これにより電
位最大値は半分で−4V、半分で−2.5Vとな
り電位差は1.5Vに減小する。接触領域５４の電
圧は少なくとも保持時と読出しに際しては−20V
より大きく選ぶのが有利である。
とができる。ｎ型ドープシリコンの基板の厚さは
400μｍ、ドーピング濃度は半分で５×1014cm
-3、半分で５×1015cm-3；ｐ型ドープシリコン
の接触領域のドーピング濃度は１×1020cm-3；二
酸化シリコンの電気絶縁層の厚さは120nｍ。書
込みと保持に対しては電圧を−15Vとする。これ
により電位最大値は半分で−13.5V、半分で
−10Vとなり3.5Vの電位差ができる。読出しの際
の電極電圧は−5Vが適当である。これにより電
位最大値は半分で−4V、半分で−2.5Vとな
り電位差は1.5Vに減小する。接触領域５４の電
圧は少なくとも保持時と読出しに際しては−20V
より大きく選ぶのが有利である。
第６図にはドープされた基板６０上に一定の厚
さと誘電率を持つ電気絶縁層６２が設けられてい
る情報メモリが示されている。電気絶縁層上の電
極６３の一方の縁端部の下には基板に対して逆型
に高濃度でドープされた接触領域６４がありこれ
に接続６５が設けられている。基板内には電気絶
縁層との境界面に沿つて基板に対して逆型にドー
プされた半導体層６６がある。この半導体６６は
二つの半部′と′とに分割され、半部I′だけが
接触領域６４に接している。半部′は半部′よ
り高濃度にドープされ、半部′のドーピングは
接触領域より低濃度である。層６６の厚さｔは基
板の厚さより小さい。第６図の情報メモリは第５
図のものと同様に駆動される。ただし印加電圧の
値と電極は別なものにする。一例として次の値を
採用することができる。厚さＴ＝400μｍのｐ型
シリコン基板のドーピング濃度は８×1015cm-3；
ｎ型にドープしたシリコン層の厚さは1μｍ、ド
ーピング濃度は半部′で８×1015cm-3、半部
′で16×1015cm-3；電気絶縁層としての二酸化
シリコン層の厚さは120nｍ。書込みと保持に対
しては基板接続の基準電圧に対して0Vの電極電
圧とする。これにより電位最大値の絶対値は半部
′で3.3V、半部′7.9Vであり電位差ΔMは4.6V
となる。読出しには基準電圧に対して30Vの電極
電圧U2を印加することができる。これにより電
位極大の絶対値は半部′で27.5V、半部′で
30.7VとなりΔMは1.4Vだけ減小して3.2Vとなる。
接触領域の電圧は少なくとも保持と読出しに際し
ては30V以上に選ぶ。
さと誘電率を持つ電気絶縁層６２が設けられてい
る情報メモリが示されている。電気絶縁層上の電
極６３の一方の縁端部の下には基板に対して逆型
に高濃度でドープされた接触領域６４がありこれ
に接続６５が設けられている。基板内には電気絶
縁層との境界面に沿つて基板に対して逆型にドー
プされた半導体層６６がある。この半導体６６は
二つの半部′と′とに分割され、半部I′だけが
接触領域６４に接している。半部′は半部′よ
り高濃度にドープされ、半部′のドーピングは
接触領域より低濃度である。層６６の厚さｔは基
板の厚さより小さい。第６図の情報メモリは第５
図のものと同様に駆動される。ただし印加電圧の
値と電極は別なものにする。一例として次の値を
採用することができる。厚さＴ＝400μｍのｐ型
シリコン基板のドーピング濃度は８×1015cm-3；
ｎ型にドープしたシリコン層の厚さは1μｍ、ド
ーピング濃度は半部′で８×1015cm-3、半部
′で16×1015cm-3；電気絶縁層としての二酸化
シリコン層の厚さは120nｍ。書込みと保持に対
しては基板接続の基準電圧に対して0Vの電極電
圧とする。これにより電位最大値の絶対値は半部
′で3.3V、半部′7.9Vであり電位差ΔMは4.6V
となる。読出しには基準電圧に対して30Vの電極
電圧U2を印加することができる。これにより電
位極大の絶対値は半部′で27.5V、半部′で
30.7VとなりΔMは1.4Vだけ減小して3.2Vとなる。
接触領域の電圧は少なくとも保持と読出しに際し
ては30V以上に選ぶ。
第７図にもドープされた基板７０上に一定の厚
さと誘電率を持つ電気絶縁層７２が設けられた情
報メモリが示されている。電気絶縁層７２の電極
７３の一方の縁端の下に基板に対して逆型にドー
プされ接続７５を備える接触領域７４がある。基
板内には電気絶縁層との境界面に沿つて基板に対
して逆極にドープされた半導体材料層７７があ
る。この半導体層も二つの領域″と″に分割さ
れ、その一方のI″だけが接触領域７４に接してい
る。領域″は領域″より厚く、ドーピング濃度
は半導体層７７全体に亘つて均一であり接触領域
のドーピング濃度より低い。電位分布と駆動情況
については第５図または第６図の情報メモリと同
様であり、領域″は領域または′に対応し、
領域″は領域または′に対応する。各部の数
値については次の二つの実施例を挙げることがで
きる。
さと誘電率を持つ電気絶縁層７２が設けられた情
報メモリが示されている。電気絶縁層７２の電極
７３の一方の縁端の下に基板に対して逆型にドー
プされ接続７５を備える接触領域７４がある。基
板内には電気絶縁層との境界面に沿つて基板に対
して逆極にドープされた半導体材料層７７があ
る。この半導体層も二つの領域″と″に分割さ
れ、その一方のI″だけが接触領域７４に接してい
る。領域″は領域″より厚く、ドーピング濃度
は半導体層７７全体に亘つて均一であり接触領域
のドーピング濃度より低い。電位分布と駆動情況
については第５図または第６図の情報メモリと同
様であり、領域″は領域または′に対応し、
領域″は領域または′に対応する。各部の数
値については次の二つの実施例を挙げることがで
きる。
１ ｐ型シリコン基板の厚さＴは400nｍ、ドー
ピング濃度は1014cm-3；ｎ型ドープシリコン層
７６のドーピング濃度は１×1014cm-3、厚さは
領域I″で1μｍ、領域″で9μｍ；電気絶縁層と
しての二酸化シリコン層の厚さは100nｍ。書
込みと保持には電極電圧を30Vとすることがで
きる。これにより電位最大値は領域″で
29.1V、領域″で29.7Vとなり電位差ΔMは
0.6Vとなる。読出しには電極電圧を10Vとしこ
れにより電位最大値は領域″で9.5V、領域
″で10Vとなる。従つて電位差ΔMは0.1V減
小して0.5Vとなる。接触領域の電圧は少なく
とも保持と読出しに対しては30V以上に選ぶ。
ピング濃度は1014cm-3；ｎ型ドープシリコン層
７６のドーピング濃度は１×1014cm-3、厚さは
領域I″で1μｍ、領域″で9μｍ；電気絶縁層と
しての二酸化シリコン層の厚さは100nｍ。書
込みと保持には電極電圧を30Vとすることがで
きる。これにより電位最大値は領域″で
29.1V、領域″で29.7Vとなり電位差ΔMは
0.6Vとなる。読出しには電極電圧を10Vとしこ
れにより電位最大値は領域″で9.5V、領域
″で10Vとなる。従つて電位差ΔMは0.1V減
小して0.5Vとなる。接触領域の電圧は少なく
とも保持と読出しに対しては30V以上に選ぶ。
２ ｐ型シリコン基板の厚さＴは400μｍ、ドー
ピング濃度は８×1015cm-3；ｎ型ドープシリコ
ン層７７のドーピング濃度は８×1015cm-3、厚
さは領域″で1μｍ、領域″で5μｍ；電気絶
縁層７２としての二酸化シリコン層の厚さは
120nｍ。書込みと保持には0Vの電極電圧を使
用することができる。これにより電位最大値は
領域″で3.3V、領域″で59Vとなり電位差
ΔMは55.7Vとなる。読出しには30Vの電圧を
使用することができる。これにより電位最大値
は領域″で27.5V、領域″で77.4Vとなり、
電位差ΔMは読出しに際して5.8減小して49.9V
となる。接触領域の電圧は少なくとも保持と読
出しに対しては30V以上に選ぶ。
ピング濃度は８×1015cm-3；ｎ型ドープシリコ
ン層７７のドーピング濃度は８×1015cm-3、厚
さは領域″で1μｍ、領域″で5μｍ；電気絶
縁層７２としての二酸化シリコン層の厚さは
120nｍ。書込みと保持には0Vの電極電圧を使
用することができる。これにより電位最大値は
領域″で3.3V、領域″で59Vとなり電位差
ΔMは55.7Vとなる。読出しには30Vの電圧を
使用することができる。これにより電位最大値
は領域″で27.5V、領域″で77.4Vとなり、
電位差ΔMは読出しに際して5.8減小して49.9V
となる。接触領域の電圧は少なくとも保持と読
出しに対しては30V以上に選ぶ。
第７図の情報メモリの変形の一例は領域″の
ドーピングを基板と同一にして領域″の厚さが
零になつたものとである。この場合の数値は次の
ものを採用することができる。ｐ型基板の厚さＴ
は400μｍ、ドーピング濃度は８×1015cm-3；ｎ型
ドープ領域″のドーピング濃度は８×1015cm-3、
厚さは1μｍ；電気絶縁層としての二酸化シリコ
ン層の厚さは300nｍ。書込みと保持に対しては
電極電圧を20Vとし、電位最大値は領域″内で
17.9V、その外で7.8Vとなり電位差は10.1Vとな
る。読出しには10Vの電極電圧を印加することが
できる。これにより電位最大値は領域″で
10.6V、その外で2.8Vとなり電位差は2.3V減小し
て7.8Vとなる。接触領域の電圧は少なくとも保
持と読出しに対しては20V以上に選ぶ。
ドーピングを基板と同一にして領域″の厚さが
零になつたものとである。この場合の数値は次の
ものを採用することができる。ｐ型基板の厚さＴ
は400μｍ、ドーピング濃度は８×1015cm-3；ｎ型
ドープ領域″のドーピング濃度は８×1015cm-3、
厚さは1μｍ；電気絶縁層としての二酸化シリコ
ン層の厚さは300nｍ。書込みと保持に対しては
電極電圧を20Vとし、電位最大値は領域″内で
17.9V、その外で7.8Vとなり電位差は10.1Vとな
る。読出しには10Vの電極電圧を印加することが
できる。これにより電位最大値は領域″で
10.6V、その外で2.8Vとなり電位差は2.3V減小し
て7.8Vとなる。接触領域の電圧は少なくとも保
持と読出しに対しては20V以上に選ぶ。
第１図乃至第４図の情報メモリのそれぞれは第
５図から第７図までの情報メモリの一つまたは第
７図のものの変形と組合わせることが可能であ
る。また第５図乃至第７図のメモリおよび第７図
のものの変形の任意の組合わせを使用することも
可能である。
５図から第７図までの情報メモリの一つまたは第
７図のものの変形と組合わせることが可能であ
る。また第５図乃至第７図のメモリおよび第７図
のものの変形の任意の組合わせを使用することも
可能である。
ｐ型にドープした基板の代わりにｎ型にドープ
した基板を使用することができる。
した基板を使用することができる。
第５図乃至第７図の情報メモリおよび第７図の
変形においては基板表面に対して計算したドーピ
ング面密度を接触領域から離れた点で階段的に飛
躍させる代わりに連続的に変化させてもよい。
変形においては基板表面に対して計算したドーピ
ング面密度を接触領域から離れた点で階段的に飛
躍させる代わりに連続的に変化させてもよい。
図に示したものはこの発明による情報メモリの
比較的簡単な実施例であつて、この発明の情報メ
モリとしてはこれよりも複雑な構造のものも可能
である。
比較的簡単な実施例であつて、この発明の情報メ
モリとしてはこれよりも複雑な構造のものも可能
である。
この発明による情報メモリ素子は簡単にメモリ
素子マトリツクスに組立てることができる。第８
図にこの組立形式の一例を示す。ドープされた半
導体基板８０中に基板に対して逆型に高濃度にド
ープされた導体路８１，８２，８３が互いに間隔
を保つて配置されマトリツクスの列導体を形成す
る。基板表面には図に示されていない電気絶縁層
があり、その上に導電材料で作られた条帯８４と
８５が行導体として列導体に直角に互いに間隔を
保つて設けられている。メモリ素子８１４，８１
５，８２４，８２５等は破線で示されている。第
９図乃至第１６図は第８図のマトリツクスに第２
図乃至第７図のメモリ素子を使用したときのＡ−
Ａ線に沿つた断面を示す。第９図と第１０図では
第２図のメモリ素子が使用されている。ドープさ
れた半導体材料から成る列導体８１乃至８３はい
ずれの場合にも接触領域となるもので一つの列の
メモリ素子は総て一つの共通接触領域に接続され
る。第９図において電気絶縁層８７は三段階の厚
さを持つているが本来のメモリ素子８１５，８２
５，８３５の領域においては第２図に示す二段構
造となつている。メモリ素子領域間の区間では電
気絶縁層が少なくとも行導体の下で他の部分より
も厚い厚さd3を示し各メモリ素子間を分離する役
目を持つている。第１０図においてはこの分離は
チヤネルストツパ拡散即ち列導体に平行に基板と
同じ型の高ドープチヤネル９１を拡散することに
よつて行われる。また第１０図ではメモリ素子８
１５等が列導体のの同じ側になく、素子８１５と
８３５はそれに対する列導体８１と８３（これは
図に示されていない）の左側にあり、素子８２５
はそれに対する列導体８２の右側にある。
素子マトリツクスに組立てることができる。第８
図にこの組立形式の一例を示す。ドープされた半
導体基板８０中に基板に対して逆型に高濃度にド
ープされた導体路８１，８２，８３が互いに間隔
を保つて配置されマトリツクスの列導体を形成す
る。基板表面には図に示されていない電気絶縁層
があり、その上に導電材料で作られた条帯８４と
８５が行導体として列導体に直角に互いに間隔を
保つて設けられている。メモリ素子８１４，８１
５，８２４，８２５等は破線で示されている。第
９図乃至第１６図は第８図のマトリツクスに第２
図乃至第７図のメモリ素子を使用したときのＡ−
Ａ線に沿つた断面を示す。第９図と第１０図では
第２図のメモリ素子が使用されている。ドープさ
れた半導体材料から成る列導体８１乃至８３はい
ずれの場合にも接触領域となるもので一つの列の
メモリ素子は総て一つの共通接触領域に接続され
る。第９図において電気絶縁層８７は三段階の厚
さを持つているが本来のメモリ素子８１５，８２
５，８３５の領域においては第２図に示す二段構
造となつている。メモリ素子領域間の区間では電
気絶縁層が少なくとも行導体の下で他の部分より
も厚い厚さd3を示し各メモリ素子間を分離する役
目を持つている。第１０図においてはこの分離は
チヤネルストツパ拡散即ち列導体に平行に基板と
同じ型の高ドープチヤネル９１を拡散することに
よつて行われる。また第１０図ではメモリ素子８
１５等が列導体のの同じ側になく、素子８１５と
８３５はそれに対する列導体８１と８３（これは
図に示されていない）の左側にあり、素子８２５
はそれに対する列導体８２の右側にある。
第１１図の構造では第２図のメモリ素子が使用
され、各素子間の分離は不必要であるから二つの
素子の間の絶縁層の厚さは任意に選ぶことができ
る。従つてそれをメモリ素子中の最大または最小
の層厚に等しくすることが可能となり製造が著し
く簡単化される。第１１図では中間区域の層の厚
さが素子中の最大の層の厚さに等しく選ばれてい
る。第４図のメモリ素子を使用する場合にも第１
１図と同様なマトリツクス構造とすることができ
る。この場合メモリ素子領域内で層の厚い部分は
列導体上ある。
され、各素子間の分離は不必要であるから二つの
素子の間の絶縁層の厚さは任意に選ぶことができ
る。従つてそれをメモリ素子中の最大または最小
の層厚に等しくすることが可能となり製造が著し
く簡単化される。第１１図では中間区域の層の厚
さが素子中の最大の層の厚さに等しく選ばれてい
る。第４図のメモリ素子を使用する場合にも第１
１図と同様なマトリツクス構造とすることができ
る。この場合メモリ素子領域内で層の厚い部分は
列導体上ある。
第１２図は第５図のメモリ素子を使用したとき
のマトリツクス構造を示す。基板は行導体に沿つ
て交互に並んだ低濃度にドープされた領域と高
濃度にドープされた領域とに分割されている。
各メモリ素子間を分離するため素子間の区間にお
いて電気絶縁層８７が少なくとも行導体の下で厚
くなつている。
のマトリツクス構造を示す。基板は行導体に沿つ
て交互に並んだ低濃度にドープされた領域と高
濃度にドープされた領域とに分割されている。
各メモリ素子間を分離するため素子間の区間にお
いて電気絶縁層８７が少なくとも行導体の下で厚
くなつている。
第１３図は第６図のメモリ素子を使用した場合
のマトリツクス構造を示す。この場合領域′と
′とに分割された層６６相互間が既に分離され
ているため電気絶縁層８７の厚さは一定にするこ
とができる。
のマトリツクス構造を示す。この場合領域′と
′とに分割された層６６相互間が既に分離され
ているため電気絶縁層８７の厚さは一定にするこ
とができる。
第１４図は第７図のメモリ素子を使用したメモ
リマトリツクスの構成を示す。この場合にも領域
″と″に分割された層７６相互間が既に分離さ
れているため電気絶縁層は一様の厚さでよい。
リマトリツクスの構成を示す。この場合にも領域
″と″に分割された層７６相互間が既に分離さ
れているため電気絶縁層は一様の厚さでよい。
第１５図は第７図のメモリ素子の変形をメモリ
素子としてメモリマトリツクス構造を示す。この
場合には各メモリ素子間の分離が必要である。こ
れに対してはメモリ素子間の区間において電気絶
縁層が少なくとも行導体の下でその他の部分より
も厚くなつている。
素子としてメモリマトリツクス構造を示す。この
場合には各メモリ素子間の分離が必要である。こ
れに対してはメモリ素子間の区間において電気絶
縁層が少なくとも行導体の下でその他の部分より
も厚くなつている。
第１図はMISコンデンサの断面と電圧を印加し
たときのコンデンサ内の電位分布を示し、第２図
および第３図は公知のメモリ素子を示し、第４図
乃至第７図はそれぞれ異なつたこの発明の実施例
の断面図、第８図はこの発明のメモリを使用した
マトリツクス構造の平面図、第９図乃至第１５図
は第８図の構造に対しそれぞれ異なつた構造のメ
モリ素子を使用したときの断面図を示す。 第２図において２０は基板、２１は基板接続、
２２は電気絶縁層、２３は電極、２８は接触領
域、２９は接触領域の接続である。
たときのコンデンサ内の電位分布を示し、第２図
および第３図は公知のメモリ素子を示し、第４図
乃至第７図はそれぞれ異なつたこの発明の実施例
の断面図、第８図はこの発明のメモリを使用した
マトリツクス構造の平面図、第９図乃至第１５図
は第８図の構造に対しそれぞれ異なつた構造のメ
モリ素子を使用したときの断面図を示す。 第２図において２０は基板、２１は基板接続、
２２は電気絶縁層、２３は電極、２８は接触領
域、２９は接触領域の接続である。
Claims (1)
- 【特許請求の範囲】 １ 基板の表面の上に一つ又は複数個のメモリ素
子が配置され、基板がドーピング半導体材料から
成るとともに基板接続を備え、各メモリ素子が絶
縁層により基板から分離された電極を持つ絶縁層
コンデンサと、このコンデンサに境を接し基板に
対し逆型にドープされ基板表面に接するオーム接
続接触領域とを有し、絶縁層の厚さ又はその誘電
率が絶縁層コンデンサの区域内で場所によつて異
なり、コンデンサの電極と基板接続の間に電圧を
印加することによりオーム接続接触領域の外側で
局所的電位極大値が最小値から最大値に上昇する
ようにされ、絶縁層コンデンサの区域内にそれぞ
れ基板表面に境を接し基板２０，８０に対して逆
型にドープされた半導体層３７が設けられるよう
にした電荷として情報を蓄積する情報メモリにお
いて、基板２０が均等にドープされ、電気絶縁層
２２が絶縁層コンデンサの区域内に場所によつて
異なる数値ε／ｄ（ε＝誘電率、ｄ＝電気絶縁層
２２の層厚）を有し、この数値がオーム接続接触
領域２８から側方に向かつて一つの高い値から一
つの低い値まで低下していることを特徴とする電
荷として情報を蓄積する情報メモリ。 ２ 多数のメモリ素子８１４，８１５，８２４，
８２５，８３４，８３５がマトリツクス状に行と
列を作つて共通基板８０上に設けられ、一つの列
の各素子の接触領域が集まつて基板内に作られた
ドープされた条帯８１，８２，８３の形の単一の
共通行導体となり、オーム接触接続として行の各
素子の傍を通過し、一つの行の素子の電極は集ま
つて導電材料から成る条帯８４，８５の形の単一
の行導体を形成し、絶縁層上にあつて行の総ての
素子の上を通過することを特徴とする特許請求の
範囲第１項記載の情報メモリ。 ３ 基板の表面の上に一つ又は複数個のメモリ素
子が配置され、基板がドーピング半導体材料から
成るとともに基板接続を備え、各メモリ素子が絶
縁層により基板から分離された電極を持つ絶縁層
コンデンサと、このコンデンサに境を接し基板に
対し逆型にドープされ基板表面に接するオーム接
続接触領域とを有し、絶縁層コンデンサの電極と
基板接続の間に電圧を印加することによりオーム
接続接触領域の外側で局所的電位極大値が最小値
から最大値に上昇するようにされた電荷として情
報を蓄積する情報メモリにおいて、絶縁層コンデ
ンサの区域内にそれぞれ基板表面に接し基板６
０，７０と逆型にドープされた半導体層６６，７
７が設けられ、これらの半導体層は２つの区画に
分割され、それぞれ異なつてドープされるか均等
にドープされ、全体として均等にドープされた場
合には厚さが異なるようにされ、ドーピングの低
い区画或いは層厚の薄い区画のみがオーム接続接
触領域６４，６５に境を接することを特徴とする
電荷として情報を蓄積する情報メモリ。 ４ 多数のメモリ素子８１４，８１５，８２４，
８２５，８３４，８３５がマトリツクス状に行と
列を作つて共通基板８０上に設けられ、一つの列
の各素子の接触領域が集まつて基板内に作られた
ドープされた条帯８１，８２，８３の形の単一の
共通行導体となり、オーム接触接続として行の各
素子の傍を通過し、一つの行の素子の電極は集ま
つて導電材料から成る条帯８４，８５の形の単一
の行導体を形成し、絶縁層上にあつて行の総ての
素子の上を通過することを特徴とする特許請求の
範囲第３項記載の情報メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2543677A DE2543677C3 (de) | 1975-09-30 | 1975-09-30 | Dynamisches Halbleiterspeicherelement und Verfahren zu dessen Betrieb |
| DE19752543628 DE2543628A1 (de) | 1975-09-30 | 1975-09-30 | Informationsspeicher zum speichern von information in form von elektrischen ladungstraegern und verfahren zu seinem betrieb |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5243381A JPS5243381A (en) | 1977-04-05 |
| JPS6348187B2 true JPS6348187B2 (ja) | 1988-09-28 |
Family
ID=25769458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51117884A Granted JPS5243381A (en) | 1975-09-30 | 1976-09-30 | Information memory for storing information as charge and method of driving same |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPS5243381A (ja) |
| FR (1) | FR2326761A1 (ja) |
| GB (1) | GB1564617A (ja) |
| IT (1) | IT1072548B (ja) |
| NL (1) | NL7610696A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2006523B (en) * | 1977-10-13 | 1982-12-01 | Mohsen A M | Dynamic ram memory and vertical charge coupled dynamic storage cell therefor |
| DE2842588A1 (de) * | 1978-09-29 | 1980-04-17 | Siemens Ag | Hochintegrierbares, dynamisches speicherelement |
| NL8003874A (nl) * | 1980-07-04 | 1982-02-01 | Philips Nv | Veldeffektcapaciteit. |
| JPS57162458A (en) * | 1981-03-31 | 1982-10-06 | Fujitsu Ltd | Semiconductor device |
| JPS59154077A (ja) * | 1983-02-23 | 1984-09-03 | Clarion Co Ltd | 可変容量素子 |
| JPH0661465A (ja) * | 1992-08-11 | 1994-03-04 | Mitsubishi Electric Corp | 赤外線撮像素子 |
| CN105953975A (zh) * | 2016-07-19 | 2016-09-21 | 农业部南京农业机械化研究所 | 砝码杠杆式可移动静标定装置及标定方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES404184A1 (es) * | 1971-07-06 | 1975-06-01 | Ibm | Una disposicion de celula de memoria de acceso casual para calculadoras digitales. |
-
1976
- 1976-09-13 FR FR7627472A patent/FR2326761A1/fr active Granted
- 1976-09-27 NL NL7610696A patent/NL7610696A/xx not_active Application Discontinuation
- 1976-09-28 GB GB40151/76A patent/GB1564617A/en not_active Expired
- 1976-09-29 IT IT27758/76A patent/IT1072548B/it active
- 1976-09-30 JP JP51117884A patent/JPS5243381A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| IT1072548B (it) | 1985-04-10 |
| NL7610696A (nl) | 1977-04-01 |
| FR2326761B1 (ja) | 1978-10-20 |
| FR2326761A1 (fr) | 1977-04-29 |
| GB1564617A (en) | 1980-04-10 |
| JPS5243381A (en) | 1977-04-05 |
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