JPH11510312A - 短チャネル・フェルミしきい値電界効果型トランジスタ - Google Patents

短チャネル・フェルミしきい値電界効果型トランジスタ

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Abstract

(57)【要約】 本発明が提供するフェルミしきい値電界効果型トランジスタは、フェルミ・タブをその深さの方向に越えて広がり、またそのフェルミ・タブを横方向にも越えて広がる、空間的に隔たったソース領域およびドレイン領域を有する。それと基板との接合を補償するために、基板領域のドーピング密度を増大させて共有電荷の効果を打ち消す。さらに、ソース領域およびドレイン領域が近接することによってドレイン電場による電位漏れが生じるが、これはタブの最大深さを、低容量フェルミＦＥＴおよび定域フェルミＦＥＴと同様に、フェルミＦＥＴ基準をなお満足させながら減らすことによって補償することができる。タブの深さはタブの最大深さ以下に維持される。短チャネル効果も、基板内にソース領域およびドレイン領域に隣接するように存在し、チャネル領域内まで広がるソースおよびドレイン拡張領域を設けることによって減少させることができる。このソースおよびドレイン拡張領域はソース領域およびドレイン領域と同じドーピング濃度でドーピングされる。こうして提供されるフェルミＦＥＴは特に小さな回線幅に適する。

Description

【発明の詳細な説明】 短チャネル・フェルミしきい値電界効果型トランジスタ 関連出願のクロス・リファレンス 本願は１９９４年１２月７日に提出された米国特許出願第０８／３５１，６４ ３号の一部継続出願である。米国特許出願第０８／３５１，６４３号はまた、現 在、米国特許第５，３７４，８３６号となっている１９９３年２月２３日に提出 された米国特許出願第０８／０３７，６３６号の一部継続出願である。また米国 特許出願第０８／０３７，６３６号は、現在、米国特許第５，３６９，２９５号 となっている１９９２年１１月１８日に提出された米国同時係属出願第０７／９ ７７，６８９号の一部継続出願である。そして米国出願第０７／９７７，６８９ 号は、現在、米国特許第５，１９４，９２３号となっている１９９２年１月２８ 日に提出された米国特許出願第０７／８２６，９３９号の継続出願である。これ らの出願のすべての開示内容を、引用することにより、本明細書の内容の一部と する。 発明の分野 本発明は電界効果型トランジスタ(field effect transistor)、特に集積回路 電界効果型トランジスタに関する。 発明の背景 電界効果型トランジスタ（ＦＥＴ）は、論理デバイス、メモリデバイス、およ びマイクロプロセッサなどのような大規模集積回路（ＶＬＳＩ）や超大規模集積 回路（ＵＬＳＩ）への適用における支配的な実用デバイスとなっている。その理 由として、集積回路型ＦＥＴはその性質から高インピーダンス、高密度、低電力 デバイスであるからである。多くの研究および開発活動では、ＦＥＴのスピード および集積密度を改善すること、そしてその電力消費を減少させることが焦点と なっている。 高速かつ高性能の電界効果型トランジスタは、ともに「フェルミしきい値電界 効果型トランジスタ(Ｆermi Ｔhreshold Ｆield Ｅffect Ｔransistor)」と題さ れたＡ．Ｗ．バイナル（Ａlbert Ｗ.Ｖinal）による米国特許第４，９８４，０ ４３号および第４，９９０，９７４号に開示されている。これらの特許はいずれ も本発明の譲受人に譲渡されている。前記特許には、デバイスのしいき値電圧を 半導体物質のフェルミ電位の２倍に設定することによって反転が必要とされない 拡大モードで作動する金属酸化物電界効果型トランジスタ（ＭＯＳＦＥＴ(metal oxide semiconductor field effect transistor)）が記述されている。当業者 にはよく知られているように、フェルミ電位とは、半導体物質のエネルギー状態 が一つの電子によって占拠される確率が１／２となるような電位として定義され る。上記バイナルの特許明細書に記述されているように、しきい値電圧がフェル ミ電位の２倍に設定されるとき、酸化物の厚さ、チャネル長、ドレイン電圧、お よび基板ドーピングに対する、しきい値電圧の依存性が消滅する。さらに、しき い値電圧がフェルミ電位の２倍に設定されるとき、酸化物とチャネルとの間の基 板表面における垂直方向の電界が最小となり、実際には実質上ゼロとなる。その 結果、チャネル内のキャリア移動性は最大となり、熱電子効果が大きく減少した 高速デバイスが実現される。デバイス性能は実質上、デバイスの大きさには依存 しない。 フェルミしきい値ＦＥＴはすでに知られているフェルミＦＥＴデバイスと比較 して大きな改善であったにもかかわらず、フェルミＦＥＴの静電容量を低減させ る必要が存在した。こうしたことから、ともに「ゲートおよび拡散容量の減少し た、フェルミしきい値電界効果型トランジスタ(Ｆermi Ｔhreshold Ｆield Ｅff ect Ｔransistor Ｗith Ｒeduced Ｇate and Ｄifffusion Ｃapacitance)」と題 されたバイナル（Ａlbert Ｗ．Ｖinal）氏による米国特許第５，１９４，９２３ 号および第５，３６９，２９ ５号において、伝導キャリアが、キャリアの伝導性を維持するために半導体表面 において生成されるべき反転層が必要とされることなく、ゲート下の基板の所定 の深さでチャネル内を流れることができる、フェルミＦＥＴが開示されている。 したがって、チャネル電荷の平均的な深さではゲート静電容量の一部として基板 の誘電率を含ませる必要がある。その結果、ゲート容量は実質的に減少する。 前記米国特許第５，１９４，９２３号および第５，３６９，２９５号に記述さ れているように、低静電容量フェルミＦＥＴは、所定の深さと、基板とは反対の 導電率型でドレインおよびソースと同一の導電率型を有するフェルミ・タブ領域 を使用することにより望ましく実現される。このフェルミ・タブは基板表面から 所定の深さに達し、ドレインおよびソース拡散はフェルミ・タブ境界内のフェル ミ・タブ内に形成される。このフェルミ・タブによって、ソース、ドレイン、チ ャネル、およびフェルミ・タブがすべて、異ったドーピング濃度でドーピングさ れた同一の導電率型を有する単接合トランジスタ（unijunction transistor）が 形成される。このようにして低静電容量フェルミＦＥＴが提供される。フェルミ ・タブを含む低静電容量フェルミＦＥＴをここでは「低容量フェルミＦＥＴ」また は「タブＦＥＴ(Ｔub-ＦＥＴ)」と呼ぶことにする。 フェルミＦＥＴおよび低容量フェルミＦＥＴはすでに知られているＦＥＴデバ イスと比較して大きな改善であるにもかかわらず、単位チャネル幅当たりの電流 を増大させるためのさらなる必要性が存在する。当業者にはよく知られているよ うに、より高い電流のフェルミＦＥＴデバイスによれば、大きな集積密度、そし て（あるいは）論理回路、メモリ、マイクロプロセッサ、および他の集積回路デ バイスにおけるもっと大きな速度が実現される。これに関して、「高電流フェル ミＦＥＴ」と題された、バイナル（Ａlbert Ｗ．Ｖinal）氏および本発明者への 米国特許第５，３７４，８３６号には、フェルミ・タブ領域およびソース領域と 同一の導電率型の、ソース領域に隣接するとともにドレイン領域と対向する、イ ンジ ェクタ（injector）領域を含むフェルミＦＥＴが記述されている。このインジェ クタ領域は、フェルミ・タブの比較的低いドーピング濃度とソースの比較的高い ドーピング濃度との中間にあるドーピングレベルで好ましくドーピングされる。 このインジェクタ領域によってチャネル内に注入されたキャリアの深さが制御さ れるとともに、チャネル内にキャリアをゲート下の所定の深さにまで注入するこ とが強化される。米国特許第５，３７４，８３６号によるトランジスタをここで は「高電流フェルミＦＥＴ」と呼ぶことにする。 ソース・インジェクタ領域はソース領域を囲むソース・インジェクタ・タブ領 域であることが好ましい。ドレイン・インジェクタ・タブ領域も提供することが できる。ソース・インジェクタ領域に隣接するところからフェルミＦＥＴのゲー ト電極に隣接ところまで達するゲート側壁スペーサーも、ピンチオフ電圧を低下 させ、かつ、フェルミＦＥＴの飽和電流を増大させるために提供することが可能 である。基板と同一の導電率型にある底漏れ制御領域(bottom leakage control region)もまた提供することができる。 フェルミＦＥＴ、低容量フェルミＦＥＴ、および高電流フェルミＦＥＴはすで に知られているＦＥＴデバイスと比較して大きな改善であるにもかかわらず、低 電圧での動作を改善するさらなる必要が存在する。当業者にはよく知られている ように、現在のところ、一般的に５ボルト、３ボルト、１ボルト、あるいはそれ 以下の電源電圧で動作する、低電力の携帯用かつ（ないし）バッテリ電源用デバ イスに大きな関心が寄せられている。 ある与えられたチャネル長に対して、動作電圧を低下させれば横方向の電界が 線形的にドロップする。非常に低い電圧では、横方向の電界があまりに低く、チ ャネル内のキャリアが飽和速度に達することが妨げられる。この結果、有効ドレ イン電流が険しくドロップする。このドレイン電流のドロップによって、ある与 えられたチャネルに対して使用可能な回路速度を得るための動作電圧の低下が効 果的に制限される。 低電圧におけるタブＦＥＴの動作を改善するため、「定域タブ・フェルミしき い値電界効果型トランジスタおよびその製造方法(Ｃontored-Ｔub Ｆermi-Ｔhre shold Ｆield Ｅffect Ｔransistor and Ｍethod of Ｆorming Ｓame)」と題さ れた本発明者による米国出願第０８／３５１，６４３号には、非一様なタブの深 さを有する定域フェルミ・タブ領域を含むフェルミＦＥＴが記述されている。特 に、フェルミ・タブはチャネル領域の下よりもソースおよび（ないし）ドレイン の下の方が深くなっている。こうして、タブ基板間接合はチャネル領域の下より もソースおよび（ないし）ドレインの下の方が深い。拡散容量はそれによって一 様なタブ深さを有するフェルミ・タブと比較して減少し、その結果、高い飽和電 流が低電圧において生成される。 特に、米国出願第０８／３５１，６４３号による定域タブ・フェルミしきい値 電界効果型トランジスタは第１の導電率型の半導体基板と、半導体基板表面側の その半導体基板内に第２の導電率型の空間的に隔てられたソースおよびドレイン 領域を有する。第２の導電率型のチャネル領域も、空間的に隔てられたソースお よびドレイン領域の間の半導体基板表面側のその半導体基板内に形成される。第 ２の導電率型のタブ領域も半導体基板表面側のその半導体基板内に含まれる。タ ブ領域は、基板表面より空間的に隔てられたソースおよびドレイン領域のすくな くとも一方の下に第１の所定の深さまで達し、基板表面よりチャネル領域の下に 第２の所定の深さまで達する。第２の所定の深さは第１の所定の深さよりも小さ い。ゲート絶縁層および、ソース、ドレインおよびゲート接触子（コンタクト） も含まれる。基板接触子も含ませることができる。 第２の所定の深さ、すなわちチャネルに隣接する定域タブの深さ、は前記米国 特許第５，１９４，９２３号および第５，３６９，２９５号に定義されているよ うなフェルミＦＥＴ基準を満足することができるように選ばれる。特に、第２の 所定の深さは、ゲート電極がアース電位にあるときに、チャネル底において基板 表面に垂直な静電界がゼロになるように選ばれる。第２の所定の深さも、半導体 基板のフェルミ電位の２倍となった電界効果型トランジスタのしきい値電圧を生 成するように選ばれる。第１の所定の深さ、すなわちソースおよび（ないし）ド レインに隣接する定域タブの深さは、ソースおよび（ないし）ドレイン接触子に ゼロのバイアスが印加された際に、ソースおよび（ないし）ドレイン下のタブ領 域を空乏化するように好ましく選ばれる。 超小型電子技術の状態が進展したため、製作できる回線幅は実質的に１ミクロ ン未満にまで減少している。回線幅（linewidth）がこのように減少したことに よって、現在の加工処理技術によれば、チャネル長が実質的に１ミクロン未満、 一般的に１／２ミクロン未満であるところの「短チャネル」ＦＥＴが生み出され ている。 米国特許第５，１９４，９２３号および米国特許第５，３６９，２９５号の低 容量フェルミＦＥＴ、米国特許第５，３７４，８３６号の高電流フェルミＦＥＴ 、および米国出願第０８／３５１，６４３号の定域タブ・フェルミＦＥＴは低電 圧において高い性能を有する短チャネルＦＥＴを提供するために使用することが 可能である。しかしながら、回線幅が減少するにつれ、処理上の制限(processin g limitation)によってＦＥＴを製作する際に到達可能な大きさおよび電導性が 制限されることがあることは当業者であれば認識できよう。このため、回線幅が 減少した場合、処理状態によってはフェルミＦＥＴトランジスタを再最適化して これらの処理制限に適応させることが要求されることもある。 発明の概要 以上の説明から、本発明の目的は、改良されたフェルミしきい値電界効果型ト ランジスタ（フェルミＦＥＴ）を提供することにある。 本発明の他の目的は、短い回線幅に係る処理制限に対して最適化されたフェル ミＦＥＴを提供することにある。 本発明によるこれらの目的および他の目的は、フェルミ・タブをその深さ方向 に越えて広がり、かつフェルミ・タブをその横方向にも越えて広がる、空間的に 隔たったソース領域およびドレイン領域を有する、フェルミＦＥＴによって提供 される。ソース領域およびドレイン領域がタブを越えて広がるために、基板との 接合が形成され、電荷共有状態が生じる。この状態を補償するためには、基板の ドーピングを増大させなければならない。ソース領域およびドレイン領域が非常 に小さく離れているために、望ましくタブの深さが減る。この結果、ゲート電極 がしきい値電位にあるときには、酸化物と基板との間の界面において基板に垂直 な静電界に変化が生じる。典型的な長チャネル・フェルミＦＥＴトランジスタで は、この電界は基本的にゼロである。短チャネル・デバイスでは、この電界はＭ ＯＳＦＥＴトランジスタよりもかなり低いが、長チャネル・フェルミＦＥＴトラ ンジスタよりはいくぶん高い。 特に、本発明による短チャネル・フェルミＦＥＴトランジスタは、第１の導電 率型の半導体基板と、半導体基板表面側の基板内に存在し、基板表面より第１の 深さまで達する、第２の導電率型のタブ領域とを有する。またこの短チャネル・ フェルミＦＥＴトランジスタは、タブ領域内に存在する、第２の導電率型の空間 的に隔たったソース領域およびドレイン領域も含む。この空間的に隔たったソー ス領域およびドレイン領域は基板表面より第１の深さを越えて広がり、さらに横 方向に互いから離れて、タブ領域を越えて広がる。 空間的に隔たったソース領域およびドレイン領域の間のタブ領域内に存在し、 基板表面より前記第１の深さよりも小さい第２の深さまで達する、第２の導電率 型のチャネル領域も含まれる。第１および第２の深さの少なくとも一方は、ゲー ト電極がしきい値電位にあるときに、基板表面に垂直な静電界を、基板表面から 第２の深さまでの間で最小化するように選ばれる。たとえば、従来のＭＯＳＦＥ Ｔにおいて静電界が１０５Ｖ／ｃｍよりも大きいのに対して、短チャネル・フェ ルミＦＥＴでは１０４Ｖ／ｃｍの大きさの静電界を生成することが可能である。 これとは対照的に、米国特許第５，１９４，９２３号および米国特許第５，３６ ９，２９５号によるタブＦＥＴは１０３Ｖ／ｃｍよりも小さい（またそれよりも かなり小さくなることがしばしば起こる）静電界を生成することができる。これ は従来のＭＯＳＦＥＴに比較すれば基本的にゼロである。第１および第２の深さ は、半導体基板のフェルミ電位の２倍となる電界効果型トランジスタのしきい値 電圧を生成するように選ぶことができ、さらに、しきい値電圧がゲート電極に印 加された際に、第２の導電率型のキャリアがチャネル内を、第２の深さで、ソー ス領域からドレイン領域まで流れるようにすることができ、また、しきい値電圧 を越える電圧がゲート電極に印加された際には、チャネル内に反転層を生成させ ることなく、第２の深さから基板表面に向かって広がりながら流れることができ るように選ぶこともできる。トランジスタはさらにゲート絶縁層と、ソース、ド レイン、およびゲート接触子も含む。基板接触子も含むことができる。 短チャネル・フェルミＦＥＴは、タブ領域が空間的に隔たったソース領域およ びドレイン領域の間に広がり、そして基板表面より第１の深さまで達する、タブ ＦＥＴと見なすこともできる。そのソース領域およびドレイン領域は基板内に第 １の深さを越えて広がる。 ソース領域およびドレイン領域がタブの深さを越えて広がるときには、電荷共 有や他の短チャネル効果が発生し、サブスレショルドの傾きの低下やより高いド レイン漏れ電流をもたらす。これらの効果を減少させるため、タブの深さはタブ の最大深さ以下に維持される。タブの最大深さは次式で与えられる。 ここで、Ｖg-sはゲートおよびソース電極間の仕事関数の差、Ｌeffは有効チャネ ル長、ＬＤはデバイ長、Ｖdはドレイン電圧、ＶjffはフェルミＦＥＴの障壁電位 、εsは基板の誘電率、εiはゲート絶縁層の誘電率、そしてＴoxはゲート絶縁層 の厚さを表す。ゲートおよびソース電極間の仕事関数の差Ｖg-sはＶg-s＝（ｋＴ ／ｑ）・Ｌｎ（Ｎ+Ｎpoly／ｎi 2）で与えられる。ここでＮ＋はソースのドーピ ング濃度、Ｎpolyはポリシリコンゲートのドーピング濃度、ｎiはケルビン温度 Ｔにおける基板の固有キャリア濃度、またｑ＝１．６×１０-19クーロン、ｋ＝ １．３８×１０-23ジュール／ケルビン温度である。フェルミＦＥＴの障壁電位 ＶjffはＶjff＝（ｋＴ／ｑ）・Ｌｎ（Ｎ+／ｎi）で与えられる。 短チャネル効果も、ソースおよびドレイン拡張領域を半導体基板表面側の基板 内にソース領域およびドレイン領域にそれぞれ隣接するように、そしてチャネル 内まで広がるように設けることによって減らすことができる。従来のＦＥＴで使 用される「軽くドーピングされたドレイン」技術とは対照的に、ソースおよびド レイン拡張領域はソース領域およびドレイン領域それ自身とほぼ同じドーピング 濃度でドーピングされた第２の導電率型である。ソースおよびドレイン拡張領域 によって、電荷共有効果のためにドレイン電圧の感度が減少する。ソースおよび ドレイン拡張領域を定域タブ・フェルミＦＥＴに使用して短チャネル効果を減ら すこともできる。このため、このフェルミＦＥＴは特に小さな回線幅にとって適 当である。 図面の簡単な説明 図１は米国特許出願第０８／０３７，６３６号によるＮチャネル高電流フェル ミＦＥＴの断面図である。 図２Ａは米国特許第５，３７４，８３６号による短チャネル低漏れ電流フェル ミＦＥＴの第１の実施形態を示した断面図である。 図２Ｂは米国特許第５，３７４，８３６号による短チャネル低漏れ電流フェル ミＦＥＴの第２の実施形態を示した断面図である。 図３は米国特許出願第０８／０３７，６３６号によるＮチャネル定域タブ・フ ェルミＦＥＴの断面図である。 図４は本発明によるＮチャネル短チャネル・フェルミＦＥＴの断面図である。 図５は図４に示されたトランジスタにおける電荷共有状態を示した断面図であ る。 図６は本発明によるＮチャネル短チャネル・フェルミＦＥＴの第２の実施形態 を示した断面図である。 図７は図４に示された短チャネル電界効果型トランジスタ内の、デバイスがオ フ状態にあるときの電界を示した断面図である。 図８Ａおよび図８ＢはＮ+：Ｎ-間接合における理想化されたドーピング曲線と キャリア曲線をそれぞれグラフ的に示した図である。 図９はソース領域とフェルミ・タブとの間のタブＦＥＴのＮ＋：Ｎ−間接合を グラフ的に示した図である。 図１０から図１２はタブの深さと他のデバイス・パラメータとのさまざまな組 み合わせについて、有効チャネル長に対する複合電界強度をグラフ的に示した図 である。 図１３はさまざまなドレイン電圧ついて、タブの深さに対する複合障壁電界を グラフ的に示した図である。 図１４はゲート酸化物のさまざまな厚さついて、タブの深さに対する複合障壁 電界をグラフ的に示した図である。 図１５はさまざまなドレイン電圧ついて、チャネル長に対するフェルミ・タブ の最大深さをグラフ的に示した図である。 図１６は本発明による、ソースおよびドレイン拡張領域を含む定域タブ・フェ ルミＦＥＴの断面図である。 図１７Ａから図１７Ｄは中間製作ステップにおける図１６に示されたフェルミ ＦＥＴの断面図である。 詳細な説明 以下、図面を参照して本発明の好ましい実施の形態をより詳細に説明する。本 発明は、しかしながら、多くの形態において実施することが可能であり、以下に 記述される実施形態に限定されるものではない。むしろ、これらの実施形態は開 示を周到かつ徹底したものとし、当業者に向けて本発明の範囲を十分に明らかに すべく提供されるものである。図面では、分かりやすくするために層や領域の厚 さが誇張して描かれている。また、類似部分には一貫して同じ符号が付されてい る。 本発明による短チャネル・フェルミしきい値ＦＥＴを説明する前に、米国特許 第５，１９４，９２３号および第５，３６９，２９５号による、ゲートおよび拡 散容量の減少したフェルミしきい値ＦＥＴ（これは「低容量フェルミＦＥＴ」ま たは「タブＦＥＴ」とも呼ばれる）が、米国特許第５，３７４，８３６号による 高電流フェルミしきい値ＦＥＴとともに説明される。米国出願第０８／３５１， ６４３号による定域タブ・フェルミＦＥＴもまた説明される。より完全な説明に 関してはこれらの特許および出願を参照するとよい。また、それらの開示内容を 本明細書の内容の一部とする。本発明による短チャネル・フェルミしきい値ＦＥ Ｔに関してはその後に説明される。 （ゲートおよび拡散容量の減少したフェルミＦＥＴ） ここではフェルミ・タブを含む低容量フェルミＦＥＴを概観する。それ以上の 詳細については米国特許第５，１９４，９２３号および第５，３６９，２９５号 を参照することにする。 従来のＭＯＳＦＥＴデバイスにはキャリア伝導性を維持するために半導体表面 に生成される反転層が必要とされる。この反転層の深さは一般的に１００Å以下 である。こうした環境のもと、ゲート容量は基本的にその厚さで分割されたゲー ト絶縁層の誘電率である。換言すれば、チャネル電荷は表面にあまりに近いので 、基板の誘電体特性の効果はゲート容量を決定するのに重要ではない。 もし伝導キャリアがゲート下のチャネル領域内に閉じ込められるならば、ゲー ト容量は減少することが可能である。このときチャネル電荷の平均的深さにはゲ ート容量を計算するための基板の誘電率が含まれる必要がある。一般的に、低容 量フェルミＦＥＴのゲート容量は次式によって与えられる。 ここでＹfはフェルミ・チャネルと呼ばれる伝導チャネルの深さ、εsは基板の誘 電率、そしてβは表面下のフェルミ・チャネル内を流れる電荷の平均的深さを決 定する因子である。βはソースからチャネルに注入されたキャリアの深さに対す る依存性に依存する。低容量フェルミＦＥＴでは、β〜２である。Ｔoxはゲート 酸化物層の厚さ、εiはその誘電率である。 低容量フェルミＦＥＴには所定の深さを有するフェルミ・タブ領域が含まれる 。このフェルミ・タブ領域は基板の導電率型とは反対かつドレインおよびソース の導電率型と同一の導電率型を有する。フェルミ・タブは基板表面より所定の深 さまで下方に広がり、ドレインおよびソース拡散はこのフェルミ・タブ境界内部 のフェルミ・タブ領域内に形成される。フェルミ・タブの好ましい深さはフェル ミ・チャネルの深さＹfと空乏の深さＹoとの和である。所定の深さＹfと幅Ｚを 有するフェルミ・チャネル領域はソースおよびドレイン拡散の間に広がる。フェ ルミ・チャネルの導電率はゲート電極に印加される電圧によって制御される。 ゲート容量はフェルミ・チャネルの深さと、フェルミ・チャネル内におけるキ ャリア分布によって主に決定され、ゲート酸化物層の厚さには比較的依存しない 。拡散容量は［フェルミ・タブの深さと基板内における空乏の深さＹoとの和］ と拡散Ｘdの深さとの間の差に反比例的に依存する。拡散の深さはフェルミ・タ ブの深さＹＴ未満であることが好ましい。フェルミ・タブ領域のドーパント濃度 はフェルミ・チャネルの深さがＭＯＳＦＥＴ内の反転層の深さの３倍より大きく なることができるように選択することが好ましい。 よって、低容量フェルミＦＥＴには第１の表面を有する第１の導電率型の半導 体基板と、第１の表面側の基板内に第２の導電率型のフェルミ・タブ領域と、第 １の表面側のフェルミ・タブ内に第２の導電率型の空間的に隔てられたソース領 域およびドレイン領域と、空間的に隔てられたソース領域およびドレイン領域の 間の第１の表面側のフェルミ・タブ領域内に第２の導電率型のチャネルが含まれ る。チャネルは第１の表面より第１の所定の深さ（Ｙf）まで達し、タブ領域は チャネルより第２の所定の深さ（Ｙo）まで達する。ゲート絶縁層は空間的に隔 てられたソース領域およびドレイン領域の間の第１の表面側の基板上に与えられ る。ソース、ドレイン、およびゲート電極はソース領域およびドレイン領域とゲ ート絶縁層をそれぞれ電気的に接触させるために与えられる。 少なくとも第１および第２の所定の深さは、ゲート電極に電界効果型トランジ スタのしいき値電圧を印加させた際に、第１の深さにおいて第１の表面に垂直な 静電場がゼロとなるように選ばれる。第１および第２の所定の深さは、ゲート電 極に電界効果型トランジスタのしきい値電圧を越えた電圧が印加された際に、第 ２の導電率型のキャリアがチャネル内をソースからドレインに向かって、第１の 所定の深さから第１の表面に向かって広がりながら流れることができるようにも 選ばれる。キャリアはフェルミ・タブ領域内に反転層を形成することなく、第１ の表面の真下をソースからドレインに向かって流れる。第１および第２の所定の 深さは、ゲート絶縁層に隣接した基板表面において、基板接触子と基板との間の 電圧とポリシリコンゲート電極とゲート電極との間の電圧との和に等しく逆の電 圧を生み出すことができるようにも選ばれる。 基板がドーピング密度Ｎsでドーピングされ、かつ、ケルビン温度Ｔ度におい て固有キャリア濃度ｎiと誘電率εsとを有し、電界効果型トランジスタには電気 的に基板を接触させるための基板接触子が含まれ、チャネルが基板表面から第１ の所定の深さＹfまで達し、フェルミ・タブ領域がチャネルより第２の所定の深 さＹｏまで達し、フェルミ・タブ領域がＮsのα因子倍で与えられるドーピング 密度でドーピングされ、ゲート電極にはドーピング密度Ｎpでドーピングさた第 １の電導率型のポリシリコン層が含まれるとすると、第１の所定の深さ（Ｙf） は次式に等しいものとなる。 ここでｑは１．６×１０-19クーロン、Ｋは１．３８×１０-23ジュール／ケルビ ンである。また第２の所定の深さ（Ｙｏ）は次式に等しいものとなる。 ここでφｓは２φf＋（ｋＴ／ｑ）・Ｌｎ（α）に等しく、φfは半導体基板のフ ェルミ電位である。 （高電流フェルミＦＥＴの構造） 図１には、米国特許第５，３７４，８３６号によるＮチャネル高電流フェルミ ＦＥＴが示されている。Ｐチャネル・フェルミＦＥＴはＮおよびＰ領域の電導率 型を逆転させることによって得られることは当業者には明らかであろう。 図１に示されているように、高電流フェルミＦＥＴ２０は、第１の導電率型、 ここではＰ型の、基板表面２１ａを含む半導体基板２１内で製作される。第２の 導電率型、ここではＮ型、のフェルミ・タブ領域２２は基板表面２１ａ側の基板 ２１内に形成される。空間的に隔てられたソース領域およびドレイン領域２３、 ２４は、それぞれ第２の導電率型、ここではＮ型、を有し、基板表面２１ａ側の フェルミ・タブ領域２２内に形成される。このソース領域およびドレイン領域２ ３、２４を基板表面２１ａの溝（trench）内に形成することもできることは当業 者には明らかであろう。 ゲート絶縁層２６はソース領域およびドレイン領域２３、２４の間の基板表面 ２１ａの基板２１上にそれぞれ形成される。当業者には明らかなように、ゲート 絶縁層は一般的に二酸化シリコンである。しかしながら、窒化シリコンおよび他 の絶縁体も使用可能である。 ゲート電極は基板２１とは反対側のゲート絶縁層２６上に形成される。ゲート 電極は第１の導電率型、ここではＰ型、の多結晶体シリコン（ポリシリコン）か らできたゲート電極であることが好ましい。導体ゲート電極層は一般的に金属ゲ ート電極層２９であって、ゲート絶縁層２６とは反対側のポリシリコンゲート電 極２８上に形成される。ソース電極３１およびドレイン電極３２も、一般的に金 属であって、ソース領域２３およびドレイン領域２４の上にそれぞれ形成される 。 第１の導電率型、ここではＰ型、の基板接触子３３も図示されているようにフ ェルミ・タブ内またはタブ２２の外側のいずれかにおける基板内２１に形成され る。図示されているように、基板接触子３３はドーピングされた第１の導電率型 、ここではＰ型、であって、それには比較的重くドーピングされた３３ａと比較 的軽くドーピングされた領域３３ｂが含まれる。基板電極３４によって基板への 電気的な接触が実現される。 これまでに図１に関して説明された構造は米国特許第５，１９４，９２３号お よび第５,３６９,２９５号による低容量フェルミＦＥＴに対応するものである。 これらの出願にすでに説明されているように、チャネル３６はソース領域および ドレイン領域２３、２４の間に生成される。図１中でＹfと記されたチャネルの 表面２１ａからの深さと、図１中でＹoと記されたチャネル底からフェルミ・タ ブ２２の底までの深さは、基板２１とタブ領域２２とポリシリコンゲート電極２ ８とのドーピングレベルとともに、前記式２および式３の関係を使用して高性能 の低容量電界効果型トランジスタを与えることができるように選ばれる。 また図１には、第２の導電率型、ここではＮ型、のソース・インジェクタ領域 ３７ａがソース領域２３に隣接するとともにドレイン領域と対向するように与え られている。ソース・インジェクタ領域によって、キャリアがチャネル３６に注 入される深さを制御することにより高電流フェルミＦＥＴが与えられる。ソース ・インジェクタ領域３７ａはソース領域２３とドレイン領域２４との間にのみ広 がることができる。図１に示されているように、ソース・インジェクタ領域はソ ース領域２３を囲んでソース・インジェクタ・タブ領域３７を形成することがで きるようにすることが好ましい。またソース領域２３を、その側面と底面の上を ソース・インジェクタ・タブ領域３７で完全に取り囲むことができる。あるいは また、ソース領域２３をその側面上でソース・インジェクタ・タブ領域３７で取 り囲み、底ではソース・インジェクタ・タブ領域３７から突き出るようにするこ ともできる。あるいはさらにまた、ソース・インジェクタ領域３７ａを基板２１ 内で、フェルミ・タブ２２と基板２１との接合部にまで広げることもできる。ド レイン・インジェクタ領域３８ａ、好ましくはドレイン領域２４を囲むドレイン ・インジェクタ・タブ領域３８も与えることが好ましい。 ソース・インジェクタ領域３７ａおよびドレイン・インジェクタ領域３８ａ、 またはソース・インジェクタ・タブ領域３７およびドレイン・インジェクタ・タ ブ領域３８は、フェルミ・タブ２２の比較的低いドーピングレベルとソース２３ およびドレイン２４の比較高いドーピングレベルの中間にあるドーピングレベル でドーピングされた第２の導電率型、ここではＮ型、であることが好ましい。こ のために、図１に示されているように、フェルミ・タブ２２はＮで記され、ソー スおよびドレイン・インジェクタ領域３７、３８はＮ＋で記され、ソース領域お よびドレイン領域２３、２４はＮ＋＋で記される。接合型トランジスタはこうし て形成される。 高電流フェルミＦＥＴによって現状のＦＥＴの約４倍もの駆動電流が与えられ る。ゲート容量は従来のＦＥＴデバイスの約半分である。ソース・インジェクタ ・タブ領域３７のドーピング濃度によってチャネル領域３６に注入されるキャリ アの深さが、一般的に１０００Åにまで制御される。ソース・インジェクタ・タ ブ領域３７のドーピング濃度は一般的に２Ｅ１８であり、注入された主たるキャ リアの望ましい最大深さと少なくとも同程度の深さを好ましく持つ。あるいはま た、以下に記述されるように、ソース・インジェクタ・タブ領域３７はフェルミ ・タブ領域２２と同程度の深さにまで達してサブスレショルド漏れ電流を最小化 することができる。チャネル３６に注入されたキャリア濃度はドレインと対向す るソース・インジェクタ領域３７ａのドーピング濃度を超えることはできないこ とが示される。ソース・インジェクタ領域３７ａのドレインと対向する部分の幅 は一般的に０．０５〜０．１５μｍの範囲内にある。ソース領域およびドレイン 領域２３、２４のドーピング濃度はそれぞれ、一般的に１Ｅ１９以上である。フ ェルミ・タブ２２の深さＹＴ＝（Ｙｆ＋Ｙｏ）はドーピング濃度が近似的に１． ８Ｅ１６であれば近似的に２２００Åである。 図１に示されているように、高電流フェルミＦＥＴ２０は基板表面２１ａ上に ゲート側壁スペーサ４１も含むことができ、これはソース・インジェクタ領域３ ７ａに隣接するところからポリシリコンゲート電極２８に隣接するところまで広 がる。ゲート側壁スペーサ４１はドレイン・インジェクタ領域３８ａに隣接する ところからポリシリコン・ゲート・インジェクタ領域２８に隣接するところまで も好ましく広がっている。特に、図１に示されているように、ゲート側壁スペー サ４１はポリシリコン・ゲート電極の側壁２８ａから広がり、ソースおよびドレ イン・インジェクタ領域３７ａ、３８ａそれぞれの上に横たわる。ゲート側壁ス ペーサ４１はポリシリコン・ゲート電極２８を取り囲むようにすることが好まし い。また、以下詳細に説明されるように、ゲート絶縁層２６は基板表面２１ａ上 でソース・インジェクタ領域３７ａおよびドレイン・インジェクタ領域３８ａ上 に張り出し、ゲート側壁スペーサ４１もソース・インジェクタ領域３７およびド レイン・インジェクタ領域３８上に張り出すようにすることが好ましい。 ゲート側壁スペーサ４１によって以下に説明する仕方でフェルミＦＥＴ２０の ピンチオフ電圧が下がるとともに飽和電流が増大する。ゲート側壁スペーサはゲ ート絶縁層２６の誘電率よりも大きな誘電率を有する絶縁体であることが好まし い。このため、たとえばゲート絶縁層２６が二酸化シリコンならば、ゲート側壁 スペーサは窒化シリコンであることが好ましい。ゲート絶縁層２６が窒化シリコ ンであるならば、ゲート側壁スペーサは窒化シリコンの誘電率よりも大きな誘電 率の絶縁体であることが好ましい。 図１に示されているように、ゲート側壁スペーサ４１はソース領域およびドレ イン領域２３、２４それぞれの上に広がることもでき、ソースおよびドレイン電 極３１、３２はそれぞれ、ゲート側壁スペーサ領域の拡張部内に形成することが できる。従来の電界酸化物または他の絶縁体領域４２によってソース、ドレイン 、および基板の接触子が分離される。ゲート側壁スペーサの外側表面４１ａは断 面図において湾曲しているように図示されているが、三角形の断面積を生じさせ る直線的な外部表面あるいは長方形の断面積を生じさせる直角的な外部表面など の、他の形状も使用することができることも当業者には理解できよう。 （低漏れ電流フェルミしきい値電界効果型トランジスタ） ここでは図２Ａおよび図２Ｂを参照して、米国特許第５，３７４，８３６号に よる、短チャネルを有し、低漏れ電流を生み出すフェルミＦＥＴを説明する。こ れらのデバイスを、以下、「低漏れ電流フェルミＦＥＴ」と呼ぶことにする。図 ２Ａの低漏れ電流フェルミＦＥＴ５０には第１の導電率型、ここではＰ型、を有 するとともに基板２１と比較して高い濃度でドーピングされた、底漏れ電流制御 領域５１が含まれる。このため、図２ＡにはＰ＋と記されている。図２Ｂの低漏 れ電流フェルミＦＥＴ６０には、フェルミ・タブ２２の深さにまで好ましく達す る、拡張されたソースおよびドレイン・インジェクタ領域３７ａ、３８ａが含ま れる。 図２Ａにおいて、底漏れ電流制御領域５１はソース領域およびドレイン領域２ ３、２４の対向する終端の延長部分の間を基板２１を横切って広がり、かつ、フ ェルミ・タブ２２の深さの上部からフェルミ・タブ２２の深さの下部に広がる。 またそれはフェルミ・チャネル３６の下方、かつそれと一列に並ぶような位置に ある。前記数式との関連に関して言えば、フェルミ・チャネル３６から底漏れ電 流制御領域５１の上端までの深さはＹｏでラベル付けされている。図２Ａのフェ ルミＦＥＴの残りのは、チャネルがより短くなっているということを除けば、図 １のものと同一である。図２Ａのデバイスの高電流特性を持たない低漏れ電流低 容量の短チャネル・フェルミＦＥＴを提供するために、ゲート側壁スペーサ領域 ４１とともに、インジェクタ領域３７ａおよび３８ａと（または）インジェクタ ・タブ３７および３８を省略することができることは当業者には理解できよう。 底漏れ電流制御領域５１によって短チャネル・フェルミＦＥＴにおけるドレイ ン誘導注入が最小化される。すなわち、これらのフェルミＦＥＴは、低い拡散空 乏容量を維持しながら、近似的に０．５μｍのチャネル長を有する。たとえば、 ５ボルトでは、３Ｅ−１３Ａ以下に漏れ電流を維持できる。 底漏れ電流制御領域は式２および式３を使用して設計することができる。ここ で図２Ａと図２Ｂに示されているように、Ｙｏはチャネルから底漏れ電流制御領 域の上端部までの深さである。因子αは底漏れ電流制御領域５１のＰ＋ドーピン グとフェルミ・タブ２２のＮドーピングとの間の比である。因子αは底漏れ電流 制御領域内、すなわちゲート２８の下方で約０．１５に設定することが好ましい 。ソース領域およびドレイン領域２３、２４の下では、因子αは拡散空乏容量を 最小化するために１．０に設定する。換言すれば、基板２１とフェルミ・タブ２ ２のドーピング濃度はソース領域およびドレイン領域の下方ではほぼ等しい。従 って、前記設計パラメータと０．５μｍのチャネル長に対して、底漏れ制御領域 ５１内のドーピング濃度は近似的に５Ｅ１７となり、５ボルトのドレインまたは ソース拡散電位が与えられたタブ接合領域で部分的な空乏化を維持（サポート） するには十分な深さである。 図２Ｂにおいて、底漏れ制御の代替となる設計ではソース・インジェクタ領域 ３７ａとドレイン・インジェクタ領域３８ａの深さがフェルミ・タブの深さ（Ｙ ｆ＋Ｙｏ）まで達することが好ましい。図２Ｂに示されているように、ソース・ インジェクタ・タブ３７およびドレイン・インジェクタ・タブ３８の全体的な深 さはフェルミ・タブの深さまで達するのが好ましい。インジェクタ・タブ３７お よび３８の底とフェルミ・タブ２２の底との間の間隔距離はチャネル長の半分未 満で、ゼロに近づくことが好ましい。これらの条件のもとでは、インジェクタ領 域３７および３８は約１．５Ｅ１８／ｃｍ３のドーピング濃度を有する。基板接 触子領域３３ｂの深さもフェルミ・タブの深さに近づくようにすることが好まし い。図２ＢのフェルミＦＥＴ６０の残りは、短チャネルが描かれていること以外 は図１のものと同一である。 （定域タブ・フェルミしきい値電界効果型トランジスタ） ここでは図３を参照して、米国出願第０８／０３７，６３６号による定域タブ ・フェルミＦＥＴを説明する。Ｐチャネル・フェルミＦＥＴはＮおよびＰ領域の 導電率型を逆転することによって得られることは当業者には理解できよう。図３ に示されているように、定域タブ・フェルミＦＥＴ２０′は、図１の一様な深さ を有するタブ２２ではなく定域タブ２２′が存在するということを除けば、図１ の高電流フェルミＦＥＴ２０と同様である。インジェクタ・タブおよびインジェ クタ・領域は存在するけれども図示されていない。 図３において、定域タブ２２´は、基板表面２１ａから空間的に隔てられたソ ース領域およびドレイン領域２３、２４の少なくとも一方の下方にそれぞれ第１ の所定の深さＹ１まで達する。定域タブ２２´はまた、基板表面２１ａからチャ ネル領域３６の下方に第２の所定の深さＹ2まで達する。本発明によれば、定域 タブ２２´を形成するのに、Ｙ２はＹ１とは異っており、またＹ1未満であるこ とが好ましい。別の言い方をすれば、タブ２２´と基板２１との間の接合が、ソ ース領域およびドレイン領域２３と２４から離れるように、チャネル下のタブＦ ＥＴ基準によって指図される位置よりも下方に押し下げられ、ソースあるいはド レインの拡散容量が減少する。こうして定域タブ・フェルミＦＥＴが低電圧で動 作することが可能となる。タブ２２´がソース領域２３またはドレイン領域２４ のどちらかの下方に輪郭が描かれるだけだと、非対称的なデバイスが生み出され ることは当業者には理解されよう。しかしながら、ソース領域およびドレイン領 域の下方にタブの輪郭が描かれる対称的なデバイスが好ましく形成される。 第２の所定の深さＹ2は米国特許第５，１９４，９２３号と米国特許第５，３ ６９，２９５号による低容量フェルミＦＥＴ（タブＦＥＴ）の基準に基づいて決 定される。これらの基準は深さＹfおよびＹoを決定し、それらが一緒になって第 ２の所定の深さＹ2を形成するものであって、すでに説明がなされている。 第１の所定の深さ（Ｙ1）は第２の所定の深さＹ2よりも大きくなるように選ば れる。第１の所定の深さも、ゼロ電圧がソース接触子３１とドレイン接触子３２ にそれぞれ印加された際に、第１の所定の深さＹ１とソースおよび（ないし）ド レイン領域の間のタブ領域２２´が空乏化されるように選ばれるのが好ましい。 かくして、Ｙnでラベル付けされた領域全体はゼロのソース・バイアスまたはド レイン・バイアスのもとで全体的に空乏化されるのが好ましい。この基準に基い て、Ｙ1が次式で決定される。 ここでＮsubは基板２１のドーピング濃度、Ｎtubは定域タブ２２′のドーピング 濃度である。 （短チャネルに関する考察） 図１から図３のフェルミＦＥＴの設計では、すべてのチャネル長に対する高電 流かつ低漏れデバイスを生み出すための、フェルミＦＥＴトランジスタのアーキ テクチュアの好ましい設計が説明された。これらのデバイスはすべての回線幅で 好ましく使用される。しかしながら、デバイスが実質的に１ミクロン未満の回線 幅に制限される際には、処理制限および結果として生じる電気的効果から、基本 的なフェルミＦＥＴ基準をなお堅持しながらデバイスを最適化するためにデバイ スのアーキテクチャに変更が必要とされる。たとえば、図１から図３に示されて いるように、ソース領域およびドレイン領域２３、２４はそれぞれ、フェルミ・ タブ２２または２２´内にあり、フェルミ・タブは完全にソース領域およびドレ イン領域を取り囲む。しかしながら、デバイスが１ミクロン未満のチャネル長に 制限される際には、タブ２２の深さを、Ａ．Ｗ．バイナル（Ａlbert Ｗ．Ｖinal ）氏と本発明者による「制限されたタブ・フェルミＦＥＴ」と題された米国特許第 ５，３６７，１８６号によって予測された値よりも浅くする必要がある。またこ の特許は本発明の譲受人に譲渡されており、その開示内容は本明細書の内容の一 部とする。またソースにおけるドレイン誘導障壁低下の寄与が増大するために、 タブ はより浅く作らなければならない。 残念ながら、集積回路製造における現状では、タブの深さを減少させ、それに 応じてソースおよびドレインがタブ内に存在し、完全にタブによって取り囲まれ るようにソースおよびドレインの深さを減少させることは困難である。特に、ソ ースおよびドレインの深さは、ソースおよびドレインが形成された後の製造工程 の余熱、使用されたドーパント種の拡散係数、そして（あるいは）拡散が生成ま たは活性化される際に存在し、または形成される、拡散を強める結晶欠陥の量、 などの他のものによって制限される。 これらの処理制限ゆえに、フェルミ・タブの深さはたまたまソースおよびドレ インの深さに近づく。またフェルミ・タブの深さは、チャネル長が極めて短い、 または拡散の深さが深い場合には、ソース領域およびドレイン領域よりも浅くな ることも可能である。これらの処理条件を考慮に入れて、高性能に対するフェル ミＦＥＴ基準をなお満足しつつ、本発明による短チャネル・フェルミＦＥＴが提 供される。しかしながら、最大性能を維持するには、図１から図３のアーキテク チャを好ましく使用しなければならない。特に、小さな回線幅において最も高い デバイス性能を生み出すために、低い余熱、ゆっくり移動するドーパント、およ び（あるいは）他の処理技術を使用して、ソース領域およびドレイン領域が可能 ならいつでも完全にタブ内に存在するように、取り囲みタブを生成する試みがな されなければならない。 （短チャネル・フェルミＦＥＴの設計） 図４は本発明による短チャネル・Ｎチャネル・フェルミＦＥＴ２０″を示した 図である。Ｐ短チャネル・フェルミＦＥＴはＮおよびＰ領域の導電率型を逆転さ せることによって得られることは当業者には理解できよう。図４に示されている ように、フェルミ・タブ２２″は基板表面２１ａより第１の深さ（Ｙｆ＋Ｙｏ） まで達する。空間的に隔てられたソース領域およびドレイン領域２３、２４はそ れぞれ、領域２３ａと２４ａによって図示されているように、タブ領域の中に位 置する。しかしながら、ソース領域およびドレイン領域２３、２４はさらにそれ ぞれ基板表面２１ａよりタブの深さを越えたところまで広がる。ソース領域およ びドレイン領域２３、２４はさらにまた横方向に基板表面２１ａに沿って、タブ 領域を越えたところまで広がる。 チャネルの深さＹｆとチャネルからのタブの深さＹｏは、ゲート電極がしきい 値電位にあるときに、基板表面から深さＹｆまでのチャネル３６内において基板 表面に垂直な静電場を最小化するように選ばれる。すでに説明されたように、こ れらの深さはまた、半導体基板２１のフェルミ電位の２倍にある電界効果型トラ ンジスタのしきい値電圧を生み出すことができるようにも好ましく選ばれる。こ れらの深さはまた、ゲート電極に電界効果型トランジスタのしきい値電圧を越え る電圧が印加された際に、第２の導電率型のキャリアが深さＹｆから基板表面２ １ａに向かって広がりながら、ソース領域からドレイン領域までチャネル内を流 れることができるようにも選ばれる。キャリアはチャネル領域内を、チャネル内 に反転層を生成することなく基板表面の下をソース領域からドレイン領域まで流 れる。したがって、最適ではないが、図４のデバイスではなお、オフ状態でのデ ート容量がかなり減少するとともに、従来のＭＯＳＦＥＴトランジスタよりかな り高い飽和電流を生成することができる。ドレイン容量は標準的なＭＯＳＦＥＴ デバイスと同様となる。 図４において、ソース領域およびドレイン領域が基板表面に垂直な深さ方向に タブ領域を越えて広がるとともに、基板表面２１ａと平行に横方向にも広がって いることが理解できる。しかしながら、寄生側壁容量(parasitic sidewall capa citance)を減少させるためには、タブ２２″が横方向にソース領域およびドレイ ン領域を越えて広がることが好ましい。その結果、ソース領域およびドレイン領 域はただ深さ方向にタブを通って突き出る形となる。 処理制限によって図４のような短チャネル・フェルミＦＥＴが生み出されると き、基板濃度の調整によってソース（またはドレイン）領域と基板との間の接合 を補償することができる。付加的な接合によって井戸領域の寄生空乏が引き起こ され、これによって図５に示されているような「電荷共有」状態が生じる。電荷 共有によってフェルミ・タブ下の有効な井戸ドーピングが減少する。電荷共有の ために、ソースおよびドレインの空乏領域によってデバイスの有効なタブドーピ ングが減少する。これによってまた、ドレイン電位に対するしきい値感度も増大 する。 このタイプの電荷共有は従来のＭＯＳＦＥＴに見られるよく知られた「短チャ ネル効果」の原因である。フェルミＦＥＴデバイスでは、この効果によって、単 に従来のＭＯＳＦＥＴデバイスにおけるこの現象に一般的に付随するしきい値の 低下だけではなく、サブスレショルドの傾きが低下し、Ｉdss（ゼロゲート電圧 のドレイン電流）がより高いものとなる。 図１によるフェルミＦＥＴには、タブ２２と基板２１との間の接合部の下に空 乏領域が含まれる。基板２１における空乏領域の幅は次式で与えられる。 ここでＶbi＝（ｋＴ／ｑ）・Ｌｎ（Ｎtub／Ｎsub）である。この空乏領域にはイ オン化された原子（＃dep）が含まれる。（＃ｄｅｐ）は空乏面積（ＷsubＬeff ）を（Ｎsub）倍したものに等しい。すなわち（＃dep）は次式で与えられる。 再び図４において、ソース領域およびドレイン領域が（タブ領域を）突き出る 場合には、ソース（ないしドレイン）および基板２１との間の、タブ２２″と基 板２１との間の接合に平行な有限幅を有する接合のために、この有効電荷のいく らかがソース領域およびドレイン領域によって利用される。有効電荷のいくらか は式５のような組み込み接合電位（build-in junction potential）のために失 われる。またさらなる電荷がドレイン領域に印加された電位Ｖdのために失われ る。 タブ２２″下のソース領域およびドレイン領域の浸入が図示されたチャネル長 Ｌoと比較して大きいと仮定すると、そのときはチャネル内の共有電荷＃shareｄ は次式に等しい。 ここでＷsourceおよびＷdrainは次式で定義される。 ここでφｂは次式で与えられる。 ここから、基板濃度が増大すれば有効濃度に対してＶｔにおける最小垂直電界状 態が作り出されることが分かる。ここで有効濃度は次式で与えられる。 共有電荷がＶｄとともに変化するために、同様に図４のように構成されたデバ イスにおいてＶdとともにしきい値がより大きく変化する。このため、一般的に 最適性能は図１または図２と同様なデバイスによって実現される。しかしながら 、極めて短いチャネルが生じるので、ヒ素（arsenic）またはインジウム（indiu m）のような拡散の遅いドーパントが存在したとしても、タブの深さはソース領 域およびドレイン領域が図４のようにタブの深さを越えて広がるのに十分なほど 短くなる。また共有電荷はソース（ないしドレイン）領域の深さＸjのタブの深 さＹf＋Ｙoに対する比の関数であることが見て取れる。 （ソースおよびドレイン拡張領域を有する短チャネル・フェルミＦＥＴ） 図６には本発明による短チャネル・フェルミＦＥＴの第２の実施形態が図示さ れている。トランジスタ２０'''は、ソースおよびドレイン拡張領域２３ｂおよ び２４ｂがそれぞれ基板表面２１ａ側の基板２１内にソース領域およびドレイン 領域２３′、２４′にそれぞれ隣接する様に、しかもチャネル３６内まで広がる ように与えられていること以外、図４のトランジスタ２０″に類似している。 図６に示されているように、ソースおよびドレイン拡張領域２３ｂ、２４ｂは それぞれが、ソース領域およびドレイン領域２３′、２４′の濃度と近似的に同 じ濃度で重くドーピング（Ｎ++）されている。拡張２３ｂ、２４ｂは従来のＭＯ ＳＦＥＴの軽くドーピングされたドレイン構造ほど軽くはドーピングされてはい ないことは理解できよう。むしろ、それらはソース領域およびドレイン領域と同 じドーピング濃度でドーピングされており、漏れを減少させ、飽和電流を改善す ることができる程度に実際的であることが好ましい。 ソースおよびドレイン拡張領域２３ｂ、２４ｂによって前記電荷共有によるド レイン電圧に対する感度が減少する。残念ながら、図６のデバイスは一般的に図 １および図２の十分に囲まれたソース領域およびドレイン領域ほど低い容量を示 さない。ソースおよびドレイン拡張領域２３ｂ、２４ｂの大きさを維持するため 、ソース領域およびドレイン領域そのものに対して使用されるような軽く、速く 移動するドーパントではなく、ヒ素またはインジウムのような重く、遅く移動す るドーパントをソースおよびドレイン拡張領域に対して使用することが好ましい ことは当業者には理解できよう。ソースおよびドレイン拡張領域は拡張領域の横 方向の大きさを決めるための、かつ深いソース（ないしドレイン）拡散を少なく とも式７ＢのＷdrainで定義される深さまで外側に向かって移動させるための、 幅の広いスペーサ４１ａを使用して形成することができる。 短チャネル・フェルミＦＥＴもまたドレイン誘導障壁低下（以下、ＤＩＢＬ( Ｄrain induced barrier lowering)）に従う。フェルミＦＥＴでは、ＤＩＢＬに よって２つの分離した電界が生じる。これらは、ドレイン電極からゲート電極ま での電界であるドレイン電界しきい値低下（ＤＦＴＬ）(Ｄrain Ｆield Ｔhresh old Ｌowering)と、ソース電極に作用するドレイン電界であるドレイン誘導注入 （ＤＩＩ）(Ｄrain Ｉnduced Ｉnjection)である。 これら２つの電界を妨げるものは、(Ｎチャネル・トランジスタを仮定すれば) Ｎ＋：Ｎソース接合の組込み障壁（built-in barrier）と、ゲートおよびソース 電極間の接触電位の違いである。図７にはこれら３つの電界が図示されている。 ゲートおよびドレイン電位の相違によってＤＦＴＬは存在する。ＤＩＩはソース およびドレイン拡散の間に存在する電界である。εg-sはゲートおよびソース電 極の接触電位の相違によるものである。 図８Ａと図８Ｂには、ソース（ないしドレイン）：タブ間接合（Ｎ＋：Ｎまた はＰ+：Ｐ）の振る舞いが図示されている。接合端におけるドーパント勾配が高 いために、キャリアは接合を横切って重くドーピングされた側から軽くドーピン グされた側に向かって拡散する。図８Ａには理想化されたドーピング曲線と、移 動電荷が重くドーピングされた側から軽くドーピングされた側に向かって移動し た後に結果として生じるキャリア曲線が示されている。図８Ｂに示されているよ うに、重くドーピングされた側に結果として生じる空乏領域と軽くドーピングさ れた領域の端にある自由キャリアによって、さらなるキャリアの移動を抑制する 遅延電界が生成される。そのときソースキャリアは、チャネルに到達して伝導電 荷となるために、この電位障壁を乗り越えなければならない。重くドーピングさ れた側と軽くドーピングされた側の間の接合におけるエネルギー障壁は電位Ｖｊ として次式で表される。 しかしながらフェルミＦＥＴでは、タブ：基板間接合の効果のために、チャネル 領域はデバイスがオフになるときに十分に空乏化される。Ｎ+：Ｎ接合のチャネ ル側はこうして固有レベルにおいてドーピングされる。障壁電位を形作る接合を 横切るキャリアは最初に（最低エネルギー状態が有効な）イオン化されたドナー 原子の領域を占拠して、図９に示されたような分布を形成する。フェルミＦＥＴ の障壁電位（Ｖjff）は、含まれるドーピングレベルがもしそうた場合でなかっ たら生成するはずものよりももかなり高い。こうして式９は次式のように修正す ることができる。 ＮチャネルＦＥＴにおいてタブのドーピングレベルを２×１０16と仮定すると 、チャネルが十分に空乏化される事実からエネルギー障壁が０．２２８ｅＶから ０．５９０ｅＶにまで２００％を越えて上昇する。こうした障壁の変化によって 、ＤＩＢＬに対して調整が行われる条件のもとで短チャネルフェルミＦＥＴデバ イスを合理的な漏れの値で構築することが可能になる。 この障壁エネルギーはソース領域における空乏領域とチャネル内での拡大領域 の和に等しい距離に渡って作用する。Ｎ+側の幅を計算するために空乏近似を使 用し、また蓄積領域が２．５デバイ長（ＬＤ）を占拠すると仮定すると、帯電領 域の幅Ｗd+eは次式で表される。 制限がなければ、２から３デバイ長の電子分布は双極子にとっては理に適って いるが、トランジスタの回線幅はより強制的な因子である。タブのドーピングを ｎiと仮定すると、そのとき２．５Ｌdは１０μＭを越える。これは有効なチャネ ル長よりも大きい。障壁電位はその際、有効チャネル幅に渡って印加されなけれ ばならない。このとき次式で与えられる有効電界強度εjffが生み出される。 再び図７から、フェルミＦＥＴの漏れがＤＩＩによって負の影響を受け、εg- s と式１０におけるエネルギー障壁によって正の影響を受けることが見て取れる 。ＤＩＩ電界の強度はＶdおよびＬeffの関数であり、次式で表される。 電界εg-sの強度はゲート電極の底からの距離の関数である。εg-sは界面（イン ターフェース）からの距離が増大するにつれ減少する。またそれは拡散の底、ま たはフェルミ・タブの底において、どちらが浅かろうと最弱となる。こうして、 電界εg-sは次式で与えられる。 ここでＹ（Ｘ）は基板表面２１ａから深さＹf＋Ｙoまでの界面下の深さである。 ドレイン電界がゲート電界と注入障壁（injection barrier）との和を越えると 漏れが大きくなり始める。このことは次式で表される。 式１２、式１３、そして式１４を式１５に代入すると、次式が得られる。 ここで、ＹTはタブの深さＹf＋Ｙoである。不等式を書き換え、ＹTについて解く と、ＸjまたはＸTのいずれかの最大限を特定する、Ｖd、Ｎ+、Ｎpoly、Ｌeff、 およびＴoxに基づく以下の数式が得られる。 ここでＬＤはデバイ長、またＶg-s＝ｋＴ／ｑ・Ｌｎ（Ｎ+Ｎpoly／ｎi 2）はゲー トよびソース電極の間の仕事関数の差である。 式１７を書き換えてソースからタブ境界までの最弱点における、最大の深さＹ Ｔでの全電界を表現することができる。この全電界(Ｆield)は３つの電界成分の 和として次式で与えられる。 εjffおよびεg-sの和がεDIIよりも大きい限り、底漏れはドレインバイアスに よって過度の影響を受けない。しかしながら全電界が負であれば、ゲートバイア スがゼロの電流はドレイン電界のために増大する。この条件によって漏れは、制 御することが一般的により困難な処理誘導変動の強い関数になる。それゆえ、こ の全電界がゼロという状態はさまざまなトランジスタの特性に対するフェルミ・ タブの最大かつ妥当な深さを定義するのに使用することができる。フェルミ・タ ブは可能な限り深くするこが望ましいので、式１７は一般的に短チャネル・トラ ンジスタのフェルミ・タブの最適な深さを定義する。 図１０はタブ：基板間接合の近くのソースのへりにおける全電界を示した図で ある。曲線はタブの深さが１０００Å、１５００Å、２０００Å、および２５０ ０Åである場合を表している。ここでＶd＝３．３Ｖ、Ｔox＝８０Å、Ｎtub＝１ ×１０16、Ｎsub＝５×１０16、Ｎ+＝１×１０20、そしてβ＝０．７２である。 Ｌeffの最小値は各電界強度がゼロを横切るところで引き出される。タブの４つ の深さの各々について、Ｌeffの最小値はそれぞれ０．２８μ、０．４μ、０． ５２μ、そして０．６４μである。図１１は、Ｖdが５．０Ｖまで引き上げられ たこと以外は、図１０と同一条件のもとでの全電界を示した図である。タブの４ つの深さの各々について、Ｌeffの最小値はそれぞれ０．４６μ、０．６５μ、 ０．８４μ、そして１．０μである。 図１２は、Ｖdが２．２Ｖまで引き下げられたこと以外は、図１０と同一条件 のもとでの全電界を示した図である。タブの４つの深さの各々について、Ｌeff の最小値はそれぞれ０．１６μ、０．２４μ、０．３２μ、そして０．３９μで ある。 図１３はタブの深さが１５００Åに固定された場合を示した図である。ここで はＶｄが０．５Ｖづつ段階的に１．５Ｖから５．０Ｖまで変化している。図１４ はタブの深さが１５００Å、Ｖdが３．３Ｖに固定された場合を示した図である 。ゲート酸化物の厚さＴoxは５０Åから２５０Åまで変化している。 （ソースおよびドレイン拡張領域を有する定域タブ・フェルミＦＥＴ） 作図方程式１７（式１７）をＬeffの関数として直に見なさせばほとんど線形 の関係が存在することが分かる。図１５は漏れによる不安定性を引き起こすドレ イン電界のないフェルミ・タブの最大の深さを示した図である。したがって、処 理の複雑さを増せば、フェルミＦＥＴデバイスが短チャネルトランジスタに対し て、拡散容量を増大させることなく生み出される。このデバイスは図１６のソー ス（ないしドレイン）拡張領域に米国出願第０８／０３７，６３６号による定域 タブを組み合わせることによつて生み出される。このデバイスにはこうしてフェ ルミＦＥＴトランジスタのソース領域およびドレイン領域の下に第２のより深い タブ構造が含まれる。 こうして、図１６に示されたように、定域タブ・フェルミＦＥＴにはソースお よびドレイン拡張領域２３ｂ、２４ｂが含まれる。これによって定域タブの利点 が、短チャネルに対するソースおよびドレイン拡張領域の利点と一緒に与えられ る。タブがより深くなれば、たとえソース領域およびドレイン領域の間のタブの 深さよりもソース領域およびドレイン領域が深く広がったとしても、ソース領域 およびドレイン領域の容量が低下する。 以下、図１６に示されたようなソースおよびドレイン拡張領域を有する定域タ ブ・フェルミＦＥＴを製造するための代表的な工程を説明する。一般的に、定域 タブの深い部分はソースおよびドレイン注入工程の際に、タブ基板間接合がソー ス（ないしドレイン）のへりから大きく離れるようなエネルギーにおいて、付加 的な注入（implantation）ステップを行うことによって形成することができる。 こうした注入は「シャドーインプラント」とも呼ばれている。この付加的な注入 は スペーサのエッチチングの後、ソースおよびドレイン注入に先立って行うことが できる。 特に、図１７Ａにおいて、第１の導電率型の一様な深さのタブ２２が第２の導 電率型の半導体基板２１内に形成される。タブ２２は基板２１の表面２１ａより 、基板表面２１ａからの所定の深さＹＴにまで達する。タブ２２は一般的に、マ スクとして電界酸化物６１を使用し、基板表面２１ａから基板内に第１の導電率 型のイオンを注入することによって形成される。タブ２２が形成された後、ゲー ト絶縁層２６およびゲート電極層２８が従来の技術を使用して形成される。 図１７Ｂにおいて、第１の導電率型の第１のイオン６２が基板表面２１ａから 、ソース（またはドレイン）拡張領域２３ｂ、２４ｂに対応する浅い深さまで注 入される。すでに説明されたように、ヒ素やインジウムのような低い移動性を有 する重いイオンが使用される。 図１７Ｃにおいて、第１の導電率型の第２のイオン６３が基板表面２１ａから 、深さＹＴより大きな深さＹ１まで注入される。ゲート２８は第１のイオン６２ のゲート下の基板内への注入をマスクする。こうして、タブ２２および第１のイ オン６２によって非一様な深さを有する定域タブ２２´が形成される。一般的に 、第１のイオン６２は、低い照射量で、しかしタブ２２を形成した注入よりは比 較的高いエネルギーで注入される。 図１７Ｄにおいて、側壁スペーサ４１ａが従来の技術を使用して形成される。 その後で第１の導電率型の第２のイオン６４が基板表面２１ａから注入される。 ゲート２８および側壁スペーサ４１ａは第２のイオンのゲート下の基板内への注 入をマスクする。ソース領域およびドレイン領域２３はこうして基板表面２１ａ からの深さＸiで形成される。ここで第２のイオン６３は一般的に、低い照射量 で、かつタブ２２を形成した注入よりは低いエネルギーで注入される。その後、 従来の処理がトランジスタを完成させるために使用され、トランジスタへの接触 子が形成される。 （短チャネル・フェルミＦＥＴの設計処方） 以上のことを鑑みると、短チャネル・フェルミＦＥＴのパラメータを特定する ために以下の設計処方を使用することができる。この処方は一つの例として与え られるもので、限定するためのものではないことは理解できよう。 ゲート絶縁体の厚さ、素材、および最大動作電圧Ｖdとともに、最小トランジ スタ長も知られいるものと仮定する。さらに、ソースおよびドレイン電極となる 拡散領域の予測された深さも知られていると仮定する。 当業者であればフェルミ・タブのドーパントの最小濃度を選ぶことができる。 この最小濃度は、来るべき製造に使用される装置とすべての問題となる処理ステ ップで期待される制御レベルが与えられれば簡単に制御するこができる。 フェルミ・タブの深さおよび基板のドーピングは、「制限されたタブ・フェル ミＦＥＴ」と題された米国特許第５，３６７，１８６号およびそれに先立つタブ ＦＥＴの特許による長チャネル・デバイスに対して与えられている。フェルミ・ タブの深さは本出願における式１７と式１８または図１０から図１２、および図 １５によって修正される。 結果として生じるタブの最大の深さが予測されたソースおよびドレインの深さ よりも大きい場合、トランジスタはすべての先行するタブＦＥＴに係る特許に従 って構築しなければならない。トランジスタの拘束条件によって拡散に比してタ ブが浅くなる場合、(本出願における図６に示されたような)ドレイン拡張、定域 タブ構造、あるいは（本出願における図１６に示されたように）そのどちらも使 用することの望ましさに関して決定がなされなければならない。 ドレインの深さがタブの深さを越え、かつ拡張または定域タブのアーキテクチ ャのために処理の複雑さが増すことが許されない場合、そのときは基板濃度を本 出願における式８に従って変更しなければならない。 本図面および本明細書において、本発明の好ましい実施の一般形態が開示され てきた。そこには特定の用語が使用されてきたが、それらは一般的かつ記述的な 意味合いにおいてのみ使用されているもので、なんら限定を意図するものではな い。本発明のおよぶ範囲は以下に述べられる請求の範囲によって明確にされる。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＥ，Ｅ Ｓ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ

Claims (1)

  1. 【特許請求の範囲】 １． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、該基板表面より第１の深さに達 する、第２の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第１の深さを越えて広がる、 前記第２の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記第１および前記第２の深さの少なくとも一方が、前記基板表面から前記第 ２の深へと前記基板表面に垂直な静電界を最小化するように選ばれたことを特徴 とする電界効果型トランジスタ。 ２． 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方向 に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項１に記 載の電界効果型トランジスタ。 ３． 前記トランジスタはさらに、前記半導体基板表面側の該基板内に前記ソ ース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領域を 備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項１に記載の 電界効果型トランジスタ。 ４． 前記トランジスタはさらに、該半導体基板内であってその表面側に前記 ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡張 領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項２に記 載の電界効果型トランジスタ。 ５． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第２の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、該基板表面より第１の深さに達する、前記第２の 導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソースおよび前記ドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記空間的に隔たったソース領域およびドレイン領域は前記基板内に前記第１ の深さを越えて広がり、 前記第１および前記第２の深さの少なくとも一方が、前記基板表面から前記第 ２の深さへと前記基板表面に垂直な静電界を最小化するように選ばれたことを特 徴とする電界効果型トランジスタ。 ６． 前記トランジスタはさらに、該半導体基板内であってその表面側に前記 ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソース 拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項５に記載の 電界効果型トランジスタ。 ７． 前記トランジスタはさらに、該半導体基板内であってその表面側に前記 ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡張 領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項６に記 載の電界効果型トランジスタ。 ８． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第１の深さに 達する、第２の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第１の深さを越えて広がる、 前記第２の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記第１および前記第２の深さの少なくとも一方が、前記基板のフェルミ電位 の２倍となる、前記トランジスタのしきい値電圧を生み出すように選ばれたこと を特徴とする電界効果型トランジスタ。 ９． 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方向 に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項８に記 載の電界効果型トランジスタ。 １０． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領 域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項８に記載の 電界効果型トランジスタ。 １１． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項１０に 記載の電界効果型トランジスタ。 １２． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第２の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、前記基板表面より第１の深さに達する、前記第２ の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記空間的に隔たったソース領域およびドレイン領域は、前記基板内に前記第 １の深さを越えて広がり、 前記第１および前記第２の深さの少なくとも一方が、前記基板のフェルミ電位 の２倍となる、前記トランジスタのしきい値電圧を生み出すように選ばれたこと を特徴とする電界効果型トランジスタ。 １３． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソー ス拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項１２に記載 の電界効果型トランジスタ。 １４． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項１３に 記載の電界効果型トランジスタ。 １５． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第１の深さに 達する、第２の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第１の深さを越えて広がる、 前記第２の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記第１の深さは、前記トランジスタのしきい値電圧が前記ゲート電極に印加 された際に、前記第２の導電率型のキャリアが前記チャネル内を、前記第２の深 さで、前記ソース領域から前記ドレイン領域へと流れることができるように選ば れたことを特徴とする電界効果型トランジスタ。 １６． 前記第１の深さはさらに、前記トランジスタのしきい値電圧を越える 電圧が前記ゲート電極に印加された際に、前記第２の導電率型の前記キャリアが 前記チャネル内を、前記第２の深さから前記基板表面に向かって広がりながら、 前記ソース領域から前記ドレイン領域へと流れることができるように選ばれたこ とを特徴とする請求項１５に記載の電界効果型トランジスタ。 １７． 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方 向に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項１５ に記載の電界効果型トランジスタ。 １８． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領 域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項１５に記載 の電界効果型トランジスタ。 １９． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項１８に 記載の電界効果型トランジスタ。 ２０． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第２の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、前記基板表面より第１の深さに達する、前記第２ の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記空間的に隔たったソース領域およびドレイン領域は、前記基板内に前記第 １の深さを越えて広がり、 前記第１の深さは、前記トランジスタのしきい値電圧が前記ゲート電極に印加 された際に、前記第２の導電率型のキャリアが、前記チャネル内を前記第２の深 さで前記ソース領域から前記ドレイン領域へと流れることができるように選ばれ たことを特徴とする電界効果型トランジスタ。 ２１． 前記第１の深さはさらに、前記トランジスタのしきい値電圧を越える 電圧が前記ゲート電極に印加された際に、前記第２の導電率型の前記キャリアが 、前記チャネル内を前記第２の深さから前記基板表面に向かって広がりながら前 記ソース領域から前記ドレイン領域へと流れることができるように選ばれたこと を特徴とする請求項１５に記載の電界効果型トランジスタ。 ２２． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソー ス拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項２０に記載 の電界効果型トランジスタ。 ２３． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項２２に 記載の電界効果型トランジスタ。 ２４． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第１の深さに 達する、第２の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第１の深さを越えて広がる、 前記第２の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記第１の深さは、前記トランジスタのしきい値電圧が前記ゲート電極に印加 された際に、前記第２の導電率型のキャリアが、前記チャネル内かつ前記基板表 面の下を該チャネル内に反転層を生成させることなく前記ソース領域から前記ド レイン領域へと流れることができるように選ばれたことを特徴とする電界効果型 トランジスタ。 ２５． 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方 向に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項２４ に記載の電界効果型トランジスタ。 ２６． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領 域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項２４に記載 の電界効果型トランジスタ。 ２７． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項２６に 記載の電界効果型トランジスタ。 ２８． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第２の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、前記基板表面より第１の深さに達する、前記第２ の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極とを備えた電界効果型のトランジス タであって、 前記空間的に隔たったソース領域およびドレイン領域は、前記基板内に前記第 １の深さを越えて広がり、 前記第１および第２の深さの少なくとも一方が、前記トランジスタのしきい値 電圧が前記ゲート電極に印加された際に、前記第２の導電率型のキャリアが、前 記チャネル内かつ前記基板表面の下を該チャネル内に反転層を生成させることな く前記ソース領域から前記ドレイン領域へと流れることができるように選ばれた ことを特徴とする電界効果型トランジスタ。 ２９． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソー ス拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項２８に記載 の電界効果型トランジスタ。 ３０． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項２９に 記載の電界効果型トランジスタ。 ３１． ケルビン温度Ｔにおける固有キャリア濃度ｎiと、誘電率εsとを有す る、第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第１の深さＹT に達する、第２の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第１の深さを越えて広がり、 かつドーピング濃度Ｎ+においてドーピングされた、前記第２の導電率型の空間 的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、有効チャネル長Ｌeffを有するとともに前記基板表面より前記第１の深 さよりも小さい第２の深さに達する、前記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在し、厚さＴoxと誘電率εsとを有するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記ゲート電極は、ドーピング濃度Ｎpolyにおいてドーピングされた前記第１ の導電率型のポリシリコン層を含み、 ｑを１．６×１０-19クーロン、ｋを１．３８×１０-23ジュール／ケルビン温 度とし、Ｖg-sを（ｋＴ／ｑ）・Ｌｎ（Ｎ+Ｎpoly／ｎi 2）に等しい、前記ゲート およびソース電極の間の仕事関数の差とし、Ｖjffを（ｋＴ／ｑ）・Ｌｎ（Ｎ+ｎi ）に等しいフェルミＦＥＴの障壁電位とし、Ｖdを前記ドレイン電極に印加され る電圧としたとき、前記第１の深さＹTは、 で与えられる値以下であることを特徴とする電界効果型トランジスタ。 ３２． ｑを１．６×１０-19クーロン、ｋを１．３８×１０-23ジュール／ケ ルビン温度とし、Ｖg-sを（ｋＴ／ｑ）・Ｌｎ（Ｎ+Ｎpoly／ｎi 2）に等しい、前 記ゲートおよびソース電極の間の仕事関数の差とし、Ｖjffを（ｋＴ／ｑ）・Ｌ ｎ（Ｎ+／ｎi）に等しいフェルミＦＥＴの障壁電位とし、Ｖdを前記ドレイン電 極に印加される電圧としたとき、前記第１の深さＹTが、 で与えられる値に等しいことを特徴とする請求項３１に記載の電界効果型トラン ジスタ。 ３３． 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方 向に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項３１ に記載の電界効果型トランジスタ。 ３４． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領 域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項３１に記載 の電界効果型トランジスタ。 ３５． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項３４に 記載の電界効果型トランジスタ。 ３６． ケルビン温度Ｔにおける固有キャリア濃度ｎiと、誘電率εsとを有す る、第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第２の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、前記基板表面より前記第１の深さに達する、前記 第２の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、有効チャネル長Ｌeffを有するとともに前記基板表面より前記第１の深 さよりも小さい第２の深さに達する、前記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在し、厚さＴoxと誘電率εsとを有するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極とを備えた電界効果型のトランジス タであって、 前記空間的に隔たったソース領域およびドレイン領域は、前記基板内に前記第 １の深さを越えて広がるとともにドーピング濃度Ｎ+においてドーピングされ、 ｑを１．６×１０-19クーロン、ｋを１．３８×１０-23ジュール／ケルビン温 度とし、Ｖg-sを（ｋＴ／ｑ）・Ｌｎ（Ｎ+Ｎpoly／ｎi 2）に等しい、前記ゲート およびソース電極の間の仕事関数の差とし、Ｖjffを（ｋＴ／ｑ）・Ｌｎ（Ｎ+／ ｎi）と等しいフェルミＦＥＴの障壁電位とし、Ｖdを前記ドレイン電極に印加さ れる電圧としたとき、前記第１の深さＹTが、 で与えられる値以下であることを特徴とする電界効果型トランジスタ。 ３７． ｑを１．６×１０-19クーロン、ｋを１．３８×１０-23ジュール／ケ ルビン温度とし、Ｖg-sを（ｋＴ／ｑ）・Ｌｎ（Ｎ+Ｎpoly／ｎi 2）に等しい、前 記ゲートおよびソース電極の間の仕事関数の差とし、Ｖjffを（ｋＴ／ｑ）・Ｌ ｎ（Ｎ+／ｎi）に等しいフェルミＦＥＴの障壁電位とし、Ｖdを前記ドレイン電 極に印加される電圧としたとき、前記第１の深さＹTは、 で与えられる値に等しいことを特徴とする請求項３６に記載の電界効果型トラン ジスタ。 ３８． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソー ス拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項３６に記載 の電界効果型トランジスタ。 ３９． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項３８に 記載の電界効果型トランジスタ。 ４０． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第１の深さに 達する、第２の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第１の深さを越えて広がる、 前記第２の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と、 該半導体基板内であってその表面側に前記ソース領域に隣接するように存在し 、前記チャネル内まで広がるソース拡張領域と を備え、 前記ソース領域および前記ソース拡張領域が、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする電界効果型トラン ジスタ。 ４１． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項４０に 記載の電界効果型トランジスタ。 ４２． 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方 向に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項４０ に記載の電界効果型トランジスタ。 ４３． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第２の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、前記基板表面より第１の深さに達する、前記第２ の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と、 該半導体基板内であってその表面側に前記ソース領域に隣接するように存在し 、前記ドレイン領域に向かって広がるソース拡張領域と を備え、 前記空間的に隔たったソース領域およびドレイン領域は前記基板内に前記第１ の深さを越えて広がり、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされ前記第２の導電率型であることを特徴とする電界効果型トランジ スタ。 ４４． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項４３に 記載の電界効果型トランジスタ。 ４５． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在する、第２の導電率型のタブ領域と 、 前記タブ領域内に位置する、前記第２の導電率型の空間的に隔たったソース領 域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より広がる、前記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と、 該半導体基板内であってその表面側に前記ソース領域に隣接するように存在し 、前記チャネル内まで広がるソース拡張領域と を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする電界効果型トラン ジスタ。 ４６． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項４５に 記載の電界効果型トランジスタ。 ４７． 前記タブ領域は非一様な深さを有することを特徴とする請求項４５に 記載の電界効果型トランジスタ。 ４８． 前記タブ領域は、前記基板表面より前記空間的に隔たったソース領域 およびドレイン領域の少なくとも一方の下で第１の所定の深さに達し、かつ、前 記基板表面より前記チャネルの下で前記第１の所定の深さより小さな第２の所定 の深さに達することをを特徴とする請求項４５に記載の電界効果型トランジスタ 。 ４９． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第２の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在する、前記第２の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より広がる、前記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と、 該半導体基板内であってその表面側に前記ソース領域に隣接するように存在し 、前記ドレイン領域に向かって広がるソース拡張領域と を備えた電界効果型のトランジスタであって、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする電界効果型トラン ジスタ。 ５０． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項４９に 記載の電界効果型トランジスタ。 ５１． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第１の深さに 達する、第２の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第１の深さを越えて広がる、 前記第２の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さより小さな第２の深さに達する、前記 第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記第１の深さは、前記トランジスタのしきい値電圧が前記ゲート電極に印加 された際に、前記第２の導電率型のキャリアが前記チャネル内を前記ドレイン領 域に向かって、前記第２の深さで、前記ソース領域から前記ドレイン領域へと流 れ始めるように選ばれたことを特徴とする電界効果型トランジスタ。 ５２． 前記第１の深さはさらに、前記トランジスタのしきい値電圧を越える 電圧が前記ゲート電極に印加された際に、前記第２の導電率型の前記キャリアが 前記チャネル内を、前記第２の深さから前記基板表面に向かって広がりながら、 前記ソース領域から前記ドレイン領域へと流れることができるように選ばれたこ とを特徴とする請求項５１に記載の電界効果型トランジスタ。 ５３． 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方 向に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項５１ に記載の電界効果型トランジスタ。 ５４． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領 域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項５１に記載 の電界効果型トランジスタ。 ５５． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内へと広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項５４に 記載の電界効果型トランジスタ。 ５６． 第１の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第２の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、該基板表面より第１の深さに達する、前記第２の 導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第１の深さよりも小さい第２の深さに達する、前 記第２の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソースおよび前記ドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記空間的に隔たったソース領域およびドレイン領域は、前記基板内に前記第 １の深さを越えて広がり、 前記第１の深さは、前記トランジスタのしきい値電圧が前記ゲート電極に印加 された際に、前記第２の導電率型のキャリアが前記チャネル内を前記ソース領域 から前記ドレイン領域へと、前記第２の深さで、流れ始めるように選ばれたこと を特徴とする電界効果型トランジスタ。 ５７． 前記第１の深さはさらに、前記トランジスタのしきい値電圧を越える 電圧が前記ゲート電極に印加された際に、前記第２の導電率型の前記キャリアが 前記チャネル内を、前記第２の深さから前記基板表面に向かって広がりながら、 前記ソース領域から前記ドレイン領域へと流れることができるように選ばれたこ とを特徴とする請求項５１に記載の電界効果型トランジスタ。 ５８． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソー ス拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第２の導電率型であることを特徴とする請求項５６に記載 の電界効果型トランジスタ。 ５９． 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第２の導電率型であることを特徴とする請求項５８に 記載の電界効果型トランジスタ。
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