JPH11510312A - 短チャネル・フェルミしきい値電界効果型トランジスタ - Google Patents

短チャネル・フェルミしきい値電界効果型トランジスタ

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Abstract

(57)【要約】 本発明が提供するフェルミしきい値電界効果型トランジスタは、フェルミ・タブをその深さの方向に越えて広がり、またそのフェルミ・タブを横方向にも越えて広がる、空間的に隔たったソース領域およびドレイン領域を有する。それと基板との接合を補償するために、基板領域のドーピング密度を増大させて共有電荷の効果を打ち消す。さらに、ソース領域およびドレイン領域が近接することによってドレイン電場による電位漏れが生じるが、これはタブの最大深さを、低容量フェルミFETおよび定域フェルミFETと同様に、フェルミFET基準をなお満足させながら減らすことによって補償することができる。タブの深さはタブの最大深さ以下に維持される。短チャネル効果も、基板内にソース領域およびドレイン領域に隣接するように存在し、チャネル領域内まで広がるソースおよびドレイン拡張領域を設けることによって減少させることができる。このソースおよびドレイン拡張領域はソース領域およびドレイン領域と同じドーピング濃度でドーピングされる。こうして提供されるフェルミFETは特に小さな回線幅に適する。

Description

【発明の詳細な説明】 短チャネル・フェルミしきい値電界効果型トランジスタ 関連出願のクロス・リファレンス 本願は1994年12月7日に提出された米国特許出願第08/351,64 3号の一部継続出願である。米国特許出願第08/351,643号はまた、現 在、米国特許第5,374,836号となっている1993年2月23日に提出 された米国特許出願第08/037,636号の一部継続出願である。また米国 特許出願第08/037,636号は、現在、米国特許第5,369,295号 となっている1992年11月18日に提出された米国同時係属出願第07/9 77,689号の一部継続出願である。そして米国出願第07/977,689 号は、現在、米国特許第5,194,923号となっている1992年1月28 日に提出された米国特許出願第07/826,939号の継続出願である。これ らの出願のすべての開示内容を、引用することにより、本明細書の内容の一部と する。 発明の分野 本発明は電界効果型トランジスタ(field effect transistor)、特に集積回路 電界効果型トランジスタに関する。 発明の背景 電界効果型トランジスタ(FET)は、論理デバイス、メモリデバイス、およ びマイクロプロセッサなどのような大規模集積回路(VLSI)や超大規模集積 回路(ULSI)への適用における支配的な実用デバイスとなっている。その理 由として、集積回路型FETはその性質から高インピーダンス、高密度、低電力 デバイスであるからである。多くの研究および開発活動では、FETのスピード および集積密度を改善すること、そしてその電力消費を減少させることが焦点と なっている。 高速かつ高性能の電界効果型トランジスタは、ともに「フェルミしきい値電界 効果型トランジスタ(Fermi Threshold Field Effect Transistor)」と題さ れたA.W.バイナル(Albert W.Vinal)による米国特許第4,984,0 43号および第4,990,974号に開示されている。これらの特許はいずれ も本発明の譲受人に譲渡されている。前記特許には、デバイスのしいき値電圧を 半導体物質のフェルミ電位の2倍に設定することによって反転が必要とされない 拡大モードで作動する金属酸化物電界効果型トランジスタ(MOSFET(metal oxide semiconductor field effect transistor))が記述されている。当業者 にはよく知られているように、フェルミ電位とは、半導体物質のエネルギー状態 が一つの電子によって占拠される確率が1/2となるような電位として定義され る。上記バイナルの特許明細書に記述されているように、しきい値電圧がフェル ミ電位の2倍に設定されるとき、酸化物の厚さ、チャネル長、ドレイン電圧、お よび基板ドーピングに対する、しきい値電圧の依存性が消滅する。さらに、しき い値電圧がフェルミ電位の2倍に設定されるとき、酸化物とチャネルとの間の基 板表面における垂直方向の電界が最小となり、実際には実質上ゼロとなる。その 結果、チャネル内のキャリア移動性は最大となり、熱電子効果が大きく減少した 高速デバイスが実現される。デバイス性能は実質上、デバイスの大きさには依存 しない。 フェルミしきい値FETはすでに知られているフェルミFETデバイスと比較 して大きな改善であったにもかかわらず、フェルミFETの静電容量を低減させ る必要が存在した。こうしたことから、ともに「ゲートおよび拡散容量の減少し た、フェルミしきい値電界効果型トランジスタ(Fermi Threshold Field Eff ect Transistor With Reduced Gate and Difffusion Capacitance)」と題 されたバイナル(Albert W.Vinal)氏による米国特許第5,194,923 号および第5,369,29 5号において、伝導キャリアが、キャリアの伝導性を維持するために半導体表面 において生成されるべき反転層が必要とされることなく、ゲート下の基板の所定 の深さでチャネル内を流れることができる、フェルミFETが開示されている。 したがって、チャネル電荷の平均的な深さではゲート静電容量の一部として基板 の誘電率を含ませる必要がある。その結果、ゲート容量は実質的に減少する。 前記米国特許第5,194,923号および第5,369,295号に記述さ れているように、低静電容量フェルミFETは、所定の深さと、基板とは反対の 導電率型でドレインおよびソースと同一の導電率型を有するフェルミ・タブ領域 を使用することにより望ましく実現される。このフェルミ・タブは基板表面から 所定の深さに達し、ドレインおよびソース拡散はフェルミ・タブ境界内のフェル ミ・タブ内に形成される。このフェルミ・タブによって、ソース、ドレイン、チ ャネル、およびフェルミ・タブがすべて、異ったドーピング濃度でドーピングさ れた同一の導電率型を有する単接合トランジスタ(unijunction transistor)が 形成される。このようにして低静電容量フェルミFETが提供される。フェルミ ・タブを含む低静電容量フェルミFETをここでは「低容量フェルミFET」また は「タブFET(Tub-FET)」と呼ぶことにする。 フェルミFETおよび低容量フェルミFETはすでに知られているFETデバ イスと比較して大きな改善であるにもかかわらず、単位チャネル幅当たりの電流 を増大させるためのさらなる必要性が存在する。当業者にはよく知られているよ うに、より高い電流のフェルミFETデバイスによれば、大きな集積密度、そし て(あるいは)論理回路、メモリ、マイクロプロセッサ、および他の集積回路デ バイスにおけるもっと大きな速度が実現される。これに関して、「高電流フェル ミFET」と題された、バイナル(Albert W.Vinal)氏および本発明者への 米国特許第5,374,836号には、フェルミ・タブ領域およびソース領域と 同一の導電率型の、ソース領域に隣接するとともにドレイン領域と対向する、イ ンジ ェクタ(injector)領域を含むフェルミFETが記述されている。このインジェ クタ領域は、フェルミ・タブの比較的低いドーピング濃度とソースの比較的高い ドーピング濃度との中間にあるドーピングレベルで好ましくドーピングされる。 このインジェクタ領域によってチャネル内に注入されたキャリアの深さが制御さ れるとともに、チャネル内にキャリアをゲート下の所定の深さにまで注入するこ とが強化される。米国特許第5,374,836号によるトランジスタをここで は「高電流フェルミFET」と呼ぶことにする。 ソース・インジェクタ領域はソース領域を囲むソース・インジェクタ・タブ領 域であることが好ましい。ドレイン・インジェクタ・タブ領域も提供することが できる。ソース・インジェクタ領域に隣接するところからフェルミFETのゲー ト電極に隣接ところまで達するゲート側壁スペーサーも、ピンチオフ電圧を低下 させ、かつ、フェルミFETの飽和電流を増大させるために提供することが可能 である。基板と同一の導電率型にある底漏れ制御領域(bottom leakage control region)もまた提供することができる。 フェルミFET、低容量フェルミFET、および高電流フェルミFETはすで に知られているFETデバイスと比較して大きな改善であるにもかかわらず、低 電圧での動作を改善するさらなる必要が存在する。当業者にはよく知られている ように、現在のところ、一般的に5ボルト、3ボルト、1ボルト、あるいはそれ 以下の電源電圧で動作する、低電力の携帯用かつ(ないし)バッテリ電源用デバ イスに大きな関心が寄せられている。 ある与えられたチャネル長に対して、動作電圧を低下させれば横方向の電界が 線形的にドロップする。非常に低い電圧では、横方向の電界があまりに低く、チ ャネル内のキャリアが飽和速度に達することが妨げられる。この結果、有効ドレ イン電流が険しくドロップする。このドレイン電流のドロップによって、ある与 えられたチャネルに対して使用可能な回路速度を得るための動作電圧の低下が効 果的に制限される。 低電圧におけるタブFETの動作を改善するため、「定域タブ・フェルミしき い値電界効果型トランジスタおよびその製造方法(Contored-Tub Fermi-Thre shold Field Effect Transistor and Method of Forming Same)」と題さ れた本発明者による米国出願第08/351,643号には、非一様なタブの深 さを有する定域フェルミ・タブ領域を含むフェルミFETが記述されている。特 に、フェルミ・タブはチャネル領域の下よりもソースおよび(ないし)ドレイン の下の方が深くなっている。こうして、タブ基板間接合はチャネル領域の下より もソースおよび(ないし)ドレインの下の方が深い。拡散容量はそれによって一 様なタブ深さを有するフェルミ・タブと比較して減少し、その結果、高い飽和電 流が低電圧において生成される。 特に、米国出願第08/351,643号による定域タブ・フェルミしきい値 電界効果型トランジスタは第1の導電率型の半導体基板と、半導体基板表面側の その半導体基板内に第2の導電率型の空間的に隔てられたソースおよびドレイン 領域を有する。第2の導電率型のチャネル領域も、空間的に隔てられたソースお よびドレイン領域の間の半導体基板表面側のその半導体基板内に形成される。第 2の導電率型のタブ領域も半導体基板表面側のその半導体基板内に含まれる。タ ブ領域は、基板表面より空間的に隔てられたソースおよびドレイン領域のすくな くとも一方の下に第1の所定の深さまで達し、基板表面よりチャネル領域の下に 第2の所定の深さまで達する。第2の所定の深さは第1の所定の深さよりも小さ い。ゲート絶縁層および、ソース、ドレインおよびゲート接触子(コンタクト) も含まれる。基板接触子も含ませることができる。 第2の所定の深さ、すなわちチャネルに隣接する定域タブの深さ、は前記米国 特許第5,194,923号および第5,369,295号に定義されているよ うなフェルミFET基準を満足することができるように選ばれる。特に、第2の 所定の深さは、ゲート電極がアース電位にあるときに、チャネル底において基板 表面に垂直な静電界がゼロになるように選ばれる。第2の所定の深さも、半導体 基板のフェルミ電位の2倍となった電界効果型トランジスタのしきい値電圧を生 成するように選ばれる。第1の所定の深さ、すなわちソースおよび(ないし)ド レインに隣接する定域タブの深さは、ソースおよび(ないし)ドレイン接触子に ゼロのバイアスが印加された際に、ソースおよび(ないし)ドレイン下のタブ領 域を空乏化するように好ましく選ばれる。 超小型電子技術の状態が進展したため、製作できる回線幅は実質的に1ミクロ ン未満にまで減少している。回線幅(linewidth)がこのように減少したことに よって、現在の加工処理技術によれば、チャネル長が実質的に1ミクロン未満、 一般的に1/2ミクロン未満であるところの「短チャネル」FETが生み出され ている。 米国特許第5,194,923号および米国特許第5,369,295号の低 容量フェルミFET、米国特許第5,374,836号の高電流フェルミFET 、および米国出願第08/351,643号の定域タブ・フェルミFETは低電 圧において高い性能を有する短チャネルFETを提供するために使用することが 可能である。しかしながら、回線幅が減少するにつれ、処理上の制限(processin g limitation)によってFETを製作する際に到達可能な大きさおよび電導性が 制限されることがあることは当業者であれば認識できよう。このため、回線幅が 減少した場合、処理状態によってはフェルミFETトランジスタを再最適化して これらの処理制限に適応させることが要求されることもある。 発明の概要 以上の説明から、本発明の目的は、改良されたフェルミしきい値電界効果型ト ランジスタ(フェルミFET)を提供することにある。 本発明の他の目的は、短い回線幅に係る処理制限に対して最適化されたフェル ミFETを提供することにある。 本発明によるこれらの目的および他の目的は、フェルミ・タブをその深さ方向 に越えて広がり、かつフェルミ・タブをその横方向にも越えて広がる、空間的に 隔たったソース領域およびドレイン領域を有する、フェルミFETによって提供 される。ソース領域およびドレイン領域がタブを越えて広がるために、基板との 接合が形成され、電荷共有状態が生じる。この状態を補償するためには、基板の ドーピングを増大させなければならない。ソース領域およびドレイン領域が非常 に小さく離れているために、望ましくタブの深さが減る。この結果、ゲート電極 がしきい値電位にあるときには、酸化物と基板との間の界面において基板に垂直 な静電界に変化が生じる。典型的な長チャネル・フェルミFETトランジスタで は、この電界は基本的にゼロである。短チャネル・デバイスでは、この電界はM OSFETトランジスタよりもかなり低いが、長チャネル・フェルミFETトラ ンジスタよりはいくぶん高い。 特に、本発明による短チャネル・フェルミFETトランジスタは、第1の導電 率型の半導体基板と、半導体基板表面側の基板内に存在し、基板表面より第1の 深さまで達する、第2の導電率型のタブ領域とを有する。またこの短チャネル・ フェルミFETトランジスタは、タブ領域内に存在する、第2の導電率型の空間 的に隔たったソース領域およびドレイン領域も含む。この空間的に隔たったソー ス領域およびドレイン領域は基板表面より第1の深さを越えて広がり、さらに横 方向に互いから離れて、タブ領域を越えて広がる。 空間的に隔たったソース領域およびドレイン領域の間のタブ領域内に存在し、 基板表面より前記第1の深さよりも小さい第2の深さまで達する、第2の導電率 型のチャネル領域も含まれる。第1および第2の深さの少なくとも一方は、ゲー ト電極がしきい値電位にあるときに、基板表面に垂直な静電界を、基板表面から 第2の深さまでの間で最小化するように選ばれる。たとえば、従来のMOSFE Tにおいて静電界が105V/cmよりも大きいのに対して、短チャネル・フェ ルミFETでは104V/cmの大きさの静電界を生成することが可能である。 これとは対照的に、米国特許第5,194,923号および米国特許第5,36 9,295号によるタブFETは103V/cmよりも小さい(またそれよりも かなり小さくなることがしばしば起こる)静電界を生成することができる。これ は従来のMOSFETに比較すれば基本的にゼロである。第1および第2の深さ は、半導体基板のフェルミ電位の2倍となる電界効果型トランジスタのしきい値 電圧を生成するように選ぶことができ、さらに、しきい値電圧がゲート電極に印 加された際に、第2の導電率型のキャリアがチャネル内を、第2の深さで、ソー ス領域からドレイン領域まで流れるようにすることができ、また、しきい値電圧 を越える電圧がゲート電極に印加された際には、チャネル内に反転層を生成させ ることなく、第2の深さから基板表面に向かって広がりながら流れることができ るように選ぶこともできる。トランジスタはさらにゲート絶縁層と、ソース、ド レイン、およびゲート接触子も含む。基板接触子も含むことができる。 短チャネル・フェルミFETは、タブ領域が空間的に隔たったソース領域およ びドレイン領域の間に広がり、そして基板表面より第1の深さまで達する、タブ FETと見なすこともできる。そのソース領域およびドレイン領域は基板内に第 1の深さを越えて広がる。 ソース領域およびドレイン領域がタブの深さを越えて広がるときには、電荷共 有や他の短チャネル効果が発生し、サブスレショルドの傾きの低下やより高いド レイン漏れ電流をもたらす。これらの効果を減少させるため、タブの深さはタブ の最大深さ以下に維持される。タブの最大深さは次式で与えられる。 ここで、Vg-sはゲートおよびソース電極間の仕事関数の差、Leffは有効チャネ ル長、LDはデバイ長、Vdはドレイン電圧、VjffはフェルミFETの障壁電位 、εsは基板の誘電率、εiはゲート絶縁層の誘電率、そしてToxはゲート絶縁層 の厚さを表す。ゲートおよびソース電極間の仕事関数の差Vg-sはVg-s=(kT /q)・Ln(N+poly/ni 2)で与えられる。ここでN+はソースのドーピ ング濃度、Npolyはポリシリコンゲートのドーピング濃度、niはケルビン温度 Tにおける基板の固有キャリア濃度、またq=1.6×10-19クーロン、k= 1.38×10-23ジュール/ケルビン温度である。フェルミFETの障壁電位 VjffはVjff=(kT/q)・Ln(N+/ni)で与えられる。 短チャネル効果も、ソースおよびドレイン拡張領域を半導体基板表面側の基板 内にソース領域およびドレイン領域にそれぞれ隣接するように、そしてチャネル 内まで広がるように設けることによって減らすことができる。従来のFETで使 用される「軽くドーピングされたドレイン」技術とは対照的に、ソースおよびド レイン拡張領域はソース領域およびドレイン領域それ自身とほぼ同じドーピング 濃度でドーピングされた第2の導電率型である。ソースおよびドレイン拡張領域 によって、電荷共有効果のためにドレイン電圧の感度が減少する。ソースおよび ドレイン拡張領域を定域タブ・フェルミFETに使用して短チャネル効果を減ら すこともできる。このため、このフェルミFETは特に小さな回線幅にとって適 当である。 図面の簡単な説明 図1は米国特許出願第08/037,636号によるNチャネル高電流フェル ミFETの断面図である。 図2Aは米国特許第5,374,836号による短チャネル低漏れ電流フェル ミFETの第1の実施形態を示した断面図である。 図2Bは米国特許第5,374,836号による短チャネル低漏れ電流フェル ミFETの第2の実施形態を示した断面図である。 図3は米国特許出願第08/037,636号によるNチャネル定域タブ・フ ェルミFETの断面図である。 図4は本発明によるNチャネル短チャネル・フェルミFETの断面図である。 図5は図4に示されたトランジスタにおける電荷共有状態を示した断面図であ る。 図6は本発明によるNチャネル短チャネル・フェルミFETの第2の実施形態 を示した断面図である。 図7は図4に示された短チャネル電界効果型トランジスタ内の、デバイスがオ フ状態にあるときの電界を示した断面図である。 図8Aおよび図8BはN+:N-間接合における理想化されたドーピング曲線と キャリア曲線をそれぞれグラフ的に示した図である。 図9はソース領域とフェルミ・タブとの間のタブFETのN+:N−間接合を グラフ的に示した図である。 図10から図12はタブの深さと他のデバイス・パラメータとのさまざまな組 み合わせについて、有効チャネル長に対する複合電界強度をグラフ的に示した図 である。 図13はさまざまなドレイン電圧ついて、タブの深さに対する複合障壁電界を グラフ的に示した図である。 図14はゲート酸化物のさまざまな厚さついて、タブの深さに対する複合障壁 電界をグラフ的に示した図である。 図15はさまざまなドレイン電圧ついて、チャネル長に対するフェルミ・タブ の最大深さをグラフ的に示した図である。 図16は本発明による、ソースおよびドレイン拡張領域を含む定域タブ・フェ ルミFETの断面図である。 図17Aから図17Dは中間製作ステップにおける図16に示されたフェルミ FETの断面図である。 詳細な説明 以下、図面を参照して本発明の好ましい実施の形態をより詳細に説明する。本 発明は、しかしながら、多くの形態において実施することが可能であり、以下に 記述される実施形態に限定されるものではない。むしろ、これらの実施形態は開 示を周到かつ徹底したものとし、当業者に向けて本発明の範囲を十分に明らかに すべく提供されるものである。図面では、分かりやすくするために層や領域の厚 さが誇張して描かれている。また、類似部分には一貫して同じ符号が付されてい る。 本発明による短チャネル・フェルミしきい値FETを説明する前に、米国特許 第5,194,923号および第5,369,295号による、ゲートおよび拡 散容量の減少したフェルミしきい値FET(これは「低容量フェルミFET」ま たは「タブFET」とも呼ばれる)が、米国特許第5,374,836号による 高電流フェルミしきい値FETとともに説明される。米国出願第08/351, 643号による定域タブ・フェルミFETもまた説明される。より完全な説明に 関してはこれらの特許および出願を参照するとよい。また、それらの開示内容を 本明細書の内容の一部とする。本発明による短チャネル・フェルミしきい値FE Tに関してはその後に説明される。 (ゲートおよび拡散容量の減少したフェルミFET) ここではフェルミ・タブを含む低容量フェルミFETを概観する。それ以上の 詳細については米国特許第5,194,923号および第5,369,295号 を参照することにする。 従来のMOSFETデバイスにはキャリア伝導性を維持するために半導体表面 に生成される反転層が必要とされる。この反転層の深さは一般的に100Å以下 である。こうした環境のもと、ゲート容量は基本的にその厚さで分割されたゲー ト絶縁層の誘電率である。換言すれば、チャネル電荷は表面にあまりに近いので 、基板の誘電体特性の効果はゲート容量を決定するのに重要ではない。 もし伝導キャリアがゲート下のチャネル領域内に閉じ込められるならば、ゲー ト容量は減少することが可能である。このときチャネル電荷の平均的深さにはゲ ート容量を計算するための基板の誘電率が含まれる必要がある。一般的に、低容 量フェルミFETのゲート容量は次式によって与えられる。 ここでYfはフェルミ・チャネルと呼ばれる伝導チャネルの深さ、εsは基板の誘 電率、そしてβは表面下のフェルミ・チャネル内を流れる電荷の平均的深さを決 定する因子である。βはソースからチャネルに注入されたキャリアの深さに対す る依存性に依存する。低容量フェルミFETでは、β〜2である。Toxはゲート 酸化物層の厚さ、εiはその誘電率である。 低容量フェルミFETには所定の深さを有するフェルミ・タブ領域が含まれる 。このフェルミ・タブ領域は基板の導電率型とは反対かつドレインおよびソース の導電率型と同一の導電率型を有する。フェルミ・タブは基板表面より所定の深 さまで下方に広がり、ドレインおよびソース拡散はこのフェルミ・タブ境界内部 のフェルミ・タブ領域内に形成される。フェルミ・タブの好ましい深さはフェル ミ・チャネルの深さYfと空乏の深さYoとの和である。所定の深さYfと幅Zを 有するフェルミ・チャネル領域はソースおよびドレイン拡散の間に広がる。フェ ルミ・チャネルの導電率はゲート電極に印加される電圧によって制御される。 ゲート容量はフェルミ・チャネルの深さと、フェルミ・チャネル内におけるキ ャリア分布によって主に決定され、ゲート酸化物層の厚さには比較的依存しない 。拡散容量は[フェルミ・タブの深さと基板内における空乏の深さYoとの和] と拡散Xdの深さとの間の差に反比例的に依存する。拡散の深さはフェルミ・タ ブの深さYT未満であることが好ましい。フェルミ・タブ領域のドーパント濃度 はフェルミ・チャネルの深さがMOSFET内の反転層の深さの3倍より大きく なることができるように選択することが好ましい。 よって、低容量フェルミFETには第1の表面を有する第1の導電率型の半導 体基板と、第1の表面側の基板内に第2の導電率型のフェルミ・タブ領域と、第 1の表面側のフェルミ・タブ内に第2の導電率型の空間的に隔てられたソース領 域およびドレイン領域と、空間的に隔てられたソース領域およびドレイン領域の 間の第1の表面側のフェルミ・タブ領域内に第2の導電率型のチャネルが含まれ る。チャネルは第1の表面より第1の所定の深さ(Yf)まで達し、タブ領域は チャネルより第2の所定の深さ(Yo)まで達する。ゲート絶縁層は空間的に隔 てられたソース領域およびドレイン領域の間の第1の表面側の基板上に与えられ る。ソース、ドレイン、およびゲート電極はソース領域およびドレイン領域とゲ ート絶縁層をそれぞれ電気的に接触させるために与えられる。 少なくとも第1および第2の所定の深さは、ゲート電極に電界効果型トランジ スタのしいき値電圧を印加させた際に、第1の深さにおいて第1の表面に垂直な 静電場がゼロとなるように選ばれる。第1および第2の所定の深さは、ゲート電 極に電界効果型トランジスタのしきい値電圧を越えた電圧が印加された際に、第 2の導電率型のキャリアがチャネル内をソースからドレインに向かって、第1の 所定の深さから第1の表面に向かって広がりながら流れることができるようにも 選ばれる。キャリアはフェルミ・タブ領域内に反転層を形成することなく、第1 の表面の真下をソースからドレインに向かって流れる。第1および第2の所定の 深さは、ゲート絶縁層に隣接した基板表面において、基板接触子と基板との間の 電圧とポリシリコンゲート電極とゲート電極との間の電圧との和に等しく逆の電 圧を生み出すことができるようにも選ばれる。 基板がドーピング密度Nsでドーピングされ、かつ、ケルビン温度T度におい て固有キャリア濃度niと誘電率εsとを有し、電界効果型トランジスタには電気 的に基板を接触させるための基板接触子が含まれ、チャネルが基板表面から第1 の所定の深さYfまで達し、フェルミ・タブ領域がチャネルより第2の所定の深 さYoまで達し、フェルミ・タブ領域がNsのα因子倍で与えられるドーピング 密度でドーピングされ、ゲート電極にはドーピング密度Npでドーピングさた第 1の電導率型のポリシリコン層が含まれるとすると、第1の所定の深さ(Yf) は次式に等しいものとなる。 ここでqは1.6×10-19クーロン、Kは1.38×10-23ジュール/ケルビ ンである。また第2の所定の深さ(Yo)は次式に等しいものとなる。 ここでφsは2φf+(kT/q)・Ln(α)に等しく、φfは半導体基板のフ ェルミ電位である。 (高電流フェルミFETの構造) 図1には、米国特許第5,374,836号によるNチャネル高電流フェルミ FETが示されている。Pチャネル・フェルミFETはNおよびP領域の電導率 型を逆転させることによって得られることは当業者には明らかであろう。 図1に示されているように、高電流フェルミFET20は、第1の導電率型、 ここではP型の、基板表面21aを含む半導体基板21内で製作される。第2の 導電率型、ここではN型、のフェルミ・タブ領域22は基板表面21a側の基板 21内に形成される。空間的に隔てられたソース領域およびドレイン領域23、 24は、それぞれ第2の導電率型、ここではN型、を有し、基板表面21a側の フェルミ・タブ領域22内に形成される。このソース領域およびドレイン領域2 3、24を基板表面21aの溝(trench)内に形成することもできることは当業 者には明らかであろう。 ゲート絶縁層26はソース領域およびドレイン領域23、24の間の基板表面 21aの基板21上にそれぞれ形成される。当業者には明らかなように、ゲート 絶縁層は一般的に二酸化シリコンである。しかしながら、窒化シリコンおよび他 の絶縁体も使用可能である。 ゲート電極は基板21とは反対側のゲート絶縁層26上に形成される。ゲート 電極は第1の導電率型、ここではP型、の多結晶体シリコン(ポリシリコン)か らできたゲート電極であることが好ましい。導体ゲート電極層は一般的に金属ゲ ート電極層29であって、ゲート絶縁層26とは反対側のポリシリコンゲート電 極28上に形成される。ソース電極31およびドレイン電極32も、一般的に金 属であって、ソース領域23およびドレイン領域24の上にそれぞれ形成される 。 第1の導電率型、ここではP型、の基板接触子33も図示されているようにフ ェルミ・タブ内またはタブ22の外側のいずれかにおける基板内21に形成され る。図示されているように、基板接触子33はドーピングされた第1の導電率型 、ここではP型、であって、それには比較的重くドーピングされた33aと比較 的軽くドーピングされた領域33bが含まれる。基板電極34によって基板への 電気的な接触が実現される。 これまでに図1に関して説明された構造は米国特許第5,194,923号お よび第5,369,295号による低容量フェルミFETに対応するものである。 これらの出願にすでに説明されているように、チャネル36はソース領域および ドレイン領域23、24の間に生成される。図1中でYfと記されたチャネルの 表面21aからの深さと、図1中でYoと記されたチャネル底からフェルミ・タ ブ22の底までの深さは、基板21とタブ領域22とポリシリコンゲート電極2 8とのドーピングレベルとともに、前記式2および式3の関係を使用して高性能 の低容量電界効果型トランジスタを与えることができるように選ばれる。 また図1には、第2の導電率型、ここではN型、のソース・インジェクタ領域 37aがソース領域23に隣接するとともにドレイン領域と対向するように与え られている。ソース・インジェクタ領域によって、キャリアがチャネル36に注 入される深さを制御することにより高電流フェルミFETが与えられる。ソース ・インジェクタ領域37aはソース領域23とドレイン領域24との間にのみ広 がることができる。図1に示されているように、ソース・インジェクタ領域はソ ース領域23を囲んでソース・インジェクタ・タブ領域37を形成することがで きるようにすることが好ましい。またソース領域23を、その側面と底面の上を ソース・インジェクタ・タブ領域37で完全に取り囲むことができる。あるいは また、ソース領域23をその側面上でソース・インジェクタ・タブ領域37で取 り囲み、底ではソース・インジェクタ・タブ領域37から突き出るようにするこ ともできる。あるいはさらにまた、ソース・インジェクタ領域37aを基板21 内で、フェルミ・タブ22と基板21との接合部にまで広げることもできる。ド レイン・インジェクタ領域38a、好ましくはドレイン領域24を囲むドレイン ・インジェクタ・タブ領域38も与えることが好ましい。 ソース・インジェクタ領域37aおよびドレイン・インジェクタ領域38a、 またはソース・インジェクタ・タブ領域37およびドレイン・インジェクタ・タ ブ領域38は、フェルミ・タブ22の比較的低いドーピングレベルとソース23 およびドレイン24の比較高いドーピングレベルの中間にあるドーピングレベル でドーピングされた第2の導電率型、ここではN型、であることが好ましい。こ のために、図1に示されているように、フェルミ・タブ22はNで記され、ソー スおよびドレイン・インジェクタ領域37、38はN+で記され、ソース領域お よびドレイン領域23、24はN++で記される。接合型トランジスタはこうし て形成される。 高電流フェルミFETによって現状のFETの約4倍もの駆動電流が与えられ る。ゲート容量は従来のFETデバイスの約半分である。ソース・インジェクタ ・タブ領域37のドーピング濃度によってチャネル領域36に注入されるキャリ アの深さが、一般的に1000Åにまで制御される。ソース・インジェクタ・タ ブ領域37のドーピング濃度は一般的に2E18であり、注入された主たるキャ リアの望ましい最大深さと少なくとも同程度の深さを好ましく持つ。あるいはま た、以下に記述されるように、ソース・インジェクタ・タブ領域37はフェルミ ・タブ領域22と同程度の深さにまで達してサブスレショルド漏れ電流を最小化 することができる。チャネル36に注入されたキャリア濃度はドレインと対向す るソース・インジェクタ領域37aのドーピング濃度を超えることはできないこ とが示される。ソース・インジェクタ領域37aのドレインと対向する部分の幅 は一般的に0.05〜0.15μmの範囲内にある。ソース領域およびドレイン 領域23、24のドーピング濃度はそれぞれ、一般的に1E19以上である。フ ェルミ・タブ22の深さYT=(Yf+Yo)はドーピング濃度が近似的に1. 8E16であれば近似的に2200Åである。 図1に示されているように、高電流フェルミFET20は基板表面21a上に ゲート側壁スペーサ41も含むことができ、これはソース・インジェクタ領域3 7aに隣接するところからポリシリコンゲート電極28に隣接するところまで広 がる。ゲート側壁スペーサ41はドレイン・インジェクタ領域38aに隣接する ところからポリシリコン・ゲート・インジェクタ領域28に隣接するところまで も好ましく広がっている。特に、図1に示されているように、ゲート側壁スペー サ41はポリシリコン・ゲート電極の側壁28aから広がり、ソースおよびドレ イン・インジェクタ領域37a、38aそれぞれの上に横たわる。ゲート側壁ス ペーサ41はポリシリコン・ゲート電極28を取り囲むようにすることが好まし い。また、以下詳細に説明されるように、ゲート絶縁層26は基板表面21a上 でソース・インジェクタ領域37aおよびドレイン・インジェクタ領域38a上 に張り出し、ゲート側壁スペーサ41もソース・インジェクタ領域37およびド レイン・インジェクタ領域38上に張り出すようにすることが好ましい。 ゲート側壁スペーサ41によって以下に説明する仕方でフェルミFET20の ピンチオフ電圧が下がるとともに飽和電流が増大する。ゲート側壁スペーサはゲ ート絶縁層26の誘電率よりも大きな誘電率を有する絶縁体であることが好まし い。このため、たとえばゲート絶縁層26が二酸化シリコンならば、ゲート側壁 スペーサは窒化シリコンであることが好ましい。ゲート絶縁層26が窒化シリコ ンであるならば、ゲート側壁スペーサは窒化シリコンの誘電率よりも大きな誘電 率の絶縁体であることが好ましい。 図1に示されているように、ゲート側壁スペーサ41はソース領域およびドレ イン領域23、24それぞれの上に広がることもでき、ソースおよびドレイン電 極31、32はそれぞれ、ゲート側壁スペーサ領域の拡張部内に形成することが できる。従来の電界酸化物または他の絶縁体領域42によってソース、ドレイン 、および基板の接触子が分離される。ゲート側壁スペーサの外側表面41aは断 面図において湾曲しているように図示されているが、三角形の断面積を生じさせ る直線的な外部表面あるいは長方形の断面積を生じさせる直角的な外部表面など の、他の形状も使用することができることも当業者には理解できよう。 (低漏れ電流フェルミしきい値電界効果型トランジスタ) ここでは図2Aおよび図2Bを参照して、米国特許第5,374,836号に よる、短チャネルを有し、低漏れ電流を生み出すフェルミFETを説明する。こ れらのデバイスを、以下、「低漏れ電流フェルミFET」と呼ぶことにする。図 2Aの低漏れ電流フェルミFET50には第1の導電率型、ここではP型、を有 するとともに基板21と比較して高い濃度でドーピングされた、底漏れ電流制御 領域51が含まれる。このため、図2AにはP+と記されている。図2Bの低漏 れ電流フェルミFET60には、フェルミ・タブ22の深さにまで好ましく達す る、拡張されたソースおよびドレイン・インジェクタ領域37a、38aが含ま れる。 図2Aにおいて、底漏れ電流制御領域51はソース領域およびドレイン領域2 3、24の対向する終端の延長部分の間を基板21を横切って広がり、かつ、フ ェルミ・タブ22の深さの上部からフェルミ・タブ22の深さの下部に広がる。 またそれはフェルミ・チャネル36の下方、かつそれと一列に並ぶような位置に ある。前記数式との関連に関して言えば、フェルミ・チャネル36から底漏れ電 流制御領域51の上端までの深さはYoでラベル付けされている。図2Aのフェ ルミFETの残りのは、チャネルがより短くなっているということを除けば、図 1のものと同一である。図2Aのデバイスの高電流特性を持たない低漏れ電流低 容量の短チャネル・フェルミFETを提供するために、ゲート側壁スペーサ領域 41とともに、インジェクタ領域37aおよび38aと(または)インジェクタ ・タブ37および38を省略することができることは当業者には理解できよう。 底漏れ電流制御領域51によって短チャネル・フェルミFETにおけるドレイ ン誘導注入が最小化される。すなわち、これらのフェルミFETは、低い拡散空 乏容量を維持しながら、近似的に0.5μmのチャネル長を有する。たとえば、 5ボルトでは、3E−13A以下に漏れ電流を維持できる。 底漏れ電流制御領域は式2および式3を使用して設計することができる。ここ で図2Aと図2Bに示されているように、Yoはチャネルから底漏れ電流制御領 域の上端部までの深さである。因子αは底漏れ電流制御領域51のP+ドーピン グとフェルミ・タブ22のNドーピングとの間の比である。因子αは底漏れ電流 制御領域内、すなわちゲート28の下方で約0.15に設定することが好ましい 。ソース領域およびドレイン領域23、24の下では、因子αは拡散空乏容量を 最小化するために1.0に設定する。換言すれば、基板21とフェルミ・タブ2 2のドーピング濃度はソース領域およびドレイン領域の下方ではほぼ等しい。従 って、前記設計パラメータと0.5μmのチャネル長に対して、底漏れ制御領域 51内のドーピング濃度は近似的に5E17となり、5ボルトのドレインまたは ソース拡散電位が与えられたタブ接合領域で部分的な空乏化を維持(サポート) するには十分な深さである。 図2Bにおいて、底漏れ制御の代替となる設計ではソース・インジェクタ領域 37aとドレイン・インジェクタ領域38aの深さがフェルミ・タブの深さ(Y f+Yo)まで達することが好ましい。図2Bに示されているように、ソース・ インジェクタ・タブ37およびドレイン・インジェクタ・タブ38の全体的な深 さはフェルミ・タブの深さまで達するのが好ましい。インジェクタ・タブ37お よび38の底とフェルミ・タブ22の底との間の間隔距離はチャネル長の半分未 満で、ゼロに近づくことが好ましい。これらの条件のもとでは、インジェクタ領 域37および38は約1.5E18/cm3のドーピング濃度を有する。基板接 触子領域33bの深さもフェルミ・タブの深さに近づくようにすることが好まし い。図2BのフェルミFET60の残りは、短チャネルが描かれていること以外 は図1のものと同一である。 (定域タブ・フェルミしきい値電界効果型トランジスタ) ここでは図3を参照して、米国出願第08/037,636号による定域タブ ・フェルミFETを説明する。Pチャネル・フェルミFETはNおよびP領域の 導電率型を逆転することによって得られることは当業者には理解できよう。図3 に示されているように、定域タブ・フェルミFET20′は、図1の一様な深さ を有するタブ22ではなく定域タブ22′が存在するということを除けば、図1 の高電流フェルミFET20と同様である。インジェクタ・タブおよびインジェ クタ・領域は存在するけれども図示されていない。 図3において、定域タブ22´は、基板表面21aから空間的に隔てられたソ ース領域およびドレイン領域23、24の少なくとも一方の下方にそれぞれ第1 の所定の深さY1まで達する。定域タブ22´はまた、基板表面21aからチャ ネル領域36の下方に第2の所定の深さY2まで達する。本発明によれば、定域 タブ22´を形成するのに、Y2はY1とは異っており、またY1未満であるこ とが好ましい。別の言い方をすれば、タブ22´と基板21との間の接合が、ソ ース領域およびドレイン領域23と24から離れるように、チャネル下のタブF ET基準によって指図される位置よりも下方に押し下げられ、ソースあるいはド レインの拡散容量が減少する。こうして定域タブ・フェルミFETが低電圧で動 作することが可能となる。タブ22´がソース領域23またはドレイン領域24 のどちらかの下方に輪郭が描かれるだけだと、非対称的なデバイスが生み出され ることは当業者には理解されよう。しかしながら、ソース領域およびドレイン領 域の下方にタブの輪郭が描かれる対称的なデバイスが好ましく形成される。 第2の所定の深さY2は米国特許第5,194,923号と米国特許第5,3 69,295号による低容量フェルミFET(タブFET)の基準に基づいて決 定される。これらの基準は深さYfおよびYoを決定し、それらが一緒になって第 2の所定の深さY2を形成するものであって、すでに説明がなされている。 第1の所定の深さ(Y1)は第2の所定の深さY2よりも大きくなるように選ば れる。第1の所定の深さも、ゼロ電圧がソース接触子31とドレイン接触子32 にそれぞれ印加された際に、第1の所定の深さY1とソースおよび(ないし)ド レイン領域の間のタブ領域22´が空乏化されるように選ばれるのが好ましい。 かくして、Ynでラベル付けされた領域全体はゼロのソース・バイアスまたはド レイン・バイアスのもとで全体的に空乏化されるのが好ましい。この基準に基い て、Y1が次式で決定される。 ここでNsubは基板21のドーピング濃度、Ntubは定域タブ22′のドーピング 濃度である。 (短チャネルに関する考察) 図1から図3のフェルミFETの設計では、すべてのチャネル長に対する高電 流かつ低漏れデバイスを生み出すための、フェルミFETトランジスタのアーキ テクチュアの好ましい設計が説明された。これらのデバイスはすべての回線幅で 好ましく使用される。しかしながら、デバイスが実質的に1ミクロン未満の回線 幅に制限される際には、処理制限および結果として生じる電気的効果から、基本 的なフェルミFET基準をなお堅持しながらデバイスを最適化するためにデバイ スのアーキテクチャに変更が必要とされる。たとえば、図1から図3に示されて いるように、ソース領域およびドレイン領域23、24はそれぞれ、フェルミ・ タブ22または22´内にあり、フェルミ・タブは完全にソース領域およびドレ イン領域を取り囲む。しかしながら、デバイスが1ミクロン未満のチャネル長に 制限される際には、タブ22の深さを、A.W.バイナル(Albert W.Vinal )氏と本発明者による「制限されたタブ・フェルミFET」と題された米国特許第 5,367,186号によって予測された値よりも浅くする必要がある。またこ の特許は本発明の譲受人に譲渡されており、その開示内容は本明細書の内容の一 部とする。またソースにおけるドレイン誘導障壁低下の寄与が増大するために、 タブ はより浅く作らなければならない。 残念ながら、集積回路製造における現状では、タブの深さを減少させ、それに 応じてソースおよびドレインがタブ内に存在し、完全にタブによって取り囲まれ るようにソースおよびドレインの深さを減少させることは困難である。特に、ソ ースおよびドレインの深さは、ソースおよびドレインが形成された後の製造工程 の余熱、使用されたドーパント種の拡散係数、そして(あるいは)拡散が生成ま たは活性化される際に存在し、または形成される、拡散を強める結晶欠陥の量、 などの他のものによって制限される。 これらの処理制限ゆえに、フェルミ・タブの深さはたまたまソースおよびドレ インの深さに近づく。またフェルミ・タブの深さは、チャネル長が極めて短い、 または拡散の深さが深い場合には、ソース領域およびドレイン領域よりも浅くな ることも可能である。これらの処理条件を考慮に入れて、高性能に対するフェル ミFET基準をなお満足しつつ、本発明による短チャネル・フェルミFETが提 供される。しかしながら、最大性能を維持するには、図1から図3のアーキテク チャを好ましく使用しなければならない。特に、小さな回線幅において最も高い デバイス性能を生み出すために、低い余熱、ゆっくり移動するドーパント、およ び(あるいは)他の処理技術を使用して、ソース領域およびドレイン領域が可能 ならいつでも完全にタブ内に存在するように、取り囲みタブを生成する試みがな されなければならない。 (短チャネル・フェルミFETの設計) 図4は本発明による短チャネル・Nチャネル・フェルミFET20″を示した 図である。P短チャネル・フェルミFETはNおよびP領域の導電率型を逆転さ せることによって得られることは当業者には理解できよう。図4に示されている ように、フェルミ・タブ22″は基板表面21aより第1の深さ(Yf+Yo) まで達する。空間的に隔てられたソース領域およびドレイン領域23、24はそ れぞれ、領域23aと24aによって図示されているように、タブ領域の中に位 置する。しかしながら、ソース領域およびドレイン領域23、24はさらにそれ ぞれ基板表面21aよりタブの深さを越えたところまで広がる。ソース領域およ びドレイン領域23、24はさらにまた横方向に基板表面21aに沿って、タブ 領域を越えたところまで広がる。 チャネルの深さYfとチャネルからのタブの深さYoは、ゲート電極がしきい 値電位にあるときに、基板表面から深さYfまでのチャネル36内において基板 表面に垂直な静電場を最小化するように選ばれる。すでに説明されたように、こ れらの深さはまた、半導体基板21のフェルミ電位の2倍にある電界効果型トラ ンジスタのしきい値電圧を生み出すことができるようにも好ましく選ばれる。こ れらの深さはまた、ゲート電極に電界効果型トランジスタのしきい値電圧を越え る電圧が印加された際に、第2の導電率型のキャリアが深さYfから基板表面2 1aに向かって広がりながら、ソース領域からドレイン領域までチャネル内を流 れることができるようにも選ばれる。キャリアはチャネル領域内を、チャネル内 に反転層を生成することなく基板表面の下をソース領域からドレイン領域まで流 れる。したがって、最適ではないが、図4のデバイスではなお、オフ状態でのデ ート容量がかなり減少するとともに、従来のMOSFETトランジスタよりかな り高い飽和電流を生成することができる。ドレイン容量は標準的なMOSFET デバイスと同様となる。 図4において、ソース領域およびドレイン領域が基板表面に垂直な深さ方向に タブ領域を越えて広がるとともに、基板表面21aと平行に横方向にも広がって いることが理解できる。しかしながら、寄生側壁容量(parasitic sidewall capa citance)を減少させるためには、タブ22″が横方向にソース領域およびドレイ ン領域を越えて広がることが好ましい。その結果、ソース領域およびドレイン領 域はただ深さ方向にタブを通って突き出る形となる。 処理制限によって図4のような短チャネル・フェルミFETが生み出されると き、基板濃度の調整によってソース(またはドレイン)領域と基板との間の接合 を補償することができる。付加的な接合によって井戸領域の寄生空乏が引き起こ され、これによって図5に示されているような「電荷共有」状態が生じる。電荷 共有によってフェルミ・タブ下の有効な井戸ドーピングが減少する。電荷共有の ために、ソースおよびドレインの空乏領域によってデバイスの有効なタブドーピ ングが減少する。これによってまた、ドレイン電位に対するしきい値感度も増大 する。 このタイプの電荷共有は従来のMOSFETに見られるよく知られた「短チャ ネル効果」の原因である。フェルミFETデバイスでは、この効果によって、単 に従来のMOSFETデバイスにおけるこの現象に一般的に付随するしきい値の 低下だけではなく、サブスレショルドの傾きが低下し、Idss(ゼロゲート電圧 のドレイン電流)がより高いものとなる。 図1によるフェルミFETには、タブ22と基板21との間の接合部の下に空 乏領域が含まれる。基板21における空乏領域の幅は次式で与えられる。 ここでVbi=(kT/q)・Ln(Ntub/Nsub)である。この空乏領域にはイ オン化された原子(#dep)が含まれる。(#dep)は空乏面積(Wsubeff )を(Nsub)倍したものに等しい。すなわち(#dep)は次式で与えられる。 再び図4において、ソース領域およびドレイン領域が(タブ領域を)突き出る 場合には、ソース(ないしドレイン)および基板21との間の、タブ22″と基 板21との間の接合に平行な有限幅を有する接合のために、この有効電荷のいく らかがソース領域およびドレイン領域によって利用される。有効電荷のいくらか は式5のような組み込み接合電位(build-in junction potential)のために失 われる。またさらなる電荷がドレイン領域に印加された電位Vdのために失われ る。 タブ22″下のソース領域およびドレイン領域の浸入が図示されたチャネル長 Loと比較して大きいと仮定すると、そのときはチャネル内の共有電荷#shared は次式に等しい。 ここでWsourceおよびWdrainは次式で定義される。 ここでφbは次式で与えられる。 ここから、基板濃度が増大すれば有効濃度に対してVtにおける最小垂直電界状 態が作り出されることが分かる。ここで有効濃度は次式で与えられる。 共有電荷がVdとともに変化するために、同様に図4のように構成されたデバ イスにおいてVdとともにしきい値がより大きく変化する。このため、一般的に 最適性能は図1または図2と同様なデバイスによって実現される。しかしながら 、極めて短いチャネルが生じるので、ヒ素(arsenic)またはインジウム(indiu m)のような拡散の遅いドーパントが存在したとしても、タブの深さはソース領 域およびドレイン領域が図4のようにタブの深さを越えて広がるのに十分なほど 短くなる。また共有電荷はソース(ないしドレイン)領域の深さXjのタブの深 さYf+Yoに対する比の関数であることが見て取れる。 (ソースおよびドレイン拡張領域を有する短チャネル・フェルミFET) 図6には本発明による短チャネル・フェルミFETの第2の実施形態が図示さ れている。トランジスタ20'''は、ソースおよびドレイン拡張領域23bおよ び24bがそれぞれ基板表面21a側の基板21内にソース領域およびドレイン 領域23′、24′にそれぞれ隣接する様に、しかもチャネル36内まで広がる ように与えられていること以外、図4のトランジスタ20″に類似している。 図6に示されているように、ソースおよびドレイン拡張領域23b、24bは それぞれが、ソース領域およびドレイン領域23′、24′の濃度と近似的に同 じ濃度で重くドーピング(N++)されている。拡張23b、24bは従来のMO SFETの軽くドーピングされたドレイン構造ほど軽くはドーピングされてはい ないことは理解できよう。むしろ、それらはソース領域およびドレイン領域と同 じドーピング濃度でドーピングされており、漏れを減少させ、飽和電流を改善す ることができる程度に実際的であることが好ましい。 ソースおよびドレイン拡張領域23b、24bによって前記電荷共有によるド レイン電圧に対する感度が減少する。残念ながら、図6のデバイスは一般的に図 1および図2の十分に囲まれたソース領域およびドレイン領域ほど低い容量を示 さない。ソースおよびドレイン拡張領域23b、24bの大きさを維持するため 、ソース領域およびドレイン領域そのものに対して使用されるような軽く、速く 移動するドーパントではなく、ヒ素またはインジウムのような重く、遅く移動す るドーパントをソースおよびドレイン拡張領域に対して使用することが好ましい ことは当業者には理解できよう。ソースおよびドレイン拡張領域は拡張領域の横 方向の大きさを決めるための、かつ深いソース(ないしドレイン)拡散を少なく とも式7BのWdrainで定義される深さまで外側に向かって移動させるための、 幅の広いスペーサ41aを使用して形成することができる。 短チャネル・フェルミFETもまたドレイン誘導障壁低下(以下、DIBL( Drain induced barrier lowering))に従う。フェルミFETでは、DIBLに よって2つの分離した電界が生じる。これらは、ドレイン電極からゲート電極ま での電界であるドレイン電界しきい値低下(DFTL)(Drain Field Thresh old Lowering)と、ソース電極に作用するドレイン電界であるドレイン誘導注入 (DII)(Drain Induced Injection)である。 これら2つの電界を妨げるものは、(Nチャネル・トランジスタを仮定すれば) N+:Nソース接合の組込み障壁(built-in barrier)と、ゲートおよびソース 電極間の接触電位の違いである。図7にはこれら3つの電界が図示されている。 ゲートおよびドレイン電位の相違によってDFTLは存在する。DIIはソース およびドレイン拡散の間に存在する電界である。εg-sはゲートおよびソース電 極の接触電位の相違によるものである。 図8Aと図8Bには、ソース(ないしドレイン):タブ間接合(N+:Nまた はP+:P)の振る舞いが図示されている。接合端におけるドーパント勾配が高 いために、キャリアは接合を横切って重くドーピングされた側から軽くドーピン グされた側に向かって拡散する。図8Aには理想化されたドーピング曲線と、移 動電荷が重くドーピングされた側から軽くドーピングされた側に向かって移動し た後に結果として生じるキャリア曲線が示されている。図8Bに示されているよ うに、重くドーピングされた側に結果として生じる空乏領域と軽くドーピングさ れた領域の端にある自由キャリアによって、さらなるキャリアの移動を抑制する 遅延電界が生成される。そのときソースキャリアは、チャネルに到達して伝導電 荷となるために、この電位障壁を乗り越えなければならない。重くドーピングさ れた側と軽くドーピングされた側の間の接合におけるエネルギー障壁は電位Vj として次式で表される。 しかしながらフェルミFETでは、タブ:基板間接合の効果のために、チャネル 領域はデバイスがオフになるときに十分に空乏化される。N+:N接合のチャネ ル側はこうして固有レベルにおいてドーピングされる。障壁電位を形作る接合を 横切るキャリアは最初に(最低エネルギー状態が有効な)イオン化されたドナー 原子の領域を占拠して、図9に示されたような分布を形成する。フェルミFET の障壁電位(Vjff)は、含まれるドーピングレベルがもしそうた場合でなかっ たら生成するはずものよりももかなり高い。こうして式9は次式のように修正す ることができる。 NチャネルFETにおいてタブのドーピングレベルを2×1016と仮定すると 、チャネルが十分に空乏化される事実からエネルギー障壁が0.228eVから 0.590eVにまで200%を越えて上昇する。こうした障壁の変化によって 、DIBLに対して調整が行われる条件のもとで短チャネルフェルミFETデバ イスを合理的な漏れの値で構築することが可能になる。 この障壁エネルギーはソース領域における空乏領域とチャネル内での拡大領域 の和に等しい距離に渡って作用する。N+側の幅を計算するために空乏近似を使 用し、また蓄積領域が2.5デバイ長(LD)を占拠すると仮定すると、帯電領 域の幅Wd+eは次式で表される。 制限がなければ、2から3デバイ長の電子分布は双極子にとっては理に適って いるが、トランジスタの回線幅はより強制的な因子である。タブのドーピングを niと仮定すると、そのとき2.5Ldは10μMを越える。これは有効なチャネ ル長よりも大きい。障壁電位はその際、有効チャネル幅に渡って印加されなけれ ばならない。このとき次式で与えられる有効電界強度εjffが生み出される。 再び図7から、フェルミFETの漏れがDIIによって負の影響を受け、εg- s と式10におけるエネルギー障壁によって正の影響を受けることが見て取れる 。DII電界の強度はVdおよびLeffの関数であり、次式で表される。 電界εg-sの強度はゲート電極の底からの距離の関数である。εg-sは界面(イン ターフェース)からの距離が増大するにつれ減少する。またそれは拡散の底、ま たはフェルミ・タブの底において、どちらが浅かろうと最弱となる。こうして、 電界εg-sは次式で与えられる。 ここでY(X)は基板表面21aから深さYf+Yoまでの界面下の深さである。 ドレイン電界がゲート電界と注入障壁(injection barrier)との和を越えると 漏れが大きくなり始める。このことは次式で表される。 式12、式13、そして式14を式15に代入すると、次式が得られる。 ここで、YTはタブの深さYf+Yoである。不等式を書き換え、YTについて解く と、XjまたはXTのいずれかの最大限を特定する、Vd、N+、Npoly、Leff、 およびToxに基づく以下の数式が得られる。 ここでLDはデバイ長、またVg-s=kT/q・Ln(N+poly/ni 2)はゲー トよびソース電極の間の仕事関数の差である。 式17を書き換えてソースからタブ境界までの最弱点における、最大の深さY Tでの全電界を表現することができる。この全電界(Field)は3つの電界成分の 和として次式で与えられる。 εjffおよびεg-sの和がεDIIよりも大きい限り、底漏れはドレインバイアスに よって過度の影響を受けない。しかしながら全電界が負であれば、ゲートバイア スがゼロの電流はドレイン電界のために増大する。この条件によって漏れは、制 御することが一般的により困難な処理誘導変動の強い関数になる。それゆえ、こ の全電界がゼロという状態はさまざまなトランジスタの特性に対するフェルミ・ タブの最大かつ妥当な深さを定義するのに使用することができる。フェルミ・タ ブは可能な限り深くするこが望ましいので、式17は一般的に短チャネル・トラ ンジスタのフェルミ・タブの最適な深さを定義する。 図10はタブ:基板間接合の近くのソースのへりにおける全電界を示した図で ある。曲線はタブの深さが1000Å、1500Å、2000Å、および250 0Åである場合を表している。ここでVd=3.3V、Tox=80Å、Ntub=1 ×1016、Nsub=5×1016、N+=1×1020、そしてβ=0.72である。 Leffの最小値は各電界強度がゼロを横切るところで引き出される。タブの4つ の深さの各々について、Leffの最小値はそれぞれ0.28μ、0.4μ、0. 52μ、そして0.64μである。図11は、Vdが5.0Vまで引き上げられ たこと以外は、図10と同一条件のもとでの全電界を示した図である。タブの4 つの深さの各々について、Leffの最小値はそれぞれ0.46μ、0.65μ、 0.84μ、そして1.0μである。 図12は、Vdが2.2Vまで引き下げられたこと以外は、図10と同一条件 のもとでの全電界を示した図である。タブの4つの深さの各々について、Leff の最小値はそれぞれ0.16μ、0.24μ、0.32μ、そして0.39μで ある。 図13はタブの深さが1500Åに固定された場合を示した図である。ここで はVdが0.5Vづつ段階的に1.5Vから5.0Vまで変化している。図14 はタブの深さが1500Å、Vdが3.3Vに固定された場合を示した図である 。ゲート酸化物の厚さToxは50Åから250Åまで変化している。 (ソースおよびドレイン拡張領域を有する定域タブ・フェルミFET) 作図方程式17(式17)をLeffの関数として直に見なさせばほとんど線形 の関係が存在することが分かる。図15は漏れによる不安定性を引き起こすドレ イン電界のないフェルミ・タブの最大の深さを示した図である。したがって、処 理の複雑さを増せば、フェルミFETデバイスが短チャネルトランジスタに対し て、拡散容量を増大させることなく生み出される。このデバイスは図16のソー ス(ないしドレイン)拡張領域に米国出願第08/037,636号による定域 タブを組み合わせることによつて生み出される。このデバイスにはこうしてフェ ルミFETトランジスタのソース領域およびドレイン領域の下に第2のより深い タブ構造が含まれる。 こうして、図16に示されたように、定域タブ・フェルミFETにはソースお よびドレイン拡張領域23b、24bが含まれる。これによって定域タブの利点 が、短チャネルに対するソースおよびドレイン拡張領域の利点と一緒に与えられ る。タブがより深くなれば、たとえソース領域およびドレイン領域の間のタブの 深さよりもソース領域およびドレイン領域が深く広がったとしても、ソース領域 およびドレイン領域の容量が低下する。 以下、図16に示されたようなソースおよびドレイン拡張領域を有する定域タ ブ・フェルミFETを製造するための代表的な工程を説明する。一般的に、定域 タブの深い部分はソースおよびドレイン注入工程の際に、タブ基板間接合がソー ス(ないしドレイン)のへりから大きく離れるようなエネルギーにおいて、付加 的な注入(implantation)ステップを行うことによって形成することができる。 こうした注入は「シャドーインプラント」とも呼ばれている。この付加的な注入 は スペーサのエッチチングの後、ソースおよびドレイン注入に先立って行うことが できる。 特に、図17Aにおいて、第1の導電率型の一様な深さのタブ22が第2の導 電率型の半導体基板21内に形成される。タブ22は基板21の表面21aより 、基板表面21aからの所定の深さYTにまで達する。タブ22は一般的に、マ スクとして電界酸化物61を使用し、基板表面21aから基板内に第1の導電率 型のイオンを注入することによって形成される。タブ22が形成された後、ゲー ト絶縁層26およびゲート電極層28が従来の技術を使用して形成される。 図17Bにおいて、第1の導電率型の第1のイオン62が基板表面21aから 、ソース(またはドレイン)拡張領域23b、24bに対応する浅い深さまで注 入される。すでに説明されたように、ヒ素やインジウムのような低い移動性を有 する重いイオンが使用される。 図17Cにおいて、第1の導電率型の第2のイオン63が基板表面21aから 、深さYTより大きな深さY1まで注入される。ゲート28は第1のイオン62 のゲート下の基板内への注入をマスクする。こうして、タブ22および第1のイ オン62によって非一様な深さを有する定域タブ22´が形成される。一般的に 、第1のイオン62は、低い照射量で、しかしタブ22を形成した注入よりは比 較的高いエネルギーで注入される。 図17Dにおいて、側壁スペーサ41aが従来の技術を使用して形成される。 その後で第1の導電率型の第2のイオン64が基板表面21aから注入される。 ゲート28および側壁スペーサ41aは第2のイオンのゲート下の基板内への注 入をマスクする。ソース領域およびドレイン領域23はこうして基板表面21a からの深さXiで形成される。ここで第2のイオン63は一般的に、低い照射量 で、かつタブ22を形成した注入よりは低いエネルギーで注入される。その後、 従来の処理がトランジスタを完成させるために使用され、トランジスタへの接触 子が形成される。 (短チャネル・フェルミFETの設計処方) 以上のことを鑑みると、短チャネル・フェルミFETのパラメータを特定する ために以下の設計処方を使用することができる。この処方は一つの例として与え られるもので、限定するためのものではないことは理解できよう。 ゲート絶縁体の厚さ、素材、および最大動作電圧Vdとともに、最小トランジ スタ長も知られいるものと仮定する。さらに、ソースおよびドレイン電極となる 拡散領域の予測された深さも知られていると仮定する。 当業者であればフェルミ・タブのドーパントの最小濃度を選ぶことができる。 この最小濃度は、来るべき製造に使用される装置とすべての問題となる処理ステ ップで期待される制御レベルが与えられれば簡単に制御するこができる。 フェルミ・タブの深さおよび基板のドーピングは、「制限されたタブ・フェル ミFET」と題された米国特許第5,367,186号およびそれに先立つタブ FETの特許による長チャネル・デバイスに対して与えられている。フェルミ・ タブの深さは本出願における式17と式18または図10から図12、および図 15によって修正される。 結果として生じるタブの最大の深さが予測されたソースおよびドレインの深さ よりも大きい場合、トランジスタはすべての先行するタブFETに係る特許に従 って構築しなければならない。トランジスタの拘束条件によって拡散に比してタ ブが浅くなる場合、(本出願における図6に示されたような)ドレイン拡張、定域 タブ構造、あるいは(本出願における図16に示されたように)そのどちらも使 用することの望ましさに関して決定がなされなければならない。 ドレインの深さがタブの深さを越え、かつ拡張または定域タブのアーキテクチ ャのために処理の複雑さが増すことが許されない場合、そのときは基板濃度を本 出願における式8に従って変更しなければならない。 本図面および本明細書において、本発明の好ましい実施の一般形態が開示され てきた。そこには特定の用語が使用されてきたが、それらは一般的かつ記述的な 意味合いにおいてのみ使用されているもので、なんら限定を意図するものではな い。本発明のおよぶ範囲は以下に述べられる請求の範囲によって明確にされる。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,DE, DK,ES,FI,FR,GB,GR,IE,IT,L U,MC,NL,PT,SE),OA(BF,BJ,CF ,CG,CI,CM,GA,GN,ML,MR,NE, SN,TD,TG),AP(KE,LS,MW,SD,S Z,UG),UA(AM,AZ,BY,KG,KZ,MD ,RU,TJ,TM),AL,AM,AT,AT,AU ,AZ,BB,BG,BR,BY,CA,CH,CN, CZ,CZ,DE,DE,DK,DK,EE,EE,E S,FI,FI,GB,GE,HU,IL,IS,JP ,KE,KG,KP,KR,KZ,LK,LR,LS, LT,LU,LV,MD,MG,MK,MN,MW,M X,NO,NZ,PL,PT,RO,RU,SD,SE ,SG,SI,SK,SK,TJ,TM,TR,TT, UA,UG,US,UZ,VN

Claims (1)

  1. 【特許請求の範囲】 1. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、該基板表面より第1の深さに達 する、第2の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第1の深さを越えて広がる、 前記第2の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記第1および前記第2の深さの少なくとも一方が、前記基板表面から前記第 2の深へと前記基板表面に垂直な静電界を最小化するように選ばれたことを特徴 とする電界効果型トランジスタ。 2. 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方向 に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項1に記 載の電界効果型トランジスタ。 3. 前記トランジスタはさらに、前記半導体基板表面側の該基板内に前記ソ ース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領域を 備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項1に記載の 電界効果型トランジスタ。 4. 前記トランジスタはさらに、該半導体基板内であってその表面側に前記 ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡張 領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項2に記 載の電界効果型トランジスタ。 5. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第2の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、該基板表面より第1の深さに達する、前記第2の 導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソースおよび前記ドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記空間的に隔たったソース領域およびドレイン領域は前記基板内に前記第1 の深さを越えて広がり、 前記第1および前記第2の深さの少なくとも一方が、前記基板表面から前記第 2の深さへと前記基板表面に垂直な静電界を最小化するように選ばれたことを特 徴とする電界効果型トランジスタ。 6. 前記トランジスタはさらに、該半導体基板内であってその表面側に前記 ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソース 拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項5に記載の 電界効果型トランジスタ。 7. 前記トランジスタはさらに、該半導体基板内であってその表面側に前記 ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡張 領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項6に記 載の電界効果型トランジスタ。 8. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第1の深さに 達する、第2の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第1の深さを越えて広がる、 前記第2の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記第1および前記第2の深さの少なくとも一方が、前記基板のフェルミ電位 の2倍となる、前記トランジスタのしきい値電圧を生み出すように選ばれたこと を特徴とする電界効果型トランジスタ。 9. 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方向 に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項8に記 載の電界効果型トランジスタ。 10. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領 域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項8に記載の 電界効果型トランジスタ。 11. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項10に 記載の電界効果型トランジスタ。 12. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第2の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、前記基板表面より第1の深さに達する、前記第2 の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記空間的に隔たったソース領域およびドレイン領域は、前記基板内に前記第 1の深さを越えて広がり、 前記第1および前記第2の深さの少なくとも一方が、前記基板のフェルミ電位 の2倍となる、前記トランジスタのしきい値電圧を生み出すように選ばれたこと を特徴とする電界効果型トランジスタ。 13. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソー ス拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項12に記載 の電界効果型トランジスタ。 14. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項13に 記載の電界効果型トランジスタ。 15. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第1の深さに 達する、第2の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第1の深さを越えて広がる、 前記第2の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記第1の深さは、前記トランジスタのしきい値電圧が前記ゲート電極に印加 された際に、前記第2の導電率型のキャリアが前記チャネル内を、前記第2の深 さで、前記ソース領域から前記ドレイン領域へと流れることができるように選ば れたことを特徴とする電界効果型トランジスタ。 16. 前記第1の深さはさらに、前記トランジスタのしきい値電圧を越える 電圧が前記ゲート電極に印加された際に、前記第2の導電率型の前記キャリアが 前記チャネル内を、前記第2の深さから前記基板表面に向かって広がりながら、 前記ソース領域から前記ドレイン領域へと流れることができるように選ばれたこ とを特徴とする請求項15に記載の電界効果型トランジスタ。 17. 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方 向に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項15 に記載の電界効果型トランジスタ。 18. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領 域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項15に記載 の電界効果型トランジスタ。 19. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項18に 記載の電界効果型トランジスタ。 20. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第2の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、前記基板表面より第1の深さに達する、前記第2 の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記空間的に隔たったソース領域およびドレイン領域は、前記基板内に前記第 1の深さを越えて広がり、 前記第1の深さは、前記トランジスタのしきい値電圧が前記ゲート電極に印加 された際に、前記第2の導電率型のキャリアが、前記チャネル内を前記第2の深 さで前記ソース領域から前記ドレイン領域へと流れることができるように選ばれ たことを特徴とする電界効果型トランジスタ。 21. 前記第1の深さはさらに、前記トランジスタのしきい値電圧を越える 電圧が前記ゲート電極に印加された際に、前記第2の導電率型の前記キャリアが 、前記チャネル内を前記第2の深さから前記基板表面に向かって広がりながら前 記ソース領域から前記ドレイン領域へと流れることができるように選ばれたこと を特徴とする請求項15に記載の電界効果型トランジスタ。 22. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソー ス拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項20に記載 の電界効果型トランジスタ。 23. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項22に 記載の電界効果型トランジスタ。 24. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第1の深さに 達する、第2の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第1の深さを越えて広がる、 前記第2の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記第1の深さは、前記トランジスタのしきい値電圧が前記ゲート電極に印加 された際に、前記第2の導電率型のキャリアが、前記チャネル内かつ前記基板表 面の下を該チャネル内に反転層を生成させることなく前記ソース領域から前記ド レイン領域へと流れることができるように選ばれたことを特徴とする電界効果型 トランジスタ。 25. 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方 向に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項24 に記載の電界効果型トランジスタ。 26. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領 域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項24に記載 の電界効果型トランジスタ。 27. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項26に 記載の電界効果型トランジスタ。 28. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第2の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、前記基板表面より第1の深さに達する、前記第2 の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極とを備えた電界効果型のトランジス タであって、 前記空間的に隔たったソース領域およびドレイン領域は、前記基板内に前記第 1の深さを越えて広がり、 前記第1および第2の深さの少なくとも一方が、前記トランジスタのしきい値 電圧が前記ゲート電極に印加された際に、前記第2の導電率型のキャリアが、前 記チャネル内かつ前記基板表面の下を該チャネル内に反転層を生成させることな く前記ソース領域から前記ドレイン領域へと流れることができるように選ばれた ことを特徴とする電界効果型トランジスタ。 29. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソー ス拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項28に記載 の電界効果型トランジスタ。 30. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項29に 記載の電界効果型トランジスタ。 31. ケルビン温度Tにおける固有キャリア濃度niと、誘電率εsとを有す る、第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第1の深さYT に達する、第2の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第1の深さを越えて広がり、 かつドーピング濃度N+においてドーピングされた、前記第2の導電率型の空間 的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、有効チャネル長Leffを有するとともに前記基板表面より前記第1の深 さよりも小さい第2の深さに達する、前記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在し、厚さToxと誘電率εsとを有するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記ゲート電極は、ドーピング濃度Npolyにおいてドーピングされた前記第1 の導電率型のポリシリコン層を含み、 qを1.6×10-19クーロン、kを1.38×10-23ジュール/ケルビン温 度とし、Vg-sを(kT/q)・Ln(N+poly/ni 2)に等しい、前記ゲート およびソース電極の間の仕事関数の差とし、Vjffを(kT/q)・Ln(N+i )に等しいフェルミFETの障壁電位とし、Vdを前記ドレイン電極に印加され る電圧としたとき、前記第1の深さYTは、 で与えられる値以下であることを特徴とする電界効果型トランジスタ。 32. qを1.6×10-19クーロン、kを1.38×10-23ジュール/ケ ルビン温度とし、Vg-sを(kT/q)・Ln(N+poly/ni 2)に等しい、前 記ゲートおよびソース電極の間の仕事関数の差とし、Vjffを(kT/q)・L n(N+/ni)に等しいフェルミFETの障壁電位とし、Vdを前記ドレイン電 極に印加される電圧としたとき、前記第1の深さYTが、 で与えられる値に等しいことを特徴とする請求項31に記載の電界効果型トラン ジスタ。 33. 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方 向に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項31 に記載の電界効果型トランジスタ。 34. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領 域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項31に記載 の電界効果型トランジスタ。 35. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項34に 記載の電界効果型トランジスタ。 36. ケルビン温度Tにおける固有キャリア濃度niと、誘電率εsとを有す る、第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第2の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、前記基板表面より前記第1の深さに達する、前記 第2の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、有効チャネル長Leffを有するとともに前記基板表面より前記第1の深 さよりも小さい第2の深さに達する、前記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在し、厚さToxと誘電率εsとを有するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極とを備えた電界効果型のトランジス タであって、 前記空間的に隔たったソース領域およびドレイン領域は、前記基板内に前記第 1の深さを越えて広がるとともにドーピング濃度N+においてドーピングされ、 qを1.6×10-19クーロン、kを1.38×10-23ジュール/ケルビン温 度とし、Vg-sを(kT/q)・Ln(N+poly/ni 2)に等しい、前記ゲート およびソース電極の間の仕事関数の差とし、Vjffを(kT/q)・Ln(N+/ ni)と等しいフェルミFETの障壁電位とし、Vdを前記ドレイン電極に印加さ れる電圧としたとき、前記第1の深さYTが、 で与えられる値以下であることを特徴とする電界効果型トランジスタ。 37. qを1.6×10-19クーロン、kを1.38×10-23ジュール/ケ ルビン温度とし、Vg-sを(kT/q)・Ln(N+poly/ni 2)に等しい、前 記ゲートおよびソース電極の間の仕事関数の差とし、Vjffを(kT/q)・L n(N+/ni)に等しいフェルミFETの障壁電位とし、Vdを前記ドレイン電 極に印加される電圧としたとき、前記第1の深さYTは、 で与えられる値に等しいことを特徴とする請求項36に記載の電界効果型トラン ジスタ。 38. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソー ス拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項36に記載 の電界効果型トランジスタ。 39. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項38に 記載の電界効果型トランジスタ。 40. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第1の深さに 達する、第2の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第1の深さを越えて広がる、 前記第2の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と、 該半導体基板内であってその表面側に前記ソース領域に隣接するように存在し 、前記チャネル内まで広がるソース拡張領域と を備え、 前記ソース領域および前記ソース拡張領域が、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする電界効果型トラン ジスタ。 41. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項40に 記載の電界効果型トランジスタ。 42. 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方 向に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項40 に記載の電界効果型トランジスタ。 43. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第2の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、前記基板表面より第1の深さに達する、前記第2 の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と、 該半導体基板内であってその表面側に前記ソース領域に隣接するように存在し 、前記ドレイン領域に向かって広がるソース拡張領域と を備え、 前記空間的に隔たったソース領域およびドレイン領域は前記基板内に前記第1 の深さを越えて広がり、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされ前記第2の導電率型であることを特徴とする電界効果型トランジ スタ。 44. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項43に 記載の電界効果型トランジスタ。 45. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在する、第2の導電率型のタブ領域と 、 前記タブ領域内に位置する、前記第2の導電率型の空間的に隔たったソース領 域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より広がる、前記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と、 該半導体基板内であってその表面側に前記ソース領域に隣接するように存在し 、前記チャネル内まで広がるソース拡張領域と を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする電界効果型トラン ジスタ。 46. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項45に 記載の電界効果型トランジスタ。 47. 前記タブ領域は非一様な深さを有することを特徴とする請求項45に 記載の電界効果型トランジスタ。 48. 前記タブ領域は、前記基板表面より前記空間的に隔たったソース領域 およびドレイン領域の少なくとも一方の下で第1の所定の深さに達し、かつ、前 記基板表面より前記チャネルの下で前記第1の所定の深さより小さな第2の所定 の深さに達することをを特徴とする請求項45に記載の電界効果型トランジスタ 。 49. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第2の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在する、前記第2の導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より広がる、前記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と、 該半導体基板内であってその表面側に前記ソース領域に隣接するように存在し 、前記ドレイン領域に向かって広がるソース拡張領域と を備えた電界効果型のトランジスタであって、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする電界効果型トラン ジスタ。 50. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項49に 記載の電界効果型トランジスタ。 51. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、前記基板表面より第1の深さに 達する、第2の導電率型のタブ領域と、 前記タブ領域内に位置し、前記基板表面より前記第1の深さを越えて広がる、 前記第2の導電率型の空間的に隔たったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さより小さな第2の深さに達する、前記 第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソース領域およびドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記第1の深さは、前記トランジスタのしきい値電圧が前記ゲート電極に印加 された際に、前記第2の導電率型のキャリアが前記チャネル内を前記ドレイン領 域に向かって、前記第2の深さで、前記ソース領域から前記ドレイン領域へと流 れ始めるように選ばれたことを特徴とする電界効果型トランジスタ。 52. 前記第1の深さはさらに、前記トランジスタのしきい値電圧を越える 電圧が前記ゲート電極に印加された際に、前記第2の導電率型の前記キャリアが 前記チャネル内を、前記第2の深さから前記基板表面に向かって広がりながら、 前記ソース領域から前記ドレイン領域へと流れることができるように選ばれたこ とを特徴とする請求項51に記載の電界効果型トランジスタ。 53. 前記空間的に隔たったソース領域およびドレイン領域はさらに、横方 向に互いから離れて、前記タブ領域を越えて広がることを特徴とする請求項51 に記載の電界効果型トランジスタ。 54. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記チャネル内まで広がるソース拡張領 域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項51に記載 の電界効果型トランジスタ。 55. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内へと広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項54に 記載の電界効果型トランジスタ。 56. 第1の導電率型の半導体基板と、 該半導体基板内であってその表面側に存在し、第2の導電率型の空間的に隔た ったソース領域およびドレイン領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の、該半導体基板内 であってその表面側に存在し、該基板表面より第1の深さに達する、前記第2の 導電率型のタブ領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記タブ領域内に 存在し、前記基板表面より前記第1の深さよりも小さい第2の深さに達する、前 記第2の導電率型のチャネル領域と、 前記空間的に隔たったソース領域およびドレイン領域の間の前記基板表面上に 存在するゲート絶縁層と、 前記ソースおよび前記ドレイン領域、および前記ゲート絶縁層にそれぞれ接触 する、ソース、ドレイン、およびゲート電極と を備えた電界効果型のトランジスタであって、 前記空間的に隔たったソース領域およびドレイン領域は、前記基板内に前記第 1の深さを越えて広がり、 前記第1の深さは、前記トランジスタのしきい値電圧が前記ゲート電極に印加 された際に、前記第2の導電率型のキャリアが前記チャネル内を前記ソース領域 から前記ドレイン領域へと、前記第2の深さで、流れ始めるように選ばれたこと を特徴とする電界効果型トランジスタ。 57. 前記第1の深さはさらに、前記トランジスタのしきい値電圧を越える 電圧が前記ゲート電極に印加された際に、前記第2の導電率型の前記キャリアが 前記チャネル内を、前記第2の深さから前記基板表面に向かって広がりながら、 前記ソース領域から前記ドレイン領域へと流れることができるように選ばれたこ とを特徴とする請求項51に記載の電界効果型トランジスタ。 58. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ソース領域に隣接するように存在し、前記ドレイン領域に向かって広がるソー ス拡張領域を備え、 前記ソース領域および前記ソース拡張領域は、同一のドーピング濃度において ドーピングされた前記第2の導電率型であることを特徴とする請求項56に記載 の電界効果型トランジスタ。 59. 前記トランジスタはさらに、該半導体基板内であってその表面側に前 記ドレイン領域に隣接するように存在し、前記チャネル内まで広がるドレイン拡 張領域を備え、 前記ドレイン領域および前記ドレイン拡張領域は、同一のドーピング濃度にお いてドーピングされた前記第2の導電率型であることを特徴とする請求項58に 記載の電界効果型トランジスタ。
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