DE69628840T2 - Termi-schwellenspannungs-feldeffekttransistor mit kurzer kanallänge - Google Patents

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Description

  • Die vorliegende Patentanmeldung ist eine Teilfortführung der Patentanmeldung Serien-Nr. 08/351 643, eingereicht am 7. Dezember 1994, die selbst eine Teilfortführung der Patentanmeldung Serien-Nr. 08/037 636 ist, eingereicht am 23. Februar 1993, jetzt US-A-5 374 836, die selbst eine Teilfortführung der gleichzeitig anhängigen Patentanmeldung Serien-Nr. 07/977 689 ist, eingereicht am 18. November 1992, jetzt US-A-5 369 295, die selbst eine Fortführung der Patentanmeldung Serien-Nr. 07/826 939 ist, eingereicht am 28. Januar 1992, jetzt US-A-5 194 923.
  • TECHNISCHES GEBIET DER ERFINDUNG
  • Die Erfindung betrifft Feldeffekttransistorelemente und insbesondere Feldeffekttransistoren für integrierte Schaltkreise.
  • TECHNISCHER HINTERGRUND DER ERFINDUNG
  • Feldeffekttransistoren (FET) sind zum dominierenden aktiven Bauelement für höchstintegrierte (VLSI-) und ultrahöchstintegrierte (ULSI-) Anwendungen geworden, wie z. B. Logikbausteine, Speicherbausteine und Mikroprozessoren, da der FET für integrierte Schaltkreise von Natur aus ein hochohmiges, hochintegriertes, leistungsarmes Bauelement ist. Auf die Verbesserung der Geschwindigkeit und Integrationsdichte von FETs und auf die Absenkung ihrer Leistungsaufnahme ist viel Forschungs- und Entwicklungsaktivität konzentriert worden.
  • Ein Feldeffekttransistor mit hoher Geschwindigkeit und hoher Leistung wird beschrieben in US-A-4 984 043 und US-A-4 990 974, beide von Albert W. Vinal, beide mit dem Titel "Fermi Threshold Field Effect Transistor" (Fermischwellen-Feldeffekttransistor), und beide abgetreten an den Zessionar der vorliegenden Erfindung. Diese Patentschriften beschreiben einen Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET), der im Anreicherungsbetrieb arbeitet, ohne eine Inversion zu erfordern, indem die Schwellenspannung des Bauelements auf das doppelte Fermi-Potential des Halbleitermaterials gesetzt wird. Wie dem Fachmann bekannt, ist das Fermi-Potential als das Potential definiert, bei dem ein Energiezustand in einem Halbleitermaterial mit der Wahrscheinlichkeit 112 durch ein Elektron besetzt ist. Wie in den obenerwähnten Patentschriften von Vinal beschrieben, wird bei Einstellung der Schwellenspannung auf das Zweifache des Fermi-Potentials die Abhängigkeit der Schwellenspannung von der Oxiddicke, Kanallänge, Drainspannung und Substratdotierung weitgehend eliminiert. Wenn die Schwellenspannung auf das doppelte Fermi-Potential gesetzt wird, dann wird überdies das vertikale elektrische Feld an der Substratfläche zwischen dem Oxid und dem Kanal minimiert und ist tatsächlich im wesentlichen gleich null. Die Trägerbeweglichkeit im Kanal wird dadurch maximiert, was zu einem Hochgeschwindigkeitselement mit stark reduzierten Effekten heißer Elektronen führt. Die Leistung des Bauelements ist im wesentlichen unabhängig von den Elementabmessungen.
  • Trotz der gewaltigen Verbesserung des Fermischwellen-FETs im Vergleich zu bekannten FET-Bauelementen bestand ein Bedarf, die Kapazität des Fermi-FET-Bauelements weiter zu verringern. Dementsprechend wird in US-A-5 194 923 und US-A-5 369 295, beide von Albert W. Vinal und beide mit dem Titel "Fermi Threshold Field Effect Transistor With Reduced Gate and Diffusion Capacitance" (Fermischwellen-Feldeffekttransistor mit reduzierter Gate- und Diffusionskapazität) ein Fermi-FET-Bauelement beschrieben, das den Fluß von Leitungsladungsträgern innerhalb des Kanals in einer vorgegebenen Tiefe im Substrat unterhalb des Gates zuläßt, ohne die Erzeugung einer Inversionsschicht an der Oberfläche des Halbleiters zur Unterstützung der Trägerleitung zu erfordern. Dementsprechend erfordert die mittlere Tiefe der Kanalladung die Einbeziehung der Dielektrizitätskonstanten des Substrats als Teil der Gatekapazität. Die Gatekapazität wird dadurch wesentlich verringert.
  • Wie in den obenerwähnten Patentschriften US-A-5 369 295 und US-A-5 194 923 beschrieben, wird der Fermi-FET mit niedriger Kapazität vorzugsweise unter Verwendung eines Fermi-Wannenbereichs von vorgegebener Tiefe mit einem dem Substrat entgegengesetzten Leitfähigkeitstyp und dem gleichen Leitfähigkeitstyp wie dem des Drain- und des Source-Bereichs implementiert. Die Fermi-Wanne erstreckt sich von der Substratoberfläche nach unten bis in eine vorgegebene Tiefe, und die Drain- und Source-Diffusionen werden in der Fermi-Wanne innerhalb der Wannengrenzen ausgebildet. Die Fermi-Wanne bildet einen Unijunction- bzw. Zweizonentransistor, in dem Source, Drain, Kanal und Fermi-Wanne alle mit dem gleichen Leitfähigkeitstyp dotiert sind, aber mit unterschiedlichen Dotierungskonzentrationen. Daduch wird ein kapazitätsarmer Fermi-FET bereitgestellt. Der kapazitätsarme Fermi-FET mit der Fermi-Wanne wird hierbei als "kapazitätsarmer Fermi-FET" oder "Wannen-FET" bezeichnet.
  • Trotz der gewaltigen Verbesserung des Fermi-FET und des kapazitätsarmen Fermi-FET gegenüber bekannten FET-Bauelementen bestand weiterhin ein Bedarf, die durch den Fermi-FET erzeugte Stromstärke pro Kanalbreiteneinheit zu erhöhen. Wie dem Fachmann bekannt, ermöglichen Fermi-FET-Bauelemente mit höherer Stromstärke eine höhere Integrationsdichte und/oder viel höhere Geschwindigkeiten für Logikbausteine, Speicherbausteine, Mikroprozessoren und andere integrierte Schaltkreiselemente. Dementsprechend beschreibt US-A-5 374 836 von Albert W. Vinal mit dem Titel "High Current Fermi-Threshold Fiel Effect Transistor" (Hochstrom-Fermischwellen-Feldeffekttransistor) einen Fermi-FET, der einen Injektorbereich vom gleichen Leitfähigkeitstyp wie dem des Fermi-Wannenbereichs und des Source-Bereichs aufweist, der an den Source-Bereich angrenzt und dem Drain-Bereich gegenüberliegt. Der Injektorbereich ist vorzugsweise mit einem Dotierungsniveau zwischen der relativ niedrigen Dotierungskonzentration der Fermi-Wanne und der relativ hohen Dotierungskonzentration des Source-Bereichs dotiert. Der Injektorbereich steuert die Tiefe der in den Kanal injizierten Träger und verstärkt die Injektion von Trägem in den Kanal in einer vorgegebenen Tiefe unterhalb des Gates. Transistoren gemäß US-A-5 374 836 werden hierin als "Hochstrom-Fermi-FETs" bezeichnet.
  • Vorzugsweise ist der Source-Injektorbereich ein Source-Injektorwannenbereich, der den Source-Bereich umgibt. Ein Drain-Injektorwannenbereich kann auch vorgesehen werden. Eine Gateseitenwand-Abstandsschicht, die sich von der Grenze des Source-Injektorbereichs bis angrenzend an die Gateelektrode des Fermi-FETs erstreckt, kann gleichfalls vorgesehen werden, um die Abschnürspannung zu erniedrigen und den Sättigungsstrom für den Fermi-FET zu erhöhen. Ein Bodenleckstromsteuerbereich vom gleichen Leitfähigkeitstyp wie dem des Substrats kann ebenfalls vorgesehen werden.
  • Trotz der gewaltigen Verbesserung des Fermi-FETs, des kapazitätsarmen Fermi-FETs und des Hochstrom-Fermi-FETs gegenüber bekannten FET-Bauelementen bestand weiterhin ein Bedarf, den Betrieb des Fermi-FETs bei niedrigen Spannungen zu verbessern. Wie dem Fachmann bekannt, wird gegenwärtig großer Wert auf leistungsarme und/oder batteriebetriebene Geräte gelegt, die typischerweise mit Stromversorgungsspannungen von fünf Volt, drei Volt, einem Volt oder weniger arbeiten.
  • Für eine gegebene Kanallänge führt die Absenkung der Betriebsspannung zu einem linearen Abfall des elektrischen Querfeldes. Bei sehr niedrigen Betriebsspannungen ist das elektrische Querfeld so schwach, daß die Träger im Kanal daran gehindert werden, eine Sättigungsgeschwindigkeit zu erreichen. Dies führt zu einem steilen Abfall des verfügbaren Drainstroms. Der Darinstromabfall begrenzt wirksam die Verringerung der Betriebsspannung zum Erzielen brauchbarer Schaltkreisgeschwindigkeiten für eine gegebene Kanallänge.
  • Um den Betrieb des Wannen-FETs bei niedrigen Spannungen zu verbessern, beschreibt die Patentanmeldung Serien-Nr. 08/351 643, erteilt an den Erfinder der vorliegenden Erfindung, mit dem Titel "Contoured-Tub Fermi-Threshold Field Effect Transistor and Method of Forming Same" (Fermischwellen-Feldeffekttransistor mit konturierer Wanne und Verfahren zu seiner Herstellung) einen Fermi-FET, der einen konturierten Fermi-Wannenbereich mit ungleichmäßiger Wannentiefe aufweist. Insbesondere ist die Fermi-Wanne unter dem Source- und/oder dem Drain-Bereich tiefer als unter dem Kanalbereich. Daher liegt der Wanne-Substrat-Übergang unter dem Source- und/oder dem Drain-Bereich tiefer als unter dem Kanalbereich. Dadurch verringert sich die Diffusionskapazität gegenüber einer Fermi-Wanne mit gleichmäßiger Wannentiefe, so daß bei niedrigen Spannungen ein hoher Sättigungsstrom erzeugt wird.
  • Im einzelnen weist ein Fermischwellwert-Feldeffekttransistor mit konturierter Wanne gemäß der Patentanmeldung Serien-Nr. 08/351 643 ein Halbleitersubstrat eines ersten Leitfähigkeitstyps und in dem Halbleitersubstrat beabstandete Source- und Drain-Bereiche eines zweiten Leitfähigkeitstyps an einer Fläche des Halbleitersubstrats auf. Außerdem wird in dem Halbleitersubstrat an der Substratfläche zwischen den beabstandeten Source- und Drain-Bereichen ein Kanalbereich vom zweiten Leitfähigkeitstyp ausgebildet. In dem Halbleitersubstrat ist außerdem ein Wannenbereich vom zweiten Leitfähigkeitstyp an der Substratfläche enthalten. Der Wannenbereich erstreckt sich von der Substratfläche in einer ersten vorgegebenen Tiefe bis mindestens unter einen der voneinander beabstandeten Source- und Drain-Bereiche, und dann in einer zweiten vorgegebenen Tiefe von der Substratfläche aus unter den Kanalbereich. Die zweite vorgegebene Tiefe ist kleiner als die erste vorgegebene Tiefe. Außerdem sind eine Gate-Isolierschicht und Source-, Drain- und Gate-Kontakte vorhanden. Ein Substratkontakt kann gleichfalls enthalten sein.
  • Vorzugsweise wird die zweite vorgegebene Tiefe, d. h. die Tiefe der konturierten Wanne angrenzend an den Kanal, so gewählt, daß die in den obenerwähnten US-Patentschriften US-A-5 194 923 und US-A-5 369 295 definierten Fermi-FET-Kriterien erfüllt sind. Insbesondere wird die zweite vorgegebene Tiefe so gewählt, daß bei auf Massepotential liegendem Gate am Boden des Kanals ein statisches elektrisches Feld null senkrecht zur Substratfläche erzeugt wird. Die zweite vorgegebene Tiefe kann auch so gewählt werden, daß eine Schwellenspannung für den Feldeffekttransistor erzeugt wird, die doppelt so hoch wie das Fermi-Potential des Halbleitersubstrats ist. Die erste vorgegebene Tiefe, d. h. die Tiefe des konturierten Wannenbereichs angrenzend an den Source- und/oder Drain-Bereich, wird vorzugsweise so gewählt, daß der Wannenbereich unter den Source- und/oder Drain-Bereichen beim Anlegen einer Vorspannung null an den Source- und/oder Drain-Kontakt verarmt.
  • Mit fortschreitendem Stand der Technik in der Fertigung mikroelektronischer Bauelemente sind die Linien- bzw. Strukturbreiten in der Fertigung auf erheblich weniger als ein Mikrometer reduziert worden. Die verkleinerten Strukturbreiten haben zu dem "Kurzkanal"-FET geführt, in dem die Kanallänge wesentlich kleiner als ein Mikrometer und bei fortschreitender Verarbeitungstechnologie im allgemeinen wesentlich kleiner als ein halber Mikrometer ist.
  • Der kapazitätsarme Fermi-FET gemäß US-A-5 194 923 und US-A-5 369 295, der Hochstrom-Fermi-FET gemäß US-A-5 374 836 und der Fermi-FET mit konturierter Wanne gemäß der Patentanmeldung Serien-Nr. 08/351 643 können benutzt werden, um einen bei niedrigen Spannungen hochleistungsfähigen Kurzkanal-FET bereitzustellen. Der Fachmann wird jedoch erkennen, daß mit abnehmenden Strukturbreiten Verarbeitungsbeschränkungen die Abmessungen und Leitfähigkeiten begrenzen können, die bei der Fertigung eines FETs erreichbar sind. Dementsprechend können für abnehmende Strukturbreiten die Verarbeitungsbedingungen unter Umständen eine Neuoptimierung des Fermi-FET-Transistors erfordern, um diesen Verarbeitungsbedingungen Rechnung zu tragen.
  • In den Patent Abstracts of Japan, Bd. 13, Nr. 525 und in JP-A-1 214 169 wird ein Halbleiterbauelement beschrieben, das die elektrische Feldstärke des Substrats in Tiefenrichtung schwächt, indem in einem p-Kanal-MOS-Transistor mit n-leitendem polykristallinem Silicium als Gateelektrode zwischen der Substratoberfläche und dem Kanalbereich eine Störstellenkonzentration aufgebaut wird.
  • Eine Veröffentlichung mit dem Titel "Tenth Micron-P-MOSFET's With Ultra-Thin Epitaxial Channel Layer Grown by Ultra-High-Vacuum CVD" (Zehntelmikrometer-p-MOSFETS mit ultradünner epitaxialer Kanalschicht, gezüchtet durch chemisches Aufdampfen im Ultrahochvakuum) von Ohguro et al., International Electron Devices Meeting, 1993, S. 433–436, beschreibt Silicium-MOSFETs mit ultradünner epitaxialer Kanalschicht, die durch chemisches Aufdampfen im Ultrahochvakuum bei tiefen Temperaturen gezüchtet wird. Dadurch wird eine Dotierung des Kanalbereichs mit hoher Präzision ermöglicht.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist daher eine Aufgabe der Erfindung, einen verbesserten Fermischwellen-Feldeffekttransistor (Fermi-FET) bereitzustellen.
  • Eine weitere Aufgabe der Erfindung ist die Bereitstellung eines Fermi-FETs, der bezüglich der Verarbeitungsbeschränkungen durch kurze Strukturbreiten optimiert ist.
  • Diese und weitere Aufgaben werden erfindungsgemäß durch einen Fermi-FET gelöst, der beabstandete Source- und Drain-Bereiche aufweist , die sich über die Fermi-Wanne hinaus in Tiefenrichtung erstrecken und auch in Seitenrichtung über die Fermi-Wanne hinausreichen können. Da sich die Source- und Drain-Bereiche über die Wanne hinaus erstrecken, entsteht ein Übergang zum Substrat, der zu einem Ladungsaufteilungszustand führen kann. Um diesen Zustand zu kompensieren, sollte die Substratdotierung erhöht werden. Der sehr kleine Abstand zwischen den Source- und Drain-Bereichen führt dazu, daß eine Verringerung der Wannentiefe wünschenswert wird. Dies verursacht eine Veränderung des zum Substrat senkrechten statischen elektrischen Feldes an der Oxid : Substrat-Grenzfläche, wenn die Gateelektrode auf Schwellwert-Potential liegt. In typischen Langkanal-Fermi-FET-Transistoren ist dieses Feld im wesentlichen gleich null. In Kurzkanal-Bauelementen ist das Feld wesentlich niedriger als in einem MOSFET-Transistor, aber etwas höher als in einem Langkanal-Fermi-FET.
  • Insbesondere weist ein Kurzkanal-Fermischwellen-Feldeffekttransistor gemäß der vorliegenden Erfindung ein Halbleitersubstrat vom ersten Leitfähigkeitstyp und im Substrat an einer Oberfläche des Substrats einen Wannenbereich vom zweiten Leitfähigkeitstyp auf, der sich von der Substratoberfläche bis in eine erste Tiefe erstreckt. Der Kurzkanal-Fermi-FET weist außerdem im Wannenbereich beabstandete Source- und Drain-Bereiche vom zweiten Leitfähigkeitstyp auf. Die beabstandeten Source- und Drain-Bereiche erstrecken sich von der Substratoberfläche über die erste Tiefe hinaus und können auch in Querrichtung voneinander weg über den Wannenbereich hinausreichen.
  • Im Wannenbereich ist zwischen den voneinander beabstandeten Source- und Drain-Bereichen ein Kanalbereich vom zweiten Leitfähigkeitstyp enthalten und erstreckt sich von der Substratoberfläche bis in eine zweite Tiefe, wobei die zweite Tiefe kleiner als die erste Tiefe ist. Mindestens eine von der ersten und der zweiten Tiefe ist so gewählt, daß das zur Substratoberfläche senkrechte statische elektrische Feld von der Substratoberfläche bis zur zweiten Tiefe minimiert wird, wenn die Gateelektrode auf dem Schwellenpotential liegt. Zum Beispiel kann in einem Kurzkanal-Fermi-FET ein statisches elektrisches Feld von 104 V/cm erzeugt werden, im Vergleich zu einem statischen elektrischen Feld von mehr als 105 V/cm in einem herkömmlichen MOSFET. Dagegen kann der Wannen-FET gemäß US-A-5 194 923 und US-A-5 369 295 ein elektrisches Feld von weniger als (und oft erheblich weniger als) 103 V/cm erzeugen, das im Vergleich zu einem herkömmlichen MOSFET im wesentlichen gleich null ist. Die erste und die zweite Tiefe können auch so gewählt werden, daß eine Schwellenspannung für den Feldeffekttransistor erzeugt wird, die doppelt so hoch wie das Fermi-Potential des Halbleitersubstrats ist, und sie können auch so gewählt werden, daß bei Anlegen der Schwellenspannung an die Gateelektrode Träger vom zweiten Leitfähigkeitstyp im Kanalbereich in der zweiten Tiefe, und bei Anlegen einer höheren Spannung als der Schwellenspannung des Feldeffekttransistors in größerer Ausdehnung von der zweiten Tiefe zur Substratoberfläche hin, vom Source-Bereich zum Drain-Bereich fließen können, ohne eine Inversionsschicht im Kanal zu erzeugen. Der Transistor weist ferner eine Gate-Isolierschicht und Source-, Drain- und Gate-Kontakte auf. Ein Substratkontakt kann gleichfalls enthalten sein.
  • Der Kurzkanal-Fermi-FET kann auch als Wannen-FET betrachtet werden, in dem sich der Wannenbereich zwischen den beabstandeten Source- und Drain-Bereichen erstreckt, und wobei sich der Wannenbereich von der Substratoberfläche aus in eine erste Tiefe erstreckt. Die Source- und Drain-Bereiche erstrecken sich über die erste Tiefe hinaus in das Substrat.
  • Wenn die Source- und Drain-Bereiche über die Wannentiefe hinausreichen, können eine Ladungsaufteilung und andere Kurzkanaleffekte auftreten, die zu einer Entartung des Anstiegs unterhalb des Schwellwerts und zu einem höheren Drain-Leckstrom führen. Um diese Effekte zu vermindern, wird die Wannentiefe unterhalb einer maximalen Wannentiefe gehalten. Die maximale Wannentiefe ist gegeben
    Figure 00050001
    wobei Vg–s die Differenz der Austrittsarbeit zwischen der Gate- und der Source-Elektrode, Leff die effektive Kanallänge, LD die Debye-Länge, Vd die Drainspannung, Vjff die Potentialschwelle für den Fermi-FET; εs die Dielektrizitätskonstante des Substrats, εi die Dielektrizitätskonstante der Gate-Isolierschicht und Tox die Dicke der Gate-Isolierschicht ist. Die Differenz Vg– s der Austrittsarbeit zwischen den Gate- und Source-Elektroden ist gegeben durch Vg– s = kT/q Ln(N+Npoly/ni 2), wobei N+ die Source-Dotierungskonzentration, Npoly die Dotierungskonzentration des Polysilicium-Gates, ni die Eigenleitungsdichte des Substrats bei einer Temperatur von T Kelvin, q = 1,6 × 10–19 Coulomb und K = 1,38 × 10–23 Joule/°Kelvin ist. Die Potentialschwelle Vjff für den Fermi-FET ist gegeben durch kT/q Ln(N+/ni).
  • Kurzkanaleffekte können auch reduziert werden, indem Source- und Drain-Bereiche im Substrat an der dem Source- bzw. Drain-Bereich benachbarten Substratoberfläche bereitgestellt werden und in den Kanalbereich hinein reichen. Im Gegensatz zu der bei herkömmlichen FETs benutzten Technologie mit "schwach dotiertem Drain-Bereich" werden die Source- und Drain-Erweiterungsbereiche mit dem zweiten Leitfähigkeitstyp in etwa der gleichen Dotierungskonzentration wie die Source- und Drain-Bereiche selbst dotiert. Die Source- und Drain-Erweiterungsbereiche vermindern die Drainspannungsempfindlichkeit wegen der Ladungsaufteilungseffekte. Die Source- und Drain-Erweiterungsbereiche können auch in einem Fermi-FET mit konturierter Wanne verwendet werden, um Kurzkanaleffekte zu vermindern. Dementsprechend wird ein Fermi-FET bereitgestellt, der für kleine Strukturbreiten besonders geeignet ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Schnittansicht eines n-Kanal-Hochstrom-Fermi-FETs gemäß der Patentanmeldung Serien-Nr. 08//037 636.
  • 2A zeigt eine Schnittansicht einer ersten Ausführungsform eines Kurzkanal-Fermi-FETs mit niedrigem Leckstrom gemäß US-A-5 374 836.
  • 2B zeigt eine Schnittansicht einer zweiten Ausführungsform eines Kurzkanal-Fermi-FETs mit niedrigem Leckstrom gemäß US-A-5 374 836.
  • 3 zeigt eine Schnittansicht eines n-Kanal-Fermi-FETs mit konturierter Wanne gemäß der Patentanmeldung Serien-Nr. 08//037 636.
  • 4 zeigt eine Schnittansicht eines erfindungsgemäßen n-Kanal-Kurzkanal-Fermi-FETs.
  • 5 zeigt eine Schnittansicht, die Ladungsaufteilungsbedingungen in dem Transistor gemäß 4 darstellt.
  • 6 zeigt eine Schnittansicht einer zweiten Ausführungsform eines erfindungsgemäßen n-Kanal-Kurzkanal-Fermi-FETs.
  • 7 zeigt eine Schnittansicht, die elektrische Felder in dem Kurzkanal-Feldeffekttransistor von 4 bei ausgeschaltetem Bauelement darstellt.
  • Die 8A und 8B zeigen graphische Darstellungen eines idealisierten Dotierungsprofils und Trägerprofils bzw. des resultierenden elektrische Feldes für einen N+ : N–-Übergang.
  • 9 zeigt eine graphische Darstellung des N+ : N–-Übergangs eines Wannen-FETs zwischen dem Source-Bereich und der Fermi-Wanne.
  • Die 10–12 zeigen graphische Darstellungen der kombinierten Feldstärke in Abhängigkeit von der effektiven Kanallänge für verschiedene Kombinationen der Wannentiefe und anderer Parameter des Bauelements.
  • 13 zeigt eine graphische Darstellung des kombinierten Sperrschichtfeldes in Abhängigkeit von der effektiven Kanallänge für verschiedene Drainspannungen.
  • 14 zeigt eine graphische Darstellung des kombinierten Sperrschichtfeldes in Abhängigkeit von der Wannentiefe für verschiedene Dicken der Gate-Oxidschicht.
  • 15 zeigt eine graphische Darstellung der maximalen Tiefe der Fermi-Wanne in Abhängigkeit von der Kanallänge für verschiedene Drainspannungen.
  • 16 zeigt eine Schnittansicht eines Fermi-FETs mit konturierter Wanne einschließlich der Source- und Drain-Erweiterungsbereiche gemäß der vorliegenden Erfindung.
  • Die 17A–17D zeigen Schnittansichten des Fermi-FETs von 16 während der Fertigungszwischenschritte.
  • AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Nachstehend wird die Erfindung unter Bezugnahme auf die beigefügten Zeichnungen, in denen bevorzugte Ausführungsformen der Erfindung dargestellt sind, ausführlicher beschrieben. Diese Erfindung kann jedoch in vielen verschiedenen Formen realisiert werden und sollte nicht als auf die hier dargelegten Ausführungsformen beschränkt aufgefaßt werden; vielmehr sind diese Ausführungsformen vorgesehen, damit die vorliegende Offenbarung gründlich und vollständig ist, und geben dem Fachmann ein vollständiges Bild vom Umfang der Erfindung. In den Zeichnungen ist die Dicke von Schichten und Bereichen der Deutlichkeit halber übertrieben dargestellt. Gleiche Bezugszeichen bezeichnen durchweg gleiche Elemente.
  • Vor der Beschreibung eines Kurzkanal-Fermischwellen-Feldeffekttransistors gemäß der vorliegenden Erfindung werden ein Fermischwellen-Feldeffekttransistor mit reduzierter Gate- und Diffusionskapazität gemäß US-A-5 194 923 und US-A-5 369 295 (auch als "kapazitätsarmer Fermi-FET" oder "Wannen-FET" bezeichnet) ebenso wie ein Hochstrom-Fermischwellen-Feldeffekttransistor gemäß US-A-5 374 836 beschrieben. Außerdem wird ein Fermi-FET mit konturierter Wanne gemäß der Patentanmeldung Serien-Nr. 08/351 643 beschrieben. Eine vollständigere Beschreibung ist in diesen Patentschriften und der Patentanmeldung zu finden. Dann werden Kurzkanal-Fermi-FETs gemäß der vorliegenden Erfindung beschrieben.
  • FERMI-FET MIT REDUZIERTER GATE- UND DIFFUSIONSKAPAZITÄT
  • Im folgenden wird eine Zusammenfassung des kapazitätsarmen Fermi-FETs einschließlich des Wannen FETs gegeben. Weitere Details sind in US-A-5 194 923 und US-A-5 369 295 zu finden.
  • Herkömmliche MOSFET-Bauelemente erfordern die Erzeugung einer Inversionsschicht an der Oberfläche des Halbleiters, um die Trägerleitung zu unterstützen. Die Tiefe der Inversionsschicht beträgt typischerweise 100 Å oder weniger. Unter diesen Umständen ist die Gatekapazität im wesentlichen gleich der Dielektrizitätskonstanten der Gate-Isolierschicht, dividiert durch deren Dicke. Mit anderen Worten, die Kanalladung liegt so dicht an der Oberfläche, daß Effekte der dielektrischen Eigenschaften des Substrats bei der Bestimmung der Gatekapazität bedeutungslos sind.
  • Die Gatekapazität kann erniedrigt werden, wenn die Leitungsladungsträger auf einen Kanalbereich unterhalb des Gates eingeschränkt sind, wobei die mittlere Tiefe der Kanalladung die Einbeziehung der Dielektrizitätskonstante des Substrats erfordert, um die Gatekapazität zu berechnen. Allgemein wird die Gatekapazität des kapazitätsarmen Fermi-FETs durch die folgende Gleichung beschrieben:
  • Figure 00080001
  • Darin ist Yf die Tiefe des als Fermi-Kanal bezeichneten Leitungskanals, εs ist die Dielektrizitätskonstante des Substrats, und β ist der Faktor, der die mittlere Tiefe der im Fermi-Kanal unterhalb der Oberfläche fließenden Ladung bestimmt. β ist von dem tiefenabhängigen Profil der vom Source-Bereich in den Kanal injizierten Ladungsträger abhängig. Für den kapazitätsarmen Fermi-FET ist β ≈ 2. Tox ist die Dicke der Gate-Oxidschicht, und εi ist deren Dielektrizitätskonstante.
  • Der kapazitätsarme Fermi-FET enthält einen Fermi-Wannnenbereich von vorgegebener Tiefe mit einem dem Leitfähigkeitstyp des Substrats entgegengesetzten Leitfähigkeitstyp und dem gleichen Leitfähigkeitstyp wie dem der Drain- und Source-Bereiche. Die Fermi-Wanne erstreckt sich von der Substratoberfläche abwärts bis in eine vorgegebene Tiefe, und die Drain- und Source-Diffusionen entstehen im Fermi-Wannnenbereich innerhalb der Grenzen der Fermi-Wanne. Die bevorzugte Tiefe der Fermi-Wanne ist gleich der Summe aus der Fermikanaltiefe Yf und der Sperrschichttiefe Y0. Ein Fermikanalbereich von vorgegebener Tiefe Yf und Breite Z erstreckt sich zwischen den Source- und Drain-Diffusionsbereichen. Die Leitfähigkeit des Fermi-Kanals wird durch die an die Gateelektrode angelegte Spannung gesteuert.
  • Die Gatekapazität wird hauptsächlich durch die Tiefe des Fermi-Kanals und die Trägerverteilung im Fermi-Kanal bestimmt und ist relativ unabhängig von der Dicke der Gate-Oxidschicht. Die Diffusionskapazität ist umgekehrt proportional zur Differenz zwischen [der Summe der Tiefe der Fermi-Wanne und der Spenschichttiefe Y0 im Substrat] und der Tiefe der Diffusionen Xd. Die Diffusionstiefe ist vorzugsweise kleiner als die Tiefe YT der Fermi-Wanne. Die Dotierungskonzentration für den Fermi-Wannenbereich wird vorzugsweise so gewählt, daß die Tiefe des Fermi-Kanals größer als die dreifache Tiefe einer Inversionsschicht innerhalb eines MOSFETs sein kann.
  • Dementsprechend weist der kapazitätsarme Fermi-FET ein Halbleitersubstrat vom ersten Leitfähigkeitstyp mit einer ersten Oberfläche, einen Fermi-Wannenbereich vom zweiten Leitfähigkeitstyp im Substrat an der ersten Oberfläche, voneinander beabstandete Source- und Drain-Bereiche vom zweiten Leitfähigkeitstyp im Fermi-Wannenbereich an der ersten Oberfläche und einen Kanal vom zweiten Leitfähigkeitstyp im Fermi-Wannenbereich an der ersten Oberfläche zwischen den beabstandeten Source- und Drain-Bereichen auf. Der Kanal erstreckt sich von der ersten Oberfläche bis in eine erste vorgegebene Tiefe (Yf), und die Wanne erstreckt sich vom Kanal bis in eine zweite vorgegebene Tiefe (Y0). Auf dem Substrat ist eine Gate-Isolierschicht an der ersten Oberfläche zwischen den beabstandeten Source- und Drain-Bereichen vorgesehen. Source-, Drain- und Gate-Elektroden sind als elektrische Kontakte der Source- und Drain-Bereiche bzw. der Gate-Isolierschicht vorgesehen.
  • Zumindest die ersten und zweiten vorgegebenen Tiefen werden so gewählt, daß bei Anlegen der Schwellenspannung des Feldeffekttransistors an die Gateelektrode ein statisches elektrisches Feld null senkrecht zur ersten Oberfläche in der ersten Tiefe erzeugt wird. Die ersten und zweiten vorgegebenen Tiefen werden außerdem so gewählt, daß bei Anlegen einer Spannung über der Schwellenspannung des Feldeffekttransistors an die Gateelektrode in dem Kanal, der sich von der ersten vorgegebenen Tiefe zur ersten Oberfläche erstreckt, Träger vom zweiten Leitfähigkeitstyp vom Source- zum Drain-Bereich fließen können. Die Träger fließen unterhalb der ersten Oberfläche vom Source- zum Drain-Bereich, ohne im Fermi-Wannenbereich eine Inversionsschicht zu erzeugen. Die erste und die zweite vorgegebene Tiefe werden gleichfalls so gewählt, daß an der Substratoberfläche angrenzend an die Gate-Isolierschicht eine Spannung erzeugt wird, die der Summe der Spannungen zwischen dem Substratkontakt und dem Substrat und zwischen der Polysilicium-Gateelektrode und der Gateelektrode gleich und entgegengesetzt ist.
  • Wenn das Substrat mit einer Dotierungsdichte Ns dotiert ist, eine Eigenleitungsdichte bzw. intrinsiche Ladungsträgerkonzentration ni bei einer Temperatur von T Kelvin und eine Dielektrizitätskonstante εs aufweist, und wenn der Feldeffekttransistor einen Substratkontakt zum elektrischen Kontaktieren des Substrats aufweist, der Kanal sich von der Oberfläche des Substrats bis in eine erste vorgegebene Tiefe Yf erstreckt und der Fermi-Wannenbereich sich vom Kanal aus bis in eine zweite vorgegebene Tiefe Y0 erstreckt, und wenn der Fermi-Wannenbereich mit einer Dotierungsdichte dotiert ist, die gleich dem Produkt aus einem Faktor α und Ns ist, und wenn die Gateelektrode eine Polysiliciumschicht vom ersten Leitfähigkeitstyp aufweist, die mit einer Dotierungsdichte Np dotiert ist, dann ist die erste vorgegebene Tiefe (Yf) gleich:
    Figure 00090001
    wobei q gleich 1,6 × 10–19 Coulomb und K gleich 1,38 × 10–23 Joule/°Kelvin ist. Die zweite vorgegebene Tiefe (T0) ist:
    Figure 00090002
    wobei ϕs gleich 2ϕf + kT/q Ln(α) ist und ϕf das Fermi-Potential des Halbleitersubstrats ist.
  • HOCHSTROM-FERMI-FET-STRUKTUR
  • Unter Bezugnahme auf 1 wird ein n-Kanal-Hochstrom-Fermi-FET gemäß US-A-5 374 836 erläutert. Der Fachmann wird erkennen, daß man durch Umkehren der Leitfähigkeiten der n- und p-Bereiche einen p-Kanal-Fermi-FET erhalten kann.
  • Wie in 1 dargestellt, wird ein Hochstrom-Fermi-FET in einem Halbleitersubstrat 21 vom ersten Leitfähigkeitstyp, hier vom p-Typ, gefertigt, das eine Substratoberfläche 21a aufweist. Im Substrat 21 wird ein Fermi-Wannenbereich 22 vom zweiten Leitfähigkeitstyp, hier vom n-Typ, an der Substratoberfläche 21a ausgebildet. Im Fermi-Wannenbereich 22 werden an der Oberfläche 21a voneinander beabstandete Source- und Drain-Bereiche 23 bzw. 24 vom zweiten Leitfähigkeitstyp, hier vom n-Typ, ausgebildet. Der Fachmann wird erkennen, daß die Source- und Drain-Bereiche auch in einem Graben in der Oberfläche 21a ausgebildet werden können.
  • Auf dem Substrat 21 wird an der Oberfläche 21a zwischen den beabstandeten Source- und Drain-Bereichen 23 bzw. 24 eine Gate-Isolierschicht 26 ausgebildet. Wie dem Fachmann bekannt, besteht die Gate-Isolierschicht typischerweise aus Siliciumdioxid. Es können aber auch Siliciumnitrid und andere Isolatoren verwendet werden.
  • Auf der Gate-Isolierschicht 26 wird entgegengesetzt zum Substrat 21 eine Gateelektrode ausgebildet. Die Gateelektrode weist vorzugsweise eine polykristalline Silicium- (Polysilicium-)Gateelektrodenschicht 28 vom ersten Leitfähigkeitstyp, hier vom p-Typ, auf. Auf der Polysilicium-Gateelektrode 28 wird entgegengesetzt zur Gate-Isolierschicht 26 eine Leiter-Gateelektrodenschicht typischerweise eine Metall-Gateelektrodenschicht 29 ausgebildet. Außerdem werden auf demSource-Bereich 23 bzw. dem Drain-Bereich 24 eine Source-Elektrode 31 bzw. eine Drain-Elektrode 32 ausgebildet.
  • Im Substrat 21 wird außerdem ein Substratkontakt 33 vom ersten Leitfähigkeitstyp, hier vom p-Typ, entweder innerhalb der Fermi-Wanne 22, wie dargestellt, oder außerhalb der Wanne 22 ausgebildet. Wie dargestellt, wird der Substratkontakt 33 mit dem ersten Leitfähigkeitstyp dotiert, hier dem p-Typ, und kann einen relativ stark dotierten Bereich 33a und einen relativ schwach dotierten Bereich 33b enthalten. Eine Substratelektrode 34 stellt den elektrischen Kontakt zum Substrat her.
  • Die bisher unter Bezugnahme auf 1 beschriebene Struktur entspricht der kapazitätsarmen Fermi-FET-Struktur gemäß US-A-5 194 923 und US-A-5 369 295. Wie bereits in diesen Patentanmeldungen beschrieben, wird zwischen den Source- und Drain-Bereichen 23 und 24 ein Kanal 36 erzeugt. Die Tiefe des Kanals von der Oberfläche 21a aus, in 1 mit Yf bezeichnet, und die Tiefe vom Boden des Kanals bis zum Boden der Fermi-Wanne 22, in 1 mit Y0 bezeichnet, zusammen mit den Dotierungsniveaus des Substrats 21, des Wannenbereichs 22 und der Polysilicium-Gateelektrode 28 werden unter Benutzung der Beziehungen in den obigen Gleichungen (2) und (3) so gewählt, daß man einen kapazitätsarmen Hochleistungs-Feldeffekttransistor erhält.
  • Wie immer noch aus 1 ersichtlich, wird angrenzend an den Source-Bereich 23 und gegenüber dem Drain-Bereich ein Source-Injektorbereich 37a vom zweiten Leitfähigkeitstyp, hier vom n-Typ, bereitgestellt. Der Source-Injektorbereich liefert durch Steuerung der Tiefe, in der die Träger in den Kanal 36 injiziert werden, einen Hochstrom-Fermi-FET. Der Source-Injektorbereich 37a kann sich nur zwischen dem Source-Bereich 23 und dem Drain-Bereich 24 erstrecken. Der Source-Injektorbereich umgibt vorzugsweise den Source-Bereich 23 und bildet einen Source-Injektorwannenbereich 37, wie in 1 dargestellt. Der Source-Bereich 23 kann an der Seite und der Bodenfläche vollständig von dem Source-Injektorwannenbereich 37 umgeben sein. Alternativ kann der Source-Bereich 23 an der Seite von dem Source-Injektorwannenbereich 37 umgeben sein, kann aber am Boden durch den Source-Injektorwannenbereich 37 vorstehen. Als weitere Alternative kann sich der Source-Injektorbereich 37a in das Substrat 21 hinein bis zum Übergang zwischen Fermi-Wanne 22 und Substrat 21 erstrecken. Außerdem ist vorzugsweise ein Drain-Injektorbereich 38a vorgesehen, vorzugsweise ein Drain-Injektorwannenbereich 38, der den Drain-Bereich 24 umgibt.
  • Der Source-Injektorbereich 37a und der Drain-Injektorbereich 38a oder der Source-Injektorwannenbereich 37 und der Drain-Injektorwannenbereich 38 sind vorzugsweise mit dem gleichen Leitfähigkeitstyp dotiert, hier dem n-Typ, wobei das Dotierungsniveau zwischen dem relativ niedrigen Dotierungsniveau der Fermi-Wanne 22 und dem relativ hohen Dotierungsniveau des Source-Bereichs 23 und des Drain-Bereichs 24 liegt. Dementsprechend wird die Fermi-Wanne 22 als N bezeichnet, die Source- und Drain-Injektorwannenbereiche 37, 38 werden als N+ und die Source- und Drain-Bereiche 23, 24 werden als N++ bezeichnet. Dadurch wird ein Zweizonentransistor gebildet.
  • Der Hochstrom-Fermi-FET liefert etwa viermal so hohe Steuerströme wie FETs nach dem Stand der Technik. Die Gatekapazität ist etwa halb so hoch wie bei einem herkömmlichen FET-Bauelement. Die Dotierungskonzentration des Source-Injektorwannenbereichs 37 steuert die Tiefe der Ladungsträger, die in den Kanalbereich 36 injiziert werden, typischerweise auf etwa 1000 Å. Die Dotierungskonzentration im Source-Injektorwannenbereich 37 beträgt typischerweise 2E18 und hat vorzugsweise eine Tiefe, die mindestens so groß wie die gewünschte maximale Tiefe der injizierten Majoritätsträger ist. Alternativ kann sich der Bereich ebenso tief wie der Fermi-Wannenbereich 22 erstrecken, um den Leckstrom unterhalb des Schwellwerts zu minimieren, wie weiter unten beschrieben wird. Es wird gezeigt werden, daß die in den Kanal 36 injizierte Trägerkonzentration nicht die Dotierungskonzentration des Source-Injektorbereichs 37a gegenüber dem Drain-Bereich übersteigen kann. Die Breite des Abschnitts des Source-Injektorbereichs 37 gegenüber dem Drain-Bereich liegt typischerweise im Bereich von 0,05–0,15 μm. Die Dotierungskonzentration der Source- und Drain-Bereiche 23 bzw. 24 beträgt typischerweise 1E19 oder mehr, Die Tiefe YT = (Yf + Y0) der Fermi-Wanne 22 beträgt annähernd 2200 Å bei einer Dotierungskonzentration von etwa 1,8E16.
  • Wie in 1 dargestellt, weist der Hochstrom-Fermi-FET 20 außerdem eine Gateseitenwand-Abstandsschicht 41 an der Substratoberfläche 21a auf, die sich von einem an den Source-Injektorbereich 37a angrenzenden Bereich bis zu einem an die Polysilicium-Gateelektrode 28 angrenzenden Bereich erstreckt. Die Gateseitenwand-Abstandsschicht 41 erstreckt sich gleichfalls vorzugsweise von einem an den Drain-Injektorbereich 38a angrenzenden Bereich bis zu einem an die Polysilicium-Gateelektrode 28 angrenzenden Bereich. Insbesondere geht die Gateseitenwand-Abstandsschicht 41, wie in 1 dargestellt, von der Seitenwand 28a der Polysilicium-Gateelektrode aus und überlagert die Source- und Drain-Injektorbereiche 37a bzw. 38a. Vorzugsweise umgibt die Gateseitenwand-Abstandsschicht 41 die Polysilicium-Gateelektrode 28. Gleichfalls vorzugsweise erstreckt sich, wie weiter unten ausführlich diskutiert wird, die Gate-Isolierschicht 26 auf den Source-Injektorbereich 37a und den Drain-Injektorbereich 38a an der Substratoberfläche 21a, und die Gateseitenwand-Abstandsschicht 41 erstreckt sich gleichfalls auf den Source-Injektorbereich 37 und den Drain-Injektorbereich 38.
  • Die Gateseitenwand-Abstandsschicht 41 senkt die Abschnürspannung des Fermi-FETs 20 und erhöht seinen Sättigungsstrom auf eine Weise, die weiter unten ausführlich beschrieben wird. Vorzugsweise ist die Gateseitenwand-Abstandsschicht ein Isolator mit einer höheren Dielektrizitätskonstante als derjenigen der Gate-Isolierschicht 26. So ist beispielsweise, wenn die Gate-Isolierschicht 26 aus Siliciumdioxid besteht, die Gateseitenwand-Abstandsschicht 41 vorzugsweise Siliciumnitrid. Wenn die Gate-Isolierschicht 26 aus Siliciumnitrid besteht, ist die Gateseitenwand-Abstandsschicht 41 vorzugsweise ein Isolator mit höherer Dielektrizitätskonstante als der von Siliciumnitrid.
  • Wie in 1 dargestellt, kann sich die Gateseitenwand-Abstandsschicht 41 auch auf die Source- und Drain-Bereiche 23 bzw. 24 erstrecken, und die Source- bzw. Drain-Elektroden 31 bzw. 32 können in der Erweiterung des Gateseitenwand-Abstandsschichtbereichs ausgebildet sein. Herkömmliche Feldoxid- oder andere Isolatorbereiche 42 trennen die Source-, Drain- und Substratkontakte voneinander. Der Fachmann wird außerdem erkennen, daß zwar die Außenfläche 41a der Gateseitenwand-Abstandsschicht 41 im Querschnitt gekrümmt dargestellt ist, daß aber auch andere Formen verwendet werden können, wie z. B. eine gerade Fläche, um einen dreieckigen Querschnitt zu erzeugen, oder zueinander senkrechte Flächen, um einen rechteckigen Querschnitt zu erzeugen.
  • FERMISCHWELLEN-FELDEFFEKTTRANSISTOR MIT NIEDRIGEM LECKSTROM
  • Unter Bezugnahme auf die 2A und 2B werden jetzt Fermi-FETs gemäß US-A-5 374 836 beschrieben, die kurze Kanäle aufweisen, aber trotzdem einen niedrigen Leckstrom erzeugen. Diese Bauelemente werden nachstehend als "Fermi-FETs mit niedrigem Leckstrom" bezeichnet. Der Fermi-FET 50 mit niedrigem Leckstrom gemäß 2A weist einen Bodenleckstromsteuerbereich 51 vom ersten Leitfähigkeitstyp auf, hier vom p-Typ, und ist im Vergleich zum Substrat 21 mit hoher Konzentration dotiert. Dementsprechend wird er in 2A mit P+ bezeichnet. Der Fermi-FET 60 mit niedrigem Leckstrom gemäß 2B weist ausgedehnte Source- und Drain-Injektorbereiche 37a, 38a auf, die vorzugsweise bis zur Tiefe der Fermi-Wanne 22 reichen.
  • Wie aus 2A ersichtlich, erstreckt sich der Bodenleckstromsteuerbereich 51 quer über das Substrat 21 zwischen einer Erweiterung der gegenüberliegenden Enden der Source- und Drain-Bereiche 23 und 24 und erstreckt sich von oberhalb der Tiefe der Fermi-Wanne 22 bis unter die Tiefe der Fermi-Wanne. Vorzugsweise ist der Bereich unter dem Fermi-Kanal 36 angeordnet und darauf ausgerichtet. Wegen der Übereinstimmung mit den weiter oben beschriebenen Gleichungen ist die Tiefe vom Fermi-Kanal 36 bis zum oberen Ende des Bodenleckstromsteuerbereichs 51 mit Y0 bezeichnet worden. Im übrigen ist der Fermi-FET-Transistor gemäß 2A identisch mit dem in 1 dargestellten, außer daß ein kürzerer Kanal dargestellt ist. Der Fachmann wird erkennen, daß Injektorbereiche 37a und 38a und/oder Injektorwannen 37 und 38 ebenso wie der Gateseitenwand-Abstandsschichtbereich 41 weggelassen werden können, um einen kapazitätsarmen Kurzkanal-Fermi-FET mit niedrigem Leckstrom ohne die Hochstromeigenschaften des Bauelements von 2A bereitzustellen.
  • Der Bodenleckstromsteuerbereich 51 minimiert die draininduzierte Injektion in Kurzkanal-Fermi-Feldeffekttransistoren d. h. in den Feldeffekttransistoren, die eine Kanallänge von etwa 0,5 μm oder weniger aufweisen, während die niedrige Diffusionssperrschichtkapazität erhalten bleibt. Zum Beispiel kann bei 5 Volt ein Leckstrom von 3E-13 A oder weniger aufrechterhalten werden.
  • Der Bodenleckstromsteuerbereich kann unter Verwendung der Gleichungen 2 und 3 konstruiert werden, wobei Y0 die Tiefe vom Kanal bis zum oberen Ende des Bodenleckstromsteuerbereichs ist, wie in den 2A und 2B dargestellt. Der Faktor α ist das Verhältnis zwischen der P+-Dotierung des Bodenleckstromsteuerbereichs 51 und der N-Dotierung der Fermi-Wanne 22. Vorzugsweise wird α innerhalb des Bodenleckstromsteuerbereichs, d. h. unter dem Gate 28, auf etwa 0,15 festgesetzt. Unter den Source- und Drain-Bereichen 23 und 24 wird α auf etwa 1,0 festgesetzt, um die Diffusionssperrschichtkapazität zu minimieren. Mit anderen Worten, die Dotierungskonzentrationen des Substrats 21 und der Fermi-Wanne 22 sind in den Bereichen unter Source und Drain annähernd gleich. Für die oben beschriebenen Konstruktionsparameter und für eine Kanalbreite von 0,5 μm beträgt dementsprechend die Dotierungskonzentration im Bodenleckstromsteuerbereich 51 etwa 5E17 und ist tief genug, um die teilweise Verarmung im Wannen-Übergangs-Bereich bei einem Drain- oder Source-Diffusionspotential von 5 Volt zu unterstützen.
  • Wie aus 2B erkennbar, erstreckt sich eine alternative Konstruktion für den Bodenleckstromsteuerbereich bis in die Tiefe des Source-Injektorbereichs 37a und des Drain-Injektorbereichs 38a, vorzugsweise bis zur Tiefe der Fermi-Wanne (Yf + Y0). Wie in 2B dargestellt, kann die Tiefe der gesamten Source-Injektorwanne 37 und der Drain-Injektorwanne 38 ausgedehnt werden, vorzugsweise bis zur Tiefe der Fermi-Wanne. Der Trennungsabstand zwischen dem Boden der Injektorwannen 37 und 38 und dem Boden der Fermi-Wanne 22 ist vorzugsweise kleiner als eine halbe Kanallänge und geht vorzugsweise gegen null. Unter diesen Bedingungen weisen die Injektorwannen 37 und 38 eine Dotierungskonzentration von etwa 1,5E18/cm3 auf. Die Tiefe des Substratkontaktbereichs 33b wird vorzugsweise gleichfalls ausgedehnt, um die Fermi-Wannentiefe anzunähern. Im übrigen ist der Fermi-FET-Transistor 60 von 2B identisch mit dem in 1 dargestellten, außer daß ein kürzerer Kanal dargestellt ist.
  • FERMISCHWELLEN-FELDEFFEKTTRANSISTOR MIT KONTURIERTER WANNE
  • Nachstehend wird unter Bezugnahme auf 3 ein n-Kanal-Fermi-FETs mit konturierter Wanne gemäß der Patentanmeldung Serien-Nr. 08/037 636 erläutert. Der Fachmann wird erkennen, daß man durch Umkehrung der Leitfähigkeiten der n- und p-Bereiche einen p-Kanal-Fermi-FET erhalten kann. Wie in 3 dargestellt, ist der Fermi-FET 20' mit konturierter Wanne ähnlich dem Hochstrom-Fermi-FET 20 von 1, außer daß statt der Wanne 22 von 1, die eine einheitliche Wannentiefe aufweist, eine konturierte Wanne 22' vorhanden ist. Injektorwannen und Injektorbereiche sind nicht dargestellt, obwohl sie vorhanden sein können.
  • Wie weiter aus 3 erkennbar, weist die konturierte Wanne 22' eine erste vorgegebene Tiefe Y1 von der Substratoberfläche 21a bis unterhalb mindestens eines der voneinander beabstandeten Source- und Drain-Bereiche 23 bzw. 24 auf. Die konturierte Wanne 22' weist eine zweite vorgegebene Tiefe Y2 von der Substratoberfläche 21a bis unterhalb des Kanalbereichs 36 auf. Erfindungsgemäß unterscheidet sich Y2 von Y1 und ist vorzugsweise kleiner als Y1, um eine konturierte Wanne 22' zu erzeugen. Anders ausgedrückt, der Übergang zwischen der Wanne 22' und dem Substrat 21 wird bezüglich der Position, die durch die Wannen-FET-Kriterien unter dem Kanal vorgeschrieben ist, von den Source- und Drain-Bereichen 23 bzw. 24 weg nach unten verschoben, um die Source/Drain-Diffusionskapazität zu vermindern und dadurch einen Betrieb des Fermi-FETs mit konturierter Wanne bei niedrigen Spannungen zuzulassen. Der Fachmann wird erkennen, daß zur Erzeugung eines asymmetrischen Bauelements die Wanne 22' nur unter dem Source-Bereich 23 oder dem Drain-Bereich 24 konturiert werden kann. Vorzugsweise werden jedoch symmetrische Bauelemente ausgebildet, in denen die Wanne unter dem Source-Bereich 23 und dem Drain-Bereich 24 konturiert ist.
  • Die zweite vorgegebene Tiefe Y2 wird auf der Basis der Kriterien gemäß US-A-5 194 923 und US-A-5 369 295 für den kapazitätsarmen Fermi-FET (Wannen-FET) ausgewählt. Diese Kriterien, welche die Tiefen Yf und Y0 festlegen, die zusammen die zweite vorgegebene Tiefe Y2 bilden, werden oben beschrieben.
  • Die erste vorgegebene Tiefe (Y1) wird größer als die zweite vorgegebene Tiefe Y2 gewählt. Vorzugsweise wird die erste vorgegebene Tiefe außerdem so gewählt, daß der Wannenbereich 22' zwischen der ersten vorgegebenen Tiefe Y1 und den Source- und/oder Drain-Bereichen beim Anlegen einer Spannung null an den Source-Kontakt 31 bzw. den Drain-Kontakt 32 verarmt wird. Daher ist der mit Yn bezeichnete Gesamtbereich vorzugsweise unter einer Source-Vorspannung oder Drain-Vorspannung null völlig verarmt. Aufgrund dieser Kriterien wird Y1 durch
    Figure 00140001
    bestimmt, wobei Nsub die Dotierungskonzentration des Substrats 21 und Ntub die Dotierungskonzentration der konturierten Wanne 22' ist.
  • ÜBERLEGUNGEN ZU KURZKANÄLEN
  • Die Fermi-FET-Konstruktionen gemäß den 1–3 beschreiben bevorzugte Konstruktionen für die Fermi-FET-Transistorarchitektur für alle Kanallängen zur Herstellung von Hochstrom-Bauelementen mit niedrigem Leckstrom. Diese Bauelemente werden vorzugsweise bei allen Strukturbreiten eingesetzt. Der Fachmann wird jedoch erkennen, daß mit einer maßstäblichen Verkleinerung von Bauelementen auf Strukturbreiten von wesentlich weniger als einem Mikrometer Verarbeitungsbeschränkungen und die resultierenden elektrischen Effekte eine Änderung in der Bauelementarchitektur erfordern können, um das Bauelement zu optimieren und dabei trotzdem an den grundlegenden Fermi-FET-Kriterien festzuhalten. Wie zum Beispiel in den 1–3 dargestellt, liegen die Source- und Drain-Bereiche 23 bzw. 24 in der Fermi-Wanne 22 oder 22', und die Fermi-Wanne umgibt die Source- und Drain-Bereiche vollständig. Wenn jedoch die Bauelemente maßstäblich auf Kanallängen von weit weniger als einem Mikrometer verkleinert werden, besteht die Notwendigkeit, die Tiefe der Wanne 22 wesentlich flacher auszulegen, als durch US-A-5 367 186 mit dem Titel "Bounded Tub Fermi FET" (Fermi-FET mit begrenzter Wanne) von Albert W. Vinal und dem Erfinder der vorliegenden Erfindung, abgetreten an den Zessionar der vorliegenden Erfindung, deren Offenbarung hier durch Verweis einbezogen wird, vorausgesagt würde. Die Wanne sollte wegen des erhöhten Beitrags der draininduzierten Sperrschichtpotentialabsenkung im Source-Bereich flacher ausgelegt werden.
  • Leider ist es beim gegenwärtigen Stand der Fertigung von integrierten Schaltkreisen unter Umständen schwierig, die Wannentiefe zu vermindern und entsprechend die Source- und Drain-Tiefen so zu verringern, daß Source und Drain in der Wanne liegen und vollständig von der Wanne umgeben sind. Insbesondere können die Source- und Drain-Tiefen unter anderem durch die Wärmebilanz des Fertigungsprozesses nach der Ausbildung der Source- und Drain-Bereiche, das Diffusionsvermögen der verwendeten Dotierungsmittel-Spezies und/oder den Anteil der bei Erzeugung oder Aktivierung von Diffusionen vorhandenen diffusionsverstärkenden Kristallfehler begrenzt werden.
  • Wegen dieser Verarbeitungsbeschränkungen wird die Tiefe der Fermi-Wanne letzten Endes die Source- und Drain-Tiefen annähern. Bei extrem kurzen Kanallängen oder großen Diffusionstiefen ist es auch möglich, daß die Tiefe der Fermi-Wanne flacher als die Source- und Drain-Bereiche ist. Um diese Verarbeitungsbedingungen zu berücksichtigen und dennoch die Fermi-FET-Kriterien für hohe Leistung zu erfüllen, wird der erfindungsgemäße Kurzkanal-Fermi-FET bereitgestellt. Es versteht sich jedoch, daß zur Aufrechterhaltung einer maximalen Leistung vorzugsweise die Architektur gemäß den 1–3 verwendet werden sollte. Um das Bauelement mit der höchsten Leistung bei kleinen Strukturbreiten herzustellen, sollte man insbesondere versuchen, unter Anwendung niedriger Wärmebilanzen, langsam beweglicher Dotierungsstoffe und/oder anderer Verarbeitungsverfahren eine umgebende Wanne zu erzeugen, so daß die Source- und Drain-Bereiche, wo immer möglich, vollständig innerhalb der Wanne liegen.
  • KONSTRUKTION EINES KURZKANAL-FERMI-FETS
  • In 4 ist ein erfindungsgemäßer n-Kanal-Kurzkanal-Fermi-FET 20'' dargestellt. Der Fachmann wird erkennen, daß man durch Umkehrung der Leitfähigkeiten in den n- und p-Bereichen einen p-Kanal-Kurzkanal-Fermi-FET erhalten kann. Wie in 4 dargestellt, erstreckt sich die Fermi-Wanne 22'' von der Substratoberfläche 21a bis in eine erste Tiefe (Yf + Y0), Die beabstandeten Source- und Drain-Bereiche 23 bzw. 24 liegen im Wannenbereich, wie durch die Bereiche 23a und 24a dargestellt. Die Source- und Drain-Bereiche 23 bzw. 24 reichen jedoch auch von der Substratoberfläche 21a über die Wannentiefe hinaus. Die Source- und Drain-Bereiche 23 und 24 erstrecken sich auch seitlich in einer Richtung entlang der Substratoberfläche 21a über den Wannenbereich hinaus.
  • Die Kanaltiefe Yf und die Wannentiefe Y0 vom Kanal aus werden so gewählt, daß das zur Substratoberfläche senkrechte statische elektrische Feld in dem Kanal 36 von der Substratoberfläche bis zur Tiefe Yf minimiert wird, wenn die Gateelektrode auf Schwellwertpotential liegt. Wie bereits beschrieben, werden diese Tiefen auch vorzugsweise so gewählt, daß eine Schwellenspannung für den Feldeffekttransistor erzeugt wird, die gleich dem zweifachen Fermi-Potential des Halbleitersubstrats 21 ist. Diese Tiefen werden außerdem so gewählt, daß Ladungsträger vom zweiten Leitfähigkeitstyp im Kanalbereich, der sich von der Tiefe Yf zur Substratoberfläche 21a erstreckt, bei Anlegen einer höheren Spannung als der Schwellenspannung des Feldeffekttransistors vom Source-Bereich zum Drain-Bereich fließen können. Ladungsträger fließen innerhalb des Kanalbereichs vom Source-Bereich zum Drain-Bereich unterhalb der Substratoberfläche, ohne im Kanal eine Inversionsschicht zu erzeugen. Dementsprechend ist das Bauelement von 4 zwar nicht optimal, kann aber dennoch viel höhere Sättigungsströme erzeugen als herkömmliche MOSFET-Transistoren, bei wesentlichen Verminderungen der Gatekapazität im gesperrten Zustand. Die Drain-Kapazität wird normalen MOSFET-Bauelementen ähnlich.
  • Man wird erkennen, daß in 4 die Source- und Drain-Bereiche in Tiefenrichtung senkrecht zur Substratoberfläche 21a und außerdem in Seitenrichtung parallel zur Substratoberfläche 21a über den Wannenbereich hinausreichen. Um jedoch die parasitäre Seitenwandkapazität zu verringern, erstreckt sich die Wanne 22'' vorzugsweise in Seitenrichtung über die Source- und Drain-Bereiche hinaus, so daß die Source- und Drain-Bereiche nur in Tiefenrichtung durch die Wanne hervorstehen.
  • Wenn durch Verfahrensbeschränkunegn ein Kurzkanal-Fermi-FET gemäß der Darstellung in 4 erzeugt wird, können Einstellungen an der Substratkonzentration vorgenommen werden, um den Übergang zwischen den Source/Drain-Bereichen und dem Substrat auszugleichen. Der zusätzliche Übergang verursacht eine parasitäre Verarmung des Wannenbereichs, die zu einem "Ladungsaufteilungs"-Zustand führt, wie in 5 dargestellt. Die Ladungsaufteilung verursacht eine Verringerung der effektiven Wannendotierung unterhalb der Fermi-Wanne. Die Verarmungsbereiche der Source- und Drain-Bereiche vermindern die effektive Wannendotierung des Bauelements infolge der Ladungsaufteilung. Dadurch entsteht auch eine erhöhte Schwellwertempfindlichkeit gegenüber dem Drain-Potential.
  • Dieser Typ der Ladungsaufteilung ist für den bekannten "Kurzkanaleffekt" verantwortlich, der in herkömmlichen MOSFET-Bauelementen beobachtet wird. In Fermi-FET-Bauelementen kann dieser Effekt zur Degeneration des Anstiegs unterhalb der Schwellwerts und zu höheren Idss-Werten statt einfach zu einer Absenkung des Schwellwerts führen, die bei herkömmlichen MOSFET-Bauelementen normalerweise mit dieser Erscheinung verbunden ist.
  • Fermi-FET-Transistoren gemäß 1 enthalten einen verarmten Bereich unterhalb des Übergangs zwischen der Wanne 22 und dem Substrat 21. Die Breite dieses verarmten Bereichs im Substrat 21 ist:
  • Figure 00160001
  • Dieser verarmte Bereich enthält ionisierte Atome (#dep), deren Konzentation gleich der mittleren Konzentration (Nsub), multipliziert mit dem verarmten Bereich, ist: (WsubLeff): #dep = NsubLeff (6)
  • Wie wieder aus 4 erkennbar, nutzen im Fall hervorstehender Source- und Drain-Bereiche die Source- und Drain-Bereiche einen Teil dieser verfügbaren Ladung, die auf den Übergang zwischen dem Source/Drain-Bereich und dem Substrat 21 zurückzuführen ist, der eine endliche Breite parallel zum Übergang zwischen der Wanne 22'' und dem Substrat 21 aufweist. Ein Teil der verfügbaren Ladung geht, wie in Gleichung 5, wegen des eingebauten Übergangspotentials verloren, und weitere Ladung geht wegen des durch Vd an den Drain-Bereich angelegten Potentials verloren.
  • Angenommen, die Durchdringung der Source- und Drain-Bereiche unterhalb der Wanne 2'' ist groß im Vergleich zu der gezeichneten Kanallänge L0, dann ist die aufgeteilte Ladung #shared im Kanal gleich:
  • Figure 00160002
  • Dies läßt darauf schließen, daß die effektive Substrat-Konzentration erhöht werden sollte, um den Zustand mit minimalem Vertikalfeld bei Vt zu erzeugen:
  • Figure 00160003
  • Wegen der Änderung der Ladungsaufteilung mit Vd tritt auch bei einem gemäß 4 konstruierten Bauelement eine größere Schwellwertänderung mit Vd auf. Dementsprechend erhält man im allgemeinen bei einem Bauelement entsprechend 1 oder 2 eine optimale Leistung. Da jedoch äußerst kurze Kanäle erzeugt werden, wird die Wannentiefe kurz genug, um selbst bei langsam diffundierenden Dotierungsmitteln, wie z. B. Arsen und Indium, eine Ausdehnung der Source- und Drain-Bereiche über die Wanne hinaus zu verursachen, wie in 4 dargestellt. Es ist erkennbar, daß die aufgeteilte Ladung vom Verhältnis der Tiefe Xj der Source/Drain-Bereiche zur Wannentiefe Yf + Y0 abhängig ist.
  • KURZKANAL-FERMI-FET MIT SOURCE- UND DRAIN-ERWEITERUNGSBEREICHEN
  • In 6 ist eine zweite Ausführungsform eines Kurzkanal-Fermi-FETs gemäß der vorliegenden Erfindung dargestellt. Der Transistor 20''' ist ähnlich dem Transistor 20'' von 4, außer daß im Substrat 21 an der Substratoberfläche 21a angrenzend an den Source-bzw. Drain-Bereich 23' bzw. 24' Source- und Drain-Erweiterungsbereiche 23b bzw. 24b vorgesehen sind, die sich in den Kanal 36 hinein erstrecken.
  • Wie in 6 dargestellt, sind die Source- und Drain-Erweiterungsbereiche 23b bzw. 24b stark dotiert (N++), mit annähernd der gleichen Dotierungskonzentration wie die Source- und Drain-Bereiche 23' und 24'. Man wird erkennen, daß die Erweiterungen 23b und 24b nicht schwach dotiert sind, wie die schwach dotierten Drain-Strukturen in herkömmlichen MOSFET-Bauelementen. Sie sind vielmehr mit der gleichen Dotierungskonzentration dotiert wie der Source- und der Drain-Bereich, und vorzugsweise so stark dotiert wie praktisch ausführbar, um den Leckverlust zu verringern und den Sättigungsstrom zu verbessern.
  • Die Source- und Drain-Erweiterungsbereiche 23b bzw. 24b verringern wegen der oben beschriebenen Ladungsaufteilung die Drainspannungsempfmdlichkeit. Leider weist das Bauelement gemäß 6 im allgemeinen keine so niedrige Kapazität auf wie die voll eingeschlossenen Source- und Drain-Bereiche gemäß den 1 und 2. Der Fachmann wird erkennen, daß zur Aufrechterhaltung der Abmessungen der Source/Drain-Erweiterungsbereiche 23b und 24b vorzugsweise ein schweres, langsam bewegliches Dotierungsmittel, wie z. B. Arsen oder Indium, statt eines leichteren, schneller beweglichen Elements verwendet wird, das typischerweise für die Source- und Drain-Bereiche selbst eingesetzt wird. Die Source- und Drain-Erweiterungsbereiche können unter Verwendung einer breiteren Abstandsschicht 41a ausgebildet werden, um die Querabmessungen der Erweiterungsbereiche zu definieren und die tiefen Source/Drain Diffusionen zumindest bis zu der durch Wdrain in Gleichung 7B definierten Tiefe nach außen zu verlagern.
  • Kurzkanal-Fermi-FET-Transistoren unterliegen auch der draininduzierten Absenkung der Potentialbarriere, DIBL. In einem Fermi-FET führt die DIBL zu getrennten Feldern: der Drainfeld-Schwellwertabsenkung (DFTL), einem Feld von der Drain-Elektrode zur Gateelektrode, und der draininduzierten Injektion (DII), einem an der Source-Elektrode angreifenden Drain-Feld.
  • Diesen beiden Feldern wirken der eingebaute Potentialwall des N+ : N-Source-Übergangs (wobei ein n-Kanal-Transistor angenommen wird) und die Kontaktpotentialdifferenz zwischen der Gate- und der Source-Elektrode entgegen. In 7 sind diese drei Felder abgebildet. DFTL ist wegen der Differenz zwischen dem Gate- und dem Drain-Potential vorhanden. DII ist das zwischen den Drain- und Source-Diffusionen existierende Feld. εg–s ist auf die Kontaktpotentialdifferenz zwischen Gate- und Source-Elektrode zurückzuführen.
  • Die 8A und 8B veranschaulichen das Verhalten des Source/Drain : Wanne-Übergangs (N+ : N oder P+ : P). Wegen des hohen Dotierungsmittelgradienten am Rand des Übergangs diffundieren Ladungsträger durch den Übergang von der stark dotierten Seite zur schwach dotierten Seite. 8 zeigt das idealisierte Dotierungsprofil und das resultierende Ladungsträgerprofil nach der Verschiebung der beweglichen Ladung vom stark dotierten zum schwach dotierten Bereich. Wie in 8B dargestellt, erzeugen der resultierende verarmte Bereich auf der stark dotierten Seite und freie Ladungsträger am Rand des schwach dotierten Bereichs ein Verzögerungsfeld, um eine weitere Ladungsträgerwanderung zu verhindern. Ein Source-Ladungsträger muß dann diesen Potentialwall überwinden, um den Kanal zu erreichen und zum Leitungs-Ladungsträger zu werden. Die Energiebarriere am Übergang vom stark dotierten zum schwach dotierten Bereich läßt sich als ein Potential Vj ausdrücken:
  • Figure 00180001
  • In einem Fermi-FET ist jedoch der Kanalbereich vollständig verarmt, wenn das Bauelement wegen des Effekts des Wanne : Substrat-Übergangs abgeschaltet wird. Die Kanalseite des N+ : N-Übergangs erscheint daher auf dem Eigenleitungs-Niveau dotiert. Ladungsträger, die den Übergang durchqueren, um den Potentialwall aufzubauen, besetzen zuerst die Plätze an den ionisierten Donatoratomen (niedrigster verfügbarer Energiezustand) und erzeugen eine Verteilung, wie sie in 9 zu sehen ist. Der Potentialwall für den Fermi-FET (Vjff) ist wesentlich höher als der, den die Dotierungsniveaus sonst erzeugen würden. Daher kann Gleichung 9 wie folgt modifiziert werden:
  • Figure 00180002
  • Angenommen, das Wannendotierungsniveau in einem N-Kanal-Fermi-FET beträgt 2 × 1016, dann erhöht sich durch die Tatsache, daß der Kanal vollständig verarmt ist, die Energiebarriere von 0,228 eV auf 0,590 eV, d. h. auf über 200%. Diese Änderung der Barrierenhöhe ermöglicht die Konstruktion von Kurzkanal-Fermi-FET-Bauelementen mit angemessenen Leckstromwerten, vorausgesetzt, daß Ausgleichsmaßnahmen für die DIBL getroffen werden.
  • Diese Barrierenenergie wirkt über eine Distanz, die gleich dem verarmten Bereich im Source-Bereich zuzüglich des angereicherten Bereichs innerhalb der Kanals ist. Unter Benutzung der Verarmungs-Näherung zur Berechnung der Breite der N+-Seite und mit der Annahme, daß das Anreicherungsgebiet 2,5 Debye-Längen (LD) einnimmt, läßt sich die Breite Wd+e des geladenen Bereichs wie folgt ausdrücken:
  • Figure 00180003
  • Obwohl eine Elektronenverteilung von 2 bis 3 Debye-Längen, wenn sie unbegrenzt ist, für den Dipol angemessen ist, bilden Transistorstrukturbreiten einen weiteren einschränkenden Faktor. Angenommen, die Wannendotierung ist gleich ni, dann ist 2,5 LD größer als 10 μm. Dies ist größer als die verfügbare Kanallänge. Das Spenschichtpotential muß dann über die verfügbare Kanalbreite angelegt werden, wodurch sich die folgende effektive Feldstärke εjff ergibt:
  • Figure 00190001
  • Bei nochmaliger Bezugnahme auf 7 ist erkennbar, daß der Leckverlust des Fermi-FETs durch DII negativ und durch εg–s und die Energiebarriere in Gleichung 10 positiv beeinflußt wird. Die Stärke des DII-Feldes ist eine Funktion von Vd und Leff:
  • Figure 00190002
  • Die Stärke des εg–s-Feldes ist eine Funktion des Abstands vom Boden der Gateelektrode. Mit zunehmendem Abstand von der Grenzfläche nimmt εg–s ab. Es ist am Boden der Diffusion am schwächsten, oder am Boden der Fermi-Wanne, je nachdem welcher flacher ist. Daher gilt:
    Figure 00190003
    wobei Y(x) die Tiefe unter der Grenzfläche von der Substratoberfläche 21a bis zu einer Tiefe von Yf + Y0 ist. Ein erhöhter Leckstrom beginnt aufzutreten, wenn das Drain-Feld stärker wird als die Summe aus Gate-Feld und Injektionsbarriere: εDII ≤ εjff + εg–s (15)
  • Einsetzen der Gleichungen 12, 13 und 14 in Gleichung 15 ergibt:
    Figure 00190004
    wobei YT die Wannentiefe Yf + Y0 ist. Ersetzen der Ungleichung und Auflösen nach YT liefert eine Gleichung, die auf der Basis von Vd, N+, Npoly, Leff und Tox eine Höchstgrenze entweder für Xj oder für YT (je nachdem, welche Größe kleiner ist) spezifiziert:
    Figure 00190005
    wobei LD die Debye-Länge und Vg–s = kT/q Ln(N+Npoly/ni 2) die Austrittsarbeitsdifferenz zwischen der Gate- und der Source-Elektrode ist.
  • Gleichung 17 läßt sich so umformen, daß sie das Gesamtfeld am schwächsten Punkt der Grenzfläche zwischen Source und Wanne bei maximaler Tiefe YT ausdrückt. Dieses Gesamtfeld ist die Summe der drei Feldkomponenten:
  • Figure 00200001
  • Solange die Summe von εjff und εg–s größer als εDII ist, wird der Bodenleckstrom durch die Drain-Vorspannung nicht übermäßig beeinflußt, Wenn das Gesamtfeld jedoch negativ ist, wird infolge des Drain-Feldes der Strom bei der Gate-Vorspannung null erhöht. Dieser Zustand führt dazu, daß der Leckverlust stark von prozeßinduzierten Schwankungen abhängig wird und im allgemeinen schwerer steuerbar ist. Daher kann dieser Zustand des Gesamtfelds null genutzt werden, um für verschiedene Transistorattribute eine maximal ratsame Fermi-Wannentiefe zu definieren. Da es wünschenswert ist, die Fermi-Wanne so tief wie möglich zu machen, definiert Gleichung 17 allgemein die optimale Fermi-Wannentiefe für einen Kurzkanaltransistor.
  • 10 veranschaulicht das Gesamtfeld am Rand des Source-Bereichs in der Nähe des Wanne : Substrat-Übergangs. Die Kurven stellen Wannentiefen von 1000 Å, 1500 Å und 2500 Å dar, mit Vd = 2,2 V, Tox = 80 Å; Ntub = 1 × 1016, Nsub = 5 × 1016, N+ = 1 × 1020, β = 0,72. Minimale Leff-Werte können gewonnen werden, wo jede Feldstärke durch null geht. Für jede der vier Wannentiefen ist die minimale Leff gleich 0,28 μm, 0,4 μm, 0,52 μm bzw. 0,64 μm. 11 veranschaulicht das Gesamtfeld unter den gleichen Bedingungen wie in 10, außer daß Vd auf 5,0 V erhöht ist. Für jede der vier Wannentiefen beträgt die minimale Leff 0,46 μm, 0,65 μm, 0,84 μm bzw. 1,0 μm.
  • 12 zeigt das Gesamtfeld unter den gleichen Bedingungen wie in 10, wobei aber Vd auf 2,2 V erniedrigt ist. Für jede der vier Wannentiefen beträgt die minimale Leff 0,16 μm, 0,24 μm, 0,32 μm bzw. 0,39 μm.
  • 13 zeigt die auf 1500 Å fixierte Wannentiefe, wobei Vd in Schritten von 0,5 V von 1,5 V bis 5,0 V variiert wird. 14 zeigt die auf 1500 Å fixierte Wannentiefe und Vd bei 3,3 V. Die Dicke Tox der Gateoxidschicht wird von 50 Å bis 250 Å variiert.
  • FERMI-FET MIT KONTURIERTER WANNE MIT SOURCE- UND DRAIN-ERWEITERUNGSBEREICHEN
  • Wenn Gleichung 17 direkt als Funktion von Leff aufgetragen wird, ergibt sich eine nahezu lineare Beziehung. 15 zeigt die maximale Fermi-Wannentiefe ohne ein zur Instabilität des Leckverlusts führendes Drain-Feld. Dementsprechend kann auf Kosten einer zusätzlichen Komplexität des Verfahrens ein Fermi-FET-Bauelement für Kurzkanaltransistoren erzeugt werden, ohne die Diffusionskapazität zu erhöhen. Dieses Bauelement kann durch Kombinieren der Source/Drain-Erweiterungsbereiche von 6 mit der konturierten Wanne gemäß Patentanmeldung Serien-Nr. 08/037 636 erzeugt werden. Dieses Bauelement weist daher eine zweite, tiefere Wannenstruktur unter den Source- und Drain-Bereichen des Fermi-FET-Transistors auf.
  • Wie in 16 gezeigt, weist daher der Fermi-FET mit konturierter Wanne Source- und Drain-Erweiterungsbereiche 23b und 24b auf. Die Vorteile der konturierten Wanne werden dadurch zusammen mit den Vorteilen der Source- und Drain-Erweiterungsbereiche für Kurzkanal-Bauelemente bereitgestellt. Die tiefere Wanne eine erzeugt eine niedrigere Kapazität für die Source- und Drain-Bereiche, obwohl diese tiefer reichen als die Wannentiefe zwischen den Source- und Drain-Bereichen.
  • Nachstehend wird ein repräsentatives Verfahren zur Fertigung eines Fermi-FET mit konturierter Wanne und Source- und Drain-Erweiterungsbereichen beschrieben, wie in 16 dargestellt. Im allgemeinen kann der tiefe Abschnitt der konturierten Wanne durch einen zusätzlichen Implantationsschritt während des Source- und Drain-Implantationsprozesses bei einer solchen Energie ausgebildet werden, daß der Wanne : Substrat-Übergang erheblich von den Source/Drain-Rändern weg verschoben wird. Diese Implantationen können auch als "Schattenimplantationen" bezeichnet werden. Die zusätzlichen Implantationen können nach dem Ätzen des Abstandsschicht und vor den Source/Drain-Implantationen ausgeführt werden.
  • Insbesondere wird, wie aus 17A erkennbar, eine Wanne 22 vom ersten Leitfähigkeitstyp mit einheitlicher Tiefe in einem Halbleitersubstrat 21 vom zweiten Leitfähigkeitstyp ausgebildet. Die Wanne 22 erstreckt sich von der Oberfläche 21a des Substrats 21 bis in eine vorgegebene Tiefe YT von der Substratoberfläche 21a aus. Die Wanne 22 wird typischerweise durch Implantation von Ionen vom ersten Leitfähigkeitstyp in das Substrat an der Fläche 21a unter Verwendung von Feldoxid als Maske ausgebildet. Nach der Ausbildung der Wanne 22 werden unter Anwendung herkömmlicher Verfahren die Gate-Isolierschicht 26 und die Gateelektrodenschicht 28 ausgebildet.
  • Wie aus 17B erkennbar, werden erste Ionen 62 vom ersten Leitfähigkeitstyp in geringer Tiefe, die der Tiefe der Source/Drain-Erweiterungsbereiche 23b, 24b entspricht, in die Substratfläche 21a implantiert. Wie bereits beschrieben, werden schwere Ionen von geringer Beweglichkeit verwendet, wie z. B. Arsen und Indium.
  • Wie aus 17C erkennbar, werden zweite Ionen 63 vom ersten Leitfähigkeitstyp in einer Tiefe Y1, die größer ist als die Tiefe YT, in die Substratfläche 21a implantiert. Das Gate 28 maskiert die Implantation der ersten Ionen 62 in das Substrat unter dem Gate. Dementsprechend bilden die Wanne 22 und die ersten Ionen 62 eine konturierte Wanne 22' mit ungleichmäßiger Wannentiefe. Typischerweise werden die ersten Ionen 62 in niedriger Dosis, aber mit relativ höherer Energie als bei der Implantation zur Bildung der Wanne 22 implantiert.
  • Wie aus 17D erkennbar, werden unter Anwendung herkömmlicher Verfahren Seitenwandabstandsschichten 419 ausgebildet. Dann werden zweite Ionen 64 vom ersten Leitfähigkeitstyp in die Substratfläche 21a implantiert. Das Gate 28 und die Seitenwandabstandsschichten 419 maskieren die Implantation der zweiten Ionen in das Substrat unter dem Gate. Dadurch werden Source- und Drain-Bereiche 23 in einer Tiefe Xj unter der Substratfläche 21a ausgebildet. Diese Implantation von zweiten Ionen 63 erfolgt typischerweise mit niedriger Dosierung und niedrigerer Energie als bei der Implantation zur Ausbildung der Wanne 22. Dann wird eine herkömmliche Verarbeitung angewandt, um den Transistor fertigzustellen und Kontakte am Transistor auszubilden.
  • KONSTRUKTIONSVERFAHREN FÜR KURZKANAL-FERMI-FET
  • Angesichts der obigen Darlegungen kann das folgenden Konstruktionsverfahren zur Festlegung der Parameter eines Kurzkanal-Fermi-FETs angewandt werden. Es versteht sich, daß dieses Verfahren als Beispiel und nicht zu Einschränkungszwecken dargestellt wird.
  • Es wird angenommen, daß die minimale Transistorlänge ebenso wie die Gate-Isolatordicke und das Material sowie die maximale Betriebsspannung Vd bekannte Größen sind. Ferner wird angenommen, daß die erwartete Tiefe der Diffusionsbereiche, die zu den Source- und Drain-Elektroden werden, bekannt ist.
  • Der Fachmann ist in der Lage, eine Mindestkonzentration des Dotierungsmittels für die Fermi-Wanne auszuwählen, die leicht gesteuert werden kann, wenn die für die schließliche Fertigung verfügbare Anlage und die für alle relevanten Verfahrensschritte zu erwartende Steuerungsebene gegeben sind.
  • Die Fermi-Wannentiefe und die Substratdotierung werden für Langkanal-Bauelemente in US-A-5 367 186 mit dem Titel "Bounded Tub Fermi-FET" und den älteren Wannen-FET-Patentschriften angegeben. Die Fermi-Wannentiefe sollte nach den Gleichungen 17 oder 18 oder den 10–12 und 15 der vorliegenden Patentanmeldung modifiziert werden.
  • Wenn die resultierende maximale Tiefe größer ist als die erwartete Source- und Drain-Tiefe, sollte der Transistor gemäß allen älteren Wannen-FET-Patentschriften konstruiert werden. Wenn die Transistor-Einschränkungen zu einer flachen Wanne bezüglich der Diffusionen führen, sollte entschieden werden, ob die Verwendung von Drain-Erweiterungen (wie in 6 der vorliegenden Patentanmeldung dargestellt), Strukturen mit konturierter Wanne oder beiden (wie in 16 der vorliegenden Patentanmeldung dargestellt) wünschenswert ist.
  • Wenn die Drain-Tiefe größer ist als die Wannentiefe und die zusätzliche Prozeßkomplexität von Erweiterungen oder Architekturen mit konturierter Wanne ungerechtfertigt sind, dann sollte die Substratkonzentration entsprechend Gleichung 8 der vorliegenden Patentanmeldung verändert werden.
  • In den Zeichnungen und der Patentbeschreibung sind typische bevorzugte Ausführungsformen der Erfindung offenbart worden, und es werden zwar bestimmte Begriffe verwendet, aber nur im allgemeinen und beschreibenden Sinne und nicht zu Einschränkungszwecken, wobei der Umfang der Erfindung in den nachfolgenden Patentansprüchen dargelegt wird.

Claims (6)

  1. Feldeffekttransistor (20''), der aufweist: ein Halbleitersubstrat (21) von einem ersten Leitfähigkeitstyp; einen Wannenbereich (22'') von einem zweiten Leitfähigkeitstyp in dem Substrat an einer Substratoberfläche, der sich von der Substratoberfläche bis zu einer ersten Tiefe (Yo + Yf) erstreckt; voneinander beabstandete Source- (23') und Drain- (24') Bereiche vom zweiten Leitfähigkeitstyp in dem Wannenbereich (22''), aber mit von dem Wannenbereich (22'') verschiedenen Dotierungskonzentrationen, wobei sich die beabstandeten Source- (23') und Drain- (24') Bereiche von der Substratoberfläche (21a) über die erste Tiefe hinaus erstrecken; einen Kanalbereich (36) vom zweiten Leitfähigkeitstyp in dem Wannenbereich zwischen den beabstandeten Source- (23') und Drain- (24') Bereichen, der sich von der Substratoberfläche bis zu einer zweiten Tiefe (Yf) erstreckt, wobei die zweite Tiefe kleiner als die erste Tiefe ist; eine Gate-Isolierschicht (26) auf der Substratoberfläche zwischen den beabstandeten Source- (23') und Drain- (24') Bereichen; Source- (31), Drain- (32) und Gate- (28) Elektroden, die mit den Source- (23') und Drain- (24') Bereichen bzw. mit der Gate-Isolierschicht (26) in Kontakt sind; wobei die erste Tiefe (Yo + Yf) so gewählt ist, daß bei Anlegen der Schwellenspannung des Feldeffekttransistors (20'') an die Gate-Elektrode (28) Träger vom zweiten Leitfähigkeitstyp in dem Kanalbereich (36) in der zweiten Tiefe (Yf) vom Source-Bereich (23') zum Drain-Bereich (24') fließen können; wobei das Halbleitersubstrat (21) bei einer Temperatur von T Grad Kelvin und einer Dielektrizitätskonstanten εs eine Eigenleitungsträgerkonzentration ni aufweist; wobei die beabstandeten Source- (23') und Drain- (24') Bereiche mit einer Dotierungskonzentration N+ dotiert sind; wobei der Kanalbereich (36) eine effektive Kanallänge Leff aufweist; wobei die Gate-Isolierschicht (26) eine Dicke Tox und eine Dielektrizitätskonstante εi aufweist; wobei die Gate-Elektrode (28) eine Polysiliciumschicht aufweist, die mit dem ersten Leitfähigkeitstyp in einer Dotierungskonzentration Npoly dotiert ist; und wobei die erste Tiefe (Yo + Yf) gleich
    Figure 00230001
    ist, wobei Vg– s die Differenz der Austrittsarbeit zwischen der Gate-Elektrode (28) und der Source-Elektrode (31) und gleich kT/q Ln(N+Npoly/ni 2) ist, wobei Vjff das Grenzschichtpotential für den Fermi-FET und gleich kT/q Ln(N+ni) ist, wobei Vd die an der Drain-Elektrode (32) anliegende Spannung, q gleich 1,6 × 10–9 und k gleich 1,38 × 10–23 Joule/°Kelvin ist.
  2. Feldeffekttransistor (20'') nach Anspruch 1, wobei die erste Tiefe (Yo + Yf) ferner so gewählt ist, daß nach Anlegen einer Spannung an die Gate-Elektrode (28), welche die Schwellenspannung des Feldeffekttransistors (20'') übersteigt, Träger des zweiten Leitfähigkeitstyps in dem Kanalbereich (36), der sich von der zweiten Tiefe (Yf) zur Substratoberfläche (21a) erstreckt, vom Source-Bereich (23') zum Drain-Bereich (24') fließen können.
  3. Feldeffekttransistor (20'') nach Anspruch 1, wobei die erste Tiefe (Yo + Yf) so gewählt ist, daß Träger des zweiten Leitfähigkeitstyps innerhalb des Kanalbereichs (36) vom Source-Bereich (23') zum Drain-Bereich (24') und unterhalb der Substratoberfläche (21a) fließen können, ohne in dem Kanal (36) eine Inversionsschicht zu erzeugen.
  4. Feldeffekttransistor (20'') nach Anspruch 1, wobei die beabstandeten Source- (23') und Drain- (24') Bereiche sich ferner seitlich voneinander weg bis über den Wannenbereich (22'') hinaus erstrecken.
  5. Feldeffekttransistor (20'') nach Anspruch 1, der ferner einen Source-Erweiterungsbereich (23b) aufweist, der sich im Substrat (21) zu der an den Source-Bereich (23') angrenzenden Substratfläche und in den Kanalbereich (36) hinein erstreckt, wobei der Souruce-Bereich (23') und der Source-Erweiterungsbereich (23b) in der gleichen Dotierungskonzentration mit dem zweiten Leitfähigkeitstyp dotiert sind.
  6. Feldeffekttransistor (20'') nach Anspruch 5, der ferner einen Drain-Erweiterungsbereich (24b) aufweist, der sich im Substrat (21) an der an den Drain-Bereich (24') angrenzenden Substratfläche und in den Kanalbereich (36) hinein erstreckt, wobei der Drain-Bereich (24') und der Drain-Erweiterungsbereich (24b) in der gleichen Dotierungskonzentration mit dem zweiten Leitfähigkeitstyp dotiert sind.
DE69628840T 1995-07-21 1996-07-19 Termi-schwellenspannungs-feldeffekttransistor mit kurzer kanallänge Expired - Lifetime DE69628840T2 (de)

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US505085 1995-07-21
US08/505,085 US5814869A (en) 1992-01-28 1995-07-21 Short channel fermi-threshold field effect transistors
PCT/US1996/011968 WO1997004489A1 (en) 1995-07-21 1996-07-19 Short channel fermi-threshold field effect transistors

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DE69628840D1 DE69628840D1 (de) 2003-07-31
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