JPS6153775A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6153775A JPS6153775A JP17520784A JP17520784A JPS6153775A JP S6153775 A JPS6153775 A JP S6153775A JP 17520784 A JP17520784 A JP 17520784A JP 17520784 A JP17520784 A JP 17520784A JP S6153775 A JPS6153775 A JP S6153775A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明（よ半導体集積回路装置に係り、特にサイドウ
オールを有するＬＤＤ構造のＭｏ５ ｌ−ランンスタに
関する。
オールを有するＬＤＤ構造のＭｏ５ ｌ−ランンスタに
関する。
（従来の技術）
従来、メモリなどのＶＬＳＩに用いられろＭｏ５ トラ
ンジスタは、ショー！・チャンネル効宋企防ぐため、「
日経エレクトロニクス別冊・マイクロデバイスＪ （
１９８３−８）日経マグロウヒル社Ｐ８３に示されるよ
うにＬＤＤ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉ
ｎ）構造をもっている。そのＭｏ５ ｌ−ランジスクを
第２図に示して説明する。
ンジスタは、ショー！・チャンネル効宋企防ぐため、「
日経エレクトロニクス別冊・マイクロデバイスＪ （
１９８３−８）日経マグロウヒル社Ｐ８３に示されるよ
うにＬＤＤ （Ｌｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉ
ｎ）構造をもっている。そのＭｏ５ ｌ−ランジスクを
第２図に示して説明する。
第２図において、ｆｌｌはシリコン基板で、その表面部
には選択的にフィールド酸化膜（２）が形成される。ま
た、シリコン基板（１）の表面上には、前記フィールド
酸化膜（２）を存しないアクティブ領域の特にゲート領
域において、ゲー）−酸化膜（３）と多結晶ノリコンゲ
ート電極（４）が重ねて形成されろ。多結晶ノリコンゲ
−１・電ｔＥｉ （４１の側壁には、二酸化ノリコンか
らなるサイドウオール（５）が形成される。また、多結
晶シリコンゲート電極（４）両側の基板（１）表面部に
はソース・ドレイン領域（６）が形成されろ。
には選択的にフィールド酸化膜（２）が形成される。ま
た、シリコン基板（１）の表面上には、前記フィールド
酸化膜（２）を存しないアクティブ領域の特にゲート領
域において、ゲー）−酸化膜（３）と多結晶ノリコンゲ
ート電極（４）が重ねて形成されろ。多結晶ノリコンゲ
−１・電ｔＥｉ （４１の側壁には、二酸化ノリコンか
らなるサイドウオール（５）が形成される。また、多結
晶シリコンゲート電極（４）両側の基板（１）表面部に
はソース・ドレイン領域（６）が形成されろ。
このソース・ドレイン（６）は、深い高不純物濃度領域
（６，）と浅い低不純物濃度領域（６２）からなり、前
記多結晶シリコンゲート電極（４）と隣接する部分すな
わちサイドウオール【５）下に、浅い低不純物濃度領域
（６□）を有する。このようにしてソース・ドレイン領
域（６）などを形成したシリコン基板（１）上の全面に
は中間絶縁膜（７）が形成される。この中間絶ｎ膜（７
）には、前記ソース・ドレイン領域（６）上においてコ
ンタクト穴（８）が形成される。そして、このコンタク
ト穴（８）を介して前記ソース・ドレイン領域（６）に
接続されてソース・ドレイン電極（９）が前記中間絶縁
膜（７）上に形成される。なお、酸化膜（２）。
（６，）と浅い低不純物濃度領域（６２）からなり、前
記多結晶シリコンゲート電極（４）と隣接する部分すな
わちサイドウオール【５）下に、浅い低不純物濃度領域
（６□）を有する。このようにしてソース・ドレイン領
域（６）などを形成したシリコン基板（１）上の全面に
は中間絶縁膜（７）が形成される。この中間絶ｎ膜（７
）には、前記ソース・ドレイン領域（６）上においてコ
ンタクト穴（８）が形成される。そして、このコンタク
ト穴（８）を介して前記ソース・ドレイン領域（６）に
接続されてソース・ドレイン電極（９）が前記中間絶縁
膜（７）上に形成される。なお、酸化膜（２）。
（３）および中間絶縁膜（７）は、サイドウオール（５
）と同様に二酸化シリコンからなる。
）と同様に二酸化シリコンからなる。
このようなＭＯＳトランジスタは、ソース°ドレイン領
域（６）のゲート電極（４）側に浅い低不純物濃度領域
（６゜）を設けて（ＬＤＤ構造として）電界を緩和させ
ている。したがって、ソース・ドレイン間の距離すなわ
ちチャンネル長が例えば１ｐと小さいために生じるソー
ス・ドレイン耐圧の低下あるいはホットエレクトロンに
よる劣化などのショートチャンネル効果を防ぐことがで
きる。
域（６）のゲート電極（４）側に浅い低不純物濃度領域
（６゜）を設けて（ＬＤＤ構造として）電界を緩和させ
ている。したがって、ソース・ドレイン間の距離すなわ
ちチャンネル長が例えば１ｐと小さいために生じるソー
ス・ドレイン耐圧の低下あるいはホットエレクトロンに
よる劣化などのショートチャンネル効果を防ぐことがで
きる。
また、このようなＭＯＳトランジスタは第３図に示すよ
うにして製造される。
うにして製造される。
まず、第３図（ａｌに示すように、シリコン基板（１）
の表面部にフィールド酸化膜（２）を選択的に形成した
後、ゲート酸化膜（３）と多結晶シリコンゲー）・電極
（４）をゲート領域に形成し、その後に前記多結晶ノリ
コンゲート電極（４）をマスクとして自己整合でソース
・ドレイン領域の全域にイオン打込みにより浅い低不純
物濃度領域（６２）を形成する。
の表面部にフィールド酸化膜（２）を選択的に形成した
後、ゲート酸化膜（３）と多結晶シリコンゲー）・電極
（４）をゲート領域に形成し、その後に前記多結晶ノリ
コンゲート電極（４）をマスクとして自己整合でソース
・ドレイン領域の全域にイオン打込みにより浅い低不純
物濃度領域（６２）を形成する。
次に、第３図（ｂ）に示すように全面に気相成長により
二酸化ノリコン膜（１０）を形成する。
二酸化ノリコン膜（１０）を形成する。
しかる後、ゲート電極（４）および低不純物濃度領域（
６□）の表面が露出するまで二酸化ノリコン膜（刺をリ
アクティブイオンエツチング（以下ＲＩＥと呼ぶ）によ
りエツチングする。すると、ＲＩＥが異方性エツチング
であるため、二酸化ノリコンＨ（＋ｏｌは、第３図（Ｃ
）に示すようにゲート電４Ｔｆ５（４１の側壁にのみサ
イドウオール（５）として残る。
６□）の表面が露出するまで二酸化ノリコン膜（刺をリ
アクティブイオンエツチング（以下ＲＩＥと呼ぶ）によ
りエツチングする。すると、ＲＩＥが異方性エツチング
であるため、二酸化ノリコンＨ（＋ｏｌは、第３図（Ｃ
）に示すようにゲート電４Ｔｆ５（４１の側壁にのみサ
イドウオール（５）として残る。
次に、そのサイドウオール（５）およびゲート電極（４
）をマスクとして自己整合でイオン打込みを行し１、ア
ニールすることにより、同第３図（ｃｌに示すよ
１うに、ソース・ドレイン領域のサイドウオール（
５）下を除く部分を深い高濃度不純物領域（６１）とす
る。
）をマスクとして自己整合でイオン打込みを行し１、ア
ニールすることにより、同第３図（ｃｌに示すよ
１うに、ソース・ドレイン領域のサイドウオール（
５）下を除く部分を深い高濃度不純物領域（６１）とす
る。
（発明が解決しようとする問題点）
そして、しかる後は、図示しないが中間絶縁膜（７）の
形成、コンタクト穴（８）の形成およびソース・ドレイ
ン電極（９）の形成を行うことにより第２図のＭＯＳト
ランジスタが完成するが、第２図の従来のサイドウオー
ルを有するＬＤＤ構造のＭＯＳトランジスタでは、コン
タクト穴（８）とサイドウオール（５）端部との間に、
コンタクト穴（８）のフォトリソグラフィ工程の会せ余
裕として、同図にｌで示す距離（例えば約０．５ｐ）が
必要であり、よすｆｆｉ細化しようとした時、ソース・
ドレイン間の距離およびコンタクト穴（８）の寸法を一
定とすれば、距離ｌが制限となって微細化できないとい
う欠点がある。
形成、コンタクト穴（８）の形成およびソース・ドレイ
ン電極（９）の形成を行うことにより第２図のＭＯＳト
ランジスタが完成するが、第２図の従来のサイドウオー
ルを有するＬＤＤ構造のＭＯＳトランジスタでは、コン
タクト穴（８）とサイドウオール（５）端部との間に、
コンタクト穴（８）のフォトリソグラフィ工程の会せ余
裕として、同図にｌで示す距離（例えば約０．５ｐ）が
必要であり、よすｆｆｉ細化しようとした時、ソース・
ドレイン間の距離およびコンタクト穴（８）の寸法を一
定とすれば、距離ｌが制限となって微細化できないとい
う欠点がある。
もし、合せ余裕分を無視して距離ｌをより小さくすると
、二酸化シリコンからなる中間絶縁膜（７）にノリコン
穴（８）を形成する時、合せずれによりコンタクト穴（
８）が中間絶縁Ｂ’Ａ Ｉ７］と同材質（二酸化シリコ
ン）のサイドウオール（５）に重なって、サイドウオー
ル（５）はｈすり取られ、ソース・ドレイン電極（９）
は浅い低不純物濃度領域（６゜）部を通してシリコン基
板１０と短絡するという不良を引き起す。
、二酸化シリコンからなる中間絶縁膜（７）にノリコン
穴（８）を形成する時、合せずれによりコンタクト穴（
８）が中間絶縁Ｂ’Ａ Ｉ７］と同材質（二酸化シリコ
ン）のサイドウオール（５）に重なって、サイドウオー
ル（５）はｈすり取られ、ソース・ドレイン電極（９）
は浅い低不純物濃度領域（６゜）部を通してシリコン基
板１０と短絡するという不良を引き起す。
（問題点を解決するための手段）
そこて、この発明では、サイドウオールをシリコン窒化
膜で形成する。
膜で形成する。
（作 用）
このようにすれば、中間絶縁膜にコンタクト穴を形成す
る時、そのコンタクト穴の一部がサイドウオールに重な
っても、サイドウオール（シリコン窒化膜）は中間絶縁
膜（二酸化ノリコン）とのエツチング比により殆どエツ
チングされない。
る時、そのコンタクト穴の一部がサイドウオールに重な
っても、サイドウオール（シリコン窒化膜）は中間絶縁
膜（二酸化ノリコン）とのエツチング比により殆どエツ
チングされない。
（実施例）
第１図はこの発明の一実施例を示す断面図である。この
図において、（２１）はシリコン基板で、その表面部に
は選択的にフィールド酸化膜（２２）が形成される。ま
た、シリコン基板（２１）の表面上には、前記フィール
ド酸化膜（２２）を有しないアクティブ領域の特にゲー
ト領域において、ゲート酸化膜（２３）と多結晶シリコ
ンゲー）・電極（２４）が重ねて形成される。多結晶シ
リコンゲート電極（２４）の側壁にはサイドウオール（
２５）が形成されろ。ここで、サイドウオール（２５）
はシリコン窒化膜からなる。また、多結晶シリコンゲー
ト電極（２４）両側の基板（２１）表面部にはソース・
ドレイン領域（２６）が形成される。このソース・ドレ
イン領域（２６）は、深い高不純物濃度領域（２６、）
と浅い低不純物濃度領域（２６□）からな９、前記多結
晶ノリコンゲート電極（２４）と隣接する部分すなわち
サイドウオール（２５）下に、浅い低不純物濃度領域（
２６゜）を有する。このようにしてソース・ドレイン領
域（２６）などを形成したシリコン基板（２１）上の全
面には、二酸化シリコンからなる中間部縁膜（２７）が
形成される。この中間絶縁膜（２７）には、前記ソース
・ドレイン領域（２Ｇ）上においてコンタクト穴（２８
）が形成される。その場合、コンタクト穴（２８）は、
第２図に距離ｌで示した合せ余裕を無くして、前記サイ
ドウオール（２５）の端に接して形成される。そして、
このコンタクト穴（２８）を介して前記ソース・ドレイ
ン領域（２６１に接続されてソース・ドレイン電極（２
９）が前記中間絶縁膜（２７）上に形成される。
図において、（２１）はシリコン基板で、その表面部に
は選択的にフィールド酸化膜（２２）が形成される。ま
た、シリコン基板（２１）の表面上には、前記フィール
ド酸化膜（２２）を有しないアクティブ領域の特にゲー
ト領域において、ゲート酸化膜（２３）と多結晶シリコ
ンゲー）・電極（２４）が重ねて形成される。多結晶シ
リコンゲート電極（２４）の側壁にはサイドウオール（
２５）が形成されろ。ここで、サイドウオール（２５）
はシリコン窒化膜からなる。また、多結晶シリコンゲー
ト電極（２４）両側の基板（２１）表面部にはソース・
ドレイン領域（２６）が形成される。このソース・ドレ
イン領域（２６）は、深い高不純物濃度領域（２６、）
と浅い低不純物濃度領域（２６□）からな９、前記多結
晶ノリコンゲート電極（２４）と隣接する部分すなわち
サイドウオール（２５）下に、浅い低不純物濃度領域（
２６゜）を有する。このようにしてソース・ドレイン領
域（２６）などを形成したシリコン基板（２１）上の全
面には、二酸化シリコンからなる中間部縁膜（２７）が
形成される。この中間絶縁膜（２７）には、前記ソース
・ドレイン領域（２Ｇ）上においてコンタクト穴（２８
）が形成される。その場合、コンタクト穴（２８）は、
第２図に距離ｌで示した合せ余裕を無くして、前記サイ
ドウオール（２５）の端に接して形成される。そして、
このコンタクト穴（２８）を介して前記ソース・ドレイ
ン領域（２６１に接続されてソース・ドレイン電極（２
９）が前記中間絶縁膜（２７）上に形成される。
以上のように、上記一実施例では、サイドウオール（２
５１がシリコン窒化膜で形成される。このようにサイド
ウオール（２５）をシリコン窒化膜て形成するに（よ、
第３図（ｂ）の工程で二酸化シリコン！ （１０）の代
りに、例えばアンモニア（ＮＨ，ｌ）とシラン（ＳｉＨ
，）ガスの気相成長によりシリコン窒化！ （Ｓ ｉ、
Ｎ、）を生成し、その後、二酸化シリコン膜の場合と同
様にＲＩＥによりシリコン窒化膜を異方性エツチングし
てシリコン窒化膜をゲート電極（２４）の側壁に残せば
よい。
５１がシリコン窒化膜で形成される。このようにサイド
ウオール（２５）をシリコン窒化膜て形成するに（よ、
第３図（ｂ）の工程で二酸化シリコン！ （１０）の代
りに、例えばアンモニア（ＮＨ，ｌ）とシラン（ＳｉＨ
，）ガスの気相成長によりシリコン窒化！ （Ｓ ｉ、
Ｎ、）を生成し、その後、二酸化シリコン膜の場合と同
様にＲＩＥによりシリコン窒化膜を異方性エツチングし
てシリコン窒化膜をゲート電極（２４）の側壁に残せば
よい。
そして、このようにサイドウオール（２５）をシリコン
窒化膜で形成した場合は、中間絶縁膜（２７）を形成し
た後、乙の中ｇＲ絶縁膜（２７）に、例えばＣＦ、＋Ｈ
４合ガスによるドライエツチングあるいはフッ酸による
ウエットエツチンゲ′によりコンタクト穴（２８）を形
成する際に、このコンタクト穴（２８）の一部がサイド
ウオール（２５）に重なっても、サイドウオール（２５
） （シリコン窒化膜）が中間絶縁１１Ｑ（２７）（
二酸化シリコン）とのエツチング比により殆どエツチン
グされないので、ソース・ドレイン電極（２９）が浅い
低不純物濃度領域（２６２）部金通してノリコン基板（
２工）に短絡することを防止できる。その結果、合せ余
裕分がサイドウオール（２５）の幅以内であるならば、
合せ余裕を特別に設ける必要がなく、コンタクト穴（２
８）は第１図に示すようにサイドウオール（２５）の端
に接して（または一部サイドウオール２５に重なって）
形成することができる。
窒化膜で形成した場合は、中間絶縁膜（２７）を形成し
た後、乙の中ｇＲ絶縁膜（２７）に、例えばＣＦ、＋Ｈ
４合ガスによるドライエツチングあるいはフッ酸による
ウエットエツチンゲ′によりコンタクト穴（２８）を形
成する際に、このコンタクト穴（２８）の一部がサイド
ウオール（２５）に重なっても、サイドウオール（２５
） （シリコン窒化膜）が中間絶縁１１Ｑ（２７）（
二酸化シリコン）とのエツチング比により殆どエツチン
グされないので、ソース・ドレイン電極（２９）が浅い
低不純物濃度領域（２６２）部金通してノリコン基板（
２工）に短絡することを防止できる。その結果、合せ余
裕分がサイドウオール（２５）の幅以内であるならば、
合せ余裕を特別に設ける必要がなく、コンタクト穴（２
８）は第１図に示すようにサイドウオール（２５）の端
に接して（または一部サイドウオール２５に重なって）
形成することができる。
（発明の効果）
以上詳述したように、この発明の半導体！Ａ′ｆ！１回
路装置によれば、サイドウオールを有するＬＤＤ構造の
ＭＯＳトランジスタにおいて前記サイドウオールをノリ
コン窒化膜で形成して、このサイドウオールにコンタク
ト穴の一部が重なっても、このサイドウオールがコンタ
クト穴形成時にエツチングされないようにしたので、コ
ンタク１−穴の合せ余裕を不要とすることができる。し
たがって、前記ＭＯ５）ランジスタをより微細化できろ
という利点があり、さらに合せ余？谷不良による歩留り
低下を防ぐことができる。
路装置によれば、サイドウオールを有するＬＤＤ構造の
ＭＯＳトランジスタにおいて前記サイドウオールをノリ
コン窒化膜で形成して、このサイドウオールにコンタク
ト穴の一部が重なっても、このサイドウオールがコンタ
クト穴形成時にエツチングされないようにしたので、コ
ンタク１−穴の合せ余裕を不要とすることができる。し
たがって、前記ＭＯ５）ランジスタをより微細化できろ
という利点があり、さらに合せ余？谷不良による歩留り
低下を防ぐことができる。
第１図はこの発明の半導体実情回路装置の一実施例を示
す断面図、第２図は従来のＬＤＤ構造のＭＯＳトランジ
スタを示す断面図、第３図は上記従来のＭＯＳ トラン
ジスタの製造方法を示す断面図である。 ２４・・多結晶シリコンゲート電極、２５ サイドウ
オールＳ２６ ソース・ドレイン領域、２６Ｉ深い高
不純物濃度領域、２６□・浅い低不純物濃度領域、２８
・コンタクト穴。 第１図 ２１ 、 シリコノ基才反
２６１： 斥ｃＶＳＩ汗弁、化１勿４Ａ４９．ち配２２
フィールド・−鋳Ｅ化Ｉ１次、
２６２： ；七１・−Ａイい舟４Ｅ物１戸シ４執工ψ社
２３ ケ・・−トり智化暉 ２７：
中Ｐ−介色介翫ロ東２４、ｌ糸＠晶シリコン灯”−トａ
＾牡 ２８；コンタクトζ２５ ＋？イにりオール
２９ ： １ノース・Ｆ
レイン１）、ネ伽、２６゛ソ一ス体・トイン今費Ｊム 第２図 第３図
す断面図、第２図は従来のＬＤＤ構造のＭＯＳトランジ
スタを示す断面図、第３図は上記従来のＭＯＳ トラン
ジスタの製造方法を示す断面図である。 ２４・・多結晶シリコンゲート電極、２５ サイドウ
オールＳ２６ ソース・ドレイン領域、２６Ｉ深い高
不純物濃度領域、２６□・浅い低不純物濃度領域、２８
・コンタクト穴。 第１図 ２１ 、 シリコノ基才反
２６１： 斥ｃＶＳＩ汗弁、化１勿４Ａ４９．ち配２２
フィールド・−鋳Ｅ化Ｉ１次、
２６２： ；七１・−Ａイい舟４Ｅ物１戸シ４執工ψ社
２３ ケ・・−トり智化暉 ２７：
中Ｐ−介色介翫ロ東２４、ｌ糸＠晶シリコン灯”−トａ
＾牡 ２８；コンタクトζ２５ ＋？イにりオール
２９ ： １ノース・Ｆ
レイン１）、ネ伽、２６゛ソ一ス体・トイン今費Ｊム 第２図 第３図
Claims (1)
- ゲート電極の側壁にサイドウォールを有し、かつこの
サイドウォール下を浅い低不純物濃度領域にしてソース
・ドレイン領域を形成したＭＯＳトランジスタを有する
半導体集積回路装置において、前記ＭＯＳトランジスタ
のサイドウォールをシリコン窒化膜で形成し、かつソー
ス・ドレイン領域上のコンタクト穴を前記サイドウォー
ルに接して、もしくは重ねて形成したことを特徴とする
半導体累積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17520784A JPS6153775A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17520784A JPS6153775A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153775A true JPS6153775A (ja) | 1986-03-17 |
Family
ID=15992163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17520784A Pending JPS6153775A (ja) | 1984-08-24 | 1984-08-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153775A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998329A (ja) * | 1983-10-28 | 1984-06-06 | Hitachi Ltd | 光情報処理装置 |
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-
1984
- 1984-08-24 JP JP17520784A patent/JPS6153775A/ja active Pending
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