DE3138747A1

DE3138747A1 - Selbstsperrender feldeffekt-transistor des verarmungstyps

Info

Publication number: DE3138747A1
Application number: DE19813138747
Authority: DE
Inventors: Ottomar 8012 Ottobrunn Jäntsch
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1981-09-29
Filing date: 1981-09-29
Publication date: 1983-04-14

Description

Selbstsperrender Feldeffekt-Transistor des Verarmungstyps
Die Erfindung bezieht sich auf einen Feldeffekt-Transistor des Verarmungstyps nach dem Oberbegriff des Anspruchs 1.
Die selbstsperrende Eigenschaft eines Transistors dieser Art leitet sich ab aus dem Leitungstyp und dem hohen Dotierungsgrad des polykristallinen Gates und der Einfügang eines dotierten Verarmungagebiets, das denselben Leitungstyp aufweist wie das Source- und das Drain-Gebiet, aber schwächer dotiert ist.
Ein solcher Transistor ist dem Aufsatz "A Normally-Off Type Buried Channel NOSFET for VLSI Circuits" von t.
Nishiuchi und anderen, abgedruckt auf den Seiten 26-29 der Technical Papers zu dem IEDM, Washington 1978, zu entnehmen. Bei diesem Transistor weist das dotierte Verarmungsgebiet zusammen mit dem Source- und Drain-Gebiet einen gegemeinsamen, im wesentlichen ebenen pn-Übergang zu den übrigen Teilen des Halbleiterkörpers aui, Bei Xanallängen unterhalb von 3 juin, wie sie für eine Anwendung des Transistors im VLSI-Bereich in Frage kommen, sinkt Jedoch mit abnehmender Kanallänge die Einsatzspannung des Transistors, d. h. die Gatespannung, bei der der Kanal zu leiten beginnt.
Der Erfindung liegt die Aufgabe zugrunde, einen selbstsperrenden Feldeffekt-Transistor der eingangs erwähnten Art an zugeben, dessen Einsatzspannung von der Kanallänge praktisch unabhängig ist. Das wird durch eine Ausbildung des Transistors nach dem kennzeichnenden Teil des Anspruchs 1 erreicht.
Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß die Abhängigkeit der Transistor-Einsatzspannung von der wirksamen Kanallänge auch für Kanallängen unterhalb von 1 µm praktisch ausgeschaltet ist, so daß sich gute Anwendungsmöglichkeiten im VLSI-3ereich ergeben.
Die Ansprüche 2 bis 4 betreffen vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung.
Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt: Fig. 1 den Querschnitt eines nach der Erfindung ausgebildeten Transistors und Fig. 2 die entsprechende Darstellung einea anderen erfindungsgemäß ausgebildeten Transistors.
In Fig. 1 ist ein Halbleiterkörper 1 dargestellt, dessen Zone 14 z. B. aus p-leitendem Silizium besteht. In diesen sind ein n+-dotiertes Sourcegebiet 2 und ein ebenfalls n+-detiertes Draingebiet 3 eingefügt. Eine Grenzfläche 4 des Halbleiterkörpers ist mit einer dflnnen Schicht 5 aus elektrisch isolierendem Material, z. B. aus SiO21bedeckt, auf der ein den Bereich zwischen den Gebieten 2 und 3 einer; deckendes Gate 6 angeordnet ist. Das Gate 6 besteht aus polykristallinem Halbleitermaterial, z. B. Silizium, und ist hochdotiert, wobei ein Dotierungsstoff verwendet ist, der das Gate 6 p+-leitend macht. Die Gebiete 2 und 3 sind mit Anschlüssen 7 und 8 versehen, das Gate 6 mit einem Anschluß 9. Unterhalb des Gate 6 ist in den Halbleiterkörper 1 ein n-leitendes Verarmungsgebiet 10 eingefügt, das den Halbleiterbereich zwischen den Gebieten 2 und 3 ausfüllt und sich bis zur Grenzfläche 4 erstreckt. Es ist schwächer n-dotiert als die Gebiete 2 und 3.
Nach der Erfindung sind unterhalb des Sourcegebiets 2 und des Draingebiets 3 zusätzliche n-leitende Halbleitergebie- te 11 und 12 in den Halbleiterkörper 1 eingefügt, die wenigstens annähernd den gleichen Dotierungsgrad aufweisen wie das Verarmungsgebiet 10. Sie haben zusammen mit dem Gebiet 10 einen gemeinsamen, im wesentlichen ebenen pn-Übergang 13 zu dem angrenzenden Teil 14 des Halbleiterkorpers 1. Der dem Doppelpfeil A entsprechende Abstand des pn-ttbergangs 13 von der Grenzfläche 4 ist so gewählt, daß sich bei einem noch erreichbaren, hohen Dotierungsgrad des Gate 6 und bei spannungslosem Anschluß 9 unterhalb von 6 eine Raumladungszone aufbaut, die den gesamten Querschnitt des Verarmungsgebiets 10 bis zum pn-Ubergang 13 ausfüllt und damit den in der Nähe des Übergangs 13 verlaufenden Transistorkanal zwischen den Gebieten 2 und 3 vollständig sperrt. Bei Zuführung einer positiven Gatespannung, die über der Einsatzspannung liegt, baut sich dann der Transistorkanal auf und der Transistor gelangt in den leitenden Zustand.
Bei dem in Fig. 2 dargestellten Ausführungsbeispiel weisen das Sonrcegebiet 2 und das Draingebiet 3 Teilbereiche 2A und 3A auf, die dem Gate 6 zugewandt sind und eine wesentlich kleinere Eindringtiefe TI aufweisen als die übrigen Teilbereiche der Gebiete 2 und 3, deren Eindringtiefe mit T bezeichnet ist. Die Eindringtiefe der Gebiete 2 und 3 in fig. 1 entspricht der Eindringtiefe von 2A und 3A und ist ebenfalls mit T1 bezeichnet. Der Abstand A des für die Gebiete 10, 11 und 12 gemeinsamen, im wesentlichen ebenen pn-Übergangs 13 von der Grenzfläohe 4 ist größer als TI aber kleiner als T. Hierdurch gelingt es, die Source- und Drain-Gebiete 2 und 3 besser zu kontaktieren, als es bei den sehr dünnen Gebieten 2 und 3 der Fig. 1 der Fall ist.
Der Teilbereich 3A weist mit Vorteil in Richtung auf das Gate 6 mindestens eine Länge L auf, die der Abmessung der Raumladungszone entspricht, welche sich bei Zuführung einer Spannung VDD an den Anschluß 8 unterhalb des Gebiets 3 in der genannten Richtung ausbildet.
Aus fertigungstechnischen GrUnden ist es zweckmäßig, wenn die Teilbereiche 2A und 3A eine Arsen-Dotierung aufweisen und die übrigen Teilbereiche der Gebiete 2 und 3 mit einer Phosphor-Dotierung versehen sind.
4 Patentansprüche 2 Figuren

Claims

Patentansprüche 1. Feldeffekt-Transistor des Verarmungstyps mit in einen dotierten Halbleiterkörper eines ersten Leitungstyps eingefügtem Source- und Drain-Gebiet, mit einem diese verbindenden und schwächer als diese dotierten Verarmungsgebiet eines zweiten Leitungstyps und mit einem das letztere überdeckenden, gegen den Halbleiterkörper isolierten Gate aus einem polykristallinen Halbleitermaterial des ersten Leitungstyps, das einen so hohen Dotierungsgrad hat, daß sich bei spannungslesem Gate eine den gesamten Querschnitt des Verarmungsgebiets ansfüllende Raumladungszone ausbildet, d a d u r c h g e k e n n z e i c h n e t , daß unterhalb des Sonrce- und des Drain-Gebiets (2 und 3) und an diese angrenzend jeweils zusätzliche Halbleitergebiete (11 und 12)des zweiten Leitungstyps vorgesehen sind, die wenigstens annähernd den gleichen Dotierungsgrad aufweisen wie das Verarmungsgebiet (10) und zusammen mit diesem einen gemeinsamen, im wesentlichen ebenen pn-Vbergang (13) zu dem angrenzenden Teil des Halbleiterkörpers (1) haben, 2. Feldeffekt-Transistor nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß das Source- und das Drain-Gebiet (2 und 3) jeweils Teilbereiche t2A, 3A) aufweisen, die den source- und drain-seitigen Gatekanten zu; gewandt sind und eine wesentlich kleinere Eindringtiefe (21) in den Halbleiterkörper (1) haben als die übrigen Teilbereiche des Source- und des Drain-Gebiets (2 und 3), und daß der Abstand (A) des gemeinsamen, im wesentlichen ebenen pn-Übergangs (13) von der das Gate (6) tragenden.

Grenzfläche (4) des Halbleiterkörpers (1) großer ist als die Eindringtiefe (e1) der erstgenannten Teilbereiche (2, 3A) und kleiner als die (e) der übrigen Teilbereiche.

3. Feldeffekt-Transistor nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , daß die laterale Ausdehnung (L) des eine kleinere Eindringtiefe (21) aufweisenden Teilbereiches (3A) des Draingebiets (3) in Richtung auf die drainseitige Kante des Gate (6) der Abmessung der Raumladungszone des Draingebiets (3) in derselben Richtung entspricht oder diese übersteigt.

4. Feldeffekt-Transistor nach Anspruch 2 oder 3, d a -d u r c h g e k e n n z e i c h n e t , daß die eine kleinere Eindringtiefe (e1) aufweisenden Teilbereiche (2A, 3A) des Source- und des Drain-Gebiets (2 und 3) eine Arsen-Dotierung aufweisen und die übrigen Teilbereiche dieser Gebiete (2 und 3) mit einer Phosphor-Dotierung versehen sind.