JP2001057424A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2001057424A JP2001057424A JP11232206A JP23220699A JP2001057424A JP 2001057424 A JP2001057424 A JP 2001057424A JP 11232206 A JP11232206 A JP 11232206A JP 23220699 A JP23220699 A JP 23220699A JP 2001057424 A JP2001057424 A JP 2001057424A
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Abstract
(57)【要約】
【課題】 短いゲート長を有するＭＩＳＦＥＴと長いゲ
ート長を有するＭＩＳＦＥＴの両者において、エンハン
スメント型のしきい値電圧を得ることのできる技術を提
供する。 【解決手段】 ｐ型ポケット領域７とｎ- 型半導体領域
４との間に、ｐ型ポケット領域７よりも不純物濃度が低
いｎ--型半導体領域６を設け、さらに、基板バイアスを
印加することによって、このｎ--型半導体領６を空乏化
させて、ゲート電極９の電位で制御することのできる空
乏層Ａの真の不純物濃度を低減させる。これによって、
ゲート長が短く、ゲート電極９の下方でｐ型ポケット領
域７の占める割合が大きいＭＩＳＦＥＴのしきい値電圧
の増加を防ぐことができる。
ート長を有するＭＩＳＦＥＴの両者において、エンハン
スメント型のしきい値電圧を得ることのできる技術を提
供する。 【解決手段】 ｐ型ポケット領域７とｎ- 型半導体領域
４との間に、ｐ型ポケット領域７よりも不純物濃度が低
いｎ--型半導体領域６を設け、さらに、基板バイアスを
印加することによって、このｎ--型半導体領６を空乏化
させて、ゲート電極９の電位で制御することのできる空
乏層Ａの真の不純物濃度を低減させる。これによって、
ゲート長が短く、ゲート電極９の下方でｐ型ポケット領
域７の占める割合が大きいＭＩＳＦＥＴのしきい値電圧
の増加を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）を有する半導体集積回路装置に適用して有効な技術
に関するものである。
置およびその製造技術に関し、特に、ＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）を有する半導体集積回路装置に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴った
ＭＩＳＦＥＴの微細化が進むにつれてＭＩＳＦＥＴの短
チャネル効果は顕著となり、ソースを構成する半導体領
域（ソース領域）とドレインを構成する半導体領域（ド
レイン領域）との間の耐圧低下が問題となっている。
ＭＩＳＦＥＴの微細化が進むにつれてＭＩＳＦＥＴの短
チャネル効果は顕著となり、ソースを構成する半導体領
域（ソース領域）とドレインを構成する半導体領域（ド
レイン領域）との間の耐圧低下が問題となっている。
【０００３】すなわち、ゲート電極のチャネル長が短く
なるとドレイン空乏層がソース領域に近づき、ドレイン
空乏層とソース空乏層とがつながってしまう。この状態
ではドレイン電界がソース領域側にまで影響を及ぼし、
ソース領域近傍の拡散電位を下げるため、チャネルが形
成されなくてもソース領域とドレイン領域間に電流が流
れるようになる。これはパンチスルーと呼ばれる現象で
あり、パンチスルーが起こり始めると、ドレイン電流は
ドレイン電圧の増加とともに急増し、飽和電流が流れな
くなる。
なるとドレイン空乏層がソース領域に近づき、ドレイン
空乏層とソース空乏層とがつながってしまう。この状態
ではドレイン電界がソース領域側にまで影響を及ぼし、
ソース領域近傍の拡散電位を下げるため、チャネルが形
成されなくてもソース領域とドレイン領域間に電流が流
れるようになる。これはパンチスルーと呼ばれる現象で
あり、パンチスルーが起こり始めると、ドレイン電流は
ドレイン電圧の増加とともに急増し、飽和電流が流れな
くなる。
【０００４】そこで、低濃度半導体領域と高濃度半導体
領域とから構成されるＬＤＤ（Lightly Doped Drain ）
構造のソース領域およびドレイン領域が採用され、さら
に、ソース領域およびドレイン領域の下方に、ソース領
域またはドレイン領域を構成する不純物とは反対の導電
型の不純物からなるポケット領域を形成することによっ
て、ドレイン空乏層およびソース空乏層の広がりを抑え
て上記パンチスルーを抑制している。
領域とから構成されるＬＤＤ（Lightly Doped Drain ）
構造のソース領域およびドレイン領域が採用され、さら
に、ソース領域およびドレイン領域の下方に、ソース領
域またはドレイン領域を構成する不純物とは反対の導電
型の不純物からなるポケット領域を形成することによっ
て、ドレイン空乏層およびソース空乏層の広がりを抑え
て上記パンチスルーを抑制している。
【０００５】なお、ポケット領域を有するＭＩＳＦＥＴ
については、アイ・イー・ディー・エム（Internationa
l Electron Device meetings, Halo Doping Effects in
Submicron DI-LDD Device Design PP.230〜PP.233, 19
85）などに記載されている。
については、アイ・イー・ディー・エム（Internationa
l Electron Device meetings, Halo Doping Effects in
Submicron DI-LDD Device Design PP.230〜PP.233, 19
85）などに記載されている。
【０００６】
【発明が解決しようとする課題】しかしながら、ゲート
長が０. １μｍ以下のＭＩＳＦＥＴでは、ソース側のポ
ケット領域の端部とドレイン側のポケット領域の端部と
が接触して、しきい値電圧が高くなり、必要なドレイン
電流が得られないという問題が生ずる。この問題を解決
する手段として、チャネル領域の不純物濃度を低く設定
する方法があるが、チャネル領域の不純物濃度を低くす
るとゲート長の長いＭＩＳＦＥＴのしきい値電圧が低く
なり、オフ電流の増加を引き起こす。
長が０. １μｍ以下のＭＩＳＦＥＴでは、ソース側のポ
ケット領域の端部とドレイン側のポケット領域の端部と
が接触して、しきい値電圧が高くなり、必要なドレイン
電流が得られないという問題が生ずる。この問題を解決
する手段として、チャネル領域の不純物濃度を低く設定
する方法があるが、チャネル領域の不純物濃度を低くす
るとゲート長の長いＭＩＳＦＥＴのしきい値電圧が低く
なり、オフ電流の増加を引き起こす。
【０００７】本発明の目的は、半導体基板上に形成され
た相対的に短いゲート長を有するＭＩＳＦＥＴと相対的
に長いゲート長を有するＭＩＳＦＥＴの両者において、
エンハンスメント型のしきい値電圧を得ることのできる
技術を提供することにある。
た相対的に短いゲート長を有するＭＩＳＦＥＴと相対的
に長いゲート長を有するＭＩＳＦＥＴの両者において、
エンハンスメント型のしきい値電圧を得ることのできる
技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上に
低濃度半導体領域と高濃度半導体領域とからなる一対の
第１半導体領域によって構成されたソース、ドレインを
備えたＭＩＳトランジスタを有しており、前記低濃度半
導体領域を囲んで、前記第１半導体領域と同一の導電型
の不純物を導入してなる第２半導体領域が形成され、さ
らに前記第２半導体領域を囲んで、前記第１半導体領域
と反対の導電型の不純物を導入してなるポケット領域が
形成されており、前記第２半導体領域の不純物濃度が前
記ポケット領域の不純物濃度と比して相対的に低いもの
である。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上に
低濃度半導体領域と高濃度半導体領域とからなる一対の
第１半導体領域によって構成されたソース、ドレインを
備えたＭＩＳトランジスタを有しており、前記低濃度半
導体領域を囲んで、前記第１半導体領域と同一の導電型
の不純物を導入してなる第２半導体領域が形成され、さ
らに前記第２半導体領域を囲んで、前記第１半導体領域
と反対の導電型の不純物を導入してなるポケット領域が
形成されており、前記第２半導体領域の不純物濃度が前
記ポケット領域の不純物濃度と比して相対的に低いもの
である。
【００１０】（２）本発明の半導体集積回路装置は、半
導体基板上に一対の第１半導体領域によって構成された
ソース、ドレインを備えたＭＩＳＦＥＴを有しており、
前記一対の前記第１半導体領域の内側に、前記第１半導
体領域と同一の導電型の不純物を導入してなる第２半導
体領域が形成され、さらに前記第２半導体領域を囲ん
で、前記第１半導体領域と反対の導電型の不純物を導入
してなるポケット領域が形成されており、前記第２半導
体領域の不純物濃度が前記ポケット領域の不純物濃度と
比して相対的に低いものである。
導体基板上に一対の第１半導体領域によって構成された
ソース、ドレインを備えたＭＩＳＦＥＴを有しており、
前記一対の前記第１半導体領域の内側に、前記第１半導
体領域と同一の導電型の不純物を導入してなる第２半導
体領域が形成され、さらに前記第２半導体領域を囲ん
で、前記第１半導体領域と反対の導電型の不純物を導入
してなるポケット領域が形成されており、前記第２半導
体領域の不純物濃度が前記ポケット領域の不純物濃度と
比して相対的に低いものである。
【００１１】（３）本発明の半導体集積回路装置は、前
記（１）または（２）のＭＩＳＦＥＴにおいて、ゲート
電極の電位で制御される空乏層内に、前記第２半導体領
域の一部および前記ポケット領域の一部が含まれるもの
である。
記（１）または（２）のＭＩＳＦＥＴにおいて、ゲート
電極の電位で制御される空乏層内に、前記第２半導体領
域の一部および前記ポケット領域の一部が含まれるもの
である。
【００１２】（４）本発明の半導体集積回路装置は、前
記（１）または（２）のＭＩＳＦＥＴにおいて、前記半
導体基板とソースを構成する前記第１半導体領域との間
に、ソースを構成する前記第１半導体領域とドレインを
構成する前記第１半導体領域との間に印加する電位と逆
の電位を印加するものである。
記（１）または（２）のＭＩＳＦＥＴにおいて、前記半
導体基板とソースを構成する前記第１半導体領域との間
に、ソースを構成する前記第１半導体領域とドレインを
構成する前記第１半導体領域との間に印加する電位と逆
の電位を印加するものである。
【００１３】（５）本発明の半導体集積回路装置は、前
記（４）のＭＩＳＦＥＴにおいて、前記第２半導体領域
が空乏化するものである。
記（４）のＭＩＳＦＥＴにおいて、前記第２半導体領域
が空乏化するものである。
【００１４】（６）本発明の半導体集積回路装置は、前
記（１）または（２）のＭＩＳＦＥＴにおいて、前記第
２半導体領域の不純物濃度を１０16〜１０17ｃｍ-3程度
とし、前記ポケット領域の不純物濃度を１０17〜１０18
ｃｍ-3程度とするものである。
記（１）または（２）のＭＩＳＦＥＴにおいて、前記第
２半導体領域の不純物濃度を１０16〜１０17ｃｍ-3程度
とし、前記ポケット領域の不純物濃度を１０17〜１０18
ｃｍ-3程度とするものである。
【００１５】（７）本発明の半導体集積回路装置の製造
方法は、半導体基板上にゲート電極を形成した後、前記
半導体基板に第１不純物を導入して一対の半導体領域を
形成する工程と、前記ゲート電極の側壁に１層目のサイ
ドウォールスペーサを形成した後、前記半導体基板に前
記第１不純物と同一の導電型の第２不純物を導入してソ
ース、ドレインの一部を構成する一対の低濃度半導体領
域を形成し、前記半導体基板に前記第１不純物と反対の
導電型の第３不純物を導入して一対のポケット領域を形
成する工程と、前記ゲート電極の側壁に２層目のサイド
ウォールスペーサを形成した後、前記半導体基板に前記
第１不純物と同一の導電型の第４不純物を導入してソー
ス、ドレインの他の一部を構成する一対の高濃度半導体
領域を形成する工程とを有するものである。
方法は、半導体基板上にゲート電極を形成した後、前記
半導体基板に第１不純物を導入して一対の半導体領域を
形成する工程と、前記ゲート電極の側壁に１層目のサイ
ドウォールスペーサを形成した後、前記半導体基板に前
記第１不純物と同一の導電型の第２不純物を導入してソ
ース、ドレインの一部を構成する一対の低濃度半導体領
域を形成し、前記半導体基板に前記第１不純物と反対の
導電型の第３不純物を導入して一対のポケット領域を形
成する工程と、前記ゲート電極の側壁に２層目のサイド
ウォールスペーサを形成した後、前記半導体基板に前記
第１不純物と同一の導電型の第４不純物を導入してソー
ス、ドレインの他の一部を構成する一対の高濃度半導体
領域を形成する工程とを有するものである。
【００１６】（８）本発明の半導体集積回路装置の製造
方法は、半導体基板上にゲート電極を形成した後、前記
半導体基板に第１不純物を導入して一対の半導体領域を
形成する工程と、前記半導体基板上に絶縁膜を堆積した
後、前記半導体基板に前記第１不純物と反対の導電型の
第２不純物を導入して一対のポケット領域を形成する工
程と、前記絶縁膜に覆われた前記ゲート電極の側壁にサ
イドウォールスペーサを形成した後、前記半導体基板に
前記第１不純物と同一の導電型の第３不純物を導入して
ソース、ドレインを構成する一対の半導体領域を形成す
る工程とを有するものである。
方法は、半導体基板上にゲート電極を形成した後、前記
半導体基板に第１不純物を導入して一対の半導体領域を
形成する工程と、前記半導体基板上に絶縁膜を堆積した
後、前記半導体基板に前記第１不純物と反対の導電型の
第２不純物を導入して一対のポケット領域を形成する工
程と、前記絶縁膜に覆われた前記ゲート電極の側壁にサ
イドウォールスペーサを形成した後、前記半導体基板に
前記第１不純物と同一の導電型の第３不純物を導入して
ソース、ドレインを構成する一対の半導体領域を形成す
る工程とを有するものである。
【００１７】上記した手段によれば、ゲート電極の下方
に、ポケット領域とは反対の導電型でポケット領域より
も不純物濃度が低い半導体領域を設け、さらに、基板バ
イアスを印加して、この半導体領域を空乏化させること
により、ゲート電極の電位で制御することのできる空乏
層内の真の不純物濃度（＝アクセプタ型不純物濃度−ド
ナー型不純物濃度）を低減させることが可能となる。
に、ポケット領域とは反対の導電型でポケット領域より
も不純物濃度が低い半導体領域を設け、さらに、基板バ
イアスを印加して、この半導体領域を空乏化させること
により、ゲート電極の電位で制御することのできる空乏
層内の真の不純物濃度（＝アクセプタ型不純物濃度−ド
ナー型不純物濃度）を低減させることが可能となる。
【００１８】しきい値電圧は、ゲート電極の電位で制御
できる空乏層内の真の不純物濃度が増加すると大きくな
る。しかし、上記半導体領域を空乏化することによって
ゲート電極の電位で制御できる空乏層内の真の不純物濃
度を低減することができるので、ゲート長が短くなり、
ゲート電極の下方でポケット領域の占める割合が大きく
なっても、しきい値電圧の増加を防ぐことができる。さ
らに、しきい値電圧が高くなるに従い、ピンチオフ点の
電位が低下して上記半導体領域に掛かる電界は増加する
ので、この半導体領域の空乏層幅はしきい値電圧が高く
なるほど広がり、ゲート長の短いＭＩＳＦＥＴでは、し
きい値電圧が低下しやすくなって逆短チャネル効果を抑
制することができる。
できる空乏層内の真の不純物濃度が増加すると大きくな
る。しかし、上記半導体領域を空乏化することによって
ゲート電極の電位で制御できる空乏層内の真の不純物濃
度を低減することができるので、ゲート長が短くなり、
ゲート電極の下方でポケット領域の占める割合が大きく
なっても、しきい値電圧の増加を防ぐことができる。さ
らに、しきい値電圧が高くなるに従い、ピンチオフ点の
電位が低下して上記半導体領域に掛かる電界は増加する
ので、この半導体領域の空乏層幅はしきい値電圧が高く
なるほど広がり、ゲート長の短いＭＩＳＦＥＴでは、し
きい値電圧が低下しやすくなって逆短チャネル効果を抑
制することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２０】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２１】（実施の形態１）図１は、本発明の一実施
の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導体基
板の要部断面図を示す。
の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導体基
板の要部断面図を示す。
【００２２】ｎチャネル型ＭＩＳＦＥＴは、半導体基板
１上に形成された素子分離領域２に囲まれた活性領域に
形成され、活性領域にはｐ型ウエル３が形成されてい
る。このｐ型ウエル３の表面には、一対のｎ- 型半導体
領域４および一対のｎ+ 型半導体領域５によってソー
ス、ドレインが構成されている。Ｃ−Ｖ（容量−電圧）
測定で求めた上記ｎ- 型半導体領域４の不純物濃度は、
例えば１０18〜１０19ｃｍ-3程度であり、上記ｎ+ 型半
導体領域５の不純物濃度は、例えば１０20〜１０21ｃｍ
-3程度である。
１上に形成された素子分離領域２に囲まれた活性領域に
形成され、活性領域にはｐ型ウエル３が形成されてい
る。このｐ型ウエル３の表面には、一対のｎ- 型半導体
領域４および一対のｎ+ 型半導体領域５によってソー
ス、ドレインが構成されている。Ｃ−Ｖ（容量−電圧）
測定で求めた上記ｎ- 型半導体領域４の不純物濃度は、
例えば１０18〜１０19ｃｍ-3程度であり、上記ｎ+ 型半
導体領域５の不純物濃度は、例えば１０20〜１０21ｃｍ
-3程度である。
【００２３】ソース、ドレインの一部を構成するｎ- 型
半導体領域４を囲んでｎ型の不純物を導入してなる一対
のｎ--型半導体領域６が形成され、さらに、このｎ--型
半導体領域６を囲んでｐ型の不純物を導入してなる一対
のｐ型ポケット領域７が形成されている。上記ｎ--型半
導体領域６の不純物濃度は、例えば１０16〜１０17ｃｍ
-3程度と、ソース、ドレインの一部を構成するｎ- 型半
導体領域４の不純物濃度およびｐ型ポケット領域７の不
純物濃度よりも低く設定され、基板バイアスを印加する
ことによりｎ--型半導体領域６は空乏化する。上記ｐ型
ポケット領域７の不純物濃度は、例えば１０17〜１０18
ｃｍ-3程度である。
半導体領域４を囲んでｎ型の不純物を導入してなる一対
のｎ--型半導体領域６が形成され、さらに、このｎ--型
半導体領域６を囲んでｐ型の不純物を導入してなる一対
のｐ型ポケット領域７が形成されている。上記ｎ--型半
導体領域６の不純物濃度は、例えば１０16〜１０17ｃｍ
-3程度と、ソース、ドレインの一部を構成するｎ- 型半
導体領域４の不純物濃度およびｐ型ポケット領域７の不
純物濃度よりも低く設定され、基板バイアスを印加する
ことによりｎ--型半導体領域６は空乏化する。上記ｐ型
ポケット領域７の不純物濃度は、例えば１０17〜１０18
ｃｍ-3程度である。
【００２４】また、上記一対のｎ--型半導体領域６の間
のｐ型ウエル３の表面には、図示はしないが、しきい値
電圧制御層が形成されている。このしきい値電圧制御層
の上には酸化シリコン膜でゲート絶縁膜８が構成され、
さらに、その上にはｎ型の多結晶シリコン膜でゲート電
極９が構成されている。このゲート電極９の側壁には２
層からなるサイドウォールスペーサ１０ａ，１０ｂが形
成されている。
のｐ型ウエル３の表面には、図示はしないが、しきい値
電圧制御層が形成されている。このしきい値電圧制御層
の上には酸化シリコン膜でゲート絶縁膜８が構成され、
さらに、その上にはｎ型の多結晶シリコン膜でゲート電
極９が構成されている。このゲート電極９の側壁には２
層からなるサイドウォールスペーサ１０ａ，１０ｂが形
成されている。
【００２５】ここで、図中、Ａはゲート電極の電位で制
御できる空乏層を示し、ｎ--型半導体領域６の一部とｐ
型ポケット領域７の一部とが含まれる。さらに、Ｂはソ
ース電位で制御できる空乏層を示し、Ｃはドレイン電位
で制御できる空乏層を示す。
御できる空乏層を示し、ｎ--型半導体領域６の一部とｐ
型ポケット領域７の一部とが含まれる。さらに、Ｂはソ
ース電位で制御できる空乏層を示し、Ｃはドレイン電位
で制御できる空乏層を示す。
【００２６】さらに、ゲート電極９の上層には層間絶縁
膜１１が形成されている。この層間絶縁膜１１には、ソ
ース、ドレインの一部を構成する一対のｎ+ 型半導体領
域５に達するコンタクトホール１２が開孔している。な
お、図示はしないが、上記層間絶縁膜１１には、ゲート
電極９に達するコンタクトホールが開孔している。上記
コンタクトホール１２に埋め込まれたプラグ１３を介在
して、配線層１４がソース、ドレインの一部を構成する
一対のｎ+ 型半導体領域５に接続されている。
膜１１が形成されている。この層間絶縁膜１１には、ソ
ース、ドレインの一部を構成する一対のｎ+ 型半導体領
域５に達するコンタクトホール１２が開孔している。な
お、図示はしないが、上記層間絶縁膜１１には、ゲート
電極９に達するコンタクトホールが開孔している。上記
コンタクトホール１２に埋め込まれたプラグ１３を介在
して、配線層１４がソース、ドレインの一部を構成する
一対のｎ+ 型半導体領域５に接続されている。
【００２７】このように、本実施の形態１によれば、ｐ
型ポケット領域７とソース、ドレインの一部を構成する
ｎ- 型半導体領域４との間に、ｐ型ポケット領域７とは
反対の導電型でｐ型ポケット領域７よりも不純物濃度が
低いｎ--型半導体領域６を設け、さらに、基板バイアス
を印加して、このｎ--型半導体領域６を空乏化させるこ
とによって、ゲート電極９の電位で制御することのでき
る空乏層Ａの真の不純物濃度を低減することが可能とな
る。
型ポケット領域７とソース、ドレインの一部を構成する
ｎ- 型半導体領域４との間に、ｐ型ポケット領域７とは
反対の導電型でｐ型ポケット領域７よりも不純物濃度が
低いｎ--型半導体領域６を設け、さらに、基板バイアス
を印加して、このｎ--型半導体領域６を空乏化させるこ
とによって、ゲート電極９の電位で制御することのでき
る空乏層Ａの真の不純物濃度を低減することが可能とな
る。
【００２８】しきい値電圧は、ゲート電極９の電位で制
御できる空乏層Ａの真の不純物濃度が増加すると大きく
なる。しかし、本実施の形態１では、上述したように、
ｎ--型半導体領域６を空乏化することによってゲート電
極９の電位で制御できる空乏層Ａの真の不純物濃度を低
減することができるので、ゲート長が短くなり、ゲート
電極９の下方でｐ型ポケット領域７の占める割合が大き
くなっても、しきい値電圧の増加を防ぐことができる。
さらに、しきい値電圧が高くなるに従い、ピンチオフ点
の電位が低下してｎ--型半導体領域６に掛かる電界は増
加するので、ｎ--型半導体領域６の空乏層幅はしきい値
電圧が高くなるほど広がり、ゲート長の短いｎチャネル
型ＭＩＳＦＥＴでは、しきい値電圧が低下しやすくなっ
て逆短チャネル効果を抑制することができる。従って、
図２に示すように、ゲート長の短いｎチャネル型ＭＩＳ
ＦＥＴおよびゲート長の長いｎチャネル型ＭＩＳＦＥＴ
の両者において、正のしきい値電圧を得ることができ
る。
御できる空乏層Ａの真の不純物濃度が増加すると大きく
なる。しかし、本実施の形態１では、上述したように、
ｎ--型半導体領域６を空乏化することによってゲート電
極９の電位で制御できる空乏層Ａの真の不純物濃度を低
減することができるので、ゲート長が短くなり、ゲート
電極９の下方でｐ型ポケット領域７の占める割合が大き
くなっても、しきい値電圧の増加を防ぐことができる。
さらに、しきい値電圧が高くなるに従い、ピンチオフ点
の電位が低下してｎ--型半導体領域６に掛かる電界は増
加するので、ｎ--型半導体領域６の空乏層幅はしきい値
電圧が高くなるほど広がり、ゲート長の短いｎチャネル
型ＭＩＳＦＥＴでは、しきい値電圧が低下しやすくなっ
て逆短チャネル効果を抑制することができる。従って、
図２に示すように、ゲート長の短いｎチャネル型ＭＩＳ
ＦＥＴおよびゲート長の長いｎチャネル型ＭＩＳＦＥＴ
の両者において、正のしきい値電圧を得ることができ
る。
【００２９】次に、前記図１に示した本実施の形態１で
あるｎチャネル型ＭＩＳＦＥＴの製造方法を図３〜図７
を用いて説明する。
あるｎチャネル型ＭＩＳＦＥＴの製造方法を図３〜図７
を用いて説明する。
【００３０】まず、図３に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板１を用意する。次に、
半導体基板１に素子分離溝２ａを形成し、この素子分離
溝２ａに絶縁膜２ｂを埋め込むことによって素子分離領
域２を形成する。次いで、半導体基板１にｐ型ウエル３
を形成するためのリンをイオン打ち込みで注入した後、
チャネル領域へｐ型不純物、例えばボロンを導入して、
しきい値電圧制御層を形成する。上記リンは、例えば注
入エネルギー５００ＫｅＶ、ドーズ量２×１０13ｃｍ-2
で注入する。
結晶シリコンからなる半導体基板１を用意する。次に、
半導体基板１に素子分離溝２ａを形成し、この素子分離
溝２ａに絶縁膜２ｂを埋め込むことによって素子分離領
域２を形成する。次いで、半導体基板１にｐ型ウエル３
を形成するためのリンをイオン打ち込みで注入した後、
チャネル領域へｐ型不純物、例えばボロンを導入して、
しきい値電圧制御層を形成する。上記リンは、例えば注
入エネルギー５００ＫｅＶ、ドーズ量２×１０13ｃｍ-2
で注入する。
【００３１】次に、図４に示すように、半導体基板１に
熱酸化処理を施して、ｐ型ウエル３の表面にゲート絶縁
膜８を約４ｎｍ程度の厚さで形成した後、半導体基板１
上に化学的気相成長（Chemical Vapor Deposition ；Ｃ
ＶＤ）法でリンを添加した多結晶シリコン膜（図示せ
ず）を堆積する。次いで、この多結晶シリコン膜をレジ
ストパターンをマスクとしてエッチングし、多結晶シリ
コン膜から構成されるゲート電極９を形成する。
熱酸化処理を施して、ｐ型ウエル３の表面にゲート絶縁
膜８を約４ｎｍ程度の厚さで形成した後、半導体基板１
上に化学的気相成長（Chemical Vapor Deposition ；Ｃ
ＶＤ）法でリンを添加した多結晶シリコン膜（図示せ
ず）を堆積する。次いで、この多結晶シリコン膜をレジ
ストパターンをマスクとしてエッチングし、多結晶シリ
コン膜から構成されるゲート電極９を形成する。
【００３２】次に、図５に示すように、ゲート電極９を
マスクとしてｐ型ウエル３にｎ型不純物、例えばリンを
イオン打ち込みで注入し、低濃度のｎ--型半導体領域６
を形成する。上記リンは、半導体基板１の表面から約５
０ｎｍ程度の深さに注入されて、そのドーズ量は、例え
ば１×１０12ｃｍ-2程度である。
マスクとしてｐ型ウエル３にｎ型不純物、例えばリンを
イオン打ち込みで注入し、低濃度のｎ--型半導体領域６
を形成する。上記リンは、半導体基板１の表面から約５
０ｎｍ程度の深さに注入されて、そのドーズ量は、例え
ば１×１０12ｃｍ-2程度である。
【００３３】次に、図６に示すように、半導体基板１上
に厚さ約５０ｎｍ程度の絶縁膜を堆積した後、この絶縁
膜をＲＩＥ（Reactive Ion Etching）法で異方性エッチ
ングして、ゲート電極９の側壁に１層目のサイドウォー
ルスペーサ１０ａを形成する。次いで、ゲート電極９お
よびサイドウォールスペーサ１０ａをマスクとして、ｐ
型ウエル３にｐ型不純物、例えばボロンをイオン打ち込
みで注入し、ｐ型ポケット領域７を形成する。続いてｐ
型ウエル３にｎ型不純物、例えば砒素をイオン打ち込み
で注入し、ソース、ドレインの一部を構成するｎ- 型半
導体領域４を形成する。上記ボロンは、半導体基板１の
表面から約５０〜１００ｎｍ程度の深さに注入されて、
そのドーズ量は、例えば５×１０12〜５×１０13ｃｍ-2
程度であり、上記砒素は、半導体基板１の表面から約５
０ｎｍ程度の深さに注入されて、そのドーズ量は、例え
ば１×１０14ｃｍ-2程度である。
に厚さ約５０ｎｍ程度の絶縁膜を堆積した後、この絶縁
膜をＲＩＥ（Reactive Ion Etching）法で異方性エッチ
ングして、ゲート電極９の側壁に１層目のサイドウォー
ルスペーサ１０ａを形成する。次いで、ゲート電極９お
よびサイドウォールスペーサ１０ａをマスクとして、ｐ
型ウエル３にｐ型不純物、例えばボロンをイオン打ち込
みで注入し、ｐ型ポケット領域７を形成する。続いてｐ
型ウエル３にｎ型不純物、例えば砒素をイオン打ち込み
で注入し、ソース、ドレインの一部を構成するｎ- 型半
導体領域４を形成する。上記ボロンは、半導体基板１の
表面から約５０〜１００ｎｍ程度の深さに注入されて、
そのドーズ量は、例えば５×１０12〜５×１０13ｃｍ-2
程度であり、上記砒素は、半導体基板１の表面から約５
０ｎｍ程度の深さに注入されて、そのドーズ量は、例え
ば１×１０14ｃｍ-2程度である。
【００３４】次に、図７に示すように、半導体基板１上
に厚さ約８０ｎｍ程度の絶縁膜を堆積した後、この絶縁
膜をＲＩＥ法で異方性エッチングして、ゲート電極９の
側壁に２層目のサイドウォールスペーサ１０ｂを形成す
る。次いで、ゲート電極９およびサイドウォールスペー
サ１０ａ，１０ｂをマスクとして、ｐ型ウエル３にｎ型
不純物、例えば砒素をイオン打ち込みで注入し、ソー
ス、ドレインの他の一部を構成するｎ+ 型半導体領域５
を形成する。上記砒素は、半導体基板１の表面から約１
００ｎｍ程度の深さに注入されて、そのドーズ量は、例
えば２×１０15ｃｍ-2程度である。
に厚さ約８０ｎｍ程度の絶縁膜を堆積した後、この絶縁
膜をＲＩＥ法で異方性エッチングして、ゲート電極９の
側壁に２層目のサイドウォールスペーサ１０ｂを形成す
る。次いで、ゲート電極９およびサイドウォールスペー
サ１０ａ，１０ｂをマスクとして、ｐ型ウエル３にｎ型
不純物、例えば砒素をイオン打ち込みで注入し、ソー
ス、ドレインの他の一部を構成するｎ+ 型半導体領域５
を形成する。上記砒素は、半導体基板１の表面から約１
００ｎｍ程度の深さに注入されて、そのドーズ量は、例
えば２×１０15ｃｍ-2程度である。
【００３５】その後、半導体基板１上に層間絶縁膜１１
を堆積し、この層間絶縁膜１１をレジストパターンをマ
スクとしてエッチングし、コンタクトホール１２を開孔
する。次いで、層間絶縁膜１１の上層に金属膜を堆積
し、例えば化学的機械研磨（Chemical Mechanical Poli
shing ；ＣＭＰ）法で金属膜の表面を平坦化することに
よってコンタクトホール１２の内部に金属膜を埋め込み
プラグ１３を形成した後、層間絶縁膜１１の上層に堆積
した金属膜をエッチングして配線層１４を形成すること
により、前記図１に示したｎチャネル型ＭＩＳＦＥＴが
ほぼ完成する。
を堆積し、この層間絶縁膜１１をレジストパターンをマ
スクとしてエッチングし、コンタクトホール１２を開孔
する。次いで、層間絶縁膜１１の上層に金属膜を堆積
し、例えば化学的機械研磨（Chemical Mechanical Poli
shing ；ＣＭＰ）法で金属膜の表面を平坦化することに
よってコンタクトホール１２の内部に金属膜を埋め込み
プラグ１３を形成した後、層間絶縁膜１１の上層に堆積
した金属膜をエッチングして配線層１４を形成すること
により、前記図１に示したｎチャネル型ＭＩＳＦＥＴが
ほぼ完成する。
【００３６】（実施の形態２）図８は、本発明の他の実
施の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導体
基板の要部断面図を示す。
施の形態であるｎチャネル型ＭＩＳＦＥＴを示す半導体
基板の要部断面図を示す。
【００３７】ｎチャネル型ＭＩＳＦＥＴは、半導体基板
１上に形成された素子分離領域２に囲まれた活性領域に
形成され、活性領域にはｐ型ウエル３が形成されてい
る。このｐ型ウエル３の表面には、ソース、ドレインを
構成する一対のｎ+ 型半導体領域５が形成されている。
上記ｎ+ 型半導体領域５の不純物濃度は、例えば１０20
〜１０21ｃｍ-3程度である。
１上に形成された素子分離領域２に囲まれた活性領域に
形成され、活性領域にはｐ型ウエル３が形成されてい
る。このｐ型ウエル３の表面には、ソース、ドレインを
構成する一対のｎ+ 型半導体領域５が形成されている。
上記ｎ+ 型半導体領域５の不純物濃度は、例えば１０20
〜１０21ｃｍ-3程度である。
【００３８】ソース、ドレインを構成する一対のｎ+ 型
半導体領域５の内側にはｎ型の不純物を導入してなる一
対のｎ--型半導体領域６が形成され、さらに、ｎ--型半
導体領域６を囲んでｐ型の不純物を導入してなる一対の
ｐ型ポケット領域７が形成されている。上記ｎ--型半導
体領域６の不純物濃度は、例えば１０16〜１０17ｃｍ-3
程度と、ｐ型ポケット領域７の不純物濃度よりも低く設
定され、基板バイアスを印加することによりｎ--型半導
体領域６は空乏化する。上記ｐ型ポケット領域７の不純
物濃度は、例えば１０17〜１０18ｃｍ-3程度である。
半導体領域５の内側にはｎ型の不純物を導入してなる一
対のｎ--型半導体領域６が形成され、さらに、ｎ--型半
導体領域６を囲んでｐ型の不純物を導入してなる一対の
ｐ型ポケット領域７が形成されている。上記ｎ--型半導
体領域６の不純物濃度は、例えば１０16〜１０17ｃｍ-3
程度と、ｐ型ポケット領域７の不純物濃度よりも低く設
定され、基板バイアスを印加することによりｎ--型半導
体領域６は空乏化する。上記ｐ型ポケット領域７の不純
物濃度は、例えば１０17〜１０18ｃｍ-3程度である。
【００３９】次に、前記図８に示した本実施の形態２で
あるｎチャネル型ＭＩＳＦＥＴの製造方法を図９および
図１０を用いて説明する。
あるｎチャネル型ＭＩＳＦＥＴの製造方法を図９および
図１０を用いて説明する。
【００４０】まず、前記実施の形態１において前記図３
および図５を用いて説明した製造方法と同様に、ｎチャ
ネル型ＭＩＳＦＥＴのゲート電極９および低濃度のｎ--
型半導体領域６を形成する。
および図５を用いて説明した製造方法と同様に、ｎチャ
ネル型ＭＩＳＦＥＴのゲート電極９および低濃度のｎ--
型半導体領域６を形成する。
【００４１】次に、図９に示すように、半導体基板１上
に厚さ約５０ｎｍ程度の絶縁膜１５を堆積した後、ｐ型
ウエル３にｐ型不純物、例えばボロンをイオン打ち込み
で注入し、ｐ型ポケット領域７を形成する。上記ボロン
は、半導体基板１の表面から約５０〜１００ｎｍ程度の
深さに注入されて、そのドーズ量は、例えば５×１０12
〜５×１０13ｃｍ-2程度である。
に厚さ約５０ｎｍ程度の絶縁膜１５を堆積した後、ｐ型
ウエル３にｐ型不純物、例えばボロンをイオン打ち込み
で注入し、ｐ型ポケット領域７を形成する。上記ボロン
は、半導体基板１の表面から約５０〜１００ｎｍ程度の
深さに注入されて、そのドーズ量は、例えば５×１０12
〜５×１０13ｃｍ-2程度である。
【００４２】次に、図１０に示すように、半導体基板１
上に厚さ約５０ｎｍ程度の絶縁膜を堆積した後、この絶
縁膜をＲＩＥ法で異方性エッチングして、ゲート電極９
の側壁にサイドウォールスペーサ１６を形成し、続いて
絶縁膜１５をエッチングして、ゲート電極９の側壁に絶
縁膜１５を残す。次いで、ゲート電極９、絶縁膜１５お
よびサイドウォールスペーサ１６をマスクとして、ｐ型
ウエル３にｎ型不純物、例えば砒素をイオン打ち込みで
注入し、ソース、ドレインを構成するｎ+ 型半導体領域
５を形成する。上記砒素は、半導体基板１の表面から約
１００ｎｍ程度の深さに注入されて、そのドーズ量は、
例えば２×１０15ｃｍ-2程度である。
上に厚さ約５０ｎｍ程度の絶縁膜を堆積した後、この絶
縁膜をＲＩＥ法で異方性エッチングして、ゲート電極９
の側壁にサイドウォールスペーサ１６を形成し、続いて
絶縁膜１５をエッチングして、ゲート電極９の側壁に絶
縁膜１５を残す。次いで、ゲート電極９、絶縁膜１５お
よびサイドウォールスペーサ１６をマスクとして、ｐ型
ウエル３にｎ型不純物、例えば砒素をイオン打ち込みで
注入し、ソース、ドレインを構成するｎ+ 型半導体領域
５を形成する。上記砒素は、半導体基板１の表面から約
１００ｎｍ程度の深さに注入されて、そのドーズ量は、
例えば２×１０15ｃｍ-2程度である。
【００４３】その後、半導体基板１上に層間絶縁膜１１
を堆積し、次いで前記実施の形態１に記載した製造方法
と同様に、コンタクトホール１２、プラグ１３および配
線層１４を順次形成して、前記図８に示したｎチャネル
型ＭＩＳＦＥＴがほぼ完成する。
を堆積し、次いで前記実施の形態１に記載した製造方法
と同様に、コンタクトホール１２、プラグ１３および配
線層１４を順次形成して、前記図８に示したｎチャネル
型ＭＩＳＦＥＴがほぼ完成する。
【００４４】このように、本実施の形態２によれば、ゲ
ート電極９の側壁に設けられるスペーサを絶縁膜１５と
サイドウォールスペーサ１６とによって構成することに
より、ソース、ドレインを構成する一対のｎ+ 型半導体
領域５のオフセット量を短くできるので、浅い半導体領
域、例えば前記実施の形態１に記載したｎ- 型半導体領
域４を設けなくても直列抵抗の増加を防ぐことが可能と
なる。
ート電極９の側壁に設けられるスペーサを絶縁膜１５と
サイドウォールスペーサ１６とによって構成することに
より、ソース、ドレインを構成する一対のｎ+ 型半導体
領域５のオフセット量を短くできるので、浅い半導体領
域、例えば前記実施の形態１に記載したｎ- 型半導体領
域４を設けなくても直列抵抗の増加を防ぐことが可能と
なる。
【００４５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４６】たとえば、前記実施の形態では、ｎチャネ
ル型ＭＩＳＦＥＴに適用した場合について説明したが、
ｐチャネル型ＭＩＳＦＥＴにも適用可能であり、同様な
効果が得られる。
ル型ＭＩＳＦＥＴに適用した場合について説明したが、
ｐチャネル型ＭＩＳＦＥＴにも適用可能であり、同様な
効果が得られる。
【００４７】また、前記実施の形態では、ゲート電極を
多結晶シリコン膜で構成したが、多結晶シリコン膜およ
びシリサイド膜が下から順に積層されたポリサイドゲー
ト構造、または多結晶シリコン膜および金属膜が下から
順に積層されたポリメタルゲート構造としてもよい。さ
らに、ソース、ドレインを構成する半導体領域の表面に
シリサイド膜を設けてもよい。
多結晶シリコン膜で構成したが、多結晶シリコン膜およ
びシリサイド膜が下から順に積層されたポリサイドゲー
ト構造、または多結晶シリコン膜および金属膜が下から
順に積層されたポリメタルゲート構造としてもよい。さ
らに、ソース、ドレインを構成する半導体領域の表面に
シリサイド膜を設けてもよい。
【００４８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４９】本発明によれば、ゲート電極の電位で制御
する空乏層内の真の不純物濃度を低減することが可能と
なり、ゲート長が短く、ゲート電極の下方でポケット領
域の占める割合が大きいＭＩＳＦＥＴでのしきい値電圧
の増加を防ぐことができる。さらに、しきい値電圧が高
くなると空乏化する半導体領域の空乏層幅が広がること
からも、逆短チャネル効果を抑制することができて、ゲ
ート長の短いＭＩＳＦＥＴおよびゲート長の長いＭＩＳ
ＦＥＴの両者において、エンハンスメント型のしきい値
電圧を得ることができる。
する空乏層内の真の不純物濃度を低減することが可能と
なり、ゲート長が短く、ゲート電極の下方でポケット領
域の占める割合が大きいＭＩＳＦＥＴでのしきい値電圧
の増加を防ぐことができる。さらに、しきい値電圧が高
くなると空乏化する半導体領域の空乏層幅が広がること
からも、逆短チャネル効果を抑制することができて、ゲ
ート長の短いＭＩＳＦＥＴおよびゲート長の長いＭＩＳ
ＦＥＴの両者において、エンハンスメント型のしきい値
電圧を得ることができる。
【図１】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。
ＳＦＥＴを示す半導体基板の要部断面図である。
【図２】ＭＩＳＦＥＴのしきい値電圧とゲート長との関
係を示すグラフ図である。
係を示すグラフ図である。
【図３】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図４】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図５】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図７】本発明の一実施の形態であるｎチャネル型ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図８】本発明の他の実施の形態であるｎチャネル型Ｍ
ＩＳＦＥＴを示す半導体基板の要部断面図である。
ＩＳＦＥＴを示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態であるｎチャネル型Ｍ
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
ＩＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【図１０】本発明の他の実施の形態であるｎチャネル型
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
１ 半導体基板 ２ 素子分離領域 ２ａ 素子分離溝 ２ｂ 絶縁膜 ３ ｐ型ウエル ４ ｎ- 型半導体領域 ５ ｎ+ 型半導体領域 ６ ｎ--型半導体領域 ７ ｐ型ポケット領域 ８ ゲート絶縁膜 ９ ゲート電極 １０ａ サイドウォールスペーサ １０ｂ サイドウォールスペーサ １１ 層間絶縁膜 １２ コンタクトホール １３ プラグ １４ 配線層 １５ 絶縁膜 １６ サイドウォールスペーサ Ａ 空乏層 Ｂ 空乏層 Ｃ 空乏層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯田 雅也 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 中村 守男 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F040 DA18 DC01 EC07 EF02 EF11 EK05 EM01 EM02 FA10 FB02 FB04
Claims (8)
- 【請求項１】 半導体基板上に低濃度半導体領域と高濃
度半導体領域とからなる一対の第１半導体領域によって
構成されたソース、ドレインを備えたＭＩＳトランジス
タを有する半導体集積回路装置であって、前記低濃度半
導体領域を囲んで、前記第１半導体領域と同一の導電型
の不純物を導入してなる第２半導体領域が形成され、さ
らに前記第２半導体領域を囲んで、前記第１半導体領域
と反対の導電型の不純物を導入してなるポケット領域が
形成されており、前記第２半導体領域の不純物濃度が前
記ポケット領域の不純物濃度と比して相対的に低いこと
を特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板上に一対の第１半導体領域に
よって構成されたソース、ドレインを備えたＭＩＳＦＥ
Ｔを有する半導体集積回路装置であって、前記一対の第
１半導体領域の内側に、前記第１半導体領域と同一の導
電型の不純物を導入してなる第２半導体領域が形成さ
れ、さらに前記第２半導体領域を囲んで、前記第１半導
体領域と反対の導電型の不純物を導入してなるポケット
領域が形成されており、前記第２半導体領域の不純物濃
度が前記ポケット領域の不純物濃度と比して相対的に低
いことを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、ゲート電極の電位で制御される空乏層内
に、前記第２半導体領域の一部および前記ポケット領域
の一部が含まれることを特徴とする半導体集積回路装
置。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置において、前記半導体基板とソースを構成する前記
第１半導体領域との間に、ソースを構成する前記第１半
導体領域とドレインを構成する前記第１半導体領域との
間に印加する電位と逆の電位を印加することを特徴とす
る半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置にお
いて、前記第２半導体領域が空乏化することを特徴とす
る半導体集積回路装置。 - 【請求項６】 請求項１または２記載の半導体集積回路
装置において、前記第２半導体領域の不純物濃度は１０
16〜１０17ｃｍ-3程度であり、前記ポケット領域の不純
物濃度は１０17〜１０18ｃｍ-3程度であることを特徴と
する半導体集積回路装置。 - 【請求項７】(a).半導体基板上にゲート電極を形成した
後、前記半導体基板に第１不純物を導入して一対の半導
体領域を形成する工程と、(b).前記ゲート電極の側壁に
１層目のサイドウォールスペーサを形成した後、前記半
導体基板に前記第１不純物と同一の導電型の第２不純物
を導入してソース、ドレインの一部を構成する一対の低
濃度半導体領域を形成し、前記半導体基板に前記第１不
純物と反対の導電型の第３不純物を導入して一対のポケ
ット領域を形成する工程と、(c).前記ゲート電極の側壁
に２層目のサイドウォールスペーサを形成した後、前記
半導体基板に前記第１不純物と同一の導電型の第４不純
物を導入してソース、ドレインの他の一部を構成する一
対の高濃度半導体領域を形成する工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項８】(a).半導体基板上にゲート電極を形成した
後、前記半導体基板に第１不純物を導入して一対の半導
体領域を形成する工程と、(b).前記半導体基板上に絶縁
膜を堆積した後、前記半導体基板に前記第１不純物と反
対の導電型の第２不純物を導入して一対のポケット領域
を形成する工程と、(c).前記絶縁膜に覆われた前記ゲー
ト電極の側壁にサイドウォールスペーサを形成した後、
前記半導体基板に前記第１不純物と同一の導電型の第３
不純物を導入してソース、ドレインを構成する一対の半
導体領域を形成する工程とを有することを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11232206A JP2001057424A (ja) | 1999-08-19 | 1999-08-19 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11232206A JP2001057424A (ja) | 1999-08-19 | 1999-08-19 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001057424A true JP2001057424A (ja) | 2001-02-27 |
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ID=16935659
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|---|---|---|---|
| JP11232206A Pending JP2001057424A (ja) | 1999-08-19 | 1999-08-19 | 半導体集積回路装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2001057424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014131073A (ja) * | 2001-07-17 | 2014-07-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1999
- 1999-08-19 JP JP11232206A patent/JP2001057424A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014131073A (ja) * | 2001-07-17 | 2014-07-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
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