JP2000506312A - ソース／ドレイン・ポケット型埋込み領域を有するフェルミしきい値型電界効果型トランジスタおよびその製造方法 - Google Patents

ソース／ドレイン・ポケット型埋込み領域を有するフェルミしきい値型電界効果型トランジスタおよびその製造方法

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Abstract

(57)【要約】 タブ型ＦＥＴのみならず定域タブ型ＦＥＴまたは短チャネル型フェルミＦＥＴを含む本発明によるフェルミＦＥＴには、ドレイン領域と同一の導電率型のドレイン拡張領域と、ドレイン領域から拡がる、ドレイン領域とは正反対の導電率型のドレイン・ポケット型埋込み領域が含まれる。ドレイン・ポケット型埋込み領域は、ドレインからソースへの電界到達を減少または抑制するためのドレイン電界ストップとして作用する。本発明によれば、低ドレイン電界しきい値電圧が減少し、ドレイン誘導障壁低下がかなり減少し、そしてチャネル長に対するしきい値依存性が減少して、短チャネルにおいて高いＤＣ性能が実現される。

Description

【発明の詳細な説明】 ソース／ドレイン・ポケット型埋込み領域を有するフェルミしきい値型電界効 果型トランジスタおよびその製造方法 発明の分野 本発明は、電界効果型トランジスタ（field effect transistor）、特に集積 回路の電界効果型トランジスタ及びその製造方法に関する。 発明の背景 電界効果型トランジスタ（ＦＥＴ）は、論理デバイス、メモリデバイス、およ びマイクロプロセッサなどのような大規模集積回路（ＶＬＳＩ）や超大規模集積 回路（ＵＬＳＩ）への適用における主たる実用デバイスとなっている。その理由 としては、集積回路のＦＥＴはその性質から高インピーダンス、高密度、低電力 デバイスであることが挙げられる。多くの研究および開発活動においては、ＦＥ Ｔのスピードおよび集積密度を改善すること、そしてその電力消費を減少させる ことが焦点となっている。 高速かつ高性能の電界効果型トランジスタは、ともに「フェルミしきい値型電 界効果型トランジスタ（Fermi Threshold Field Effect Transistor）」と題さ れたＡ．Ｗ．ビナル（Albert W．Vinal）氏による米国特許第４，９８４，０４ ３号および第４，９９０，９７４号に開示されている。これらの特許はいずれも 本発明の譲受人に譲渡されている。前記特許には、デバイスのしきい値電圧を半 導体物質のフェルミ電位の２倍に設定することによって反転が必要とされない拡 大モードで作動する金属酸化物電界効果型トランジスタ（ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor））が記述されている。当業者 にはよく知られているように、フェルミ電位とは半導体物質のエネルギー状態が 一つ の電子によって占拠される確率が１／２となるような電位として定義される。上 記ビナルの特許明細書おいて記述されているように、しきい値電圧がフェルミ電 位の２倍に設定されるとき、しきい値電圧の、酸化物の厚さ、チャネル長、ドレ イン電圧、および基板ドーピングに対する依存性が消滅する。さらに、しきい値 電圧がフェルミ電位の２倍に設定されるとき、酸化物とチャネルとの間の基板表 面における垂直方向の電界が最小となり、実際には実質的にゼロとなる。その結 果、チャネル内のキャリア移動度は最大となり、熱電子効果が大きく減少した高 速デバイスが実現される。デバイス性能は実質上、デバイスの大きさには依存し ない。 フェルミしきい値型ＦＥＴは既に知られているフェルミＦＥＴデバイスと比較 して大きな改善であったにもかかわらず、フェルミＦＥＴの容量を低減させる必 要が存在した。こうしたことから、ともに「ゲートおよび拡散容量の減少した、 フェルミしきい値型電界効果型トランジスタ（Fermi Threshold Field Effect T ransistor With Reduced Gateand Difffusion Capacitance）」と題されたビナ ル（Albert W．Vinal）氏による米国特許第５，１９４，９２３号および第５， ３６９，２９５号において、伝導キャリアが、キャリアの伝導性を維持するため に半導体表面において生成されるべき反転層が必要とされることなく、ゲート下 の基板の所定の深さでチャネル内を流れることができる、フェルミＦＥＴが開示 されている。従って、チャネル電荷の平均的な深さではゲート容量の一部として 基板の誘電率を含ませる必要がある。その結果、ゲート容量はかなり減少する。 前記米国特許第５，１９４，９２３号および第５，３６９，２９５号に記述さ れているように、低容量フェルミＦＥＴは、所定の深さと、基板とは反対の導電 率型でドレインおよびソースと同一の導電率型を有するフェルミ・タブ型領域を 使用することにより望ましく実現される。このフェルミ・タブは基板表面から所 定の深さに達し、ドレインおよびソース拡散はフェルミ・タブ境界内のフェルミ ・タブ内に形成される。このフェルミ・タブによって、ソース、ドレイン、チャ ネル、およびフェルミ・タブがすべて、異ったドーピング濃度でドーピングされ た同一の導電率型を有する単接合型トランジスタ（unijunction transistor）が 形成される。このようにして低容量フェルミＦＥＴが提供される。フェルミ・タ ブを含む低容量フェルミＦＥＴをここでは「低容量フェルミＦＥＴ」または「タ ブ型ＦＥＴ」と呼ぶことにする。 フェルミＦＥＴおよび低容量フェルミＦＥＴは既に知られているＦＥＴデバイ スと比較して大きな改善であるにもかかわらず、単位チャネル幅当たりの電流を 増大させるためのさらなる必要性が存在する。当業者にはよく知られているよう に、より高い電流のフェルミＦＥＴデバイスによれば、大きな集積密度、そして ／あるいは論理回路、メモリ、マイクロプロセッサ、および他の集積回路デバイ スにおけるもっと大きな速度が実現される。これに関して、「高電流フェルミＦ ＥＴ」と題された、ビナル（Albert W．Vinal）氏および本発明者への米国特許 第５，３７４，８３６号には、フェルミ・タブ型領域およびソース領域と同一の 導電率型の、ソース領域に隣接するとともにドレイン領域と対向する、インジェ クタ（injector）領域を含むフェルミＦＥＴが記述されている。このインジェク タ領域は、フェルミ・タブの比較的低いドーピング濃度とソースの比較的高いド ーピング濃度との中間にあるドーピングレベルで好ましくドーピングされる。こ のインジェクタ領域によってチャネル内に注入されたキャリアの深さが制御され るとともに、チャネル内にキャリアをゲート下の所定の深さにまで注入すること が強化される。米国特許第５，３７４，８３６号によるトランジスタをここでは 「高電流フェルミＦＥＴ」と呼ぶことにする。 ソース・インジェクタ領域はソース領域を囲むソース・インジェクタ・タブ型 領域であることが好ましい。ドレイン・インジェクタ・タブ型領域も提供するこ とができる。ソース・インジェクタ領域に隣接するところからフェルミＦＥＴの ゲート電極に隣接するところまで達するゲート側壁スペーサーも、ピンチオフ電 圧を低下させ、かつ、フェルミＦＥＴの飽和電流を増大させるために提供するこ とが可能である。基板と同一の導電率型にある底漏れ制御領域（bottom leakage control region）もまた提供することができる。 フェルミＦＥＴ、低容量フェルミＦＥＴ、および高電流フェルミＦＥＴは既に 知られているＦＥＴデバイスと比較して大きな改善であるにもかかわらず、低電 圧での動作を改善するさらなる必要性が存在する。当業者にはよく知られている ように、現在のところ、一般的に５ボルト、３ボルト、１ボルト、あるいはそれ 以下の電源電圧で動作する、低電力携帯用および／またはバッテリ電源用デバイ スに大きな関心が寄せられている。 ある与えられたチャネル長に対して、動作電圧を低下させれば横方向の電界が 線形的にドロップする。非常に低い電圧では、横方向の電界があまりに低く、チ ャネル内のキャリアが飽和速度に達することが妨げられる。この結果、有効ドレ イン電流が険しくドロップする。このドレイン電流のドロップによって、ある与 えられたチャネルに対して使用可能な回路速度を得るための動作電圧の低下が効 果的に制限される。 低電圧におけるタブ型ＦＥＴの動作を改善するため、「定域タブ型フェルミし きい値型電界効果型トランジスタおよびその製造方法（Contored-Tub Fermi-Thr eshold Field Effect Transistor and Method of Forming Same）」と題された 本発明者による米国出願第０８／３５１，６４３号には、不均一なタブの深さを 有する定域フェルミ・タブ型領域を含むフェルミＦＥＴが記述されている。特に 、フェルミ・タブはチャネル領域の下よりもソースおよび／またはドレインの下 の方が深くなっている。こうして、タブ基板間接合はチャネル領域の下よりもソ ースおよび／またはドレインの下の方が深い。拡散容量はそれによって均一なタ ブ深さを有するフェルミ・タブと比較して減少し、その結果、高い飽和電流が低 電圧において生成される。 特に、米国出願第０８／３５１，６４３号による定域タブ型フェルミしきい値 型電界効果型トランジスタは第１の導電率型の半導体基板と、半導体基板表面に おいてその半導体基板内に第２の導電率型の空間的に隔てられたソース領域およ びドレイン領域を有する。第２の導電率型のチャネル領域も、空間的に隔てられ たソース領域およびドレイン領域の間において、半導体基板表面においてその半 導体基板内に形成される。第２の導電率型のタブ型領域も半導体基板表面におい てその半導体基板内に含まれる。タブ型領域は、基板表面より空間的に隔てられ たソース領域およびドレイン領域のすくなくとも一方の下に第１の所定の深さま で達し、基板表面よりチャネル領域の下に第２の所定の深さまで達する。第２の 所定の深さは第１の所定の深さよりも小さい。ゲート絶縁層および、ソース接触 子、ドレイン接触子およびゲート接触子（コンタクト）も含まれる。基板接触子 も含ませることができる。 第２の所定の深さ、すなわちチャネルに隣接する定域タブの深さ、は前記米国 特許第５，１９４，９２３号および第５，３６９，２９５号に定義されているよ うなフェルミＦＥＴ基準を満足することができるように選ばれる。特に、第２の 所定の深さは、ゲート電極がアース電位にあるときに、チャネル底において基板 表面に垂直な静電界がゼロになるように選ばれる。第２の所定の深さも、半導体 基板のフェルミ電位の２倍となった電界効果型トランジスタのしきい値電圧を生 成するように選ばれる。第１の所定の深さ、すなわちソースおよび／またはドレ インに隣接する定域タブの深さは、ソース接触子および／またはドレイン接触子 にゼロのバイアスが印加された際に、ソースおよび／またはドレイン下のタブ型 領域を空乏化するように好ましく選ばれる。 最新の超小型電子技術が進展したため、製作回線幅は実質的に１ミクロン未満 にまで減少している。回線幅（linewidth）がこのように減少したことによって 、 チャネル長が実質的に１ミクロン未満、電流処理技術によれば一般的に１／２ミ クロン未満であるところの「短チャネル」型ＦＥＴが生み出されている。 米国特許第５，１９４，９２３号および米国特許第５，３６９，２９５号の低 容量フェルミＦＥＴ、米国特許第５，３７４，８３６号の高電流フェルミＦＥＴ 、および米国出願第０８／３５１，６４３号の定域タブ型フェルミＦＥＴは低電 圧において高い性能を有する短チャネル型ＦＥＴを提供するために使用すること が可能である。しかしながら、回線幅が減少するにつれ、処理制限（processing limitation）によってＦＥＴを製作する際に到達可能な大きさおよび伝導性が 制限されることがあることは当業者であれば認識できよう。このため、回線幅が 減少した場合、処理状態によってはフェルミＦＥＴトランジスタを再最適化して これらの処理制限に適応させることが要求されることもある。 フェルミＦＥＴトランジスタを処理制限に適応させるために再最適化すること は、本発明者の譲受人に譲渡された「短チャネル型フェルミしきい値型電界効果 型トランジスタ（Short Channel Fermi-Thereshold Field Effect Transistors ）」と題された米国特許出願第０８／５０５，０８５号に記述されている。詳細 に関してはこの特許出願を参照する。ここに引用された「短チャネル型フェルミ しきい値型電界効果型トランジスタ」と題された米国特許出願第０８／５０５， ０８５号の短チャネル型フェルミＦＥＴには、フェルミ・タブをその深さ方向に 越えて拡がり、かつフェルミ・タブをその横方向にも越えて拡がる、空間的に隔 たったソース領域およびドレイン領域が含まれる。ソース領域およびドレイン領 域がタブを越えて拡がるために、基板との接合が形成され、電荷共有状態が生じ る。この状態を補償するためには、基板のドーピングを増大させなければならな い。ソース領域およびドレイン領域が非常に小さく離れているために、望ましく タブの深さが減る。この結果、ゲート電極がしきい値電位にあるときには、酸化 物：基板間界面において基板に垂直な静電界に変化が生じる。一般的な長チャネ ル 型フェルミＦＥＴトランジスタでは、この電界は基本的にゼロである。短チャネ ル型デバイスでは、この電界はＭＯＳＦＥＴトランジスタよりもかなり低いが、 長チャネル型フェルミＦＥＴトランジスタよりはいくぶん高い。 特に、本発明による短チャネル型フェルミＦＥＴトランジスタは、第１の導電 率型の半導体基板と、半導体基板表面においてその基板内に位置し、基板表面よ り第１の深さまで達する、第２の導電率型のタブ型領域とを有する。またこの短 チャネル型フェルミＦＥＴトランジスタは、タブ型領域内に位置する、第２の導 電率型の空間的に隔たったソース領域およびドレイン領域も含む。この空間的に 隔たったソース領域およびドレイン領域は基板表面より第１の深さを越えて拡が り、さらに横方向に互いから離れて、タブ型領域を越えて拡がる。 空間的に隔たったソース領域およびドレイン領域の間において、タブ型領域内 に位置し、基板表面より前記第１の深さよりも小さい第２の深さまで達する、第 ２の導電率型のチャネル領域も含まれる。第１および第２の深さの少なくとも一 方は、ゲート電極がしきい値電位にあるときに、基板表面に垂直な静電界を、基 板表面から第２の深さまでの間で最小化するように選ばれる。たとえば、従来の ＭＯＳＦＥＴにおいて静電界１０5Ｖ／ｃｍよりも大きいのに対して、短チャネ ル型フェルミＦＥＴでは１０4Ｖ／ｃｍの大きさの静電界を生成することが可能 である。これとは対照的に、米国特許第５，１９４，９２３号および米国特許第 ５，３６９，２９５号によるタブ型ＦＥＴは１０3Ｖ／ｃｍよりも小さい（また それよりもかなり小さくなることがしばしば起こる）静電界を生成することがで きる。これは従来のＭＯＳＦＥＴに比較すれば基本的にゼロである。第１および 第２の深さは、半導体基板のフェルミ電位の２倍となる電界効果型トランジスタ のしきい値電圧を生成するように選ぶことができ、さらに、しきい値電圧がゲー ト電極に印加された際に、第２の導電率型のキャリアがチャネル内を、第２の深 さで、ソース領域からドレイン領域まで流れるようにすることができ、また、し きい値電圧を越える電圧がゲート電極に印加された際には、チャネル内に反転層 を生成させることなく、第２の深さから基板表面に向かって拡がりながら流れる ことができるように選ぶこともできる。トランジスタはさらにゲート絶縁層と、 ソース接触子、ドレイン接触子、およびゲート接触子も含む。基板接触子も含ん でもよい。 まとめると、より高性能およびより低コストの必要性によって外観サイズがよ り減少し続けるとき、基本的な関心はいかによくトランジスタ構成がスケールす る（比例的に縮小または拡大する）かにある。チャネル長が縮小するにつれ、か つて二番目であった効果がデバイス特性を支配するようになる。従来の表面チャ ネル型ＣＭＯＳデバイスに関して、ドレイン誘導障壁低下（ＤＩＢＬ）とゲート 長の減少によるしきい値電圧シフトによって、これらの効果が性能と信頼性の低 下をもたらすことは明らかである。フェルミＦＥＴにおいてはチャネル長が短く なるにように進化するに従って、これらと同じ関心事が重大になる。 その上、従来の表面および埋込みチャネル型デバイスがトボロジー的にスケー ルするときには、垂直方向の分布（プロフィール）も一般的にスケールして、そ の結果、より浅い接合とより薄い酸化物が一般的に使用されなければならない。 接合がより浅くかつ酸化物がより薄くなると供給電圧の減少が要求され、しきい 値電圧を望ましい範囲（供給電圧／しきい値電圧の比によって表される）に維持 するためにチャネルと基板により高いドーピングが要求される。残念ながら、ド ーピングがより高くなると電界が高くなり、そのため信頼性問題に寄与するかも しれないキャリアのエネルギーがより高くなる。 いくつかの技術が従来のＣＯＭＯＳ構造に対して、これらの問題のいくつかを 解決するために適用されてきた。これらの技術には一般的にチャネル分布設計（ channel profile engineering）および／またはドレイン設計（drain engineeri ng）がある。たとえば、軽く（薄く）ドープされたドレイン（ＬＤＤ）が、デバ イスのドレインの縁においてチャネル電界を減少させるために提供されてきた。 自己整列的ポケット埋込み（ＳＡＰＩ）は、ソースからドレインへの電界到達（ source-drain field reach through）を抑制するために提供されてきた。超急速 に後退する（ＳＳＲ（Super Steep Retrograde））チャネル分布（プロフィール ）は、チャネル領域の電界を制御するために提供されてきた。 フェルミＦＥＴが１ミクロン未満までスケールされるとき、ドレイン誘導障壁 低下（ＤＩＢＬ）がソースにおいて増大するために一般的にタブの深さをかなり 浅くする必要がある。残念ながら、短チャネル型ＦＥＴに関して既に説明された 電荷を以てしても、短チャネル型フェルミＦＥＴは、ドレイン誘導障壁低下、ゲ ート長に依存するしきい値減少、およびトランジスタ漏れに対して望ましい深さ およびドーピングレベルで製造するのに難しくなるようなサイズに達する。その 上、チャネルにおける高いドーピングレベルはキャリア移動度を減少させ、フェ ルミＦＥＴ技術の高電流の長所を減少させることもある。ドレイン電圧が減少す るとともに、基板のドーピングレベルが高くなると、接合容量が増大することも ある。 発明の目的と概要 以上の説明から、本発明の目的は、改良されたフェルミしきい値型電界効果型 トランジスタ（フェルミＦＥＴ（Fermi-threshold field effect transistor） ）およびその製造方法を提供することにある。 本発明の他の目的は、短チャネルについて最適化されたフェルミＦＥＴおよび その製造法を提供することにある。 本発明のさらに他の目的は、ドレイン誘導障壁低下に対する妨害感受性を減少 させたフェルミＦＥＴおよびその製造方法を提供することにある。 本発明のもうさらに他の目的は、ゲート長に依存するしきい値減少に対する妨 害感受性を減少させたフェルミＦＥＴおよびその製造方法を提供することにある 。 本発明によれば、これらの目的および他の目的は、ドレイン電界ストップ（dr ain field stop）として作用してドレインからソースへの電界到達（drain-to-s ource field reach through）を減少または抑制する、ドレイン領域と同一の導 電率型のドレイン拡張領域、およびドレイン領域とは正反対の導電率型のドレイ ン・ポケット型埋込み領域を有する、タブ型ＦＥＴのみならず、定域タブ型ＦＥ Ｔまたは短チャネル型フェルミＦＥＴを含むフェルミＦＥＴによって提供される 。本発明によれば、低ドレイン電界しきい値電圧が減少し、ドレイン誘導障壁低 下がかなり減少するとともに、短チャネルにおいて高いＤＣ性能が実現される。 特に、本発明による電界効果型トランジスタは、第１の導電率型の半導体基板 と、半導体基板の一表面においてその基板内に位置する第２の導電率型の第１の タブ型領域を有する。一様な深さのタブ、定域タブ、はみ出したソース／ドレイ ンタブまたは他のタブ配置が提供される。タブ型領域内には、第２の導電率型の ソース領域およびドレイン領域が含まれる。ソース領域とドレイン領域はそれぞ れソース側壁とドレイン側壁を有する。また第２の導電率型のチャネル領域が、 タブ型領域内において空間的に隔たったソース領域およびドレイン領域の間に含 まれる。ドレイン拡張領域が、半導体基板表面においてその基板内に含まれ、さ らにドレイン領域に隣接するようにドレイン側壁からチャネル領域内に拡がる。 ドレイン拡張領域は第２の導電率型にドープされ、かつ基板表面に対向する底を 有する。第１の導電率型のドレイン・ポケット型埋込み領域も基板内に含まれる 。ドレイン・ポケット型埋込み領域はドレイン側壁とドレイン拡張領域の底との 間に拡がる。ゲート絶縁層、ソース電極、ドレイン電極、およびゲート電極も提 供される。 ソース拡張領域も半導体基板表面においてその基板内に含まれ、ソース領域に 隣接するようにソース側壁からチャネル領域内に拡がる。ソース拡張領域は第２ の導電率型にドープされ、かつ基板表面に対向する底を有する。第１の導電率型 のソース・ポケット型埋込み領域も基板内においてソース側壁とドレイン拡張領 域の底との間に含まれてよい。ソース領域、ドレイン領域、ソース拡張領域、お よびドレイン拡張領域は、同一濃度で第２の導電率型にドープされことが好まし い。 ソース／ドレイン・ポケット型埋込み領域を有する電界効果型トランジスタは 、第１の導電率型の半導体基板の一表面において第２の導電率型のタブ型領域を 形成することによって製造されることが好ましい。次いで、基板表面上にゲート が形成される。その後、ソース／ドレイン拡張領域の埋込みと、ソース／ドレイ ン・ポケット型埋込み領域の埋め込みが実行される。次いで、ゲート側壁上に側 壁スペーサが形成され、その後、ソースの埋込みおよびドレインの埋込みが実行 される。ソース拡張領域およびドレイン拡張領域は、ソース拡張領域およびドレ イン拡張領域がゲート電極の下に拡がるように、基板表面に向けて第２の導電率 型のイオンを垂直に対して斜角で注入することによって形成される。こうして高 性能フェルミＦＥＴが実現される。 図面の簡単な説明 図１は、米国特許出願第０８／０３７，６３６号によるＮチャネル高電流フェ ルミＦＥＴの断面図である。 図２Ａは、米国特許第５，３７４，８３６号による短チャネル低漏れ電流フェ ルミＦＥＴの第１の実施態様を示した断面図である。 図２Ｂは、米国特許第５，３７４，８３６号による短チャネル低漏れ電流フェ ルミＦＥＴの第２の実施態様を示した断面図である。 図３は、米国特許出願第０８／０３７，６３６号によるＮチャネル定域タブ型 フェルミＦＥＴの断面図である。 図４は、米国特許出願第０８／５０５，０８５号によるＮチャネル短チャネル 型フェルミＦＥＴの断面図である。 図５は、図４のトランジスタにおける電荷共有状態の様子を示した断面図であ る。 図６は、米国特許出願第０８／５０５，０８５号によるＮチャネル短チャネル 型フェルミＦＥＴの第２の実施態様を示した断面図である。 図７は、図４に示された短チャネル電界効果型トランジスタ内の、デバイスが オフ状態にあるときの静電界を示した断面図である。 図８Ａおよび図８Ｂは、Ｎ+：Ｎ-間接合における理想化されたドーピングの分 布とキャリアの分布と、そして結果として生じる電界とをそれぞれグラフ的に示 した図である。 図９は、ソース領域とフェルミ・タブとの間のタブ型ＦＥＴのＮ+：Ｎ-間接合 をグラフ的に示した図である。 図１０〜図１２は、タブの深さと他のデバイス・パラメータとのさまざまな組 み合わせについて、有効チャネル長に対する複合電界強度をグラフ的に示した図 である。 図１３は、さまざまなドレイン電圧ついて、有効チャネル長に対する複合障壁 電界をグラフ的に示した図である。 図１４は、ゲート酸化物のさまざまな厚さついて、タブの深さに対する複合障 壁電界をグラフ的に示した図である。 図１５は、さまざまなドレイン電圧ついて、チャネル長に対するフェルミ・タ ブの最大深さをグラフ的に示した図である。 図１６は、米国特許出願第０８／５０５，０８５号による、ソースおよびドレ イン拡張領域を含む定域タブ型フェルミＦＥＴの断面図である。 図１７Ａ〜図１７Ｄは、中間製造工程における図１６に示されたフェルミＦＥ Ｔの断面図である。 図１８は、本発明によるソース・ポケット型埋込み領域とドレイン・ポケット 型埋込み領域を有するタブ型ＦＥＴの断面図である。 図１９は、本発明によるソース・ポケット型埋込み領域とドレイン・ポケット 型埋込み領域を有する定域タブ型ＦＥＴの断面図である。 図２０は、本発明によるソース・ポケット型埋込み領域とドレイン・ポケット 型埋込み領域を有する短チャネル型フェルミＦＥＴの断面図である。 図２１Ａおよび図２１Ｂは、それぞれ、チャネル長の関数としてのしきい値電 圧変化と、チャネル長の関数としてのドレイン誘導障壁低下とのシュミレーショ ンを、従来のタブ型ＦＥＴと、ソース拡張領域およびドレイン拡張領域、そして 本発明によるソース・ポケット型埋込み領域およびドレイン・ポケット型埋込み 領域を有するフェルミＦＥＴに対してそれぞれグラフ的に示した図である。 図２２Ａ〜図２２Ｆは、中間製造工程における図１８に示されたフェルミＦＥ Ｔの断面図である。 詳細な説明 以下、図面を参照して本発明の好ましい実施の形態をより詳細に説明する。本 発明は、しかしながら、多くの形態において実施することが可能であり、以下に 記述される実施形態に限定されるものではない。むしろ、これらの実施形態は開 示を周到かつ徹底したものとし、当業者に向けて本発明の範囲を十分に明らかに すべく提供されるものである。図面では、分かりやすくするために層や領域の厚 さが誇張して描かれている。また、類似部分には一貫して類似符号が付されてい る。 本発明によるソース／ドレイン・ポケット型埋込み領域を有するフェルミしき い値型電界効果型トランジスタを説明する前に、米国特許第５，１９４，９２３ 号および第５，３６９，２９５号による、ゲートおよび拡散容量の減少したフェ ルミしきい値型ＦＥＴ（これは「低容量フェルミＦＥＴ」または「タブ型ＦＥＴ 」とも呼ばれる）が、米国特許第５，３７４，８３６号による高電流フェルミし きい値型ＦＥＴとともに説明される。米国特許出願第０８／３５１，６４３号に よる定域タブ型フェルミＦＥＴもまた説明される。米国特許出願第０８／５０５ ，０８５号による短チャネル型フェルミＦＥＴもまた説明される。より完全な説 明に関してはこれらの特許および出願を参照するとよい。詳細については、それ らの開示内容を参照する。次いで、本発明によるソース・ポケット型埋込み領域 とドレイン・ポケット型埋込み領域を有するフェルミＦＥＴが説明される。 （ゲートおよび拡散容量の減少したフェルミＦＥＴ） ここではフェルミ・タブを含む低容量フェルミＦＥＴを概観する。それ以上の 詳細については米国特許第５，１９４，９２３号および第５，３６９，２９５号 を参照することにする。 従来のＭＯＳＦＥＴデバイスにはキャリア伝導性を維持するために半導体表面 に生成される反転層が必要とされる。この反転層の深さは一般的に１００Å以下 である。こうした環境のもと、ゲート容量は基本的にその厚さで分割されたゲー ト絶縁層の誘電率である。換言すれば、チャネル電荷は表面にあまりに近いので 、基板の誘電体特性の効果はゲート容量を決定するのに重要ではない。 もし伝導キャリアがゲート下のチャネル領域内に閉じ込められるならば、ゲー ト容量は減少することが可能である。このときチャネル電荷の平均的深さにはゲ ート容量を計算するための基板の誘電率が含まれる必要がある。一般的に、低容 量フェルミＦＥＴのゲート容量は次式によって与えられる。 ここでＹfはフェルミ・チャネルと呼ばれる伝導チャネルの深さ、εsは基板の 誘電率、そしてβは表面下のフェルミ・チャネル内を流れる電荷の平均的深さを 決定する因子である。βはソースからチャネルに注入されたキャリアの深さに対 する依存性に依存する。低容量フェルミＦＥＴでは、β〜２である。ＴOXはゲー ト酸化物層の厚さ、εiはその誘電率である。 低容量フェルミＦＥＴには所定の深さを有するフェルミ・タブ型領域が含まれ る。このフェルミ・タブ型領域は基板の導電率型とは反対かつドレインおよびソ ースの導電率型と同一の導電率型を有する。フェルミ・タブは基板表面より所定 の深さまで下方に拡がり、ドレインおよびソース拡散はこのフェルミ・タブ境界 内部のフェルミ・タブ型領域内に形成される。フェルミ・タブの好ましい深さは フェルミ・チャネルの深さＹfと空乏の深さＹoとの和である。所定の深さＹfと 幅Ｚを有するフェルミ・チャネル領域はソースおよびドレイン拡散の間に拡がる 。フェルミ・チャネルの導電率はゲート電極に印加される電圧によって制御され る。 ゲート容量はフェルミ・チャネルの深さと、フェルミ・チャネル内におけるキ ャリア分布によって主に決定され、ゲート酸化物層の厚さには比較的依存しない 。拡散容量は［フェルミ・タブの深さと基板内における空乏の深さＹoとの和］ と拡散Ｘdの深さとの間の差に反比例的に依存する。拡散の深さはフェルミ・タ ブの深さＹT未満であることが好ましい。フェルミ・タブ型領域のドーパント濃 度はフェルミ・チャネルの深さがＭＯＳＦＥＴ内の反転層の深さの３倍より大き くなることができるように選択することが好ましい。 よって、低容量フェルミＦＥＴには第１の表面を有する第１の導電率型の半導 体基板と、第１の表面側の基板内に第２の導電率型のフェルミ・タブ型領域と、 第１の表面側のフェルミ・タブ内に第２の導電率型の空間的に隔てられたソース およびドレイン領域と、空間的に隔てられたソースおよびドレイン領域の間の第 １の表面側のフェルミ・タブ型領域内に第２の導電率型のチャネルが含まれる。 チャネルは第１の表面より第１の所定の深さ（Ｙf）まで達し、タブ型領域はチ ャネルより第２の所定の深さ（Ｙo）まで達する。ゲート絶縁層は空間的に隔て られたソースおよびドレイン領域の間の第１の表面側の基板上に与えられる。ソ ース、ドレイン、およびゲート電極はソースおよびドレイン領域とゲート絶縁層 をそれぞれ電気的に接触させるために与えられる。 少なくとも第１および第２の所定の深さは、ゲート電極に電界効果型トランジ スタのしきい値電圧を印加させた際に、第１の深さにおいて第１の表面に垂直な 静電場がゼロとなるように選ばれる。第１および第２の所定の深さは、ゲート電 極に電界効果型トランジスタのしきい値電圧を越えた電圧が印加された際に、第 ２の導電率型のキャリアがチャネル内をソースからドレインに向かって、第１の 所定の深さから第１の表面に向かって拡がりながら流れることができるようにも 選ばれる。キャリアはフェルミ・タブ型領域内に反転層を形成することなく、第 １の表面の真下をソースからドレインに向かって流れる。第１および第２の所定 の深さは、ゲート絶縁層に隣接した基板表面において、基板接触子と基板との間 の電圧とポリシリコンゲート電極とゲート電極との間の電圧との和に等しく逆の 電圧を生み出すことができるようにも選ばれる。 基板がドーピング密度Ｎsでドーピングされ、かつ、ケルビン温度Ｔ度におい て固有キャリア濃度ｎiと誘電率εsとを有し、電界効果型トランジスタには電気 的に基板を接触させるための基板接触子が含まれ、チャネルが基板表面から第１ の所定の深さＹfまで達し、フェルミ・タブ型領域がチャネルより第２の所定の 深さＹoまで達し、フェルミ・タブ型領域がＮsのα因子倍で与えられるドーピン グ密度でドーピングされ、ゲート電極にはドーピング密度Ｎpでドーピングさた 第１の電導率型のポリシリコン層が含まれるとすると、第１の所定の深さ（Ｙf ）は次式に等しいものとなる。 ここで、ｑは１．６×１０-19クーロン（coulomb）、Ｋは１．３８×１０-23 ジュール／ケルビン（Joule/Kelvin）である。また第２の所定の深さ（Ｙo）は 次式に等しいものとなる。 ここで、φsは２φf＋（ｋＴ／ｑ）・Ｌｎ（α）に等しく、φfは半導体基板 のフェルミ電位である。 （高電流フェルミＦＥＴの構造） 図１には、米国特許第５，３７４，８３６号によるＮチャネル高電流フェルミ ＦＥＴが示されている。Ｐチャネル型フェルミＦＥＴはＮおよびＰ領域の電導率 型を逆転させることによって得られることは当業者には明らかであろう。 図１に示されているように、高電流フェルミＦＥＴ２０は、第１の導電率型、 ここではＰ型の、基板表面２１ａを含む半導体基板２１内で製作される。第２の 導電率型、ここではＮ型、のフェルミ・タブ型領域２２は基板表面２１ａ側の基 板２１内に形成される。空間的に隔てられたソースおよびドレイン領域２３、２ ４は、それぞれ第２の導電率型、ここではＮ型、を有し、基板表面２１ａ側のフ ェルミ・タブ型領域２２内に形成される。このソースおよびドレイン領域２３、 ２４を基板表面２１ａの溝（trench）内に形成することもできることは当業者に は明らかであろう。 ゲート絶縁層２６はソースおよびドレイン領域２３、２４の間の基板表面２１ ａの基板２１上にそれぞれ形成される。当業者には明らかなように、ゲート絶縁 層は一般的に二酸化シリコンである。しかしながら、窒化シリコンおよび他の絶 縁体も使用可能である。 ゲート電極は基板２１とは反対側のゲート絶縁層２６上に形成される。ゲート 電極は第１の導電率型、ここではＰ型、の多結晶体シリコン（ボリシリコン）か らできたゲート電極であることが好ましい。導体ゲート電極層は一般的に金属ゲ ート電極層２９であって、ゲート絶縁層２６とは反対側のポリシリコンゲート電 極２８上に形成される。ソース電極３１およびドレイン電極３２も、一般的に金 属であって、ソース領域２３およびドレイン領域２４の上にそれぞれ形成される 。 第１の導電率型、ここではＰ型、の基板接触子３３も図示されているようにフ ェルミ・タブ内またはタブ２２の外側のいずれかにおける基板内２１に形成され る。図示されているように、基板接触子３３はドーピングされた第１の導電率型 、ここではＰ型、であって、それには比較的重くドーピングされた３３ａと比較 的軽くドーピングされた領域３３ｂが含まれる。基板電極３４によって基板への 電気的な接触が実現される。 これまでに図１に関して説明された構造は米国特許第５，１９４，９２３号お よび第５，３６９，２９５号による低容量フェルミＦＥＴに対応するものである 。これらの出願に既に説明されているように、チャネル３６はソースおよびドレ イン領域２３、２４の間に生成される。図１中でＹfと記されたチャネルの表面 ２１ａからの深さと、図１中でＹoと記されたチャネル底からフェルミ・タブ２ ２の底までの深さは、基板２１とタブ型領域２２とポリシリコンゲート電極２８ とのドーピングレベルとともに、前記数２式および数３式の関係を使用して高性 能の低容量電界効果型トランジスタを与えることができるように選ばれる。 また図１には、第２の導電率型、ここではＮ型、のソース・インジェクタ領域 ３７ａがソース領域２３に隣接するとともにドレイン領域と対向するように与え られている。ソース・インジェクタ領域によって、キャリアがチャネル３６に注 入される深さを制御することにより高電流フェルミＦＥＴが与えられる。ソース ・インジェクタ領域３７ａはソース領域２３とドレイン領域２４との間にのみ拡 がることができる。図１に示されているように、ソース・インジェクタ領域はソ ース領域２３を囲んでソース・インジェクタ・タブ型領域３７を形成することが できるようにすることが好ましい。またソース領域２３を、その側面と底面の上 をソース・インジェクタ・タブ型領域３７で完全に取り囲むことができる。ある いはまた、ソース領域２３をその側面上でソース・インジェクタ・タブ型領域３ ７で取り囲み、底ではソース・インジェクタ・タブ型領域３７から突き出るよう にすることもできる。あるいはさらにまた、ソース・インジェクタ領域３７ａを 基板２１内で、フェルミ・タブ２２と基板２１との接合部にまで拡げることもで きる。ドレイン・インジェクタ領域３８ａ、好ましくはドレイン領域２４を囲む ドレイン・インジェクタ・タブ型領域３８も与えることが好ましい。 ソース・インジェクタ領域３７ａおよびドレイン・インジェクタ領域３８ａ、 またはソース・インジェクタ・タブ型領域３７およびドレイン・インジェクタ・ タブ型領域３８は、フェルミ．タブ２２の比較的低いドーピングレベルとソース ２３およびドレイン２４の比較高いドーピングレベルの中間にあるドーピングレ ベルでドーピングされた第２の導電率型、ここではＮ型、であることが好ましい 。このために、図１に示されているように、フェルミ・タブ２２はＮで記され、 ソースおよびドレイン・インジェクタ領域３７、３８はＮ+で記され、ソースお よびドレイン領域２３、２４はＮ++で記される。接合型トランジスタはこうして 形成される。 高電流フェルミＦＥＴによって現状のＦＥＴの約４倍もの駆動電流が与えられ る。ゲート容量は従来のＦＥＴデバイスの約半分である。ソース・インジェクタ ・タブ型領域３７のドーピング濃度によってチャネル領域３６に注入されるキャ リアの深さが、一般的に１０００Åにまで制御される。ソース・インジェクタ・ タブ型領域３７のドーピング濃度は一般的に２Ｅ１８であり、注入された主たる キャリアの望ましい最大深さと少なくとも同程度の深さを好ましく持つ。あるい はまた、以下に記述されるように、ソース・インジェクタ・タブ型領域３７はフ ェルミ・タブ型領域２２と同程度の深さにまで達してサブスレショルド漏れ電流 を最小化することができる。チャネル３６に注入されたキャリア濃度はドレイン と対向するソース・インジェクタ領域３７ａのドーピング濃度を超えることはで きないことが示される。ソース・インジェクタ領域３７ａのドレインと対向する 部分の幅は一般的に０．０５〜０．１５μｍの範囲内にある。ソースおよびドレ イン領域２３、２４のドーピング濃度はそれぞれ、一般的に１Ｅ１９以上である 。フェルミ・タブ２２の深さＹT＝（Ｙf＋Ｙo）はドーピング濃度が近似的に１ ．８Ｅ１６であれば近似的に２２００Åである。 図１に示されているように、高電流フェルミＦＥＴ２０は基板表面２１ａ上に ゲート側壁スペーサ４１も含むことができ、これはソース・インジェクタ領域３ ７ａに隣接するところからポリシリコンゲート電極２８に隣接するところまで拡 がる。ゲート側壁スペーサ４１はドレイン・インジェクタ領域３８ａに隣接する ところからポリシリコン・ゲート・インジェクタ領域２８に隣接するところまで も好ましく拡がっている。特に、図１に示されているように、ゲート側壁スペー サ４１はポリシリコン・ゲート電極の側壁２８ａから拡がり、ソースおよびドレ イン・インジェクタ領域３７ａ、３８ａそれぞれの上に横たわる。ゲート側壁ス ペーサ４１はポリシリコン・ゲート電極２８を取り囲むようにすることが好まし い。また、以下詳細に説明されるように、ゲート絶縁層２６は基板表面２１ａ上 でソース・インジェクタ領域３７ａおよびドレイン・インジェクタ領域３８ａ上 に張り出し、ゲート側壁スペーサ４１もソース・インジェクタ領域３７およびド レイン・インジェクタ領域３８上に張り出すようにすることが好ましい。 ゲート側壁スペーサ４１によって以下に説明する仕方でフェルミＦＥＴ２０の ピンチオフ電圧が下がるとともに飽和電流が増大する。ゲート側壁スペーサはゲ ート絶縁層２６の誘電率よりも大きな誘電率を有する絶縁体であることが好まし い。このため、たとえばゲート絶縁層２６が二酸化シリコンならば、ゲート側壁 スペーサは窒化シリコンであることが好ましい。ゲート絶縁層２６が窒化シリコ ンであるならば、ゲート側壁スペーサは窒化シリコンの誘電率よりも大きな誘電 率の絶縁体であることが好ましい。 図１に示されているように、ゲート側壁スペーサ４１はソースおよびドレイン 領域２３、２４それぞれの上に拡がることもでき、ソースおよびドレイン電極３ １、３２はそれぞれ、ゲート側壁スペーサ領域の拡張部内に形成することができ る。従来の電界酸化物または他の絶縁体領域４２によってソース、ドレイン、お よび基板の接触子が分離される。ゲート側壁スペーサの外側表面４１ａは断面図 において湾曲しているように図示されているが、三角形の断面積を生じさせる直 線的な外部表面あるいは長方形の断面積を生じさせる直角的な外部表面などの、 他の形状も使用することができることも当業者には理解できよう。 （低漏れ電流フェルミしきい値型電界効果型トランジスタ） ここでは図２Ａおよび図２Ｂを参照して、米国特許第５，３７４，８３６号に よる、短チャネルを有し、低漏れ電流を生み出すフェルミＦＥＴを説明する。こ れらのデバイスを、以下、「低漏れ電流フェルミＦＥＴ」と呼ぶことにする。図 ２Ａの低漏れ電流フェルミＦＥＴ５０には第１の導電率型、ここではＰ型、を有 するとともに基板２１と比較して高い濃度でドーピングされた、底漏れ電流制御 領域５１が含まれる。このため、図２ＡにはＰ+と記されている。図２Ｂの低漏 れ電流フェルミＦＥＴ６０には、フェルミ・タブ２２の深さにまで好ましく達す る 、拡張されたソースおよびドレイン・インジェクタ領域３７ａ、３８ａが含まれ る。 図２Ａにおいて、底漏れ電流制御領域５１はソースおよびドレイン領域２３、 ２４の対向する終端の延長部分の間を基板２１を横切って拡がり、かつ、フェル ミ・タブ２２の深さの上部からフェルミ・タブ２２の深さの下部に拡がる。また それはフェルミ・チャネル３６の下方、かつそれと一列に並ぶような位置にある 。前記数式との関連に関して言えば、フェルミ・チャネル３６から底漏れ電流制 御領域５１の上端までの深さはＹoでラベル付けされている。図２Ａのフェルミ ＦＥＴの残りのは、チャネルがより短くなっているということを除けば、図１の ものと同一である。図２Ａのデバイスの高電流特性を持たない低漏れ電流低容量 の短チャネル型フェルミＦＥＴを提供するために、ゲート側壁スペーサ領域４１ とともに、インジェクタ領域３７ａおよび３８ａと／またはインジェクタ・タブ ３７および３８を省略することができることは当業者には理解できよう。 底漏れ電流制御領域５１によって短チャネル型フェルミＦＥＴにおけるドレイ ン誘導注入が最小化される。すなわち、これらのフェルミＦＥＴは、低い拡散空 乏容量を維持しながら、近似的に０．５μｍのチャネル長を有する。たとえば、 ５ボルトでは、３Ｅ−１３Ａ以下に漏れ電流を維持できる。 底漏れ電流制御領域は数２式および数３式を使用して設計することができる。 ここで図２Ａと図２Ｂに示されているように、Ｙoはチャネルから底漏れ電流制 御領域の上端部までの深さである。因子αは底漏れ電流制御領域５１のＰ+ドー ピングとフェルミ・タブ２２のＮドーピングとの間の比である。因子αは底漏れ 電流制御領域内、すなわちゲート２８の下方で約０．１５に設定することが好ま しい。ソースおよびドレイン領域２３、２４の下では、因子αは拡散空乏容量を 最小化するために１．０に設定する。換言すれば、基板２１とフェルミ・タブ２ ２のドーピング濃度はソースおよびドレイン領域の下方ではほぼ等しい。従って 、 前記設計パラメータと０．５μｍのチャネル長に対して、底漏れ制御領域５１内 のドーピング濃度は近似的に５Ｅ１７となり、５ボルトのドレインまたはソース 拡散電位が与えられたタブ接合領域で部分的な空乏化を維持（サポート）するに は十分な深さである。 図２Ｂにおいて、底漏れ制御の代替となる設計ではソース・インジェクタ領域 ３７ａとドレイン・インジェクタ領域３８ａの深さがフェルミ・タブの深さ（Ｙf ＋Ｙo）まで達することが好ましい。図２Ｂに示されているように、ソース・イ ンジェクタ・タブ３７およびドレイン・インジェクタ・タブ３８の全体的な深さ はフェルミ・タブの深さまで達するのが好ましい。インジェクタ・タブ３７およ び３８の底とフェルミ・タブ２２の底との間の間隔距離はチャネル長の半分未満 で、ゼロに近づくことが好ましい。これらの条件のもとでは、インジェクタ領域 ３７および３８は約１．５Ｅ１８／ｃｍ3のドーピング濃度を有する。基板接触 子領域３３ｂの深さもフェルミ・タブの深さに近づくようにすることが好ましい 。図２ＢのフェルミＦＥＴ６０の残りは、短チャネルが描かれていること以外は 図１のものと同一である。 （定域タブ型フェルミしきい値型電界効果型トランジスタ） ここでは図３を参照して、米国出願第０８／０３７，６３６号によるＮチャネ ルの定域タブ型フェルミＦＥＴを説明する。Ｐチャネル・フェルミＦＥＴはＮお よびＰ領域の導電率型を逆転することによって得られることは当業者には理解で きよう。図３に示されているように、定域タブ型フェルミＦＥＴ２０’は、図１ の一様な深さを有するタブ２２ではなく定域タブ２２’が存在するということを 除けば、図１の高電流フェルミＦＥＴ２０と同様である。インジェクタ・タブお よびインジェクタ・領域は存在するけれども図示されていない。 図３において、定域タブ２２’は、基板表面２１ａから空間的に隔てられたソ ースおよびドレイン領域２３、２４の少なくとも一方の下方にそれぞれ第１の所 定の深さＹ1まで達する。定域タブ２２’はまた、基板表面２１ａからチャネル 領域３６の下方に第２の所定の深さＹ2まで達する。本発明によれば、定域タブ ２２’を形成するのに、Ｙ2はＹ1とは異っており、またＹ1未満であることが好 ましい。別の言い方をすれば、タブ２２’と基板２１との間の接合が、ソースお よびドレイン領域２３と２４から離れるように、チャネル下のタブ型ＦＥＴ基準 によって指図される位置よりも下方に押し下げられ、ソースあるいはドレインの 拡散容量が減少する。こうして定域タブ型フェルミＦＥＴが低電圧で動作するこ とが可能となる。タブ２２’がソース領域２３またはドレイン領域２４のどちら かの下方に輪郭が描かれるだけだと、非対称的なデバイスが生み出されることは 当業者には理解されよう。しかしながら、ソース領域２３およびドレイン領域２ ４の下方にタブの輪郭が描かれる対称的なデバイスが好ましく形成される。 第２の所定の深さＹ2は米国特許第５，１９４，９２３号と米国特許第５，３ ６９，２９５号による低容量フェルミＦＥＴ（タブ型ＦＥＴ）の基準に基づいて 決定される。これらの基準は深さＹfおよびＹoを決定し、それらが一緒になって 第２の所定の深さＹ2を形成するものであって、既に説明がなされている。 第１の所定の深さ（Ｙ1）は第２の所定の深さＹ2よりも大きくなるように選ば れる。第１の所定の深さも、ゼロ電圧がソース接触子３１とドレイン接触子３２ にそれぞれ印加された際に、第１の所定の深さＹ1とソースおよび／ないしドレ イン領域の間のタブ型領域２２’が空乏化されるように選ばれるのが好ましい。 かくして、Ｙnでラベル付けされた領域全体はゼロのソース・バイアスまたはド レイン・バイアスのもとで全体的に空乏化されるのが好ましい。この基準に基い て、Ｙ1が次式で決定される。 ここでＮsubは基板２１のドーピング濃度、Ｎtubは定域タブ２２’のドーピング 濃度である。 （短チャネルに関する考察） 図１から図３のフェルミＦＥＴの設計では、すべてのチャネル長に対する高電 流かつ低漏れデバイスを生み出すための、フェルミＦＥＴトランジスタのアーキ テクチュアの好ましい設計が説明された。これらのデバイスはすべての回線幅で 好ましく使用される。しかしながら、デバイスが実質的に１ミクロン未満の回線 幅に制限される際には、処理制限および結果として生じる電気的効果から、基本 的なフェルミＦＥＴ基準をなお堅持しながらデバイスを最適化するためにデバイ スのアーキテクチャに変更が必要とされる。たとえば、図１から図３に示されて いるように、ソースおよびドレイン領域２３、２４はそれぞれ、フェルミ・タブ ２２または２２’内にあり、フェルミ・タブは完全にソースおよびドレイン領域 を取り囲む。しかしながら、デバイスが１ミクロン未満のチャネル長に制限され る際には、タブ２２の深さを、Ａ．Ｗ．ビナル（Albert W．Vinal）氏と本発明 者による「制限されたタブ型フェルミＦＥＴ」と題された米国特許第５，３６７ ，１８６号によって予測された値よりも浅くする必要がある。またこの特許は本 発明の譲受人に譲渡されており、その開示内容を参照する。またソースにおける ドレイン誘導障壁低下の寄与が増大するために、タブはより浅く作らなければな らない。 残念ながら、集積回路製造における現状では、タブの深さを減少させ、それに 応じてソースおよびドレインがタブ内に存在し、完全にタブによって取り囲まれ るようにソースおよびドレインの深さを減少させることは困難である。特に、ソ ースおよびドレインの深さは、ソースおよびドレインが形成された後の製造工程 の余熱、使用されたドーパント種の拡散係数、そして／あるいは拡散が生成また は活性化される際に存在し、または形成される、拡散を強める結晶欠陥の量、な どの他のものによって制限される。 これらの処理制限ゆえに、フェルミ・タブの深さはたまたまソースおよびドレ インの深さに近づく。またフェルミ・タブの深さは、チャネル長が極めて短い、 または拡散の深さが深い場合には、ソースおよびドレイン領域よりも浅くなるこ とも可能である。これらの処理条件を考慮に入れて、高性能に対するフェルミＦ ＥＴ基準をなお満足しつつ、本発明による短チャネル型フェルミＦＥＴが提供さ れる。しかしながら、最大性能を維持するには、図１から図３のアーキテクチャ を好ましく使用しなければならない。特に、小さな回線幅において最も高いデバ イス性能を生み出すために、低い余熱、ゆっくり移動するドーパント、および／ あるいは他の処理技術を使用して、ソースおよびドレイン領域が可能ならいつで も完全にタブ内に存在するように、取り囲みタブを生成する試みがなされなけれ ばならない。 （短チャネル型フェルミＦＥＴの設計） 図４は本発明による短チャネルＮチャネル型フェルミＦＥＴ２０”を示した図 である。Ｐ短チャネル型フェルミＦＥＴはＮおよびＰ領域の導電率型を逆転させ ることによって得られることは当業者には理解できよう。図４に示されているよ うに、フェルミ・タブ２２”は基板表面２１ａより第１の深さ（Ｙf＋Ｙo）まで 達する。空間的に隔てられたソースおよびドレイン領域２３、２４はそれぞれ、 領域２３ａと２４ａによって図示されているように、タブ型領域の中に位置す る。しかしながら、ソースおよびドレイン領域２３、２４はさらにそれぞれ基板 表面２１ａよりタブの深さを越えたところまで拡がる。ソースおよびドレイン領 域２３、２４はさらにまた横方向に基板表面２１ａに沿って、タブ型領域を越え たところまで拡がる。 チャネルの深さＹfとチャネルからのタブの深さＹoは、ゲート電極がしきい値 電位にあるときに、基板表面から深さＹfまでのチャネル３６内において基板表 面に垂直な静電場を最小化するように選ばれる。既に説明されたように、これら の深さはまた、半導体基板２１のフェルミ電位の２倍にある電界効果型トランジ スタのしきい値電圧を生み出すことができるようにも好ましく選ばれる。これら の深さはまた、ゲート電極に電界効果型トランジスタのしきい値電圧を越える電 圧が印加された際に、第２の導電率型のキャリアが深さＹfから基板表面２１ａ に向かって拡がりながら、ソース領域からドレイン領域までチャネル内を流れる ことができるようにも選ばれる。キャリアはチャネル領域内を、チャネル内に反 転層を生成することなく基板表面の下をソース領域からドレイン領域まで流れる 。従って、最適ではないが、図４のデバイスではなお、オフ状態でのデート容量 がかなり減少するとともに、従来のＭＯＳＦＥＴトランジスタよりかなり高い飽 和電流を生成することができる。ドレイン容量は標準的なＭＯＳＦＥＴデバイス と同様となる。 図４において、ソースおよびドレイン領域が基板表面に垂直な深さ方向にタブ 型領域を越えて拡がるとともに、基板表面２１ａと平行に横方向にも拡がってい ることが理解できる。しかしながら、寄生側壁容量（parasitic sidewall capac itance）を減少させるためには、タブ２２”が横方向にソースおよびドレイン領 域を越えて拡がることが好ましい。その結果、ソースおよびドレイン領域はただ 深さ方向にタブを通って突き出る形となる。 処理制限によって図４のような短チャネル型フェルミＦＥＴが生み出されると き、基板濃度の調整によってソース／ドレイン領域と基板との間の接合を補償す ることができる。付加的な接合によって井戸領域の寄生空乏が引き起こされ、こ れによって図５に示されているような「電荷共有」状態が生じる。電荷共有によ ってフェルミ・タブ下の有効な井戸型ドーピングが減少する。電荷共有のために 、ソースおよびドレインの空乏領域によってデバイスの有効なタブドーピングが 減少する。これによってまた、ドレイン電位に対するしきい値感度も増大する。 このタイプの電荷共有は従来のＭＯＳＦＥＴに見られるよく知られた「短チャ ネル効果」の原因である。フェルミＦＥＴデバイスでは、この効果によって、単 に従来のＭＯＳＦＥＴデバイスにおけるこの現象に一般的に付随するしきい値の 低下だけではなく、サブスレショルドの傾きが低下し、Ｉｄｓｓ（ゼロゲート電 圧のドレイン電流）がより高いものとなる。 図１によるフェルミＦＥＴには、タブ２２と基板２１との間の接合部の下に空 乏領域が含まれる。基板２１における空乏領域の幅は次式で与えられる。 この空乏領域にはイオン化された原子（＃dep）が含まれる。（＃dep）は空乏面 積（ＷsubＬeff）を（Ｎsub）倍したものに等しい。すなわち（＃dep）は次式で 与えられる。 再び図４において、ソースおよびドレイン領域が（タブ型領域を）突き出る場 合には、ソース／ドレインおよび基板２１との間の、タブ２２”と基板２１との 間の接合に平行な有限幅を有する接合のために、この有効電荷のいくらかがソー スおよびドレイン領域によって利用される。有効電荷のいくらかは数５式のよう な組み込み接合電位（build-in junction potential）のために失われる。また さらなる電荷がドレイン領域に印加された電位Ｖdのために失われる。 タブ２２”下のソースおよびドレイン領域の浸入が図示されたチャネル長Ｌo と比較して大きいと仮定すると、そのときはチャネル内の共有電荷＃sharedは次 式に等しい。 ここでＷsourceおよびＷdrainは次式で定義される。ここでφbは次式で与えられる。 ここから、基板濃度が増大すれば有効濃度に対してＶtにおける最小垂直電界状 態が作り出されることが分かる。ここで有効濃度は次式で与えられる。 共有電荷がＶdとともに変化するために、同様に図４のように構成されたデバ イスにおいてＶdとともにしきい値がより大きく変化する。このため、一般的に 最適性能は図１または図２と同様なデバイスによって実現される。しかしながら 、極めて短いチャネルが生じるので、ヒ素（arsenic）またはインジウム（indiu m）のような拡散の遅いドーパントが存在したとしても、タブの深さはソースお よびドレイン領域が図４のようにタブの深さを越えて拡がるのに十分なほど短く なる。また共有電荷はソース／ドレイン領域の深さＸjのタブの深さＹf＋Ｙoに 対する比の関数であることが見て取れる。 （ソースおよびドレイン拡張領域を有する短チャネル型フェルミＦＥＴ） 図６には米国特許出願第０８／５０５，０８５号による短チャネル型フェルミ ＦＥＴの第２の実施形態が図示されている。トランジスタ２０”’は、ソースお よびドレイン拡張領域２３ｂおよび２４ｂがそれぞれ基板表面２１ａ側の基板２ １内にソースおよびドレイン領域２３’、２４’にそれぞれ隣接する様に、しか もチャネル３６内まで拡がるように与えられていること以外、図４のトランジス タ２０”に類似している。 図６に示されているように、ソースおよびドレイン拡張領域２３ｂ、２４ｂは それぞれが、ソースおよびドレイン領域２３’、２４’の濃度と近似的に同じ濃 度で重くドーピング（Ｎ++）されている。拡張２３ｂ、２４ｂは従来のＭＯＳＦ ＥＴの軽くドーピングされたドレイン構造ほど軽くはドーピングされてはいない ことは理解できよう。むしろ、それらはソースおよびドレイン領域と同じドーピ ング濃度でドーピングされており、漏れを減少させ、飽和電流を改善することが できる程度に実際的であることが好ましい。 ソースおよびドレイン拡張領域２３ｂ、２４ｂによって前記電荷共有によるド レイン電圧に対する感度が減少する。残念ながら、図６のデバイスは一般的に図 １および図２の十分に囲まれたソースおよびドレイン領域ほど低い容量を示さな い。ソースおよびドレイン拡張領域２３ｂ、２４ｂの大きさを維持するため、ソ ースおよびドレイン領域そのものに対して使用されるような軽く、速く移動する ドーパントではなく、ヒ素またはインジウムのような重く、遅く移動するドーパ ントをソースおよびドレイン拡張領域に対して使用することが好ましいことは当 業者には理解できよう。ソースおよびドレイン拡張領域は拡張領域の横方向の大 きさを決めるための、かつ深いソース／ドレイン拡散を少なくとも数７Ｂ式のＷdrain で定義される深さまで外側に向かって移動させるための、幅の広いスペー サ４１ａを使用して形成することができる。 短チャネル型フェルミＦＥＴもまたドレイン誘導障壁低下（以下、ＤＩＢＬ（ Drain induced barrier lowering））に従う。フェルミＦＥＴでは、ＤＩＢＬに よって２つの分離した電界が生じる。これらは、ドレイン電極からゲート電極ま での電界であるドレイン電界しきい値低下（ＤＦＴＬ）（Drain Field Threshol d Lowering）と、ソース電極に作用するドレイン電界であるドレイン誘導注入（ ＤＩＩ）（Drain Induced Injection）である。 これら２つの電界を妨げるものは、（Ｎチャネル型トランジスタを仮定すれば ）Ｎ+：Ｎソース接合の組込み障壁（built-inbarrier）と、ゲートおよびソース 電極間の接触電位の違いである。図７にはこれら３つの電界が図示されている。 ゲートおよびドレイン電位の相違によってＤＦＴＬは存在する。ＤＩＩはソース およびドレイン拡散の間に存在する電界である。εg-sはゲートおよびソース電 極の接触電位の相違によるものである。 図８Ａと図８Ｂには、ソース／ドレイン：タブ間接合（Ｎ+：ＮまたはＰ+：Ｐ ）の振る舞いが図示されている。接合端におけるドーパント勾配が高いために、 キャリアは接合を横切って重くドーピングされた側から軽くドーピングされた側 に向かって拡散する。図８Ａには理想化されたドーピング曲線と、移動電荷が重 くドーピングされた側から軽くドーピングされた側に向かって移動した後に結果 として生じるキャリア曲線が示されている。図８Ｂに示されているように、重く ドーピングされた側に結果として生じる空乏領域と軽くドーピングされた領域の 端にある自由キャリアによって、さらなるキャリアの移動を抑制する遅延電界が 生成される。そのときソースキャリアは、チャネルに到達して伝導電荷となるた めに、この電位障壁を乗り越えなければならない。重くドーピングされた側と軽 くドーピングされた側の間の接合におけるエネルギー障壁は電位Ｖjとして次式 で表される。 しかしながらフェルミＦＥＴでは、タブ：基板間接合の効果のために、チャネル 領域はデバイスがオフになるときに十分に空乏化される。Ｎ+：Ｎ接合のチャネ ル側はこうして固有レベルにおいてドーピングされる。障壁電位を形作る接合を 横切るキャリアは最初に（最低エネルギー状態が有効な）イオン化されたドナー 原子の領域を占拠して、図９に示されたような分布を形成する。フェルミＦＥＴ の障壁電位（Ｖjff）は、含まれるドーピングレベルがもしそうた場合でなかっ たら生成するはずものよりももかなり高い。こうして数９式は次式のように修正 することができる。 Ｎチャネル型ＦＥＴにおいてタブのドーピングレベルを２×１０16と仮定する と、チャネルが十分に空乏化される事実からエネルギー障壁が０．２２８ｅＶか ら０．５９０ｅＶにまで２００％を越えて上昇する。こうした障壁の変化によっ て、ＤＩＢＬに対して調整が行われる条件のもとで短チャネル型フェルミＦＥＴ デバイスを合理的な漏れの値で構築することが可能になる。 この障壁エネルギーはソース領域における空乏領域とチャネル内での拡大領域 の和に等しい距離に渡って作用する。Ｎ+側の幅を計算するために空乏近似を使 用 し、また蓄積領域が２．５デバイ長（ＬＤ）を占拠すると仮定すると、帯電領域 の幅Ｗd+eは次式で表される。 制限がなければ、２から３デバイ長の電子分布は双極子にとつては理に適って いるが、トランジスタの回線幅はより強制的な因子である。タブのドーピングを ｎiと仮定すると、そのとき２．５Ｌdは１０μｍを越える。これは有効なチャネ ル長よりも大きい。障壁電位はその際、有効チャネル幅に渡って印加されなけれ ばならない。このとき次式で与えられる有効電界強度εjffが生み出される。 再び図７から、フェルミＦＥＴの漏れがＤＩＩによって負の影響を受け、εg- s と数１０式におけるエネルギー障壁によって正の影響を受けることが見て取れ る。ＤＩＩ電界の強度はＶdおよびＬeffの関数であり、次式で表される。 電界εg-sの強度はゲート電極の底からの距離の関数である。εg-sは界面（イン ターフェース）からの距離が増大するにつれ減少する。またそれは拡散の底、ま たはフェルミ・タブの底において、どちらが浅かろうと最弱となる。こうして、 電界εg-sは次式で与えられる。ここでＹ（Ｘ）は基板表面２１ａから深さＹf＋Ｙoまでの界面下の深さである。 ドレイン電界がゲート電界と注入障壁（injection barrier）との和を越えると 漏れが大きくなり始める。このことは次式で表される。 数１２式、数１３式、そして数１４式を数１５式に代入すると、次式が得られる 。 ここで、ＹTはタブの深さＹf＋Ｙoである。不等式を書き換え、ＹTについて解 くと、ＸjまたはＸTのいずれかの最大限を特定する、Ｖd、Ｎ+、Ｎpoly、Ｌeff 、およびＴOXに基づく以下の数式が得られる。 ここで、ＬDはデバイ長、またＶg-s＝ｋＴ／ｑＬｎ（Ｎ+Ｎpoly／ｎi 2）はゲ ートおよびソース電極の間の仕事関数の差である。 数１７式を書き換えてソースからタブ境界までの最弱点における、最大の深さ ＹTでの全電界を表現することができる。この全電界は３つの電界成分の和とし て次式で与えられる。 εjffおよびεg-sの和がεDIIよりも大きい限り、底漏れはドレインバイアス によって過度の影響を受けない。しかしながら全電界が負であれば、ゲートバイ アスがゼロの電流はドレイン電界のために増大する。この条件によって漏れは、 制御することが一般的により困難な処理誘導変動の強い関数になる。それゆえ、 この全電界がゼロという状態はさまざまなトランジスタの特性に対するフェルミ ・タブの最大かつ妥当な深さを定義するのに使用することができる。フェルミ・ タブは可能な限り深くするこが望ましいので、数１７式は一般的に短チャネル型 トランジスタのフェルミ・タブの最適な深さを定義する。 図１０はタブ：基板間接合の近くのソースのへりにおける全電界を示した図で ある。曲線はタブの深さが１０００Å、１５００Å、２０００Å、および２５０ ０Åである場合を表している。ここでＶd＝３．３Ｖ、ＴOX＝８０Å、Ｎtub＝１ ×１０16、Ｎsub＝５×１０16、Ｎ+＝１×１０20、そしてβ＝０．７２である。 Ｌeffの最小値は各電界強度がゼロを横切るところで引き出される。タブの４つ の深さの各々について、Ｌeffの最小値はそれぞれ０．２８μ、０．４μ、０． ５２μ、そして０．６４μである。図１１は、Ｖdが５．０Ｖまで引き上げられ たこと以外は、図１０と同一条件のもとでの全電界を示した図である。タブの４ つの深さの各々について、Ｌeffの最小値はそれぞれ０．４６μ、０．６５ μ、０．８４μ、そして１．０μである。 図１２は、Ｖdが２．２Ｖまで引き下げられたこと以外は、図１０と同一条件 のもとでの全電界を示した図である。タブの４つの深さの各々について、Ｌeff の最小値はそれぞれ０．１６μ、０．２４μ、０．３２μ、そして０．３９μで ある。 図１３はタブの深さが１５００Åに固定された場合を示した図である。ここでは Ｖdが０．５Ｖづつ段階的に１．５Ｖから５．０Ｖまで変化している。図１４は タブの深さが１５００Å、Ｖdが３．３Ｖに固定された場合を示した図である。 ゲート酸化物の厚さＴOXは５０Åから２５０Åまで変化している。 （ソースおよびドレイン拡張領域を有する定域タブ型フェルミＦＥＴ） 作図方程式１７（数１７式）をＬeffの関数として直に見なさせばほとんど線 形の関係が存在することが分かる。図１５は漏れによる不安定性を引き起こすド レイン電界のないフェルミ・タブの最大の深さを示した図である。従って、処理 の複雑さを増せば、フェルミＦＥＴデバイスが短チャネルトランジスタに対して 、拡散容量を増大させることなく生み出される。このデバイスは図１６のソース ／ドレイン拡張領域に米国出願第０８／０３７，６３６号による定域タブを組み 合わせることによって生み出される。このデバイスにはこうしてフェルミＦＥＴ トランジスタのソースおよびドレイン領域の下に第２のより深いタブ構造が含ま れる。 こうして、図１６に示されたように、定域タブ型フェルミＦＥＴにはソースお よびドレイン拡張領域２３ｂ、２４ｂが含まれる。これによって定域タブの利点 が、短チャネルに対するソースおよびドレイン拡張領域の利点と一緒に与えられ る。タブがより深くなれば、たとえソースおよびドレイン領域の間のタブの深さ よりもソースおよびドレイン領域が深く拡がったとしても、ソースおよびドレイ ン領域の容量が低下する。 以下、図１６に示されたようなソースおよびドレイン拡張領域を有する定域タ ブ型フェルミＦＥＴを製造するための代表的な工程を説明する。一般的に、定域 タブの深い部分はソースおよびドレイン注入工程の際に、タブ基板間接合がソー ス／ドレインのへりから大きく離れるようなエネルギーにおいて、付加的な注入 （implantation）ステップを行うことによって形成することができる。こうした 注入は「シャドーインプラント」とも呼ばれている。この付加的な注入はスペー サのエッチチングの後、ソースおよびドレイン注入に先立って行うことができる 。 特に、図１７Ａにおいて、第１の導電率型の一様な深さのタブ２２が第２の導 電率型の半導体基板２１内に形成される。タブ２２は基板２１の表面２１ａより 、基板表面２１ａからの所定の深さＹTにまで達する。タブ２２は一般的に、マ スクとして電界酸化物６１を使用し、基板表面２１ａから基板内に第１の導電率 型のイオンを注入することによって形成される。タブ２２が形成された後、ゲー ト絶縁層２６およびゲート電極層２８が従来の技術を使用して形成される。 図１７Ｂにおいて、第１の導電率型の第１のイオン６２が基板表面２１ａから 、ソース／ドレイン拡張領域２３ｂ、２４ｂに対応する浅い深さまで注入される 。既に説明されたように、ヒ素やインジウムのような低い移動性を有する重いイ オンが使用される。 図１７Ｃにおいて、第１の導電率型の第２のイオン６３が基板表面２１ａから 、深さＹTより大きな深さＹ1まで注入される。ゲート２８は第１のイオン６２の ゲート下の基板内への注入をマスクする。こうして、タブ２２および第１のイオ ン６２によって非一様な深さを有する定域タブ２２’が形成される。一般的に、 第１のイオン６２は、低い照射量で、しかしタブ２２を形成した注入よりは比較 的高いエネルギーで注入される。 図１７Ｄにおいて、側壁スペーサ４１ａが従来の技術を使用して形成される。 その後で第１の導電率型の第２のイオン６４が基板表面２１ａから注入される。 ゲート２８および側壁スペーサ４１ａは第２のイオンのゲート下の基板内への注 入をマスクする。ソースおよびドレイン領域２３はこうして基板表面２１ａから の深さＸjで形成される。ここで第２のイオン６３は一般的に、低い照射量で、 かつタブ２２を形成した注入よりは低いエネルギーで注入される。その後、従来 の処理がトランジスタを完成させるために使用され、トランジスタへの接触子が 形成される。 （短チャネル型フェルミＦＥＴの設計処方） 以上のことを鑑みると、短チャネル型フェルミＦＥＴのパラメータを特定する ために以下の設計処方を使用することができる。この処方は一つの例として与え られるもので、限定するためのものではないことは理解できよう。 ゲート絶縁体の厚さ、素材、および最大動作電圧Ｖdとともに、最小トランジ スタ長も知られいるものと仮定する。さらに、ソースおよびドレイン電極となる 拡散領域の予測された深さも知られていると仮定する。 当業者であればフェルミ・タブのドーパントの最小濃度を選ぶことができる。 この最小濃度は、来るべき製造に使用される装置とすべての問題となる処理ステ ップで期待される制御レベルが与えられれば簡単に制御するこができる。 フェルミ・タブの深さおよび基板のドーピングは、「制限されたタブ型フェル ミＦＥＴ」と題された米国特許第５，３６７，１８６号およびそれに先立つタブ 型ＦＥＴの特許による長チャネル型デバイスに対して与えられている。フェルミ ・タブの深さは本出願における数１７式と数１８式または図１０から図１２、お よび図１５によって修正される。 結果として生じるタブの最大の深さが予測されたソースおよびドレインの深さ よりも大きい場合、トランジスタはすべての先行するタブ型ＦＥＴに係る特許に 従って構築しなければならない。トランジスタの拘束条件によって拡散に比して タブが浅くなる場合、（本出願における図６に示されたような）ドレイン拡張、 定域タブ構造、あるいは（本出願における図16に示されたように）そのどちらも 使用することの望ましさに関して決定がなされなければならない。 ドレインの深さがタブの深さを越え、かつ拡張または定域タブのアーキテクチ ャのために処理の複雑さが増すことが許されない場合、そのときは基板濃度を本 出願における数８式に従って変更しなければならない。 （ソース／ドレイン・ポケット型埋込み領域を有するフェルミＦＥＴ） 図１８、図１９、および図２０には、本発明によるソース・ポケット型埋込み 領域（source pocket implant）およびドレイン・ポケット型埋込み領域（drain pocket implant）を有するフェルミしきい値型電界効果型トランジスタが示さ れている。図１８にはカウンタドープされたドレイン・ポケット型埋込み領域１ ００とカウンタドープされたソース・ポケット型埋込み領域１０２とを有するタ ブ型ＦＥＴが示されている。図１９にはカウンタドープされたドレイン・ポケッ ト型埋込み領域１００とソース・ポケット型埋込み領域１０２とを有する定域タ ブ型フェルミＦＥＴ１９０が示されている。最後に、図２０にはカウンタドープ されたドレイン・ポケット型埋込み領域１００とソース・ポケット型埋込み領域 １０２とを有する短チャネル型フェルミＦＥＴが示されている。他のタブ配置も 使用してよい。 ポケット型埋込み領域１００および／または１０２は、ソース拡張領域２３ｂ とドレイン拡張領域２４ｂを有する、タブ型ＦＥＴ、定域タブ型ＦＥＴ、短チャ ネル型フェルミＦＥＴ、または何か他のフェルミＦＥＴのそれぞれにおいて使用 してよい。図１８から図２０の各々において、第１の導電率型、ここではＰ+型 の ソース・ポケット型埋込み領域１０２はチャネル領域３６の真下をドレイン領域 ２４また２４’に向かって拡がっている。特に、ソース・ポケット型埋込み領域 １０２はソース拡張領域２３ｂの底２３ｃからソース領域２３または２３’の側 壁２３ｄまで拡がっている。同様に、第１の導電率型、ここではＰ+型のドレイ ン・ポケット型埋込み領域１００はチャネル領域３６の真下をソース領域２３ま た２３’に向かって拡がっている。特に、ドレイン・ポケット型埋込み領域１０ ０はドレイン拡張領域２４ｂの底２４ｃからドレイン領域２４または２４’の側 壁２４ｄまで拡がっている。ソース・ポケット型埋込み領域およびドレイン・ポ ケット型埋込み領域の大きさ、形状、そしてドーピング濃度は経験的に、シュミ レーションによって、あるいは数学的に決定してよい。一般的に、ポケット型埋 込み領域はチャネル下のドレイン誘導電荷を補償する電荷をフェルミ・タブに付 加するように設計すべきである。 ドレイン拡張領域２４ｂとドレイン・ポケット型埋込み領域１００によって、 減少した低ドレイン電界しきい値電圧とかなり減少した障壁低下を与えるドレイ ン設計されたフェルミＦＥＴ（drain-engineered Fermi FET）が作り出され、高 いＤＣ性能が実現される。特に、ドレイン・ポケット型埋込み領域１００を使用 すれば、電界ストップとして作用し、ドレインからソースへの電界の到達（リー チスルー）が減少かつ好ましく抑制される。処理の簡単化を図るため、ドレイン ・ポケット型埋込み領域とソース・ポケット型埋込み領域の両方が使用されるこ とが好ましい。しかしながら、ドレイン埋込みだけを使用してもよい。あるいは その代わりに、ソース埋込みだけを使用してもよい。 こうして、フェルミＦＥＴが０．５μｍ未満のチャネル長に応じた大きさにな るときには、そのフェルミＦＥＴに有利になるようなドレイン設計技術を使用し てよい。低ドレイン電界しきい値電圧が減少するのみならず、ＤＩＢＬがかなり 減少し、そしてゲート長に対するしきい値依存性が減少するなどの利点があり、 高いＤＣ性能が実現される。２つの技術、すなわちソース／ドレイン拡張（Ｓ／ ＤＥ）２３ｂ／２４ｂおよびソース／ドレイン・ポケット型埋込み（Ｓ／ＤＰＩ ）１０２／１００がドレイン電界分布を制御するのに使用されることが好ましい 。 こうして設計されたフェルミＦＥＴでは垂直電界が減少するので、熱いキャリ アに関係した劣化も、従来のＣＭＯＳデバイスとは相対的に減少する。よって、 軽くドープされたドレインは従来の短チャネルＭＯＳＦＥＴに対するほどフェル ミＦＥＴに対して有利ではない。軽く（薄く）ドープされたドレインを使用しな い利点としては、ソース／ドレイン抵抗がより低下し、そのために電流がより高 くなること、そして処理の複雑さが軽減されることが挙げられる。しかしながら 、軽くドープされたドレインの構造によって、短チャネル効果を減少させるのに 重要になり得るソースからドレインへの結合を、減少させるためのドレイン整形 （drain shaping）も実現される。 フェルミＦＥＴについては、軽くドープされたドレインの様にドレイン整形に よって同様な利点が提供されるが、しかし、使用されるドーピングは可能なかぎ り重く（濃く）、かつ、基板表面に接近することが好ましい。一般的にこれには 、軽くドープされたドレインとしてではなく、高く（濃く）ドープされたソース ／ドレイン拡張領域２３ｂ／２４ｂとしての付加的なソース／ドレイン埋込み領 域が必要である。この埋め込みは一般的には軽くドープされたドレインのように は機能しない。そこで、ソース／ドレイン・ポケット型埋込み領域が、デバイス のチャネル領域内のソース／ドレイン接合の有効な深さを減少させ、より深いソ ース／ドレイン埋込み領域をお互いからさらに離れるように移動させる。 ソース／ドレイン拡張領域だけを使用するドレイン整形は一般的に深いサブミ クロン型ＦＥＴに対する短チャネル効果を打ち消すのに十分ではない。ドレイン 誘導障壁低下はなお主たる関心事である。本発明によれば、ドレイン誘導低下を 制御するための有効技術には、電界ストップとして作用し、かつドレインからソ ースへの電界到達（drain-to-source field reach through）を抑制するための フェルミ・タブとは逆の型の深いポケット型埋込み領域１００、１０２がある。 ポケット型埋込み領域を使用すれば、ドレイン誘導障壁低下によるしきい値変化 は、約１５０ｍＶから約１７０ｍＶまで減少可能である。 図２１Ａおよび図２１Ｂはそれぞれ、引き延ばされる（drawn）チャネル長（Ldrawn ）の関数としてのしきい値電圧（Ｖt）の変化と、引き延ばされる（drawn ）チャネルの関数としてのドレイン誘導障壁低下（ＤＩＢＬ）とのシュミレーシ ョンとを、従来のタブ型ＦＥＴと本発明によるソース・ポケット型埋込み領域お よびドレイン・ポケット型埋込み領域を有するフェルミＦＥＴに対してグラフ的 に示した図である。図２１Ａに示されているように、ポケット型埋込み領域が存 在しないと、図示されたチャネル長が１／４ミクロン未満まで減少するとき、し きい値電圧は険しく降下する。対照的に、ポケット型埋込み領域が存在すると、 しきい値電圧は比較的安定的な状態であり続ける。図２１Ｂに示されているよう に、ポケット型埋込み領域が存在しないと、ＤＩＢＬはチャネル長が減少すると 、かなり増大する。対照的に、ポケット型埋込み領域が存在すると、しきい値電 圧は比較的安定的な状態であり続ける。 （ソース／ドレイン・ポケット型埋込み領域を有するフェルミＦＥＴの製造工程 ） 次に図２２Ａから２２Ｆを参照して、図１８のフェルミＦＥＴトランジスタ１ ８０を形成するための好ましい工程を説明する。図１９および図２０のトランジ スタは同様なマイクロエレクトロニクスの製作工程を使用することによって製造 してよい。相補的なトランジスタは導電率型を逆転させることによって形成して よい。 一般的に製造方法には、第１の導電率型の半導体基板と、半導体基板内に第２ の導電率型のタブ型領域を形成するステップが含まれる。次いでゲートが形成さ れる。ソース／ドレイン拡張領域の埋込みとソース／ドレイン・ポケットの埋込 みが実行される。その後、側壁スペーサが形成され、次いで、ソースおよびドレ インの埋込みが実行される。 次に、図２２Ａを参照する。製造工程はＰ型基板から始まり、マスク７０ａを 使用してＮ型のフェルミ・タブが形成される。図２２Ｂを参照すると、その後に 従来の技術を使用してゲート酸化物２６とポリシリコンゲート接触子２８が形成 される。 図２２Ｃを参照すると、そこでは必要ならば第２のマスク７０ｂが形成され、 ソース拡張領域２３ｂとドレイン拡張領域２４ｂがそれぞれ第２の導電率型のイ オン７２を基板表面２１ａに注入することによって形成される。ゲート酸化物２ ６の下に拡張領域を推し進めるために、図２２Ｃに示されているように注入は垂 直に対して斜角で実行される。たとえば、垂直からの傾きが７度となるようにイ オン注入してよい。 図２２Ｄを参照すると、そこでは第１の導電率型のイオン７４の第２の注入が 、ソース拡張領域２３ｂとドレイン拡張領域２４ｂのそれぞれの下にソース・ポ ケット領域１０２およびドレイン・ポケット領域１００を埋込むためのある注入 量とエネルギーにおいて実行される。当業者であれば、図２２Ｄの注入は図２２ Ｃの注入に先立って実行してよいこと理解されよう。 その後、図２２Ｅを参照すると、側壁スペーサ４１が従来技術を使用して形成 される。最後に、図２２Ｆを参照すると、第２の導電率型のイオン７６がマスク ７６ｂとマスクとしての側壁スペーサ４１を使用して注入され、ソース拡散２３ およびドレイン拡散２４がそれぞれ形成される。次いでソース、ドレイン、およ び基板接触子が提供され、図１８のトランジスタが形成される。 本図面および本明細書において、本発明の好ましい実施の一般形態が開示され てきた。そこには特定の用語が使用されてきたが、それらは一般的かつ説明的な 意味合いにおいてのみ使用されているもので、なんら限定を意図するものではな い。本発明のおよぶ範囲は以下に述べられる請求の範囲によって明確にされる。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，Ｄ Ｋ，ＥＥ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，Ｖ Ｎ (72)発明者 デネン，マイケル・ウィリアム アメリカ合衆国、27615 ノース・キャロ ライナ、ローリー、ウィンドジャマー・ド ライヴ 8820

Claims (1)

  1. 【特許請求の範囲】 １． 第１の導電率型の半導体基板と、 前記半導体基板の一表面において該基板内に含まれる、第２の導電率型のタブ 型領域と、 前記タブ型領域内に含まれ、それぞれソース側壁とドレイン側壁とを有する、 空間的に隔たった前記第２の導電率型のソース領域およびドレイン領域と、 前記タブ型領域内において前記空間的に隔たったソース領域およびドレイン領 域の間に含まれる、前記第２の導電率型のチャネル領域と、 前記半導体基板表面において該基板内に前記ドレイン領域に隣接する場所に含 まれ、前記ドレイン側壁より前記チャネル領域内に拡がるとともに、前記第２の 導電率型にドープされ、かつ前記基板表面に対向するドレイン拡張領域底を有す る、ドレイン拡張領域と、 前記基板内において前記ドレイン側壁と前記ドレイン拡張領域底との間に拡が る、前記第１の導電率型のドレイン・ポケット型埋込み領域と、 前記空間的に隔たったソース領域およびドレイン領域の間において、前記基板 表面上に位置するゲート絶縁層と、 前記ソース領域およびドレイン領域と前記ゲート絶縁層にそれぞれ接触する、 ソース電極、ドレイン電極、およびゲート電極と、 をそれぞれ具備することを特徴とする電界効果型トランジスタ。 ２． 前記半導体基板表面において該基板内に前記ソース領域に隣接する場所 に含まれ、前記ソース側壁より前記チャネル領域内に拡がるとともに、前記第２ の導電率型にドープされ、かつ前記基板表面に対向するソース拡張領域底を有す る、ソース拡張領域と、 前記基板内において前記ソース側壁と前記ソース拡張領域底との間に拡がる、 前記第１の導電率型のソース・ポケット型埋込み領域とをさらに備えたことを特 徴とする請求項１に記載の電界効果型トランジスタ。 ３． 前記ソース領域、前記ドレイン領域、前記ソース拡張領域、および前記 ドレイン拡張領域は、同一濃度で前記第２の導電率型にドープされたことを特徴 とする請求項２に記載の電界効果型トランジスタ。 ４． 前記タブ型領域は前記基板表面から第１の深さまで拡がり、 前記ソース領域および前記ドレイン領域は前記基板表面から前記第１の深さを 越える深さまで拡がり、 前記チャネル領域は前記基板表面から前記第１の深さ未満の第２の深さまで拡 がるとともに、 前記第１の深さおよび前記第２の深さの少なくとも一方は、前記基板表面に垂 直な静電界を前記基板表面から前記第２の深さまでにおいて最小化するように選 択されたことを特徴とする請求項１に記載の電界効果型トランジスタ。 ５． 前記空間的に隔たったソース領域およびドレイン領域はさらに横方向に お互いから離れるように、前記タブ型領域を越えたところまで拡がっていること を特徴とする請求項４に記載の電界効果型トランジスタ。 ６． 前記タブ型領域は前記基板表面から第１の深さまで拡がり、 前記ソース領域および前記ドレイン領域は前記基板表面から前記第１の深さを 越える深さまで拡がり、 前記チャネル領域は前記基板表面から前記第１の深さ未満の第２の深さまで拡 がるとともに、 前記第１の深さおよび前記第２の深さの少なくとも一方は、前記半導体基板の フェルミ電位の２倍となる、当該トランジスタのしきい値電圧を生み出すように 選択されたことを特徴とする請求項１に記載の電界効果型トランジスタ。 ７． 前記空間的に隔たったソース領域およびドレイン領域はさらに横方向に お互いから離れるように、前記タブ型領域を越えたところまで拡がっていること を特徴とする請求項６に記載の電界効果型トランジスタ。 ８． 前記タブ型領域は前記基板表面から第１の深さまで拡がり、 前記ソース領域および前記ドレイン領域は前記基板表面から前記第１の深さを 越える深さまで拡がり、 前記チャネル領域は前記基板表面から前記第１の深さ未満の第２の深さまで拡 がるとともに、 前記第１の深さおよび前記第２の深さの少なくとも一方は、当該トランジスタ のしきい値電圧が前記ゲート電極に印加された際に、前記第２の導電率型のキャ リアが前記チャネル内を、前記第２の深さで、前記ソース領域から前記ドレイン 領域まで流れることができるように選択されたことを特徴とする請求項１に記載 の電界効果型トランジスタ。 ９． 前記空間的に隔たったソース領域およびドレイン領域はさらに横方向に お互いから離れるように、前記タブ型領域を越えたところまで拡がっていること を特徴とする請求項８に記載の電界効果型トランジスタ。 １０． 前記タブ型領域は前記基板表面から第１の深さまで拡がり、 前記ソース領域および前記ドレイン領域は前記基板表面から前記第１の深さを 越える深さまで拡がり、 前記チャネル領域は前記基板表面から前記第１の深さ未満の第２の深さまで拡 がるとともに、 前記第１の深さおよび前記第２の深さの少なくとも一方は、当該トランジスタ のしきい値電圧が前記ゲート電極に印加された際に、前記第２の導電率型のキャ リアが前記チャネル内かつ前記基板表面の真下を、該チャネル内に反転層を生成 させることなく、前記ソース領域から前記ドレイン領域まで流れることができる ように選択されたことを特徴とする請求項１に記載の電界効果型トランジスタ。 １１． 前記空間的に隔たったソース領域およびドレイン領域はさらに横方向 にお互いから離れるように、前記タブ型領域を越えたところまで拡がっているこ とを特徴とする請求項１０に記載の電界効果型トランジスタ。 １２． 前記第１の導電率型の前記半導体基板は、ケルビン温度Ｔ度において 真性キャリア濃度ｎiと、誘電率εsとを有し、 前記タブ型領域は前記基板表面より第１の深さＶTにまで拡がり、 前記空間的に隔たったソースおよびドレイン領域は、前記基板表面より前記第 １の深さを越えて拡がり、かつドーピング濃度Ｎ+においてドープされ、 前記チャネル領域は、有効チャネル長Ｌeffを有するとともに、前記基板表面 より前記第１の深さ未満の第２の深さにまで拡がり、 前記ゲート絶縁層は、厚さＴOXと誘電率εiとを有し、 前記ゲート電極は、ドーピング濃度Ｎpolyにおいて前記第１の導電率型にドー プされたポリシリコン層を含み、 ｑを１．６×１０-19クーロンとし、ｋを１．３８×１０-23ジュール／ケルビ ン温度とし、Ｖg-sを（ｋＴ／ｑ）・Ｌｎ（Ｎ+Ｎpoly／ｎi 2）に等しい、前記ゲ ートおよびソース電極の間の仕事関数の差とし、Ｖjffを（ｋＴ／ｑ）・Ｌｎ（ Ｎ+ｎi）に等しいフェルミＦＥＴの障壁電位とし、Ｖdを前記ドレイン電極に印 加される電圧としたとき、前記第１の深さＹTは、 で与えられる値以下であることを特徴とする請求項１に記載の電界効果型トラン ジスタ。 １３． ｑを１．６×１０-19クーロンとし、ｋを１．３８×１０-23ジュール ／ケルビン温度とし、Ｖg-sを（ｋＴ／ｑ）・Ｌｎ（Ｎ+Ｎpoly／ｎi 2）に等しい 前記ゲートおよびソース電極の間の仕事関数の差とし、Ｖjffを（ｋＴ／ｑ） ・Ｌｎ（Ｎ+／ｎi）に等しいフェルミＦＥＴの障壁電位とし、Ｖdを前記ドレイ ン電極に印加される電圧としたとき、前記第１の深さＹTは、 で与えられる値に等しいことを特徴とする請求項１２に記載の電界効果型トラン ジスタ。 １４． 前記空間的に隔たったソース領域およびドレイン領域はさらに横方向 にお互いから離れるように、前記タブ型領域を越えたところまで拡がっているこ とを特徴とする請求項１３に記載の電界効果型トランジスタ。 １５． 第１の導電率型の半導体基板と、 前記半導体基板の一表面において該基板内に含まれる、第２の導電率型の第１ のタブ型領域と、 前記タブ型領域内に含まれ、それぞれソース側壁とドレイン側壁とを有する、 空間的に隔たった前記第２の導電率型のソース領域およびドレイン領域と、 前記タブ型領域内において前記空間的に隔たったソース領域およびドレイン領 域の間に含まれる、前記第２の導電率型のチャネル領域と、 前記半導体基板表面において該基板内に含まれ、前記半導体基板表面から前記 ソース領域および前記ドレイン領域の少なくとも一方の下に第１の所定の深さま で拡がるとともに、前記半導体基板表面から前記チャネル領域の下に第２の所定 の深さまで拡がる、前記第２の導電率型のタブ型領域と、 前記半導体基板表面において該基板内に前記ドレイン領域に隣接する場所に含 まれ、前記ドレイン側壁から前記チャネル領域内に拡がるとともに、前記第２の 導電率型にドープされ、かつ前記基板表面に対向する底（以下、ドレイン拡張領 域底）を有する、ドレイン拡張領域と、 前記基板内において前記ドレイン側壁と前記ドレイン拡張領域底との間に拡が る、前記第１の導電率型のドレイン・ポケット型埋込み領域と、 前記空間的に隔たったソース領域およびドレイン領域の間において、前記基板 表面上に位置するゲート絶縁層と、 前記ソース領域およびドレイン領域と前記ゲート絶縁層にそれぞれ接触するた めの、ソース接触子、ドレイン接触子、およびゲート接触子と、 をそれぞれ具備することを特徴とする電界効果型トランジスタ。 １６． 前記半導体基板表面において該基板内に前記ソース領域に隣接する場 所に含まれ、前記ソース側壁から前記チャネル領域内に拡がるとともに、前記第 ２の導電率型にドープされ、かつ前記基板表面に対向する底（以下、ソース拡張 領域底）を有する、ソース拡張領域と、 前記基板内において前記ソース側壁と前記ソース拡張領域底との間に拡がる、 前記第１の導電率型のソース・ポケット型埋込み領域と、 をさらに備えたことを特徴とする請求項１５に記載の電界効果型トランジスタ。 １７． 前記ソース領域、前記ドレイン領域、前記ソース拡張領域、および前 記ドレイン拡張領域は、同一濃度で前記第２の導電率型にドープされたことを特 徴とする請求項１６に記載の電界効果型トランジスタ。 １８． 前記第２の所定の深さは、定域タブ型領域を与えるために前記第１の 所定の深さ未満であることを特徴とする請求項１５に記載の電界効果型トランジ スタ。 １９． 前記第２の所定の深さは、一様な深さのタブ型領域を与えるために前 記第１の所定の深さに等しいことを特徴とする請求項１５に記載の電界効果型ト ランジスタ。 ２０． 前記チャネル領域は前記基板表面から第３の所定の深さまで拡がると ともに、前記第２の所定の深さは、前記基板表面に垂直な静電界が前記第３の所 定の深さにおいてゼロとなるように選択されたことを特徴とする請求項１５に記 載の電界効果型トランジスタ。 ２１． 前記第２の所定の深さは、前記半導体基板のフェルミ電位の２倍とな る、当該電界効果型トランジスタのしきい値電圧を生み出すように選択されたこ とを特徴とする請求項１５に記載の電界効果型トランジスタ。 ２２． 前記チャネル領域は前記基板表面から第３の所定の深さまで拡がると ともに、前記第２の所定の深さは、当該トランジスタのしきい値電圧を越える電 圧が前記ゲート接触子に印加された際に、前記第２の導電率型のキャリアが前記 チャネル内を、前記第３の所定の深さから前記基板表面に向かって拡がりながら 、前記ソース領域から前記ドレイン領域まで流れることができるように選択され たことを特徴とする請求項１５に記載の電界効果型トランジスタ。 ２３． 前記チャネル領域は前記基板表面から第３の所定の深さまで拡がると ともに、前記第２の所定の深さおよび前記第３の所定の深さの少なくとも一方は 、当該トランジスタのしきい値電圧が前記ゲート接触子に印加された際に、前記 第２の導電率型のキャリアが前記チャネル内かつ前記基板表面の真下を、該チャ ネル内に反転層を生成させることなく、前記ソース領域から前記ドレイン領域ま で流れることができるように選択されたことを特徴とする請求項１５に記載の電 界効果型トランジスタ。 ２４． 前記第１の所定の深さは、前記ソース接触子にゼロのバイアスが印加 された際に、前記第１の所定の深さと前記ソース領域の間で、前記タブ型領域を 空乏化するように選択されたことを特徴とする請求項１５に記載の電界効果型ト ランジスタ。 ２５． 前記第１の所定の深さは、前記ドレイン接触子にゼロのバイアスが印 加された際に、前記第１の所定の深さと前記ドレイン領域の間で、前記タブ型領 域を空乏化するように選択されたことを特徴とする請求項１５に記載の電界効果 型トランジスタ。 ２６． 前記基板は、ドーピング濃度Ｎsubにおいてドープされ、かつケルビ ン温度Ｔ度において真性キャリア濃度ｎiと、誘電率εsとを有し、 前記タブ型領域は、ドーピング濃度Ｎtubにおいてドープされ、 前記ソース領域は、前記基板表面から第４の所定の深さＸjまで拡がるととも に、 前記第１の所定の深さは、ｑを１．６×１０-19クーロン、ｋを１．３８×１ ０-23ジュール／ケルビン温度とすると、 で与えられる値に等しいことを特徴とする請求項１５に記載の電界効果型トラン ジスタ。 ２７． 電界効果型トランジスタを製造するための方法であって、 第１の導電率型の半導体基板の一表面において、第２の導電率型のタブ型領域 を形成するステップと、 前記基板表面上に、ゲート側壁を有するゲート電極を形成するステップと、 前記ゲート電極をマスクとして使用して、前記基板表面内に前記第２の導電率 型のイオンを注入してソース拡張領域およびドレイン拡張領域とを形成するステ ップと、 前記ゲート電極をマスクとして使用して、前記基板表面内に前記第１の導電率 型のイオンを注入してソース・ポケット型埋込み領域およびドレイン・ポケット 型埋込み領域とを形成するステップと、 前記基板表面上に前記ゲート側壁まで拡がるゲート側壁スペーサを形成するス テップと、 前記ゲート側壁スペーサをマスクとして使用して、前記基板表面内に前記第２ の導電率型のイオンを注入してソース領域およびドレイン領域とを形成するステ ップと、 を有することを特徴とする電界効果型トランジスタの製造方法。 ２８． 前記ゲート電極をマスクとして使用して、前記基板表面内に前記第２ の導電率型のイオンを注入してソース拡張領域およびドレイン拡張領域とを形成 する前記ステップは、前記ソース拡張領域および前記ドレイン拡張領域が前記ゲ ート電極の下に拡がるように、前記基板表面に対して前記第２の導電率型の前記 イオンを斜角で注入するステップを有することを特徴とする請求項２７に記載の 電界効果型トランジスタの製造方法。 ２９． 前記ゲート電極をマスクとして使用して、前記基板表面内に前記第２ の導電率型のイオンを注入してソース拡張領域およびドレイン拡張領域とを形成 する前記ステップ、および、前記ゲート側壁スペーサをマスクとして使用して、 前記基板表面内に前記第２の導電率型のイオンを注入してソース領域およびドレ イン領域とを形成する前記ステップにおいては、全て同一のドーピング濃度にあ る、前記ソース領域、前記ドレイン領域、前記ソース拡張領域、および前記ドレ イン拡張領域を生成することを特徴とする請求項２７に記載の電界効果型トラン ジスタの製造方法。
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