KR100662683B1 - 오프셋 드레인 페르미-문턱 전계 효과 트랜지스터 - Google Patents

오프셋 드레인 페르미-문턱 전계 효과 트랜지스터 Download PDF

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Abstract

오프셋 드레인 페르미-문턱 전계 효과 트랜지스터(페르미-전계 효과 트랜지스터)는 집적회로 기판 내의 소정 거리 이격된 소스 및 드레인 영역과, 상기 집적회로 기판 내에 형성되고, 상기 소정 거리 이격된 소스 및 드레인 영역 사이에 있는 페르미-전계 효과 트랜지스터 채널을 포함한다. 게이트 절연막은 상기 집적회로 기판 상에 형성되고, 상기 소정 거리 이격된 소스 및 드레인 영역 사이에 형성되며, 게이트 전극이 상기 게이트 절연막 상에 형성되어 있다. 상기 게이트 전극은 상기 드레인 영역보다는 상기 소스 영역에 더 가깝다. 다르게 표현한다면, 상기 드레인 영역은 상기 소스 영역보다는 상기 게이트 전극으로부터 더 멀리 떨어져 있다. 상기 오프셋 드레인 페르미-전계 효과 트랜지스터는 드레인 영역 및 페르미-전계 효과 트랜지스터 채널 사이에 상기 채널 내에서 상기 페르미-전계 효과 트랜지스터의 잇점을 유지하면서 고전압 및/또는 고주파 페르미-전계 효과 트랜지스터를 공급할 수 있는 드리프트 영역을 도입할 수 있다.

Description

오프셋 드레인 페르미-문턱 전계 효과 트랜지스터{Offset drain fermi-threshold field effect transistors}
본 발명은 전계 효과 트랜지스터 소자에 관한 것으로, 더욱 상세하게는 집적회로 전계 효과 트랜지스터에 관한 것이다.
집적 회로 전계 효과 트랜지스터는 본래 높은 임피던스(impedance), 높은 밀도, 낮은 전력을 갖는 소자이기 때문에, 전계 효과 트랜지스터(FET)는 논리 소자(logic device), 메모리 소자 및 마이크로프로세서와 같은 고집적(VLSI)과 초고집적(ULSI) 응용을 위한 주요 활성 소자로 되어 왔다. 많은 노력과 개발 활동이 전계 효과 트랜지스터의 속도와 집적 밀도를 개선하고 전력 소모를 낮추는데 집중되어 왔다.
고속, 고성능의 전계 효과 트랜지스터가 Albert W. Vinal의 미합중국 특허 4,984,043호 및 4,990,974호에 개시되어 있는데, 양 발명 모두 발명의 명칭이 '페르미 문턱 전계 효과 트랜지스터(Fermi threshold field effect transistor)'이고 본 발명의 양수인에게 양도되었으며, 양 발명에 개시된 내용들은 본 발명의 참고 문헌으로 결합된다. 이들 특허들은 소자의 문턱 전압을 반도체 물질의 페르미 포텐샬의 2배로 고정함으로써 반전(inversion)이 필요함이 없이 강화 모드(enhancement mode)로 동작하는 MOS(metal oxide semiconductor) 전계 효과 트랜지스터에 관하여 개시하고 있다. 당해 기술분야에서 통상의 지식을 가진 자에게 잘 알려진 바와 같이, 페르미 포텐샬은 반도체 물질내의 에너지 상태(energy state)가 전자에 의해 절반(1/2)이 차지될 가능성을 갖는 포텐샬로서 정의된다. 앞서 언급한 Vinal 특허들에서 개시된 바와 같이, 문턱 전압이 페르미 포텐샬의 2배로 고정될 경우, 산화막 두께, 채널 길이, 드레인 전압 및 기판 농도에 대한 문턱 전압 의존성은 실질적으로 무시된다. 더구나, 문턱 전압이 페르미 포텐샬의 2배로 고정될 경우, 산화막과 채널 사이의 기판 표면에서의 수직 전계는 최소화되고, 사실상 실질적으로는 0이다. 따라서, 채널에서의 캐리어 이동도는 최대가 되고, 열전자 효과가 상당히 감소된 고속 소자를 유도한다. 소자의 동작은 실질적으로 소자의 치수에 독립적이다.
알려진 전계 효과 트랜지스터 소자과 비교하여 페르미-문턱 전계 효과 트랜지스터를 많이 개선했음에도 불구하고, 페르미-전계 효과 트랜지스터 소자의 커패시턴스는 낮추어질 필요가 있었다. 따라서, 발명의 명칭이 모두 '감소된 게이트 및 확산 커패시턴스를 갖는 페르미 문턱 전계 효과 트랜지스터(Fermi threshold field effect transistor with reduced gate and diffusion capacitance)'이고 본 발명의 양수인에게 양도된 Albert W. Vinal의 미합중국 특허 4,984,043호 및 4,990,974호에서, 캐리어 전도를 지원하기 위하여 반도체 표면에 만들어지는 반전층을 필요로 함이 없이 전도 캐리어들이 게이트 하부의 기판 내에서 소정 깊이에 있는 채널 내를 흐르게 하는 페르미-전계 효과 트랜지스터 소자가 개시되어 있고, 양 발명에 개시된 내용들은 본 발명의 참고 문헌으로 결합된다. 따라서, 채널 전하의 평균 깊이 는 게이트 커패시턴스의 일부로서 기판의 유전율을 포함할 필요가 있다. 따라서, 게이트 커패시턴스는 실질적으로 감소된다.
상술한 '295호 및 '923호 특허에 개시되어 있는 바와 같이, 낮은 커패시턴스를 갖는 페르미-전계 효과 트랜지스터는 기판에 반대되고 드레인 및 소스와 동일한 도전성 타입과 소정 깊이를 갖는 페르미-터브(Fermi-tub) 영역을 사용하여 구현되는 것이 바람직하다. 상기 페르미-터브는 기판 표면으로부터 소정 깊이 만큼 아래로 뻗쳐 있고, 드레인 및 소스 확산이 터브 경계선 내의 페르미-터브 내에 형성된다. 상기 페르미-터브는 단일접합 트랜지스터를 형성하는데, 여기서 소스, 드레인, 채널 및 페르미-터브가 모두 동일한 도전성 타입으로 도핑되지만 도핑 농도는 다르다. 따라서, 낮은 커패시턴스의 페르미-전계 효과 트랜지스터가 제공된다. 상기 페르미-터브를 포함하는 낮은 커패시턴스의 페르미-전계 효과 트랜지스터는 여기서 "낮은 커패시턴스 전계 효과 트랜지스터" 또는 "터브-전계 효과 트랜지스터(Tub-FET)"라고 칭해질 것이다.
알려진 전계 효과 트랜지스터 소자와 비교하여 페르미-전계 효과 트랜지스터 및 낮은 커패시턴스 전계 효과 트랜지스터가 많이 개선되었음에도 불구하고, 페르미-전계 효과 트랜지스터에 의해 만들어진 단위 채널폭당의 전류를 증가시킬 필요가 있다. 당해 기술 분야에서 통상의 지식을 가진 자에게 잘 알려진 바와 같이, 고전류 페르미-전계 효과 트랜지스터 소자는 논리 소자, 메모리 소자, 마이크로프로세서 및 다른 집적 회로 소자들에 대하여 고집적 밀도 및/또는 고속도를 허용할 것이다. 따라서, 발명의 명칭이 '고전류 페르미-문턱 전계 전계 효과 트랜지스터(High current Fermi-threshold field effect transistor)'이고 본 발명의 양수인에게 양도된 Albert W. Vinal 및 본 발명의 공동발명자인 Michael W. Dennen의 미합중국 특허 5,374,836호는 페르미-터브 영역 및 소스 영역과 동일한 도전성 타입인 주입 영역(injector region), 즉 소스 영역에 인접하고 드레인 영역과 접하는 영역을 포함하는 페르미-전계 효과 트랜지스터에 관하여 개시하고 있으며, 상기 특허에 개시된 내용들은 본 발명의 참고 문헌으로 결합된다. 상기 주입 영역은 페르미-터브의 상대적으로 낮은 도핑 농도 및 소스의 상대적으로 높은 도핑 농도에 대하여 중간 정도의 도핑 레벨로 도핑되는 것이 바람직하다. 상기 주입 영역은 채널로 주입된 캐리어의 깊이를 조절하고, 게이트 하부로 소정 깊이에 있는 채널 내의 캐리어 주입을 향상시킨다. 미합중국 특허 5,374,836호에 따른 트랜지스터는 "고전류 페르미-전계 효과 트랜지스터"로서 본 발명의 참고 문헌으로 결합될 것이다.
바람직하기로는, 상기 소스 주입 영역은 소스 영역을 둘러싸는 소스 주입 터브 영역(source injector tub region)이다. 드레인 주입 터브 영역도 또한 제공될 수 있다. 인접하는 소스 주입 영역으로부터 페르미-전계 효과 트랜지스터의 게이트 전극까지 뻗어 있는 게이트 측벽 스페이서가 또한 핀치-오프(pinch-off) 전압을 낮추고 페르미-전계 효과 트랜지스터에 대한 포화 전류를 증가시키기 위하여 제공될 수 있다. 기판과 동일한 도전성 타입의 바닥 누설 조절 영역이 또한 제공될 수 있다.
알려진 전계 효과 트랜지스터와 비교하여 페르미-전계 효과 트랜지스터, 낮 은 커패시턴스 페르미-전계 효과 트랜지스터 및 고전류 페르미-전계 효과 트랜지스터에 대한 많은 개선에도 불구하고, 낮은 전압에서의 페르미-전계 효과 트랜지스터 동작을 계속하여 개선할 필요가 있었다. 당해 기술 분야에서 통상의 지식을 가진 자에게 잘 알려진 바와 같이, 전형적으로 5 볼트, 3 볼트, 1 볼트 또는 그 이하의 전력 공급 전압에서 동작하는 저전력의 이동 가능한 및/또는 밧데리로 전력을 공급하는 소자가 현재 매우 중요해지고 있다.
주어진 채널 길이에 대하여, 동작 전압을 낮추는 것은 측방향 전계을 선형적으로 떨어뜨리는 요인이 된다. 매우 낮은 동작 전압에서, 측방향 전계는 매우 낮아서 채널 내의 캐리어들이 포화 속도에 도달할 수 없다. 이것은 유용한 드레인 전류의 가파른 하락을 야기한다. 드레인 전류의 하락은 주어진 채널 길이에 대하여 유용한 회로 속도를 얻기 위하여 동작 전압의 감소를 효과적으로 제한한다.
낮은 전압에서 터브-전계 효과 트랜지스터의 동작을 개선하기 위하여, 발명의 명칭이 '터브 윤곽의 페르미-문턱 전계 전계 효과 트랜지스터 및 그 형성방법(Contoured-Tub Fermi-Threshold Field Effect Transistor and Method of forming Same)'이고 본 발명의 양수인에게 양도된 본 발명의 공동발명자인 Michael W. Dennen의 미합중국 특허 5,543,654호는 불균일한 터브 깊이를 갖는 윤곽된 페르미-터브(contoured Fermi-tub) 영역을 포함하는 페르미-전계 효과 트랜지스터에 관하여 개시하고 있으며, 상기 특허에 개시된 내용들은 본 발명의 참고 문헌으로 결합된다. 특히, 상기 페르미-터브는 채널 영역의 하부보다는 소스 및/또는 드레인 영역의 하부에서 더 깊다. 따라서, 터브-기판 접합은 채널 영역의 하부보다는 소스 및/또는 드레인 영역의 하부에서가 더 깊다. 따라서, 확산 커패시턴스는 균일한 터브 깊이를 갖는 페르미-터브에 비하여 더 감소되고, 높은 포화 전류가 낮은 전압에서 만들어진다.
특히, '654특허에 따른 윤곽된-터브의 페르미-문턱 전계 효과 트랜지스터는 제1 도전성 타입의 반도체 기판과 표면에 있는 반도체 기판 내에 있는 제2 도전성 타입의 소정 거리 이격된 소스 및 드레인 영역을 포함한다. 제2 도전성 타입의 채널 영역이 또한 소정 거리 이격된 소스 및 드레인 영역 사이의 기판 표면의 반도체 기판 내에 형성된다. 제2 도전성 타입의 터브 영역이 기판 표면의 반도체 기판 내에 또한 포함된다. 상기 터브 영역은 기판 표면으로부터 소정 거리 이격된 소스 및 드레인 영역들중의 적어도 하나에 까지 소정의 제1 깊이 만큼 뻗쳐 있고, 기판 표면으로부터 채널 영역 하부까지 소정의 제2 깊이 만큼 뻗쳐 있다. 상기 소정의 제2 깊이는 상기 소정의 제1 깊이보다 작다. 게이트 절연막 및 소스, 드레인 및 게이트 콘택들이 또한 포함된다. 기판 콘택이 또한 포함될 수 있다.
바람직하기로는, 상기 소정의 제2 깊이, 즉 채널에 이웃하는 윤곽된-터브의 깊이는 앞서 언급한 미합중국 특허 5,194,923호 및 5,369,295호에서 정의된 바와 같이, 페르미-전계 효과 트랜지스터를 만족시키기 위하여 선택된다. 특히, 상기 소정의 제2 깊이는 접지 포텐샬에서의 게이트 전극과 함께 채널의 바닥에서 기판 표면에 수직한 정적 전계를 0으로 만들기 위하여 선택된다. 상기 소정의 제2 깊이는 또한 반도체 기판의 페르미 포텐샬이 2배인 전계 효과 트랜지스터에 대한 문턱 전압을 만들기 위하여 선택된다. 상기 소정의 제1 깊이, 즉 소스 및/또는 드레인에 인접한 윤곽된-터브 영역의 깊이는 소스 및 드레인 콘택에 대하여 0 바이어스를 적용할 때 소스 및/드레인 영역 하부의 터브 영역을 공핍시키기 위하여 선택되는 것이 바람직하다.
마이크로일렉트로닉 제조 기술이 발전함에 따라, 제조 선폭은 실질적으로 1 마이크론 이하로 감소하고 있다. 이러한 감소된 선폭은 채널 길이가 실질적으로 1 마이크론 이하이고 일반적으로 현재의 공정 기술에서 0.5 마이크론 이하인 "단채널" 전계 효과 트랜지스터를 야기한다.
미합중국 특허 5,194,923호 및 5,369,295호의 낮은 커패시턴스 페르미-전계 효과 트랜지스터, 미합중국 특허 5,374,836호의 고전류 페르미-전계 효과 트랜지스터 및 미합중국 특허 5,543,654호의 윤곽된-터브 페르미-전계 효과 트랜지스터는 낮은 전압에서 높은 수행 능력을 갖는 단채널 전계 효과 트랜지스터를 제공하는데 사용될 수 있다. 그러나, 선폭이 감소함에 따라, 공정 한계는 전계 효과 트랜지스터 제조에서 달성할 수 있는 치수 및 전도도를 제한한다. 따라서, 감소된 선폭에 대하여, 공정 조건들은 이러한 공정 한계들을 조절하기 위하여 페르미-전계 효과 트랜지스터의 재최적화를 필요로 한다.
공정 한계들을 조절하기 위한 페르미-전계 효과 트랜지스터의 재최적화는 발명의 명칭이 "단채널 페르미-문턱 전계 전계 효과 트랜지스터(Short Channel Fermi-Threshold Field Effect Transistor)'이고 본 발명의 양수인에게 양도된 본 발명의 공동발명자인 Michael W. Dennen의 미합중국 특허출원 08/505,085호에서 제공되었으며, 상기 특허 출원에 개시된 내용들은 본 발명의 참고 문헌으로 결합된 다. 여기에서 "단채널 페르미-전계 효과 트랜지스터"라 칭한 특허출원번호 08/505,085호의 단채널 페르미-전계 효과 트랜지스터는 깊이 방향으로 페르미-터브 위로 뻗어 있고 또한 측방향으로 페르미-터브 위로 뻗어 있는 소정 거리 이격된 소스 및 드레인 영역들을 포함한다. 상기 소스 및 드레인 영역들은 터브 위로 뻗어 있기 때문에, 기판의 접합은 전하-공유 조건을 유도할 수 있도록 형성된다. 이러한 조건을 보상하기 위하여, 기판 도핑은 증가된다. 소스 및 드레인 사이의 매우 작은 이격은 터브 깊이를 감소시키는 바람직함을 유도한다. 이것은 게이트 전극이 문턱 포텐샬에 있을 때 산화막:기판 계면에서 기판에 수직한 정적 전계의 변화를 야기한다. 전형적인 장채널 페르미-전계 효과 트랜지스터에서, 이 전계는 본질적으로 0이다. 단채널 소자에서, 상기 전계는 MOSFET 트랜지스터보다 충분히 낮지만, 장채널 페르미-전계 효과 트랜지스터보다는 다소 높다.
특히, 단채널 페르미-전계 효과 트랜지스터는 제1 도전성 타입의 반도체 기판과 기판내에 기판 표면으로부터 제1 깊이 만큼 뻗어 있는 제2 도전성 타입의 터브 영역을 포함한다. 단채널 페르미-전계 효과 트랜지스터는 또한 상기 터브 영역내에 소정 거리 이격된 제2 도전성 타입의 소스 및 드레인 영역을 포함한다. 소정 거리 이격된 소스 및 드레인 영역은 기판 표면으로부터 제1 깊이 상부까지 뻗어 있고, 또한 서로로부터 터브 영역 상부까지 측방향으로 뻗어 있다.
제2 도전성 타입의 채널 영역은 터브 영역내, 즉 소정 거리 이격된 소스 및 드레인 영역 사이에 포함되며, 기판 표면으로부터 제2 깊이 뻗어 있는데, 제2 깊이는 제1 깊이보다 작다. 제1 깊이 및 제2 깊이 중 적어도 하나는 게이트 전극이 문 턱 포텐샬에 있을 때 기판 표면으로부터 제2 깊이까지 기판 표면에 수직한 정적 전계를 최소화하기 위하여 선택된다. 예를 들면, 종래의 MOSFET에서의 105 V/㎝ 이상의 정적 전계와 비교하여 104 V/㎝의 정적 전계는 단채널 페르미-전계 효과 트랜지스터에서 만들어진다. 반면에, 미합중국 특허 제5,194,923호 및 제5,369,295호의 터브-전계 효과 트랜지스터는 종래의 MOSFET와 비교할 때 본질적으로는 0인 103 V/㎝ 이하(흔히 103 V/㎝보다는 상당히 작은)의 정적 전계를 만들어낸다. 상기 제1 및 제2 깊이는 또한 반도체 기판의 페르미-포텐샬의 2배인 전계 효과 트랜지스터에 대한 문턱 전압을 만들어 내도록 선택되며, 또한 게이트 전극에 문턱 전압이 가해질 때 제2 도전성 타입의 캐리어들이 제2 깊이에 있는 채널 영역 내에서 소스 영역으로부터 드레인 영역으로 흐르도록 선택되고, 전계 효과 트랜지스터의 문턱 전압 이상으로 게이트 전극에 전압을 가할 때 채널 내에 반전층을 만들어냄이 없이 제2 깊이로부터 기판 표면으로 뻗어 있다. 상기 트랜지스터는 게이트 절연막, 소스, 드레인 및 게이트 콘택을 더 포함한다. 기판 콘택이 또한 포함될 수 있다.
집적회로 전계 효과 트랜지스터의 계속된 소형화는 채널 길이를 1 마이크론 이하로 감소시켰다. 트랜지스터의 이러한 계속된 소형화는 흔히 매우 높은 기판 도핑 레벨을 요한다. 소형 소자에 요구되는 높은 도핑 레벨과 감소된 동작 전압은 페르미-전계 효과 트랜지스터 및 종래의 MOSFET 소자 모두의 소스 및 드레인 영역과 관련하여 커패시턴스의 상당한 증가를 야기한다.
특히, 페르미-전계 효과 트랜지스터가 1 마이크론 이하로 스케일(scale)됨에 따라, 소스에서의 증가된 드레인 유기 배리어 강하(Drain Induced Barrier Lowering;DIBL)로 인하여 터브 깊이를 실질적으로 더 좁게 만들 필요가 있다. 불행하게도, 단채널 페르미-전계 효과 트랜지스터에 관하여 앞서 상술한 변화에도 불구하고, 단채널 페르미-전계 효과 트랜지스터는 드레인 유기 배리어 강하 및 트랜지스터 누설을 조절하기 원하는 깊이와 도핑 레벨로 제조하기가 어렵게 되는 크기에 도달할 것이다. 더구나, 채널내의 높은 도핑 레벨은 페르미-전계 효과 트랜지스터 기술의 고전류 이득을 감소시키는 캐리어 이동도를 감소시킬 수 있다. 감소된 드레인 전압과 함께 높은 기판 도핑 레벨은 또한 접합 커패시턴스의 증가를 야기할 수 있다.
이러한 포텐샬 문제를 극복할 수 있는 단채널 페르미-전계 효과 트랜지스터는 본 발명의 양수인에게 양도된 발명의 명칭이 "드레인 필드 종결 영역을 포함하는 단채널 페르미-문턱 전계 효과 트랜지스터 및 그 제조방법(Short Channel Fermi-Threshold Field Effect Transistors Including Drain Field Termination Region and Methods of Fabrication Same)"인 본 발명의 공동발명자 Michael W. Dennen의 미합중국 특허 제5,698,884호에서 제공되며, 상기 발명에 개시된 내용은 본 발명의 참고문헌으로 결합된다. 이 페르미-전계 효과 트랜지스터는 드레인 바이어스의 결과로서 캐리어들이 소스 영역으로부터 채널로 주입되는 것을 감소시키고 바람직하게는 방지하기 위하여 소스 및 드레인 영역 사이에 드레인 필드 종결 수단(drain field terminating means)을 포함한다. 지금은 고인이된 페르미-전계 효과 트랜지스터의 발명자를 기리기 위하여 여기에서 "바이날-전계 효과 트랜지스터(Vinal-FET)"라 명칭된 상기 드레인 필드 종결 수단을 포함하는 단채널 페르미-전계 효과 트랜지스터는 페르미-전계 효과 트랜지스터와 유사하게 여전히 채널 내의 낮은 수직 전계를 허용하면서 과도한 드레인 유기 배리어 강하를 막는다. 게다가, 상기 바이날-전계 효과 트랜지스터는 더 높은 캐리어 이동도를 허용하며, 동시에 소스 및 드레인 접합 커패시턴스의 큰 감소를 야기한다.
상기 드레인 필드 종결 수단은 소스 및 드레인 영역 사이에 있고 기판 표면 하부에서 소스 영역으로부터 드레인 영역까지 뻗어 있는 매몰 반대 도핑층(buried contra-doped layer)에 의해 구현되는 것이 바람직하다. 특히, 바이날-전계 효과 트랜지스터는 제1 도전성 타입의 반도체 기판과 상기 기판 내의 표면에 있는 제2 도전성 타입의 터브 영역을 포함한다. 제2 도전성 타입의 소정 거리 이격된 소스 및 드레인 영역은 기판 표면의 상기 터브 영역내에 포함된다. 제1 도전성 타입의 매몰 드레인 필드 종결 영역이 또한 상기 터브 영역 내에 포함된다. 상기 매몰 드레인 필드 종결 영역은 소스 영역으로부터 드레인 영역까지 기판 표면 하부에 뻗어 있다. 게이트 절연막, 소스, 드레인 및 게이트 전극이 또한 포함된다. 따라서, 바이날-전계 효과 트랜지스터는 드레인 바이어스가 소스 영역으로부터 터브 영역으로 캐리어들이 주입되도록 야기하는 것을 방지하는 반대 도핑된 매몰 드레인 필드 종결 영역을 갖는 페르미-전계 효과 트랜지스터로 간주될 수 있다.
채널 길이 및 집적회로 전계 효과 트랜지스터의 집적 밀도가 계속하여 증가함에 따라, 트랜지스터들의 동작 전압이 또한 계속적으로 감소하고 있다. 이러한 감소는 휴대용 퍼스널 컴퓨터(laptop computer), 이동전화(cellular telephone), 개인용 디지탈 보조장치(personal digital assistants)와 같은 이동가능한 전자 소자에 집적회로의 사용을 증가시키는 동기가 된다. 전계 효과 트랜지스터의 동작 전압이 감소함에 따라, 일반적으로 문턱 전압을 낮추는 것이 바람직하다.
따라서, 낮은 전압 동작을 위한 단채널 페르미-전계 효과 트랜지스터를 공급하기 위하여, 문턱 전압을 예를 들면, 0.5 볼트 정도 또는 그 이하로 감소시키는 것이 바람직하다. 그러나, 문턱 전압에서의 이러한 감소는 페르미-전계 효과 트랜지스터의 다른 영역의 성능을 떨어뜨려서는 안 된다. 예를 들면, 문턱 전압의 감소는 페르미-전계 효과 트랜지스터의 누설 전류를 과도하게 증가시켜서는 안 되며, 또는 페르미-전계 효과 트랜지스터의 포화 전류를 과도하게 감소시켜서는 안 된다.
높은 포화 전류 및 낮은 누설 전류를 유지하는 반면 낮은 문턱 전압 동작 및 단채널을 공급할 수 있는 페르미-전계 효과 트랜지스터는 본 발명의 양수인에게 양도된 발명의 명칭이 "금속 게이트 페르미-문턱 전계 효과 트랜지스터(Metal Gate Fermi-Threshold Field Effect Transistors)"인 본 발명의 공동발명자 Michael W. Dennen과 William R. Richards, Jr.의 미합중국 특허출원 제08/938,213호에 개시되어 있으며, 상기 발명에 개시된 내용은 본 발명의 참고문헌으로 결합된다. 금속 게이트를 포함하는 페르미-문턱 전계 효과 트랜지스터가 개시되어 있다. 반대 도핑된 폴리실리콘 게이트는 게이트 절연막 상에 바로 사용되지는 않는다. 상기 금속 게이트는 페르미-전계 효과 트랜지스터의 다른 바람직한 특성들을 떨어뜨림이 없이 상기 페르미-전계 효과 트랜지스터의 문턱 전압을 낮출 수 있다.
Vol.004, No.133(E-126), 1980년 9월 18일(1980-09-18)의 일본의 특허 요약서 및 1980년 7월 2일(1980-07-02)의 JP 55 087483 A(Fujitsu Ltd.)는 소스로부터 드레인까지 순차적으로 채널의 낮은 저항을 갖는 포화를 방해함으로써 큰 드레인 전류를 출력할 수 있는 MIS-타입의 반도체 소자에 관하여 개시하고 있다.
Vol.003, No.150(E-158), 1979년 12월 11일(1979-12-11)의 일본의 특허 요약서 및 1979년 10월 8일(1979-10-08)의 JP 54 129982 A(Fujitsu Ltd.)는 절연막을 통해 게이트 전극을 소스와 중첩시키는 n-타입 채널층으로 게이트 전극을 공급함으로써, 그리고 게이트 전극 및 채널층의 형성된 공핍층의 두께보다 얇은 채널층의 두께를 형성함으로써 고속도 및 고유전 강도를 얻는 반도체 소자에 관하여 개시하고 있다.
최근의 전자 소자들에서, 전계 효과 트랜지스터는 흔히 높은 전압 및/또는 고주파용으로 자주 사용되고 있다. 예를 들면, 전계 효과 트랜지스터는 흔히 높은 전압 및/또는 고주파 동작이 바람직한 휴대 전화(cellular radiotelephone)의 트랜스시버(transceiver) 부분에 사용되고 있다. 높은 이동도, 높은 포화 전류, 낮은 누설 전류 및/또는 다른 바람직한 특성들을 갖는 페르미-전계 효과 트랜지스터는 높은 전압 및/또는 고주파 동작을 위한 바람직한 후보자가 될 것이다.
본 발명의 목적은 고전압 및/또는 고주파 동작을 위해 사용될 수 있는 페르미-문턱 전계 효과 트랜지스터(Fermi-FETs)를 제공하는 것이다.
본 발명에 따라, 상기 목적 및 다른 목적들은 오프셋 드레인 페르미-문턱 전계 효과 트랜지스터에 의해 제공된다. 상기 오프셋 드레인 페르미-전계 효과 트랜지스터는 드레인 영역 및 페르미-전계 효과 트랜지스터 채널 사이에 상기 채널 내에서 상기 페르미-전계 효과 트랜지스터의 잇점을 유지하면서 상기 페르미-전계 효과 트랜지스터의 고전압 및/또는 고주파 동작을 개선할 수 있는 드리프트 영역을 도입할 수 있다. 상기 드리프트 영역은 상기 드레인 영역과 동일한 도전성 타입으로 도핑되는 것이 바람직하고, 상기 드레인 영역보다는 낮은 도핑 농도로, 그러나 상기 채널 영역보다는 높은 도핑 농도로 도핑되는 것이 바람직하다.
특히, 본 발명에 따른 페르미-문턱 전계 효과 트랜지스터(페르미-전계 효과 트랜지스터)는 집적회로 기판 내의 소정 거리 이격된 소스 및 드레인 영역과, 상기 집적회로 기판 내에 형성되고, 상기 소정 거리 이격된 소스 및 드레인 영역 사이에 있는 페르미-전계 효과 트랜지스터 채널을 포함한다. 게이트 절연막은 상기 집적회로 기판 상에 형성되고, 상기 소정 거리 이격된 소스 및 드레인 영역 사이에 형성되며, 게이트 전극이 상기 게이트 절연막 상에 형성되어 있다. 상기 게이트 전극은 상기 드레인 영역보다는 상기 소스 영역에 더 가깝다. 다르게 표현한다면, 상기 드레인 영역은 상기 소스 영역보다는 상기 게이트 전극으로부터 더 멀리 떨어져 있다. 또 다른 방법으로 표현한다면, 상기 게이트 전극은 제1 및 제2 단부를 포함하고, 상기 소스 영역은 상기 게이트 전극의 제1 단부에 인접하고, 상기 드레인 영역은 상기 게이트 전극의 제2 단부로부터 측방향으로 소정 거리 이격되어 있다. 상기 소스 영역은 상기 게이트 전극의 제1 단부로부터 측방향으로 제1 거리 만큼 이격되어 있는 것이 바람직하고, 상기 드레인 영역은 상기 게이트 전극의 제2 단부로부터 측방향으로 상기 제1 거리보다 큰 제2 거리 만큼 이격되어 있다.
오프셋 드레인 페르미-전계 효과 트랜지스터는 본래의 페르미-전계 효과 트랜지스터, 터브-페르미 전계 효과 트랜지스터, 고전류 페르미-전계 효과 트랜지스터, 윤곽된-터브 페르미 전계 효과 트랜지스터, 단채널 페르미-전계 효과 트랜지스터, 바이날-전계 효과 트랜지스터, 금속 게이트 페르미-전계 효과 트랜지스터 또는 페르미-전계 효과 트랜지스터의 다른 실시예들로서 구현될 수 있다. 게이트로부터 드레인을 제거함으로써, 드리프트 영역은 높은 드레인 필드을 흡수하기 위하여 만들어질 수 있고, 따라서 종래의 고전압 및/또는 고주파 전계 효과 트랜지스터와 비교하여 강화된 성능을 갖는 고전압 및/또는 고주파 페르미-전계 효과 트랜지스터를 제공할 수 있다.
도 1은 미합중국 특허 제5,374,836호에 따른 N-채널 고전류 페르미-전계 효과 트랜지스터를 도시한 단면도이다.
도 2a는 미합중국 특허 제5,374,836호에 따른 단채널의 낮은 누설 전류 페르미-전계 효과 트랜지스터의 제1 실시예를 도시한 단면도이다.
도 2b는 미합중국 특허 제5,374,836호에 따른 단채널의 낮은 누설 전류 페르미-전계 효과 트랜지스터의 제2 실시예를 도시한 단면도이다.
도 3은 미합중국 특허 제5,543,654호에 따른 N-채널의 윤곽된-터브 페르미-전계 효과 트랜지스터를 도시한 단면도이다.
도 4는 미합중국 특허 제5,543,654호에 따른 N-채널의 단채널 페르미-전계 효과 트랜지스터를 도시한 단면도이다.
도 5는 출원번호 제08/505,085호에 따른 N-채널의 단채널 페르미-전계 효과 트랜지스터의 제2 실시예를 도시한 단면도이다.
도 6은 미합중국 특허 제5,698,884호에 따른 바이날-전계 효과 트랜지스터의 제1 실시예를 도시한 단면도이다.
도 7은 미합중국 특허 제5,698,884호에 따른 바이날-전계 효과 트랜지스터의 제2 실시예를 도시한 단면도이다.
도 8은 출원번호 제08/938,213호에 따른 금속 게이트 페르미-전계 효과 트랜지스터의 실시예를 도시한 단면도이다.
도 9는 본 발명에 따른 오프셋 드레인 페르미-전계 효과 트랜지스터의 제1 실시예를 도시한 단면도이다.
도 10은 본 발명에 따른 오프셋 드레인 페르미-전계 효과 트랜지스터의 제2 실시예를 도시한 단면도이다.
도 11 내지 도 26은 본 발명에 따른 오프셋 드레인 페르미-전계 효과 트랜지스터에 대한 시뮬레이션 결과를 도시한 그래프들이다.
이하에서 본 발명은 본 발명의 바람직한 실시예들을 보여주는 도면들을 참조하여 더욱 상세하게 설명될 것이다. 그러나, 본 발명은 많은 다른 형태로 구현될 수 있으며, 여기에 나타낸 실시예에 한정되는 것으로 해석되어져서는 아니된다; 더구나, 이들 실시예들은 본 발명을 보다 충분하고 완벽하게 설명하기 위하여 제공되는 것이며, 당해 기술분야에서 통상의 지식을 가진 자에게 본 발명의 범위를 충분히 전달하기 위하여 제공되는 것이다. 도면에서, 층 및 영역들의 두께는 명확하게 하기 위하여 과장되어 있다. 같은 번호는 같은 부재를 말한다. 층, 영역 또는 기판과 같은 부재가 다른 부재 "상부에" 있다라고 할 때, 다른 부재 바로 상부에 바로 있을 수 있고 또는 중간 부재가 또한 존재할 수 있다. 반대로, 부재가 다른 부재 "바로 상부에" 있다라고 할 때, 중간 부재는 존재하지 않는다.
본 발명의 오프셋(offset) 드레인 페르미-문턱 전계 효과 트랜지스터를 설명하기 전에, 미합중국 특허 제5,194,923호 및 제3,369,295호("낮은 커패시턴스 페르미-전계 효과 트랜지스터" 또는 "터브-전계 효과 트랜지스터"라 명칭된)의 감소된 게이트 및 확산 커패시턴스를 갖는 페르미-문턱 전계 효과 트랜지스터가 미합중국 특허 제5,374,836호의 고전류 페르미-문턱 전계 효과 트랜지스터로서 설명될 것이다. 미합중국 특허 제5,543,654호에 따른 윤곽된-터브 페르미-전계 효과 트랜지스터가 또한 설명될 것이다. 미합중국 출원번호 제08/505,085호의 단채널 페르미-전계 효과 트랜지스터도 또한 설명될 것이다. 미합중국 특허 제5,698,884호의 바이날-전계 효과 트랜지스터도 또한 설명될 것이다. 미합중국 특허출원번호 제08/938,213호의 금속 게이트 페르미-전계 효과 트랜지스터도 또한 설명될 것이다. 좀더 완벽한 설명이 이들 특허 및 출원에서 발견될 것이며, 상기 문헌들에 개시된 내용들은 본 발명의 참고문헌으로 결합된다. 본 발명에 따른 오프셋 드레인 페르미-전계 효과 트랜지스터는 그 다음에 기술될 것이다.
감소된 게이트 및 확산 커패시턴스를 갖는 페르미-전계 효과 트랜지스터
다음은 페르미-터브를 포함하는 낮은 커패시턴스 페르미-전계 효과 트랜지스터를 요약한 것이다. 추가적인 상세한 내용들은 미합중국 특허 제5,194,923호 및 제5,369,295호에서 발견될 것이다.
종래의 MOSFET 소자는 캐리어 전도를 지지하기 위하여 반도체 표면에 형성된 반전층을 필요로 한다. 상기 반전층의 깊이는 전형적으로는 100Å 이하이다. 이러한 환경하에서, 게이트 커패시턴스는 본질적으로 게이트 절연막의 유전율(permittivity)을 게이트 절연막의 두께로 나눈 것이다. 즉, 채널 전하는 표면에 매우 근접해 있으므로 기판의 절연 특성의 효과가 게이트 커패시턴스을 결정하는데 있어서 중요하다.
도전성 캐리어들이 게이트 하부의 채널 영역 내에 한정된다면, 게이트 커패 시턴스는 낮아질 수 있는데, 여기서 채널 전하의 평균 깊이는 게이트 커패시턴스를 계산하기 위하여 기판의 유전율의 산입을 필요로 한다. 일반적으로, 낮은 커패시턴스 페르미-전계 효과 트랜지스터의 게이트 커패시턴스는 다음 식에 의해 설명된다.
Figure 112001011202270-pct00001
여기서, Yf는 페르미 채널이라 불리는 전도성 채널의 깊이이고, εs는 기판의 유전율이며, β는 표면 하부의 페르미 채널 내에서 흐르는 전하의 평균 깊이를 결정하는 팩터이다. β는 소스로부터 채널로 주입된 캐리어의 깊이 의존 프로파일에 의존한다. 낮은 커패시턴스 페르미-전계 효과 트랜지스터에 대하여, β는 대략 2 정도이다. Tox는 게이트 산화막의 두께이고, εi는 게이트 산화막의 유전율이다.
상기 낮은 커패시턴스 페르미-전계 효과 트랜지스터는 기판 도전성 타입에 반대되는 도전성 타입과 드레인 및 소스 영역과는 동일한 도전성 타입을 갖는 소정 깊이의 페르미-터브 영역을 포함한다. 상기 페르미-터브는 기판 표면으로부터 소정 깊이 만큼 아래로 뻗어 있고, 드레인 및 소스 확산은 상기 페르미-터브 경계 내의 페르미-터브 영역에 형성된다. 바람직한 페르미-터브 깊이는 페르미 채널 깊이 Yf 및 공핍 깊이 Y0의 총합이다. 소정 깊이 Yf 및 폭 Z를 갖는 페르미 채널 영역은 소스 및 드레인 확산 사이에 뻗어 있다. 상기 페르미 채널의 전도성은 게이트 전극에 가해진 전압에 의해 조절된다.
게이트 커패시턴스는 주로 페르미 채널의 깊이 및 상기 페르미 채널 내의 캐리어 분포에 의해 결정되며, 게이트 산화막의 두께에 대하여 비교적 독립적이다. 상기 확산 커패시턴스는 [페르미-터브의 깊이와 기판 내의 공핍 깊이 Y0의 합]과 확산의 깊이 Xd 사이의 차에 역으로 의존한다. 상기 확산 깊이는 페르미-터브의 깊이 YT보다 작은 것이 바람직하다. 페르미-터브 영역에 대한 도펀트 농도는 페르미 채널의 깊이가 MOSFET 내의 반전층 깊이의 3배 이상이 되도록 선택되는 것이 바람직하다.
따라서, 낮은 커패시턴스 페르미-전계 효과 트랜지스터는 제1 표면을 갖는 제1 도전성 타입의 반도체 기판, 상기 제1 표면에 있는 기판 내의 제2 도전성 타입의 페르미-터브 영역, 상기 제1 표면에 있는 페르미-터브 영역 내의 제2 도전성 타입의 소정 거리 이격된 소스 및 드레인 영역, 및 소정 거리 이격된 소스 및 드레인 영역 사이의 제1 표면에 있는 페르미-터브 영역 내의 제2 도전성 타입의 채널을 포함한다. 상기 채널은 상기 제1 표면으로부터 소정의 제1 깊이(Yf) 만큼 뻗어 있고, 상기 터브는 채널로부터 소정의 제2 깊이(Y0) 만큼 뻗어 있다. 게이트 절연막은 소정 거리 이격된 소스 및 드레인 영역 사이의 제1 표면에 있는 기판 상에 제공된다. 소스, 드레인 및 게이트 전극은 소스 및 드레인 영역과 게이트 절연막에 각각 전기적으로 접촉하도록 제공된다.
적어도 소정의 제1 및 제2 깊이는 게이트에 전계 효과 트랜지스터의 문턱 전압을 가할 때 제1 깊이에 있는 제1 표면에 수직한 0의 정적 전계를 만들기 위하여 선택된다. 상기 소정의 제1 및 제2 깊이는 또한 제2 도전성 타입의 캐리어들이 소스로부터 드레인까지 채널 내에서 흐르도록 선택되며, 전계 효과 트랜지스터의 문턱 전압 이상으로 게이트 전극에 전압을 가할 때 소정의 제1 깊이로부터 제1 표면을 향하여 뻗어 있다. 상기 캐리어들은 페르미-터브 영역 내의 반전층을 만들어냄이 없이 제1 표면 하부에서 소스로부터 드레인 영역으로 흐른다. 상기 소정의 제1 및 제2 깊이는 또한 게이트 절연막에 인접한 기판 표면에서 기판 콘택과 기판 사이 및 폴리실리콘 게이트 전극과 게이트 전극 사이의 전압의 합과 같거나 반대되는 전압을 만들어내기 위하여 선택된다.
기판이 도핑 밀도 Ns로 도핑되고, 켈빈(Kelvin) 온도 T에서 고유 캐리어 농도 ni와 유전율 εs를 가질 때, 전계 효과 트랜지스터는 상기 기판과 전기적으로 접촉하기 위한 기판 콘택을 포함하며, 상기 채널은 기판의 표면으로부터 소정의 제1 깊이 Yf 만큼 뻗어 있고, 페르미-터브 영역은 채널로부터 소정의 제2 깊이 Y0 만큼 뻗어 있으며, 페르미-터브 영역은 Ns의 α배인 도핑 밀도로 도핑되어 있고, 게이트 전극은 도핑 밀도 Np로 도핑되어 있는 제1 도전성 타입의 폴리실리콘층을 포함하며, 상기 소정의 제1 깊이(Yf)는 다음 식과 같다.
Figure 112001011202270-pct00002
여기서, q는 1.6×10-19 쿨롱(coulombs)이고, K는 1.38×10-23 Joules/°Kelvin이다. 소정의 제2 깊이는 다음 식과 같다.
Figure 112001011202270-pct00003
여기서, Øs는 2Øf+kT/qLn(α)와 같고, Øf는 반도체 기판의 페르미 포텐샬이다.
고전류 페르미-전계 효과 트랜지스터 구조
도 1을 참조하여, 미합중국 특허 제5,374,836호에 따른 N-채널 고전류 페르미-전계 효과 트랜지스터를 설명한다. P-채널 페르미-전계 효과 트랜지스터는 N 및 P 영역의 전도성을 바꿈으로써 얻어질 수 있다는 것은 당해 기술 분야에서 통상의 지식을 가진 자는 이해될 것이다.
도 1에 도시된 바와 같이, 고전류 페르미-전계 효과 트랜지스터(20)는 기판 표면(21a)을 포함하는 제1 도전성 타입, 여기서는 P-타입을 갖는 반도체 기판(21) 내에 제조된다. 제2 도전성 타입, 여기서는 N-타입의 페르미-터브 영역(22)은 표면(21a)에 있는 기판(21) 내에 형성된다. 각각 제2 도전성 타입, 여기서는 N-타입의 소정 거리 이격된 소스 및 드레인 영역(23, 24)은 표면(21a)에 있는 페르미-터브 영역(22) 내에 형성된다. 소스 및 드레인 영역은 표면(21a)에 있는 트렌치 내에도 또한 형성될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자는 이 해될 것이다.
게이트 절연막(26)은 소정 거리 이격된 소스 및 드레인 영역(23, 24) 사이의 표면(21a)에 있는 기판(21) 상에 형성된다. 당해 기술분야에서 통상의 지식을 가진 자에게 잘 알려진 바와 같이, 상기 게이트 절연막은 전형적으로는 실리콘 이산화막(silicon dioxide)이다. 그러나, 실리콘 질화막 및 다른 절연막도 사용될 수 있다.
게이트 전극은 기판(21)에 반대되게 게이트 절연막(26) 상에 형성된다. 상기 게이트 전극은 제1 도전성 타입, 여기서는 P-타입의 다결정 실리콘(폴리실리콘) 게이트 전극층(28)을 포함하는 것이 바람직하다. 도전성 게이트 전극층, 전형적으로는 금속 게이트 전극층(29)은 게이트 절연막(26)에 반대되게 폴리실리콘 게이트 전극(28) 상에 형성된다. 전형적으로 금속인 소스 전극(31) 및 드레인 전극(32)은 각각 소스 영역(23) 및 드레인 영역(24) 상에 형성된다.
제1 도전성 타입, 여기서는 P-타입의 기판 콘택(33)은 보이는 페르미-터브(22)의 내부 또는 터브(22) 외부의 기판 내에 형성된다. 도시된 바와 같이, 기판 콘택(33)은 제1 도전성 타입, 여기서는 P-타입으로 도핑되고, 상대적으로 충분히 도핑된 영역(33a) 및 상대적으로 미약하게 도핑된 영역(33b)을 포함한다. 기판 전극(34)은 상기 기판과 전기적 접촉을 이룬다.
상기 구조는 지금까지 미합중국 특허 제5,194,923호 및 제5,369,295호의 낮은 커패시턴스 페르미-전계 효과 트랜지스터 구조에 상응하는 도 1과 관련하여 설명하였다. 이들 출원에서 이미 설명한 바와 같이, 채널(36)은 소스 및 드레인 영역(23, 24) 사이에 형성된다. 도 1에서 Yf로 표시된 표면(21a)으로부터의 채널의 깊이, 기판의 도핑 레벨을 따라 도 1에서 Y0로 표시된 채널의 바닥으로부터 페르미-터브(22)의 바닥까지의 깊이, 터브 영역(22) 및 폴리실리콘 게이트 전극(28)은 앞의 수학식 (2) 및 (3)의 관계를 사용하여 고성능, 낮은 커패시턴스의 전계 효과 트랜지스터를 공급하기 위하여 선택된다.
여전히 도 1을 참조하면, 제2 도전성 타입, 여기서는 N-타입의 소스 주입 영역(37a)은 소스 영역(23)에 접하면서 그리고 드레인 영역을 향하면서 공급된다. 상기 소스 주입 영역은 캐리어들이 채널(36)로 주입되는 깊이를 조절함으로써 고전류의 페르미-전계 효과 트랜지스터를 제공한다. 소스 주입 영역(37a)은 소스 영역(23) 및 드레인 영역(24) 사이에만 뻗어 있다. 소스 주입 영역은 도 1에 도시된 바와 같이, 소스 주입 터브 영역(37)을 형성하기 위하여 소스 영역(23)을 둘러싸는 것이 바람직하다. 소스 영역(23)은 측면 및 바닥 표면에서 소스 주입 터브 영역(37)에 의해 완전히 둘러싸여 있을 수 있다. 혹은, 소스 영역(23)은 측면에서 소스 주입 터브 영역(37)에 의해 둘러싸여 있을 수 있으나, 바닥에서 소스 주입 터브 영역(37)을 통해 돌출될 수 있다. 혹은, 소스 주입 영역(37a)은 페르미-터브(22) 및 기판(21) 사이의 접합까지 기판(21)으로 뻗쳐 있을 수 있다. 드레인 주입 영역(38a), 바람직하게는 드레인 영역(24)을 둘러싸는 드레인 주입 터브 영역(38)이 또한 제공되는 것이 바람직하다.
소스 주입 영역(37a) 및 드레인 주입 영역(38a) 또는 소스 주입 터브 영역(37) 및 드레인 주입 터브 영역(38)은 페르미-터브(22)의 상대적으로 낮은 도핑 레벨 및 소스(23) 및 드레인(24)의 상대적으로 높은 도핑 레벨의 중간인 도핑 레벨로 제2 도전성 타입, 여기서는 N-타입으로 도핑되는 것이 바람직하다. 따라서, 도 1에 도시된 바와 같이, 페르미-터브(22)는 N으로 표시되어 있고, 소스 및 드레인 주입 터브 영역(37, 38)은 N+로 표시되어 있으며, 소스 및 드레인 영역(23, 24)은 N++로 표시되어 있다. 따라서, 단일접합 트랜지스터가 형성되게 된다.
고전류 페르미-전계 효과 트랜지스터는 종래의 전계 효과 트랜지스터 상태의 4배 정도의 구동 전류를 제공한다. 게이트 커패시턴스는 종래의 전계 효과 트랜지스터 소자의 절반 정도이다. 소스 주입 터브 영역(37)의 도핑 농도는 채널 영역(36)으로 주입된 캐리어들의 전형적으로는 1000Å 정도인 깊이를 조절한다. 소스 주입 터브 영역(37)의 도핑 농도는 전형적으로는 2E18이고, 적어도 주입된 다수 캐리어들의 원하는 최대 깊이 보다는 큰 깊이를 갖는 것이 바람직하다. 혹은, 아래에서 설명한 바와 같이, 문턱 이하의 누설 전류(subthreshold leakage current)를 최소화하기 위하여 페르미-터브 영역(22) 만큼 깊이 뻗어 있다. 채널(36)로 주입된 캐리어 농도는 드레인과 마주보는 소스 주입 영역(37a)의 도핑 농도를 초과할 수 없다는 것이 보여질 것이다. 드레인과 마주보는 소스 주입 영역(37a) 부분의 폭은 전형적으로는 0.05∼0.15㎛ 정도의 범위에 있다. 소스 및 드레인 영역(23, 24)의 도핑 농도는 각각 전형적으로는 1E19 또는 그 이상이다. 페르미-터브(22)의 깊이 YT=(Yf+Y0)는 대략 1.8E16 정도의 도핑 농도를 갖는 2200Å 정도이다.
도 1에 도시된 바와 같이, 고전류 페르미-전계 효과 트랜지스터(20)는 또한 인접하는 소스 주입 영역(37a)으로부터 인접하는 폴리실리콘 게이트 전극(28)까지 뻗어 있는 기판 표면(21a) 상의 게이트 측벽 스페이서(41)를 포함한다. 게이트 측벽 스페이서(41)는 또한 인접하는 드레인 주입 영역(38a)으로부터 인접하는 폴리실리콘 게이트 전극(28)까지 뻗어 있는 것이 바람직하다. 특히, 도 1에 도시된 바와 같이, 게이트 측벽 스페이서(41)는 폴리실리콘 게이트 전극 측벽(28a)으로부터 뻗어 있고, 소스 및 드레인 주입 영역(37a, 38a) 각각의 상부에 놓여있다. 바람직하게는, 게이트 측벽 스페이서(41)는 폴리실리콘 게이트 전극(28)을 둘러싸고 있다. 또한 바람직하게는, 아래에서 상세하게 설명하는 바와 같이, 게이트 절연막(26)은 기판 표면(21a)에 소스 주입 영역(37a) 및 드레인 주입 영역(38a)에 까지 뻗어 있고, 게이트 측벽 스페이서(41)도 또한 소스 주입 영역(37) 및 드레인 주입 영역(38)에 까지 뻗어 있다.
게이트 측벽 스페이서(41)는 페르미-전계 효과 트랜지스터(20)의 핀치-오프(pinch-off) 전압을 낮추며, 아래에서 상세하게 설명될 방식으로 포화 전류를 증가시킨다. 바람직하게는, 상기 게이트 측벽 스페이서는 게이트 절연막(26)의 유전율보다 큰 유전율을 갖는 절연체이다. 따라서, 예를 들면, 게이트 절연막(26)이 실리콘 이산화막이라면, 상기 게이트 측벽 스페이서는 실리콘 질화막인 것이 바람직하다. 게이트 절연막(26)이 실리콘 질화막이라면, 상기 게이트 측벽 스페이서는 실리콘 질화막보다 큰 유전율을 갖는 절연막인 것이 바람직하다.
도 1에 도시된 바와 같이, 게이트 측벽 스페이서(41)는 또한 소스 및 드레인 영역(23, 24) 각각에 까지 뻗어 있고, 소스 및 드레인 전극(31, 32) 각각은 상기 게이트 측벽 스페이서 영역의 연장선에 형성될 수 있다. 종래의 필드 산화막 또는 다른 절연막(42) 영역은 소스, 드레인 및 기판 콘택을 분리한다. 게이트 측벽 스페이서(41)의 외부 표면(41a)은 단면도에서 굴곡되어 도시되어 있지만, 삼각 단면을 만들기 위한 선형 외부 표면 또는 직사각형 단면을 만들기 위한 직각 외부 표면과 같은 다른 형태도 사용될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자라면 이해될 것이다.
낮은 누설 전류 페르미-문턱 전계 효과 트랜지스터
도 2a 및 도 2b를 참조하면, 미합중국 특허 제5,374,836호에 따른 단채널을 갖지만 낮은 누설 전류를 만드는 페르미-전계 효과 트랜지스터가 설명될 것이다. 이러한 소자들은 이하에서 "낮은 누설전류 페르미-전계 효과 트랜지스터"라 칭할 것이다. 도 2a의 낮은 누설 전류 페르미-전계 효과 트랜지스터(50)는 기판에 비하여 고농도로 도핑된 제1 도전성 타입, 여기서는 P 도전성 타입의 바닥 누설 전류 조절 영역(51)을 포함한다. 따라서, 도 2a에서 P+로 표시되어 있다. 도 2b의 낮은 누설 전류 페르미-전계 효과 트랜지스터(60)는 바람직하게는 페르미-터브(22)의 깊이까지 뻗어 있는 연장된 소스 및 드레인 주입 영역(37a, 38a)을 포함한다.
도 2a를 참조하면, 바닥 누설 전류 조절 영역(51)은 소스및 드레인 영역(23, 24)의 마주보는 단부의 연장부 사이로부터 기판(21)을 가로질러 뻗어 있고, 페르미-터브(22) 깊이의 상부로부터 상기 페르미-터브의 깊이의 하부까지 기판으로 뻗어 있다. 바람직하게는, 페르미-채널(36)과 일직선이 되어 아래에 위치된다. 앞 서 상술한 수학식들과 일치되게, 페르미-채널(36)로부터 바닥 누설 전류 조절 영역(51)의 상부까지의 깊이는 Y0로 나타내었다. 도 2a의 페르미-전계 효과 트랜지스터의 나머지는 단채널이 설명된 것을 제외하고는 도1에 도시된 것과 동일하다. 주입 영역(37a, 38a) 및/또는 주입 터브(37, 38)는 도 2a 소자의 고전류 특성이 없는 낮은 누설 전류 낮은 커패시턴스의 단채널 페르미-전계 효과 트랜지스터를 제공하기 위하여 게이트 측벽 스페이서 영역(41)과 같이 생략될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자라면 이해될 것이다.
바닥 누설 전류 조절 영역(51)은 단채널 페르미 전계 효과 트랜지스터, 즉 대략 0.5㎛ 또는 그 이하의 채널 길이를 갖는 전계 효과 트랜지스터에서 드레인 유기 주입을 최소화하는 반면에, 낮은 확산 공핍 커패시턴스를 유지한다. 예를 들면, 5 볼트에서, 3E-13A 또는 그 이하의 누설 전류가 유지된다.
상기 바닥 누설 전류 조절 영역은 수학식 (2) 및 (3)을 사용하여 나타낼 수 있는데, 여기서 Y0는 도 2a 및 도 2b에 도시된 바와 같이 채널부터 바닥 누설 전류 조절 영역의 상부까지의 깊이이다. 팩터 α는 바닥 누설 전류 조절 영역(51)의 P+ 도핑과 페르미-터브(22)의 N 도핑 사이의 비율이다. α는 바닥 누설 조절 영역 내에서, 즉 게이트 하부에서 0.15 정도로 맞춰지는 것이 바람직하다. 소스 및 드레인 영역(23, 24) 하부에서, α는 확산 공핍 커패시턴스를 최소화하기 위하여 1.0 정도로 맞춰진다. 즉, 기판(21) 및 페르미-터브(22)의 도핑 농도는 소스 및 드레인 하부의 영역에서와 거의 동일하다. 따라서, 앞서 설명한 디자인 파라메타를 위해, 그 리고 0.5 마이크론의 채널 폭을 위하여, 바닥 누설 조절 영역(51)의 도핑 농도는 대략 5E17이고, 5 볼트의 드레인 또는 소스 확산 포텐샬이 주어진 터브-접합 영역에서 부분 공핍을 지지할 만큼 충분히 깊다.
도 2b를 참조하면, 바닥 누설 조절을 위한 대안적 설계는 소스 주입 영역(37a) 및 드레인 주입 영역(38a)의 깊이, 바람직하게는 페르미-터브의 깊이(Yf+Y0)까지 뻗어 있는 것이다. 도 2b에 도시된 바와 같이, 전체의 소스 주입 터브(37) 및 드레인 주입 터브(38)의 깊이는 바람직하게는 상기 페르미-터브의 깊이까지 연장되는 것이다. 주입 터브(37, 38)의 바닥과 페르미-터브(22)의 바닥 사이의 이격 거리는 채널 길이의 절반보다 작은 것이 바람직하고, 바람직하게는 0에 근접한다. 이러한 조건들하에서, 주입 터브(37, 38)는 1.5E18/㎤ 정도의 도핑 농도를 갖는다. 기판 콘택 영역(33b)의 깊이는 또한 페르미-터브 깊이에 근접하게 연장되는 것이 바람직하다. 도 2b의 페르미-전계 효과 트랜지스터(60)의 나머지는 단채널이 설명된 것을 제외하고는 도 1에 도시된 것과 동일하다.
윤곽된-터브 페르미-문턱 전계 효과 트랜지스터
도 3을 참조하여, 미합중국 특허 제5,543,654호에 따른 N-채널 윤곽된-터브 페르미-전계 효과 트랜지스터를 설명한다. P-채널 페르미-전계 효과 트랜지스터는 N 및 P 영역의 도전성을 반대로 함으로써 얻을 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자라면 이해될 것이다. 도 3에 도시된 바와 같이, 균일한 터브 깊이를 갖는 도 1의 터브(22)보다는 윤곽된-터브(22')가 존재하는 것을 제외하고는 윤곽된-터브 페르미-전계 효과 트랜지스터(20')는 도 1의 고전류 페르미-전계 효과 트랜지스터(20)와 동일하다. 주입 터브 및 주입 영역은 존재하고 있지만, 도시되어 있지는 않다.
여전히 도 3을 참조하면, 윤곽된-터브(22')는 기판 표면(21a)으로부터 소정 거리 이격된 소스 및 드레인 영역(23, 24) 중 적어도 하나의 하부에까지 소정의 제1 깊이 Y1을 갖는다. 윤곽된-터브(22')는 기판 표면(21a)으로부터 채널 영역(36) 하부까지 소정의 제2 깊이 Y2를 갖는다. 본 발명에 따라, Y2는 윤곽된-터브(22')를 만들기 위하여 Y1과는 다르며, 바람직하게는 Y1 보다는 작다. 달리 표현하면, 터브(22')와 기판(21) 사이의 접합은 소스/드레인 확산 커패시턴스를 감소시켜 윤곽된-터브 페르미-트랜지스터가 낮은 전압에서 동작할 수 있도록 하기 위하여 채널 하부의 터브-전계 효과 트랜지스터 표준에 의해 나타낸 위치와 관련하여, 아래방향으로 밀려, 소스 및 드레인 영역(23, 24)과 떨어져 있다. 터브(22')는 소스 영역(23) 또는 드레인 영역(24) 하부에서 비대칭 소자을 만들기 위하여 단지 윤곽되어 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자라면 이해될 것이다. 그러나, 터브가 소스(23) 및 드레인(24) 하부에 윤곽되어 있는 대칭 소자가 형성되는 것이 바람직하다.
소정의 제2 깊이 Y2는 미합중국 특허 제5,194,923호 및 제5,369,295호의 낮은 커패시턴스 표준에 기초하여 선택된다. 깊이 Yf 및 Y0를 결정하고, 소정의 제2 깊이 Y2를 함께 형성하는 이들 표준은 위에서 설명하였다.
소정의 제1 깊이(Y1)는 소정의 제2 깊이 Y2보다 더 크도록 선택된다. 바람직하게는, 0 볼트가 각각의 소스 콘택(31)과 드레인 콘택(32)에 가해질 때, 상기 소정의 제1 깊이는 또한 소정의 제1 깊이 Y1과 소스 및/또는 드레인 영역 사이의 터브 영역(22')을 공핍시키기 위하여 선택된다. 따라서, Yn으로 표시된 전체 영역은 0 소스 바이어스 또는 드레인 바이어스하에서 완전히 공핍되는 것이 바람직하다. 이러한 표준에 기초하여, Y1이 다음 식에 의해 결정된다.
Figure 112001011202270-pct00004
여기서, Nsub는 기판(21)의 도핑 농도이고, Ntub는 윤곽된-터브(22')의 도핑 농도이다.
단채널 페르미-전계 효과 트랜지스터
도 4를 참조하여, 출원번호 제08/505,085호에 따른 단채널 N-채널 페르미-전계 효과 트랜지스터(20")를 설명한다. P-채널 단채널 페르미-전계 효과 트랜지스터는 N 및 P 영역의 도전성을 반대로 함으로써 얻을 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자라면 이해될 것이다. 도 4에 도시된 바와 같이, 페르미-터브(22")는 기판 표면(21a)로부터 제1 깊이(Yf+Y0) 뻗어 있다. 소정 거리 이격된 소스 및 드레인 영역(23, 24)은 각각 영역 23a 및 24a로 보여지는 바와 같이, 상기 터브 영역 내에 위치한다. 그러나, 소스 및 드레인 영역(23, 24)은 각각 또한 기판 표면(21a)로부터 터브 깊이 상부까지 뻗어 있다. 또한, 소스 및 드레인 영역(23, 24)은 터브 영역 상부까지 기판 표면(21a)을 따라 측방향으로 뻗어 있다.
채널 깊이 Yf 및 채널로부터의 터브 깊이 Y0는 게이트 전극이 문턱 포텐샬에 있을 때 기판 표면부터 깊이 Yf까지 채널 내의 기판 표면에 수직한 정적 전계를 최소화하기 위하여 선택된다. 이미 설명한 바와 같이, 이들 깊이는 또한 반도체 기판(21)의 페르미 포텐샬의 2배인 전계 효과 트랜지스터에 대한 문턱 전압을 만들기 위하여 선택된다. 또한, 이들 깊이는 전계 효과 트랜지스터의 문턱 전압 이상으로 게이트 전극에 전압을 가할 때 깊이 Yf로부터 기판 표면(21a)을 향하여 뻗어 있는 채널 내에서 제2 도전성 타입의 캐리어들이 소스 영역으로부터 드레인 영역으로 흐로도록 선택된다. 캐리어들은 채널 내에서 반전층을 형성함이 없이 기판 표면 하부에서 소스 영역으로부터 드레인 영역으로 채널 내를 흐른다. 따라서, 최적은 아니지만, 도 4의 소자는 오프-상태(off-state) 게이트 커패시턴스의 상당한 감소를 갖는 전통적인 MOSFET 트랜지스터보다 더 높은 포화 전류를 만들 수 있다. 드레인 커패시턴스는 표준 MOSFET 소자에 비슷하게 된다.
도 4에서, 상기 소스 및 드레인 영역은 기판 표면(21a)에 직각인 깊이 방향으로, 그리고 기판 표면(21a)에 평행한 측방향으로 상기 터브 영역 상부에 뻗어 있다. 그러나, 기생 측벽 커패시턴스를 감소시키기 위하여, 터브(22")는 바람직하게는 소스 및 드레인 영역 상부에 측방향으로 뻗어 있어, 소스 및 드레인 영역은 단 지 깊이 방향으로 터브를 통하여 돌출되어 있다.
도 5를 참조하여, 출원번호 제08/505,085호에 따른 단채널 페르미-전계 효과 트랜지스터의 제2 실시예를 설명한다. 트랜지스터(20"')는 소스 및 드레인 연장 영역(23b, 24b)이 각각 채널로 뻗어 있는 소스 및 드레인 영역(23', 24') 각각에 인접한 기판 표면(21a)에 있는 기판(21) 내에 제공된다는 것을 제외하고는 도 4의 트랜지스터(20")와 동일하다.
도 5에 도시된 바와 같이, 소스 및 드레인 영역(23b, 24b)은 각각 소스 및 드레인 영역(23', 24')과 거의 동일한 도핑 농도로 과하게 도핑(N++)되어 있다. 연장부(23b, 24b)는 종래의 MOSFET 소자의 약하게 도핑된 드레인 구조처럼 약하게 도핑되어 있지 않다는 것이 이해될 것이다. 더구나, 소스 및 드레인 영역과 동일한 도핑 농도로 도핑되어 있고, 누설을 줄이고 포화 전류를 개선하기 위하여 실제로 높게 도핑되는 것이 바람직하다.
소스 및 드레인 연장 영역(23b, 24b)은 앞서 설명한 전하 공유 때문에 드레인 전압 감도를 감소시킨다. 불행하게도, 도 5의 소자는 일반적으로 도 1 및 도 2의 완전히 둘러싸인 소스 및 드레인 영역 만큼 낮은 커패시턴스를 나타내지 못한다. 소스/드레인 연장 영역(23b, 24b)의 치수를 보전하기 위하여, 소스 및 드레인 영역에 전형적으로 사용되던 가볍고 빠른 원소보다는 비소 또는 인듐과 같은 무겁고 느린 도펀트가 소스 및 드레인 연장 영역에 사용되는 것이 바람직하다.
드레인 필드 종결을 포함하는 단채널 페르미-전계 효과 트랜지스터
여기에서 바이날-전계 효과 트랜지스터라 명칭한 미합중국 특허 제5,698,884 호에 따른 드레인 필드 종결 영역을 포함하는 단채널 페르미-전계 효과 트랜지스터의 구조를 설명할 것이다. P-채널 바이날-전계 효과 트랜지스터는 N 및 P 영역의 도전성을 반대로 함으로써 얻을 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자라면 이해될 것이다.
도 6 및 도 7은 각각 바이날-전계 효과 트랜지스터의 제1 및 제2 실시예를 도시한 것이다. 도 6을 참조하면, 바이날-전계 효과 트랜지스터(60)는 제1 도전성 타입, 여기서는 P-타입의 반도체 기판(21)을 포함한다. 반도체 기판(21)은 기판 표면(21a)이 벌크 반도체 물질의 외부 표면이라기 보다는 에피택셜층의 외부 표면이 되도록 벌크(bulk) 반도체 물질 상에 형성된 하나 또는 그 이상의 에피택셜층을 포함한다.
여전히 도 6을 참조하면, 제2 도전성 타입(여기서는 N-타입)의 제1 터브 영역(62)은 표면(21a)에 있는 기판(21) 상에 형성되며, 기판 표면(21a)으로부터 제1 깊이 Y3 만큼 기판으로 뻗어 있다. 제1 도전성 타입, 여기서는 P-타입의 제2 터브 영역(64)은 제1 터브 영역(62) 내에 포함된다. 제2 터브 영역(64)은 기판 표면(21a)으로부터 제2 깊이 Y2 만큼 기판으로 뻗어 있고, 제2 깊이 Y2는 제1 깊이 Y3 보다 작다. 제1 터브 영역(62) 내의 제2 터브 영역(64)은 또한 제1 터브 영역(62) 상부에 측방향으로 뻗어 있다. 제2 터브 영역(64)은 아래에서 설명된 바와 같이 드레인 필드 종결(Drain Field Terminating;DFT) 영역을 형성한다. 제2 도전성 타입, 여기서는 N-타입의 제3 터브 영역(66)은 제2 터브 영역(64) 내에 포함 된다. 제3 터브 영역(66)은 기판 표면으로부터 제3 깊이 Y1 만큼 기판으로 뻗어 있고, 여기서 제3 깊이 Y1은 상기 제2 깊이보다 작다. 제3 터브(66)는 후술하는 바와 같이 에피택셜층으로 형성되는 것이 바람직하다.
여전히 도 6을 참조하면, 제2 도전성 타입(여기서는 N+)의 소정 거리 이격된 소스 및 드레인 영역(23, 24)은 각각 제1 터브 영역(62) 내에 형성되며, 기판 표면(21a)으로부터 제4 깊이 Y4 만큼 기판으로 뻗어 있다. 도 6에 도시된 바와 같이, 제4 깊이 Y4는 제3 깊이 Y1 보다는 크다. 도 6에 도시된 바와 같이, 제4 깊이 Y4는 또한 제2 깊이 Y2 보다는 크지만, 제1 깊이 Y3 보다는 작다. 따라서, 각각의 소스 및 드레인 확산(23, 24)은 각각의 제3 및 제2 터브(66, 64)를 통과하여 제1 터브(62)로 뻗어 있다. 도 7에 도시된 바와 같이 바이날-전계 효과 트랜지스터(60')의 제2 실시예에서, 제4 깊이 Y4는 제3 깊이 Y1 보다는 크지만, 제2 깊이 Y2 보다는 작으며, 따라서 소스 및 드레인 영역은 제3 터브(66)를 통과하여 제2 터브(64)로 뻗어 있으나, 제1 터브(62) 까지는 뻗어 있지 않다.
또한, 도 6 및 도 7의 바이날-전계 효과 트랜지스터(60, 60')는 게이트 절연막(26) 및 제1 도전성 타입, 여기서는 P-타입의 다결정 실리콘층(28)을 포함하는 게이트 전극을 포함한다. 또한, 소스, 게이트 및 드레인 콘택(31, 29, 32)도 이미 설명한 바와 같이 포함된다. 기판 콘택(34)도 또한 포함된다. 기판 콘택은 표면(21a)에 반대되게 나타내었으나, 앞의 실시예들에서와 같이 표면(21a)에 인접 하게 형성할 수도 있다.
도 6 및 도 7의 바이날-전계 효과 트랜지스터(60, 60')는 또한 소스 및 드레인 사이에 뻗어 있는 기판(21) 내의 층들의 투시도로 나타낼 수도 있다. 이러한 관점에서 볼 때, 제3 터브(66)는 소스 영역(23)으로부터 드레인 영역(24)까지 뻗어 있고, 또한 기판 표면으로부터 제1 깊이 Y1 만큼 기판으로 뻗어 있는 기판 표면에 있는 기판 내의 제2 도전성 타입의 제1 층(66a)을 이룬다. 제2 터브(64)는 소스 영역(23)으로부터 드레인 영역(24)까지 뻗어 있고, 또한 기판 표면으로부터 제1 깊이 Y1으로부터 제2 깊이 Y2까지 기판으로 뻗어 있는 기판 내의 제1 도전성 타입의 제2 층(64a)을 이룬다. 제2 층(64a)은 후술하는 바와 같이 드레인 필드 종결 수단으로서 작용한다. 제1 터브(62)는 소스 영역으로부터 드레인 영역까지 뻗어 있고, 또한 기판 표면으로부터 제2 깊이 Y2로부터 제3 깊이 Y3까지 기판으로 뻗어 있는 기판 내의 제2 도전성 타입의 제3 층(62a)을 이룬다.
이러한 면에서 볼 때, 도 6의 실시예에서, 제3 층(62a)은 또한 영역 62b로 나타낸 바와 같이, 소스 바닥(23a)으로부터 드레인 바닥(24a)까지 뻗어 있다. 도 7의 실시예에서, 각각의 제2 및 제3 층(64a, 62a)은 모두 영역 64b 및 62로 각각 나타낸 바와 같이, 소스 바닥(23a)으로부터 드레인 바닥(24a)까지 뻗어 있다.
도 6 및 도 7의 바이날-전계 효과 트랜지스터는 또한 상기 직각 터브 내에서 반대-도핑된 매몰 터브(64)를 포함하는 터브-전계 효과 트랜지스터라고 간주될 수도 있다. 혹은, 바이날-전계 효과 트랜지스터는 채널 영역(66a) 하부의 제1 도전성 타입의 매몰층(64a)을 포함하는 터브-전계 효과 트랜지스터라고 볼 수도 있다. 후술하는 바와 같이, 제2 층(64a)을 포함하는 제2 터브(64)는 가해진 드레인 바이어스가 캐리어들을 소스 영역으로부터 채널 영역으로 또는 채널 영역 하부로 주입되도록 하는 것을 막음으로써 소스 영역을 보호하기 위한 드레인 필드 종결(DFT) 수단으로 작용한다. 따라서, 제2 터브(64) 및 제2 층(64a)은 드레인 필드 종결(DFT) 영역이라 칭해질 수 있다.
도 6 및 도 7의 바이날-전계 효과 트랜지스터(60, 60')의 동작은 미합중국 특허 제5,698,884호에 상세하게 설명되어 있고, 본 발명에서 다시 설명되지는 않을 것이다.
금속 게이트 페르미-전계 효과 트랜지스터
도 8은 출원번호 제08/938,213호에 따른 금속 게이트 페르미-전계 효과 트랜지스터의 일 실시예를 도시한 것이다. 이 실시예는 본 발명의 도 4에서 설명한 미합중국 특허 제5,543,654호의 N-채널, 단채널 페르미-전계 효과 트랜지스터를 본보기로 하여 만든 것이다. 그러나, 금속 게이트 페르미-전계 효과 트랜지스터 기술은 문턱 전압을 낮추기 위한 모든 페르미-전계 효과 트랜지스터에 적용될 수 있다는 것을 당해 기술분야에서 통상의 지식을 가진 자라면 인식할 것이다.
도 8에 도시된 바와 같이, 금속 게이트 페르미-전계 효과 트랜지스터(110)는 도 4의 P-타입 폴리실리콘 게이트(28) 및 금속 게이트 전극층(29) 보다는 금속 게이트(28')를 포함한다. 설명의 편의를 위하여, 트랜지스터(110)의 다른 모든 부재들은 도 4의 부재들과 다르게 하지 않았다. 따라서, 도 8에 도시된 바와 같이, 금 속 게이트(28')는 게이트 절연막(26) 바로 상부에 형성된다. 다르게 표현한다면, 페르미-전계 효과 트랜지스터(110)의 금속 게이트(28')는 게이트 절연막(26) 바로 상부에 도핑된 폴리실리콘이 없다. 따라서, 콘택 포텐샬은 폴리실리콘의 페르미-포텐샬에 의해 조절되는 것이 아니다. 금속 게이트는 다층(multiple layer)을 포함할 수 있고, 여기서 게이트 절연막 바로 상부에 있는 층은 도핑된 폴리실리콘이 없다.
도 8의 금속 게이트 페르미-전계 효과 트랜지스터(110)의 동작은 출원번호 제08/938,213호에 상세하게 설명되어 있으며, 본 발명에서 다시 설명하지는 않을 것이다.
오프셋 드레인 페르미-전계 효과 트랜지스터
본 발명에 따라, 페르미-전계 효과 트랜지스터의 드레인을 측방향으로 오프셋함으로써 개선된 고전압 및/또는 고주파 트랜지스터가 제공된다. 도 9는 본 발명에 따른 오프셋 드레인 페르미-전계 효과 트랜지스터의 일 실시예를 도시한 것이다. 이 실시예는 본 발명의 도 4에서 설명한 미합중국 특허 제5,543,654호의 N-채널, 단채널 페르미-전계 효과 트랜지스터를 본보기로 하여 만든 것이다. 그러나, 오프셋 드레인 페르미-전계 효과 트랜지스터 기술은 고전압 및/또는 고주파 작동을 개선하기 위한 모든 페르미-전계 효과 트랜지스터에 적용될 수 있다는 것을 당해 기술분야에서 통상의 지식을 가진 자라면 인식할 것이다.
도 9에 도시된 바와 같이, 오프셋 드레인 페르미-전계 효과 트랜지스터(200)는 소스 영역(23)과 비교하여 게이트 전극(28)으로부터 측방향으로 오프셋되어 있는 드레인(24')을 포함한다. 더욱 상세하게는, 도 9에 도시된 바와 같이, 게이트 전극(28)은 제1 및 제2 단부(28a, 28c)를 각각 포함한다. 소스 영역(23)은 게이트 전극(28)의 제1 단부(28a)에 인접하고, 드레인 영역(24')은 게이트 전극(28)의 제2 단부(28b)로부터 측방향으로 소정 거리 이격되어 있다. 도시된 바와 같이, 소스 영역(23)은 제1 거리(D1) 만큼 게이트 전극의 제1 단부(28a)로부터 측방향으로 소정 거리 이격되어 있고, 드레인 영역(24')은 상기 제1 거리보다 큰 제2 거리(D2) 만큼 게이트 전극(28)의 제2 단부로부터 측방향으로 소정 거리 이격되어 있다. 제1 거리(D1)는 0이거나, 도 9에 도시된 바와 같이 음이 될 수도 있다. 설명의 편의를 위하여, 트랜지스터(200)의 다른 모든 부재들은 도 4의 부재들과 다르게 하지 않았다.
도 10은 본 발명에 따른 오프셋 드레인 페르미-전계 효과 트랜지스터(200')의 제2 실시예를 도시한 것이다. 도 10에 도시된 바와 같이, 오프셋 드레인 페르미-전계 효과 트랜지스터(200')는 드레인 영역(24')과 페르미-전계 효과 트랜지스터 채널(36) 사이의 드리프트 영역(50)을 포함한다. 도 10에 도시된 바와 같이, 드리프트 영역(50)은 드레인 영역(24')을 둘러싸고 있다. 드리프트 영역(50)은 낮은 도핑 농도로 N-타입으로, 도 10에 도시된 드레인 영역과 같은 도전성 타입으로 도핑되는 것이 바람직하다. 더욱 바람직하게는, 도 10에 도시된 바와 같이, 상기 드리프트 영역은 채널(36)과 오프셋 드레인(24')의 도핑 농도 사이의 중간 정도의 도핑 농도로 도핑되는 것이 바람직하다.
도 10에 도시된 바와 같이, 도 9의 분리 기판 콘택 및 기판 전극이라기 보다는 집적된 소스/기판 콘택이 제공된다. 특히, 집적된 소스/기판 전극(31')은 소스 영역(23) 및 집적된 기판 콘택(33')과 접촉한다. 집적된 기판 콘택(33')은 기판(21)의 바닥면까지 뻗어 있고, 여기서는 P++로 과하게 도핑되어 있다. 도 9의 4 단자 소자(200)보다는 3 단자 소자(200')가 제공된다. 집적된 소스/기판 콘택은 또한 도 9의 실시예에서도 사용될 수 있다는 것이 이해될 것이다.
0.30㎛의 선폭을 갖는 본 발명에 따른 오프셋 드레인 페르미-전계 효과 트랜지스터의 시뮬레이션(simulation)을 설명하겠다. 이러한 시뮬레이션의 결과는 한 예에 불과한 것이며, 본 발명의 범위를 한정하는 것으로 해석되어져서는 아니된다. 오프셋 드레인 페르미-전계 효과 트랜지스터는 종래의 CMOS 기술과 함께 집적된 높은 fT 출력 고주파 전력 소자(high fT output RF power devices)를 제공할 수 있다. 높은 전달콘덕턴스(transconductance;gm)와 낮은 커패시턴스를 갖는 페르미-전계 효과 트랜지스터 구조는 매력적인 선택이다. 혼합된 CMOS/페르미-전계 효과 트랜지스터 기술이 충족되고 있다. 페르미-전계 효과 트랜지스터 소자는 채널 내의 전계의 동작에 의해 정의되고, 이것은 또한 채널 기술(channel engineering)에 의해서도 정의된다.
실바코 툴 아테나 버젼(Silvaco tools Athena version) 4.3.1.R 및 아트라스 버젼(Atlas version) 4.3.0.R이 공정 및 전기 소자 시뮬레이션에 각각 사용되었다. 이러한 시뮬레이션을 위하여, 공정 플로우는 단순하게 유지되고, 백-엔드 공정(back-end process)에 거의 비중을 두지 않는다. 실리콘 및 폴리실리콘 게이트에 대한 이상적인 콘택은 실리사이드화(silicidation)가 없다고 가정한다. 충격이 전체 열적 버짓(budget)에 거의 기대되지 않을 때 단순한 증착이 사용된다. 소자 구조는 LOCOS 또는 다른 분리 구조가 없이 평탄하며, LOCOS 열적 단계가 사진 식각 공정이 없이 포함된다. 소자 구조는 종래의 CMOS 플로우를 따른다. 도시된 바와 같이, 페르미-전계 효과 트랜지스터는 현재의 CMOS 기술 라인(technology line) 내에서 잘 맞춰질 수 있다.
사용된 공정 플로우는 다음과 같다.
-시작 물질: P-타입 1.2×1015㎝-3
-초기 산화: 150Å-850℃ 스팀, 9.7분
-질화막 증착: 1400Å-765℃
-필드 산화막 증착: 3500Å-1050℃ 스팀, N2/1%O2
-희생 산-화막: 230Å-850℃ 스팀, 15.8분
-P-웰 임프랜트(implant): 100 KeV 및 7°편향(tilt)에서 8.0×1012㎝-3 붕소
-N-타입 채널 임프랜트: 페르미 터브 임프랜트: 40 KeV 및 7°편향에서 6.0×1011㎝-3 인(phosphorus)
-게이트 산화막: 110Å-800℃ 스팀, 14.3분
-폴리 게이트 증착: 1200Å
-폴리 게이트 임프랜트: 15 KeV 및 7°편향에서 1.6×1015㎝-3 붕소
-폴리 게이트 산화막 캡(Poly gate oxide cap): 2200Å CVD 산화막
-게이트 패터닝
-게이트 리-옥스(re-ox) 산화(어닐): 850℃, 20분 드라이-약 50Å의 폴리 상의 측벽 산화막
-드레인 오프셋 포토: 명목상 0.3㎛ 오프셋 길이
-N-LD 임프랜트(드레인 드리프트 영역): 40 KeV 및 0°편향에서 7.0×1012㎝-3 인
-소스/드레인 포토
-소스/드레인 N+ 임프랜트: 30 KeV 및 7°편향에서 2.0×1015㎝-3 비소
-최종 RTA 어닐: 1050℃, 20초
-폴리 캡 제거
-콘택 형성
시뮬레이션된 소자는 종래의 표면-채널 LDMOS 소자처럼 두꺼운 게이트 산화막 및 드레인 오프셋 임프랜트로 인해 동작의 강하가 일어날 수도 있다. 그러나, 표면-채널 MOS 소자와 비교할 때, 상대적인 강하는 페르미-전계 효과 트랜지스터 소자의 채널 기술(channel engineering)로 인해 미약하다는 것을 알 수 있다. 상기 채널은 VTH에서 가능한 0에 가깝게 최소 표면 필드를 제공하도록 설계된다. 필드의 감소는 이동도의 감소된 횡 필드(transverse field)의 강하로 인하여 선형(3극 진공관) 및 포화(5극 진공관) 특성 모두에 영향을 준다. 이러한 소자에 대하여, 측방 향으로 확산된 드리프트 영역 및 더 두꺼운 게이트 산화막의 존재는 채널 설계를 장채널 또는 이상적인 페르미-전계 효과 트랜지스터의 설계 표준과 좀더 밀접하게 조화되도록 한다.
단채널 페르미-전계 효과 트랜지스터 소자에서, 드레인 기술이 단채널 효과(SCE)를 감소시키는데 사용된다. 현재의 구조에 대하여, 이것은 드레인 포텐샬의 주요부를 떨어뜨리는 좀더 낮게 도핑된 드레인 드리프트 영역으로 인해 중요성이 작다. 따라서, 종래의 LDD, 연장(extension) 또는 포켓(pocket) 임프랜트를 필요로 하지 않을 수 있다.
상술한 바와 같이, 실리사이드화 모델은 사용되지 않는다. 소스/드레인 접합의 예상 깊이는 신뢰할 수 있게 실리사이드화 하기 위하여 다소 얕으나, 접합은 깊게 될 수 있다. 이것은 Leff에 어느 정도 영향을 주고, 따라서 단채널 효과에 영향을 주며, 따라서 더 깊은 접합은 조심스럽게 접근될 필요성이 있다.
게이트 및 소스/드레인 임프랜트와 관련하여, 소스/드레인 임프랜트가 붕소 폴리 임프랜트를 보상하는 것을 방지하기 위하여, 2200Å의 산화 저지막(oxide blocking film)이 게이트 상에 증착된다. 이 막은 질화막 또는 실리콘 질화막으로 형성될 수 있다. 종래에는, 순수 질화막으로부터 얻어진 최상의 결과물을 갖는 모든 세가지 물질들이 사용되었다. 게이트 패터닝 및 이 막의 식각은 조심스럽게 수행될 필요성이 있다.
게이트 임프랜트는 BF2라기 보다는 붕소이다. 플루오르(fluorine)는 붕소의 관통을 강화한다고 보고되어 있기 때문에, 이것은 게이트 산화막을 관통하는 붕소를 감소시키기 위하여 더 두꺼운 산화막을 사용하는 것이다. 여기서 사용된 게이트 산화막 두께에 대하여, 붕소의 관통은 문제가 되지 않는다. 따라서, 붕소 또는 BF2가 사용될 수도 있다.
종래의 페르미-전계 효과 트랜지스터 설계에 따라, 본 소자는 VTH에서 소자 표면에서의 평탄한 표면 포텐샬을 제공할 수 있다. 이것은 채널 대 웰 접합(channel-to-well junction)에 의한 채널 영역의 완전한 공핍뿐 만 아니라 VTH에서 바라던 0 필드 조건을 제공한다. 이러한 소자 설계 접근의 다른 잇점은 표면-채널 소자와 비교하여 채널 영역에서의 확장된 공핍으로 인한 소스/드레인 접합 커패시턴스의 감소이다.
페르미-전계 효과 트랜지스터 게이트는 반대-도핑되는 것이 바람직하기 때문에, 폴리 게이트 저지막이 소스/드레인 임프랜트로부터 게이트 보상을 막도록 사용될 수 있다. 산화 저지막은 이러한 플로우에 사용되나, 예전의 경험에 기초할 때 질화막을 선택하는 것이 더 나을 수 있다.
시뮬레이션을 위해, 아테나(Athena)에서 이용할 수 있는 최상의 물리적 모델이 사용된다. 완전 결합 해법(fully coupled solution method)이 〈311〉클러스터, 전위 루트 밴드(dislocation loop bands)와 강화된 점 결함 재결합(point defect recombination)으로 인한 틈새 싱크(interstitial sinks)를 설명할 수 있는 클러스터.댐(cluster.dam), 아이.루프.싱크(i.loop.sink) 및 하이.콘크(high.conc) 방법 이 사용되었다. 단위.댐(unit.dam) 모델은 임프랜트 손상으로 인한 틈새 생성(interstitial generation)을 설명하기 위하여 각 임프랜트에 대하여 사용된다.
모든 임프랜트에 대하여, 실바코 SVDP(SIMS Verified Dual Pearson) 모델이 사용된다. 상기 듀얼 페어슨(dual Pearson) 모델의 모멘트(moment)는 표에 기초하여 1 내지 200 KeV의 범위에 대하여 계산되며, 종(species)에 좌우된다. 모든 임프랜트는 실바코의 데이타-입증 SVDP 모델 내에서 나왔다. 결핍 임프랜트 손상 계수(default implant damage coefficient)가 각각의 종에 대하여 사용된다. 상술한 바와 같이, 완전 결합 확산법(fully coupled diffusion method)이 사용된다. 임시-강화 확산(transient-enhanced diffusion)은 가능한 임프랜트 손상 모델에 대하여 자동적으로 설명된다.
표 1은 임프랜트 조건을 요약한 것이다. 열적 버짓(thermal budget)은 게이트 산화, 게이트 재산화(re-ox) 및 최종 RTA 어닐로 구성되어 있다.
임프랜트 종 도즈 에너지 편향 회전
P-웰 붕소 8.0×1012 ㎝-3 100 KeV 7° 무
N-ft 인 6.0×1011 ㎝-3 40 KeV 7° 무
P-폴리 붕소 1.6×1015 ㎝-3 15 KeV 7° 무
N-ld 인 7.0×1012 ㎝-3 10 KeV 0° 무
N-sd 비소 2.0×1015 ㎝-3 30 KeV 7° 무
도 11은 L=0.30㎛와 0.30㎛의 게이트 길이와 같은 드레인 오프세을 갖는 시뮬레이션된 N-채널 소자의 2차원 단면을 도시한 것이다. 도 11로부터, 소스/드레 인, 채널 및 드리프트 영역 임프랜트의 상대적 접합 깊이를 따라 도핑 기울기가 나타나 있다. N 대 P-웰 접합은 두꺼운 선으로 그려져 있다.
도시된 바와 같이, 도핑은 전형적으로 종래의 MOSFET 채널과 비교하여 양호한 문턱 이하의 행동(sub-threshold behavior), 감소된 필드 및 높은 이동도를 유도하는 페르미-전계 효과 트랜지스터에서 더 약하고 더 깊다. 적당하게 설계된 페르미-전계 효과 트랜지스터는 문턱에서 0 V/㎝에 매우 근접한 표면 필드를 나타낼 수 있다. 따라서, 문턱 전압은 "편평-밴드(flat-band)" 전압과 같을 수 있다.
실제로, 불균일한 도핑 프로파일, 표면 전하, 물질 불규칙성, 및/또는 단채널 효과로 인해, 진정한 편평-밴드 전압은 존재할 수 없다. 따라서, 소정 양의 표면-유기 공핍(surface-induced depletion)은 필요할 수 있고, 횡 필드는 정확히는 0이 아닐 수 있다. 그러나, 페르미-전계 효과 트랜지스터 소자는 가능한 근접하게 이상적인 조건을 충족시키도록 설계되며, 본 시뮬레이션에서도 마찬가지이다.
표 2는 주요 소자 파라메타를 요약한 것이다.
파라메타 값
N-터브 Xj 866Å
P-웰 Xj 0.75㎛
N-LD Xj 1880Å
N+-S/D Xj 1400Å
Tox 110Å
Leff 0.121㎛
페르미-전계 효과 트랜지스터에 대하여, Leff는 중간-채널(mid-channel) 및 소스/드레인 피크(peak) 도핑의 기하 평균(geometric mean)에서 소스 및 드레인 롤-오프(roll-offs) 사이의 거리를 측정함으로써 정의된다. 더 거친 기술 설계에 대하여, 이 값은 측정되고 시뮬레이션된 소자 특성들을 위한 Taur 등의 "A New 'Shift and Ratio' Method for MOSFET Channel-Length Extraction"(IEEE Electron Device Letters, Vol. 13, No. 5, 1992년 5월, pp. 267-269)에 설명된 소위 "이동-및-비율(shift-and-ratio)" Leff 추출 기법과 매우 관련이 있다. 이러한 소자에 대하여, 드레인-단부 측방향 롤-오프(drain-end lateral roll-off)는 추가적인 드리프트 영역 임프랜트로 인해 소스보다 더 얕다. 따라서, Leff는 종래의 드레인 페르미-전계 효과 트랜지스터보다 다소 짧게 계산된다.
도 12는 실리콘 표면 바로 하부의 측방향 도핑 프로파일을 도시한 것이다. 게이트 모서리는 X=-0.15㎛ 및 X=+0.15㎛에서 연속된 수직선(solid vertical lines)으로 그려져 있다. 상술한 바와 같이, 소스-대-채널(source-to-channel) 및 드레인-대-채널(drain-to-channel)로부터 측방향 프로파일의 비대칭성은 명백하다.
도 13, 도 14 및 도 15는 각각 채널 영역, 소스/드레인 영역 및 드레인 오프셋 영역에서의 수직 도핑 프로파일을 도시한 것이다. 도 13에서, 채널 터브 깊이는 양호한 동작을 위해 바람직한 850Å 정도라고 볼 수 있다. 도 14에서, 소스는 1400Å 정도라고 보여진다. 이것은 실리사이드에 대하여도 받아들일 수 있지만, 원한다면 다소 깊어질 수 있다. 도 15에서, 드레인 임프랜트 깊이는 1800Å 정도이다. 이것은 약 12V의 파괴 문턱(breakdown threshold)을 제공한다.
디지탈 응용에 사용되는 종래의 MOSFET 또는 페르미-전계 효과 트랜지스터와 비교하여, 부가적인 요소들이 고전압 및/또는 고주파 소자에서 고려될 수 있다. 속도면에서의 성능을 최대화하는 것이 바람직하다. 구동 전류를 증가시키고 커패시턴스를 감소시키는 것은 회로의 거대-신호 동적 성능(large-signal dynamic performance)이 관계되는 한 이를 달성할 수 있다. 그러나, 고주파 전력 소자를 위해, 추가적인 특성들이 고려될 필요가 있다.
선형 전력 적용을 위해, 고주파 구동수단(RF driver)이 클래스 A 공통-소스 증폭기 배치(Class A common-source amplifier configuration) 내에서 바이어스될 수 있다. 이 경우, 아이들(idle) 또는 바이어스 전류는 항상 소자을 통해 흐른다. 따라서, 상기 소자는 DC 파워을 분산시킨다. DC 바이어스 포인트가 특히 높은 동작 온도에서 과도한 누설로 인해 교란되지 않는 한 소스-대-드레인(source-to-drain) 누설 전류는 문제가 되지 않는다. 공통적인 값은 소자에 가해진 전체 DC 및 입력 파워에 대한 유용한 출력 파워의 비를 나타내는 파워-부가 효율(power-add efficiency;PAE)이다. 본 시뮬레이션을 위해, PAE에 대한 평가는 시도되지 않았다.
양호한 파워 성능을 위해, 1(unity) 이하의 gm 및 낮은 온-저항(on-resistance) RDS을 갖는 소자가 바람직하다. 따라서, 소자 폭(Weff)은 흔히 수 밀리미터(millimeters) 또는 수십 밀리미터 정도이다. 설계시 동작 온도에서 최적의 성능을 발휘하도록 하기 위하여 열적 특성에 대한 주의깊은 관심을 가질 필요가 있다. 페르미-전계 효과 트랜지스터의 열적 특성들은 조절될 수 있으며, 더 작은 RDS 열적 계수를 허용할 것으로 보인다. 이것은 더 작은 전체 소자 면적에 대한 기대를 유도하며, 따라서 감소된 열적 기울기 효과를 유도한다.
L=0.25㎛ 정도 이하의 채널 길이에 대하여, 속도 오버슈트(overshoot) 또는 탄도(ballistic) 캐리어 운송도 또한 고려될 수 있다. L=0.30㎛에서의 N-채널 소자에 대하여, 이것은 중요하지 않으나, 시뮬레이션은 포함된 이러한 효과들을 갖는 10% 내지 15% 더 높은 구동 전류를 보인다. 게다가, 이러한 모델을 포함함으로써 기판 전류에 중요한 영향을 줄 수 있다. 아트라스(Atlas)는 캐리어 온도에 대한 연속 방정식의 여분의 세트(set)를 포함하는 에너지 밸런스 모델을 통해 이를 조절한다. 계산상으로는 비싸지만, 에너지-밸런스 모델은 더 물리적으로 보이는 I-V 특성을 제공한다. 결핍 완화 시간(default relaxation times)이 본 시뮬레이션에 사용된다.
사용된 낮은-필드 이동도 모델은 결핍 파라메타(default parameters)를 갖는 실바코의 CVT 모델이다. 이 모델은 실제 실리콘과 가장 가까운 상관 관계를 산출한다. SRH 재결합, 농도-의존 이동도 및 완전 뉴톤 2-캐리어 해법(full Newton 2-carrier solutions)이 또한 사용된다.
동작 특성에 더하여, 고주파 전력 소자는 또한 튼튼한 파괴 전압을 가져야 하는데, 상기 소자는 상대적으로 큰 부품 값을 갖는 외부 반응 부품과 직접 접속하고 있기 때문이다. 큰 유도 전압 스파이크(spikes)가 소자의 드레인에 나타날 수 있다. 드레인에서 임시 전압을 서서히 변화시키는 애벌랜치 파괴(avalanche breakdown)를 시뮬레이션하기 위하여, 셀버러 충격 이온화 모델(Selberherr impact ionization model)이 아트라스(Atlas)에 사용된다. 실리콘 데이타가 이온화 계수를 조절하는데 사용될 수 없기 때문에, 결핍 계수(default coefficient)가 사용된다. 충격 이온화 모델은 에너지-밸런스 모델에 사용되지 않으며, 따라서 파괴는 단지 VG=0.0 볼트에서만 연구된다.
이러한 시뮬레이션을 위하여, 3.3 볼트의 공급 전압(VDD)이 사용된다. 측정된 파라메타들은 VDS=0.1 V 및 VDS=3.3 V에서 로그(IDSAT) 대 VGS 곡선에 기초한다. 표 3은 이러한 곡선으로부터 추출된 주요 파라메타들을 나타낸 것이다.
파라메타 조건 값 단위
VTH1 VDS=0.1V를 갖는 IDS=0.5㎂에서 VGS 0.864 볼트
VTH2 VDS=3.3V를 갖는 IDS=0.5㎂에서 VGS 0.688 볼트
VTHL VDS=0.1V를 갖는 VTH가 외삽된(extrapolated) 최대 gm 0.910 볼트
IDSAT VDS=VGS=3.3V를 갖는 IDS 508.6 ㎂/㎛
IDOFF VDS=3.3V, VGS=0.0V를 갖는 IDS 3.02 ㎀/㎛
DIBL (VTH2-VTH1)/3.3 53.3 ㎷/V
S VDS=0.1V를 갖는 IDS=10-8에서의 δVGS/δIDS 108 ㎷/dec.
S VDS=3.3V를 갖는 IDS=10-8에서의 δVGS/δIDS 127 ㎷/dec.
사용된 VTH 값은 전류 문턱값 VTH1이다. 이전 기법에 대하여, VTH의 이론적 계산에 상당히 근접한 값을 제공한다. 이러한 정의는 DIBL의 용이한 결정을 허용할 수 있고, 흔히 SOI 전계 효과 트랜지스터를 특징화하는데 사용된다. VTH1 값은 이러한 선-폭에 대하여 다소 높지만, 설계 견지에서 상당히 바람직한 3.8 내지 4.8의 VTH에 대한 VDD의 비를 여전히 제공한다. 페르미-전계 효과 트랜지스터는 높은 문턱 전압에서 높은 구동 전류를 전송할 수 있다. 이것은 노이즈 면역의 관점으로부터 긍정적인 설계 결과를 가질 수 있다.
53㎷/V의 시뮬레이션된 DIBL 값은 또한 다소 높을 수 있다. 더욱 바람직한 값은 30 또는 35㎷/V이다. DIBL은 높은 SCE, 따라서 특히 게이트 패터닝 변수(gate patterning variation)를 갖는 불충분한 VTH 조절을 나타내기 때문에 제조 견지에서 바람직하지 않다. 디지탈 응용을 위해, 이것은 과도한 오프-상태(off-state) 누설, 불충분한 노이즈 면역 및 동작하지 않는 회로를 유도할 수 있다. 그러나, 선형 응용에 대하여, DIBL의 주요 효과는 출력 컨덕턴스를 증가시키는 것이고, 따라서 소자의 "자기-이득(self-gain;gmRDS)"을 낮춘다. 이것은 또한 바람직하지 않지만, 아마도 디지탈 응용에서와 같은 정도는 아니다. 비선형도 또한 관심사이며, DIBL이 또한 기여한다. 과도한 고조파 일그러짐(harmonic distortion)은 전력을 소비하고, 신호 보전(signal integrity)을 감소시킨다.
도 16은 세미-로그 스케일(semi-log scale)로 0.1 V 및 3.3 V의 드레인 전압에 대한 IDS-VGS 곡선을 도시한 것이다. 문턱 이하의 특성들은 VGS=0.0 V에 대하여 상당히 선형적이라는 것을 알 수 있다. DIBL은 원하는 것보다 다소 높지만, 문턱 이하의 영역에 걸쳐 상대적으로 일정하다. 도 17은 선형 스케일(linear scale)로 동일한 스위프(sweep)를 도시한 것이다. 도 17은 이러한 소자에 대한 이동도에서 높은 게이트 필드 롤-오프를 나타내며, 그것은 종래의 페르미-전계 효과 트랜지스터 또는 MOSFET의 특성은 아니다.
도 18은 0.55 볼트의 단계에서 0.0부터 3.3 볼트까지의 게이트 전압에 대한 IDS-VDS 곡선을 도시한 것이다. 산화막 두께는 110Å이다. 높은 게이트 필드 이동도 강하가 VGS=VDD 스위프에 대하여 나타난다. 이것은 드리프트 영역 임프랜트의 고정된 게이트-독립 저항 때문에 증가된 전체 RDS 저항으로 인한 것으로 보인다. 드리프트 영역 임프랜트의 저항률(resistivity)은 게이트-조절 채널 저항과 관련하여 전체 소스-드레인 저항 RDS를 지배하기 시작한다. 사실, 게이트로부터 채널로 더 나은 커플링(coupling)을 제공하는 것은 채널 저항에서 점점 작은 추가적인 감소를 제공하는 것으로 보인다.
도 19는 0.0 V의 게이트 바이어스에 대한 세미-로그 IDS-VDS 및 Iwell-V DS 특성을 도시한 것이다. 산화막 두께는 110Å이다. 충격 이온화의 시작은 드레인 전압이 15.0 볼트에 근접함에 따라 높은 VDS에서 볼 수 있다.
도 20에서, 드리프트 영역(드레인 오프셋) 길이는 0.20㎛에서 0.30㎛ 및 0.40㎛까지 변화한다. 드레인 바이어스는 3.3 V이다. 이러한 시뮬레이션을 위해, 약간 낮은 채널 임프랜트가 사용되고(5.0×1011), 에너지-밸런스 모델은 사실상 아니며, 따라서 전류는 표 3에서 보고된 것보다는 다소 낮다. 게이트 전압이 VDD를 향해 증가함에 따라, 드리프트 영역 임프랜트의 효과가 보인다. LD=0.20㎛ 곡선은 최상의 전류 및 최상의 선형 전달콘덕턴스를 나타낸다. LD가 한계 내에서 0으로 접근함에 따라, 소자는 종래의 페르미-전계 효과 트랜지스터 또는 MOSFET과 마찬가지로 VGS를 갖는 거의 일정한 gm을 보일 것이다.
도 21은 0.1 V의 낮은 드레인 바이어스에 대하여 동일한 효과를 도시한 것이다. 여기서, 드리프트 영역 저항의 효과는 전체 게이트 전압 범위에 걸쳐 퍼져 있고, 특성에 있어 폭넓은 이탈을 야기한다. 드리프트 영역 저항이 우세하기 시작하는 파괴점은 없다. 더구나, RDS는 전체 게이트 전압 범위에 걸쳐서 감소된다.
소-신호 컨덕턴스(small-signal conductance) 및 커패시턴스 시뮬레이션 결과가 설명될 것이다. 도 22는 드레인 바이어스가 0에서 1.8 볼트까지 지나감에 따른 0 볼트 게이트 바이어스에서의 소스/드레인 접합 커패시턴스를 도시한 것이다. 이전의 작업으로부터, 이 커패시턴스는 대등한 MOSFET보다는 전형적으로 30% 내지 50% 적다.
도 23 및 도 24는 각각 0.1 V 및 3.3 V로 맞춰진 드레인 바이어스를 갖는 게이트-대-소스(gate-to-source) 커패시턴스를 도시한 것이다. 이들 곡선은 종래의 MOSFET 처럼 COX, 즉 산화막 커패시턴스 가까이에서 포화된다. 페르미-전계 효과 트랜지스터는 반전 소자라기 보다는 축적 소자이고, 도핑이 낮기 때문에, 낮은 게이트 전압에서의 CV 곡선은 대개 종래의 MOSFET의 곡선 아래로 떨어진다.
페르미-전계 효과 트랜지스터의 한가지 특징은 소자가 턴-온(turn on)될 때의 전달콘덕턴스(gm)이다. 이 곡선의 형태는 대개 종래의 CMOS 소자와 비교할 때, 특히 반전 표면-채널 소자와 비교할 때와 상당히 다르다. 크기에서 종래의 표면 또는 매몰-채널 소자보다는 2 내지 3배 더 높은 gm의 피크(peak)를 보는 것은 이상한 것이 아니다. 최대 gm 격차(differential)는 동작의 선형 영역에 있는 VTH 위에서 일어난다.
이러한 차이에 대한 설명이 기술될 것이다. 정확히 표면에서 또는 표면의 다소 아래에 형성하는 채널을 갖는 낮은 드레인 필드의 경우을 생각하자. 채널을 형성하는 점에서, 채널 영역 전체에 걸친 수직 필드는 종래의 소자에서 보다는 더욱 작다. 사실상, 채널 형성 점에서 정확히 0인 것이 바람직하다. 일단 이 점에 도달하면, 큰 캐리어 분포는 감소된 수직 필드로 인한 고속의 움직임과 더 높은 이동도의 야기를 형성한다. 이 점에서 채널 내의 전체 전하는 종래의 표면 또는 매몰-채널 MOSFET의 표면에서의 전하 보다 더욱 더 많다. 게이트 전압은 VFB+Vbi까지 VTH 이상으로 계속하여 증가함에 따라, 표면 전도가 축적층을 통해 시작된다. 상기 축적층은 포화상태에서 전류 플로우에 기여하는 이동가능한 캐리어들의 대부분을 제공한다. 속도 포화가 종래의 표면-채널 소자에서 처럼 일어나며, 이는 gm에서의 롤-오프의 원인이 되지만, 페르미-전계 효과 트랜지스터의 gm은 MOSFET과 비교하여 포화상태로 상당히 높게 남아있다. MOSFET의 gm의 2배인 큰 피크는 높은 게이트 전압에서 MOSFET의 그것을 1.3배 정도로 감소시킨다.
도 25는 0.1 V로 맞춰진 드레인 바이어스를 갖는 낮은 드레인 필드와 W=1.0㎛를 갖는 소자에서의 gm 대 게이트 전압 특성을 도시한 것이다. gm의 최고점이 명백하게 보인다. 이러한 동작은 다양한 소자 기하 및 공정 플로우를 위하여 실리콘 에 대하여 반복적으로 시뮬레이션되고 측정되며, 페르미-전계 효과 트랜지스터의 뚜렷한 전기적 특성이 될 수 있다. 그것은 대개 대등한 MOSFET의 gm의 적어도 2배이다. gm은 속도 포화로 인해 기복이 있고 MOSFET 곡선과 동일한 형태를 따르나, VDS=VDD 까지 MOSFET 보다는 20% 내지 30%의 이득을 유지하고 있다.
도 26은 3.3V의 드레인 바이어스에서 gm 대 게이트 전압 곡선을 도시한 도면이다. 여기서, 곡선의 형태는 드리프트 영역 저항의 앞서 설명한 효과로 인하여 종래의 페르미-전계 효과 트랜지스터 또는 MOSFET과는 상당히 다르다. gm의 감소는 중간-공급 전압 이상에서 명백하다. 종래의 페르미-전계 효과 트랜지스터 또는 MOSFET에 대하여, VGS가 VDD까지 증가할 때 gm 곡선은 편평해지고 비교적 일정하게 남아있다.
따라서, 오프셋 드레인 페르미-전계 효과 트랜지스터는 종래의 표면-채널 설계의 수행을 초과할 수 있다. 오프셋 페르미-전계 효과 트랜지스터는 종래의 MOSFET 보다 낮은 누설 및 약간 높은 문턱 전압에서 높은 IDSAT 전류 및 고도의 선형 및 포화 gm을 제공할 수 있다. 오프셋 드레인 페르미-전계 효과 트랜지스터는 종래의 표면-채널 MOSFET 보다는 상당히 낮은 접합 커패시턴스 및 약간 낮은 효과적인 게이트 커패시턴스를 제공할 수 있다. 페르미-전계 효과 트랜지스터는 턴-온(turn-on) 특성의 특징으로 인해 문턱 바로 위에서 gm의 큰 피크를 갖는다. 이 피크는 페르미-전계 효과 트랜지스터의 현저한 특성이며, 시뮬레이션되고 측정되었다. 이 피 크의 값은 전형적으로는 종래의 표면-채널 MOSFET의 gm의 2배 이상이다. 3극 진공관의 포화된 gm 값은 LD 페르미-전계 효과 트랜지스터가 가진 높은 이동도로 인해 MOSFET의 값을 능가한다.
열-전자 강하(hot-electron degradation), 열적 감도, 조화 특성(matching properties) 및 다른 아날로그(analog) 특성들을 포함하는 다른 특성들은 또한 대등한 MOSFET에 대한 특성들보다 더 양호하다. 필드 플레이트(field plate) 및 약하게 도핑된 드레인을 포함하나 이들에 제한되지 않는 종래의 오프셋 드레인 특징들이 본 발명에 따른 오프셋 드레인 페르미-전계 효과 트랜지스터에 사용될 때, 추가적인 개선들이 또한 얻어질 수 있다.
도면 및 발명의 상세한 설명에, 본 발명의 전형적인 바람직한 실시예들이 개시되어 있고, 특별한 용어들이 사용되었으나, 그것들은 단지 일반적이고 기술적인 면에서 사용된 것이고 제한하려는 목적으로 사용된 것이 아니며, 본 발명의 범위는 다음의 청구범위에서 정해진다.

Claims (20)

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  2. 집적회로 기판(21) 내의 페르미-전계 효과 트랜지스터 채널(36);
    상기 집적회로 기판 상에 형성되고, 상기 페르미-전계 효과 트랜지스터 채널에 인접한 게이트 절연막(26);
    상기 페르미-전계 효과 트랜지스터 채널에 반대되는 상기 게이트 절연막 상에 형성되고, 반대되는 제1(28a) 및 제2(28c) 단부를 포함하는 게이트 전극(28);
    상기 집적회로 기판 내에 형성되고, 상기 게이트 전극의 제1 단부에 인접한 소스 영역(23); 및
    상기 집적회로 기판 내의 드레인 영역(24')을 포함하고,
    상기 페르미-전계 효과 트랜지스터는 상기 게이트 전극의 상기 제2 단부와 상기 소스 영역 사이에 다른 전극이 없고, 상기 드레인 영역은 상기 게이트 전극의 상기 제2 단부로부터 측방향으로 이격되어 있고,
    상기 페르미-전계 효과 트랜지스터 채널 하부에 상기 집적회로 기판 내의 페르미-전계 효과 트랜지스터 터브를 더 포함하는 것을 특징으로 하는 페르미-문턱 전계 효과 트랜지스터(페르미-전계 효과 트랜지스터)(200).
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