KR19990023638A - 게이트 전극이 중간갭 반도체 값에 근접한 일함수를 갖는 상보채널 접합 절연 게이트 전계 효과 트랜지스터를 갖는 반도체 구조물의 설계 및 제조 방법 - Google Patents
게이트 전극이 중간갭 반도체 값에 근접한 일함수를 갖는 상보채널 접합 절연 게이트 전계 효과 트랜지스터를 갖는 반도체 구조물의 설계 및 제조 방법 Download PDFInfo
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Abstract
한쌍의 상보 CJIGFET (100, 160) 은 반도체 재료의 본체 (102, 104) 로부터 형성된다. 각각의 CJIGFET 에는 반도체 본체의 상면을 따라 배치된 측면으로 분리된 한쌍의 소오스/드레인 존 (112 및 114 또는 172 및 174), (b) 소오스/드레인 존 사이에 연장하는 채널 영역 (110 또는 170), 및 (c) 채널 영역의 상부에 놓이고 채널 영역과 전기적으로 절연된 게이트 전극 (118 또는 178) 이 형성된다. 각각의 CJIGFET 의 게이트 전극은 반도체 재료의 에너지대 갭의 중간의 0.3 eV 내의 페르미 에너지 레벨을 갖는다. 트랜지스터중의 하나는 전계 유도 채널 모드에 따라 전류가 도통되고 다른 트랜지스터는 야금 채널 모드에 따라 전류가 도통된다. 각각의 CJIGFET를 위한 임계 전압의 크기는 통상 0.5 V 이하이다.
Description
본 발명은 반도체 기술에 관한 것이다. 특히, 본 발명은 절연 게이트형 상보 전계 효과 트랜지스터에 관한 것이다.
절연 게이트 전계 효과 트랜지스터 (IGFET) 는 게이트 절연층이 상부에 놓인 게이트 전극으로부터 반도체 본체의 채널 영역을 전기적으로 절연하는 반도체 소자이다. 채널 영역은 반도체 본체의 본체 영역에 인접한 소오스 존 및 드레인 존 사이에 연장하고, 본체 영역 (종종 기판 또는 기판 영역이라 함) 은 소오스 및 드레인과 반대의 도전형이다. 전하 캐리어, 즉, n 채널 IGFET를 위한 전자와 p 채널 IGFET를 위한 정공은 적절한 전압이 게이트 전극, 소오스, 및 본체 영역에 인가될 때 소오스로부터 채널 영역을 통해 드레인으로 이동한다. 이들 전압을 적절하게 제어함으로써, IGFET 는 온 상태와 오프 상태로 변환된다.
IGFET 는 도전 특성에 따라 일반적으로 2 개의 카테고리, 즉, 인핸스먼트 (enhancement) 모드로서 간주되는 정상적인 오프와 공핍 모드로서 간주되는 정상적인 온으로 배치될 수 있다. 용어 정상적인 오프 (normally off)와 정상적인 온 (normally on) 은 게이트-소오스 전압이 제로이고 소오스가 본체 영역에 접속될 때, 즉, 게이트 전극, 소오스, 및 본체 영역이 접지 등의 동일한 전압일때, 트랜지스터의 상태에 따라 IGFET 에 적용된다. 제로 게이트-소오스 전압을 갖는 정상적인 오프 IGFET에서, 소오스로부터 드레인으로 흐르는 전하 캐리어는 실질적으로 없다. IGFET 가 n 채널이거나 p채널 소자인 것에 따라, 게이트-소오스 전압이 턴온될 트랜지스터의 네가티브 임계 전압 이하로 강하하거나 포지티브 임계 전압 이상으로 상승해야 한다.
정상적인 온 IGFET 는 실질적으로 정상적인 오프 IGFET 와 반대의 방법으로 동작한다. 전하 캐리어는 제로 게이트-소오스 전압에서의 정상적인 온 IGFET에서 소오스로부터 드레인으로 흐른다. 정상적인 온 IGFET 가 n 채널 또는 p 채널 소자인 것에 따라 게이트-소오스 전압이 턴오프될 트랜지스터의 포지티브 임계 전압 이상으로 상승하거나 네가티브 임계 전압 이하로 강하해야 한다.
IGFET 의 채널 영역은 소오스 및 드레인와 동일한 도전형 또는 반대의 도전형일 수 있다.
채널 영역이 소오스 및 드레인에 반대의 도전형인 경우, 채널 영역은 본체 영역과 동일한 도전형이고, 본체 영역보다 높은 레벨로 도핑되고 본체 영역의 양과 비접합적으로 병합된다. 채널 영역이 소오스 및 드레인과 반대의 도전형인 IGFET 는 제로 게이트-소오스 전압에서 소오스로부터 드레인 존으로의 도전 경로가 채널 영역을 통해 연장하지 않으므로 정상적인 오프 소자이다. IGFET를 도전 상태로 하는데 적합한 게이트-소오스 전압을 인가함으로써, 전하 캐리어는 채널 영역의 상면으로 유도되고 채널 영역의 얇은 표면층에 반전이 발생하도록 한다. 반전된 표면층은 소오스로부터 드레인으로 연장하는 도전 표면 채널을 형성한다. 결과적으로, 이러한 형태의 IGFET 는 통상 표면 채널 소자로서 간주된다.
채널 영역이 소오스 및 드레인과 동일한 도전형인 경우, 채널 영역은 본체 영역과 반대의 도전형이고 본체 영역과 채널/본체 pn 접합을 형성한다. 소오스 및 드레인과 동일한 도전형의 채널 영역을 갖는 IGFET 는 채널 영역의 도핑 레벨에 의존하여 정상적인 온 소자 또는 정상적인 오프 소자일 수 있다. 채널 영역의 네트 도핑 레벨이 충분히 높으면, 트랜지스터는 정상적인 온 소자이다. 네트 채널 도핑 레벨이 충분히 낮으면, 소오스/드레인 도핑과 동일한 도전형이어도, 게이트 전극, 소오스, 및 본체 영역이 동일한 전압일 때 공핍 (또는 공간 전하) 영역은 채널 영역의 전체 수직 두께를 가로질러 연장한다. 그러므로, 트랜지스터는 정상적인 오프 소자이다.
채널 영역이 소오스 및 드레인과 동일한 도전형인 정상적인 오프 IGFET에서, 소오스로부터 드레인으로의 전류 도통은 채널 영역의 표면층을 따라 또는 채널 영역의 부표면층을 통해 발생한다. 도전이 표면 채널에 의해 발생하는지 부표면 채널에 의해 발생하는지는 채널 영역의 도핑 레벨, 본체 영역의 도핑 레벨, 및 게이트 구조물의 특성 등의 다양한 인자에 의해 결정된다.
채널 영역이 소오스 및 드레인과 동일한 도전형이고 게이트 전극이 본체 영역과 동일한 도전형으로 도핑될 다결정 실리콘 (폴리실리콘) 으로 이루어진 정상적인 오프 IGFET 인 것으로 간주한다. 이러한 소자의 채널 영역의 네트 도펀트 농도가 본체 영역의 네트 도펀트 농도에 의존하여 소정의 값보다 작으면, 트랜지스터를 전도시키기에 충분한 게이트-소오스 전압의 인가는 전하 공핍 채널 영역에 도전 표면 채널을 형성하도록 한다. 반대로, 채널 영역의 네트 도펀트 농도가 소정의 값보다 크면, 트랜지스터를 전도시키기 위해 충분한 게이트-소오스 전압은 공핍층을 수직으로 분리된 한쌍의 공핍 영역으로 분리시킨다. 2 개의 공핍 영역 사이의 존은 통상 매립 채널이라 불리우는 부표면 채널을 형성한다.
소오스 및 드레인과 동일한 도전형의 채널 영역을 갖는 IGFET 는 반도체 기술의 당업자에 의해 매립 채널 MOSFET, 주입 채널 MOSFET, 및 접합 MOSFET 중의 어느 하나로 간주된다. 불행히도, 이들 용어는 모두 만족스럽지 못하다. 예를 들어, 이러한 트랜지스터를 매립 채널 MOSFET 로 특징화하는 것은 잘못 서술된 것이다. 왜냐하면, 소오스-드레인 도전은 본체 영역의 도핑에 대하여 채널 영역의 도핑에 의존하여 표면 채널 또는 매립 채널을 통해 발생할 수 있기 때문이다. 주입 채널 MOSFET 에 대하여, 채널 영역은 이온 주입에 의해 정상적으로 형성되지만 이온 주입되지 않아야 한다. 용어 접합 MOSFET 는 접합 이 채널/본체 접합인지 불분명하다. 반대로, 접합 MOSFET 은 게이트 절연층을 갖지 않은 전계 효과 트랜지스터에 적용되는 용어 접합 전계 효과 트랜지스터 와 유사하여 혼동된다.
그러므로, 소오스 및 드레인과 동일한 도전형의 채널 영역은 채널 접합 절연 게이트 전계 효과 트랜지스터로 간주된다. 여기서, 변경된 채널 접합 은 채널 영역과 본체 영역 사이에 형성된 pn접합으로 간주한다. 결과적으로, 채널 접합 절연 게이트 전계 효과 트랜지스터 (CJIGFET) 는 일반적으로 매립 채널 MOSFET, 주입 채널 MOSFET, 및 접합 MOSFET 라 불리우는 임의의 트랜지스터를 의미한다. 특히, 정상적인 오프 CJIGFET 는 소오스 및 드레인과 동일한 도전형의 채널 영역을 갖는 정상적인 오프 IGFET 이다.
CJIGFET 는 종종 반대 극성의 트랜지스터의 2 가지 형태중의 하나가 CJIGFET 이고 다른 하나가 표면 채널 IGFET, 즉, 채널 영역이 소오스 및 드레인과 반대의 도전형인 소자인 상보 IGFET 에 사용된다. 이러한 CMOS 응용예로서, Hu 등의 Design and Fabrication of p-channel FET for 1-㎛ CMOS Technology, IEDM Tech. Dig., 1982, pp 710-713를 참조한다. Hu 등에서, p 채널 소자는 CJIGFET 이고 n 채널 소자는 표면 채널 IGFET 이다. Parillo 등의 A Fine-Line CMOS Technology That Uses P+ Polysilicon/Silicide Gates for NMOS and PMOS Devices, IEDM Tech. Dig., 1984, pp 418-422 에서는 그 반대가 발생한다.
일반적으로, CJIGFET 는 CMOS 제조 흐름에 비교적 용이하게 집적될 수 있다. 따라서, CJIGFET 는 큰 부피에서 제조되는 CMOS 메모리 및 CMOS 마이크로프로세서 등의 제품에 사용된다. 또한, CJIGFET 는 표면 채널 IGFET 나쁜 영향을 발생하는 높은 게이트 전계 및 벌크 전하를 방지한다.
폴리실리콘 게이트 IGFET에서, 게이트 전극의 폴리실리콘의 도핑 형태는 임계 전압에 큰 영향을 준다. 통상, 폴리실리콘 게이트 재료는 고농도로 도핑되어 낮은 저항율을 성취한다. 고농도로 도핑된 n형 폴리실리콘의 페르미 에너지 레벨은 실리콘의 전도대의 에지에서의 에너지에 근접하지만, 짙게 도핑된 p형 폴리실리콘의 페르미 에너지 레벨은 실리콘의 가전자대의 에지에서의 에너지에 근접한다.
재료의 일함수는 진공 에너지 레벨과 재료의 페르미 에너지 레벨 사이의 차이다. 실리콘 전도대 에너지는 실리콘 가전자대 에너지보다 대략 1.1 eV 높으므로, 고농도로 도핑된 p 형 폴리실리콘의 일함수는 고농도로 도핑된 n 형 폴리실리콘의 일함수보다 약 1.1 eV 높다. 이것은 임계 전압에 대한 1.1 V 효과로 변환된다. 즉, 고농도로 도핑된 p형 폴리실리콘으로부터 고농도로 도핑된 n 형 폴리실리콘으로 게이트 재료를 변화시키면 폴리실리콘 게이트 IGFET 의 임계 전압은 약 1.1V 만큼 감소한다.
집적 회로에 사용되는 전계 효과 트랜지스터는 점점 작아진다. 소자의 소형화가 계속됨에 따라, 회로 공급 전압은 점차적으로 작아진다. 따라서, 임계 전압의 크기가 그에 대응하여 감소할 필요가 있다. 또한, 상보 IGFET에서, p채널 임계 전압은 n 채널 임계 전압과 거의 동일한 크기인 것이 바람직하다.
Hillenius 등의 Gate Material Work Function Considerations For 0.5 ㎛ CMOS, Procs. Intl. Conf. Computer Design, 1985, pp 147 - 150 는 선행하는 문제를 다루고 있다. Hillenius 등은 n 채널과 p 채널 소자의 임계 전압이 0.5 V 부근에서 대략 동일한 크기를 갖는 다양한 CMOS 기술에 대하여 논하였다. 이들 기술중에서, 상보 IGFET 의 하나의 형태는 CJIGFET 이고 다른 하나는 표면 패널 IGFET 인 배열이 있다. 도핑된 폴리실리콘 게이트 전극이 0.5 ㎛ 게이트 길이의 상보 IGFET 에 최적하지만, Hillenius 등은 거의 동일한 크기의 p 채널 및 n 채널 임계 전압은 IGFET 의 두가지 형태의 게이트 전극에 텅스텐을 사용함으로써 성취되는 것을 제안하였다. 그 이유는 텅스텐의 일함수는 실리콘의 중간갭, 즉 실리콘의 전도대 및 가전대에서의 에너지 레벨 사이의 거의 중간 부근에 페르미 에너지 레벨이 위치하기 때문이다.
King 등의 A Polycrystal-Si1-xGexGate CMOS Technology, IEDM Tech. Dig., 1990, pp 253-256 에는 n 채널과 p 채널 소자 둘다의 임계 전압은 0.7 V 의 크기로 향하도록 하는 다양한 CMOS 기술이 논의되었다. King 등에서 CMOS 각각의 상보 IGFET 의 2 가지 형태중의 적어도 하나는 표면 채널 IGFET 이다. King 는 고농도로 도핑된 p 형 다결정 실리콘-게르마늄 재료가 n 채널 및 p 채널 트랜지스터의 게이트 전극으로 사용되는 것을 제안하였다. King 는, 고농도로 도핑된 p 형 다결정 실리콘-게르마늄 재료가 60% 게르마늄이면, 일함수가 p 형 실리콘과 비교하여 0.3 V 만큼 감소하는 것으로 보고하였다. 이것은 실리콘-게르마늄 재료의 페르미 에너지 레벨이 실리콘 중간갭에 근접하도록 한다.
Hillenius 와 King 는 중요한 이점을 제공하였다. 그러나, 이들 상보 IGFET 기술의 각각은 하나이상의 표면 채널 IGFET를 포함한다. 결과적으로, Hillenius 와 King 의 상보 트랜지스터 구조은 모두 표면 채널 IGFET 과 함께 발생하는 높은 게이트 전위 및 벌크 전하 문제점을 갖는다.
Vinal 의 U.S. 특허 4,990,974 호는 임계 전압이 페르미 전위의 2 배인 CJIGFET를 서술하고 있다. Vinal 에 의해 페르미 FET 로서 언급된 IGFET 는 실리콘 산화물 게이트 절연층과 소오스 드레인과 반대의 도전형인 도핑된 폴리실리콘 게이트 전극을 갖는 실리콘 소자이다. Vinal 은 임계 전압이 게이트 산화물 두께, 채널 길이, 드레인 전압, 및 기판 도핑에 독립적인 것을 보고하고 있다. 이러한 이점을 얻기 위하여, 네트 평균 채널 도펀트 농도가 벌크 기판 도펀트 농도와 동일하게 설정된다. 또한, 폴리실리콘 게이트 전극의 네트 도펀트 농도는 벌크 기판 도펀트 농도와 동일해야 한다.
임계 전압이 게이트 산화물 두께, 채널 길이, 및 드레인 전압에 민감하지 않도록 하는 Vinal 에 의해 보고된 능력은 매우 이롭다. 그러나, Vinal 이 이들 이점을 성취할 수 있는 파라미터 설계 공간은 매우 작다. 이것은 심각한 제조의 어려움을 발생시킨다. 또한, 2 개의 페르미 임계 전압의 크기는 실리콘 CJIGFET를 위한 0.7V 부근이다. 이것은 적당히 낮지만, 더 많은 응용은 Vinal 의 페르미 FET에서 얻을 수 없는 0.5 V 이하의 임계 전압을 요구한다.
Vinal 은 상보 FET 응용에 사용될 수 있는 페르미 FET를 개시한다. 이때, n 채널 페르미 FET 는 p 도핑된 폴리실리콘 도핑 게이트 전극을 가지며 p 채널 페르미 FET 는 n 도핑된 폴리실리콘 게이트 전극을 갖는다. 게이트 전극을 반대의 도전형의 도펀트로 도핑하는 것은 트랜지스터의 제조에 어려움을 증가시키고, 특히 게이트 전극은 짧아지며 최소 크기를 서브-㎛가 되도록 한다.
낮은 공급 전압 응용에 있어서, n 채널 및 p채널 트랜지스터의 임계 전압이 0.5 V 이하의 거의 동일한 크기에서 용이하게 설정될 수 있고 게이트 절연층 두께 및 채널 도핑 프로파일 등의 파라미터가 크게 변화하지 않는 상보 IGFET를 갖는 것이 바람직하다. 이것은 아날로그용으로 개발된 IC 제조 방법 및 다이로부터 다이 및 웨이퍼로부터 웨이퍼로의 트랜지스터 모델링이 임계인 혼합 신호 응용에 특히 중요하다. 또한, 실질적인 소자 제조를 가능하게 하도록 상당한 설계 공간을 갖는 것이 바람직하다. 또한, 트랜지스터의 제조를 간단하게 하기 위하여 동일한 물리적 재료로부터 게이트 전극을 형성하는 것이 바람직하다.
본 발명은 그러한 상보 IGFET 구조를 제공한다. 본 발명의 상보 트랜지스터 구조의 핵심적인 특징은 n 채널 및 p 채널 소자는 채널 접합 절연 게이트 전계 효과 트랜지스터라는 점이다. 상보 소자의 형태의 적어도 하나가 표면 채널 IGFET 인 종래의 상보 IGFET 의 높은 게이트 전계 및 나쁜 벌크 전하 영향을 방지하여 조사 성능을 개선시켰다.
본 발명의 상보 트랜지스터 구조의 n 채널 및 p 채널 CJIGFET 의 게이트 전극의 일함수는 소오스/드레인 존이 CJIGFET 에 제공되는 반도체 재료의 중간 갭에 근접하는 게이트 전극의 페르미 에너지 준위를 설정하도록 선택된다. 이것은 n 채널과 p 채널 소자의 임계 전압이 서로 근접한 크기에 설정되도록 한다. 중간갭에 근접하는 게이트 전극 페르미 에너지 레벨에 의해, 상보 CJIGFET 의 임계 전압이 0.5 V 이하의 크기로 용이하게 설정된다. 또한, 임계 전압은 게이트 절연층의 두께 및 채널 도핑 프로파일에 독립적이므로, 향상된 파라미터 정합을 성취할 수 있다. 그러므로, 본 발명은 종래보다 많은 이점을 제공한다.
본 발명의 상보 트랜지스터 구조를 위한 개시점은 상면을 갖는 반도체 재료의 본체이다. 반도체 재료는 전자 친화력 () 와 가전자대-전도대 갭 에너지 (EG)를 갖는다. 제 1 및 제 2 상보 전계 효과 트랜지스터용 소오스/드레인 존은 반도체 본체에 제공된다. 특히, 각각의 트랜지스터는 상면을 따라 반도체 본체에 위치한 측면으로 분리된 한쌍의 소오스/드레인 존을 갖는다. 바람직하게, 트랜지스터는 정상적인 오프 소자이다.
각각의 트랜지스터의 소오스/드레인 존 사이에 채널 영역이 연장된다. 제 1 트랜지스터의 소오스/드레인 존 및 채널 영역은 제 1 도전형이다. 제 2 트랜지스터의 소오스/드레인 존 및 채널 영역은 제 1 도전형과 반대인 제 2 도전형이다. 각각의 트랜지스터의 채널 영역은 트랜지스터의 소오스/드레인 존과 동일한 도전형이므로, 각각의 트랜지스터는 CJIGFET 이다. 각각의 CJIGFET 의 채널 영역은 반도체 본체의 인접하는 본체 영역과 함께 pn 접합을 형성한다.
각각의 CJIGFET 는 CJIGFET 의 채널 영역으로부터 전기적으로 절연되고 그위에 놓인 게이트 전극을 갖는다. 각각의 CJIGFET 의 게이트 전극은 반도체 재료의 에너지대 갭 (EG) 의 중간의 0.3 eV 내의 페르미 에너지 레벨을 갖도록 선택된다. 이것은 각각의 CJIGFET 의 게이트 전극이 다음의 수학식 1 로부터 결정된 값 () 의 0.3 eV 내의 일함수를 갖는 것과 동일하다.
[수학식 1]
는 전자 친화력이고 EG는 소오스/드레인 존을 포함하는 반도체 재료의 도전대와 가전자대 사이의 에너지차이고,는 반도체 재료의 중간갭에서의 일함수값이다.
CJIGFET 의 게이트 전극은 정상적으로 전기적으로 도전성인 동일한 형태의 재료로 구성된다. 반도체 재료가 실리콘이면, 게이트 전극의 일함수는 게이트 전극으로서 몰리브덴, 텅스텐, 코발트, 또는/ 및 도전성있도록 도핑된 다결정 실리콘-게르마늄을 사용하는 것에 의해 실리콘을 위한의 0.3 eV 내의 값으로 설정될 수 있다.
수학식 1 에 나타낸 바와 같이 중간갭의 값 () 와 거의 동일한 게이트 전극 일함수는 적절하게 선택된 채널 도핑에 의해 성취되고 p 채널 및 n 채널 CJIGFET 는 정상적인 오프 소자이다. 각각의 CJIGFET 의 임계 전압의 크기 (절대값) (VTX) 는 다음과 같다.
[수학식 2]
여기서, k 는 전하이고, T 는 절대 온도이고, q 는 볼쯔만 상수이고,는 표면 채널-매립 채널 교차 위치에서의 CJIGFET 의 채널 영역의 평균 네트 도펀트 농도이고, ni은 반도체 재료의 진성 캐리어 농도이다. 부호를 고려하면, 이상적인 한쌍의 CJIGFET 의 n 채널 CJIGFET를 위한 임계 전압은 +VTX로 포지티브인 반면, p 채널 CJIGFET를 위한 임계 전압은 -VTX으로 네가티브이다. 2 개의 CJIGFET를 위한 임계 전압의 크기가 서로 동일하게 설정될 수 있는 표면 채널-매립 채널 교차 위치에서, 각각의 트랜지스터의 채널 영역의 도전 메카니즘은 표면 채널과 매립 채널 사이에서 변환된다.
게이트 전극의 일함수를 중간갭의 값과 0.3 eV 만큼 다르게 함으로써, 각각의 CJIGFET 의 임계 전압의 크기 (또한, 절대값) 는 VTX와 0.3 V 만큼 다르다. 특히, n 채널 CJIGFET 의 임계 전압의 크기는 VTX보다 0.3 V 만큼 크면, p 채널 CJIGFET 의 임계 전압의 크기는 0.3 V 만큼 작아질 수 있다. 부호에 있어서, p 채널 임계 전압이 -VTX보다 (제로로부터 더) 0.3 V 더 높으면, n 채널 임계 전압이 VTX보다 0.3 V 만큼 더 (제로에 근접) 높아질 수 있다. 마찬가지로, p 채널 임계 전압이 -VTX보다 (제로로부터 더) 0.3 V 더 높으면, n 채널 임계 전압이 VTX보다 0.3 V 만큼 더 (제로에 근접) 낮아질 수 있다.
임계 전압의 불균형은 상보의 방법으로 각각의로부터 벗어나도록 CJIGFET 의 평균 네트 도펀트 농도를 배열함으로써 부분적으로 소거될 수 있다. 각각의 CJIGFET 의 채널 영역의 평균 네트 도펀트 농도가보다 큰지 작은지에 따라 매립 채널 또는 표면 채널이 CJIGFET 의 채널 영역에서 발생하여 전하 캐리어를 소오스/드레인 존 사이를 이동시키도록 한다. 상보의 방법에서 채널 영역의 평균 네트 도펀트 농도는 이상적인값과 다르므로, 증가된 평균 네트 채널 도펀트 농도를 갖는 CJIGFET 는 표면 채널로 이루어진 전계 유도 채널에서 동작한다. 감소된 평균 네트 채널 도펀트 농도를 갖는 CJIGFET 는 매립 채널로 이루어진 야금 채널에서 동작한다.
본 발명에 따르면, 본 발명의 상보 트랜지스터 구조의 제조는 반도체 표면에 각각 연장하는 p 형 본체 영역과 n 형 본체 영역을 갖는 반도체 본체에서 시작한다. 먼저, n 형 및 p 형 도펀트는 각각 p형 및 n 형 본체 영역에 주입되어 상보 트랜지스터를 위한 n 형 및 p 형 채널 영역을 정의한다. 채널 도펀트는 CJIGFET 에 본 발명의 구조에 따른 게이트 전극이 설치되면 각각의 CJIGFET 가 크기가 값 (VTX) 의 0.3 V 내인 임계 전압을 얻는 도핑 조건하에서 본체 영역으로 주입된다.
제 1 및 제 2 게이트 절연층은 각각 n 형 및 p 형 채널 영역상에 설치된다.내의 일함수를 갖는 제 1 및 제 2 게이트 전극은 제 1 및 제 2 게이트 절연층상에 각각 설치된다. 게이트 전극은 전기적으로 도전 재료인 도전 재료, 다시 말해, 몰리브덴, 텅스텐, 코발트, 또는/ 및 도전성 있도록 도핑된 다결정 실리콘-게르마늄과 동일한 형태로부터 정상적으로 형성된다.
제 2 n 형 및 p 형 도펀트는 p 형 및 n 형 본체 영역에 선택적으로 각각 주입되어 한쌍의 n 형 소오스/드레인 존 및 한쌍의 p 형 소오스/드레인 존을 형성한다. n 형 채널 영역은 n 형 소오스/드레인 존 사이에 연장하고, p 형 채널 영역은 p 형 소오스/드레인 존 사이에 연장한다. n 채널 CJIGFET 는 n 형 소오스/드레인 존, n 형 채널 영역, 제 1 게이트절연층, 및 제 1 게이트 전극으로 구성된다. 마찬가지로, p 채널 CJIGFET 는 p 형 소오스/드레인 존, p 형 채널 영역, 제 2 게이트 절연층, 및 제 2 게이트 전극으로 구성된다.
n 채널 및 p 채널 CJIGFET 의 게이트 전극을 위한 물리적 재료와 동일한 재료를 사용함으로써, 본 발명의 상보 IGFET 구조의 제조는 n 채널 IGFET 의 게이트 전극이 p 채널 IGFET 의 게이트 전극과 반대로 도핑된 Vinal 의 종래의 폴리실리콘 게이트 상보 IGFET 구조보다 더 간단하다. 그러므로, 본 발명은 증가된 제조 복잡성과 상보 IGFET 의 게이트 전극이 반대로 도핑될 때 발생하는 제조 공정 제어의 어려움을 피할 수 있다. 결과적으로, 본 발명은 짧은 게이트 전극, 특히 서브 ㎛ 길이의 게이트 전극을 필요로 하는 장래의 응용에 적합하다. 간단히 말해, 본 발명은 종래보다 더 진보된 것이다.
도 1a 및 도 1b 는 매립 채널 메카니즘에 따라 수행되는 폴리실리콘 게이트 p 채널 CJIGFET 의 단면도이다. 도 1a 는 오프 상태를 나타내고, 도 1b 는 온 상태를 나타낸다.
도 2 는 도 1a 및 도 1b 의 CJIGFET 의 중심을 통한 네트 (net) 수직 도펀트 농도의 그래프이다.
도 3 은 도 4a, 4b, 및 4c 의 배향을 정합하기 위하여 CJIGFET 의 소오스를 선회한 도 1b 의 확대도.
도 4a-4c 는 도 1b 의 CJIGFET를 위한 반도체 재료로의 깊이의 함수로서 전하, 전계, 및 전위의 간략화된 곡선이다. 도 4a-4c 의 곡선은 도 3 의 평면 (4-4)을 따른 것이고, 평면 (4-4) 은 도 1b 의 CJIGFET 의 중심을 통해 연장한다.
도 5a 및 도 5b 는 표면 채널 메카니즘에 따라 수행되는 폴리실리콘 게이트 p 채널 CJIGFET 의 단면도이다. 도 5a 는 오프 상태를 나타내고, 도 5b 는 온 상태를 나타낸다.
도 6 은 도 5a 및 도 5b 의 CJIGFET 의 중심을 통한 네트 수직 도펀트 농도의 그래프이다.
도 7 은 도 8a, 8b, 8c를 정합하기 위하여 CJIGFET 의 소오스를 1/4 선회한 도 5b 의 부분 확대도.
도 8a-8c 는 도 5b 의 CJIGFET를 위한 반도체 재료로의 깊이의 함수로서 전하, 전계, 및 전위의 간략화된 곡선이다. 도 8a-8c 는 도 7 의 평면 (7-7)을 따르고, 평면 (8-8) 은 도 5b 의 CJIGFET 의 중심선을 통해 연장한다.
도 9 는 도 7 의 1 차원 슬라이스이고 도 5b 의 CJIGFET 의 작은 부분의 확대도이다. 도 9 의 슬라이스는 도 7 의 평면 (8-8)을 관통한다.
도 10a 및 도 10b 는 도 9 의 CJIGFET 슬라이스용 반전 상태와 플랫 밴드에서의 간략화된 밴드 다이어그램이다. 도 10a 및 도 10b 는 각각 일함수, 페르미 준위 및 내부 전위를 나타낸다.
도 11a 및 도 11b 는 매립 채널 메카니즘에 의해 도전되는 동작과 표면 채널 메카니즘에 의해 도전되는 동작을 커버하기 위하여 채널 접합 깊이와 채널 도펀트 농도가 변화함으로써 간략화된 폴리실리콘 게이트 p 채널 CJIGFET 의 긴 채널 임계 전압을 위한 전체 범위 설계 차트이다. 도 11a 는 채널 도펀트 농도를 위한 상이한 값의 실질적인 수를 커버하고, 도 11b는 게이트 산화물 두께의 변화의 효과를 나타낸다.
도 12a, 12b, 12c 는 채널 접합 깊이, 채널 도펀트 농도, 및 배경 본체 도펀트 농도의 함수로서 좀더 실질적인 폴리실리콘 게이트 p 채널 CJIGFET 의 긴 채널 임계 전압에 대하여 간략화된 폴리실리콘 게이트 p 채널 CJIGFET 의 긴 채널 임계 전압을 비교한 전체 범위 설계 차트이다.
도 13 은 본 발명에 사용되는 일반적인 게이트 전극을 갖는 CJIGFET 의 반전 상태의 간략화된 밴드 다이어그램이다. 도 13 은 일함수 및 내부 전위를 나타낸다.
도 14 는 매립 채널 메카니즘에 의한 도전과 표면 채널 메카니즘에 의한 도전 사이의 교차 위치에서 동작 상태를 만족시키기 위하여 접합 깊이와 평균 본체 도펀트 농도를 변화시킴에 따른 본 발명의 CJIGFET 의 평균 채널 도펀트 농도의 설계 차트이다.
도 15a 와 도 15b 는 본 발명에 따른 상보 IGFET 구조에 사용되는 p 채널 CJIGFET 의 드레인측 부분의 단면 구조도이다. 도 15a 는 고농도로 도핑된 드레인이 게이트 전극 아래에 연장하는 일예를 나타내고, 도 15b 는 드레인이 게이트 전극 아래에 연장하는 좀더 저농도로 도핑된 부분을 갖는 일예를 나타낸다.
도 16 은 본 발명에 따른 한쌍의 n 채널 및 p 채널 CJIGFET를 포함하는 상보 트랜지스터 구조물의 단면 구조도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110, 160: 한쌍의 상보 CJIGFET
102, 104: 본체
112/114, 172/174: 소오스/드레인 존
110, 170: 채널 영역
1. 게이트 전극이 반도체 재료의 중간갭에 근접한 페르미 에너지 레벨을 갖는 상보 CJIGFET 가 형성된 반도체 구조물의 형성 블록
1.1 참조 표기 및 다른 예비적인 문제
도면 및 이하에 사용되는 참조 번호는 Grove, Physics and Technology of Semiconductor Devices (John Wiley Sons), 1967 의 표기를 따른다. 하나이상의 다른 아래첨자와 결합되면 괄호안의 아래첨자 B 및 C 는 각각 일반적으로 CJIGFET 의 채널 영역과 본체내의 양을 나타낸다. 윗첨자 m 및 f 는 각각 CJIGFET 의 야금 채널 동작과 전계 유도 채널 동작을 나타낸다. 일함수와 페르미 레벨의 혼동을 피하기 위하여 전위는 일반적으로 Φ 보다는 Ψ로 시작하는 참조 번호에 의해 표시되고, 이들 일함수와 페르미 레벨 모두 Φ로 시작하는 참조 번호에 의해 표현된다.
도면 및 이하에서 사용되는 참조 번호는 다음과 같은 의미를 갖는다.
A1 피팅 (fitting) 상수
A2 피팅 상수
COX 단위 면적당 게이트 절연 커패시턴스
E전계
EO 진공 기준 에너지
EC 전도대의 에지에서의 에너지
EF 페르미 에너지 레벨
EG 전도대와 가전자대 사이의 밴드갭 에너지
Ei 진성 페르미 레벨에서의 에너지
EV 가전자대의 에지에서의 에너지
erf에러 함수
k볼쯔만 상수
LC 채널 억셉터 프로파일의 가우시안 특성 길이
LD(C) 채널 영역의 균일한 네트 도펀트 농도에서의 외인성 데바이 (Debye)
채널 영역의 평균 네트 도펀트 농도에서의 외인성 데바이
N로컬 네트 도펀트 농도
NO 본체 도펀트에 대한 반대의 도전형인 도펀트의 채널 영역의 상면에서의 총 농도
NB 본체의 균일한 네트 도펀트 농도
본체 영역의 평균 네트 도펀트 농도
NBO 본체 영역의 배경 도펀트 농도
전계 유도 채널 동작을 위한 효과적인 평균 본체 도펀트 농도
야금 채널 동작을 위한 효과적인 평균 본체 도펀트 농도
NC 채널 영역의 균일한 네트 도펀트 농도
채널 영역의 평균 네트 도펀트 농도
NCO 채널 영역의 상면에서의 네트 도펀트 농도
n 채널 CJIGFET 의 채널 영역의 평균 네트 도펀트 농도
p 채널 CJIGFET 의 채널 영역의 평균 네트 도펀트 농도
야금 채널 동작 및 전계 유도 채널 동작 사이의 교차 경계에서의 채널 영역의 평균 네트 도펀트 농도
NPOLY 도핑된 폴리실리콘 게이트 전극의 네트 도펀트 농도
ni 반도체 재료의 진성 캐리어 농도
Qf 게이트 절연층/채널 영역 계면에서의 단위 면적당
계면 전하
QFB(B) 플랫밴드 (flat-band) 상태에서의 채널/본체 접합에 따른
공핍 영역의 본체측 전하
QFB(C) 플랫밴드 상태에서의 채널/본체 접합에 따른
공핍 영역의 채널측 전하
QINV(B) 반전에서의 채널/본체 접합을 따른 공핍 영역의 본체측 전하
q전자 전하
T절대 온도
tOX 게이트 절연층 두께
VB 본체 전압
VD 게이트 전압
VFB 플랫밴드 전압
VFB(BC) 표면 채널 IGFET 의 채널 영역의 플랫밴드 전압
VFB(C) yJ가 적어도 yJMIN인 CJIGFET 의 두꺼운 채널 영역의 플랫밴드 전압
VG 게이트 전압
VGS 게이트-소오스 전압
VTO 긴 채널 임계 전압
VTP(1020)10 atoms/㎤ 의 폴리실리콘 게이트 도펀트 농도에서의
긴 채널 임계 전압
VTO(NPOLY)임의의 폴리실리콘 게이트 도펀트 농도에서의
긴 채널 임계 전압
Vf TO CJIGFET 의 전계 유도 채널 동작을 위한 긴 채널 임계 전압
Vm TO CJIGFET 의 야금 채널 동작을 위한 긴 채널 임계 전압
VTO(n) n 채널 CJIGFET 의 긴 채널 임계 전압
VTO(p) p 채널 CJIGFET 의 긴 채널 임계 전압
Vsim TO 시뮬레이션된 긴 채널 임계 전압
VTX 야금 채널 동작 및 전계 유도 동작 사이의 교차 경계에서의
긴 채널 임계 전압
WFB(B) 플랫밴드 상태에서의 채널/본체 접합을 따른
공핍 영역의 본체측 두께
WINV(B) 반전에서의 채널/본체 접합을 따른 공핍 영역의 본체측 두께
y상부 반도체 표면으로부터 측정된반도체 본체로의 깊이
yO 전계 유도 표면 공핍 영역의 두께 (또는 깊이)
yOINV 반전에서의 전계 유도 공핍 영역의 두께
yJ CJIGFET 의 채널 영역의 접합 깊이
yJMAX 정상적인 오프 야금 채널 동작을 위한 최대 접합 깊이
yJMIN 야금 채널 동작을 위한 최소 접합 깊이
X다결정 실리콘-게르마늄 합금의 게르마늄 부분
ΔΨO yJ가 yJMIN를 초과하는 CJIGFET 의 두꺼운 채널 영역의
채널/본체 접합에서의 내부 전압
ΔΨFB 플랫밴드 상태에서의 게이트 절연층 및 채널 영역 사이의 내부 전압
ΔΨINV 반전에서의 게이트 절연층과 채널 영역 사이의 전압 강하
ΔΨOXINV 반전에서의 게이트 절연층의 전압 강하
ΔΨR 표면 종료 pn 접합에서의 상부 반도체 표면과 본체 영역 사이의
일반적인 역바이어스 전압 강하
δ임계 전압 피팅 불연속
εOX 게이트 절연층의 유전율
εS 반도체 재료의 유전율
ΦF(O) 플랫밴드 상태에서의 CJIGFET 의 채널 영역의 상면에서의
페르미 전위
ΦF(B) 본체 영역의 벌크의 전기적인 중성부분의 페르미 전위
ΦF(BC) 표면 채널 IGFET 의 채널 영역의 상면에서의 페르미 전위
ΦF(C) yJ가 yJMIN를 초과하는 CJIGFET 의 두꺼운 채널 영역의
네트 도펀트 농도에서의 페르미 전위
ΦF(POLY) 폴리실리콘 게이트 전극의 네트 도펀트 농도에서의 페르미 전위
ΦM(G) 일반적인 게이트 전극의 일함수 (볼트)
ΦM(POLY) 도핑된 폴리실리콘 게이트 전극의 일함수 (볼트)
ΦM(POLY)(1020)1020atoms/㎤ 의 도펀트 농도의 폴리실리콘 일함수 (볼트)
ΦMX 게이트 전극의 중간갭 일함수 (볼트)
ΦS(O) 플랫밴드 상태에서 CJIGFET 의 채널 영역의 상면에서의
반도체 재료의 일함수 (볼트)
ΦS(B) 본체 영역의 벌크의 전기적인 중성 부분의
반도체 재료의 일함수 (볼트)
ΦS(BC) 표면 채널 IGFET 의 채널 영역의 상면에서의
반도체 재료의 일함수 (볼트)
ΦS(C) CJIGFET 의 채널 영역의 반도체 재료의 일함수 (볼트)
ρ전하
χ반도체 재료의 전자 친화력
Ψ전위
본 발명의 상보 트랜지스터 구조는 구조의 형성 블록을 시험함으로써 이해될 수 있다. 이것을 목적으로, 정상적인 오프 폴리실리콘 게이트 CJIGFET를 먼저 시험한다. 상술한 바와 같이, 표면 채널 또는 매립 채널을 통해 정상적인 오프 폴리실리콘 게이트 CJIGFET 에 도전이 발생한다. 따라서, 이러한 형태의 정상적인 오프 폴리실리콘 게이트 CJIGFET 의 구조 및 동작은 이하와 같이 분석된다. 이 분석은 본 발명의 상보 트랜지스터 구조에 사용되는 CJIGFET 의 특정 형태에도 연장된다.
다음의 분석은 p 채널 CJIGFET 로 수행된다. 분석의 원리는 적절한 극성 반전이 수행되는 대응하는 n 채널 CJIGFET 에 직접 및 전체적으로 적용된다. 예를 들어, 포지티브 임계 전압 이상으로 정상적인 오프 n 채널 CJIGFET 의 게이트-소오스 전압을 상승시키는 것은 네가티브 임계 전압의 정상적인 오프 p 채널 CJIGFET 의 게이트-소오스 전압을 강하시키는 것과 동등하다.
1.2 매립 영역을 통해 도전하는 폴리실리콘 게이트 CJIGFET
도 1a 및 도 1b는 매립 채널 메카니즘에 따라 수행되는 정상적인 오프 폴리실리콘 게이트 p 채널 CJIGFET (20)를 나타낸다. 도 1a 는 턴오프된 p 채널 CJIGFET (20) 의 일반적인 전압/채널 공핍 상태를 나타낸다. 도 1b는 턴온된 CJIGFET (20) 의 일반적인 전압/채널 도전 상태 및 드레인-소오스 전압의 작은 크기에서 선형 범위의 동작을 나타낸다.
도 1a 및 도 1b (일괄적으로 도 1)의 CJIGFET (20) 의 중심을 따르는 수직 도핑 프로파일은 도 2 에 도시한 형태인 것으로 가정한다. 도 2 의 도핑 프로파일은 0.25-1 ㎛ 의 최소 게이트 길이와 5-20㎚ 의 게이트 산화물 두께를 갖는 소자에 적합하다. 도 2 의 도핑 프로파일은 상부 반도체 표면으로부터 균일하게 도핑된 n 형 바탕으로 p 형 확산을 수행함으로써 형성된 가우시안 (Gaussian) 프로파일이고, 또한 균일하게 도핑된 n 형 바탕으로 얕게 p 형 도펀트를 이온주입하고 주입된 도펀트를 활성화시켜 반도체 재료로서 구동시키기 위한 가열 단계를 수행함으로써 발생되는 가우시안 프로파일이다.
CJIGFET (20) 은 n 형 본체 영역 (22)을 갖는 단결정 실리콘 (모노실리콘) 반도체 본체로부터 형성된다. p 형 채널 영역 (24) 은 n 본체 영역 (22) 와 pn 접합을 형성한다. P 채널 영역 (24) 은 소오스 존 (26) 과 드레인 존 (28) 사이에 상부 반도체 표면을 따라 연장한다. 존 (26, 28) 의 각각은 고농도로 도핑된 p 형이고 p 채널 영역 (24) 과 동일한 도전형이다. 열적으로 성장한 얇은 실리콘 산화물 게이트 절연층 (30) 이 상부에 놓인 고농도로 도핑된 n 형 폴리실리콘 게이트 전극 (32) 로부터 p 채널 영역 (24)을 수직으로 분리한다.
본체 전압 (VB), 소오스 전압 (VS), 및 게이트 전압 (VG) 은 각각 금속 콘택 (34, 36, 38)을 통해 본체 영역 (22), p+ 소오스 (26), 및 n+ 폴리실리콘 게이트 전극 (32) 에 인가된다. 드레인 전압 (VD) 은 금속 콘택 (40)을 통해 p+ 드레인 (28) 으로 인가된다. CJIGFET (20) 은 긴 채널 소자이다. CJIGFET (20) 은 p 채널 소자이므로, 긴 채널 임계 전압 (VTO) 은 네가티브이다. 게이트 산화물 두께가 10 ㎚ 인 도 2 의 도펀트 프로파일에 대하여, CJIGFET (20)을 위한 임계 전압 (VTO) 은 대략 -0.6V 이다. CJIGFET (20) 은 게이트-소오스 전압 (VGS) 가 VTO이하일 때, 즉,가이상일 때 턴온되고 VGS가 VTO보다 클 때, 즉,가미만일 때 턴오프한다.
도 2 는 반도체 본체로의 깊이 (y) 의 함수로서 도 1 의 CJIGFET (20) 의 수직 중심 (또는 중심선)을 따른 로컬 네트 도펀트 농도 (N)을 나타낸다. 반도체 본체의 상면은 제로와 동일한 깊이 (y) 에 대응한다. n 본체 영역 (22) 과 p 채널 영역 (24) 사이의 pn 접합은 깊이 (yJ)에서 발생한다. 도 2 의 곡선 세그먼트 (22*) 는 본체 영역 (22) 의 로컬 네트 n 형 (도너) 도펀트 농도를 가리킨다. 도펀트 농도 (N) 은 본체 영역 (22) 의 벌크의 네트 바탕 n 형 본체 도펀트 농도 (NBO) 에 달한다. 곡선 세그먼트 (24*) 는 채널 영역 (24) 의 로컬 네트 p 형 (억셉터) 도펀트 농도를 가리킨다. 도펀트 농도 (N) 은 채널 영역 (24) 의 상면에서 최대 네트 p 형 도펀트 농도 (NCO) 에 달한다. 도 2 의 도펀트 프로파일에서, 네트 p형 채널 표면 도펀트 농도 (NCO) 은 네트 n 형 바탕 본체 도펀트 농도 (NBO) 보다 많다. 결과적으로, p 채널 영역 (24) 은 일반적으로 n 본체 영역 (22) 보다 큰 네트 도핑 레벨로 도핑된다.
채널 영역 (24) 은 p 형 도펀트, 일반적으로 붕소를 상부 반도체 표면을 통해 반도체 본체에 얕게 이온 주입하고 어닐링을 수행함으로써 주입된 도펀트를 활성화하여 반도체 본체의 소망의 깊이까지 이동하도록 함으로써 정상적으로 형성된다. 분석하기 위하여 네트 중심 도펀트 농도 (N) 은 가우시안 관계에 의해 주어진 것으로 가정한다.
[수학식 3]
수학식 3 으로부터 절대값 부호를 제거함으로써, 도펀트 농도 (N(y)) 은 네트 p 형 (억셉터) 도펀트 농도일 수 있다. 이 경우, N(y)을 위한 네가티브 값은 네트 n 형 (도너) 도펀트 농도를 가리킨다. 채널 영역 (24) 의 상면에서의 총 p 형 도펀트 농도 (NO) 는 다음에 따라 n 형 바탕 본체 농도 (NBO) 와 p 형 채널 표면 농도 (NCO) 에 관련된다.
[수학식 4]
수학식 1 의 로컬 도펀트 농도 (N(y)) 은 깊이 (y) 가 채널 접합 깊이 (yJ) 와 동일하면 제로로 된다. 결과적으로, 채널 프로파일의 가우시안 특성 길이 (LC) 는 다음과 같다.
[수학식 5]
도 1a 의 비도전 전압 상태에서의 CJIGFET (20) 에 의하면, 공핍 (또는 공간 전하) 영역은 채널 영역 (24) 의 전체 수직 두께를 가로질러 연장한다. 실질적으로 모든 이동 전하 캐리어 (정공) 은 채널 영역 (24) 로부터 공급된다. 결과적으로, 채널 영역 (24)을 통해 흐를 수 있는 전하 캐리어는 없다.
중심 도핑 프로파일이 n형으로 도핑된 폴리실리콘 게이트 전극 (32)을 갖는 도 2 에 도시한 형태이면, 채널 영역 (24)을 합류시키는 공핍 영역은 2 개의 별개의 구성요소, 즉, (a) 채널/본체 접합을 따라 연장하는 하부 구성요소 (44) 와 (b) 게이트 산화물층 (30) 아래의 채널 영역 (24) 의 상면을 따라 연장하는 상부 구성요소 (46)을 갖는다. 상부 공핍 구성요소 (46) 은 게이트 절연층 (30)을 통해 형성된 n+ 폴리실리콘 게이트 전극 (32) 에 의해 발생한 전계에 의해 발생한다.
p 채널 CJIGFET (20) 이 도 1b 에 표시된 도전 전압 상태에 배치되면, 게이트-소오스 (VGS) 의 더 작은 포지티브 값은 상부 공핍 구성요소 (46) 이 하부 공핍 구성요소 (44) 로부터 제거되도록 한다. 비공핍 p 형 재료로 구성된 야금 채널 (48) 은 공핍 영역 (44, 46) 사이에 형성된다. 야금 채널 (48) 은 채널 영역 (28) 의 상면 아래에 놓이므로, 야금 채널 (48) 은 정공이 소오스 (26) 로부터 드레인 (28) 로 흐르는 매립 p 채널이다.
상술한 재료는 CJIGFET (20) 의 동작을 시험하기 위한 기초를 제공한다. 도 3 는 도 4a-4c 의 이상화된 전하, 전계, 및 전위와 비교하기 위하여 90° 회전된 도 1b 의 부분 설명도이다. 도 4c 의 VFB는 상술한 플랫밴드 전압을 나타낸다.
임계 상태는 소오스 전압 (VS) 가 제로인 도 3 에 도시한 모델로부터 결정된다. 게이트 전압 (VG) 이 게이트-소오스 전압 (VGS) 와 동일하므로, 게이트 (간략화를 위한) 전압 (VG) 은 게이트-소오스 전압 (VGS) 대신에 다음의 분석에 사용된다.
도 3 의 모델에서, 채널 영역 (24) 은 중성 야금 채널 (48)을 통해 소오스 단부의 접지 전위 (0V) 에 도전적으로 접속된다. 이 접속을 통해, 채널 영역 (24) 은 접지에 근접한 고정된 전위를 수신한다. 게이트 전극 (32) 에 인가된 임의의 전압은 CJIGFET 의 상부 반도체 표면에서 강하한다. 이것은 게이트 전압 (VG) 이 채널 영역 (24) 으로 간주되는 의사 1 차원 처리를 정당화시킨다.
전위 (Ψ), 전계 (E), 전하 (ρ)를 위한 도 4a-4c 에 도시한 분포는 상부 채널 표면에서의 축적 상태 (VG-VFB) 로부터 플랫밴드 상태 (VG=VFB) 및 중간 상태 (VFBVGVTO)를 통해 임계 상태 (VG=VTO) 로의 전개를 나타낸다. 이들 분포는 푸아송 (Poisson) 및 전위 관계에 의해 결합된다.
[수학식 6]
[수학식 7]
여기서, 깊이 (y) 는 도 3 의 평면 (4-4) 에 따라 측정되고, εS는 실리콘, 반도체 재료의 유전율이다.
플랫밴드 상태는 게이트 전압 (VG) 이 채널 영역의 상면에서 전계가 없는 값에 있을때 IGFET에서 발생한다. 게이트 전압 (VG) (또는 소오스 전압 (VS) 가 제로가 아니면 게이트-소오스 전압 (VGS)) 의 값은 플랫밴드 전압 (VFB) 이다.
플랫밴드 전압 (VFB) 이 게이트 전극 (32) 에 인가될 때 채널/본체 접합의 공핍 영역 (44) 은 채널측 공핍 경계가 상부 반도체 표면의 실리콘/실리콘 산화물 계면에 도달하지 않도록 채널 영역 (24) 에 자유롭게 연장하는 것이 야금 채널 CJIGFET (20) 의 결정 특징이다. 이 상태는 매립 채널 동작을 위한 채널 두께에 하한을 부가하여 열 평형에서의 채널/본체 접합을 따르는 공핍 영역 (44) 의 채널측보다 채널 영역 (24) 이 두꺼워지도록 한다. 식의 형태로, 이 상태는 다음과 같다.
[수학식 8]
여기서, yJMIN는 채널/본체 접합을 따르는 공핍 영역 (44) 의 채널측 부분의 두께이고 매립 채널 동작을 위한 최소 접합 깊이이다.
채널측 채널/본체 공핍 두께 (yJMIN)를 결정하기 위하여, 도 2 는 로컬 네트 도펀트 농도 (N) 이 n 본체 영역 (22) 의 전체 수직 범위에 걸쳐 균일한 (NB) 의 중심 도펀트 프로파일이고 로컬 농도 (N) 은 P 채널 영역 (24) 의 전체 수직 범위에 걸쳐 균일한 값 (NC) 인 중심 도펀트 프로파일이다. 그러므로, 도펀트의 단계 변화는 채널/본체 접합을 넘어갈 때 발생한다. 이 접합 모듈에 공핍 근사화를 적용함으로써, 채널측 공핍 두께 (yJMIN) 은 다음과 같이 표현될 수 있다.
[수학식 9]
여기서, ni은 실리콘의 진성 캐리어 농도이다. p 채널 영역 (24) 과 n 본체 영역 (22) 사이의 내부 전압인 ΔΨO는 다음과 같다.
[수학식 10]
채널 영역 (24) 의 도핑 레벨 (NC)에서 산출된 외인성 데바이 길이이고 여기서 중성 정규화 길이로서 선택된 LD(C)은 다음과 같다.
[수학식 11]
수학식 9 가 만족하는 것으로 가정하면, 게이트 전압 (VG) 이 VTO와 동일할 때, 채널 (48) 이 핀치오프 (pinch off) 되는 상태, 즉, 하부 공핍 영역 (44) 의 상부 경계가 상부 (표면) 공핍 영역 (46) 의 하부 경계에 닿는 상태를 부과함으로써 긴 채널 임계 전압 (VTO) 은 산출될 수 있다. 핀치오프에서의 전계 유도 상부 공핍 영역 (46) 의 공핍 두께 (yO) 는 다음과 같이 주어진다.
[수학식 12]
상기에서 인용한 Grove 에 따르면, 표면 공핍 두께 (yO) 는 다음과 같이 전압 (VTO) 의 함수로서 표현될 수 있다.
[수학식 13]
여기서, COX는 단위 면적당 게이트 산화물 커패시턴스이다. C 는 두께 (tOX) 에 의해 제산된 게이트 산화물 (30) 의 유전율 (εOX) 과 동일하다.
도 13 의 플랫밴드 전압 (VFB) 은 채널 영역의 레벨로 기판이 도핑된 IGFET 에 대하여 산출된다. VFB(C)는 접합 깊이 (yj) 가 yJMIN과 동일하거나 초과할 때의 플랫밴드 전압 (VFB) 이고, 두꺼운 채널 플랫밴드 전압 (VFB) 는 다음과 같다.
[수학식 14]
여기서, Qf는 채널 영역 (24) 의 상면을 따르는 실리콘 이산화물/실리콘 계면에서의 단위 면적당 전하이고, ΦM(POLY)는 폴리실리콘 게이트 일함수이고, ΦS(C)는 채널 일함수이고, ΦF(POLY)는 중성 폴리실리콘 게이트 전극 (32) 의 페르미 전위이고, ΦF(C)는 채널 영역 (24) 이 총 채널 핀치오프를 피하기 위하여 충분히 두꺼울 때 채널 영역 (24) 의 페르미 전위이다. 즉, yJ는 yJMIN보다 크다. 페르미 전위 (ΦF(POLY), ΦF(C)) 는 다음과 같다.
[수학식 15]
[수학식 16]
여기서, 페르미 전위 (ΦF(POLY), ΦF(C)) 는 상술한 Grove 와 같이 그 크기에 있어서 다른 문서에서 사용된 중성 영역 전위와 동일하고 부호가 반대이다. 수학식 12 와 13을 결합하면 yJMIN이상인 접합 깊이 yj를 위한 긴 채널 임계 전압 (Vm TO) 의 다음과 같은 값 (V)을 초래한다.
[수학식 17]
CJIGFET (20) 의 야금 채널 동작을 위한 채널 깊이 (yJ) 의 상한 (yMAX) 은 상부 채널 표면에서 반전 상태를 인가함으로써 결정된다.
[수학식 18]
반전에서의 표면 공핍 영역 (46) 의 두께폭 (yOINV) 은 다음과 같다.
[수학식 19]
수학식 11, 18, 및 19를 결합하면 다음과 같다.
[수학식 20]
채널 깊이 (yJ) 가 yJMAX를 초과하면,채널 영역 (24) 은 게이트 전극 (32) 에 인가된 전압 (VG) 의 크기에 관계없이 핀치오프될 수 없다. CJIGFET (20) 은 더 이상 정상적인 오프 소자로서 기능할 수 없다.
1.3 표면 채널을 통해 도전하는 폴리실리콘 게이트 CJIGFET
다른 긴 채널 정상적인 오프 폴리실리콘 게이트 p 채널 CJIGFET (60) 은 도 5a 및 5b 에 나타내었다. 도 5a 는 턴오프된 p 채널 CJIGFET (60)을 위한 일반적인 전압/채널 공핍 상태를 나타낸다. 도 5b 는 턴온된 CJIGFET (60)을 위한 일반적인 전압/채널 도전 상태와 드레인-소오스 전압의 크기가 작은 선형 범위의 동작을 나타낸다.
도 1 의 CJIGFET (20) 과 마찬가지로, 도 5a 및 도 5b 의 CJIGFET (60) 은 n 형 본체 영역 (62)을 갖는 모노실리콘 반도체 본체로부터 형성된다. CJIGFET (60) 은 CJIGFET (20) 의 p 채널 영역 (24), p+ 소오스 존 (26), p+ 드레인 존 (28), 게이트 산화물층 (30), 및 n+ 폴리실리콘 게이트 전극 (32) 와 동일한 방법으로 p 형 채널 영역 (64), 고농도로 도핑된 p 형 소오스 존 (66), 고농도로 도핑된 p 형 드레인 존 (68), 열적으로 성장한 얇은 실리콘 산화물 게이트 절연층 (70), 및 고농도로 도핑된 n 형 폴리실리콘 게이트 전극 (72) 로 구성된다. 본체 전압 (VB), 소오스 전압 (VS), 및 게이트 전압 (VG) 은 각각 금속 콘택 (74, 76, 78)을 통해 n 본체 영역 (62), p+ 소오스 (66), 및 n+ 폴리실리콘 게이트 전극 (72) 에 인가된다. 드레인 전압 (VD) 은 금속 콘택 (80)을 통해 p+ 드레인 (68) 에 인가된다. CJIGFET (20) 와 마찬가지로, CJIGFET (60) 의 긴 채널 임계 전압 (VTO) 는 네가티브이다.
CJIGFET (20 와 60) 의 차이는 채널/본체 도핑이다. CJIGFET (60) 은 도 6 에 도시한 형태의 중심 채널/본체 수직 도펀트 프로파일을 갖는다. CJIGFET (60) 의 중심 도펀트 프로파일은 다소 CJIGFET (20) 와 유사하고 수학식 1-3 에 의해 근사적으로 표현될 수 있다. 도 6 의 참조 번호 (N, NBO, NCO) 는 도 2, 수학식 4 및 5 와 동일한 의미를 가져 도 6 의 도펀트 프로파일에 적용된다. 도 6 의 곡선 세그먼트 (62*, 64*) 는 각각 n 본체 영역 (62) 과 p 채널 영역 (64) 의 네트 도펀트 농도를 가리킨다.
도 6 의 가우시안 중심 도펀트 프로파일은 0.25㎛의 최소 게이트 길이와 5-29 ㎚ 의 게이트 산화물 두께를 갖는 소자에 적합하다. 도 6 의 도펀트 프로파일은 도 2 의 도펀트 프로파일과 거의 동일한 방법으로 생성될 수 있다.
두 개의 중심 도펀트 프로파일간의 차이는 CJIGFET (20) 와 마찬가지로 CJIGFET (60)을 위한 네트 p 형 채널 표면 도펀트 농도 (NCO) 가 네트 n 형 배경 본체 도펀트 농도 (NBO) 보다 작다는 점이다. CJIGFET (60) 의 긴 채널 임계 전압 (VTO) 는 10 ㎚ 의 게이트 산화물 두께에서 도 6 의 도펀트 프로파일을 위한 -1.1 V 이다. CJIGFET (20)를 위한 긴 임계 전압 (VTO) 은 동일한 게이트 산화물 두께 (10 ㎚)에서 대략 -0.6 V 이고, 임계 전압 (VTO) 은 CJIGFET (20) 보다 CJIGFET (60)에서 더 크다. 도전성을 성취하기 위하여 CJIGFET (20) 보다 CJIGFET (60)에서 게이트-소오스 전압 (VGS) 의 더 커야 한다.
공핍 영역 (84) 은 CJIGFET (60) 이 도 5a에서 나타낸 비도전 전압 상태에 있을 때 채널 영역 (64) 의 전체 두께를 수직으로 연장한다. 채널 표면 도펀트 농도 (NCO) 은 배경 본체 도펀트 농도 (NBO) 보다 작으므로, 공핍 영역 (84) 은 거의 본체/채널 pn 접합에 의한 것이다.
도 5b 에 도시한 도전 전압 상태로 CJIGFET (60)을 조절하자마자, VTO보다 큰 값으로부터 VTO보다 작은 값으로 게이트-소오스 전압 (VGS)을 변화시킴으로써 발생되는 전계는 채널 영역 (64) 의 상면을 따라 얇은 층에 도전 표면 채널 (88) 이 발생하도록 한다. p+ 소오스 (66) 로부터 p+ 드레인 (68) 로 측면으로 연장하는 전계 유도 표면 채널 (88) 은 실질적으로 공핍 영역 (84) 상의 게이트 전압 (VG) 의 영향을 종결시킨다. 공핍 영역 (84) 은 실질적으로 표면 채널 (88) 까지 연장하는 것을 제외하고 고정된채로 유지된다. CJIGFET (20) 에 발생하는 것과 반대로, 공핍되지 않은 p 형 부 표면 채널은 CJIGFET (60) 에 생성된다. 이 차이는 p 형 채널 표면 도펀트 농도 (NCO) 가 n 형 배경 본체 도펀트 농도 (NBO) 보다 크기보다는 작기 때문이다.
CJIGFET (60) 의 동작은 더 상세하게 시험된다. 도 7은 도 8a-8c 의 이상적인 전하, 전계, 및 전위와 비교하기 위하여 90° 회전된 도 5 의 부분의 설명도이다.
야금 채널 동작을 위한 하한을 구성하는 채널 깊이 (yj) 가 yJMIN보다 작으면, 고정된 전위의 중성층은 CJIGFET 의 채널 영역에 발생할 수 없다. 게이트 전극에 의해 채널 영역의 상면을 따라 유도된 전하 공핍 영역은 채널-본체 공핍 영역으로 전계를 분리할 수 없는 단일 전하 공핍 영역으로 수직적으로 결합된다. 이것은 도 7 의 구조를 사용하여 1차원 모델링될수 있다. 전위 (Ψ), 전위 (E), 및 전하 (ρ)를 위한 야금 채널 CJIGFET (20) 에 사용되는 것과 유사하게 도 8a-8c 에 도시한 분포는 축적 상태 (VGVFB) 로부터 플랫밴드 상태 (VG=VFB) 및 중간 상태 (VTOVGVFB)를 통해 임계 상태 (V=V) 로 전개된다.
전계 유도 CJIGFET (60) 의 특징은 플랫밴드 상태하에서 실리콘의 에너지대가 열 평형에서 평평하지 않다는 점이다. 플랫밴드 전압 (VFB) 이 게이트 전극 (72) 에 인가될 때 게이트 산화물 (70) 의 전계가 제로이지만, 전계는 채널 영역 (64) 의 상면 바로 아래에서 제로가 아니다. 이것은 게이트 산화물 (70) 과 채널 영역 (64) 사이의 계면에서 유한 플랫밴드 내부 전압 (ΔΨFB) 으로 상승하도록 한다. 내부 전압 (ΔΨFB) 은 플랫밴드 전압 (VFB) 가 되고 공핍 근사화를 사용하여 이하와 같이 결정된다.
표면 플랫밴드 내부 전압 (ΔΨFB) 은 제로 표면 전계 상태와 가우스 법칙이 채널/본체 접합의 2 측면상의 공핍 전하 (QFB(B), QFB(C))를 서로 보상할 필요가 있는지를 관찰함으로써 산출될 수 있다. 즉,
[수학식 21]
이다.
따라서, 이 구조의 정전기는 열 평형에서 pn 접합과 유사하다. 플랫밴드 상태에서의 채널/본체 접합의 채널측면상의 전하 (QFB(C)) 는
[수학식 22]
에서 접합 깊이 (yJ) 에 의해 고정되고 수학식 21을 만족하도록 플랫밴드 상태에서 채널/본체 접합의 양면상에 필요한 공핍 두께 (WFB(B)) 의 양을 결정한다. 플랫밴드 상태의 채널/본체 접합의 양면상의 전하 (QFB(B)) 은
[수학식 23]
이다.
공핍 두께 (W(FB(B))를 결정하기 위해, 도 6 의 중심 도펀트 프로파일은 n 본체 영역 (62) 과 p 채널 영역 (64)을 가로지르는 로컬 도펀트 농도가 균일한 값 (NB, NC) 인 중심 도펀트 프로파일에 의해 근사화된다. 도 7 의 구조의 정전기는 열 평형에서의 pn 접합과 유사하므로, WFB(B)와 ΨFB는 수학식 9 의 yJMIN와 ΔΨO을 각각 대체하여 다음을 생성한다.
[수학식 24]
데바이 길이 정규화를 도입하고 적절한 부호를 적용한 후, yJMIN이하의 접합 깊이 (yJ)를 위한 플랫밴드 내부 전압 (ΔΨFB) 은 다음과 같다.
[수학식 25]
여기서, 데바이 정규화 길이 (LD(C)) 은 수학식 11 로부터 얻어진다. 수학식 25 는 접합 깊이 (yJ) 가 yJMIN미만일 때 표면 내부 전압의 플랫밴드 값을 근사화한다. 접합 깊이 (yJ) 가 yJMIN이상일 때, 플랫밴드 내부 전압 (ΔΨFB) 는 벌크 pn 접합의 내부 전압 (ΔΨO) 와 동일하다.
[수학식 26]
여기서, 내부 pn 접합 전압 (ΔΨO) 는 수학식 10 으로부터 얻어진다.
도 7 에 도시한 CJIGFET (60) 의 부분의 1차원 슬라이스를 나타내는 도 9 는 도 10a 및 도 10b 와 결합하여 밴드 분석을 수행함으로써 사용된다. 도 10a 는 플랫밴드 상태에서 에너지/전위대를 나타낸다. 도 10b 는 표면 반전이 발생하는 임계 상태에서 에너지/전위대를 나타낸다. 도 10a 및 도 10b에서, EO는 진공 기준 에너지이고, Ei는 실리콘의 진성 페르미 레벨에서의 에너지이고, EV는 실리콘에서 전도대의 에지에서의 에너지이고, EC는 실리콘의 가전자대의 에지에서의 에너지이고, EG는 실리콘의 전도대 및 가전자대 사이의 밴드갭 에너지 (EC-EV) 이고, χS는 실리콘의 전자 친화력이다.
플랫밴드 내부 전압 (ΔΨFB)을 결정하면서, 플랫밴드 전압 (VFB) 의 값이 산출된다. 플랫밴드 전압 (VFB) 은 전압 단위로 표현되는 전자 에너지의 양이고, 게이트 재료의 페르미 에너지 레벨은 플랫밴드 상태를 야기시키기 위하여 시프트되어야 한다. 도 9 및 10a를 참조하여, 이 값은 다음과 같이 된다.
[수학식 27]
여기서, ΦS(O)는 채널 영역 (64) 의 상면에서의 실리콘 일함수이고, ΦF(O)는 채널 영역 (64) 의 상면에서의 페르미 전위이다. 폴리실리콘 게이트 페르미 전위 (ΦF(POLY)) 는 수학식 15 에 의해 주어진다. 펴면 페르미 전위는 다음에 의해 주어진다.
[수학식 28]
여기서, ΦF(B)는 본체 영역 (62) 의 전기적 중성 벌크의 페르미 전위이다.
[수학식 29]
수학식 27 과 28을 결합하면, 다음이 산출된다.
[수학식 30]
여기서, 플랫밴드 내부 전압 (ΔΨFB) 는 수학식 25에 의해 주어진다.
실리콘의 전자 친화력 (χS) 은 플랫밴드 전압 결정에 기여한다. 그러나, 실리콘의 전자 친화력은 이들 산출에 들어가지 않는다. 왜냐하면, 게이트 전극 (72) 의 전자 친화력은 반도체 본체의 벌크 실리콘의 전자 친화력과 동일하다고 가정하기 때문이다.
전계 유도 채널 CJIGFET (60)을 위한 본체 페르미 전위 (ΦF(B)) 는 네가티브인 반면, 야금 채널 CJIGFET (20)을 위한 채널 페르미 전위 (ΦF(C)) 는 포지티브임이 관찰된다. 또한,
[수학식 31]
이다. 따라서, 수학식 30 으로부터 산출된 CJIGFET (60)을 위한 플랫밴드 전압 (VFB) 은 항상 내부 전압이 없는 채널 전위 (ΦF(C))를 사용하는 CJIGFET (20)을 위한 수학식 14 로부터 결정되는 것보다 더 포지티브이다. 그러므로, 표면 채널 IGFET 와 같이 동작하여도, 전계 유도 채널 CJIGFET (60) 은 적절한 플랫밴드 전압 결정력을 갖는다.
CJIGFET (60)를 위한 VFB과 유사하게, CJIGFET (60)를 위한 긴 채널 임계 전압 (VTO) 의 결정력은 많은 서브렛 (subleties)을 포함한다. 실리콘 에너지대가 공핍/반전 방향으로 향하여 이미 구부러진 플랫밴드 상태로부터 출발하여, 추가의 네가티브 바이어스는 게이트 전극 (72) 에 인가되어 밴드는 강한 반전 상태로 구부러지도록 한다. 이것은 도 10b 에 도시하였다.
이하 설명하는 바와 같이, 전계 유도 채널 CJIGFET (60) 은 네트 n 형 배경 본체 도펀트 농도 (NBO) 가 감소하고 및/또는 네트 p 형 채널 표면 도펀트 농도 (NCO) 가 감소함에 따라 야금 채널 CJIGFET (20) 으로 교차된다. 표면 전위에 관습적으로 부과된 강한 반전 상태는 직선이며 여기서는 약간 변형된 상태를 사용하여 CJIGFET (20 와 60) 사이의 임계 전압 연속성을 확보한다.
종래의 2ΦF(B)밴드 벤딩을 부과하기 보다, 여기에서는 강한 반전에서의 밴드 벤딩이 네가티브 채널 페르미 전위 (ΦF(C)) 와 포지티브 본체 페르미 전위 (ΦF(B)) 의 절대값의 합과 동일한 상태가 사용된다.
[수학식 32]
여기서, ΔΨINV는 게이트 산화물 (70) 과 채널 영역 (64) 사이의 반전 전압 강하이다. 이 방법으로, 전계 유도 채널 CJIGFET (60) 이 2 개의 동작 사이의 경계에서 야금 채널 CJIGFET (20) 으로 변화할 때, 반전 상태는 중성 채널 영역의 정공 농도, 즉, 야금 채널 CJIGFET (20) 의 채널 캐리어 농도와 동일하도록 상부 반도체 표면에서의 정공 농도를 설정한다. 이것은 채널 도핑에 의해 종래의 2ΦF(B)밴드 벤딩으로 상승하는 반전의 정도보다 매우 심각하게 (NBNC)또는 덜 심각하게 (NBNC) 될 수 있는 반전 정도를 부과한다.
임계 전압은 CJIGFET (60)을 위한 수학식 32 의 강한 반전 상태에 도달하고 본체 영역 (64) 의 공핍에 의해 형성된 불포화 전하에 의해 게이트 산화물 (70) 양단의 전압 강하를 유지하기 위하여 실리콘에 필요한 추가의 밴드 벤딩 (ΔΨINV-ΔΨFB)을 제공해야 한다.
[수학식 33]
여기서, QINV(B)는 반전에서의 채널/본체 접합을 따르는 공핍 영역 (84) 의 본체측 전하이다. 공핍 영역 (84) 의 본체측상의 반전 전하 (QINV(B)) 은
[수학식 34]
이다.
여기서, WINV(B)은 반전에서 공핍 영역 (84) 의 본체층 부분의 두께이다. 수학식 21-23 으로부터, 플랫밴드 상태에서의 공핍 영역 (84) 의 본체측 전하 (QFB(B)) 은
[수학식 35]
이다.
수학식 34 의 본체측 반전 공핍 두께 (WINV(B)) 는 공핍 영역 (84) 이 부과된 전압 강하 (ΔΨINV)를 유지하는 조건으로부터 결정된다. 긴 채널 임계 전압 (VTO) 이 VFB보다 작으면, 공핍 영역 (84) 의 채널측의 두께 (yJ) 가 일정하다는 점에서 종래의 벌크 접합과 다른 채널-본체 구조를 갖는다. 이러한 표면 종료 pn 접합에 대하여, 본체측 반전 공핍 두께 (WINV(B)) 는 다음과 같이 설명될 수 있다.
[수학식 36]
플랫밴드 상태에서의 공핍 영역 (84) 의 본체측 두께 (WFB(B)) 는 유사한 방식으로 주어진다.
[수학식 37]
수학식 33-37을 결합하면, yJMIN이하의 접합 깊이 (yJ)를 위한 긴 채널 임계 전압 (VTO) 의 다음의 값 (Vf TO)을 발생시킨다.
[수학식 38]
수학식 14, 30, 32를 결합함으로써, yJMIN이하의 접합 깊이 (yJ)를 위한 플랫밴드 전압 (VFB) 은 다음과 같이 표현된다.
[수학식 39]
여기서, VFB(C)는 접합 깊이 (yJ) 가 yMIN과 동일하거나 초과하는 두꺼운 채널 상태를 위한 플랫밴드 전압이다. 수학식 38 의 마지막 항을 간략하게 하기 위하여 수학식 11 과 25를 사용하고 VFB를 위한 VFB(C)를 변환시키기 위하여 수학식 39를 사용함으로써, Vf TO식은 다음과 같이 표현될 수 있다.
[수학식 40]
수학식 14 에 의하면, 수학식 40 의 파라미터 VFB(C)는 고정된 계면 전하 (Qf) 에 의해 실리콘의 밴드 벤딩, 폴리실리콘 게이트와 채널 영역 사이의 일함수 차, 임계 전압 시프트를 결합하는 편리한 설계량이다. 두꺼운 채널 플랫밴드 전압 (VFB(C)) 은 수학식 30 에 지정된 플랫밴드 전압 (VFB) 의 얇은 채널 값과 다르다.
수학식 40 은 물리적으로 더 명백한 수학식 39 보다 더 간단하고 더 실질적이다. 수학식 40 은 참인 플랫밴드 전압 (VFB)를 사용하지 않고 얇은 채널 임계 전압 (Vf TO)을 산출할 수 있도록 한다. 이것은 그러한 상태이다.
도 10b 의 반전 밴드 다이어그램을 사용하여, Vf TO임계 전압식은 플랫밴드 전압 정의를 사용하지 않고 검사에 의해 도출된다.
[수학식 41]
여기서, ΔΨOXINV는 반전에서의 게이트 산화물 (70) 양단의 전압 강하이다. 반전에서의 산화물 전압 강하 (ΔΨOXINV) 는 다음과 같다.
[수학식 42]
수학식 14, 36, 41, 42를 결합하면, 수학식 40 의 얇은 채널 임계 전압 (Vf TO)를 산출한다.
전계 유도 채널 CJIGFET (60)을 위한 얇은 채널 임계 전압 (Vf TO)을 지정하는 수학식은 야금 채널 CJIGFET (20)을 위한 두꺼운 채널 임계 전압 (Vm TO)을 지정하는 수학식 17 과 일치한다. CJIGFET (20, 60) 의 특성이 병합되는 교차 위치 (또는 경계)에서, 접합 깊이 (yJ) 가 yJMIN과 동일하다. 수학식 17 과 40 에 접합 깊이 (yJ) 의 값을 대체하면 교차 위치에서 다음이 산출된다.
[수학식 43]
다른 방법으로, 수학식 43 은 반전에서의 산화물 전압 강하 (ΔΨOXINV) 가 교차 위치에서 제로인 것을 관찰함으로써 수학식 14 와 41 로부터 직접 도출될 수 있다.
본 발명의 상보 CJIGFET 구조의 이점을 더 잘 관찰하기 위해, 종래의 표면 채널 IGFET 와 전계 유도 채널 CJIGFET (60)을 비교한다. 상술한 바와 같이, CJIGFET (60) 와 표면 채널 IGFET 의 소오스-드레인 도전 메카니즘은 표면 채널이다. IGFET 의 2 가지 형태 사이의 차이점은 전계 유도 채널 CJIGFET (60) 에서는 채널 영역이 소오스와 드레인이 동일한 도전형이고 표면 채널 IGFET 에서는 채널 영역이 소오스와 드레인과 반대의 도전형이라는 점이다.
모노실리콘 반도체 본체의 균일하게 도핑된 n 형 본체 영역으로부터 형성된 p 채널 표면 채널 IGFET 를 고려하면, 고농도로 도핑된 폴리실리콘 게이트 전극이 설치된다. n 형 본체 영역은 고농도로 도핑된 p 형 소오스 및 고농도로 도핑된 p 형 드레인 사이에 연장하는 n 형 채널 영역에 병합된다. 표면 채널 IGFET 가 도전성이면, p 형 표면 채널이 n 형 채널 영역의 표면층을 반전시킴으로써 형성된다.
p 채널 표면 채널 IGFET 가 상보의 IGFET 구조에서 n 채널 IGFET 와 결합하는 것과 마찬가지로, 표면 채널 IGFET 의 채널 영역에 n 형 도펀트가 주입되어 그 임계 전압을 조절하는 것으로 가정한다. 또한, 균일한 도펀트 농도 (NT) 의 채널 영역에 임계 조절 주입이 존재하는 것으로 가정한다. 상술한 용어를 사용하여 p 채널 표면 채널 IGFET 의 긴 채널 임계 전압 (VTO) 는
[수학식 44]
이다. 여기서, VFB(BC)는 채널 영역, 즉, 채널 영역으로 구성된 본체 영역의 부분의 플랫밴드 전압이다. 채널 플랫밴드 전압 (VFB(BC)) 은
[수학식 45]
이다. 여기서, ΦS(BC)는 채널 영역의 상면에서의 반도체 재료의 일함수이고, ΦF(BC)는 채널 영역의 상면에서의 페르미 전위이다. 표면 페르미 전위 (ΦF(BC)) 는 다음과 같이 주어진다.
[수학식 46]
임계 조절 도펀트의 균일한 농도의 가정이 수학식 44-46을 전개하는 사용되는 동안, 임계 조절 주입의 깊이가 표면 공핍 영역의 깊이보다 크면, 이들 수학식은 임계 조절 도펀트의 농도가 균일하지 않은 종래의 임계 조절 주입에 근사적으로 적용될 수 있다. 이 상태는 상보 IGFET 응용에서 만난다.
p 채널 표면 채널 IGFET 의 임계 주입은 포지티브법으로 긴 채널 임계 전압 (VTO)을 제어한다. 즉, VTO크기는 임계 조절 도펀트 농도 (NT) 가 증가함에 따라 증가한다. 반면에, p 채널 CJIGFET (60) 의 채널 도핑은 네가티브법으로 긴 채널 임계 (VTO)를 제어한다. 즉, VTO크기는 채널 도펀트 농도 (NC) 가 증가함에 따라 감소한다.
1.4 폴리실리콘 게이트 CJIGFET 의 교차 특성
CJIGFET (20, 60) 의 교차 특성은 특별한 이해관계가 있다. 여기서 교차는 p 채널 CJIGFET (20) 와 같은 야금 채널 CJIGFET를 p 채널 CJIGFET (20) 와 같은 전계 유도 채널 CJIGFET 로 전이하는 파라미터 값의 제도를 말한다. 즉, 교차는 CJIGFET를 위한 전계 유도 채널 동작과 야금 채널 동작 사이의 경계이다.
도 11a 및 도 11b 는 p 채널 야금 채널 CJIGFET (20) 와 p 채널 전계 유도 채널 CJIGFET (60) 의 교차 특성을 나타내는 전체 범위 설계차트의 예를 나타낸다. 본체 영역의 두께 양단이 일정한 것으로 간주되는 본체 도펀트 농도 (NB) 와 폴리실리콘 게이트 도펀트 농도 (NPOLY) 는 도 11a 및 도 11b 의 설계 차트의 고정값이다. 특히, NB는 1017atoms/㎤ n 형이고, NPOLY는 1020atoms/㎤ p 형이다. 도 11a 및 11b에서, 긴 채널 임계 전압 (VTO) 은 채널 영역의 깊이 양단이 일정한 것으로 간주되는 채널 도펀트 농도 (NC) 의 예시적인 값을 위한 접합 깊이 (yJ) 의 함수로서 나타낸다. 도 11a 는 채널 도펀트 농도 (NC) 의 6 개의 상이한 값을 위한 VTO-VJ곡선을 나타낸다. 도 11b 는 게이트 산화물 두께 (tOX) 의 3 개의 상이한 값의 각각에서의 채널 도펀트 농도 (NC) 의 상이한 3 개의 값을 위한 VTO-VJ곡선이다.
도 11a 및 도 11b 의 VTO-VJ곡선은 수학식 17 과 40 으로부터 산출된다. CJIGFET (20)을 위한 야금 채널 동작의 하한 및 상한은 도 11a 및 11b 의 점선으로 표시된 VTO(yJMIN) 및 VTO(yJMAX) 에 의해 표시된다. 야금 채널 (즉, 매립 채널) 동작을 위한 최대 접합 깊이 (yMAX) 에서의 임계 전압 (VTO) 는 야금 채널 CJIGFET 이 정상적인 온 소자인 동작 제도로 연장한다. CJIGFET (60) 의 전계 유도 채널 동작은 VTO(yJMAX) 점선아래의 파라미터 영역에서 발생한다. 결과적으로, VTO(yJMAX) 선은 야금 채널 동작 및 전계 유도 채널 동작 사이의 교차 경계이다. VTO-VJ곡선은 완만하고 야금 채널 동작으로부터 전계 유도 채널 동작으로 이은데 없이 전이한다.
수학식 17 과 40 은 채널 도펀트 농도가 p 채널 영역 (24 또는 64) 의 수직 범위 양단에서 일정하고 본체 도펀트 농도가 n 본체 영역 (22 또는 62) 의 수직 범위 양단에서 일정한 모델에 적용된다. 즉, 채널/본체 pn 접합을 따라 도펀트 농도의 단계 변화가 있다. 그러므로, 도 11a 및 도 11b 의 전체 범위 설계 차트는 채널-본체 접합에서 도펀트의 농도가 완만하게 전이하기 보다는 단계적으로 변화하는 CJIGFET 에 적용된다.
실제 CJIGFET 의 중심 도펀트 농도 프로파일에서, 본체 및 채널 도펀트 농도는 채널/본체 접합의 부근의 깊이 (y) 의 함수로서 연속적으로 변화한다. 앞서 말한 VTO분석은 균일한 도펀트 농도 (NB, NC)를 각각 평균 네트 본체 도펀트 농도 () 와 평균 네트 채널 도펀트 농도 () 로 대체시킴으로써 실제 중심 도펀트 프로파일에 적용될 수 있다. 여기선 선택한 접근은 평균 도펀트 농도 (,) 의 적절히 결정된 값을 수학식 17 과 40 에 삽입함으로써 스텝 pn 접합을 위한 분석 공식을 수학식 3 의 가우시안 프로파일을 위한 수치 데이터로 피팅하기 위한 것이다. 스텝 접합 분석 모델은 농도 (,) 와 결합하여 사용되어 실제 중심 도펀트 프로파일을 갖는 CJIGFET 의 교차 특성을 포함하는 특성을 액세스할 수 있다.
분석의 수치 정확성은 수학식 17 과 40에서 사용하기 위한 평균 도펀트 농도 (,)를 결정하기 위하여 사용되는 구조에 의존한다. 따라서, 평균 기술은 주의깊게 선택되어야 한다.
p 채널 영역 (24 또는 64) 에 대하여, 평균 네트 채널 도펀트 농도 () 는 상부 반도체 표면과 채널/본체 접합 사이의 영역상에 수학식 3 에 의해 주어진 로컬 네트 채널 도펀트 농도 (N) 의 평균으로서 명확하게 정의될 수 있다.
[수학식 47]
여기서, 채널 프로파일의 가우시안 길이 (LC) 는 수학식 5 에 의해 주어진다. 에러 함수의 정의를 사용하여, 수학식 47 은 다음과 같이 정규화된 형태로 될 수 있다.
[수학식 48]
여기서, erf 는 에러 함수이다.
임계 전압 (Vf TO) 가 수학식 17 에 의해 주어진 야금 채널 CJIGFET (20) 에 대하여, 유효 평균 네트 본체 도펀트 농도 () 는 수치적으로 산출된 임계 전압을 산출하는 값을 추출, 즉, 평균 본체 도펀트 농도 ()를 위한 다음의 관계를 풀므로써 결정된다.
[수학식 49]
여기서, 평균 채널 도펀트 농도 () 는 수학식 48 에 의해 주어지고, Vsim TO는 시뮬레이션된 임계 전압이다. 이러한 형태의 피팅 결과는 야금 채널 CJIGFET (20)을 위한 유효 평균 본체 도펀트 농도 () 가 접합 깊이 (yJ) 와 비교적 독립적인 것을 나타낸다. 경험에 입각하여, 상수값 () 은 다음에 의해 피팅된다.
[수학식 50]
전계 유도 채널 CJIGFET (60) 의 임계 전압 (Vf TO)을 위하여 다른 형태의 평균이 사용된다. 평균 채널 도펀트 농도 () 대신에 네트 채널 표면 도펀트 농도 (NCO)를 사용하여, 즉, 평균 본체 도펀트 농도 ()를 위한 다음의 관계식을 풀므로써 추출이 수행되면, 본체 영역 (62) 의 유효 평균 네트 본체 도펀트 농도 () 는 거의 접합 깊이 (yJ) 와 독립적이다.
[수학식 51]
여기서, 임계 전압 (Vf TO) 은 수학식 40 으로부터 주어진다. CJIGFET (60)을 위한 유효 평균 본체 도펀트 농도 () 는 다음에 의해 피팅될 수 있다.
[수학식 52]
여기서, A1및 A2는 각각 -5.71 및 0.15 와 동일한 상수이다.
CJIGFET (20, 60) 의 공식 및 평균 방법은 다르므로, 임계 전압 (Vm TO, Vf TO) 의 피팅된 값은 접합 깊이 (yJMIN) 와 동일한 깊이 (yJ)에서 약간 불연속이다. 대응하는 임계 전압 곡선은 접합 (yMIN(NBO, NCO))에서 불연속 (δ) 의 절반에 의해 각 곡선을 시프트함으로써 매칭된다.
[수학식 53]
피팅의 마지막 결과는 다음과 같다.
[수학식 54]
이 방법으로 얻은 피팅의 정도는 배경 본체 도펀트 농도 (NBO) 의 상이한 3 개의 값을 위한 도 12a-12c 에 나타나 있다.
도 11a 및 11b 의 VTO-VJ곡선은 다음의 식에 따라 긴 채널 임계 전압 (VTO)를 시프트시킴으로써 폴리실리콘 게이트 전극 (32 또는 72) 의 네트 도펀트 농도 (NPOLY) 의 임의의 값에 사용될 수 있다.
[수학식 55]
여기서, VTO(NPOLY) 는 atoms/㎤ 의 폴리실리콘 게이트 도펀트 농도 (NPOLY) 의 임의의 값에서 임계 전압 (VTO) 의 값이고, VTO(1020) 은 도 11a 및 11b 와 12a-12c 으로부터 취해진 임계 전압 (VTO) 의 값이다. 도전하는 동안 표면 전계가 네가티브이므로, 폴리실리콘 게이트 전극 (32 또는 72) 의 공핍은 선행하는 임의의 설계 공식의 유효성을 제한하지 않아, n 형 폴리실리콘 게이트 재료에 축적이 발생하도록 한다.
CJIGFET 의 이점은 특히 야금 채널 및 전계 유도 채널 동작 사이의 교차 경계 부근에서 게이트 산화물 두께 (tOX) 의 변화 민감도가 비교적 낮다는 점이다. 단위 면적당 게이트 산화물 커패시턴스 (COX) 는 실리콘 유전율 (εS) 에 의해 제산된 게이트 산화물 두께 (TOX) 와 동일하고, 전계 유도 채널 동작을 위한 수학식 40 의 게이트 산화물 두께 (tOX) 에 의존하는 VTO는 (a) 수학식 14 에 의해 실리콘/실리콘 산화물 계면 전하 (Qf) 의 존재에 의해 tOX인자를 포함하는 VFB(C)플랫밴드 항목과 (b) 게이트 산화물 양단의 전압 강하를 나타내는 2 개의 벌크 전하 항목으로부터 발생한다. 2 개의 벌크 전하는 반대의 부호를 가지며 계면 전하 (Qf) 에 의한 기여가 통상 작다.
야금 채널 동작을 위한 수학식 17 의 게이트 산화물 두께 (tOX) 의 VTO의존성은 (a) 계면 전하 (Qf) 에 의한 게이트 산화물 두께 (tOX)를 포함하는 플랫밴드 항목과 (b) COX인자를 포함하는 (yJ-yJMIN) 채널 전하 항목으로부터 발생한다. 이들 2 개의 항목의 tOX인자는 반대의 부호를 갖는다. 또한 Qf항목은 작다. 교차 경계는 야금 채널 동작측으로부터 접근되고, (yJ-yJMIN) 차 항목은 점차적으로 작아져 교차 경계에서 0 에 도달하고, 게이트 산화물 두께 (tOX) 의 나머지 의존성만이 작은 Qf인자에 의해 제공된다.
교차 경계에서 게이트 산화물 두께 (tOX) 에 대한 임계 전압 (VTO) 의 실질적인 독립성은 도 11b에서 볼 수 있다. 채널 도펀트 농도 (NC) 의 상이한 값의 각각에 대하여, 두께 (tOX) 의 상이한 값을 나타내는 3 개의 VTO-yJ곡선은 접합 깊이 (yJ)가 yJMIN과 동일한 교차 경계 위치에서 임계 전압 (VTO) 의 단일값에 수렴한다. 채널 도펀트 농도 (NC) 의 상이한 값의 각각에서 두께 (tOX) 의 상이한 값을 나타내는 3 개의 VTO-yJ곡선을 위한 수렴점은 도 11b 의 검정색 원호에 의해 표시된다.
최고의 채널 농도 (NC) 로부터 최하의 채널 농도 값 (NC) 로의 최소 접합 깊이 (yJMIN) (0.02 ㎛ 내지 0.2 ㎛) 의 크기 변화가 있어도, 도 11b 의 채널 도펀트 농도 (NC) 의 상이한 3 개의 값에서의 검정색 교차 원호는 모두 동일한 VTO값 (-1V) 의 약 10% 이내에 있다. 이것은 교차 경계에서 긴 채널 임계 전압 (VTO) 이 접합 깊이 (yJ) 와 채널 도펀트 농도 (NC) 와 매우 독립적임을 나타낸다. 교차 경계로부터 약간 멀리 떨어진 전계 유도 채널 동작에 대하여, 채널 도펀트 농도 (NC) 가 배경 본체 도펀트 농도 (NBO) 보다 작으면, 채널 농도 (NC) 및 접합 깊이 (yJ) 에 대한 낮은 VTO민감도는 유지된다.
전계 유도 채널 p 채널 CJIGFET (60) 의 다른 이점은 대략 동일한 크기의 표면 채널 p 채널 IGFET 와 비교하여 증가된 구동 전류와 감소된 짧은 채널 효과이다. 이것은 표면 채널 IGFET 보다 전계 유도 채널 CJIGFET (60) 의 벌크 전하가 작기 때문이다. 벌크 전하가 최대에 있는 상태로부터 도전을 시작하는 표면 채널 IGFET 와 달리, 전계 유도 CJIGFET (60) 과 같은 CJIGFET 는 제로 벌크 전하 상태로부터 이상적으로 턴온된다. 또한, (a) 게이트 절연층에 응력을 가하고, (b) 바람직하지 않은 핫 캐리어 주입을 강화하고, (c) 표면 이동도를 저하시키는 수직 전계는 CJIGFET에서 임계점에서 제로이고 그 점에서부터 전체 도전까지 증가한다. 이것은 증가된 소자 신뢰성과 더 바람직한 턴온을 확보한다.
불행하게도, p 채널 CJIGFET (60) 와 같은 종래의 전계 유도 채널 CJIGFET 의 임계 전압 (VTO) 은 최소 크기가 0V부근인 값의 폴리실리콘 게이트 전극의 일함수에 의해 크게 제어된다. 상당히 낮은 VTO크기, 예를 들어 0.5 V 이하를 성취하는 것은 폴리실리콘 게이트 전계 유도 채널 CJIGFET을 실행하기 어려운 것으로 나타난다.
도 11a 및 도 11b 에 나타낸 바와 같이, p 채널 CJIGFET (20) 와 같은 정상적인 오프 폴리실리콘 게이트 야금 채널 CJIGFET 의 임계 전압 (VTO) 0.5 V 이하의 크기로 설정될 수 있다. 이것은 이론적으로 가능하지만, 결과적인 VTO크기는 도 11a 및 11b 에 나타낸 바와 같이 게이트 산화물 두께 (tOX) 와 채널 도핑 (NC) 의 고유 변화에 의한 CJIGFET 제조 동안 값의 큰 변화를 나타낸다. 상보 폴리실리콘 게이트 CJIGFET 는 공급 전압이 너무 낮아 n 채널 및 p 채널 IGFET를 위한 임계 전압의 크기가 0.5 V 이하이어야 하는 상보 IGFET 응용의 낮은 임계 전압 요구조건을 만날 수 있다.
1.5 일반적인 게이트전극을 갖는 CJIGFET
이하에서 추가로 기재되는 바와 같이, 본 발명은 폴리실리콘 이외의 어떤 재료을 포함하도록 n 채널 및 p 채널 CJIGFET 양측의 게이트전극을 위한 후보들을 확장함으로써 상보 폴리실리콘 게이트 CJIGFET 의 임계전압 한계를 극복한다. 본 발명의 상보 트랜지스터 구조에 이용되는 CJIGFET 가 통상적으로 실리콘 반도체 본체로부터 형성된다고 하더라도, 반도체 본체의 재료는 모노실리콘 이외의 단결정 재료일 수 있다. 이처럼, 게이트 절연층은 실리콘 산화물 이외의 재료일 수 있다.
많은 선행 분석이, 폴리실리콘 게이트 CJIGFET 의 동작을 분석하기 위하여 개발되었지만, 폴리실리콘에만 국한되지 않는 게이트전극 재료, 모노실리콘에만 국한되지 않는 반도체 본체 재료 및 실리콘 산화물에만 국한되지 않는 게이트 유전재료를 조건으로 해서 본 발명의 상보적 CJIGFET 구조에 이용되는 CJIGFET 의 야금채널 및 전계 유도 채널 동작에 적용된다. 수학식 3-13, 16-26, 28, 29, 31-40, 42 및 47-54 모두가 본 발명의 상보적 트랜지스터 구조에 이용되는 CJIGFET 에 적용되는데, 여기에서 진성 캐리어 농도 (ni), 전자 친화력 (χS), 밴드갭 에너지 (EG), 유전율 (εS), 채널 표면 일함수 (ΦS(0)), 채널 표면 페르미 전위 (ΦF(0)), 본체 페르미 전위 (ΦF(B)), 채널 페르미 전위 (ΦF(C)), 도전 밴드 에너지 (EC), 가밴드 에너지 (EV) 와 같은 용어는 일반적인 반도체 재료에 대한 파라미터이며, 단위 면적당 커패시턴스 (COX), 두께 (tOX), 반전 전압강하 (ΔΨOXINV) 및 유전율 (εOX) 과 같은 용어는 일반적인 게이트 절연재료에 대한 파라미터이다. 사실, 게이트 절연재료은 반도체 재료의 산화물일 필요는 없다. 마찬가지로, 계면전하 (Qf) 는 일반적으로 반도체 본체 및 게이트 절연층 사이의 계면에서의 전하를 의미한다.
본 발명에서 야금 채널 동작을 위하여, 수학식 (14) 이,
[수학식 56]
으로 대체되는데, 여기에서 ΦM(G)는 일반적인 게이트전극의 일함수이다. 수학식 (14) 보다는 수학식 (56) 으로부터 결정된 두꺼운 채널 편평한 밴드 전압을 조건으로 해서, 일반적인 게이트전극을 갖는 p 채널 CJIGFET 의 야금 채널 동작중에 수학식 (17) 은 여전히 두꺼운 채널 (YJYJMIN) 임계전압 (VTO m) 을 제공한다.
본 발명에서의 전계 유도 채널 동작을 위해, 편평한 밴드 전압 (VFB) 을 위한 수학식 (27) 이,
[수학식 57]
으로 대체되는데, 여기에서 Qf는 단위면적당 게이트 절연-채널 영역 계면 전하이다. 면적 커패시턴스 (COX) 는 반도체 재료의 산화물로 구성되는지 여부에 상관없이 게이트 절연층의 단위면적당 커패시턴스이다. 수학식 (57) 은 일반적인 게이트전극을 갖는 p 채널 및 n 채널 CJIGFET 모두에 적용된다.
일반적인 게이트전극을 갖는 CJIGFET 의 전계 유도 채널 동작중에 얇은 채널 (YJYJMIN) 임계전압 (VTO f) 이 수학식 (27) 대신에 수학식 (57) 로부터 편평 밴드 전압 (VFB) 을 취하는 것을 조건으로 하여 수학식 (38) 에 의해 제공된다. 수정된 바와 같이, 수학식 (38) 은 일반적인 게이트전극을 갖는 p 채널 및 n 채널 CJIGFET 모두에 적용된다.
도 13 은 일반적인 게이트전극을 갖는 p 채널 CJIGFET 에 대하여 표면 반전이 발생하는 임계조건에서의 에너지/전위대를 도시한다. 얇은 채널 임계전압 (VTO m) 은 편평 밴드 전압 (VFB) 을 참조하지 않고 도 13 의 밴드 다이어그램으로부터,
[수학식 58]
으로 직접 결정될 수 있는데, 여기에서 본체 영역의 전기적 중성인 벌크에서의 페르미 전위 (ΦF(B)) 는 수학식 (29) 에 의해 제공되며, 두꺼운 채널 CJIGFET 의 채널 영역에서의 페르미 전위 (ΦF(C)) 는 수학식 (16) 에 의해 제공되고, 반전에서의 산화물 전압강하 (ΔΨOXINV) 는 수학식 (42) 에 의해서 제공되며, ΦS(B)는 본체 영역의 전기적으로 중성인 벌크에서의 반도체 재료의 일함수이다.
수학식 (13) 으로부터, 벌크 반도체 일함수 (ΦS(B)) 는,
[수학식 59]
인데, 여기에서 χS는 반도체 본체의 재료에 대한 전자 친화력이고, EG는 반도체 재료 본체에 대한 가전자대-전도대 갭 에너지이다. 수학식 (59) 은 일반적인 게이트전극을 갖는 p 채널 및 n 채널 CJIGFET 둘 다에 적용된다.
수학식 (59) 을 이용함으로써, 벌크 페르미 전위 (ΦF(B)) 가 수학식 (58) 로부터 소거되어 일반적인 게이트전극을 갖는 두꺼운 게이트 CJIGFET 의 전계 유도 채널 동작 중에 다음의 VTO f관계를 생성한다:
[수학식 60]
수학식 (60) 에 대한 점검으로서, 일반적인 게이트전극이 폴리실리콘으로 구성된다고 가정한다. 이 경우에, 일반적인 게이트 일함수 (ΦM(G)) 는,
[수학식 61]
으로서 결정된다. 수학식 (61) 으로부터 수학식 (60) 으로 ΦM(G)을 대체함으로써 수학식 (41) 의 두꺼운 채널 임계전압 (VTO f) 이 생긴다.
접합 깊이 (YJ) 가 YJMIN과 동일한 전계 유도 채널 동작 및 야금 채널 동작 사이의 교차 위치에서, 반전에서의 산화물 전압강하 (ΔΨOXINV) 는 0 이다. 수학식 (60) 의 이용은 일반적인 게이트전극을 갖는 CJIGFET 에 대한 다음의 교차 임계전압을 낳는다:
[수학식 62]
일반적인 게이트 일함수 (ΦM(G)) 는 교차 임계전압 (VTO) 을 강력하게 제어한다.
폴리실리콘 게이트 파라미터를 한정하는 수학식 (15, 55) 은 본 발명의 상보적 CJIGFET 구조에는 적용되지 않으며, 일반적인 게이트전극에 적용될 수 있는 대응 관계로 대체될 필요가 있다. 반도체 본체가 모노실리콘으로 구성되는 경우에 대하여는, 일반적인 게이트전극을 갖는 CJIGFET 에 대한 긴 채널 임계전압 (VTO) 가 수학식 (55) 을 대체하는 다음의 관계에 따라 VTO(1020) 으로부터 결정되는데,
[수학식 63]
여기에서 ΦM(POLY)(1020) 은 1020atoms/cm3의 순 도펀트 농도에서의 폴리실리콘의 일함수이다. 수학식 (63) 을 이용함으로써, 도 11a 및 도 11b 의 전범위 설계차트가 일반적인 게이트전극을 갖는 CJIGFET 에 대한 임계전압 (VTO) 의 값을 제공하도록 임계-이동될 수 있다.
2. 게이트전극이 반도체 재료의 중간갭에 가까운 일함수를 갖는 상보 CJIGFET 를 포함하는 반도체 구조의 설계 및 제조
2.1 저임계 CJIGFET 의 교차특성
본 발명에서, 상보 CJIGFET 쌍의 게이트전극은, 반도체 재료의 중간갭에 가까운 일함수를 갖는 재료, 통상 실리콘으로 형성되며, 이 재료는 n 채널 및 p 채널 CJIGFET 의 소오스/드레인 존이 위치되는 반도체 본체를 형성한다. 양쪽 종류의 CJIGFET 의 게이트전극에 중간갭 재료를 사용함으로서, n 채널 및 p 채널 CJIGFET 양쪽에 대한 임계전압의 크기가 0.5 V 이하의 값으로 서로 가깝게 설정될 수 있다.
양쪽 CJIGFET 에 대한 파라미터값은 트랜지스터들이 야금 채널동작과 전계유도 채널동작 사이의 교차경계에 가깝게 놓이도록 선택된다. 상보 CJIGFET 양쪽을 교차경계에 가깝게 동작하도록 배치함으로서, 본 상보 트랜지스터 구조는, 게이트 절연층내 및 게이트 절연층과 반도체 본체 사이의 계면에서의 전계가 (a) 임계상태에서 제로이고 (b) CJIGFET 이 임계상태에서 완전전도 또는 오프상태로 구동됨에 따라 크기가 대칭적으로 증가하는 이상적인 상황으로 접근한다. 임계반전상태를 충족하기 위해 요구되는 표면전계는 게이트-소오스 전압으로부터의 기여가 없는 접합 내부 전계에 의해 발생된다. 게이트-소오스 전압에 의해 발생된 전계가 임계상태를 넘어 강한 반전에서 도전을 위해 요구되는 부가적인 전계를 제공한다.
통상의 경우에, 본 상보 CJIGFET 구조내의 트랜지스터 중의 하나는 전계유도 채널소자이다. 전계유도 채널 CJIGFET 은 통상 오프 트랜지스터이다. 통상의 경우에, 다른 트랜지스터는 야금 채널 CJIGFET 이다. 야금 채널 CJIGFET 의 소정의 파라미터에 대한 값들(상대적으로 익스트림(extreme))이 선택되어 야금 채널 CJIGFET 이 정상적으로 온 모드에서 동작할 수 있어도, 야금 채널소자는 보통 오프 CJIGFET 이다.
상술된 바와 같이, CJIGFET 의 게이트전극의 일함수가 그것의 긴 채널임계전압 VT0을 강력하게 제어한다.
야금 채널동작과 전계유도 채널동작 사이의 경계에서, 게이트 절연내의 전계는 제로이다. 일반적인 게이트전극을 갖는 CJIGFET 에 대한 교차경계에서의 임계전압 VT0은 수학식 62 로 주어진다. Qf/COX항은 플랫밴드(flat-band) 전압 VFB에 대해 작은 기여를 하고 따라서 교차경계에서 임계전압 VT0에 대해 작은 기여를 한다. 수학식 62 에서 Qf/COX항을 무시하면 교차위치에서 CJIGFET 의 임계전압 VT0에 대한 다음의 근사표현을 얻는다.
[수학식 64]
수학식 62 와 마찬가지로, 수학식 64 는 p 채널과 n 채널 CJIGFET 양쪽에 적용된다.
수학식 64 를 조사하면, 게이트전극의 일함수가 반도체 재료의 밴드갭 에너지의 중간점, 즉 수학식 65, 에 있을 때 거의 이상적인 동작이 달성된다는 알 수 있다.
[수학식 65]
이 경우에, 야금 채널동작과 전계유도 채널동작 사이의 교차경계에서 임계전압 VT0은 근사적으로 수학식 66 으로 주어진다.
[수학식 66]
그 다음에, p 채널과 n 채널 CJIGFET 에 대한 임계전압 VT0의 값의 대칭제어는 채널 페르미전위를 적절하게 제어함으로서 달성된다.
수학식 16 은 p 채널 CJIGFET 에 대한 채널 페르미전위를 제공한다. n 채널 CJIGFET 에 대해서는, 수학식 16 에 마이너스를 도입하면 n 채널 페르미전위가 된다. 결과적으로, p 채널과 n 채널 CJIGFET 양쪽에 대한 야금 채널동작과 전계유도 채널동작 사이의 교차경계에서 임계전압 VT0은 수학식 67 로 표현된다.
[수학식 67]
여기서, 플러스 부호는 n 채널 CJIGFET 에 적용되고, 마이너스 부호는 p 채널 CJIGFET 에 적용된다.
수학식 67 이 유도된 수학식들에 이르는 분석에서, 채널-본체 pn 접합부의 부근에서 도펀트 프로파일은 도펀트농도의 스텝변경에 의해 근사되었다. 채널/본체 접합부를 교차할 때 도펀트농도가 연속적으로 변하는 실제 도펀트 프로파일에 대하여, 수학식 67 에서 균일한 알짜 채널 도펀트농도 NC가 교차상태에 대한 평균 알짜 채널 도펀트농도로 대체된다.
실제 도펀트 프로파일을 갖는 CJIGFET 에 대한 야금 채널동작과 전계유도 채널동작 사이의 교차상태에서 임계전압 VT0의 크기(절대값)를 VTX로 나타내자. 그러면, 교차 임계전압크기 VTX는 수학식 68 로 주어진다.
[수학식 68]
교차경계에서, 그것의 게이트전극이 수학식 65 로 주어지는 일함수를 갖는 재료로 구성되는 이상적인 n 채널 CJIGFET 는 수학식 68 로 주어지는 크기 VTX의 양의 임계전압을 가지며, 그것의 게이트전극이 수학식 65 로 주어지는 일함수를 갖는 재료로 구성되는 이상적인 p 채널 CJIGFET 는 수학식 68 로 주어지는 마찬가지 크기 VTX의 음의 임계전압을 갖는다.
평균 교차채널 도펀트농도가 1017atoms/cm3인, 도 11a 에서 조사된 경우와 유사한 예를 고려하자. 수학식 68 에 따르면, 교차경계에서 이상적인 CJIGFET 동작에 대한 임계전압 VT0의 크기는 대략 0.41 V 이다. 크기의 정도가 3×1016atoms/cm3내지 3×1017atoms/cm3를 연장하는범위를 가로질러, 수학식 68 에 의하면 VT0의 크기 범위는 0.38 - 0.44 V 이다. 수학식 68 에 따라 동작하는 상보 CJIGFET 는 이런 식으로 0.5 V 미만의 VT0크기를 용이하게 달성할 수 있다.
임계전압 VT0은 야금 채널동작과 전계유도 채널동작 사이의 경계에서 평균 채널 도펀트농도에 대해 상대적으로 작은 의존성을 갖는다. 이것은 수학식 68 의 대수적인 성질 때문이다. 일반적으로, 평균 채널 도펀트농도는 교차동작에서 심하게 벗어남없이 30 % 까지 평균 교차채널 도펀트농도와 차이가 날 수 있다. 예를 들어, 이런 차이는 CJIGFET 제조시 공정변동 때문에 생길 수 있다.
또한, 임계전압 VT0은 교차경계에서 접합깊이 yJMIN에 대해 작은 의존성을 갖는다. 도펀트농도의 스텝변경이 채널/본체 접합부에서 생기는 상술된 분석모델에서는, 수학식 9 가 접합깊이 yJMIN를 제공한다. 실제 도펀트 프로파일에 대해서는, 수학식 9 의 균일한 도펀트농도 NC와 NB가 평균 도펀트농도와로 대체되어 수학식 69 를 만든다.
[수학식 69]
여기서,는 평균 교차 도펀트농도에서의 평균 외인성 데바이 길이이다. 수학식 11 을 적절하게 변형함으로써, 평균 외인성 데바이 길이는 수학식 70 으로 된다.
[수학식 70]
수학식 69 와 70 을 사용하여, 도 14 는 평균 채널 도펀트농도가 평균 본체 도펀트농도의 3 개의 값에 대해 접합깊이 yJMIN의 함수로서 어떻게 변하는지 나타내고 있다.
수학식 68 로 주어진 이상적인 임계전압 VTX을 달성하기 위해, 본 발명의 상보 트랜지스터 구조에서의 n 채널 및 p 채널 CJIGFET 양쪽의 게이트전극의 재료는 반도체 재료의 중간갭에서, 즉 수학식 65 에 따른에서 양쪽 게이트전극에 대해 게이트전극의 일함수를 설정하도록 선택된다. 전자 무한대, 양수, 는 반도체 재료의 전도대의 에지에서 진공에너지 레벨 E0와 하위 에너지 EC사이의 차이다. 도전 대 공유 밴드갭 에너지 EG, 또한 양수, 는 반도체 재료의 공유밴드의 에지에서 전도대 에너지 EG와 보다 하위에너지 EV사이의 차이다.
모노실리콘 반도체 본체로부터 만들어진 상보 CJIGFET 구조에 대하여, 전자 무한대는 대략 4.17 eV 이고, 밴드갭 에너지 EG는 대략 1.08 eV 이다. 모노실리콘에 대하여, 중간갭에서의 에너지는 대략 4.71 eV 이다. 수학식 68 에 따르면, 이것은 본 상보 트랜지스터 구조에서 n 채널 및 p 채널 CJIGFET 양쪽의 게이트전극에 대한 교차 게이트전극 일함수의 이상적인 값이다.
2.2 상보 저임계 CJIGFET 용 게이트전극 재료
본 상보 트랜지스터 구조에서의 n 채널 및 p 채널 CJIGFET 양쪽에 대한 이상적인 값에서 정확하게 게이트전극 일함수를 달성하는 것은 어렵다. 그러나, 양쪽 종류의 CJIGFET 에 대한 이상적인값에서 기인하는 많은 이점이 n 채널 및 p 채널 소자 양쪽에 대한 게이트전극 일함수가에 근접할 때 얻어진다.
특히, 게이트 절연두께와 같은 파라미터에 대한 (예를 들어) 저하된 게이트 전계, 감소된 벌크전하, 및 임계전압의 실질적인 둔감도의 관점에서 실질적인 이점은, n 채널 및 p 채널 CJIGFET 양쪽의 게이트전극 일함수가 교차 일함수의 0.30 eV 이내일 때 달성된다. 이것은 모노실리콘 반도체 본체로 만들어진 상보 CJIGFET 구조에 대한 4.41 eV 내지 5.01 eV 의범위에 대응한다. 본 발명의 상보 트랜지스터 구조에서 CJIGFET 의 게이트전극에 대한 후보가 되도록 이 범위내에 일함수가 포함되는 내화성 재료는 :
a. 4.60 eV 의 일함수를 갖는 몰리브덴,
b. 4.55 eV 의 일함수를 갖는 텅스텐, 및
c. 5.00 eV 의 일함수를 갖는 코발트이다.
모노실리콘 반도체 본체에 대하여, 3 개의 내화성 재료 중에서에 가장 가깝게 일치하는 것은 몰리브덴이고, 텅스텐은 두 번째로 가깝게 일치한다.
4.41 - 5.01 eV 의범위에 속하는 다른 재료는 고농도로 p 형 도핑된 다결정 실리콘 게르마늄 합금이다. 중량비로 60 % 의 게르마늄을 함유하는 고농도로 p 형 도핑된 다결정 실리콘 게르마늄의 일함수는 대략 4.84 eV 이다. 실리콘의 중간갭이 4.71 eV 이기 때문에, 이러한 조성의 실리콘 게르마늄 합금은 모노실리콘 반도체 본체로 만들어진 n 채널 및 p 채널 CJIGFET 의 게이트전극에 대한 몰리브덴과 거의 동등하게 이상적인 교차값에 대하여 일치를 제공한다.
다결정 실리콘 게르마늄의 일함수는 함금내의 게르마늄의 비율을 조절하여 제어된다. 다결정 실리콘 게르마늄 합금의 일함수를 제어하는 능력은 게르마늄에 대한 밴드갭 에너지 EG가 대략 0.67 eV 이고 따라서 실리콘 밴드갭 에너지 1.08 eV 보다 작기 때문에 생기는 것 같다. 게르마늄의 밴드갭 에너지가 보다 작기 때문에 다결정 실리콘 게르마늄 합금은 (순수한) 실리콘보다 작은 밴드갭 에너지를 갖는다. 위에서 인용된 킹(King) 등에 의해 제안된 단순화된 모델에 따르면, 다결정 실리콘 게르마늄 합금에 대한 전도대 에너지 EC는 거의 실리콘의 전도대 에너지와 동일한 레벨에 있고, 반면에 다결정 실리콘 게르마늄 합금에 대한 공유밴드 에너지 EV는 밴드갭 에너지 EG의 감소된 값을 보충하기 위해 상승된다.
다결정 실리콘 게르마늄 합금이 고농도로 p 형 도핑되는 경우, 페르미에너지 EF는 동일 방향으로 공유밴드에너지 EV와 거의 동일한 양만큼 이동된다. 게르마늄 60 % 를 함유하는 고농도로 도핑된 p 형 다결정 실리콘 게르마늄의 일함수는 실리콘과 비교하여 대략 0.41 eV 낮다. 이 때문에 고농도로 p 형 도핑된 60 % 게르마늄 다결정 실리콘 게르마늄 합금의 상술된 일함수는 4.84 eV 이다.
본 상보 트랜지스터 구조에서 n 채널 및 p 채널 CJIGFET 양쪽의 게이트전극에 고농도로 p 도핑된 다결정 실리콘 게르마늄을 사용하는 것은 여러 면에서 유리하다. 고농도로 도핑된 p 형 다결정 실리콘 게르마늄은 안정한 산화물을 제공하며 모노실리콘 또는 폴리실리콘과 마찬가지로 높은 융점을 갖는다. 고농도로 도핑된 p 형 다결정 실리콘 게르마늄은 전반적인 상보 CJIGFET 공정에 용이하게 통합될 수 있다. 또한, 합금내의 게르마늄 비율의 추가적인 조절에 의해 일함수가, 상술된 이점을 희생시키지 않고 또는 거의 희생시키지 않고 이상적인 4.71 eV 값에 보다 접근할 수 있다.
IGFET 의 게이트전극으로 종래 사용된 고농도로 도핑된 p 형 폴리실리콘의 일함수는 통상 5.27 eV 의 근방이다. 이것은 소망의 4.41 eV 내지 5.01 eV 범위의 훨씬 밖이다. 마찬가지로, 고농도로 도핑된 n 형 폴리실리콘의 일함수도 통상 4.17 eV 의 근방이고 소망의 범위의 훨씬 밖이다.
본 상보 트랜지스터 구조에서 n 채널 및 p 채널 CJIGFET 양쪽의 게이트전극 일함수는 이상적인 교차값의 0.20 eV 이내인 것이 바람직하다. 즉, 게이트전극 일함수는 모노실리콘 반도체 본체로 만들어진 구조에 대한 4.51 - 4.91 eV 의 범위인 것이 바람직하다. 양쪽 CJIGFET 의 게이트전극 일함수가 이러한 보다 협소한 범위내에 있는 경우, 본 발명의 상보 트랜지스터 구조는, 제로 게이트 전계의 교차 이점, 임계에서 제로 벌크전하, 및 게이트 절연두께와 같은 파라미터에 대한 임계전압 VT0의 거의 완전한 독립성을 달성하는데 보다 접근하게 된다. 4.51 eV 내지 4.91 eV 내의 일함수를 제공하는 재료는 몰리브덴, 텅스텐, 및 고농도로 도핑된 p 형 다결정 실리콘 게르마늄이다.
훨씬 더 바람직하게는, 본 발명의 구조에서 양쪽 종류의 CJIGFET 에 대한 게이트전극 일함수는 교차값의 0.15 eV 이내이다. 이것은 구조가 모노실리콘 반도체 본체로 만들어질 때 4.56 - 4.86 eV 의 범위에 대응한다. 이런 식으로범위를 더욱 협소하게 함으로써, 본 발명의 상보 CJIGFET 구조는, 게이트전극 일함수가 n 채널 및 p 채널 소자 양쪽에 대한와 일치하는 이상적인 구조의 이점을 완전히 달성하는데 훨씬 더 접근하게 된다. 일함수가 4.56 eV 내지 4.86 eV 범위내에 속하는 재료는 몰리브덴과 고농도로 p 도핑된 다결정 실리콘 게르마늄이다.
(a) n 채널과 p 채널 CJIGFET 각각에 대한 게이트전극의 실제 일함수와 (b) 교차에서 이상적인 게이트전극 일함수 사이의 차이-를로 나타낸다. 일함수 차이는가보다 크면 양이고, 반대도 같다. 일함수 차이를 설명하기 위해, 수학식 67 이 변형되어 수학식 71 과 72 이 만들어진다.
[수학식 71]
[수학식 72]
여기서, VT0(n)은 n 채널 임계전압이고,은 n 채널 CJIGFET 에 대한 평균 알짜 채널 도펀트농도이고, VT0(p)은 p 채널 임계전압이고,는 p 채널 CJIGFET 에 대한 평균 알짜 채널 도펀트농도이다.
임계전압크기에 대해서는, 수학식 71 과 72 가 수학식 73 과 74 로 재표현될 수 있다.
[수학식 73]
[수학식 74]
수학식 73 과 74 에 나타난 바와 같이, 일함수 차이에 의한 임계전압 불안정은이다.
임계전압 불안정을 부분적으로 상쇄하거나, 또는 일함수 차이가 충분히 작다면 완전히 상쇄하여, n 채널 및 p 채널 CJIGFET 에 대한 VT0크기가 일치하도록 보다 가깝게 이동시키기 위해, 설계 위치가 교차경계로부터 이동된다. 이것은 평균 알짜 도펀트농도와를 상보적인 방법으로 이상적인값과 달라지게 함으로써 완수된다. 그 다음에 CJIGFET 중의 하나는 야금 채널영역에서 동작하고, 다른 CJIGFET 는 전계유도 채널영역에서 동작한다.
특히, 실제 게이트전극 일함수가 이상적인 값을 초과하여 일함수 차이가 양수일 때, n 채널 임계전압 크기는 p 채널 임계전압 크기를 초과한다. 따라서, 평균 n 채널 도펀트농도가 n 채널 CJIGFET 에 대한 교차값에 관련하여 감소되어 n 채널 임계전압크기를 감소시키고에 보다 가깝게 만든다. 마찬가지로, 평균 p 채널 도펀트농도가 p 채널 CJIGFET 에 대한 교차값에 관련하여 증가되어 p 채널 임계전압크기를 증가시키고에 보다 가깝게 만든다. 그 때문에 n 채널 CJIGFET 는 수학식 40 에 따른 표면채널 도전에 의해 전계유도 채널영역에서 동작한다. p 채널 CJIGFET 는 수학식 17 에 따른 매립채널 도전에 의해 야금 채널영역에서 동작한다.
다른 한편으로, 실제 게이트전극 일함수가 이상적인 값보다 작아 일함수 차이가 음수이면, p 채널 임계전압크기는 n 채널 임계전압크기를 초과한다. 그 다음에 임계전압크기와는 상술된 것과 반대 방법으로 채널 도펀트농도와를 조절함으로써 보다 가깝게 된다. 결과적으로, p 채널 CJIGFET 는 전계유도 채널영역에서 동작하고, n 채널 CJIGFET 는 야금 채널영역에서 동작한다. 각 경우에, 감소된 평균 알짜 채널 도펀트농도를 갖는 CJIGFET 가 전계유도 채널모드로 되어 표면채널을 통해 도전하고, 증가된 평균 알짜 채널 도펀트농도를 갖는 CJIGFET 가 야금 채널모드로 되어 매립채널을 통해 도전한다.
2. 3 본 발명의 저임계 상보 CJIGFET 구조의 구성
도 15a 와 15b 는 그것의 게이트전극이 교차값에 가까운 일함수를 가지므로 CJIGFET (100 과 140) 각각이 본 발명의 저임계 상보 트랜지스터 구조에 사용하는데 적절한 n 채널 CJIGFET (100 과 140) 각각의 드레인 측면을 나타낸다. 고농도로 p 도핑된 다결정 실리콘 게르마늄이 n 채널 CJIGFET (100 과 140) 양쪽의 게이트 재료로서 이용된다. CJIGFET (100 과 140) 사이의 다른 점은 드레인 구성이다.
도 15a 에서 n 채널 CJIGFET (100) 에 대한 출발점은 매우 고농도로 도핑된 p 형 기판 (102) 과 상층의 저농도로 도핑된 p 형 에피택셜층 (104) 으로 구성되는 모노실리콘 반도체 본체이다. 알맞게 도핑된 p 형 웰 (106) 이 p 에피택셜층 (104) 의 상부면을 따라 p 에피택셜층 (104) 에 제공되어 CJIGFET (100) 용 p 본체영역을 형성한다. 실리콘 산화물의 전기절연 전계격리영역 (108) 이 부분적으로 에피택셜층 (104) 내부로 내려앉아, 상세하게는 반도체 상부면을 따라 p 본체영역 (106) 의 상부 내부로 내려앉아 CJIGFET (100) 용 액티브 소자 영역을 정의한다. 필드산화물 영역 (108) 은 CJIGFET (100) 용 소자 영역을 에피택셜층 (104) 내에 형성된 다른 액티브 소자 영역들과 측면으로 분리한다.
CJIGFET (100) 는, 반도체 본체내의 p 본체영역 (106) 과 pn 접합을 형성하는 알맞게 도핑된 n 형 채널영역 (110) 을 갖는다. n 채널영역 (110) 은 반도체 상부면을 따라 매우 고농도로 도핑된 n 형 소오스영역 (도시하지 않음) 과 매우 고농도로 도핑된 n 형 드레인영역 (114) 사이에서 연장한다.
열성장된 실리콘 산화물로 구성되는 게이트 절연층 (116) 이 반도체 상부면을 따라 n 채널영역 (110) 상에 놓인다. 매우 고농도로 도핑된 p 형 다결정 실리콘 게르마늄으로 구성된 게이트전극 (118) 이 n 채널영역 (114) 위쪽의 게이트 절연층 (116) 상에 위치되어 n++ 드레인 (118) 에 약간 걸치고 또한 (도시하지 않은) n++ 소오스에 약간 걸쳐 연장한다. 게이트 산화물층 (116) 은 n 채널영역 (110) 을 p++ 다결정 Si1-XGeX게이트전극 (118) 으로부터 전기적으로 절연하며, 여기서 X 는 다결정 실리콘 게르마늄 합금내의 게르마늄의 분율이다. 실리콘 산화물로 구성되는 전기절연 측벽스페이서 (122) 는 p++ 다결정 Si1-XGeX게이트전극 (118) 의 드레인 측면을 따라 위치된다. 다른 실리콘 산화물 측벽스페이서 (도시하지 않음) 는 게이트전극 (118) 의 소오스 측면을 따라 위치된다.
p 본체영역 (106) 에 대한 전기적인 콘택은 기판 (102) 의 저면을 따라 형성된 금속 콘택 (124) 에 의해 p++ 기판 (102) 및 p- 층 (104) 을 통해 이루어진다. 금속 실리사이드 콘택 (128 과 130) 이 게이트전극 (118) 과 드레인 (114) 의 상부면을 따라 형성되어 소자 (118 과 114) 에 대해 전기적으로 콘택시킨다. 다른 금속 실리사이드 콘택 (도시하지 않음) 이 소오스의 상부면을 따라 형성되어 소오스를 전기적으로 콘택시킨다. 측벽스페이서 (122) 가 드레인 콘택 (130) 을 게이트전극 (118) 및 게이트 콘택 (128) 으로부터 분리시킨다. 게이트전극 (118) 의 소오스 측면의 (도시하지 않은) 측벽스페이서는 CJIGFET (100) 의 소오스에 대해 동일한 기능을 수행한다.
도 15b 를 참조하면, n 채널 CJIGFET (140) 는 p++ 기판 (102), p- 에피택셜층 (104), p 본체영역 (106), 필드산화물영역 (108), n 채널영역 (110), 게이트 절연층 (116), p++ 다결정 Si1-XGeX게이트전극 (118), 드레인 측벽스페이서 (122), 대응하는 (도시하지 않은) 소오스측면 측벽스페이서, 금속/기판 콘택 (124), 금속 실리사이드 게이트 콘택 (128), 금속 실리사이드 드레인 콘택 (130), 및 CJIGFET (100) 에서와 거의 동일하게 배열된 (도시하지 않은) 금속 실리사이드 소오스 콘택으로 이루어진다.
CJIGFET (140) 이 CJIGFET (100) 과 다른 드레인 구성에서, CJIGFET (140) 는 저농도로 도핑된 드레인 (LDD) 구조로 배열된 n 형 드레인을 갖는다. 드레인 (144) 은 n 채널 영역 (110) 과 n++ 메인 드레인 부분 (146) 사이에서 연장하는 매우 고농도로 도핑된 n 형 메인부분 (146) 과 보다 저농도로 도핑된 n 형 드레인 연장부 (148) 로 이루어진다. n+ 드레인 연장부 (148) 가 n++ 메인드레인부분 (146) 보다 저농도로 도핑되어도, n+ 드레인 연장부 (148) 는 n 채널영역 (110) 보다 고농도로 도핑된다. 드레인 연장부 (148) 는 p++ 다결정 Si1-XGeX게이트전극 (118) 약간 아래에서 연장한다. CJIGFET (140) 는 통상 드레인 (144) 와 동일한 방법으로 구성되는 n 형 소오스 (도시하지 않음) 를 갖는다. 선택적으로, CJIGFET (144) 의 소오스는 CJIGFET (100) 의 (도시하지 않은)소오스가 구성되는 것과 동일한 방법으로 매우 고농도로 도핑된 n 형 단일 영역으로서 구성될 수 있다.
CJIGFET (140) 의 드레인 (144) 을 LDD 구조로 형성하는 이유는 드레인 (144) 의 근처에서 전계를 감소시켜서 소자 동작시 CJIGFET (140) 의 드레인 단부 근처에서 게이트 산화물층 (116) 내부로 주입되는 핫 캐리어(전자)의 수를 줄이기 위함이다. 그러나, n 채널영역 (110) 자체의 존재에 의해 핫 캐리어 문제를 경감시키는 경향이 있다. 따라서, CJIGFET (140) 의 드레인 구조는 채널 도핑과 드레인 전압 요구에 따라 선택적이다.
본 발명의 상보 CJIGFET 구조의 완전한 예가 도 16 에 도시되어 있다. 본 예에서, 상보 트랜지스터 구조는 n 채널 CJIGFET (100) 및 p 채널 CJIGFET (160) 로 형성되어 있다. 도 16 에서 n 채널 CJIGFET (100) 는 도 15a 와 동일하게 구성되어 있다. 게다가, 도 16 은 매우 고농도로 도핑된 n 형 소오스영역 (112), p++ 다결정 Si1-XGeX게이트전극 (118) 의 소오스 측면을 따라 위치된 전기절연 측벽스페이서 (120), 및 CJIGFET (100) 용 금속 실리사이드 소오스 콘택 (126) 을 나타내고 있다. 소오스 (112) 와 드레인 (114) 각각은 채널영역 (110) 보다 반도체 상부면 상당히 더 아래에서 연장한다.
p 채널 CJIGFET (160) 은 반도체 상부면을 따라 p- 에피택셜층 (104) 에 형성된 알맞게 도핑된 n 형 웰 (166) 로부터 생성된다. 웰영역 (166) 은 CJIGFET (160) 용 n 본체영역을 형성한다. 필드산화물 (108) 이 n 본체영역의 상위 부분을 측면으로 둘러싸고, 그럼으로써 CJIGFET (140) 용 액티브 영역으로부터 측면으로 분리된 액티브 소자 영역을 CJIGFET (160) 에 형성한다.
CJIGFET (160) 은 n 본체영역 (166) 과 pn 접합을 형성하는 알맞게 도핑된 p 형 채널영역 (170) 을 포함한다. p 형 채널영역 (170) 은 반도체 상부면을 따라 매우 고농도로 도핑된 p 형 소오스영역 (172) 과 매우 고농도로 도핑된 p 형 드레인영역 (174) 사이에서 연장한다. p++ 소오스 (172) 와 p++ 드레인 (174) 은 p 채널영역 (170) 보다 반도체 상부면 상당히 더 아래에서 연장한다.
CJIGFET (160) 에서, 실리콘 산화물의 게이트 절연층 (176) 이 매우 고농도로 p 도핑된 다결정 실리콘 게르마늄으로 형성된 상층 게이트전극 (178) 으로부터 p 채널영역 (170) 을 전기적으로 절연한다. 실리콘 산화물의 전기절연 측벽스페이서 (180 과 182) 는 p++ 다결정 Si1-XGeX게이트전극 (178) 의 소오스와 드레인 측면을 따라 위치된다.
CJIGFET (160) 의 p++ 소오스 (172), p++ 다결정 Si1-XGeX게이트전극 (178), 및 p++ 드레인 (174) 에 대한 전기적인 콘택은 소자들 (172, 178, 및 174) 의 상부면을 따라 각각 형성된 금속 실리사이드 콘택 (186, 188, 및 190) 으로 달성된다. 측벽스페이서 (180 과 182) 는 금속 실리사이드 소오스/드레인 콘택 (186 과 190) 을 게이트전극 (178) 및 금속 실리사이드 게이트 콘택 (188) 으로부터 전기적으로 절연한다. CJIGFET (160) 용 n 본체영역에 대한 전기적인 콘택은 통상 도 16 에 도시되지 않은 위치에서 반도체 상부면을 따라 제공된다.
접합깊이 yJMIN의 특정값에서 평균 본체 도펀트농도와 평균 채널 도펀트농도또는는 수학식 69 와 70 에 따라 n 채널 CJIGFET (100) 에 대해 결정된다. 유사하게, 접합깊이 yJMIN의 특정값에서 평균 본체 도펀트농도와 평균 채널 도펀트농도또는는 수학식 69 와 70 에 따라 p 채널 CJIGFET (160) 에 대해 결정된다. CJIGFET (100 과 160) 에 대한 임계전압 VT0(n)과 VT0(p)의 크기는 따라서 수학식 73 과 74 에 따라 근사적으로 결정된다. 결과적으로, VT0(n)과 VT0(p)크기는 통상 0.5 V 미만이다. 또한, VT0(n)과 VT0(p)크기는 CJIGFET (100 과 160) 에 대하여 서로 근사적으로 일치한다.
고농도로 p 도핑된 다결정 실리콘 게르마늄이 CJIGFET (100 과 160) 의 게이트 재료로서 사용되었지만, 이 게이트 재료는 선택적으로 몰리브덴, 텅스텐, 또는 코발트로 이루어질 수 있다. 일함수 차이의 값을 변화시키면, 평균 도펀트농도,및, 및 VT0(n)과 VT0(p)크기가 도 16 에 도시된 CJIGFET (100 과 160) 의 특별한 실시예에 대해서와 동일한 방법으로 수학식 69, 70, 73, 및 74 로부터 근사적으로 결정된다.
2. 4 본 발명의 저임계 상보 CJIGFET 구조의 제조
도 16 의 상보 CJIGFET 구조는 다음과 같은 방법으로 제조된다. p++ 모노실리콘 기판 (102) 으로 시작하여, p- 모노실리콘층 (104) 이 기판 (102) 의 상부면을 따라 에피택셜 성장된다. p 본체영역 (106) 과 n 본체영역 (166) 이 그 다음에 p- 에피택셜층 (104) 에 형성된다. 1995 년 4 월 12 일에 출원된, 불루시아(Bulucea)에 의한 미국 특허출원 08/420,927 호에 기재된 종류의 도펀트 기술이 본체영역 (106 과 166)을 형성하기 위해 통상적으로 채용된다. p 본체영역 (106) 과 n 본체영역 (166) 을 각각 형성하는 p 형 및 n 형 도펀트의 도즈량은 평균 본체 도펀트농도의 소망의 값을 달성하도록 선택된다. 미국 특허출원 08/420,927 호에 기재된 종류의 국소산화법이 그 다음에 필드산화물 영역 (108) 을 형성하는데 이용된다. 필드산화물을 형성할 때, 고농도로 도핑된 p 형 반 반전(anti-inversion) 영역 (도시되지 않음)이 통상적으로 p 본체영역 (106) 의 측면 주변부를 따라 필드산화물 (108) 아래에 형성된다.
포토레지스트 마스크가 도 16 의 좌측 액티브 영역에 걸쳐 형성되고, 우측 액티브 영역은 얇은 상층 실리콘 산화층을 제외하고 피복되지 않은 채로 남는다. n 채널영역 (170) 을 정의하는 n 형 도펀트, 통상 비소, 가 우측 액티브 영역 내부에 알맞은 도즈량으로 이온주입된다. 주입도즈량은, 후속 공정 후, 채널영역 (170) 이 수학식 69, 70, 및 73 에 의해 근사적으로 주어지는 평균 도펀트농도의 값을 달성하도록 선택된다. 포토레지스트가 제거된다. 어닐이 수행되어 주입된 n 형 채널 도펀트를 활성화시켜도 좋다.
포토레지스트 마스크가 도 16 의 우측 액티브 영역에 걸쳐 형성되고, 가능한 한 상층 실리콘 산화박층을 제외하고는 좌측 액티브 영역을 피복되지 않은 채로 남긴다. p 채널 영역 (110)을 정의하는 p 형 도펀트, 통상 붕소, 가 좌측 액티브 영역 내부에 알맞은 도즈량으로 이온주입된다. 주입도즈량은, 후속 공정 후, 채널영역 (110) 이 수학식 69, 70, 및 73 에 의해 근사적으로 주어지는 도펀트농도의 값을 달성하도록 선택된다. 포토레지스트가 제거된다. 어닐이 수행되어 주입된 p 형 채널 도펀트를 활성화시켜도 좋다. 이러한 어닐은 또한 아직 활성화되지 않은 n 형 채널 도펀트도 활성화시킨다.
소자 액티브 영역의 상부면을 따라 산화박층이 제거된다. 열산화가 수행되어 반도체 상부면의 노출된 부분을 따라 실리콘 산화물의 박층을 성장시킨다. 이 산화박층의 일부가 나중에 게이트 절연층 (110 과 170) 을 형성한다.
매우 고농도로 도핑된 p 형 다결정 실리콘 게르마늄층이 구조물의 최상부에 증착된다. 위에서 인용된 킹 등이 제안한 바와 같이, 약 625 °의 증착온도 및 0.1 - 0.2 토르의 증착압력에서 실리콘과 게르마늄 각각의 원료기체로서 실레인(SiH4) 과 게르메인(germane; GeH4)을 사용하는 핫월 저압화학기상증착 시스템으로 증착이 수행된다. 25 표준 cm3/분의 실레인 유동속도에 대하여, 게르메인 유동속도는 5 - 15 표준 cm3/분의 범위이다. p++ 다결정 실리콘 게르마늄층내의 게르마늄의 비율은 통상 질량비로 60 % 근방, 즉 분율 X 가 대략 0.6 이다.
적당한 포토레지스트 마스크를 사용하여, p++ 다결정 실리콘 게르마늄층의 일부분이 제거되어 p++ Si1-XGeX게이트전극 (118 과 178) 이 형성된다. 게이트전극 포토레지스트를 제거한 후, 열산화가 수행되어 게이트전극 (118 과 178) 을 밀봉한다.
포토레지스트 마스크가 도 16 의 우측 액티브 영역에 걸쳐 형성되고 좌측 액티브 영역은 피복되지 않은 채로 남겨진다. 주입 차폐물로서 필드산화물 (108) 과 게이트전극 (118) 을 사용하여, n++ 소오스/드레인 존 (112 과 114) 을 정의하는 n 형 도펀트, 통상 비소, 가 주입 차폐물로 피복되지 않은 좌측 액티브 영역의 일부분 내부에 매우 고농도의 도즈량으로 이온주입된다. 비록 n 형 소오스/드레인 도펀트가 또한 매우 고농도의 도즈량으로 p++ 다결정 Si1-XGeX게이트전극 (118) 내부로 주입되어도, n 형 소오스/드레인 도펀트의 매우 고농도의 도즈량은 게이트전극 (11B) 내에 이미 존재하는 p 형 도펀트의 매우 고농도의 도즈량보다 훨씬 적다. 그러므로, n 형 소오스/드레인 주입의 매우 고농도의 도즈량이 게이트전극 (118) 을 카운터도핑(counterdope)하지 않는다. 포토레지스트가 그 다음에 제거된다. 어닐이 수행되어 주입된 n 형 소오스/드레인 도펀트를 활성화시키고 반도체 본체 내부로 도펀트를 보다 깊게 주입시킨다.
포토레지스트 마스크가 도 16 의 좌측 액티브 영역에 걸쳐 형성되고 우측 액티브 영역은 피복되지 않은 채로 남겨진다. 주입 차폐물로서 필드산화물 (108) 과 게이트전극 (178) 을 사용하여, p++ 소오스/드레인 존 (112 과 174) 을 정의하는 p 형 도펀트, 통상 붕소, 가 주입 차폐물로 피복되지 않은 우측 액티브 영역의 일부분 내부에 매우 고농도의 도즈량으로 이온주입된다. 소오스/드레인 도펀트 중의 일부는 p++ 다결정 Si1-XGeX게이트전극 (178) 내부에 들어간다. 게이트전극 (178) 이 고농도로 도핑된 p 형이기 때문에, 게이트전극 (178) 내부에 p 형 도펀트를 더 주입하는 것이 게이트전극의 전기적인 특성에 현저하게 영향을 주지 않는다. 포토레지스트가 제거된다.
어닐이 수행되어 주입된 p 형 소오스/드레인 도펀트를 활성화시키고 반도체 본체 내부로 도펀트를 보다 깊게 주입시킨다. 이러한 어닐은 또한 아직 활성화되지 않은 n 형 소오스/드레인 도펀트도 활성화시킨다.
소오스/드레인 존 (112, 114, 172, 및 174) 이 이 지점에서 대규모로 완성된다. n++ 소오스/드레인 존 (112 와 114) 외부의 좌측 액티브 소자 영역 내부에 도입된 n 형 채널 도펀트의 일부가 n 채널 영역 (110) 을 형성한다. 유사하게, p++ 소오스/드레인 존 (172 와 174) 외부의 우측 액티브 소자 영역 내부에 도입된 p 형 채널 도펀트의 일부가 p 채널 영역 (170) 을 형성한다.
저온 실리콘 산화물층이 구조물의 최상부에 등각으로 증착된다. 이방성 에칭이 수행되어 측벽스페이서 (120, 122, 180, 및 182) 를 제외하고 모든 등각 산화물이 제거된다. 그 다음에 금속 실리사이드 콘택 (126, 128, 130, 186, 188, 및 190) 이 형성된다. 기판 (102) 의 저면을 따라 금속 콘택 (124) 을 형성하여 구조물이 완성된다.
게이트 재료가 몰리브덴, 텅스텐, 또는 코발트인 실시예들에 대하여, 상술된 공정은 고농도로 p 도핑된 실리콘 게르마늄층을 몰리브덴층, 텅스텐층, 또는 코발트층으로 대체함으로써 변형된다. 그 다음에 몰리브덴층, 텅스텐층, 또는 코발트층이 p 도핑된 다결정 실리콘 게르마늄층과 동일한 방법으로 패턴화된다. n형 도펀트 또는 p 형 도펀트를 몰리브덴층, 텅스텐층, 또는 코발트층 내부에 도입하는 것은 상술된 층의 전기적인 특성에 영향을 주지 않는다. 따라서, 상보 CJIGFET 의 게이트전극을 n 형 및/또는 p 형 도펀트에 노출시키는 것이 CJIGFET 동작에 강한 영향을 주지 않는다.
2. 5 변화
본 발명은 특별한 실시예를 참조하여 설명되었지만, 이러한 설명은 단지 예시를 목적으로 한 것이고 아래에 기재된 본 발명의 청구범위를 제한하는 것으로 해석되지 않는다. 예를 들어, 반도체 재료의 중간갭 에너지에 가까운 일함수를 갖는 재료, 통상 실리콘, 는 고농도로 p 도핑된 다결정 실리콘 게르마늄, 몰리브덴, 텅스텐, 및 코발트를 대체하여 게이트 재료로서 사용될 수 있다. 몰리브덴과 텅스텐 중의 어느 하나와 코발트의 합금이 사용되어 실리콘의 중간갭 에너지에 매우 가까운 일함수를 달성할 수 있다.
본 발명의 상보 CJIGFET 는, 게이트전극 밀봉 산화 후 적절하게 마스크된 LDD n 형 및 p 형 이온주입을 수행하고, 저온 실리콘 산화물 등각증착/이방성 에칭 절차에 의해 게이트전극용 측벽스페이서를 형성하고, 그 다음에 매우 고농도의 도즈량으로 적절하게 마스크된 n 형 및 p 형 이온주입을 수행함으로서 LDD 구성으로 만들어질 수 있다. 에피택셜층 (104) 은 저농도로 도핑된 p 형 벌크 실리콘으로 대체될 수 있다. 또한, 매우 고농도의 도즈량으로 고에너지 p 형 이온주입을 수행함으로서, p++ 기판 (102) 과 동등한 매우 고농도로 도핑된 p 형 매립층이 형성될 수 있다.
트렌치 격리가 국소적 산화에 의해 형성된 필드 산화물 (108) 로 대체될 수 있다. 첨부된 청구범위에 정의된 본 발명의 범위와 정신에서 벗어남없이 이런 식으로 다양한 변형과 응용이 당분야의 당업자에 의해 행해질 수 있다.
상술한 바와 같이, 본 발명에 의하면, n 채널 및 p 채널 CJIGFET 의 게이트 전극을 위한 물리적 재료와 동일한 재료를 사용함으로써, 본 발명의 상보 IGFET 구조의 제조는 종래의 폴리실리콘 게이트 상보 IGFET 구조보다 더 간단하므로, 증가된 제조 복잡성과 상보 IGFET 의 게이트 전극이 반대로 도핑될 때 발생하는 제조 공정 제어의 어려움을 피할 수 있다. 결과적으로, 본 발명은 짧은 게이트 전극, 특히 서브 ㎛ 길이의 게이트 전극을 필요로 하는 장래의 응용에 적합하다.
Claims (5)
- 상부 반도체 표면을 갖는 반도체 재료의 본체로서, 상기 반도체 재료는 가전자대-전도대 갭 에너지 (EG) 와 전자 친화력 (χS) 에 의해 특징화되는 본체,제 1 및 제 2 상보 전계 효과 트랜지스터로서, 각각상부 반도체 표면을 따라 반도체 본체에 위치하는 측면으로 분리된 한쌍의 소오스/드레인 존,상부 반도체 표면을 따라 반도체 본체의 소오스/드레인 존 사이에 연장하는 채널 영역, 및채널 영역상에 놓이고 채널 영역으로부터 전기적으로 절연되고, χS+ EG/2 의 0.3 eV 내의 일함수를 갖는 게이트 전극을 구비하는 제 1 및 제 2 상보 전계 효과 트랜지스터를 구비하며,제 1 트랜지스터의 소오스/드레인 존과 채널 영역은 제 1 도전형이고, 제 2 트랜지스터의 소오스/드레인 존과 채널 영역은 제 1 도전형과 반대인 제 2 도전형인 것을 특징으로 하는 상보 트랜지스터 구조물.
- 제 1 항에 있어서,상기 트랜지스터중의 하나는 전계 유도 채널 모드에 따라 전류를 도통시키고,다른 트랜지스터는 야금 채널 모드에 따라 전류를 도통시키는 것을 특징으로 하는 상보 트랜지스터 구조물.
- 제 1 항에 있어서, 2 개의 트랜지스터의 게이트 전극은 동일한 형태의 전기적 도전 재료로 이루어진 것을 특징으로 하는 상보 트랜지스터 구조물.
- 제 1 항에 있어서, 각각의 트랜지스터의 게이트 전극의 일함수는 χS+EG/2 의 0.2 eV 내인 것을 특징으로 하는 상보 트랜지스터 구조물.
- 상부 반도체 표면을 갖는 반도체 재료의 본체로서, 상기 반도체 본체는 상부 반도체 표면에 연장하는 p 형 본체 영역과 n 형 본체 영역으로 구성되고, 상기 반도체 재료는 가전자대-전도대 갭 에너지 (EG) 에 의해 특징화되는 상보 트랜지스터 구조물을 제조하는 방법으로서,n 형 및 p 형 도펀트를 각각 p 형 및 n 형 본체 영역에 주입하여 상부 반도체 표면에 연장하는 n 형 채널 영역 및 p 형 채널 영역을 각각 정의하는 단계,상기 n 형 및 p 형 채널 영역상에 각각 제 1 게이트 절연층 및 제 2 게이트 절연층을 설치하는 단계,각각의 게이트 전극이 χS+ EG/2 의 0.3 eV 내의 일함수를 갖도록 n형 및 p 형 채널 영역상의 제 1 및 제 2 게이트 절연층상에 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계, 및제 2 n 형 및 p 형 도펀트를 각각 p 형 및 n 형 본체 영역에 선택적으로 주입하여 (a) 상부 반도체 표면에 연장하고 그 사이에 n 형 채널 영역이 연장하는 측면으로 분리된 한쌍의 n 형 소오스/드레인 존과, (b) 상부 반도체 표면에 연장하고 그 사이에 p 형 채널 영역이 연장하는 측면으로 분리된 한쌍의 p 형 소오스/드레인 존을 형성하고, n 채널 전계 효과 트랜지스터는 n 형 소오스/드레인 존, n 형 채널 영역, 제 1 게이트 절연층, 및 제 1 게이트 전극을 구비하고, p 채널 전계 효과 트랜지스터는 p 형 소오스/드레인 존, p 형 채널 영역, 제 2 게이트 절연층, 및 제 2 게이트 전극을 구비하는 단계를 구비하는 것을 특징으로 하는 방법.
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