KR100731073B1 - Ｍｏｓ 트랜지스터 소자 게이트 산화막의 평탄 대역 상태정전용량 측정 방법 - Google Patents

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Abstract

본 발명은 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법에 관한 것으로, 정전용량 측정 장치와 연결된 탐침 장치 안에 측정대상 웨이퍼를 탑재하고 전기적으로 연결한 후, 정전용량 측정 장치를 이용하여 게이트 산화막의 축적 정전용량(Cox)을 측정하고, 게이트 전압(Vgs)을 변화시키면서 게이트에서 정전용량(Cmeas)을 측정한다. 측정된 정전용량(Cox, Cmeas)들을 이용하여 공핍층의 깊이(Winv)를 계산하고, 공핍층 깊이(Winv)가 최대값일 때를 기준으로 90%일 때의 게이트 전압(Vgs)을 조건으로 벌크 농도(Nx)를 계산한다. 벌크 농도(Nx)를 이용하여 드바이(Debye) 길이(LD)를 계산하며, 게이트 산화막의 축적 정전용량(Cox)과 드바이 길이(LD)를 이용하여 평탄 대역 정전용량(Cfb)을 계산한다.
벌크 농도, 드바이 길이, 평탄 대역 정전용량

Description

ＭＯＳ 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법{Method of Measuring Flat-Band Status Capacitance of Gate Oxide in MOS Transistor Device}
도 1a와 도 1b는 본 발명에 따른 측정 방법에 이용되는 MOS 트랜지스터 소자 특성 측정 시스템의 구성도.
도 2는 본 발명의 실시예에 따른 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법의 흐름도.
<도면에 사용된 참조 번호의 설명>
10: 웨이퍼 11: 게이트
12: 기판 20: 탐침 장치(probe station)
21: 척(chuck) 22: 탐침 카드(probe card)
30: 정전용량 측정 장치(LCR meter)
31: 고주파 단자 32: 저주파 단자
40: 제어 컴퓨터
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법에 관한 것이다.
MOS 트랜지스터 소자 구조에서 평탄 대역 상태(flat-band status)라 함은 MOS 트랜지스터 소자의 게이트 전극, 게이트 산화막, 채널 영역 사이의 에너지 밴드 구조에서 대역 변형(band bending)이 없고 공간영역 전하가 0이 되도록 게이트에 전압이 인가된 상태를 말한다.
이상적인 MOS 트랜지스터 소자 구조에서는 평탄 대역 상태를 형성하기 위한 게이트 전압이 0V이지만, 이는 단지 이상적인 상태일 뿐이며, 실제로는 여러 요인들로 인하여 이와 다르게 나타난다.
게이트 산화막의 정전용량을 측정하면 MOS 트랜지스터 소자의 에너지 밴드가 평탄해지는 평탄 대역 상태를 알 수 있다. 종래 기술의 경우, 평탄 대역 상태 정전용량을 측정하는 방법은 수동 측정 결과를 바탕으로 계산하는 방법이었다.
그러나 이러한 방법은 자동화된 반도체 제조 공정 중 직류 파라미터 측정시에는 적용할 수 없기 때문에, 제조 공정 진행 중에는 정전용량을 확인하거나 불량 상태를 검사할 수 없었다. 따라서 제조 공정이 모두 완료되고 불량이 발생한 후에야 불량 분석을 통하여 이를 확인할 수밖에 없어 불량 상황에 대한 대처가 늦어지는 문제가 있다.
또한, 연구개발 목적의 실험 과정에서도 MOS 트랜지스터 소자의 평탄 대역 상태의 정전용량 측정 및 분석이 매우 복잡하여, 이에 따른 소요시간 및 인력손실 이 크다는 문제점이 있다.
따라서 본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 자동 측정 시스템을 이용하여 신속하게 측정 및 분석 작업을 진행할 수 있고 새로운 측정 패턴을 설계할 필요 없이 게이트 산화막의 두께를 측정하기 위한 일반적인 테스트 패턴을 이용하여 적용 가능한 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 반도체 제품의 생산 단계에서 실시하는 직류 파라미터 측정 검사에서 분석이 가능하고 초기 불량 검출이 가능한 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법을 제공하기 위한 것이다.
본 발명에 따른 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법은, (a) 정전용량 측정 장치와 연결된 탐침 장치 안에 측정대상 웨이퍼를 탑재하고 전기적으로 연결하는 단계와, (b) 정전용량 측정 장치를 이용하여 웨이퍼의 게이트 산화막의 축적 정전용량(Cox)을 측정하는 단계와, (c) 정전용량 측정 장치를 이용하여 웨이퍼의 게이트 전압(Vgs)을 변화시키면서 게이트에서 정전용량(Cmeas)을 측정하는 단계와, (d) 측정된 정전용량(Cox, Cmeas)들을 이용하여 공핍층의 깊이(Winv)를 계산하는 단계와, (e) 공핍층 깊이(Winv)가 최대값일 때를 기준으로 90%일 때의 게이트 전압(Vgs)을 조건으로 벌크 농도(Nx)를 계산하는 단계 와, (f) 벌크 농도(Nx)를 이용하여 드바이 길이(LD)를 계산하는 단계와, (g) 게이트 산화막의 축적 정전용량(Cox) 및 드바이 길이(LD)를 이용하여 평탄 대역 정전용량(Cfb)을 계산하는 단계를 포함하여 구성된다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
본 발명은 MOS 구조의 일반적인 테스트 패턴에서 게이트 절연막의 정전 용량을 측정하여 MOS 소자의 에너지 대역이 평탄해지는 상태를 측정하고 검사하는 방법을 제공한다. 본 발명에 따른 측정 방법은 다음과 같은 측정 시스템을 이용하여 구현된다.
도 1a와 도 1b는 본 발명에 따른 측정 방법에 이용되는 MOS 트랜지스터 소자 특성 측정 시스템의 구성도이다.
도 1a와 도 1b를 참조하면, 측정대상 웨이퍼(10)는 탐침 장치(20, probe station) 내부의 척(21, chuck) 위에 위치한다. 정전용량 측정 장치(30, LCR meter)의 고주파 단자(31)는 웨이퍼(10)의 게이트(11, gate)에 연결되고, 저주파 단자(32)는 웨이퍼(10)의 기판(12, substrate)에 연결된다. 탐침 장치(20)와 정전용량 측정 장치(30)는 각각 제어 컴퓨터(40)와 연결되어 제어된다.
도 1a의 탐침 장치(20)의 경우는 탐침을 이용하여 측정 소자와 연결하고 도 1b의 탐침 장치(20)의 경우는 탐침 카드(22, probe card)를 이용한다. 또한, 도 1b의 정전용량 측정 장치(30)는 직류 파라미터 테스트 시스템을 이용할 수 있다.
탐침 장치(20)는 외부의 빛 또는 전자파에 의한 측정 데이터의 왜곡을 막기 위해 암상자(dark box 또는 shelding box)를 이용하여 외부의 영향으로부터 차폐하는 것이 바람직하다.
도 2는 본 발명의 실시예에 따른 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법의 흐름도이다.
이하, 도 1과 도 2를 참조하면, 먼저 탐침 장치(20) 안에 웨이퍼(10)를 탑재하고 탐침 또는 탐침 카드로 전기적 연결을 완료한다.
이어서, 정전용량 측정 장치(30)의 기준 주파수를 고주파수 영역(10KHz~ 1MHz)으로 설정하고, 직류 전압은 게이트 채널 영역이 축적 상태(accumulation)가 되도록 설정한 후, 게이트 산화막(13)의 축적 정전용량(Cox)을 측정한다.
다음으로, 채널 영역이 축적 상태에서 공핍 상태(depletion)를 거쳐 반전 상태(inversion)가 되도록 정전용량 측정 장치(30)의 고주파 단자(31)의 전압(Vgs)을 변화시키면서 정전용량(Cmeas)을 측정, 기록한다. 그리고 이를 이용하여 공핍층의 깊이(Winv; depletion depth)를 계산한다. 공핍층 깊이(Winv)는 다음과 같은 수학식들에 의해 구해진다.
Figure 112005077725276-pat00001
Figure 112005077725276-pat00002
수학식 1과 수학식 2에서, Cmeas는 각각의 게이트 전압에 대하여 게이트 단자에서 측정한 정전용량이고, Csiinv과 Winv는 각각 게이트 전압으로 인해 실리콘 표면으로부터 밀려 내려간 공핍층의 정전용량과 두께이다. 그리고 εsi는 실리콘의 비유전율이고, ε0는 진공 상태의 유전율이다.
기판(12) 벌크(bulk) 영역의 도핑 농도를 모르는 경우, 벌크의 도핑 농도는 채널의 공핍층 깊이(Winv)가 최대값일 때를 기준으로 90%가 되는 지점에서의 측정값으로 정의한다. 즉, 최대 공핍층 깊이(Winv)의 90%일 때의 게이트 인가 전압(Vgs)을 조건으로 벌크 농도(Nx)를 계산한다. 아래의 수학식 3은 벌크 농도(Nx)를 계산하는 식이다.
Figure 112005077725276-pat00003
그리고 나서, 계산된 벌크 농도(Nx)를 이용하여 드바이 길이(LD; Debye length)를 계산한다. 드바이 길이(LD)는 다음 수학식 4에 의하여 구해진다.
Figure 112005077725276-pat00004
위 수학식 4에서 kT는 실온에서의 열 에너지, q는 전자의 전하량(1.60219×10-19C)이다.
이상의 데이터들을 이용하여 평탄 대역 정전용량(Cfb, 단위는 pF)을 계산한다. 즉, 앞서 측정한 게이트 산화막의 축적 정전용량(Cox, 단위는 pF), 드바이 길이(LD) 등을 이용하여 다음의 식으로 계산한다.
Figure 112005077725276-pat00005
수학식 5에서, A는 게이트의 면적(단위는 ㎠)이다.
이상 설명한 바와 같이, 본 발명에 따르면 직류 파라미터 테스트 시스템과 같은 특성 측정 시스템을 이용하여, 게이트 전압에 따라 변하는 MOS 트랜지스터 소자의 평탄 대역 정전용량을 자동적으로 측정하고 즉시 분석할 수 있다.
또한 서로 다른 MOS 트랜지스터 소자의 구조에 맞추어 새로운 측정 패턴을 설계할 필요없이, 일반적인 게이트 산화막의 두께를 측정하는 테스트 패턴만으로 MOS 트랜지스터 소자의 평탄 대역 정전용량을 측정할 수 있다.
그에 따라 반도체 제품의 생산 단계에서 MOS 트랜지스터 소자의 평탄 대역 정전용량에 대한 측정 및 분석이 가능하여, MOS 트랜지스터 소자 제조 공정 초기에 MOS 트랜지스터 소자의 불량을 검출할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (7)

  1. (a) 정전용량 측정 장치와 연결된 탐침 장치 안에 측정대상 웨이퍼를 탑재하고 전기적으로 연결하는 단계;
    (b) 상기 정전용량 측정 장치의 기준 주파수를 고주파수 영역으로 설정하고 직류 전압은 게이트 채널 영역이 축적 상태가 되도록 설정한 상태에서, 상기 정전용량 측정 장치를 이용하여 상기 웨이퍼의 게이트 산화막의 축적 정전용량(Cox)을 측정하는 단계;
    (c) 채널 영역이 축적 상태에서 공핍 상태를 거쳐 반전 상태가 되도록 상기 정전용량 측정 장치의 고주파 단자의 전압(Vgs)을 변화시키면서 상기 정전용량 측정 장치를 이용하여 상기 웨이퍼의 게이트에서 정전용량(Cmeas)을 측정하는 단계;
    (d) 상기 측정된 정전용량(Cox, Cmeas)들을 이용하여 공핍층의 깊이(Winv)를 계산하는 단계;
    (e) 상기 공핍층 깊이(Winv)가 최대값일 때를 기준으로 90%일 때의 게이트 전압(Vgs)을 조건으로 벌크 농도(Nx)를 계산하는 단계;
    (f) 상기 벌크 농도(Nx)를 이용하여 드바이 길이(LD)를 계산하는 단계; 및
    (g) 상기 게이트 산화막의 축적 정전용량(Cox) 및 상기 드바이 길이(LD)를 이용하여 평탄 대역 정전용량(Cfb)을 계산하는 단계;
    를 포함하는 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 (d) 단계는 다음 식
    Figure 112007005004640-pat00006
    Figure 112007005004640-pat00007
    (Cmeas는 각각의 게이트 전압에 대하여 게이트 단자에서 측정한 정전용량, Cox는 게이트 산화막의 축적 정전용량, Csiinv과 Winv는 각각 게이트 전압으로 인해 실리콘 표면으로부터 밀려 내려간 공핍층의 정전용량과 두께, A는 게이트의 면적, εsi는 실리콘의 비유전율, ε0는 진공 상태의 유전율)
    을 이용하여 계산하는 단계인 것을 특징으로 하는 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법.
  5. 제1항에 있어서,
    상기 (e) 단계는 다음 식
    Figure 112007005004640-pat00008
    (Cmeas는 각각의 게이트 전압에 대하여 게이트 단자에서 측정한 정전용량, Cox는 게이트 산화막의 축적 정전용량, A는 게이트의 면적, εsi는 실리콘의 비유전율, ε0는 진공 상태의 유전율)
    을 이용하여 계산하는 단계인 것을 특징으로 하는 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법.
  6. 제1항에 있어서,
    상기 (f) 단계는 다음 식
    Figure 112007005004640-pat00009
    (εsi는 실리콘의 비유전율, ε0는 진공 상태의 유전율, kT는 실온에서의 열 에너지, q는 전자의 전하량(1.60219×10-19C), Nx는 벌크 농도)
    을 이용하여 계산하는 단계인 것을 특징으로 하는 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법.
  7. 제1항에 있어서,
    상기 (g) 단계는 다음 식
    Figure 112007005004640-pat00010
    (A는 게이트의 면적, εsi는 실리콘의 비유전율, ε0는 진공 상태의 유전율, Cox는 게이트 산화막의 축적 정전용량, LD는 드바이 길이)
    을 이용하여 계산하는 단계인 것을 특징으로 하는 MOS 트랜지스터 소자 게이트 산화막의 평탄 대역 상태 정전용량 측정 방법.
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