CN103782343B - 具有替换控制栅极和附加浮置栅极的非易失性存储器位单元 - Google Patents

具有替换控制栅极和附加浮置栅极的非易失性存储器位单元 Download PDF

Info

Publication number
CN103782343B
CN103782343B CN201280043909.4A CN201280043909A CN103782343B CN 103782343 B CN103782343 B CN 103782343B CN 201280043909 A CN201280043909 A CN 201280043909A CN 103782343 B CN103782343 B CN 103782343B
Authority
CN
China
Prior art keywords
floating grid
region
volatile memory
barrier
memory bitcell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280043909.4A
Other languages
English (en)
Other versions
CN103782343A (zh
Inventor
A·W·霍施
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Synopsys Inc
Original Assignee
Synopsys Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Synopsys Inc filed Critical Synopsys Inc
Publication of CN103782343A publication Critical patent/CN103782343A/zh
Application granted granted Critical
Publication of CN103782343B publication Critical patent/CN103782343B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

各实施例涉及一种具有替换金属控制栅极和附加浮置栅极的非易失性存储器（“NVM”）位单元。可以使用无任何附加工艺步骤的标准互补金属‑氧化物‑半导体制造工艺（“CMOS工艺”）来创建该位单元、由此减少与制作并入NVM位单元的半导体器件关联的成本和时间。

Description

具有替换控制栅极和附加浮置栅极的非易失性存储器位单元
技术领域
本公开内容主要地涉及非易失性存储器领域、具体地涉及非易失性存储器位单元布局。
背景技术
非易失性存储器(NVM)是指在未被供电时持久地存储信息位的存储器。非易失性存储器位单元(NVM位单元)存储单个数据位。使用具有浮置栅极的晶体管来实施一些类型的NVM位单元。在浮置栅极上驻留的电荷数量确定位单元是否存储逻辑“1”或者逻辑“0”。浮置栅极称为“浮置”，因为氧化物或者电介质从周围电隔离栅极。一些NVM可以在位单元中存储多于一个状态。
为了扩展应用并且减少存储器器件的成本，希望减少对于NVM位单元的功率和尺寸要求。一种减少对于NVM位单元的功率和尺寸要求的方式是减少在位单元浮置栅极与向浮置栅极添加和从浮置栅极去除电荷的位单元沟道之间的屏障的厚度。更薄屏障允许更小总器件并且降低为了改变浮置栅极的逻辑状态所需要的功率数量。传统上，NVM位单元已经由在也称为栅极氧化物的SiO2屏障上面的多晶硅或者Si3N4浮置栅极构成。为了制成汲取更少功率的更小器件，位单元制造商已经通过用更高介电常数(高K)材料替换传统SiO2来减少栅极氧化物的有效厚度。无需持久地存储状态的逻辑器件的制造商可以比NVM的制造商更激进地伸缩栅极氧化物厚度并且更容易改变材料。
用作栅极氧化物的高K材料包含陷阱。陷阱是屏障中的如下缺陷，电子可以移入和移出这些缺陷。如果陷阱紧密靠近，则电子能够从一个陷阱移向另一陷阱。这一陷阱跳跃称为陷阱辅助的泄漏。陷阱辅助的泄漏妨碍NVM位单元中的长期数据存储。即使有防止电子向另一节点泄漏的屏障，与浮置栅极接近的陷阱也仍然可能使包括高K屏障的位单元经历记忆效应。当陷阱在向浮置栅极添加或者从浮置栅极去除电荷时变成填充有穿过屏障传输的电荷载流子时引起记忆效应。在浮置栅极被编程为相反状态时，在陷阱中存储的电荷随时间迁移回到浮置栅极。这使浮置栅极恢复或者部分地恢复到它的先前状态。如果有足够填充的陷阱，则记忆效应可能变得严重到足以使得难以在位单元上维持两个不同逻辑状态(例如0和1)。可以通过过度编程来补偿记忆效应。然而过度编程可能引起其它问题、比如使屏障电介质磨损或者不能执行将来写入操作。
利用传统栅极氧化物型屏障，记忆效应不是重要问题，因为栅极氧化物、比如SiO2一般具有很少陷阱。然而，高K材料的陷阱丰富，使得记忆效应是个严重的问题。除了记忆效应问题之外，陷阱还可能引起其他问题，比如随机电报杂音(即阈值电压变化)。
发明内容
示例各实施例包括一种具有两个氧化物屏障的非易失性存储器(“NVM”)位单元，这两个屏障中的第一氧化物屏障将逻辑浮置栅极从高K屏障和替换金属控制栅极分离。第二屏障将逻辑浮置栅极从衬底分离。位单元具有减少的功率和尺寸要求并且不会经历使用替换金属栅极和高K屏障的现有平面位单元的显著记忆效应特性。可以使用尺寸22纳米和以下的互补金属-氧化物-半导体(CMOS)逻辑工艺来构造位单元。位单元的设计防止记忆效应问题以及在位单元的创建期间的热引起的问题。利用附加工艺步骤，位单元可以用来制造嵌入式闪存、磁阻随机存取存储器(MRAM)或者铁电随机存取存储器。
在一个示例实施例中，位单元包括由源极、漏极和沟道区域构成的衬底。底部屏障、例如二氧化硅屏障位于沟道区域上方。浮置栅极位于底部屏障上方并且覆盖沟道区域。顶部屏障位于浮置栅极上方。电介质层位于顶部屏障上方。电介质层由具有比顶部屏障的介电常数更高的介电常数的材料构成。电介质层包含电介质材料，该电介质材料包含比SiO2显著更多的陷阱。电介质层覆盖顶部屏障并且延伸过浮置栅极、由此至少部分地包围顶部屏障、底部屏障和浮置栅极。控制栅极位于电介质层的至少部分上方。控制栅极也至少部分地包围顶部屏障、底部屏障和浮置栅极
附图说明
图1a和1b是常规NVM位单元的简化横截面图。
图2a和2b是根据一个实施例的绝缘体上硅(SOI)型NVM位单元的垂直横截面图。
图3是根据另一实施例的绝缘体上硅(SOI)型NVM位单元的横截面图。
图4是根据一个实施例的体硅型NVM位单元的横截面图。
图5是根据另一实施例的体硅型NVM位单元的横截面图。
图6是根据一个实施例的用于生产图2a和2b的NVM位单元的CMOS工艺的流程图。
图7a至7h图示根据一个实施例的图2a和2b的NVM位单元的构造。
图8a图示常规闪存器件。
图8b图示根据一个实施例的存储器器件。
具体实施方式
实施例涉及一种具有替换金属控制栅极和附加浮置栅极的非易失性存储器(“NVM”)位单元。可以使用标准互补金属-氧化物-半导体制造工艺(“CMOS工艺”)来创建位单元，其中在制成逻辑器件之前执行所有高热步骤，从而附加热未影响逻辑器件。
这里描述的“NVM位单元”、“位单元”或者“位”是指CMOS型(即基于晶体管)非易失性存储器。CMOS NVM位单元区别于其它类型的NVM存储器、比如：比如在软盘中发现的磁存储器或者比如在CD或者DVD中发现的光存储器。使用CMOS工艺来生产NVM位单元，该CMOS工艺包括制作设施(fab)中的多个工艺步骤。
图1a是常规CMOS逻辑器件的一个示例的简化横截面图。具有足以保持电荷的栅极氧化物厚度的CMOS逻辑器件可以用于浮置栅极NVM位单元。图1a的逻辑器件100a包括由可以用作浮置栅极110的传导栅极材料构成的栅极堆，该浮置栅极存储经过屏障112a传输的电荷。浮置栅极110普遍由多晶硅制成，并且屏障112a普遍由SiO2制成并且可以称为“栅极氧化物”。
图1b是使用栅极替换工艺来形成的具有高K电介质堆和金属栅极的常规CMOS逻辑器件的另一示例的简化横截面图。图1b的器件100b包括由金属栅极102、高K电介质屏障104构成的栅极堆。在一些情况下，存在附加底座氧化物112b以防止由于表面散射而在沟道区域中的迁移率损失并且有助于更容易构造器件。可以使用栅极最先工艺或者栅极最后工艺来构造位单元100b。如图1b中举例说明的那样构造浮置栅极NVM位单元有挑战性。高K电介质与浮置栅极直接接触。这将造成大记忆效应。如果SiO2层112b未足够厚，则也将有向衬底的陷阱辅助的泄漏。
图2a和2b是根据一个实施例的绝缘体上硅(SOI)型NVM位单元200的垂直横截面图。体现位单元200为N型浮置栅极MOSFET。也可以构造位单元200为P型浮置栅极MOSFET。图2a图示NVM位单元200在与经过位单元200的沟道的电流流动平行的方向上的横截面。位单元200的浮置栅极堆包括控制栅极202，该控制栅极在至少三侧上包围多晶硅浮置栅极210，从而控制栅极202和浮置栅极210基本上在沟道区域234之上居中。在一些情况下，控制栅极202比浮置栅极210更厚。在浮置栅极堆的外侧上可以是由氧化物或者其它非传导材料制成的间隔物206。
在控制栅极202与浮置栅极210之间是具有高介电常数(高K)的材料层204和非传导材料、比如SiO2的顶部屏障208。顶部屏障208也可以称为顶部氧化物层。布置层使得高K层204位于控制栅极202与顶部氧化物层208之间，并且顶部氧化物层208位于高K层204与浮置栅极210之间。底部屏障212位于浮置栅极210与形成位单元200的其余部分的硅衬底之间。底部屏障212也可以由SiO2制成并且可以称为底部氧化物层。在顶部和底部氧化物层二者中，可以使用除了SiO2之外的材料，只要材料具有相对低数目的电荷载流子陷阱。屏障208和212具有相对于高K层204中存在的陷阱数目少的陷阱。屏障208和212一般将具有与高K层204相比低的介电常数。屏障208和212中的每个屏障至少为43埃厚并且可以如200埃一样厚。六十埃是屏障208和212的典型厚度。
在底部氧化物212层之下，硅衬底位于绝缘体(未示出)上面。位单元200是绝缘体上硅(SOI)型构造。绝缘体例如可以是掩埋氧化物层(未示出)。衬底包括在浮置栅极210下面的P型体区域214。浮置栅极210和底部屏障212延伸超出P型体区域214的长度以外。在激活器件时，沟道区域234形成于在源极230和漏极232区域之间紧接在底部屏障212之下的、P型区域的部分中。沟道区域234的尺寸根据在源极230、漏极232的电压、在浮置栅极210上的电荷、在控制栅极202上的电荷以及源极230和漏极232的掺杂/注入而以在源极230和漏极232区域之间的载流子流动为特征。
衬底也包括N型体区域220，该N型体区域涵盖源极230和漏极232。N型体区域220在浮置栅极210和底部屏障212下面部分地延伸。N型体区域220也在控制栅极202和包围浮置栅极210的高K层的部分下面延伸。N型体区域220也延伸过间隔物206的边缘。N型体区域220具有与P型体区域214相反极性(或者传导性类型)的基本数量的掺杂/注入的电荷载流子以便减少在源极230或者漏极232与沟道区域234之间的电阻。在其中浮置栅极210与源极/漏极区域230、232之间有间隙的工艺中，该工艺包括用于电连接源极/漏极区域230、232和在浮置栅极210之下的沟道区域234的注入步骤。在一种情况下，可以使用N型体区域220。可以在1017至1018个原子每立方厘米的范围中掺杂P体和N体区域220二者。
N型体区域还包括形成源极230和漏极232的电子的附加注入。源极和漏极均包括轻度掺杂漏极(LDD)区域218。LDD区域218在N型体区域的表面或者与该表面很接近处具有最高掺杂物浓度并且进一步降低至阱中。LDD掺杂218的数量在1019个电荷载流子每立方厘米级。LDD区域218在与控制栅极202和高K材料204相接的间隔物206下面部分地延伸。
附加LDD区域216也通过电荷载流子(在这一版本中为电子)的附加注入在源极和漏极二者形成于N型区域中。LDD掺杂216的数量近似为1019-1020个电荷载流子每立方厘米级。LDD区域216位于与其它LDD区域218相邻。LDD区域216在控制栅极202和包围浮置栅极210的高K层204的部分下面部分地延伸。在位单元200中，LDD区域216未在浮置栅极区域210下面延伸，它们也未向在N型体区域220与P型体区域214之间的边界延伸。
如果该工艺在LDD的部分具有晕环注入(halo implant)，其将防止LDD区域接触N体区域220，则阻止晕环注入。
图2b图示NVM位单元200在与位单元200的沟道中的电流流动垂直的方向上的横截面。在垂直方向上，P型体区域214在两侧上被浅沟槽隔离(STI)222相接。STI 222防止在位单元200之间的电流泄漏，其中近邻放置多个位单元200以形成多位存储器器件。
在其中控制栅极202在STI 222之上耦合到浮置栅极210的位单元200的那些区域中，增加控制栅极202到浮置栅极210电容而不增加浮置栅极210到衬底(例如P型区域214、源极230和漏极232)。因此，增加控制栅极202与浮置栅极210之间在STI 222之上重叠的表面积增加浮置栅极210到控制栅极202电容。相似地，减少在控制栅极202与浮置栅极210之间的重叠的表面积减少浮置栅极210到控制栅极202电容。电容可以在0与很接近100％之间的任何处。
在NVM器件中，存储器块涵盖许多存储器位单元。存储器块经常包括一种用于控制哪个位要被写入、读取或者擦除以便区分每个位与块中的其它位单元的机制。在一些情况下，在每个存储器位内实施控制机制。实施用于每个位的控制机制允许对每个个别位的读取、写入和擦除控制。位单元200以控制栅极202的形式包含控制机制。
控制栅极202可以用来通过将电荷移上浮置栅极210或者从浮置栅极210移开来写入或者擦除浮置栅极210。在浮置栅极210与控制栅极202之间的电容越大，控制栅极202和浮置栅极210的耦合就会越紧密，从而在浮置栅极210上的电压将更紧密地跟踪在控制栅极202上的电压。如果浮置栅极始于0伏特(V)，则将控制栅极202带到高电压、例如9V，并且在0V保持位单元200的元件230和漏极232，其中假设从浮置栅极到控制栅极有80％耦合比，则浮置栅极将被耦合达到7.2V。利用在浮置栅极与衬底之间的7.2V差值，一个或者多个同时运送机制可以经过栅极氧化物移动电子、由此使浮置栅极电压下降。传送机制、比如Fowler-Nordheim(FN)隧穿、沟道热注入(CHI)、冲击离子化的热电子注入(IHEI)或者带带隧穿(BTBT)。
控制栅极202可以用来读取在浮置栅极210上的电荷。将控制栅极202设置成读取电压、例如0V或者1V。向源极230和漏极232施加电压以具有在源极与漏极之间的电压降，如果浮置栅极具有比位单元200的VT略微更多的电压，则从源极到漏极的沟道234将形成。如果浮置栅极电压少于VT，则沟道234不会形成。如果浮置栅极210在第一逻辑状态(例如1或者逻辑高)中，则沟道234将在源极230与漏极232之间传递电流而如果它在第二逻辑状态(例如0或者逻辑低)中则不会传递电流。
图3是根据另一实施例的绝缘体上硅(SOI)型NVM位单元的横截面图。与位单元200一样，体现位单元300为使用SOI构造的N型浮置栅极MOSFET。也可以构造位单元300为P型浮置栅极MOSFET。图3图示NVM位单元300在与位单元300的沟道中的电流流动平行的方向上的横截面。在这一情况下，位单元300具有与位单元200在很大程度上相同的元件。然而位单元300在那些元件的尺寸和形状上显著不同。
位单元300的浮置栅极堆包括处于多晶硅浮置栅极310上面的金属控制栅极302。与位单元200的控制栅极202对照，位单元300的控制栅极302未包围浮置栅极310。控制栅极302在沟道区域334的方向上与浮置栅极310一样长或者比浮置栅极310更窄。控制栅极302和浮置栅极310在沟道区域334之上基本上居中。在浮置栅极堆的外侧上是间隔物306。
如在位单元200中那样，在位单元300中有高K 304、非传导材料的顶部屏障308和底部屏障312。这些层一般以与在位单元200中关于位于沟道区域334之上的层的那些部分相同的方式竖直布置。然而与位单元200对照，在位单元300中，这些层的长度和形状由于控制栅极304未包围浮置栅极310的事实而不同。在位单元300中，高K层304未包围浮置栅极310。高K层304为控制栅极302加衬。顶部308和底部312屏障延伸浮置栅极310的长度并且可以在包围控制栅极302和高K层304的间隔物306的顶部部分下面延伸。由于间隔物306以及屏障308和312均由非传导材料形成，所以间隔物的确切布置和构造可以变化。与浮置栅极310以及屏障308和312位于平面中的间隔物306的底部部分可以在P型体区域314之上比间隔物306的顶部部分延伸更远。
位单元300具有P型体区域314。在激活器件时，沟道区域334形成于在源极330和漏极332区域之间紧接在底部屏障312之下的、P型区域314的部分中。位单元300并不具有位于源极和漏极处的N型体区域。相反，通过用与P型体区域314相反极性(或者传导性类型)的电荷载流子掺杂P型体区域314来形成源极330和漏极332。源极和漏极均包括用电子掺杂的轻度掺杂漏极(LDD)区域318。LDD掺杂318的数量在1019个电荷载流子每立方厘米级。LDD区域318在与浮置栅极310相接的间隔物306之下延伸有限距离。LDD区域318关于浮置栅极310对称。
附加LDD区域316位于与LDD区域318相邻。与LDD注入318对照，LDD区域316关于控制栅极302对称。LDD区域316在间隔物306以下延伸并且在浮置栅极310以下部分地延伸。作为结果，源极330和漏极332一般在浮置栅极310以下延伸。
晕环区域(未示出)可以通过p型掺杂物的附加掺杂在源极330和漏极332形成于LDD注入的旁边。
图4是根据一个实施例的体硅型NVM位单元的横截面图的示例。位单元400被实现为N型浮置栅极MOSFET。也可以构造位单元400为P型浮置栅极MOSFET。图4图示NVM位单元400在与位单元400的沟道平行的方向上的横截面。图4的示例位单元400具有与图2的位单元400相似的结构。
使用体硅而不是SOI来构造位单元400。因此，位单元400的沟道区域434处于体P型硅衬底414中。源极430和漏极432形成于通过用附加N型掺杂物掺杂P阱414来创建的N阱4230中而不是形成于N型体区域中。N阱一般具有1017个掺杂物原子每立方厘米的浓度。LDD注入418被与控制栅极402对准。一个或者多个阱注入、例如晕环注入或者VT调整注入(未示出)被用来调整器件的VT。
图5是根据另一实施例的体硅型NVM位单元的横截面图的示例。图5的示例位单元500具有与图4的位单元400相似的栅极堆部件布局并且相似地构建于体硅而不是SOI上。然而图5的位单元由于将源极530和漏极532耦合到沟道534的掺杂的差异而具有比图4的位单元400更小的尺寸。
位单元500包括在添加控制栅极502或者间隔物506之前在P阱衬底514中注入的附加掺杂阈值电压调整注入524(VT调整注入)。VT调整注入524包括掺杂附加p型掺杂物原子，其中电荷浓度在1017个电荷载流子每立方厘米级。VT调整注入524在控制栅极502和包围浮置栅极510的高K层504的部分以下延伸。VT调整注入524也延伸过浮置栅极510的边缘。VT调整注入524帮助源极530和漏极532延伸到达浮置栅极以下。
用来构造位单元的工艺可以变化。可以使用栅极最先或者栅极最后工艺来生产位单元，其中所指的“栅极”是控制栅极。工艺步骤出现的顺序也可以根据希望的离子注入对热的灵敏度而变化，该灵敏度在工艺期间向位单元添加浮置栅极时产生影响。图6是根据一个实施例的用于生产图2a和2b的NVM位单元的CMOS工艺的流程图。图7a至7h图示根据一个实施例的图2a和2b的NVM位单元的构造。在图7中图示关于图6描述的工艺。起始晶片是否为SOI或者体确定最终器件是否为SOI或者体器件。用于SOI情况的步骤与用于体硅情况的步骤相似。
在硅晶片中形成602浅沟槽隔离以将有源表面区域从其它附近有源区域隔离。可以通过沉积氧化物层和氮化物层、显影光致抗蚀剂并且蚀刻氧化物层、氮化物层和硅晶片来形成602浅沟槽隔离。
在硅晶片上、部分地在浅沟槽隔离的区域之上并且覆盖硅晶片衬底形成604底部屏障212。底部屏障212由具有相对少数陷阱的非传导材料、比如二氧化硅(SiO2)形成。底部屏障212由于它通常在添加高K层204和金属替换栅极202之前被去除的事实而可以被称为牺牲氧化物层或者Sac-Ox层。通常添加Sac-Ox层以便防止杂质、比如金属离子在离子注入期间进入衬底以及位单元产生工艺中的其它有害步骤。然而在位单元200中，底部屏障212未被去除并且相反作为在浮置栅极210与衬底214之间的屏障，从而将浮置栅极210从衬底214隔离。
在底部屏障212上沉积606浮置栅极210。浮置栅极210可以由多晶硅、Si3N4或者另一相似半传导或者传导材料制成。然后将浮置栅极210蚀刻608成希望的形状(例如长度、宽度或者任何附加形状特性)。图7a图示形成的浮置栅极210和底部屏障212的示例。在图7a中未示出STI 222。
然后在浮置栅极210上面形成610顶部屏障208。可以根据构成浮置栅极210的材料以不同方式形成610顶部屏障208。例如如果浮置栅极由多晶硅制成，则可以通过氧化来形成610顶部屏障208，或者如果浮置栅极由Si3N4制成，则沉积顶部屏障208。图7b图示在形成之后的顶部屏障208。
通过离子注入在硅衬底中形成612P型214和N型220体区域。如果使用体工艺，则形成P阱414和N阱420而不是体区域。图7c图示在用于SOI工艺的形成之后的N型体区域220和P型体区域214的示例。可以在创建顶部屏障208、底部屏障212或者浮置栅极210之前或者之后在衬底中形成P型214和N型220体区域。创建P型区域214形成如下区域，在该区域中，将在位单元的晶体管处于“导通”状态中时产生沟道234，从而电流从源极230流向漏极232。N型区域220是源极230和漏极232的位置。
在许多情况下，有利的是在注入P型214和N型220区域之前形成屏障208和212以及浮置栅极210。这在形成P型和N型区域的离子注入对热敏感时是优选的。在离子注入受到高热时，不期望的离子扩散可能出现。创建浮置栅极210可能使衬底受到大量热。如果在形成P型和N型区域的离子注入之前形成浮置栅极210，则P型和N型区域的注入不会受到来自创建浮置栅极的热。
在一些情况下，有利的是在向位单元添加浮置栅极210或者屏障208和212之前形成N型220和P型214区域。这在形成P型和N型区域的离子注入对热相对地不敏感时是优选的。虽然离子注入能够穿透屏障层208和212以及浮置栅极210以向衬底中注入，但是一些离子总是在工艺中被留下。通过在形成屏障208和212以及浮置栅极210之前形成N型和P型区域，留下的离子不会向屏障208和212以及浮置栅极210中注入。注入因此首先防止了屏障或者浮置栅极的任何不必要污染。
在顶部屏障208上面添加614牺牲栅极240。牺牲栅极通常由易于添加和去除的材料、例如锗制成。牺牲栅极240包围顶部屏障208并且在外边缘处于底部屏障212上面。图7d图示在形成之后的牺牲栅极240的示例。
通过离子注入向N型区域220中注入616LDD区域216。图7e图示在已经向N型区域220中注入LDD区域216之后的位单元200的示例。向牺牲栅极204的侧面添加间隔物206。添加间隔物也可以包括蚀刻，该蚀刻可以去除底部屏障212中的一部分。在一些情况下，间隔物206可以位于底部屏障212上。在其它情况下，间隔物206可以位于衬底上。通过离子注入向N型区域220中注入616LDD区域218。间隔物206的宽度影响注入的电荷载流子向硅衬底中渗透多远。图7f图示在已经在N型区域220中注入更多LDD区域218之后的位单元200。
添加氧化物226以包围牺牲栅极240。图7g图示在已经添加氧化物226之后的位单元200。
去除618牺牲栅极240。在去除牺牲栅极240之前添加光刻步骤(未示出)以防止顶部屏障208在去除牺牲栅极240时被去除。形成底座氧化物(或者顶部屏障)。如果该工艺具有在不同电压下操作的逻辑器件，则形成更厚屏障用于在更高电压器件中。在从其去除牺牲栅极240的相同表面上添加620高K层204。在先前被牺牲栅极占据的空间的剩余部分中在高K层204上面添加622金属栅极202。认为金属栅极替换牺牲栅极。图7h图示在已经添加控制栅极202和高K层从而替换牺牲栅极的除了高K层204之外的大部分之后的位单元200。
在用于生成位单元的工艺的另一版本(未示出)中，可以延迟添加浮置栅极210、顶部屏障208和底部屏障212直至在已经完成所有离子注入之后。在衬底中形成浅沟槽隔离。掩模被用于注入体区域214和220以及注入晕环区域216、LDD区域218和任何VT调整注入。结合掩模，可以在添加牺牲栅极240和间隔物206之后添加注入中的一个或者多个注入以帮助定义衬底的如下区域，在这些区域中，注入将添加电荷载流子。
一旦完成所有注入，可以去除牺牲栅极240。如以上关于图6描述的那样添加底部屏障212、浮置栅极210和顶部屏障208。然后添加高K层204和替换金属栅极202。
图8a图示常规闪存器件。在常规闪存器件800a中，位单元860a用来存储一条数据、例如逻辑1或者0。如果将结合许多其它相似位单元860来使用位单元860a，则称为逻辑器件850a的第二器件被用来选择待读取的行。逻辑器件也称为选择器件并且通过相互电隔离一行位单元860来操作。字线控制栅极802a在闪存浮置栅极810a上的电荷将被读取时具有向该字线控制栅极施加的电压。位单元860a的沟道将根据浮置栅极810a上的电荷数量在向控制栅极802a施加电压时激活或者不激活。在闪存位单元中，自对准控制栅极802a与浮置栅极810a。
虽然闪存使用高K电介质层804a以将控制栅极802a从浮置栅极810a隔离，但是闪存未使用高K电介质层以将逻辑器件850a的选择栅极852a从衬底隔离。相反，逻辑器件950a由常规SiO2栅极氧化物854a构成。
为了最小化位单元尺寸，闪存位单元使栅极堆860a比较高以最大化到浮置栅极的侧壁电容耦合。对照而言，在位单元200中最小化栅极堆高度以保持堆高度与逻辑器件近似相同。具有与闪存型位单元相比的比较短的栅极堆高度避免由于通过增加栅极堆高度引起的拓扑问题而有必要修改该工艺。
图8b图示根据一个示例实施例的存储器器件。在存储器器件800b中，位单元200用来存储一条数据、例如逻辑1或者0。逻辑器件850b充当选择器件。逻辑器件850包括选择栅极852a。选择栅极852a被高K层856b和屏障854b从衬底和与位单元200的沟道区域234不同的沟道区域(未示出)隔离。高K层856b位于选择栅极852b与屏障854b之间。屏障854b位于高K层856b与衬底之间。可以在CMOS逻辑工艺中不使用附加工艺步骤与位单元200一起创建逻辑器件。
附加考虑
公开的实施例有益地允许一种具有减少的功率和尺寸要求的NVM位单元。位单元具有减少的功率和尺寸要求，因为它可以使用用于构造的22nm和更小的CMOS逻辑工艺来生产。另外，位单元否定了涉及到替换金属栅极和高K电介质屏障的栅极最后工艺的有害影响。添加覆盖新浮置栅极的额外逻辑浮置和附加氧化物层防止位单元的在现有技术中由于工艺步骤的热影响逻辑器件而出现的问题。在工艺中的一点形成额外氧化物层，从而热未影响工艺中的其它器件的性能。
另外，位单元避免记忆效应问题，这些问题困扰如下现有位单元，这些位单元使用被高K屏障从晶体管沟道分离的替换金属控制栅极。在位单元中，替换金属栅极用作控制栅极，以控制分离逻辑浮置栅极上的电压而不是充当逻辑栅极本身。记忆效应未发挥作用，因为总是在电压保持控制栅极，并且因此记忆效应不会影响控制栅极。另外，带有逻辑值的浮置栅极被氧化物屏障从高K层隔离，从而防止电荷恢复浮置栅极的逻辑状态。
位单元具有广泛适用性。例如位单元可以用作昂贵闪存的备选。闪存昂贵是因为它需要创建大量附加工艺步骤，这些工艺步骤不是标准CMOS工艺的部分，并且它添加显著数量的热。对照而言，可以使用具有更少附加步骤的现有CMOS逻辑工艺来构造位单元。另外，由于位单元的差异，用来在相同衬底上实施闪存式存储器的任何关联逻辑器件也可以具有更有利的构造、例如向逻辑器件中并入高K层。
闪存以大量浮置栅极到控制栅极电容(例如70％电容)为特征。这一电容的许多在浮置栅极的侧壁上，这造成不能轻易地与高性能高K金属栅极晶体管一起并入高栅极堆。对照而言，由于本说明书的位单元可以通过增加位于浅沟槽隔离之上的浮置栅极和控制栅极的表面积来产生大量的控制栅极到浮置栅极电容(例如70％或者更高或者更低)，因此本发明的位单元可以实现闪存式电容而无需制造高栅极堆。
在阅读本公开内容时，本领域技术人员将通过这里的公开的原理理解更多附加备选结构和功能设计。因此，尽管已经图示和描述具体实施例和应用，但是将理解公开的实施例不限于这里公开的精确构造和部件。可以在这里公开的方法和装置的布置、操作和细节中进行本领域技术人员将清楚的各种修改、改变和变化而未脱离在所附权利要求中定义的精神和范围。

Claims (25)

1.一种非易失性存储器位单元，包括：
包括源极、漏极和沟道区域的衬底；
浅沟槽隔离；
在所述沟道区域上方的底部屏障；
在所述底部屏障上方的浮置栅极，所述浮置栅极覆盖所述沟道区域，并且至少部分覆盖在所述浮置栅极的至少两侧上的所述浅沟槽隔离，并且至少部分覆盖所述源极和所述漏极；
在所述浮置栅极上方的顶部屏障；
电介质层，包括具有比所述顶部屏障的介电常数更高的介电常数的材料，所述电介质层直接接触所述顶部屏障；以及
控制栅极，其延伸过并且覆盖所述浮置栅极的至少四个侧壁的至少一部分并且还覆盖所述浮置栅极中的顶表面，所述控制栅极直接接触所述电介质层。
2.根据权利要求1所述的非易失性存储器位单元，其中所述源极和漏极包括第一传导性类型，并且所述沟道区域包括第二传导性类型。
3.根据权利要求1所述的非易失性存储器位单元，其中连接所述顶部屏障和所述底部屏障，从而所述浮置栅极被所述顶部屏障和底部屏障的组合包围。
4.根据权利要求1所述的非易失性存储器位单元，其中所述源极区域和所述漏极区域中的每个区域包括轻度掺杂漏极(LDD)注入区域。
5.根据权利要求4所述的非易失性存储器位单元，其中所述轻度掺杂漏极注入区域在所述电介质层和所述控制栅极的部分的下面延伸。
6.根据权利要求4所述的非易失性存储器位单元，其中所述轻度掺杂漏极注入区域在与所述电介质层相邻的、位于所述衬底上面的间隔物的部分的下面延伸。
7.根据权利要求4所述的非易失性存储器位单元，其中所述轻度掺杂漏极注入区域自对准到所述控制栅极，而所述控制栅极不自对准到所述浮置栅极。
8.根据权利要求1所述的非易失性存储器位单元，其中所述衬底包括绝缘体上硅(SOI)结构，并且其中所述源极区域和所述漏极区域中的每个区域包括与所述沟道区域相反极性的体区域。
9.根据权利要求8所述的非易失性存储器位单元，其中所述体区域在所述浮置栅极的部分的下面延伸并且与所述沟道区域相邻。
10.根据权利要求1所述的非易失性存储器位单元，其中所述衬底包括体硅结构，并且其中所述源极区域和所述漏极区域中的每个区域包括与所述沟道区域相反极性的阱区域。
11.根据权利要求10所述的非易失性存储器位单元，其中所述阱区域在所述浮置栅极的部分的下面延伸并且与所述沟道区域相邻。
12.根据权利要求1所述的非易失性存储器位单元，其中在浅沟槽隔离之上的所述浮置栅极的表面积使得在所述浮置栅极和所述控制栅极之间的电容在60％与90％之间并且包含60％和90％。
13.根据权利要求1所述的非易失性存储器位单元，其中所述控制栅极是金属替换栅极。
14.根据权利要求1所述的非易失性存储器位单元，其中所述控制栅极比所述浮置栅极更厚。
15.根据权利要求1所述的非易失性存储器位单元，其中也在具有在1.5V以下的最大操作电压的MOSFET中使用所述非易失性存储器位单元中的所述电介质层。
16.根据权利要求1所述的非易失性存储器位单元，其中所述沟道区域中的大多数电荷载流子通过经过所述浮置栅极的注入来置于其中。
17.根据权利要求1所述的非易失性存储器位单元，其中由所述底部屏障、顶部屏障和所述电介质层构成的组中的至少一个位于所述控制栅极的部分和所述源极和漏极之间。
18.一种非易失性存储器位单元，包括：
衬底，包括源极、漏极和在所述源极和所述漏极之间的沟道区域；
在所述沟道区域上方的底部屏障；
在所述底部屏障上方的浮置栅极，所述浮置栅极覆盖所述沟道区域，所述浮置栅极的顶表面基本上为平面，并且所述浮置栅极包括至少部分覆盖所述源极和所述漏极的两个侧向面；
在所述浮置栅极上方的顶部屏障，所述顶部屏障具有侧向面，所述侧向面接触所述底部屏障和包围所述浮置栅极的侧向面，所述浮置栅极的侧向面至少部分覆盖所述源极和所述漏极；
直接接触所述顶部屏障的电介质层，所述电介质层包括具有比所述顶部屏障的介电常数更高的介电常数的材料；以及
直接接触所述电介质层的至少一部分的控制栅极，并且沿着穿过所述源极、漏极和沟道区域的轴，所述控制栅极的宽度比所述顶部屏障的宽度窄，所述控制栅极至少部分地被所述电介质层包围。
19.根据权利要求18所述的非易失性存储器位单元，其中所述源极区域和所述漏极区域中的每个区域包括晕环注入区域。
20.根据权利要求19所述的非易失性存储器位单元，其中所述晕环注入区域在所述底部屏障的部分的下面延伸。
21.根据权利要求18所述的非易失性存储器位单元，其中所述源极区域和所述漏极区域中的每个区域包括轻度掺杂漏极(LDD)注入区域。
22.根据权利要求21所述的非易失性存储器位单元，其中所述轻度掺杂漏极注入区域在与所述底部屏障相邻的、位于所述衬底上面的间隔物的部分的下面延伸。
23.根据权利要求18所述的非易失性存储器位单元，其中所述浮置栅极在由非传导材料构成的浅沟槽隔离的部分之上延伸。
24.根据权利要求23所述的非易失性存储器位单元，其中在所述浅沟槽隔离之上的所述浮置栅极的表面积使得在所述浮置栅极和所述控制栅极之间的电容至少为60％。
25.根据权利要求18所述的非易失性存储器位单元，进一步包括与所述顶部屏障和底部屏障的、包围所述浮置栅极的侧向面的部分相邻的间隔物，所述浮置栅极在所述源极和所述漏极之上延伸。
CN201280043909.4A 2011-07-26 2012-07-17 具有替换控制栅极和附加浮置栅极的非易失性存储器位单元 Active CN103782343B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/191,223 US8829588B2 (en) 2011-07-26 2011-07-26 NVM bitcell with a replacement control gate and additional floating gate
US13/191,223 2011-07-26
PCT/US2012/047080 WO2013016078A1 (en) 2011-07-26 2012-07-17 Nvm bitcell with a replacement control gate and additional floating gate

Publications (2)

Publication Number Publication Date
CN103782343A CN103782343A (zh) 2014-05-07
CN103782343B true CN103782343B (zh) 2016-11-09

Family

ID=47596532

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280043909.4A Active CN103782343B (zh) 2011-07-26 2012-07-17 具有替换控制栅极和附加浮置栅极的非易失性存储器位单元

Country Status (7)

Country Link
US (1) US8829588B2 (zh)
EP (1) EP2737485B1 (zh)
JP (1) JP5740051B2 (zh)
KR (1) KR101671205B1 (zh)
CN (1) CN103782343B (zh)
TW (1) TWI502688B (zh)
WO (1) WO2013016078A1 (zh)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US8669158B2 (en) * 2012-01-04 2014-03-11 Mark D. Hall Non-volatile memory (NVM) and logic integration
US8906764B2 (en) 2012-01-04 2014-12-09 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8658497B2 (en) * 2012-01-04 2014-02-25 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8951863B2 (en) 2012-04-06 2015-02-10 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US9087913B2 (en) 2012-04-09 2015-07-21 Freescale Semiconductor, Inc. Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic
US8722493B2 (en) 2012-04-09 2014-05-13 Freescale Semiconductor, Inc. Logic transistor and non-volatile memory cell integration
US8728886B2 (en) 2012-06-08 2014-05-20 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell using a high-k dielectric
US9111865B2 (en) 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
US8741719B1 (en) 2013-03-08 2014-06-03 Freescale Semiconductor, Inc. Integrating formation of a logic transistor and a non-volatile memory cell using a partial replacement gate technique
US8716089B1 (en) 2013-03-08 2014-05-06 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell having thin film storage
CN104103640B (zh) 2013-04-09 2017-02-01 苏州东微半导体有限公司 一种u形沟道的半导体器件及其制造方法
US9006093B2 (en) 2013-06-27 2015-04-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high voltage transistor integration
US9520404B2 (en) 2013-07-30 2016-12-13 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
US9129996B2 (en) 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
US8871598B1 (en) 2013-07-31 2014-10-28 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US8877585B1 (en) 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9082650B2 (en) 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US8932925B1 (en) 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US9129855B2 (en) 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US8901632B1 (en) 2013-09-30 2014-12-02 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology
US9136129B2 (en) 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US9231077B2 (en) 2014-03-03 2016-01-05 Freescale Semiconductor, Inc. Method of making a logic transistor and non-volatile memory (NVM) cell
US9472418B2 (en) 2014-03-28 2016-10-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9252152B2 (en) 2014-03-28 2016-02-02 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9112056B1 (en) 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9343314B2 (en) 2014-05-30 2016-05-17 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9379222B2 (en) 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US9257445B2 (en) 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
KR102369926B1 (ko) * 2015-04-10 2022-03-04 에스케이하이닉스 주식회사 안티 퓨즈 소자, 안티 퓨즈 어레이 및 그 동작 방법
CN106486529A (zh) 2015-08-24 2017-03-08 联华电子股份有限公司 存储器元件及其制造方法
US9966382B2 (en) 2016-08-16 2018-05-08 United Microelectronics Corp. Semiconductor structure and method for fabricating the same
CN110690293A (zh) * 2019-10-12 2020-01-14 武汉新芯集成电路制造有限公司 闪存器件及其制造方法
US11508753B2 (en) * 2020-02-24 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric FinFET memory device
US11450686B2 (en) * 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
TWI737377B (zh) * 2020-07-01 2021-08-21 力晶積成電子製造股份有限公司 半導體結構及其製作方法
US11810982B2 (en) * 2021-08-02 2023-11-07 Globalfoundries Singapore Pte. Ltd. Nonvolatile memory device with a doped region between a source and a drain and integration schemes

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373095B1 (en) * 1998-02-25 2002-04-16 International Business Machines Corporation NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area
CN1938786A (zh) * 2004-01-21 2007-03-28 桑迪士克股份有限公司 使用高k材料与栅极间编程的非易失性存储单元
US7585730B1 (en) * 2008-04-07 2009-09-08 Hynix Semiconductor Inc. Method of fabricating a non-volatile memory device
CN102084463A (zh) * 2008-07-09 2011-06-01 桑迪士克公司 浮置栅极之上的电介质盖

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587432A (en) 1984-08-03 1986-05-06 Applied Materials, Inc. Apparatus for ion implantation
JPH03250669A (ja) * 1990-01-12 1991-11-08 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
US6069382A (en) 1998-02-11 2000-05-30 Cypress Semiconductor Corp. Non-volatile memory cell having a high coupling ratio
US6272050B1 (en) * 1999-05-28 2001-08-07 Vlsi Technology, Inc. Method and apparatus for providing an embedded flash-EEPROM technology
JP3594550B2 (ja) * 2000-11-27 2004-12-02 シャープ株式会社 半導体装置の製造方法
US6795348B2 (en) * 2002-05-29 2004-09-21 Micron Technology, Inc. Method and apparatus for erasing flash memory
US6887758B2 (en) 2002-10-09 2005-05-03 Freescale Semiconductor, Inc. Non-volatile memory device and method for forming
TWI226683B (en) * 2004-02-10 2005-01-11 Powerchip Semiconductor Corp Method of fabricating a flash memory
US7087950B2 (en) * 2004-04-30 2006-08-08 Infineon Technologies Ag Flash memory cell, flash memory device and manufacturing method thereof
JP2005353912A (ja) * 2004-06-11 2005-12-22 Renesas Technology Corp 半導体記憶装置
KR100644405B1 (ko) * 2005-03-31 2006-11-10 삼성전자주식회사 불휘발성 메모리 장치의 게이트 구조물 및 이의 제조 방법
KR100674971B1 (ko) * 2005-04-27 2007-01-26 삼성전자주식회사 Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법
KR100655447B1 (ko) * 2005-06-07 2006-12-08 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법
US7416940B1 (en) * 2006-05-03 2008-08-26 Spansion Llc Methods for fabricating flash memory devices
US7851848B2 (en) 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
US7939861B2 (en) 2007-02-02 2011-05-10 Synopsys, Inc. Non-volatile memory devices having floating-gates FETs with different source-gate and drain-gate border lengths
JP2009141218A (ja) * 2007-12-07 2009-06-25 Toshiba Corp 半導体装置
KR101274202B1 (ko) * 2007-12-17 2013-06-14 삼성전자주식회사 웰 전위 제어용 콘택을 가지는 ｎａｎｄ 플래시 메모리소자
US8193575B2 (en) * 2008-02-07 2012-06-05 International Business Machines Corporation Flash memory structure with enhanced capacitive coupling coefficient ratio (CCCR) and method for fabrication thereof
JP2009060125A (ja) * 2008-10-23 2009-03-19 Toshiba Corp 半導体装置およびその製造方法
US20100227460A1 (en) 2009-03-06 2010-09-09 Eon Silicon Solutions Inc. Method of manufacturing nor flash memory
US9059302B2 (en) * 2009-04-06 2015-06-16 Infineon Technologies Ag Floating gate memory device with at least partially surrounding control gate
DE102010002455B4 (de) * 2010-02-26 2017-06-01 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Nichtflüchtiger Speichertransistor und Verfahren zu dessen Herstellung
US8933500B2 (en) * 2010-09-15 2015-01-13 Aplus Flash Technology, Inc. EEPROM-based, data-oriented combo NVM design
US9029227B2 (en) * 2011-03-01 2015-05-12 Globalfoundries Singapore Pte. Ltd. P-channel flash with enhanced band-to-band tunneling hot electron injection

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6373095B1 (en) * 1998-02-25 2002-04-16 International Business Machines Corporation NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area
CN1938786A (zh) * 2004-01-21 2007-03-28 桑迪士克股份有限公司 使用高k材料与栅极间编程的非易失性存储单元
US7585730B1 (en) * 2008-04-07 2009-09-08 Hynix Semiconductor Inc. Method of fabricating a non-volatile memory device
CN102084463A (zh) * 2008-07-09 2011-06-01 桑迪士克公司 浮置栅极之上的电介质盖

Also Published As

Publication number Publication date
TWI502688B (zh) 2015-10-01
KR20140051330A (ko) 2014-04-30
WO2013016078A1 (en) 2013-01-31
US20130026553A1 (en) 2013-01-31
EP2737485B1 (en) 2021-03-17
EP2737485A1 (en) 2014-06-04
JP2014522114A (ja) 2014-08-28
TW201308522A (zh) 2013-02-16
JP5740051B2 (ja) 2015-06-24
CN103782343A (zh) 2014-05-07
US8829588B2 (en) 2014-09-09
EP2737485A4 (en) 2015-02-25
KR101671205B1 (ko) 2016-11-01

Similar Documents

Publication Publication Date Title
CN103782343B (zh) 具有替换控制栅极和附加浮置栅极的非易失性存储器位单元
US10014317B2 (en) Three-dimensional non-volatile NOR-type flash memory
US8946017B2 (en) Method of making a TFT charge storage memory cell having high-mobility corrugated channel
US8860459B2 (en) Semiconductor integrated circuit, programmable logic device, method of manufacturing semiconductor integrated citcuit
US8466505B2 (en) Multi-level flash memory cell capable of fast programming
TWI555210B (zh) 記憶裝置與其形成方法
US9536889B2 (en) Split gate memory device, semiconductor device and forming method thereof
JP2004503113A (ja) 半導体不揮発性メモリデバイス
CN1866545B (zh) 空气隧道浮栅存储单元及其制造方法
JP2005536895A (ja) 不揮発性半導体蓄積素子、ならびにその製造方法および制御方法
KR100579347B1 (ko) 트랜지스터 장치, 트랜지스터 장치를 데이터 메모리로서작동시키는 방법 및 트랜지스터 장치의 제조 방법
CN110021606B (zh) 单层多晶硅非挥发性内存单元
US8476690B2 (en) Nonvolatile programmable logic switches and semiconductor integrated circuit
TWI607529B (zh) 非揮發性靜態隨機存取記憶體記憶胞、及非揮發性半導體記憶裝置
CN101335305A (zh) 非易失性存储器及其制造方法
US8189385B2 (en) Nonvolatile semiconductor memory device, method for manufacturing the same, and nonvolatile memory array
TW200917468A (en) Non-volatile memory devices with charge storage regions
US11227924B2 (en) Dual bit memory device with triple gate structure
KR100806087B1 (ko) 비 휘발성 메모리 및 그 제조방법
JPWO2009096083A1 (ja) 浮遊ゲート型不揮発性メモリ装置及びその製造方法
US20190131314A1 (en) VeSFlash Non-Volatile Memory
TWI565044B (zh) 背閘極式非揮發性記憶體單元
JP2009049182A (ja) 不揮発性半導体記憶素子
JP2009049328A (ja) 不揮発性記憶トランジスタおよびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant