CN102136480A - Eeprom器件 - Google Patents

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Abstract

本发明公开了一种EEPROM器件，包括一存储晶体管和一选择晶体管。所述存储晶体管包括源区、漏区以及源漏间的沟道区，还包括ONO浮栅、多晶硅浮栅和控制栅，所述ONO浮栅为包括第一层氧化硅膜-第二层氮化硅膜-第三层氧化硅膜的三层膜结构。在所述控制栅施加不同的电压，电荷通过第一层氧化硅膜在沟道区和第二层氮化硅膜间隧穿，以及通过第三层氧化硅膜在第二层氮化硅膜和多晶硅浮栅间隧穿；通过第二层氮化硅膜和多晶硅浮栅存储的电荷不同组合决定所述EEPROM器件存储状态，能实现2位数据的存储。本发明能实现一个存储单元存储两位数据，使EEPROM器件的存储容量扩大一倍。

Description

EEPROM器件
技术领域
本发明涉及一种半导体集成电路器件，特别是涉及一种EEPROM器件。
背景技术
现有的EEPROM器件的采用多晶硅浮置栅存储电荷，电荷通过一隧穿氧化层在衬底和所述多晶硅浮置栅中进行隧穿，隧穿方式为F-N隧穿或热电子隧穿，对现有的EEPROM进行写和擦除时需要大于11V的较高的电压，较高的操作电压以及隧穿氧化层的可靠性要求，使得EEPROM的存储单元面积无法进一步的缩小。
发明内容
本发明所要解决的技术问题是提供一种EEPROM器件，能实现一个存储单元存储两位数据，使EEPROM器件的存储容量扩大一倍。
为解决上述技术问题，本发明提供的EEPROM器件包括一存储晶体管和一选择晶体管，所述存储晶体管包括源区、漏区以及源漏间的沟道区，还包括ONO浮栅、多晶硅浮栅和控制栅，所述ONO浮栅为包括第一层氧化硅膜-第二层氮化硅膜-第三层氧化硅膜的三层膜结构，所述ONO浮栅位于所述沟道区上方并通过所述第一层氧化硅膜和所述沟道区相连，所述多晶硅浮栅位于所述ONO浮栅上方并和所述第三层氧化硅膜相连，所述控制栅位于所述多晶硅浮栅上方并通过一控制栅介质层和所述多晶硅栅相隔离；在所述控制栅施加不同的电压，电荷通过所述第一层氧化硅膜在所述沟道区和所述第二层氮化硅膜间隧穿，以及通过所述第三层氧化硅膜在所述第二层氮化硅膜和所述多晶硅浮栅间隧穿；通过所述第二层氮化硅膜和所述多晶硅浮栅存储的电荷不同组合决定所述EEPROM器件存储状态，能实现2位数据的存储。通过调节所述第一层氧化硅膜的厚度来调节所述ONO浮栅的电荷隧穿电压，并满足直接隧穿的条件；通过调节所述第三层氧化硅膜的厚度来调节所述多晶硅浮栅的隧穿电压以及所述ONO浮栅的电荷泄漏电压。所述第一层氧化硅膜的厚度为：所述第二层氮化硅膜的厚度为：
Figure G2010100273496D00022
所述第三层氧化硅膜的厚度为：
Figure G2010100273496D00023
本发明能实现一个存储单元存储两位数据，使EEPROM器件的存储容量扩大一倍。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例EEPROM状态示意图一；
图2是本发明实施例EEPROM状态示意图二；
图3是本发明实施例EEPROM状态示意图三；
图4是本发明实施例EEPROM状态示意图四；
图5是本发明实施例EEPROM擦写时的能带示意图。
具体实施方式
如图1到图4所示，为本发明实施例EEPROM的四种状态示意图。本发明实施例提供的EEPROM器件包括一存储晶体管和一选择晶体管。其中所述选择晶体管的栅极接字线、漏极接位线、源区和所述存储晶体管的漏区共用一个扩散区；所述存储晶体管包括源区、漏区以及源漏间的沟道区，还包括ONO浮栅和多晶硅浮栅、控制栅，所述源区接一源极、控制栅接一控制栅极、漏区和所述选择晶体管的源区共用一个扩散区。所述ONO浮栅为包括第一层氧化硅膜-第二层氮化硅膜-第三层氧化硅膜的三层膜结构，所述ONO浮栅位于所述沟道区上方并通过所述第一层氧化硅膜和所述沟道区相连，所述多晶硅浮栅位于所述ONO浮栅上方并和所述第三层氧化硅膜相连，所述控制栅位于所述多晶硅浮栅上方并通过一控制栅介质层和所述多晶硅栅相隔离；在所述控制栅施加不同的电压，电荷通过所述第一层氧化硅膜在所述沟道区和所述第二层氮化硅膜间隧穿，以及通过所述第三层氧化硅膜在所述第二层氮化硅膜和所述多晶硅浮栅间隧穿；通过所述第二层氮化硅膜和所述多晶硅浮栅存储的电荷不同组合决定所述EEPROM器件存储状态，能实现2位数据的存储。通过调节所述第一层氧化硅膜的厚度来调节所述ONO浮栅的电荷隧穿电压，并满足直接隧穿的条件；通过调节所述第三层氧化硅膜的厚度来调节所述多晶硅浮栅的隧穿电压以及所述ONO浮栅的电荷泄漏电压。本发明实施例中所述第一层氧化硅膜的厚度为：
Figure G2010100273496D00031
所述第二层氮化硅膜的厚度为：
Figure G2010100273496D00032
所述第三层氧化硅膜的厚度为：
Figure G2010100273496D00033
所述多晶硅浮栅的厚度为控制栅厚度为
Figure G2010100273496D00035
在所述多晶硅浮栅和控制栅间还存在一层控制栅介质层，该控制栅介质层的结构为ONO即氧化硅-氮化硅-氧化硅三明治结构，该ONO三明治结构的厚度为
Figure G2010100273496D00036
如图1所示，控制栅施加一个5V～6V的第一个正电压，该第一个正电压能使电子从沟道区通过直接隧穿方式穿过所述第一层氧化硅膜进入所述第二层氮化硅膜中并存储在所述第二层氮化硅膜的陷阱中；但是所述第一个正电压还不足以使电荷穿过所述第三层氧化硅膜进入所述多晶硅浮栅中。这样所述EEPROM器件就处于(1，0)的逻辑状态。
如图2所示，控制栅施加一个大于10V的第二个正电压，该第二个正电压大于所述第一个正电压，所述第二个正电压除了能使电子从沟道区通过直接隧穿方式穿过所述第一层氧化硅膜进入所述第二层氮化硅膜中并存储在所述第二层氮化硅膜的陷阱中外，还能使进入所述第二层氮化硅膜中但未被所述第二层氮化硅膜的陷阱捕获的电荷通过FN隧穿方式穿过所述第三层氧化硅膜进入所述多晶硅浮栅中并存储在所述多晶硅浮栅中。这样所述EEPROM器件就处于(1，1)的逻辑状态。
如图3所示，控制栅施加一个大于18V的第三个正电压，该第三个正电压大于所述第二个正电压，所述第三个正电压还能使被所述第二层氮化硅膜的陷阱捕获的电荷通过热电子隧穿方式穿过所述第三层氧化硅膜进入所述多晶硅浮栅中，最后使所述EEPROM器件处于(0，1)的逻辑状态。
如图4所示，控制栅加一个负电压，该负电压使空穴从所述沟道区隧穿进入所述第二层氮化硅膜和所多晶硅浮栅中，使所述EEPROM器件处于(0，0)的逻辑状态。
如图5所示，为本发明实施例的写入和擦除时的沟道区到多晶硅浮栅件的能带示意图，图5中所示的P型硅衬底为本发明实施例的沟道区、N型多晶硅浮栅为本发明实施例的多晶硅浮栅，和所述P型硅衬底相接的O层为本发明实施例的第一层氧化硅膜、N层为本发明实施例的第二层氮化硅膜、和所述N型多晶硅相接的O层为本发明实施例的第三层氧化硅膜。写入时，加入了一个正电压，所述电子从所述P型硅衬底中通过直接隧穿的方式进入第二层氮化硅膜、再通过F-N隧穿的方式进入所述N型多晶硅浮栅中；另外有少量的空穴会从所述N型多晶硅浮栅中通过热空穴隧穿的方式进入所述第二层氮化硅膜，并能和其中的电子复合。擦除时，加入了一个负电压，存储在所述多晶硅浮栅中的电荷通过F-N隧穿的方式进入所述第二层氮化硅膜中、在通过直接隧穿的方式进入所述P型衬底中；另P型衬底中的空穴会通过直接隧穿或热空穴隧穿的方式进入所述第二层氮化硅膜和所述多晶硅浮栅中。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (3)

1.一种EEPROM器件，包括一存储晶体管和一选择晶体管，所述存储晶体管包括源区、漏区以及源漏间的沟道区，其特征在于：所述存储晶体管还包括ONO浮栅、多晶硅浮栅和控制栅，所述ONO浮栅为包括第一层氧化硅膜-第二层氮化硅膜-第三层氧化硅膜的三层膜结构，所述ONO浮栅位于所述沟道区上方并通过所述第一层氧化硅膜和所述沟道区相连，所述多晶硅浮栅位于所述ONO浮栅上方并和所述第三层氧化硅膜相连，所述控制栅位于所述多晶硅浮栅上方并通过一控制栅介质层和所述多晶硅栅相隔离；在所述控制栅施加不同的电压，电荷通过所述第一层氧化硅膜在所述沟道区和所述第二层氮化硅膜间隧穿，以及通过所述第三层氧化硅膜在所述第二层氮化硅膜和所述多晶硅浮栅间隧穿；通过所述第二层氮化硅膜和所述多晶硅浮栅存储的电荷不同组合决定所述EEPROM器件存储状态，能实现2位数据的存储。
2.如权利要求1所述的EEPROM器件，其特征在于：通过调节所述第一层氧化硅膜的厚度来调节所述ONO浮栅的电荷隧穿电压，并满足直接隧穿的条件；通过调节所述第三层氧化硅膜的厚度来调节所述多晶硅浮栅的隧穿电压以及所述ONO浮栅的电荷泄漏电压。
3.如权利要求1所述的EEPROM器件，其特征在于：所述第一层氧化硅膜的厚度为：
Figure F2010100273496C00011
所述第二层氮化硅膜的厚度为：
Figure F2010100273496C00012
所述第三层氧化硅膜的厚度为：
Figure F2010100273496C00013
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