JP2001168218A - 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法 - Google Patents
半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 23
- 239000010410 layer Substances 0.000 claims description 22
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000000926 separation method Methods 0.000 claims description 10
- 230000000694 effects Effects 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 23
- 229910052814 silicon oxide Inorganic materials 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- CUZMQPZYCDIHQL-VCTVXEGHSA-L calcium;(2s)-1-[(2s)-3-[(2r)-2-(cyclohexanecarbonylamino)propanoyl]sulfanyl-2-methylpropanoyl]pyrrolidine-2-carboxylate Chemical compound [Ca+2].N([C@H](C)C(=O)SC[C@@H](C)C(=O)N1[C@@H](CCC1)C([O-])=O)C(=O)C1CCCCC1.N([C@H](C)C(=O)SC[C@@H](C)C(=O)N1[C@@H](CCC1)C([O-])=O)C(=O)C1CCCCC1 CUZMQPZYCDIHQL-VCTVXEGHSA-L 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- ZFXYFBGIUFBOJW-UHFFFAOYSA-N theophylline Chemical compound O=C1N(C)C(=O)N(C)C2=C1NC=N2 ZFXYFBGIUFBOJW-UHFFFAOYSA-N 0.000 description 1
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 小さい占有面積、高信頼性、低消費電力で動
作可能な半導体装置とそれを用いた不揮発性半導体記憶
装置及びその製造方法を提供する。 【解決手段】 本発明の半導体装置は、半導体基板１上
に、第１ゲート絶縁膜２２、フローティングゲート、第
２ゲート絶縁膜４、及びコントロールゲート５を備え、
フローティングゲートの両側の半導体基板１内にソース
領域６及びドレイン領域７が形成されたもので、フロー
ティングゲートは、第１のフローティングゲート２３
と、第１のフローティングゲート２３を覆うように設け
られた第２のフローティンゲート２８とを備え、第２の
フローティングゲート２８の半導体基板１側に、かつ第
１のフローティングゲート２３と並置して、分離用絶縁
膜２６を介して分離用ゲート２５を形成したことを特徴
とする。
作可能な半導体装置とそれを用いた不揮発性半導体記憶
装置及びその製造方法を提供する。 【解決手段】 本発明の半導体装置は、半導体基板１上
に、第１ゲート絶縁膜２２、フローティングゲート、第
２ゲート絶縁膜４、及びコントロールゲート５を備え、
フローティングゲートの両側の半導体基板１内にソース
領域６及びドレイン領域７が形成されたもので、フロー
ティングゲートは、第１のフローティングゲート２３
と、第１のフローティングゲート２３を覆うように設け
られた第２のフローティンゲート２８とを備え、第２の
フローティングゲート２８の半導体基板１側に、かつ第
１のフローティングゲート２３と並置して、分離用絶縁
膜２６を介して分離用ゲート２５を形成したことを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とそれ
を用いた不揮発性半導体記憶装置及びその製造方法に関
し、特に、ＥＥＰＲＯＭ（Electrical Erasable and Pr
ogramable Read Only Memory）等に用いて好適な半導体
装置とそれを用いた不揮発性半導体記憶装置及びその製
造方法に関するものである。
を用いた不揮発性半導体記憶装置及びその製造方法に関
し、特に、ＥＥＰＲＯＭ（Electrical Erasable and Pr
ogramable Read Only Memory）等に用いて好適な半導体
装置とそれを用いた不揮発性半導体記憶装置及びその製
造方法に関するものである。
【０００２】
【従来の技術】従来、不揮発性半導体メモリ（ＲＯＭ）
の一種として、電気的手段を用いてデータの書込、消
去、読出等を頻繁に行うことが可能で、しかも書き換え
られたデータの保持期間が非常に長いという特徴を有す
る各種のＥＥＰＲＯＭが提案されている。このＥＥＰＲ
ＯＭは、そのセル構造が、例えばトランジスタのチャネ
ル領域上に、第１のゲート絶縁膜を介してフローティン
グゲートを形成し、このフローティングゲート上に第２
の絶縁膜を介してコントロールゲートを形成した２層ゲ
ート型のもので、第１のゲート絶縁膜の一部をトンネル
効果が生じる程度に薄くすることにより、このトンネル
効果によるフローティングゲートへの電子の注入、放出
を、情報の書込、消去として用いるものである。
の一種として、電気的手段を用いてデータの書込、消
去、読出等を頻繁に行うことが可能で、しかも書き換え
られたデータの保持期間が非常に長いという特徴を有す
る各種のＥＥＰＲＯＭが提案されている。このＥＥＰＲ
ＯＭは、そのセル構造が、例えばトランジスタのチャネ
ル領域上に、第１のゲート絶縁膜を介してフローティン
グゲートを形成し、このフローティングゲート上に第２
の絶縁膜を介してコントロールゲートを形成した２層ゲ
ート型のもので、第１のゲート絶縁膜の一部をトンネル
効果が生じる程度に薄くすることにより、このトンネル
効果によるフローティングゲートへの電子の注入、放出
を、情報の書込、消去として用いるものである。
【０００３】図１０は、例えば特開平７−１４７３８９
号公報等に開示されているＥＥＰＲＯＭのメモリアレイ
の一例を示す平面図、図１１は図１０のＡ−Ａ線に沿う
断面図、図１２は図１０のメモリアレイの等価回路図で
ある。このメモリアレイはＡＮＤ型と称されるもので、
ｐ型半導体基板１のメモリアレイ領域の主面には、ｎ＋
型の半導体領域で構成される埋込みビット線ＢＤ（ＢＤ
1、ＢＤ2、…）及び埋込みソース線ＢＳ（ＢＳ1、Ｂ
Ｓ2、…）が設けられ、これら埋込みビット線ＢＤ（Ｂ
Ｄ1、ＢＤ2、…）及び埋込みソース線ＢＳ（ＢＳ1、Ｂ
Ｓ2、…）は、メモリアレイの一方向に沿って互いに並
行に延在し、かつその配列方向に交互に配置されてい
る。この埋込みビット線ＢＤ及び埋込みソース線ＢＳと
直交する方向にはワード線Ｗ（Ｗ1、Ｗ2、…）が設けら
れ、これらワード線Ｗと埋込みビット線ＢＤ及び埋込み
ソース線ＢＳが交差する領域には、１ビットの情報量を
記憶するメモリセルが形成されている。
号公報等に開示されているＥＥＰＲＯＭのメモリアレイ
の一例を示す平面図、図１１は図１０のＡ−Ａ線に沿う
断面図、図１２は図１０のメモリアレイの等価回路図で
ある。このメモリアレイはＡＮＤ型と称されるもので、
ｐ型半導体基板１のメモリアレイ領域の主面には、ｎ＋
型の半導体領域で構成される埋込みビット線ＢＤ（ＢＤ
1、ＢＤ2、…）及び埋込みソース線ＢＳ（ＢＳ1、Ｂ
Ｓ2、…）が設けられ、これら埋込みビット線ＢＤ（Ｂ
Ｄ1、ＢＤ2、…）及び埋込みソース線ＢＳ（ＢＳ1、Ｂ
Ｓ2、…）は、メモリアレイの一方向に沿って互いに並
行に延在し、かつその配列方向に交互に配置されてい
る。この埋込みビット線ＢＤ及び埋込みソース線ＢＳと
直交する方向にはワード線Ｗ（Ｗ1、Ｗ2、…）が設けら
れ、これらワード線Ｗと埋込みビット線ＢＤ及び埋込み
ソース線ＢＳが交差する領域には、１ビットの情報量を
記憶するメモリセルが形成されている。
【０００４】このメモリセルは、第１ゲート絶縁膜２
と、フローティングゲート３と、第２ゲート絶縁膜４
と、ワード線Ｗと一体に形成されたコントロールゲート
５と、ｐ型半導体基板１内かつフローティンゲート５の
両側に形成された埋込みソース線ＢＳと一体とされたソ
ース領域６及び埋込みビット線ＢＤと一体とされたドレ
イン領域７とを備えたＭＩＳＦＥＴ８により構成されて
いる。前記コントロールゲート５上には層間絶縁膜９が
形成され、この層間絶縁膜９に形成されたコンタクトホ
ール１０を介してビット線Ｄと埋込みビット線ＢＤが接
続されている。また、埋込みソース線ＢＳ（ＢＳ1、Ｂ
Ｓ2、…）は、それらの端部で共通ソース線ＳＬに接続
されている。そして、この半導体基板１の主面には、同
一のワード線Ｗに接続されたメモリセル間を互いに分離
する溝１１が形成され、この溝１１には絶縁膜１２が埋
め込まれている。
と、フローティングゲート３と、第２ゲート絶縁膜４
と、ワード線Ｗと一体に形成されたコントロールゲート
５と、ｐ型半導体基板１内かつフローティンゲート５の
両側に形成された埋込みソース線ＢＳと一体とされたソ
ース領域６及び埋込みビット線ＢＤと一体とされたドレ
イン領域７とを備えたＭＩＳＦＥＴ８により構成されて
いる。前記コントロールゲート５上には層間絶縁膜９が
形成され、この層間絶縁膜９に形成されたコンタクトホ
ール１０を介してビット線Ｄと埋込みビット線ＢＤが接
続されている。また、埋込みソース線ＢＳ（ＢＳ1、Ｂ
Ｓ2、…）は、それらの端部で共通ソース線ＳＬに接続
されている。そして、この半導体基板１の主面には、同
一のワード線Ｗに接続されたメモリセル間を互いに分離
する溝１１が形成され、この溝１１には絶縁膜１２が埋
め込まれている。
【０００５】このメモリセルにデータを書き込む場合、
例えばビット線Ｄ1に接続されるセルを書き込みセルと
し、ビット線Ｄ2に接続されるセルを非書き込みセルと
すると、書き込みセルのドレイン領域７に５Ｖの電圧を
印加し、ソース領域６を接地（０Ｖ）し、ワード線Ｗ2
（コントロールゲート５）に１０Ｖの高電圧を印加し、
ドレイン領域７で発生するチャネルホットエレクトロン
をフローティンゲート３に注入する。また、この書き込
みセルに書き込まれたデータを消去するには、ワード線
Ｗ2（コントロールゲート５）に−１０Ｖの負電圧を印
加し、ドレイン領域７を接地（０Ｖ）し、ソース領域６
に５Ｖの電圧を印加し、ファウラーノルドハイム（Ｆ
Ｎ）・トンネリングにより電子をフローティンゲート３
からソース領域６側に引っ張り出す。
例えばビット線Ｄ1に接続されるセルを書き込みセルと
し、ビット線Ｄ2に接続されるセルを非書き込みセルと
すると、書き込みセルのドレイン領域７に５Ｖの電圧を
印加し、ソース領域６を接地（０Ｖ）し、ワード線Ｗ2
（コントロールゲート５）に１０Ｖの高電圧を印加し、
ドレイン領域７で発生するチャネルホットエレクトロン
をフローティンゲート３に注入する。また、この書き込
みセルに書き込まれたデータを消去するには、ワード線
Ｗ2（コントロールゲート５）に−１０Ｖの負電圧を印
加し、ドレイン領域７を接地（０Ｖ）し、ソース領域６
に５Ｖの電圧を印加し、ファウラーノルドハイム（Ｆ
Ｎ）・トンネリングにより電子をフローティンゲート３
からソース領域６側に引っ張り出す。
【０００６】
【発明が解決しようとする課題】上述した従来のメモリ
セルでは、ソース、ドレインが隣接セルのソース、ドレ
インから分離されているため、隣接セルに対する誤書込
みを防止することができる。しかしながら、後述するよ
うに高集積化と低消費電力化を両立することが非常に困
難であるという問題点があった。従来のメモリセルは、
チャネル・ホット・エレクトロン（ＣＨＥ）注入による
書込方式を用いている。これはチャネルに電流を流し、
ドレイン領域７で発生するホットエレクトロンをコント
ロールゲート５に印加したゲート電界によりフローティ
ングゲート３へ注入する方式であるが、この注入効率は
１０-7程度と極めて小さく、１つのセルへ書込む際には
数百μＡ〜数ｍＡという大きな電流を消費する。このた
め、チャージポンピング回路への負担が大きく、一度に
書込めるセル数に制限がかかったり、チップサイズが大
きくなったりしていた。
セルでは、ソース、ドレインが隣接セルのソース、ドレ
インから分離されているため、隣接セルに対する誤書込
みを防止することができる。しかしながら、後述するよ
うに高集積化と低消費電力化を両立することが非常に困
難であるという問題点があった。従来のメモリセルは、
チャネル・ホット・エレクトロン（ＣＨＥ）注入による
書込方式を用いている。これはチャネルに電流を流し、
ドレイン領域７で発生するホットエレクトロンをコント
ロールゲート５に印加したゲート電界によりフローティ
ングゲート３へ注入する方式であるが、この注入効率は
１０-7程度と極めて小さく、１つのセルへ書込む際には
数百μＡ〜数ｍＡという大きな電流を消費する。このた
め、チャージポンピング回路への負担が大きく、一度に
書込めるセル数に制限がかかったり、チップサイズが大
きくなったりしていた。
【０００７】これに対する対策として、チャネル領域に
おけるＦＮトンネリングを用いた書込方式が提案されて
いる。これは、コントロールゲート５に高電圧を印加
し、第１ゲート絶縁膜２に１０〜１１ＭｅＶという電界
を発生させ、ＦＮトンネリングによってフローティング
ゲート３に電子を注入するという方式である。これは１
セル当たり数十〜数百ｐＡという小さな電流で書込むこ
とができ、低消費電力であるためにチャージポンピング
回路への負担が小さく、一度に書込めるセル数を多くす
ることができ、チップサイズの増大を抑制することが可
能である。
おけるＦＮトンネリングを用いた書込方式が提案されて
いる。これは、コントロールゲート５に高電圧を印加
し、第１ゲート絶縁膜２に１０〜１１ＭｅＶという電界
を発生させ、ＦＮトンネリングによってフローティング
ゲート３に電子を注入するという方式である。これは１
セル当たり数十〜数百ｐＡという小さな電流で書込むこ
とができ、低消費電力であるためにチャージポンピング
回路への負担が小さく、一度に書込めるセル数を多くす
ることができ、チップサイズの増大を抑制することが可
能である。
【０００８】このようなチャネルＦＮトンネリングを用
いて書込みを行う場合、コントロールゲート５には１９
Ｖ程度の高電圧を、書込みセルのビット線には０Ｖを印
加する。この場合、１本のワード線に接続されたセルの
コントロールゲート５には一様に高電圧が印加されてし
まうために、非書込セルのビット線には５Ｖ程度の書込
禁止電圧を印加し、ＦＮトンネリングの抑制を行わなく
てはならない。その際に、ドレインまたはソースが隣接
セルと分離されていないと、書込むためのビット電位０
Ｖが隣接セルに影響を及ぼして書き込みを行ったり、書
込禁止電圧が隣接セルにも影響を及ぼして書込みを行わ
ないという現象が起こったりするという不具合が起きて
しまう。
いて書込みを行う場合、コントロールゲート５には１９
Ｖ程度の高電圧を、書込みセルのビット線には０Ｖを印
加する。この場合、１本のワード線に接続されたセルの
コントロールゲート５には一様に高電圧が印加されてし
まうために、非書込セルのビット線には５Ｖ程度の書込
禁止電圧を印加し、ＦＮトンネリングの抑制を行わなく
てはならない。その際に、ドレインまたはソースが隣接
セルと分離されていないと、書込むためのビット電位０
Ｖが隣接セルに影響を及ぼして書き込みを行ったり、書
込禁止電圧が隣接セルにも影響を及ぼして書込みを行わ
ないという現象が起こったりするという不具合が起きて
しまう。
【０００９】したがって、従来のメモリセルにおいて低
消費電力化が可能なチャネルＦＮトンネリング書込を用
いようとすると、セルのソース、ドレインと、隣接する
セルのソース、ドレインとは、それぞれ、例えば分離用
の溝１１等によって分離されることが必須となる。しか
し、この分離構造自体が大きいものであることから、メ
モリセルのサイズ増大を招き、集積度を上げることが難
しいという問題点があった。また、従来のメモリセルに
おいては、分離構造が存在するために、集積度を上げよ
うとすると、フローティングゲート３やコントロールゲ
ート５を微細化せざるを得ず、大きなカップリング容量
比を確保することができなくなり、低電圧化が困難にな
るという問題点もあった。
消費電力化が可能なチャネルＦＮトンネリング書込を用
いようとすると、セルのソース、ドレインと、隣接する
セルのソース、ドレインとは、それぞれ、例えば分離用
の溝１１等によって分離されることが必須となる。しか
し、この分離構造自体が大きいものであることから、メ
モリセルのサイズ増大を招き、集積度を上げることが難
しいという問題点があった。また、従来のメモリセルに
おいては、分離構造が存在するために、集積度を上げよ
うとすると、フローティングゲート３やコントロールゲ
ート５を微細化せざるを得ず、大きなカップリング容量
比を確保することができなくなり、低電圧化が困難にな
るという問題点もあった。
【００１０】本発明は、上記の事情に鑑みてなされたも
のであって、半導体装置の占有面積を縮小することがで
き、低消費電力で動作可能であり、さらに低電圧化も可
能な半導体装置とそれを用いた不揮発性半導体記憶装置
及びその製造方法を提供することを目的とする。
のであって、半導体装置の占有面積を縮小することがで
き、低消費電力で動作可能であり、さらに低電圧化も可
能な半導体装置とそれを用いた不揮発性半導体記憶装置
及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体装置とそれを用いた不揮発
性半導体記憶装置及びその製造方法を採用した。すなわ
ち、請求項１記載の半導体装置は、半導体基板上に、第
１ゲート絶縁膜、フローティングゲート、第２ゲート絶
縁膜、及びコントロールゲートを備え、前記フローティ
ングゲートの両側の前記半導体基板内にソース領域及び
ドレイン領域が形成された半導体装置において、前記フ
ローティングゲートは、第１のフローティングゲート
と、該第１のフローティングゲートを覆うように設けら
れた第２のフローティンゲートとを備え、前記第２のフ
ローティングゲートの前記半導体基板側に、かつ前記第
１のフローティングゲートと並置して、分離用絶縁膜を
介して分離用ゲートを形成してなることを特徴としてい
る。
に、本発明は次の様な半導体装置とそれを用いた不揮発
性半導体記憶装置及びその製造方法を採用した。すなわ
ち、請求項１記載の半導体装置は、半導体基板上に、第
１ゲート絶縁膜、フローティングゲート、第２ゲート絶
縁膜、及びコントロールゲートを備え、前記フローティ
ングゲートの両側の前記半導体基板内にソース領域及び
ドレイン領域が形成された半導体装置において、前記フ
ローティングゲートは、第１のフローティングゲート
と、該第１のフローティングゲートを覆うように設けら
れた第２のフローティンゲートとを備え、前記第２のフ
ローティングゲートの前記半導体基板側に、かつ前記第
１のフローティングゲートと並置して、分離用絶縁膜を
介して分離用ゲートを形成してなることを特徴としてい
る。
【００１２】この半導体装置では、フローティングゲー
トを、第１のフローティングゲートと、該第１のフロー
ティングゲートを覆うように設けられた第２のフローテ
ィンゲートとからなる二層構造としたことにより、容量
比が大きくなり、低電圧化が可能になる。また、第１の
フローティングゲートと並置して、分離用絶縁膜を介し
て分離用ゲートを形成したことにより、高電圧を印加し
た際の素子の分離機能が確保され、漏れ電流等が生じ難
くなり、その結果、誤動作が無くなり信頼性が向上す
る。これにより、占有面積が小さく、低消費電力であ
り、しかも信頼性の高い半導体装置を提供することがで
きる。
トを、第１のフローティングゲートと、該第１のフロー
ティングゲートを覆うように設けられた第２のフローテ
ィンゲートとからなる二層構造としたことにより、容量
比が大きくなり、低電圧化が可能になる。また、第１の
フローティングゲートと並置して、分離用絶縁膜を介し
て分離用ゲートを形成したことにより、高電圧を印加し
た際の素子の分離機能が確保され、漏れ電流等が生じ難
くなり、その結果、誤動作が無くなり信頼性が向上す
る。これにより、占有面積が小さく、低消費電力であ
り、しかも信頼性の高い半導体装置を提供することがで
きる。
【００１３】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、前記第１ゲート絶縁膜の少な
くとも前記第１のフローティングゲートに対応する部分
は、その絶縁層の厚みが電子がトンネル効果で通り抜け
る程度に薄いトンネル膜であることを特徴としている。
載の半導体装置において、前記第１ゲート絶縁膜の少な
くとも前記第１のフローティングゲートに対応する部分
は、その絶縁層の厚みが電子がトンネル効果で通り抜け
る程度に薄いトンネル膜であることを特徴としている。
【００１４】この半導体装置では、前記第１ゲート絶縁
膜の少なくとも前記第１のフローティングゲートに対応
する部分をトンネル膜としたことにより、データ書込は
チャネル・ファウラーノルドハイム（ＦＮ）電子注入で
行い、データ消去はチャネル・ファウラーノルドハイム
（ＦＮ）電子引抜で行うことが可能になる。また、ソー
ス領域及びドレイン領域上の絶縁膜の耐圧を十分取るこ
とが可能になるので、高電圧印加時の信頼性が向上す
る。
膜の少なくとも前記第１のフローティングゲートに対応
する部分をトンネル膜としたことにより、データ書込は
チャネル・ファウラーノルドハイム（ＦＮ）電子注入で
行い、データ消去はチャネル・ファウラーノルドハイム
（ＦＮ）電子引抜で行うことが可能になる。また、ソー
ス領域及びドレイン領域上の絶縁膜の耐圧を十分取るこ
とが可能になるので、高電圧印加時の信頼性が向上す
る。
【００１５】請求項３記載の半導体装置は、請求項２記
載の半導体装置において、前記第１のフローティングゲ
ートと前記分離用ゲートとの間の絶縁層の厚みは、前記
トンネル膜の厚みより厚いことを特徴としている。
載の半導体装置において、前記第１のフローティングゲ
ートと前記分離用ゲートとの間の絶縁層の厚みは、前記
トンネル膜の厚みより厚いことを特徴としている。
【００１６】この半導体装置では、前記第１のフローテ
ィングゲートと前記分離用ゲートとの間の絶縁層の厚み
を前記トンネル膜の厚みより厚くしたことにより、チャ
ネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜
を行う際においても、電子がトンネル効果により前記絶
縁層を通り抜けるおそれが無く、前記第１のフローティ
ングゲートと前記分離用ゲートとの間の絶縁性が高ま
る。
ィングゲートと前記分離用ゲートとの間の絶縁層の厚み
を前記トンネル膜の厚みより厚くしたことにより、チャ
ネル・ファウラーノルドハイム（ＦＮ）電子注入／引抜
を行う際においても、電子がトンネル効果により前記絶
縁層を通り抜けるおそれが無く、前記第１のフローティ
ングゲートと前記分離用ゲートとの間の絶縁性が高ま
る。
【００１７】請求項４記載の不揮発性半導体記憶装置
は、半導体基板に、複数の埋め込みビット線を配列し、
これら埋め込みビット線と交差するように複数のワード
線を配列し、これら埋め込みビット線とワード線との交
点それぞれに、請求項１、２または３記載の半導体装置
を配置したことを特徴としている。
は、半導体基板に、複数の埋め込みビット線を配列し、
これら埋め込みビット線と交差するように複数のワード
線を配列し、これら埋め込みビット線とワード線との交
点それぞれに、請求項１、２または３記載の半導体装置
を配置したことを特徴としている。
【００１８】この不揮発性半導体記憶装置では、複数の
埋め込みビット線とワード線との交点それぞれに、請求
項１、２または３記載の半導体装置を配置したことによ
り、チャネル・ファウラーノルドハイム（ＦＮ）電子注
入／引抜を行うことが可能になり、低消費電力、並列書
き込み、高信頼性を確保することができ、特に大容量シ
リアルアクセスを行う場合に好適である。これにより、
占有面積が小さく、低消費電力であり、しかも信頼性の
高い不揮発性半導体記憶装置を提供することができる。
埋め込みビット線とワード線との交点それぞれに、請求
項１、２または３記載の半導体装置を配置したことによ
り、チャネル・ファウラーノルドハイム（ＦＮ）電子注
入／引抜を行うことが可能になり、低消費電力、並列書
き込み、高信頼性を確保することができ、特に大容量シ
リアルアクセスを行う場合に好適である。これにより、
占有面積が小さく、低消費電力であり、しかも信頼性の
高い不揮発性半導体記憶装置を提供することができる。
【００１９】請求項５記載の不揮発性半導体記憶装置
は、請求項４記載の不揮発性半導体記憶装置において、
前記埋め込みビット線を隣接する半導体装置の埋め込み
ビット線と共用し、前記分離用ゲートを制御する制御手
段を備えたことを特徴としている。
は、請求項４記載の不揮発性半導体記憶装置において、
前記埋め込みビット線を隣接する半導体装置の埋め込み
ビット線と共用し、前記分離用ゲートを制御する制御手
段を備えたことを特徴としている。
【００２０】この不揮発性半導体記憶装置では、埋め込
みビット線を隣接する半導体装置と共用とし、前記制御
手段により前記分離用ゲートを制御する。データ書込時
に前記制御手段により前記分離用ゲートをオフ状態とす
れば、１ワードの各ビット毎に書込禁止電圧を印加する
ことが可能になる。
みビット線を隣接する半導体装置と共用とし、前記制御
手段により前記分離用ゲートを制御する。データ書込時
に前記制御手段により前記分離用ゲートをオフ状態とす
れば、１ワードの各ビット毎に書込禁止電圧を印加する
ことが可能になる。
【００２１】請求項６記載の不揮発性半導体記憶装置
は、請求項４または５記載の不揮発性半導体記憶装置に
おいて、前記埋め込みビット線を奇数番目の埋め込みビ
ット線と偶数番目の埋め込みビット線とに分離し、該奇
数番目の埋め込みビット線または偶数番目の埋め込みビ
ット線により所望の分離用ゲートを選択することを特徴
としている。
は、請求項４または５記載の不揮発性半導体記憶装置に
おいて、前記埋め込みビット線を奇数番目の埋め込みビ
ット線と偶数番目の埋め込みビット線とに分離し、該奇
数番目の埋め込みビット線または偶数番目の埋め込みビ
ット線により所望の分離用ゲートを選択することを特徴
としている。
【００２２】請求項７記載の不揮発性半導体記憶装置
は、請求項４、５または６記載の不揮発性半導体記憶装
置において、前記複数の埋め込みビット線を複数のサブ
ビット線に分割し、これらのサブビット線を選択する選
択手段を備えたことを特徴としている。
は、請求項４、５または６記載の不揮発性半導体記憶装
置において、前記複数の埋め込みビット線を複数のサブ
ビット線に分割し、これらのサブビット線を選択する選
択手段を備えたことを特徴としている。
【００２３】請求項８記載の半導体装置の製造方法は、
半導体基板上に、第１ゲート絶縁膜、分離ゲート用膜及
び第１の絶縁膜を順次成膜し、次いで前記分離ゲート用
膜及び第１の絶縁膜を選択除去し、分離ゲート及び分離
用絶縁膜を形成する分離ゲート形成工程と、前記分離ゲ
ート及び分離用絶縁膜の両側部に絶縁層を形成する絶縁
層形成工程と、これらの絶縁層のうちの一方の側部に第
１のフローティングゲートを形成する第１のフローティ
ングゲート形成工程と、該第１のフローティングゲート
及び前記分離用絶縁膜を覆う第２のフローティングゲー
トを形成する第２のフローティングゲート形成工程とを
有することを特徴としている。
半導体基板上に、第１ゲート絶縁膜、分離ゲート用膜及
び第１の絶縁膜を順次成膜し、次いで前記分離ゲート用
膜及び第１の絶縁膜を選択除去し、分離ゲート及び分離
用絶縁膜を形成する分離ゲート形成工程と、前記分離ゲ
ート及び分離用絶縁膜の両側部に絶縁層を形成する絶縁
層形成工程と、これらの絶縁層のうちの一方の側部に第
１のフローティングゲートを形成する第１のフローティ
ングゲート形成工程と、該第１のフローティングゲート
及び前記分離用絶縁膜を覆う第２のフローティングゲー
トを形成する第２のフローティングゲート形成工程とを
有することを特徴としている。
【００２４】前記第１ゲート絶縁膜としてはシリコン酸
化膜（酸化珪素膜）が、前記第１の絶縁膜としてはシリ
コン窒化膜（窒化珪素膜）が好適である。この半導体装
置の製造方法では、従来の製造装置をそのまま用い、製
造プロセスをわずかに変更するだけで、前記第２のフロ
ーティングゲートの前記半導体基板側に、かつ前記第１
のフローティングゲートと並列に、分離用絶縁膜を介し
て分離用ゲートを形成した半導体装置を容易に作製する
ことができる。
化膜（酸化珪素膜）が、前記第１の絶縁膜としてはシリ
コン窒化膜（窒化珪素膜）が好適である。この半導体装
置の製造方法では、従来の製造装置をそのまま用い、製
造プロセスをわずかに変更するだけで、前記第２のフロ
ーティングゲートの前記半導体基板側に、かつ前記第１
のフローティングゲートと並列に、分離用絶縁膜を介し
て分離用ゲートを形成した半導体装置を容易に作製する
ことができる。
【００２５】請求項９記載の半導体装置の製造方法は、
請求項８記載の半導体装置の製造方法において、前記第
１のフローティングゲート形成工程の後に、前記分離用
絶縁膜、前記絶縁層及び前記第１のフローティングゲー
トの上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記分離用絶縁膜、前記絶縁層、前記第１のフローティ
ングゲート及び前記層間絶縁膜それぞれの上面を平坦化
し、前記第１のフローティングゲートの上面を露出する
平坦化工程を有することを特徴としている。
請求項８記載の半導体装置の製造方法において、前記第
１のフローティングゲート形成工程の後に、前記分離用
絶縁膜、前記絶縁層及び前記第１のフローティングゲー
トの上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記分離用絶縁膜、前記絶縁層、前記第１のフローティ
ングゲート及び前記層間絶縁膜それぞれの上面を平坦化
し、前記第１のフローティングゲートの上面を露出する
平坦化工程を有することを特徴としている。
【００２６】
【発明の実施の形態】本発明の半導体装置とそれを用い
た不揮発性半導体記憶装置及びその製造方法の一実施の
形態について図面に基づき説明する。図１は本発明の不
揮発性半導体記憶装置であるＥＥＰＲＯＭのメモリアレ
イの要部を示す平面図、図２は図１のメモリアレイの等
価回路図、図３は図１のＢ−Ｂ線に沿う断面図である。
た不揮発性半導体記憶装置及びその製造方法の一実施の
形態について図面に基づき説明する。図１は本発明の不
揮発性半導体記憶装置であるＥＥＰＲＯＭのメモリアレ
イの要部を示す平面図、図２は図１のメモリアレイの等
価回路図、図３は図１のＢ−Ｂ線に沿う断面図である。
【００２７】このメモリアレイはＮＯＲ型と称されるも
ので、ｐ型シリコン基板（半導体基板）１のメモリアレ
イ領域の主面には、ｎ+型の半導体領域で構成される埋
込みビット線Ｂ（＋1、＋2、＋3、…）が設けられ、埋
込みビット線Ｂ（＋1、＋2、＋3、…）に並行して分離
ゲート線ＩＧ（ＩＧ1、ＩＧ2、…）が設けられ、これら
埋込みビット線Ｂ（＋1、＋2、＋3、…）及び分離ゲー
ト線ＩＧ（ＩＧ1、ＩＧ 2、…）と直交する方向にはワー
ド線Ｗ（Ｗ1、Ｗ2、…）が設けられ、これらワード線Ｗ
と埋込みビット線Ｂ及び分離ゲート線ＩＧが交差する領
域には、１ビットの情報量を記憶するメモリセル２１が
形成されている。
ので、ｐ型シリコン基板（半導体基板）１のメモリアレ
イ領域の主面には、ｎ+型の半導体領域で構成される埋
込みビット線Ｂ（＋1、＋2、＋3、…）が設けられ、埋
込みビット線Ｂ（＋1、＋2、＋3、…）に並行して分離
ゲート線ＩＧ（ＩＧ1、ＩＧ2、…）が設けられ、これら
埋込みビット線Ｂ（＋1、＋2、＋3、…）及び分離ゲー
ト線ＩＧ（ＩＧ1、ＩＧ 2、…）と直交する方向にはワー
ド線Ｗ（Ｗ1、Ｗ2、…）が設けられ、これらワード線Ｗ
と埋込みビット線Ｂ及び分離ゲート線ＩＧが交差する領
域には、１ビットの情報量を記憶するメモリセル２１が
形成されている。
【００２８】このメモリセル２１は、ｐ型シリコン基板
１の主面に、トンネル酸化膜（酸化珪素膜）２２（第１
ゲート絶縁膜）を介して第１のフローティングゲート２
３が、分離ゲート酸化膜（酸化珪素膜）２４を介して分
離ゲート２５が、それぞれ形成されている。この分離ゲ
ート２５上にはシリコン窒化膜（窒化珪素膜）からなる
分離用絶縁膜２６が形成されている。これら第１のフロ
ーティングゲート２３、分離ゲート２５及び分離用絶縁
膜２６は、その側面が層間酸化膜（層間絶縁膜）２７に
より覆われるとともに、第１のフローティングゲート２
３及び分離用絶縁膜２６上には、これらを覆うように第
２のフローティングゲート２８が形成されている。
１の主面に、トンネル酸化膜（酸化珪素膜）２２（第１
ゲート絶縁膜）を介して第１のフローティングゲート２
３が、分離ゲート酸化膜（酸化珪素膜）２４を介して分
離ゲート２５が、それぞれ形成されている。この分離ゲ
ート２５上にはシリコン窒化膜（窒化珪素膜）からなる
分離用絶縁膜２６が形成されている。これら第１のフロ
ーティングゲート２３、分離ゲート２５及び分離用絶縁
膜２６は、その側面が層間酸化膜（層間絶縁膜）２７に
より覆われるとともに、第１のフローティングゲート２
３及び分離用絶縁膜２６上には、これらを覆うように第
２のフローティングゲート２８が形成されている。
【００２９】第２のフローティングゲート２８上には第
２ゲート絶縁膜４を介してコントロールゲート５が形成
されている。この第１のフローティングゲート２３及び
分離ゲート２５の両側のｐ型半導体基板１内には、埋込
みビット線Ｂ（＋1、＋2、＋3、…）と一体とされるｎ+
型半導体からなるソース領域６及びドレイン領域７が形
成されている。このソース領域６は隣接するメモリセル
２１のドレイン領域となっており、ドレイン領域７は図
示しないが隣接するメモリセルのソース領域となってい
る。そして、第１のフローティングゲート２３と分離ゲ
ート２５の間には、その厚みがトンネル酸化膜２２の膜
厚より厚い酸化珪素（酸化シリコン）からなる絶縁層２
９が形成されている。
２ゲート絶縁膜４を介してコントロールゲート５が形成
されている。この第１のフローティングゲート２３及び
分離ゲート２５の両側のｐ型半導体基板１内には、埋込
みビット線Ｂ（＋1、＋2、＋3、…）と一体とされるｎ+
型半導体からなるソース領域６及びドレイン領域７が形
成されている。このソース領域６は隣接するメモリセル
２１のドレイン領域となっており、ドレイン領域７は図
示しないが隣接するメモリセルのソース領域となってい
る。そして、第１のフローティングゲート２３と分離ゲ
ート２５の間には、その厚みがトンネル酸化膜２２の膜
厚より厚い酸化珪素（酸化シリコン）からなる絶縁層２
９が形成されている。
【００３０】トンネル酸化膜２２の膜厚は、データ書込
／消去を行う場合に、チャネル・ファウラーノルドハイ
ム（ＦＮ）電子注入／引抜を行う際に、電子がトンネル
効果により通過し得る程度の厚みであればよい。また、
絶縁層２９の厚みｔは、トンネル酸化膜２２の膜厚ｔf
より厚いことが好ましく、より好ましくは２倍以上であ
る。
／消去を行う場合に、チャネル・ファウラーノルドハイ
ム（ＦＮ）電子注入／引抜を行う際に、電子がトンネル
効果により通過し得る程度の厚みであればよい。また、
絶縁層２９の厚みｔは、トンネル酸化膜２２の膜厚ｔf
より厚いことが好ましく、より好ましくは２倍以上であ
る。
【００３１】このメモリセル２１は、図４に示すように
最小設計寸法をＦとすると、ワード線Ｗ方向の分離ゲー
ト２５及び第１のフローティングゲート２３のそれぞれ
の長さがＦ、共通となるソース領域６及びドレイン領域
７それぞれの長さがＦ／２、ビット線Ｂ方向の幅がＦ、
隣接するメモリセルとの境界線からの距離がそれぞれＦ
／２であるから、１つのメモリセル当たりの最小設計面
積は６Ｆ2となる。
最小設計寸法をＦとすると、ワード線Ｗ方向の分離ゲー
ト２５及び第１のフローティングゲート２３のそれぞれ
の長さがＦ、共通となるソース領域６及びドレイン領域
７それぞれの長さがＦ／２、ビット線Ｂ方向の幅がＦ、
隣接するメモリセルとの境界線からの距離がそれぞれＦ
／２であるから、１つのメモリセル当たりの最小設計面
積は６Ｆ2となる。
【００３２】これに対して、従来のメモリセルは、図５
に示すようにワード線Ｗ方向のフローティングゲート
３、ソース領域６及びドレイン領域７のそれぞれの長さ
がＦ、分離帯３０の隣接するメモリセルとの境界線から
の距離がそれぞれＦ／２、ビット線Ｂ方向の幅がＦ、隣
接するメモリセルとの境界線からの距離がそれぞれＦ／
２であるから、１つのメモリセル当たりの最小設計面積
は８Ｆ2となる。これにより、ヴァ−チャルグランド方
式による上記のメモリセル２１の最小設計面積６Ｆ
2は、従来のメモリセルの最小設計面積は８Ｆ2と比較し
て３／４になっている。
に示すようにワード線Ｗ方向のフローティングゲート
３、ソース領域６及びドレイン領域７のそれぞれの長さ
がＦ、分離帯３０の隣接するメモリセルとの境界線から
の距離がそれぞれＦ／２、ビット線Ｂ方向の幅がＦ、隣
接するメモリセルとの境界線からの距離がそれぞれＦ／
２であるから、１つのメモリセル当たりの最小設計面積
は８Ｆ2となる。これにより、ヴァ−チャルグランド方
式による上記のメモリセル２１の最小設計面積６Ｆ
2は、従来のメモリセルの最小設計面積は８Ｆ2と比較し
て３／４になっている。
【００３３】次に、このメモリセル２１の製造方法につ
いて図６〜図８に基づき説明する。まず、図６（ａ）に
示すように、ｐ型シリコン基板１の表面を酸化し、トン
ネル酸化膜２２及び分離ゲート酸化膜２４となる厚みが
１０〜２０ｎｍのシリコン酸化膜３１を形成する。次い
で、シリコン酸化膜３１の上に、ＬＰＣＶＤ（Low-Pres
sure Chemical Vapor Deposition）法により厚みが１０
０〜２００ｎｍのポリシリコン膜３２を堆積し、Ｐ等の
ｎ型不純物を１×１０20ｃｍ-3程度の濃度になるように
ドープする。
いて図６〜図８に基づき説明する。まず、図６（ａ）に
示すように、ｐ型シリコン基板１の表面を酸化し、トン
ネル酸化膜２２及び分離ゲート酸化膜２４となる厚みが
１０〜２０ｎｍのシリコン酸化膜３１を形成する。次い
で、シリコン酸化膜３１の上に、ＬＰＣＶＤ（Low-Pres
sure Chemical Vapor Deposition）法により厚みが１０
０〜２００ｎｍのポリシリコン膜３２を堆積し、Ｐ等の
ｎ型不純物を１×１０20ｃｍ-3程度の濃度になるように
ドープする。
【００３４】なお、このドープはポリシリコン膜３２を
堆積している間に行ってもよいし、拡散法またはイオン
注入法によってもよい。次いで、このｎ型ポリシリコン
膜３２の上に、ＬＰＣＶＤ法により厚みが２００〜３０
０ｎｍのシリコン窒化膜３３を堆積し、この積層膜をパ
ターニングして分離ゲート２５及び分離用絶縁膜２６と
する。
堆積している間に行ってもよいし、拡散法またはイオン
注入法によってもよい。次いで、このｎ型ポリシリコン
膜３２の上に、ＬＰＣＶＤ法により厚みが２００〜３０
０ｎｍのシリコン窒化膜３３を堆積し、この積層膜をパ
ターニングして分離ゲート２５及び分離用絶縁膜２６と
する。
【００３５】次いで、図６（ｂ）に示すように、ＬＰＣ
ＶＤ法により厚みが１０〜３０ｎｍのシリコン酸化膜３
４を堆積し、図６（ｃ）に示すように、異方性エッチン
グによりこのシリコン酸化膜３４をエッチバックし、分
離ゲート２５及び分離用絶縁膜２６の両側にシリコン酸
化膜からなるサイドウォール３５を形成する。この際、
シリコン酸化膜３１は分離ゲート２５及びサイドウォー
ル３５の下側に位置する部分を除いて除去される。な
お、このサイドウォール３５は、シリコン酸化膜３４を
堆積する替わりに、分離ゲート２５の主成分であるｎ型
ポリシリコンに熱酸化を行い、この分離ゲート２５の両
側に１０ｎｍ程度のシリコン酸化膜を形成すると共に、
分離用絶縁膜２６の主成分である窒化シリコン（窒化珪
素）の両側を改質してもよい。
ＶＤ法により厚みが１０〜３０ｎｍのシリコン酸化膜３
４を堆積し、図６（ｃ）に示すように、異方性エッチン
グによりこのシリコン酸化膜３４をエッチバックし、分
離ゲート２５及び分離用絶縁膜２６の両側にシリコン酸
化膜からなるサイドウォール３５を形成する。この際、
シリコン酸化膜３１は分離ゲート２５及びサイドウォー
ル３５の下側に位置する部分を除いて除去される。な
お、このサイドウォール３５は、シリコン酸化膜３４を
堆積する替わりに、分離ゲート２５の主成分であるｎ型
ポリシリコンに熱酸化を行い、この分離ゲート２５の両
側に１０ｎｍ程度のシリコン酸化膜を形成すると共に、
分離用絶縁膜２６の主成分である窒化シリコン（窒化珪
素）の両側を改質してもよい。
【００３６】次いで、図６（ｄ）に示すように、熱酸化
を行い、ｐ型シリコン基板１の露出面、すなわちサイド
ウォール３５の外側の露出面に厚みが８〜１０ｎｍ程度
のトンネル酸化膜２２を形成する。次いで、図７（ａ）
に示すように、ＬＰＣＶＤ法により厚みが２００〜３０
０ｎｍのポリシリコン膜３６を堆積し、Ｐ等のｎ型不純
物を１×１０19〜１×１０ 20ｃｍ-3程度の濃度になるよ
うにドープする。なお、このドープはポリシリコン膜３
６を堆積している間に行ってもよいし、拡散法またはイ
オン注入法によってもよい。
を行い、ｐ型シリコン基板１の露出面、すなわちサイド
ウォール３５の外側の露出面に厚みが８〜１０ｎｍ程度
のトンネル酸化膜２２を形成する。次いで、図７（ａ）
に示すように、ＬＰＣＶＤ法により厚みが２００〜３０
０ｎｍのポリシリコン膜３６を堆積し、Ｐ等のｎ型不純
物を１×１０19〜１×１０ 20ｃｍ-3程度の濃度になるよ
うにドープする。なお、このドープはポリシリコン膜３
６を堆積している間に行ってもよいし、拡散法またはイ
オン注入法によってもよい。
【００３７】次いで、図７（ｂ）に示すように、異方性
エッチングによりこのポリシリコン膜３６をエッチバッ
クし、サイドウォール３５の外側にポリシリコンサイド
ウォール３７を形成する。次いで、図７（ｃ）に示すよ
うに、ソース側のポリシリコンサイドウォール３７を除
去し、ドレイン側のポリシリコンサイドウォール３７を
第１のフローティングゲート２３とする。なお、このメ
モリセル２１が適用されたメモリアレイにおいては、除
去するポリシリコンサイドウォール３７は、ソース側あ
るいはドレイン側のいずれか一方に固定する。
エッチングによりこのポリシリコン膜３６をエッチバッ
クし、サイドウォール３５の外側にポリシリコンサイド
ウォール３７を形成する。次いで、図７（ｃ）に示すよ
うに、ソース側のポリシリコンサイドウォール３７を除
去し、ドレイン側のポリシリコンサイドウォール３７を
第１のフローティングゲート２３とする。なお、このメ
モリセル２１が適用されたメモリアレイにおいては、除
去するポリシリコンサイドウォール３７は、ソース側あ
るいはドレイン側のいずれか一方に固定する。
【００３８】次いで、図７（ｄ）に示すように、分離用
絶縁膜２６、サイドウォール３５及び第１のフローティ
ングゲート２３をマスクとして、ｐ型半導体基板１のソ
ース及びドレインとなる領域にＡｓ等のｎ型不純物を１
×１０20ｃｍ-3程度の濃度になるようにドープし、ｎ+
型半導体からなるソース領域６及びドレイン領域７とす
る。このソース領域６及びドレイン領域７は埋込みビッ
ト線Ｂ（＋1、＋2、＋ 3、…）と一体とされる。
絶縁膜２６、サイドウォール３５及び第１のフローティ
ングゲート２３をマスクとして、ｐ型半導体基板１のソ
ース及びドレインとなる領域にＡｓ等のｎ型不純物を１
×１０20ｃｍ-3程度の濃度になるようにドープし、ｎ+
型半導体からなるソース領域６及びドレイン領域７とす
る。このソース領域６及びドレイン領域７は埋込みビッ
ト線Ｂ（＋1、＋2、＋ 3、…）と一体とされる。
【００３９】次いで、図８（ａ）に示すように、ＬＰＣ
ＶＤ法または高密度プラズマ（ＨＤＰ：High Density P
lasma）ＣＶＤ法により、層間酸化膜となる厚みが５０
０ｎｍ〜１μｍのシリコン酸化膜３８を堆積する。次い
で、図８（ｂ）に示すように、ＣＭＰ法等により、分離
用絶縁膜２６をストッパとしてシリコン酸化膜３８を研
磨して平坦化し、第１のフローティングゲート２３の上
面を露出させる。この平坦化されたシリコン酸化膜３８
は層間酸化膜２７となる。この時、平坦化後の分離用絶
縁膜２６の膜厚が１０〜１５ｎｍ程度確保されるように
研磨深さを調節する。
ＶＤ法または高密度プラズマ（ＨＤＰ：High Density P
lasma）ＣＶＤ法により、層間酸化膜となる厚みが５０
０ｎｍ〜１μｍのシリコン酸化膜３８を堆積する。次い
で、図８（ｂ）に示すように、ＣＭＰ法等により、分離
用絶縁膜２６をストッパとしてシリコン酸化膜３８を研
磨して平坦化し、第１のフローティングゲート２３の上
面を露出させる。この平坦化されたシリコン酸化膜３８
は層間酸化膜２７となる。この時、平坦化後の分離用絶
縁膜２６の膜厚が１０〜１５ｎｍ程度確保されるように
研磨深さを調節する。
【００４０】次いで、図８（ｃ）に示すように、平坦化
した面の上に、ＬＰＣＶＤ法により厚みが５０〜２００
ｎｍのポリシリコン膜４１を堆積し、Ｐ等のｎ型不純物
を１×１０20ｃｍ-3程度の濃度になるようにドープす
る。なお、このドープはポリシリコン膜４１を堆積して
いる間に行ってもよいし、拡散法またはイオン注入法に
よってもよい。
した面の上に、ＬＰＣＶＤ法により厚みが５０〜２００
ｎｍのポリシリコン膜４１を堆積し、Ｐ等のｎ型不純物
を１×１０20ｃｍ-3程度の濃度になるようにドープす
る。なお、このドープはポリシリコン膜４１を堆積して
いる間に行ってもよいし、拡散法またはイオン注入法に
よってもよい。
【００４１】このポリシリコン膜４１をパターニング
し、第１のフローティングゲート２３及び分離用絶縁膜
２６を覆う第２のフローティングゲート２８とする。次
いで、この上に、ＬＰＣＶＤ法により酸化膜換算膜厚が
１０〜２５ｎｍのインターポリ膜４２を堆積し第２ゲー
ト絶縁膜４とする。このインターポリ膜４２としては、
例えば、４〜１０ｎｍのシリコン酸化膜、４〜１０ｎｍ
のシリコン窒化膜、４〜１０ｎｍのシリコン酸化膜の３
層の積層構造が好適である。
し、第１のフローティングゲート２３及び分離用絶縁膜
２６を覆う第２のフローティングゲート２８とする。次
いで、この上に、ＬＰＣＶＤ法により酸化膜換算膜厚が
１０〜２５ｎｍのインターポリ膜４２を堆積し第２ゲー
ト絶縁膜４とする。このインターポリ膜４２としては、
例えば、４〜１０ｎｍのシリコン酸化膜、４〜１０ｎｍ
のシリコン窒化膜、４〜１０ｎｍのシリコン酸化膜の３
層の積層構造が好適である。
【００４２】次いで、図８（ｄ）に示すように、この第
２ゲート絶縁膜４上に、ＬＰＣＶＤ法により１０〜２０
ｎｍのポリシリコン酸化膜と１０〜２０ｎｍのシリサイ
ド膜を順次成長し、ポリサイド膜４３とする。次いで、
このポリサイド膜４３をパターニングしてコントロール
ゲート５を形成する。
２ゲート絶縁膜４上に、ＬＰＣＶＤ法により１０〜２０
ｎｍのポリシリコン酸化膜と１０〜２０ｎｍのシリサイ
ド膜を順次成長し、ポリサイド膜４３とする。次いで、
このポリサイド膜４３をパターニングしてコントロール
ゲート５を形成する。
【００４３】このパターニング時には、コントロールゲ
ート５となるポリサイド膜４３のみならず、インターポ
リ膜４２、第２のフローティングゲート２８、第１のフ
ローティングゲート２３を順次エッチングし、この第１
のフローティングゲート２３及び第２のフローティング
ゲート２８をビット線Ｂに沿う方向（図６中、紙面に垂
直な方向）に分断する。この時、分離ゲート２５は分離
用絶縁膜２６がストッパになり、分離ゲート２５はビッ
ト線Ｂに沿う方向につながった構造となる。以上によ
り、ｐ型シリコン基板１上にメモリセル２１が形成され
る。
ート５となるポリサイド膜４３のみならず、インターポ
リ膜４２、第２のフローティングゲート２８、第１のフ
ローティングゲート２３を順次エッチングし、この第１
のフローティングゲート２３及び第２のフローティング
ゲート２８をビット線Ｂに沿う方向（図６中、紙面に垂
直な方向）に分断する。この時、分離ゲート２５は分離
用絶縁膜２６がストッパになり、分離ゲート２５はビッ
ト線Ｂに沿う方向につながった構造となる。以上によ
り、ｐ型シリコン基板１上にメモリセル２１が形成され
る。
【００４４】図９は本実施の形態の半導体メモリを示す
ブロック図であり、図において、５１はメモリアレイ、
５２はメモリアレイ５１にアドレス信号を入力するＸデ
コーダ、５３は同Ｙデコーダ、５４はメモリアレイ５１
とＹデコーダ５３との間に設けられ分離ゲート線ＩＧを
駆動することにより奇数番のビット線または偶数番のビ
ット線を選択するサブＹデコーダ（選択手段）、５５は
メモリアレイ５１から出力されるデータを読み出すセン
スアンプである。
ブロック図であり、図において、５１はメモリアレイ、
５２はメモリアレイ５１にアドレス信号を入力するＸデ
コーダ、５３は同Ｙデコーダ、５４はメモリアレイ５１
とＹデコーダ５３との間に設けられ分離ゲート線ＩＧを
駆動することにより奇数番のビット線または偶数番のビ
ット線を選択するサブＹデコーダ（選択手段）、５５は
メモリアレイ５１から出力されるデータを読み出すセン
スアンプである。
【００４５】次に、この半導体メモリの動作について説
明する。 （１）書込
明する。 （１）書込
【表１】
【００４６】書込は、ワードに接続する全てのメモリセ
ルの情報を消去した後、ワード単位で並列にチャネルＦ
Ｎ電子注入により行う。例えば、ｎ番目のビット線
（Ｂ：＋n）に属するメモリセルに書き込む場合、全て
の分離ゲートをＯＦＦとし、ドレインにあたるビット線
（Ｂ：＋n+1）を選択する。そして、データ’１’を書
き込む場合にはビット線（Ｂ：＋n+1）を接地（０Ｖ印
加）し、データ’０’を書き込む場合にはビット線
（Ｂ：＋n+1）に５Ｖ程度の書込禁止電圧を印加する。
その後、ワード線Ｗに１９Ｖ程度の高電圧を印加して書
込を行う。
ルの情報を消去した後、ワード単位で並列にチャネルＦ
Ｎ電子注入により行う。例えば、ｎ番目のビット線
（Ｂ：＋n）に属するメモリセルに書き込む場合、全て
の分離ゲートをＯＦＦとし、ドレインにあたるビット線
（Ｂ：＋n+1）を選択する。そして、データ’１’を書
き込む場合にはビット線（Ｂ：＋n+1）を接地（０Ｖ印
加）し、データ’０’を書き込む場合にはビット線
（Ｂ：＋n+1）に５Ｖ程度の書込禁止電圧を印加する。
その後、ワード線Ｗに１９Ｖ程度の高電圧を印加して書
込を行う。
【００４７】この時、分離ゲートがＯＦＦしているの
で、ソースにあたるビット線（Ｂ：＋ n）はＯｐｅｎ状
態となり、ｎ番目のビット線（Ｂ：＋n）に属するメモ
リセルの書込には関与しない。なお、表１では、デー
タ’１’を書き込むためのビット線を選択（書込）、デ
ータ’０’を書き込むためのビット線を非選択（非書
込）と表記している。
で、ソースにあたるビット線（Ｂ：＋ n）はＯｐｅｎ状
態となり、ｎ番目のビット線（Ｂ：＋n）に属するメモ
リセルの書込には関与しない。なお、表１では、デー
タ’１’を書き込むためのビット線を選択（書込）、デ
ータ’０’を書き込むためのビット線を非選択（非書
込）と表記している。
【００４８】（２）消去
【表２】
【００４９】消去は、チャネルＦＮ電子引抜によりワー
ド単位で一括して行う。全ての分離ゲートをＯＦＦと
し、ドレインにあたる全てのビット線をＯｐｅｎとす
る。この場合、分離ゲートがＯＦＦ状態になっているの
で、ソースもＯｐｅｎに相当する状態になる。その後、
ワード線Ｗに−１６Ｖ程度の負電圧を印加して消去を行
う。
ド単位で一括して行う。全ての分離ゲートをＯＦＦと
し、ドレインにあたる全てのビット線をＯｐｅｎとす
る。この場合、分離ゲートがＯＦＦ状態になっているの
で、ソースもＯｐｅｎに相当する状態になる。その後、
ワード線Ｗに−１６Ｖ程度の負電圧を印加して消去を行
う。
【００５０】（３）読出
【表３】
【００５１】例えば、偶数番のビット線（Ｂ：＋2n）の
属するメモリセルからデータを読み出す場合、分離ゲー
ト線ＩＧ2nをＯＮ、分離ゲート線ＩＧ2n-1をＯＦＦと
し、ソースとしてビット線（Ｂ：＋2n）を、ドレインと
してビット線（Ｂ：＋2n+1）をそれぞれ選択する。そし
て、メモリセルのビット線（Ｂ：＋2n）を接地（０Ｖ）
し、ビット線（Ｂ：＋2n+1）に１Ｖの電圧を印加し、分
離ゲート線ＩＧ2nに３．３Ｖの電圧を印加し、ワード線
Ｗ2（コントロールゲート５）に０〜５Ｖの間の電圧を
印加する。
属するメモリセルからデータを読み出す場合、分離ゲー
ト線ＩＧ2nをＯＮ、分離ゲート線ＩＧ2n-1をＯＦＦと
し、ソースとしてビット線（Ｂ：＋2n）を、ドレインと
してビット線（Ｂ：＋2n+1）をそれぞれ選択する。そし
て、メモリセルのビット線（Ｂ：＋2n）を接地（０Ｖ）
し、ビット線（Ｂ：＋2n+1）に１Ｖの電圧を印加し、分
離ゲート線ＩＧ2nに３．３Ｖの電圧を印加し、ワード線
Ｗ2（コントロールゲート５）に０〜５Ｖの間の電圧を
印加する。
【００５２】また、奇数番のビット線（Ｂ：＋2n-1）の
属するメモリセルからデータを読み出す場合、分離ゲー
ト線ＩＧ2nをＯＦＦ、分離ゲート線ＩＧ2n-1をＯＮと
し、ソースとしてビット線（Ｂ：＋2n-1）を、ドレイン
としてビット線（Ｂ：＋2n）をそれぞれ選択する。そし
て、メモリセルのビット線（Ｂ：＋2n-1）を接地（０
Ｖ）し、ビット線（Ｂ：＋2n）に１Ｖの電圧を印加し、
分離ゲート線ＩＧ2n-1に３．３Ｖの電圧を印加し、ワー
ド線Ｗ2（コントロールゲート５）に０〜５Ｖの間の電
圧を印加する。
属するメモリセルからデータを読み出す場合、分離ゲー
ト線ＩＧ2nをＯＦＦ、分離ゲート線ＩＧ2n-1をＯＮと
し、ソースとしてビット線（Ｂ：＋2n-1）を、ドレイン
としてビット線（Ｂ：＋2n）をそれぞれ選択する。そし
て、メモリセルのビット線（Ｂ：＋2n-1）を接地（０
Ｖ）し、ビット線（Ｂ：＋2n）に１Ｖの電圧を印加し、
分離ゲート線ＩＧ2n-1に３．３Ｖの電圧を印加し、ワー
ド線Ｗ2（コントロールゲート５）に０〜５Ｖの間の電
圧を印加する。
【００５３】以上説明したように、本実施の形態のメモ
リセル２１によれば、第１のフローティングゲート２３
に並置して、分離ゲート２５及び分離用絶縁膜２６を形
成し、第１のフローティングゲート２３及び分離用絶縁
膜２６上に、これらを覆う第２のフローティングゲート
２８を形成したので、フローティングゲートを２層構造
とすることで大きな容量比を確保することができる。
リセル２１によれば、第１のフローティングゲート２３
に並置して、分離ゲート２５及び分離用絶縁膜２６を形
成し、第１のフローティングゲート２３及び分離用絶縁
膜２６上に、これらを覆う第２のフローティングゲート
２８を形成したので、フローティングゲートを２層構造
とすることで大きな容量比を確保することができる。
【００５４】また、ソース領域６及びドレイン領域７上
に形成された層間酸化膜２７を、平坦化されたシリコン
酸化膜３８により構成したので、その厚みを十分厚くす
ることができ、したがって耐圧性を向上させることがで
き、コントロールゲート５に高電圧を印加することがで
きる。
に形成された層間酸化膜２７を、平坦化されたシリコン
酸化膜３８により構成したので、その厚みを十分厚くす
ることができ、したがって耐圧性を向上させることがで
き、コントロールゲート５に高電圧を印加することがで
きる。
【００５５】メモリセル２１のソース領域６を隣接する
メモリセル２１のドレイン領域と共用し、そのドレイン
領域７を隣接するメモリセルのソース領域と共用したの
で、データ書込み時に分離ゲート２５をＯＦＦ状態とす
ることで、１ワードの各ビット毎に書込禁止電圧を印加
することができる。以上により、ヴァ−チャルグランド
方式による６Ｆ2という小さな面積のメモリセル２１を
用いて、低消費電力、並列書込、高信頼性の確保が可能
な、チャネルＦＮ書込／消去を用いたフラッシュメモリ
を実現することができる。
メモリセル２１のドレイン領域と共用し、そのドレイン
領域７を隣接するメモリセルのソース領域と共用したの
で、データ書込み時に分離ゲート２５をＯＦＦ状態とす
ることで、１ワードの各ビット毎に書込禁止電圧を印加
することができる。以上により、ヴァ−チャルグランド
方式による６Ｆ2という小さな面積のメモリセル２１を
用いて、低消費電力、並列書込、高信頼性の確保が可能
な、チャネルＦＮ書込／消去を用いたフラッシュメモリ
を実現することができる。
【００５６】以上、本発明の半導体装置とそれを用いた
不揮発性半導体記憶装置及びその製造方法の一実施の形
態について図面に基づき説明してきたが、具体的な構成
は本実施の形態に限定されるものではなく、本発明の要
旨を逸脱しない範囲で設計の変更等が可能である。例え
ば、本実施の形態ではメモリアレイはＮＯＲ型とした
が、ＮＯＲ型に限定されず、他の型のメモリアレイであ
ってもかまわない。また、埋込みビット線Ｂ、分離ゲー
ト線ＩＧ、ワード線Ｗ各々の本数や形状等は、メモリア
レイの要求特性に合わせて適宜変更可能である。
不揮発性半導体記憶装置及びその製造方法の一実施の形
態について図面に基づき説明してきたが、具体的な構成
は本実施の形態に限定されるものではなく、本発明の要
旨を逸脱しない範囲で設計の変更等が可能である。例え
ば、本実施の形態ではメモリアレイはＮＯＲ型とした
が、ＮＯＲ型に限定されず、他の型のメモリアレイであ
ってもかまわない。また、埋込みビット線Ｂ、分離ゲー
ト線ＩＧ、ワード線Ｗ各々の本数や形状等は、メモリア
レイの要求特性に合わせて適宜変更可能である。
【００５７】
【発明の効果】以上説明した様に、本発明の半導体装置
によれば、フローティングゲートを、第１のフローティ
ングゲートと、該第１のフローティングゲートを覆うよ
うに設けられた第２のフローティンゲートとからなる二
層構造としたので、容量比を大きくすることができ、低
電圧化を実現することができる。また、第１のフローテ
ィングゲートと並置して、分離用絶縁膜を介して分離用
ゲートを形成したので、高電圧を印加した際の素子の分
離機能を高めることができ、その結果、信頼性を向上さ
せることができる。以上により、小さい占有面積、低消
費電力、高信頼性の半導体装置を提供することができ
る。
によれば、フローティングゲートを、第１のフローティ
ングゲートと、該第１のフローティングゲートを覆うよ
うに設けられた第２のフローティンゲートとからなる二
層構造としたので、容量比を大きくすることができ、低
電圧化を実現することができる。また、第１のフローテ
ィングゲートと並置して、分離用絶縁膜を介して分離用
ゲートを形成したので、高電圧を印加した際の素子の分
離機能を高めることができ、その結果、信頼性を向上さ
せることができる。以上により、小さい占有面積、低消
費電力、高信頼性の半導体装置を提供することができ
る。
【００５８】本発明の不揮発性半導体記憶装置によれ
ば、埋め込みビット線とワード線との交点それぞれに、
本発明の半導体装置を配置したので、チャネルＦＮ電子
注入／引抜を行うことができ、小さい占有面積、低消費
電力、並列書き込み、高信頼性の不揮発性半導体記憶装
置を提供することができる。
ば、埋め込みビット線とワード線との交点それぞれに、
本発明の半導体装置を配置したので、チャネルＦＮ電子
注入／引抜を行うことができ、小さい占有面積、低消費
電力、並列書き込み、高信頼性の不揮発性半導体記憶装
置を提供することができる。
【００５９】本発明の半導体装置の製造方法によれば、
従来の製造装置をそのまま用い、製造プロセスをわずか
に変更するだけで、前記第２のフローティングゲートの
前記半導体基板側に、かつ前記第１のフローティングゲ
ートと並列に、分離用絶縁膜を介して分離用ゲートを形
成した半導体装置を容易に作製することができる。
従来の製造装置をそのまま用い、製造プロセスをわずか
に変更するだけで、前記第２のフローティングゲートの
前記半導体基板側に、かつ前記第１のフローティングゲ
ートと並列に、分離用絶縁膜を介して分離用ゲートを形
成した半導体装置を容易に作製することができる。
【図１】 本発明の一実施形態のＥＥＰＲＯＭのメモリ
アレイの要部を示す平面図である。
アレイの要部を示す平面図である。
【図２】 本発明の一実施形態のＥＥＰＲＯＭのメモリ
アレイの等価回路図である。
アレイの等価回路図である。
【図３】 図１のＢ−Ｂ線に沿う断面図である。
【図４】 本発明のメモリセルの最小設計面積を示す説
明図である。
明図である。
【図５】 従来のメモリセルの最小設計面積を示す説明
図である。
図である。
【図６】 本発明のメモリセルの製造方法を示す過程図
である。
である。
【図７】 本発明のメモリセルの製造方法を示す過程図
である。
である。
【図８】 本発明のメモリセルの製造方法を示す過程図
である。
である。
【図９】 本発明の一実施形態の半導体メモリを示すブ
ロック図である。
ロック図である。
【図１０】 従来のＥＥＰＲＯＭのメモリアレイの一例
を示す平面図である。
を示す平面図である。
【図１１】 図１０のＡ−Ａ線に沿う断面図である。
【図１２】 従来のＥＥＰＲＯＭのメモリアレイの等価
回路図である。
回路図である。
１ ｐ型シリコン基板（半導体基板） ４ 第２ゲート絶縁膜 ５ コントロールゲート ６ ソース領域 ７ ドレイン領域 ２１ メモリセル ２２ トンネル酸化膜 ２３ 第１のフローティングゲート ２４ 分離ゲート酸化膜 ２５ 分離ゲート ２６ 分離用絶縁膜 ２７ 層間酸化膜 ２８ 第２のフローティングゲート ３０ 分離帯 ３１ シリコン酸化膜 ３２ ポリシリコン膜 ３３ シリコン窒化膜 ３４ シリコン酸化膜 ３５ サイドウォール ３６ ポリシリコン膜 ３７ ポリシリコンサイドウォール ３８ シリコン酸化膜 ４１ ポリシリコン膜 ４２ インターポリ膜 ４３ ポリサイド膜 ５１ メモリアレイ ５２ Ｘデコーダ ５３ Ｙデコーダ ５４ サブＹデコーダ ５５ センスアンプ Ｂ 埋込みビット線 ＩＧ 分離ゲート線 Ｗ ワード線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA30 AB02 AC02 AD41 AD51 AD52 AF10 AG10 AG12 AG21 5F083 EP05 EP27 EP32 EP77 EP79 ER03 ER21 GA05 GA09 KA01 KA05 LA12 LA16 PR36 5F101 BA07 BA12 BB02 BC02 BD22 BD32 BD33 BF10 BH02 BH09 BH14
Claims (9)
- 【請求項１】 半導体基板上に、第１ゲート絶縁膜、フ
ローティングゲート、第２ゲート絶縁膜、及びコントロ
ールゲートを備え、前記フローティングゲートの両側の
前記半導体基板内にソース領域及びドレイン領域が形成
された半導体装置において、 前記フローティングゲートは、第１のフローティングゲ
ートと、該第１のフローティングゲートを覆うように設
けられた第２のフローティンゲートとを備え、 前記第２のフローティングゲートの前記半導体基板側
に、かつ前記第１のフローティングゲートと並置して、
分離用絶縁膜を介して分離用ゲートを形成してなること
を特徴とする半導体装置。 - 【請求項２】 前記第１ゲート絶縁膜の少なくとも前記
第１のフローティングゲートに対応する部分は、その絶
縁層の厚みが電子がトンネル効果で通り抜ける程度に薄
いトンネル膜であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記第１のフローティングゲートと前記
分離用ゲートとの間の絶縁層の厚みは、前記トンネル膜
の厚みより厚いことを特徴とする請求項２記載の半導体
装置。 - 【請求項４】 半導体基板に、複数の埋め込みビット線
を配列し、これら埋め込みビット線と交差するように複
数のワード線を配列し、これら埋め込みビット線とワー
ド線との交点それぞれに、請求項１、２または３記載の
半導体装置を配置したことを特徴とする不揮発性半導体
記憶装置。 - 【請求項５】 前記埋め込みビット線を隣接する半導体
装置の埋め込みビット線と共用し、前記分離用ゲートを
制御する制御手段を備えたことを特徴とする請求項４記
載の不揮発性半導体記憶装置。 - 【請求項６】 前記埋め込みビット線を奇数番目の埋め
込みビット線と偶数番目の埋め込みビット線とに分離
し、該奇数番目の埋め込みビット線または偶数番目の埋
め込みビット線により所望の分離用ゲートを選択するこ
とを特徴とする請求項４または５記載の不揮発性半導体
記憶装置。 - 【請求項７】 前記複数の埋め込みビット線を複数のサ
ブビット線に分割し、これらのサブビット線を選択する
選択手段を備えたことを特徴とする請求項４、５または
６記載の不揮発性半導体記憶装置。 - 【請求項８】 半導体基板上に、第１ゲート絶縁膜、分
離ゲート用膜及び第１の絶縁膜を順次成膜し、次いで前
記分離ゲート用膜及び第１の絶縁膜を選択除去し、分離
ゲート及び分離用絶縁膜を形成する分離ゲート形成工程
と、 前記分離ゲート及び分離用絶縁膜の両側部に絶縁層を形
成する絶縁層形成工程と、 これらの絶縁層のうちの一方の側部に第１のフローティ
ングゲートを形成する第１のフローティングゲート形成
工程と、 該第１のフローティングゲート及び前記分離用絶縁膜を
覆う第２のフローティングゲートを形成する第２のフロ
ーティングゲート形成工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項９】 前記第１のフローティングゲート形成工
程の後に、 前記分離用絶縁膜、前記絶縁層及び前記第１のフローテ
ィングゲートの上に層間絶縁膜を形成する層間絶縁膜形
成工程と、 前記分離用絶縁膜、前記絶縁層、前記第１のフローティ
ングゲート及び前記層間絶縁膜それぞれの上面を平坦化
し、前記第１のフローティングゲートの上面を露出する
平坦化工程を有することを特徴とする請求項８記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35235899A JP3830704B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法 |
| US09/732,706 US20010003366A1 (en) | 1999-12-10 | 2000-12-11 | Semiconductor device, nonvolatile semiconductor storage apparatus using the device, and manufacuture method of the device |
| US10/347,397 US6917071B2 (en) | 1999-12-10 | 2003-01-21 | Semiconductor device, nonvolatile semiconductor storage apparatus using the device, and manufacture method of the device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35235899A JP3830704B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168218A true JP2001168218A (ja) | 2001-06-22 |
| JP3830704B2 JP3830704B2 (ja) | 2006-10-11 |
Family
ID=18423521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35235899A Expired - Fee Related JP3830704B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US20010003366A1 (ja) |
| JP (1) | JP3830704B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101079872B1 (ko) * | 2004-03-05 | 2011-11-03 | 매그나칩 반도체 유한회사 | 이이피롬 셀 및 그 제조 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064978B2 (en) * | 2002-07-05 | 2006-06-20 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
| US6862223B1 (en) * | 2002-07-05 | 2005-03-01 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
| US7288809B1 (en) * | 2003-12-16 | 2007-10-30 | Spansion Llc | Flash memory with buried bit lines |
| US7541638B2 (en) * | 2005-02-28 | 2009-06-02 | Skymedi Corporation | Symmetrical and self-aligned non-volatile memory structure |
| US7593264B2 (en) * | 2006-01-09 | 2009-09-22 | Macronix International Co., Ltd. | Method and apparatus for programming nonvolatile memory |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US8134853B2 (en) * | 2009-12-18 | 2012-03-13 | Spansion Llc | High read speed electronic memory with serial array transistors |
| US8279674B2 (en) | 2010-06-28 | 2012-10-02 | Spansion Llc | High read speed memory with gate isolation |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62205665A (ja) | 1986-03-06 | 1987-09-10 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH0640586B2 (ja) | 1986-12-05 | 1994-05-25 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP3124334B2 (ja) * | 1991-10-03 | 2001-01-15 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JPH05243530A (ja) | 1992-03-03 | 1993-09-21 | Oki Electric Ind Co Ltd | 不揮発性半導体メモリ |
| JPH07147389A (ja) | 1993-11-24 | 1995-06-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3584494B2 (ja) | 1994-07-25 | 2004-11-04 | ソニー株式会社 | 半導体不揮発性記憶装置 |
| JPH08107158A (ja) | 1994-10-04 | 1996-04-23 | Sony Corp | 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法 |
| US5793079A (en) * | 1996-07-22 | 1998-08-11 | Catalyst Semiconductor, Inc. | Single transistor non-volatile electrically alterable semiconductor memory device |
| JP3264241B2 (ja) | 1998-02-10 | 2002-03-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3225916B2 (ja) | 1998-03-16 | 2001-11-05 | 日本電気株式会社 | 不揮発性半導体記憶装置とその製造方法 |
| JP3856559B2 (ja) | 1998-03-18 | 2006-12-13 | 株式会社リコー | 不揮発性半導体記憶装置及びその製造方法 |
-
1999
- 1999-12-10 JP JP35235899A patent/JP3830704B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-11 US US09/732,706 patent/US20010003366A1/en not_active Abandoned
-
2003
- 2003-01-21 US US10/347,397 patent/US6917071B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101079872B1 (ko) * | 2004-03-05 | 2011-11-03 | 매그나칩 반도체 유한회사 | 이이피롬 셀 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010003366A1 (en) | 2001-06-14 |
| US6917071B2 (en) | 2005-07-12 |
| JP3830704B2 (ja) | 2006-10-11 |
| US20030141538A1 (en) | 2003-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| RD01 | Notification of change of attorney |
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|
| A521 | Request for written amendment filed |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
| A521 | Request for written amendment filed |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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