JP2009260364A - 半導体記憶装置 - Google Patents

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Abstract

【課題】不揮発性メモリの高速化を小面積で実現する。
【解決手段】例えば、ＳＲＡＭに代表される低集積で高速なメモリアレイ５３を半導体基板上に形成し、その上層にフラッシュメモリに代表される高集積で低速なメモリアレイ５４を形成する。メモリアレイ５４は、各メモリセルのチャネルが縦方向に形成され、小面積での大容量化が図られている。メモリアレイ５３とメモリアレイ５４は、データ線等が適宜共通化されており、外部からメモリアレイ５４に書き込みを行う際には、メモリアレイ５３に書き込みを行い、メモリアレイ５３からメモリアレイ５４に転送を行う。
【選択図】図２

Description

本発明は、半導体記憶装置及びデータ処理装置に関する。
本発明に関連した従来技術として、非特許文献１（T. Masuhara et al, IEICE Transactions vol. E74 pp130-141, 1991年）に記載されているフラッシュメモリがある。このフラッシュメモリセルはシリコン基板表面に形成されたソース、ドレイン、チャネル領域の他に多結晶シリコンからなるフローティングゲート、コントロールゲートが絶縁体中に設けられている。フローティングゲート中に電荷蓄積を行い、蓄積電荷量の大小によりソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う。
本発明に関連した他の従来技術として、非特許文献２（K. Yano et al, IEEE International Electron Circuit Conference pp541-544, 1993年）、及び非特許文献３（K. Yano et al, International Solid-State Circuits Conference pp266-267, 1996年）に記載されている多結晶シリコンを用いた単一電子メモリを挙げる。この技術においては多結晶シリコン薄膜によって電流経路であるチャネル及び電子を捕獲する記憶領域を同時形成する。記憶領域に電子が捕獲されると電流経路のコンダクタンスが変化することを利用し、情報の記憶を行なう。微小な記憶領域に電子を蓄積することで、蓄積電子の個数を一個単位で制御し、室温においても蓄積電子を安定に保持することを可能にしている。この単一電子メモリは、その原理から微細化に適している。特に絶縁膜上にソース、ドレイン領域を設ける素子構造を用いることにより、電流経路と周りのコンダクタンスが小さくなり、少ない蓄積電荷量で容易に情報を読み出せる。
また、多結晶シリコンから成るＦＥＴ（電界効果型トランジスタ）と基板表面に設けたＭＯＳ（metal-oxide-semiconductor）トランジスタを組み合わせたメモリセルの例として非特許文献４（T. Masuhara et al, IEICE Transactions vol. E74 pp130-141, 1991年）に記載されているＳＲＡＭを挙げる。この技術は６個のトランジスタを一組として単位メモリセルを形成するＳＲＡＭにおいて、負荷の役割を果たす２個のトランジスタに多結晶シリコンＦＥＴを用いたものであり、多結晶シリコンＦＥＴを他のトランジスタの上に形成できることから、６個のトランジスタを基板表面に形成した場合よりも小面積でメモリセルが実現できる。
また、絶縁体上にチャネルを持つ不揮発性半導体メモリ技術の例として特許文献１（特開平05-082787号公報）に記載されている多結晶シリコンによるEPROMを挙げる。
特開平０５−０８２７８７号公報
T. Masuhara et al, IEICE Transactions vol. E74 pp130-141, 1991年 K. Yano et al, IEEE International Electron Circuit Conference pp541-544, 1993年 K. Yano et al, International Solid-State Circuits Conference pp266-267, 1996年 T. Masuhara et al, IEICE Transactions vol. E74 pp130-141, 1991年
フラッシュメモリに代表される、絶縁体中の記憶領域に電荷蓄積を行い、蓄積電荷量の大小によりソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子は、１トランジスタでメモリセルが構成できるため、高集積化に適している。高集積、不揮発性という利点を有するフラッシュメモリであるが、ＤＲＡＭと比べて３桁以上書換時間が遅いという課題も抱えている。このため、デジタルカメラではデータを一旦バッファ用途の揮発性メモリに蓄え、その後徐々に不揮発部分に転送するという手法を採る。この手法では別チップでバッファメモリを用意し、制御系も複雑になるため、フラッシュメモリ単独の場合と比べてコストが大きく上昇する。フラッシュメモリチップ上にも各データ線毎にレジスタが設けられている。データ線を分割し、レジスタ個数を増やして書換速度向上を図ることも考えられるが、レジスタは大きな面積を占めるためチップ面積の増大が大きくやはりコストが上昇してしまう。
また、単純に半導体記憶装置の性能向上の観点から、データ線容量が小さい方が、書き込みや消去、読み出し等のメモリ動作時に充放電の時間が短いため高速動作に適しており、また充放電する電荷量も少なくて済むため低消費電力で動作する。同様なことがワード線についても言える。他方、記憶容量の大容量化に伴い、微細化を考慮に入れてもメモリセルアレイ領域の大きさは増大している。このためアレイの端から端までデータ線やワード線を走らせると長さが長くなり、容量が大きくなってしまう。この問題に対する解決法としてセルアレイをより小さな単位に分割し、この単位で書き込みや読み出し等を行う方法がある。しかし、セルアレイを小さな単位に分割し、各々にセンスアンプ、ワード線駆動回路等の周辺回路を用意すると面積が増大しコストが増大してしまうという新たな問題が生じる。
さらに、コスト削減や、メモリとプロセッサ間のデータ転送速度向上のためにＤＲＡＭやフラッシュメモリのオンチップ化が有効な手段である。しかし、メモリセル作製プロセスとロジック用CMOS作製プロセスの整合性の問題から、メモリ性能とロジック性能を両立させるのは困難である。
そこで、本発明の目的とするところは、高速書換を可能としながら面積増大の少ない半導体記憶装置を提供することである。また、小面積で大容量、または高速動作、低消費電力動作の半導体記憶装置を提供することである。さらに、作製が容易で、ロジック性能を損なうことなく同一チップ上に大規模メモリを搭載することのできるデータ処理装置を提供することも目的とする。
発明者等はＣＭＯＳ回路とＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等のメモリを同一チップ上に構成するにあたり、素子間ばらつきが小さくモビリティも大きく取れることから高速動作が可能な半導体基板表面にＣＭＯＳ回路を、素子分離が容易で小面積メモリセルが構成でき、高集積化が可能な絶縁膜上にメモリ部分を形成すべきというアイデアを着想した。また階層化した２種以上のメモリを同一チップ内に持つ半導体装置においても、半導体基板表面に高速のメモリを、絶縁膜上に相対的に書込み、読出しが低速のメモリを高集積に構成することが装置の高機能化に好適であるということを着想した。
本発明は、半導体基板表面にロジック回路やバッファメモリ、センスアンプ等の周辺回路またはその一部を設け、絶縁膜を介してその上にメモリセルを設けることを特徴とする。
詳しく述べると、本発明の代表的な実施形態による半導体記憶装置またはデータ処理装置は、同一チップ上に構成された二種類以上のメモリセルアレーを有し、上記メモリセルアレーの少なくとも二種類が上下の位置関係に設けられていることを特徴とする。
又、作製が容易で、ロジック性能を損なうことなく同一チップ上に大規模メモリを搭載することのできる実施形態は、絶縁膜上に設けられたソ−ス、ドレイン領域を有し、該ソース、ドレイン領域は互いに半導体を介して接続され、制御電極を有し、周囲をポテンシャルバリアで囲まれた記憶領域を少なくとも一個有し、該制御電極とソース、ドレイン領域との間に電圧を印加することで、該記憶領域への電荷注入または記憶領域からの電荷放出を行い、上記記憶領域に蓄積した電荷量の大小によりソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子を有し、上記半導体記憶素子を複数個行列状に並べる構造を有し、基板表面に設けられた複数個のトランジスタを有し、上記行列状に並んだ半導体記憶素子と上記複数個のトランジスタの位置関係が実質的に上下である部分が存在することを特徴とする。
本発明の他の手段、目的と特徴は、以下の実施の形態から明らかになろう。
本発明によれば、高速書換を可能としながら面積増大の少ない半導体記憶装置を提供することができる。また、小面積で大容量、または高速動作、低消費電力動作の半導体記憶装置を提供することができる。さらに、作製が容易で、ロジック性能を損なうことなく同一チップ上に大規模メモリを搭載することのできるデータ処理装置を提供することができる。
本発明の半導体記憶装置の構造図である。 本発明の半導体記憶装置またはデータ処理装置の構成を説明する概念図である。(a)が低コスト化を説明する図、(b)が高速化を説明する図である。 本発明の半導体記憶装置のメモリセルの工程の途中の状態を示す図である。 本発明の半導体記憶装置の製造工程を説明するレイアウトである。 本発明の半導体記憶装置の製造工程を説明するレイアウトである。 本発明の半導体記憶装置の製造工程を説明するレイアウトである。 本発明の半導体記憶装置の製造工程を説明するレイアウトである。 本発明の半導体記憶装置の基板表面に形成されたSRAM部分の回路図である。 本発明の半導体記憶装置の基板表面に形成されたSRAM部分の回路図である。 本発明の半導体記憶装置の高集積メモリ部分の単位セル断面図である。 本発明の半導体記憶装置のメモリマット構成及びセクタ割り振りを説明する図である。 本発明の半導体記憶装置において、高集積メモリが揮発性である場合のSRAM部構成を説明する回路図である。 本発明の半導体記憶装置の高集積メモリセルアレイの回路図である。 本発明の半導体記憶装置における高集積メモリセルアレイのベリファイ回路図である。 本発明の半導体記憶装置の高集積メモリセルの構造を説明する図である。(a)が鳥瞰図、(b)がデータ線断面における断面図である。 本発明の半導体記憶装置のメモリセル部分の回路図である。 本発明の半導体記憶装置のメモリセル部分の回路図である。 本発明のデータ処理装置の構成の概念図である。 本発明のデータ処理装置の使用方法を説明する概念図である。(a)が認証情報の分散記憶、(b)が認証プログラムの分散記憶の場合である。 本発明の構成のデータ処理装置の構成の概念図である。 本発明の回路図である。 本発明の半導体記憶装置のブロック図である。
（実施の形態１）
本発明の第１の実施の形態による記憶装置またはデータ処理装置を説明する。図２に記憶装置のメモリセルアレイ部分の概念図を示す。図２(a)では、シリコン基板表面を用いてセンスアンプ、ドライバ他の周辺回路５１を構成し、その上に絶縁膜を介してメモリセルアレイ５２が設けられている。この構成によれば、メモリセルアレイと周辺回路とを同一面内に構成した場合と比べ、小面積で記憶装置が構成できる。また、この構成はメモリセルから周辺回路までの配線長を短く出来るため高速化にも適している。なお、絶縁膜上のメモリセルアレイは半導体メモリに限られず、ＭＲＡＭ（magnetic random access memory）のような他の材料を用いるメモリでもよい。ＭＲＡＭとは、二つの磁性体薄膜の磁化の向きが平行か反平行かで磁性体間に挟まれた導体の抵抗が変化する現象あるいは、二つの磁性体薄膜の磁化の向きが平行か反平行かで磁性体間をトンネル電流が変化する現象を利用して、情報を記憶するものである。
図２(b)はメモリセルアレイの書換高速化に適した構成を説明するものである。一般にフラッシュメモリ、ＤＲＡＭ等高集積性に優れたメモリはセルサイズが小さい反面書き込み、読み出し等の動作速度が遅くなる。特に、フラッシュメモリに代表される不揮発性メモリは書き込み・消去に時間がかかるため、書き換え時には、一旦高速に書換可能なバッファメモリ（例えばＳＲＡＭ）に情報を格納し、その後フラッシュメモリにバッファメモリの情報を転送し、書き込みを行うのが一般的である。本構成では、基板表面に高速書き換え可能なメモリセルアレイ５３を形成し、絶縁膜上に基板表面に形成されたメモリセルアレイよりも高集積のメモリセルアレイ５４を形成する。高速書き換え可能なメモリセルアレイ５３はメモリセルアレイ５４よりは低集積ながらより小容量であるため、高集積メモリセルアレイ５４に対して３次元的に形成できる。このため、同一面内に一列に高集積メモリセルアレイ５４と高速書換メモリセルアレイ５３とを形成する場合と比較し、面積的に有利である。
図１にこのような３次元的に形成したメモリセルアレイの断面図を示す。図１では半導体基板表面には、周辺回路または高速書き換え可能なメモリセルアレイを構成するトランジスタが形成され、絶縁膜上のメモリセル（上部メモリセルという）として、フラッシュメモリを構成した例を示している。厚さ５０ｎｍの高濃度ｎ型の多結晶シリコンから成るソース領域（ソース線）１及びドレイン領域（ローカルデータ線）２は厚さ１０ｎｍの低濃度ｐ型の多結晶シリコンのチャネル３で接続されている。ソース領域１、ドレイン領域２、チャネル３上に形成された絶縁膜に周囲を囲まれた厚さ２０ｎｍのｎ型多結晶シリコンからなる浮遊ゲート４を有し、さらにタングステンによって裏打ちされたｎ型多結晶シリコンの制御ゲート（ワード線）５が設けられている。
情報記憶動作はソース、ドレインに対して相対的に正（例えば２０Ｖ）または負（例えば−１８Ｖ）の大きい電圧を印加することで電荷を厚さ８ｎｍのトンネル絶縁膜１１中を移動させることで行う。読み出しは浮遊ゲート４内の電荷量によってゲート５、ソース１、ドレイン２、チャネル３から成るトランジスタのしきい電圧が変化することを利用する。
次に本実施の形態のメモリセルアレイの製造工程を説明する。図４から図７は一つのＳＲＡＭセルとその上に形成されるフラッシュメモリセルアレイが形成される工程をレイアウト図で示している。図４中、点線で囲った部分２１にＳＲＡＭセルが構成される。Ｐ型シリコン基板内にリンを打ち込み、熱を加えることでｎ型のウエルＮＷＥＬＬを形成する。次にこのウエル内にボロンを打ち込み、熱を加えてＰ型のウエルをｎ型領域の中に形成する。ｎ型領域中の互いに分離されたＰ型領域は異なる電位に設定できる利点がある。トランジスタは、このように形成されたｎ型ウエル、Ｐ型ウエルに形成する。
次にホトレジストをマスクとして基板をエッチングし（パターンＬ）、この溝にＳｉＯ２膜を埋め込み、ＳｉＯ２膜を平坦化エッチングすることで素子分離領域８を形成する。この素子分離はＳｉ３Ｎ４膜でアクティブ領域を覆った後に基板を酸化するＬＯＣＯＳ等の手法を用いてもよい。次に基板表面を１５ｎｍ酸化してゲート酸化膜６３（図１）を形成する。一部分をレジスト等で覆った後、ゲート酸化膜をエッチングして除去する。覆いを取った後再度酸化し５ｎｍのゲート酸化膜を形成する。これは、厚いゲート酸化膜のトランジスタと薄いゲート酸化膜のトランジスタとを形成するためである。例えば、厚いゲート酸化膜のトランジスタは高電圧を用いるフラッシュメモリのドライバに用いる。一方、ＳＲＡＭの用いるトランジスタは薄いゲート酸化膜のものを用いて高速性を確保する。その上に多結晶シリコン膜を堆積し、ホトレジストをマスク（パターンＦＧ）に堆積した多結晶シリコン膜をエッチングし、ゲート電極７を形成する。次に、ホトレジストをマスクにＰ型ウエル内にリンを打ち込み、さらに ホトレジストをマスクにｎ型ウエル内にボロンを打ち込み、この後ＳｉＯ２膜を堆積してエッチングすることでゲート電極にＳｉＯ２の側壁を形成する。この状態を図３に示す。
次にホトレジストをマスクにＰ型ウエル内にリンを、ホトレジストをマスクにｎ型ウエル内にボロンを打ち込むことで拡散層を形成する。この後ＳｉＯ２膜を堆積し、ＣＭＰ（化学的機械研磨）を行って平坦化する。次にホトレジストをマスク（パターンＣＯＮＴ）にコンタクト孔９を開け、Ｗ（タングステン）を堆積する。この後レジストをマスク（パターンＭ１）にＷをエッチングし、配線パターン１００を形成する。さらにＳｉＯ２膜を堆積し、ＣＭＰを行って平坦化する。この後レジストをマスク（パターンＴＣ１）に第１層配線パターン１００と接続されるコンタクト孔を開け、Ｗを選択成長させる。この状態を図５に示す。
その上にＷを堆積し、ホトレジストをマスク（パターンＭ２）にエッチングし、第２層配線パターン１０を形成する。グローバルデータ線はこの層で形成する。この後ＳｉＯ２膜を堆積し、ＣＭＰを行って平坦化する。再びホトレジストをマスク（パターンＴＣ２）に第２層配線パターン（グローバルデータ線）１０とその上層の配線パターン（データ線１）とを接続するためのコンタクト孔を開け、Ｗを選択成長させる。この状態を図６に示す。
さらに厚さ５０ｎｍのｎ型多結晶シリコン膜を堆積し、レジストをマスク（パターンＤＬ）に多結晶シリコン膜をエッチングし、データ線１、ソース線２を形成する。この状態を図７に示す。なお、図１は図７のＡ−Ｂでの断面図である。この上に厚さ１０ｎｍのＰ型の多結晶シリコン膜を堆積する。レジストをマスクにエッチングを行いチャネル３を形成する。厚さ１０ｎｍの Ｐ型の多結晶シリコン膜を堆積し、レジストをマスクにエッチングを行いフローティングゲート４を形成する。さらに厚さ１２ｎｍのＳｉＯ２絶縁膜１４、厚さ４０ｎｍの多結晶シリコン膜、厚さ３０ｎｍのＷを堆積する。この後レジストをマスク（パターンＷＬ）にＷ及び多結晶シリコン膜をエッチングし、ワード線５を形成する。さらにＳｉＯ２膜を堆積し、平坦化を行い、レジストをマスクにコンタクト孔を開け、ＴｉＮ（チタンナイトライド）、Ａｌ（アルミニウム）を堆積する。ホトレジストをマスクに金属をエッチングし、配線パターンを形成する。
ここでフラッシュメモリのチャネルの多結晶シリコン膜が１０ｎｍと薄いため短チャネル効果の影響が少なく、微細化に適するという特徴がある。またチャネルに不純物を導入せずイントリンシックとしても構わない。チャネルを完全に空乏化することでオフ状態を作るからである。またローカルデータ線を金属で形成しても構わない。フラッシュメモリセル形成のプロセスはＭＯＳデバイスのプロセスと共通化困難であり、通常別工程で形成する。一方高耐圧のドライバ回路を除きＳＲＡＭや周辺回路は同時形成可能である。また絶縁膜上に形成するメモリセルは素子分離が容易である。従って本発明の製造工程数は従来のフラッシュメモリ製造工程と比較してほとんど増加しない。
なお、ここでは上層のフラッシュメモリ形成前の配線材料にＷを用いたがこれは多結晶シリコン膜形成及び不純物の活性化での耐熱性を考慮したためである。他にＴｉＮやＴａ（タンタル）等の高融点材料を用いても構わない。一方、フラッシュメモリ形成後の上層の配線材料にはＡｌを用いることができる。Ａｌ配線とする場合にはより安価に実現できる。
図２２に本発明による記憶装置のブロック図を示す。また、図２２におけるフラッシュメモリアレイとＳＲＡＭアレイとの結合関係を図２１に示す。また、図２１のＳＲＡＭセルを図８に示す。基板表面（下層）にはＳＲＡＭ(static random access memory)セルにローカルデータ線との接続スイッチ(SL)及びグローバルデータ線との接続スイッチ(SG)を備えたものを単位構造とするセルアレイが設けられている。同一グローバルデータ線につながるローカルデータ線は分割し、各々接続スイッチ(SG)を介してグローバルデータ線に接続される。
本実施の形態では一本のグローバルデータ線に１２８本のローカルデータ線を接続する構成を採った。分割の概略を図１１に示す。高集積メモリ（フラッシュメモリ）のセルアレイは１２８分割され、各々一列の高速メモリ（ＳＲＡＭ）をアレイ下に有している。この一組をメモリマットと呼ぶこととする。ローカルデータ線はメモリマット内を繋ぎ、メモリマット間はグローバルデータ線で接続される。書込みあるいは消去の単位をセクタと呼び、同じワード線で駆動される。次に説明するように高速書込みあるいは高速読み出しを行うためには連続したデータ列を異なるメモリマットのセクタに格納することが重要である。従って例えば図１１のように連続するセクタ番号を異なるマットに割り振る。マット内で連続させてセクタ番号を割り振ってしまい、書込み動作時にコントローラが異なるマットに属するとびとびのセクタ番号を選択する方式を採っても構わない。ＳＲＡＭに対して二つのスイッチSL、SGが直列に入る本実施の形態の接続は、実施の形態２のように並列に入る場合と比べて小面積のレイアウトがしやすい。また、スイッチSLをオフ、スイッチSGをオンとするとグローバルデータ線を通じてＳＲＡＭの保持情報を失うことなくフラッシュメモリの情報を外部とやり取りすることも可能である。
次に本実施の形態の記憶装置の動作を説明する。まず情報書込みにおいては書込み情報をグローバルデータ線１３にロードする。例えば情報が「０」か「１」かによって電圧を０Ｖと５Ｖに設定する。ペアとなるグローバルデータ線１８には反転情報をロードするのは言うまでもない。この時書込みたいローカルデータ線１２及びこれにつながるＳＲＡＭセルに対してＳＬ、ＳＧを導通（オン）状態にし、同一グローバル線につながる他のローカルデータ線とのＳＧは非導通（オフ）状態とする。ＳＲＡＭセルをオンとし、ロードされた情報をＳＲＡＭに記憶する。時間ｔ１の後ＳＧをオフ状態とし、グローバルデータ線１３に次の書込み情報をロードする。このロード、ストア動作はＳＲＡＭに書込む動作であり、フラッシュメモリの平均書込み時間よりも短いサイクルで動作可能である。
他方、ＳＧをオフ状態にすることでグローバルデータ線１３から切り離されたローカルデータ線１２はＳＲＡＭセルによってhighまたはlowに情報が保持されている。従って、ＳＬをオフとし、ソース線をこのlow電圧よりも高い電位（例えば５Ｖ）に設定し、フラッシュメモリのワード線２０に書込み電圧（例えば２０Ｖ）を印加することで、情報をフラッシュメモリに書込むことが可能である。ここでロードされた電圧が５Ｖの場合ワード線２０とデータ線１２の相対電位差は１５Ｖであり、ロードされた電圧が０Ｖの場合の相対電位差は２０Ｖよりも小さいためトンネル電流が小さく、しきい電圧は相対的に低くなる。ＳＬをオフ後はＳＲＡＭをオフ状態にしてよい。このフラッシュメモリへの書込み動作は次にこのローカルデータ線１２が選択されるまでに終了すればよい。
本実施の形態では１２８本のローカルデータ線を順次選択して書込む方式を採った。従ってＳＲＡＭへの書込み動作はフラッシュメモリへの書込み動作よりも二桁高速化でき、高速の書換が実現される。特に書込み前にセル情報の消去動作を入れる場合には消去と書込みを続けて行う必要があり、時間がかかるため本発明の効果は大きい。
読み出し動作では、まずグローバルデータ線１３をプリチャージし、ＳＬ、ＳＧをオンとしてローカルデータ線１２をプリチャージする。このときローカルデータ線１２に接続されているグローバルデータ線１３の電位設定をペアとなるグローバルデータ線１８の電位よりも高く設定する。ＳＧをオフにしてフラッシュメモリのソース線１９をプリチャージ電圧よりも低く設定し（例えば０Ｖ）、ワード線２０を読み出し電圧に設定する。この読み出し電圧はメモリセルの低しきい電圧状態のしきい電圧より大きく、高しきい電圧状態のしきい電圧より小さく設定する。所定の時間後ＳＲＡＭをオンとするとＳＲＡＭはセンスアンプとして働き、情報の一次読み出しが出来る。ここで書込み時にローカルデータ線の電位をhighとした場合フラッシュメモリのしきい電圧は低いため電流が大きく流れ、ローカルデータ線１２の電位は急速に下がる。一方データ線lowで書込んだ場合ローカルデータ線１２の電位変化は緩やかである。従ってhigh書込みの場合のノードＮ１の電位＜ノードＮ２の電位＜low書込みの場合のノードＮ１の電位という不等式が成立するタイミングが存在し、ここでセンスアンプを起動するように設計を行う。
一次読み出しの次にＳＧをオンとして読み出し結果をグローバルデータ線１３にロードする。必要に応じてさらに外部に設けたセンスアンプで増幅してもよい。ここで書込み時のデータとこれを読み出した時で電圧の情報が丁度反転している。従って外部に転送する場合反転させて送る。尚、書込み時に反転情報を書込んでも構わない。また、読み出し時にフラッシュメモリのソース線１９をプリチャージ電圧よりも高く設定すると上記説明とノード電位の大小関係が逆転し、書込み時と同じ大小関係で読み出しが可能となる。ここで一次読み出し動作はグローバルデータ線プリチャージ後はローカルデータ線レベルで行われるため、同じグローバルデータ線で駆動される複数のローカルデータ線で同時に行える。つまり単位ローカルデータ線レベルで増幅動作に時間がかかっても、グローバルデータ線へのロードはＳＲＡＭからの読み出しであるため順次高速に行え、データ転送レートは高くなる。特に本実施の形態では多結晶シリコンでローカルデータ線を構成するため金属配線と比べて抵抗が高く、単位セルレベルでは読み出しに時間がかかる傾向にあるが、本実施の形態の構成を採ることでメモリチップ全体としてのデータ転送レートを通常のフラッシュメモリチップよりも大きくすることが可能である。
本実施の形態ではダミーメモリセルを用いない電圧センスの読み出し方式をとったが、ダミーセル方式や電流センス等他の読み出し方式を用いてもよい。さらに、本実施の形態ではＳＲＡＭがフラッシュメモリへの情報書込み時のバッファメモリとフラッシュメモリの保持情報読み出し時の一次センスアンプを兼ねていたが、ＳＲＡＭをこれらのうち一方の機能のみに使うことも可能である。
（実施の形態２）
図９、図１０、図１３は本発明の別の実施の形態による記憶装置を示す。図９は図８に開示したＳＲＡＭセルの別の構成例である。図１０、図１３は実施の形態１のフラッシュメモリ部分に用いるメモリの断面構造図及びセルアレイの回路図である。これらを除いては実施の形態１と同様であり、以下では違いについて説明する。
図９は選択トランジスタＳＦの接続関係が図８のＳＬとは異なっている。ＳＦがオフの状態では通常のＳＲＡＭと同じ構成となるため、実施の形態１のようにより低速、高集積のメモリのバッファメモリの機能として用いるだけでなく、２次キャッシュ等の純粋にＳＲＡＭとしての使用も可能である。高集積メモリへのアクセスの必要が生じた時に実施の形態１と同様の使い方に切り替える。またＳＲＡＭにグローバルデータ線から情報を書き込む場合もＳＦをオフとしておけばローカルデータ線の分の容量を充電しなくてよいため高速に動作できる。さらに図９はＳＲＡＭもしくはセンスアンプのオンオフ用スイッチＭ１、Ｍ２をセル内に有している点でも図８と異なっている。実施の形態１の場合電源線１４，１８には共通のオンオフ用トランジスタを設けてＳＲＡＭもしくはセンスアンプのオンオフを行う。これは本実施の形態よりもトランジスタが少なく、これらを駆動する信号線２２，２３も不要であるため小面積であるが、充放電の時間や消費電力が少なくない。本実施の形態では各セル毎にスイッチを有するため、高速で消費電力も小さく、動作も安定する。
次に図１０のメモリセルについて説明する。低抵抗の半導体あるいは金属のソース線２４、ローカルデータ線２５が半導体薄膜のチャネル２６で接続されている。チャネル近傍に半導体あるいは金属からなり、粒径平均が３ｎｍの微小粒２７が密度１平方センチメートル当たり１０の１２乗個の密度で形成されている。本実施の形態ではシリコンで微小粒２７を形成した。チャネルとシリコン微小粒間には厚さ６ｎｍで表面を窒化したＳｉＯ２膜２８がある。また、シリコン微小粒の上には厚さ８ｎｍで表面を窒化したＳｉＯ２膜３０が設けられ、その上にｎ型多結晶シリコンとＷの二重構造のワード線２９が形成されている。動作における印加電圧の大小関係は実施の形態１と同様である。以下では簡単のためキャリアを電子として説明するが、キャリアは正孔でも構わない。これは他の実施の形態でも同様である。キャリアが正孔の場合には電圧関係が逆になる。
一つのフローティングゲートに多くの電子を蓄積するフラッシュメモリと異なり一つの微小粒に一個あるいは数個の電子しか蓄積せず、このような微小粒を多く用意して単位セルが構成されている。蓄積電子が分散されているため情報の書換を繰り返しても蓄積電子の保持が安定に行えるという特徴がある。特に絶縁体上にフラッシュメモリあるいはＥＥＰＲＯＭを構成する場合、チャネルと電荷蓄積ノードの間のトンネル絶縁膜には通常ＣＶＤ形成、あるいは多結晶シリコン表面を酸化形成した絶縁膜を使用することになるが、単結晶シリコン基板表面を酸化して形成する従来のフラッシュメモリと比べて絶縁膜の信頼性が著しく低下することが懸念される。本実施例の素子構造は絶縁膜一部に欠陥があっても影響がごく一部にとどまるために信頼性に優れるという特徴がある。このためトンネル絶縁膜２８を薄く出来、したがって情報書換が高速である。また蓄積する電子数が少ないため電子の注入、放出にかかる時間が短いことからも情報書換が高速である。さらに、微小粒２７が小さいため、電子が一個入っただけであっても静電ポテンシャル変化が大きく、書込み時には電子一個注入されると次の電子の注入確率が著しく低下する。このため注入される電子個数を高精度に制御することが可能である。
セルアレイの接続関係を図１３に示す。実施の形態１では隣のセルとソース線を共有化して単位セル当たりの面積を小さくしていたのに対して、ソース線３４はローカルデータ線３３毎に独立とし、しかもスイッチＭ４を介してソース線用電源線３５と接続されている。本実施の形態では書込み時にスイッチＭ４をオフとすることでソース線をフローティングとし、書込み電圧印加によってセルが導通状態となることでソース線３４がローカルデータ線３３と同電位になるためソース線３４付近とデータ線３３付近で同様の電圧条件での微小粒への電子注入が可能となる。このようなセルアレイ構成はフラッシュメモリの場合でも有効である。
また、データ線に対して本実施の形態の製造工程が実施の形態１と異なるのは高集積メモリセル部分のみである。ＴＣ２形成後ＳｉＯ２を１００ｎｍ堆積し、ホトレジストをマスクにドライエッチすることでローカルデータ線パターンの溝をＳｉＯ２に対して形成する。２００ｎｍの厚さのｎ型多結晶シリコンを堆積し、ＣＭＰで平坦化してソース線２４、ローカルデータ線２５を形成する。膜厚１０ｎｍのノンドープの多結晶シリコン２６と厚さ１０ｎｍのＳｉＯ２膜を堆積し、ホトレジストをマスクにフッ酸でＳｉＯ２膜のウエットエッチングを行う。次にＯ２プラズマを用いて常温酸化することでＳｉＯ２膜マスクの選択酸化を行いチャネルを形成する。ＳｉＯ２膜のウエットエッチング後改めてＳｉＯ２膜２８を堆積し、表面を窒化する。シリコン微粒子２７、ＳｉＯ２膜３０を堆積し再び表面を窒化した後、ｎ型多結晶シリコン、Ｗを堆積する。この後ホトレジストをマスクにドライエッチングを行いワード線２９を形成する。
実施の形態１と本実施の形態では高集積メモリに不揮発性メモリを用いたが、揮発性メモリを用いてもよい。例えば図１０のメモリセルではトンネル酸化膜２６を薄くすることで、記憶保持時間は短くなるが書換が高速に行える。この場合情報の保持の為に定期的に情報の読み出し、再書込みを行うリフレッシュ動作が必要となる。リフレッシュ動作においても本発明の構成は有効で、メモリマット内でワード線毎に順に読み出し（一次読み出し）とワード線への書込みパルス印加を行えばよい。メモリマット間で独立にリフレッシュを行うには図１２のようにプリチャージ用電源線３１、信号線３２とスイッチＭ３を設ける。このようにすればグローバルデータ線と独立に動作可能である。ローカルデータ線単位のリフレッシュ動作であるため充放電すべき容量が小さく、従って消費電力を小さくできる。また、ソース線を０Ｖ固定とした場合実施の形態１で説明したようにリフレッシュ毎に情報が反転する。従ってリフレッシュ回数をカウントする１ビットのカウンタを用意し、外部への情報取り出し時には読み出した情報とカウンタのＥＸＯＲ(exclusive OR)を取って出力する。
高集積メモリとして１トランジスタと１キャパシタから成る通常のＤＲＡＭを用いてもよい。メモリマット単位でリフレッシュ可能であるため、短いリフレッシュサイクルと大規模のメモリ容量の両立が可能である。なお、この場合リフレッシュ毎に情報が反転することはないため上記操作は不要である。加えてローカルデータ線単位での読み出し動作はデータ線容量が小さく、データ線の抵抗も小さいため高速に行えるという特徴もある。
（実施の形態３）
図１４は本発明の別の実施の形態による記憶装置のセルアレイ部分の回路図を示す。高集積メモリにはフラッシュメモリを用いる。高集積メモリセル間の接続関係は実施の形態２と同様である。本実施の形態では実施の形態１、２と異なり消去をフローティングゲートへの電子注入の意味に、書込みを注入した電子の引き抜きの意味に用いる。また高しきい値状態を情報 「０」に、低しきい値状態を情報「１」に対応させることとする。本実施の形態は実施の形態１、２におけるセンス兼ラッチ回路の他にベリファイ回路をメモリマット毎に有している。フラッシュメモリでは書込みあるいは消去における特性の素子間のばらつきがＤＲＡＭ、ＳＲＡＭ等に比べ比較的大きい。これに対し書込み（消去）パルス印加後に読み出し動作を行って検証し、書込みが不十分なビットに対して再度書込み動作を実行するいわゆるベリファイ動作が有効である。ベリファイ回路は図１４の回路に限らず、他の回路を用いてもよい。また、本実施の形態では書込みのみベリファイを行うが消去時にもベリファイを行ってもよい。消去時にもベリファイを行うことで書込み前のしきい電圧分布が小さくなり、書込みベリファイに有する時間が短縮できる。尚、実施の形態１、２のように消去を低しきい値状態に定義しても構わないが、その場合電圧の大小関係が変わる為ベリファイ回路が異なる。
以下で図１４の回路のベリファイ動作について説明する。本実施の形態の回路は「１」書き込み時に不十分なセルについてさらに書き込みを行い、しきい電圧を低下させる回路である。
（ステップ１）書込みたい情報をグローバルデータ線３７からラッチＬ１に読み込む。読み込み後トランジスタＭ８をオフとしメモリマットをグローバルデータ線３７から切り離す。ラッチ回路は実施の形態１、２のようなＳＲＡＭの形のものを用いてもよいし、他のものでもよい。並行してワード線３８に正の大きい電圧（例えば１８Ｖ）をかけて電子をフローティングゲートに注入する消去動作を実行する。このときトランジスタＭ５、Ｍ６、Ｍ７はオフにしておく。
（ステップ２）次にＭ７をオンにし、ローカルデータ線３６にデータをロードする。
（ステップ３）次にワード線３８に負の書込みパルス（例えば−１５Ｖ）を印加し、書き込みを行う。
（ステップ４）ここでＭ７をオフとし、Ｍ５をオンにしてデータ線３６を０Ｖにプリチャージする。
（ステップ５）次にＭ５をオフにし、Ｍ６をオンにする。この時ラッチＬ１に保持されている情報が「１」の時ノードＮ３がhighでありＭ９がオンとなることで、ノードＮ４のhigh(５Ｖ)の電圧がローカルデータ線３６にロードされる。また、ラッチＬ１に保持されている情報が「０」の場合Ｍ９はオフでローカルデータ線３６は０Ｖのままである。
（ステップ６）次にＭ６をオフとしワード線３８を読み出し電圧（例えば１．５Ｖ）に設定する。情報「１」書き込みが正常に終了しているとしきい電圧は読み出し電圧より低く、したがってメモリセルを電流が流れてローカルデータ線３６の電位が下がる。他方、情報「１」書き込みが不十分な場合メモリセル電流は小さく、ローカルデータ線３６の電位変化は緩やかである。
（ステップ７）従って所定のタイミングでＭ７を開くと、書き込みが正常ならlowの状態が、不十分ならhighの状態にラッチされる。また、書き込み情報が「０」の場合プリチャージがlow(０Ｖ)でメモリセルも高しきい値なのでやはりlowの状態でラッチされる。この後（ステップ３）に戻る。
以上から再度ワード線に書き込み電圧を印加した場合、「１」書き込みを意図してしかも書き込み不十分の場合のみデータ線３６とワード線３８間に負の大きな電圧がかかることとなる。上記説明でわかるように正常に書き込み出来たセルに接続されているラッチＬ１では情報「０」を取り込んだのと同じ状態になっているので、同じワード線で駆動されるメモリセルについて、対応するラッチの情報が全て「０」となったかどうかでこのループの終点を判定できる。
尚、ベリファイ中の（ステップ３）でワード線に印加するパルスの幅、あるいは電圧を変えて収束を早くしたり、逆に高精度にしきい電圧を制御してもよい。
ここまでの実施の形態ではデータ線の分割を主に述べて来たが本発明の構造はワード線を分割する場合でも有効である。ワード線を分割して各々にドライバを用意しても面積ペナルティーが少ない点でデータ線分割と同様である。駆動すべきワード線容量が小さくなる為書き込み、消去、読み出し全てにおいて高速化が可能である。
（実施の形態４）
図１５は、本発明の第４の実施の形態における高集積メモリセルを示す。図１６は本実施の形態のメモリセル部分の回路図を示している。
高集積メモリセルの動作原理は実施の形態２のメモリセル（図１０）と同様であるがローカルデータ線を二本持ち、第１ローカルデータ線３９、ソース線４１、第２ローカルデータ線４０の三層構造をとっている点において異なる。チャネル４２は基板に対して垂直に設けられ、従って微小半導体あるいは微小金属による電荷蓄積領域４３、ワード線４４も側面を覆う形で設けられている。ソース線を共通にし、第１ローカルデータ線３９を用いる下側のセルと第２ローカルデータ線４０を用いる上側のセルが縦に積み重なった構造を採っており、小面積でメモリセルが構成出来る。上下セルのチャネル部４２及び電荷蓄積領域４３は同時に堆積、形成したものであり、ソース線、ローカルデータ線との位置関係で役割が異なるだけである。
本実施の形態のメモリセル構造は集積度が非常に上がる。しかしこれを通常の半導体メモリのように基板表面を用いて作製するとセンスアンプ等の周辺回路はメモリセル程小さくできないため、周辺回路の面積比率が上がり、低面積メモリセルを用いた効果が薄れてしまう。本実施の形態のように超高集積メモリセルと周辺回路を上下の位置関係に作製することでメモリセルの小面積化の効果も十分に活かすことができる。また、ローカルデータ線３９，４０の材料に半導体を用いるにせよ、金属を用いるにせよ、膜厚を大きくすると積層データ線部分の段差が大きくなってしまい、チャネルあるいはワード線の加工が困難となる。従って薄膜化する必要があるが、その結果ローカルデータ線の抵抗はあまり下がらない。短いローカルデータ線単位で駆動する本実施の形態はローカルデータ線抵抗が小さくないにも関わらず書き込み、消去、読み出し等の動作速度を確保できる。
図１６は図３と同様に共通ソース線を用いる構造を用いている。しかし、メモリ素子としては共通のソース線を有し、同じワード線で駆動される２セルは積層された上下のセルを表す。また本実施の形態では上下のセルに反転情報を書き込み、２セルを比較することによって読み出しを行う。記憶保持においてもマージンが増大し安定した記憶を行う。本実施の形態では反転情報を書き込むセルが互いに上下の位置関係であったが勿論これに限らない。
（実施の形態５）
図１７は、本発明の第５の実施の形態におけるメモリセル部分の回路図を示している。本実施の形態では高集積メモリセル間の接続関係及びセルアレイとセンスアンプの接続関係が異なる。メモリセルアレイは一部しか書いていないが、セルアレイＭＡ１が同じローカルデータ線に対して繰り返し並べられている。またセルアレイＤＡ１はひとつのセンスアンプにつながっている多くのセルアレイＭＡ１より少ない数用意すればよく、通常アレイ１個で構わない。
実施の形態４では互いにペアとなってセンスアンプに接続されるローカルデータ線（例えば(49)(50)）には同じワード線で駆動され、反転情報が書き込まれたセルの読み出し電流が流れていた。本実施の形態では異なるワード線で駆動されるセルの読み出し電流が流れる。またセルアレイＤＡ１のしきい電圧は読み出し動作時の電圧条件下で、メモリセルの記憶情報が情報「０」の場合と「１」の場合の中間の電流が流れるように設定されている。このため読み出し時のリファレンスとして用いることが可能であり、いわゆるダミーセルとなっている。また、例えばセルＭＣ１の読み出しにダミーセルＤＣ１を用いるようにデータ線に繋がるまでに間に入るセル数、トランジスタ数が等しいペアを用いることで、直列に入ったトランジスタの抵抗の効果を同様に揃えることが出来る為、安定な読み出しが期待できる。読み出し用ダミーセルの設定を複数用意し、二度以上増幅動作を行うことでメモリセルに書き込んだ２ビット以上の情報を読み出すことも可能である。
本実施の形態ではメモリセルばかりでなくアレイを選択するトランジスタも多結晶シリコンを用いて絶縁膜上に形成されている。選択トランジスタによる選択後に基板表面と接続することになるため接続すべき配線が少なく、レイアウトが容易である。
（実施の形態６）
図１８は、本発明の第６の実施の形態のデータ処理装置の構成の概念図である。図１８(a)が層構成を示す図で、図１８(b)は基板表面の層の配置図である。図１８(a)のように、絶縁膜上に不揮発性メモリを有し、さらに基板表面にも不揮発性メモリが形成されており、これらの層の間には少なくとも一層の配線層がある。
本実施の形態では不揮発性メモリとして絶縁膜上、基板表面ともにフラッシュメモリとしたが、同じにしなくても構わない。絶縁膜上の不揮発性メモリの方が容量が大きい。本実施の形態ではセンスアンプ、データ線駆動回路、ワード線駆動回路等メモリとしての周辺回路を基板表面に形成する。絶縁膜上メモリセルの周辺回路も基板表面に形成されるためチップ面積が小さい。特にフラッシュメモリを用いる本実施の形態の場合、ワード線駆動回路には高耐圧が要求されトランジスタサイズが大きくなる為面積削減効果が大きい。またシフトレジスタを用いた場合も面積が大きいため、効果が顕著である。この効果を得る為には特に基板表面に不揮発性メモリを形成する必要はない。
本実施の形態のデータ処理装置の応用として個人情報等機密性を有する情報の保持、認証が挙げられる。例えば本人認証機能付きの電子マネーの携帯手段やＩＤカードとして用いる。パスワード、指紋、網膜パターンを始めとする認証情報は通常暗号化して不揮発性メモリに格納されているが、配線に探針を当てて動作時の信号をモニタするなど不正な手段で情報を読み出される恐れがある。本実施の形態では認証情報あるいは認証プログラムは基板表面と絶縁膜上の不揮発性メモリで分散して記憶している。本実施の形態のチップに対して配線層に探針を当てるためには絶縁膜上の不揮発性メモリを除去しなければならず、認証情報が失われるあるいは認証プログラムが失われる為情報の取り出しが不可能となる。このためこのような層構成を持つデータ処理装置は安全性が高い。また、単に認証情報あるいは認証プログラムを絶縁膜上の不揮発性メモリに置き、それを用いる認証回路が基板表面に形成されているのでも同様の効果がある。ただし安全性は本実施の形態の情報分散記憶の方が高い。また絶縁膜上の不揮発性メモリは容量が大きい為特に機密性の無い一般の情報記憶にも使える。
（実施の形態７）
図１９は、本発明の第７の実施の形態の構成のデータ処理装置の構成の概念図である。絶縁膜上のメモリセル及び基板上のセンス回路には実施の形態１のセル、回路を用いる。本実施の形態の特徴は基板表面にさらに揮発性メモリが用意されていることである。ＤＲＡＭとフラッシュメモリを同一チップ上に混載するのは困難であるが、これはメモリセル形成のプロセスが互いに大きく異なっているためである。本実施の形態の構成を用いれば基板表面は揮発性メモリとの混載プロセスのみでよく、実現が容易である。このような構成によってパーソナルコンピュータのマイクロプロセッサ、BIOS格納用フラッシュメモリ、DRAM、ハードディスクを１チップ化することが可能である。コスト削減効果のみでなくメモリ間のバンド幅を増やせるため高速動作、入出力用回路が不要なため消費電力削減が可能である。
本実施の形態では基板表面の揮発性メモリとしてはトレンチキャパシタを用いたDRAMを、絶縁膜上の不揮発性メモリにはフラッシュメモリを用いた。メモリセルのみでなくワード線の駆動回路も絶縁膜上に多結晶シリコンを用いて形成した。このため基板表面には２０Ｖ以上という高耐圧のトランジスタを用意する必要はなく、従ってチップ面積が低減できる。さらに高耐圧のMOSトランジスタでは厚いゲート酸化膜が必要となるが、これも基板表面に形成する必要がないため基板表面のトランジスタのゲート酸化膜厚の種類を減らすことが可能となる。さらに本実施の形態では絶縁膜上の不揮発性メモリとほぼ同等の面積で不揮発性メモリ用周辺回路が構成されることになるが、実施の形態１のようにメモリマットを小さくせず、センスアンプ数を低減して周辺回路面積を低減してもよい。この場合絶縁膜上不揮発性メモリの下の余りの部分には他の回路を配置可能で面積が低減出来、コスト削減に効果がある。また、本実施の形態では揮発性メモリを基板表面に形成したが、これも絶縁膜上に形成し、絶縁膜上に揮発性メモリと不揮発性メモリを異なる層で形成される構成を採っても構わない。
（実施の形態８）
図２０は、本発明の第８の実施の形態の記憶装置のメモリセル部分の構成を説明する概略図である。本実施の形態はシリアルアクセスの記憶装置であり、分割された各メモリマットにそれぞれシフトレジスタを用意している。図を簡略化するためメモリマットは４つしか描いていないが実際には６４Ｍ個のセルから成る高集積メモリのワード線８Ｋ本を１６分割した。高集積メモリ部分はフラッシュメモリである。外部からの入力はコントローラによって８Ｋｂを単位に順次異なるシフトレジスタに割り振られ、一旦シフトレジスタに格納される。この情報を上部のフラッシュメモリに書き込む訳であるが、この書き込みは次にシフトレジスタに情報を書き込むまでに終了すればよく、セル単位で書き込みが低速であるにも関わらず高速の書き込みデータ転送レートが実現可能である。ベリファイ回路、読み出し回路もメモリマット毎に用意することで各メモリマットが独立に動作できる。
一般に単位セルに２ビット以上を記憶する場合、各情報を表すしきい電圧分布の間隔が狭くなり、従って高精度のベリファイが必要となるためベリファイに要する時間が長くなるため、本実施の形態の構成は特に有効である。同一平面上に高集積セルと周辺回路を設ける従来のメモリでは面積ペナルティーが大きくなってしまうが本発明ではそれがほとんどない。
１…ソース領域兼ソース線、２…ドレイン領域兼ローカルデータ線、３…チャネル、４…浮遊ゲート、５…ゲート兼ワード線。

Claims (4)

  1. 半導体基板と、
    前記半導体基板の表面に形成された周辺回路領域及び第１メモリセル領域と、
    前記第１メモリセル領域の上層に、前記第１メモリセル領域と重なるように第１絶縁層を介して形成された第２メモリセル領域とを備え、
    前記第２メモリセル領域は、
    ソースまたはドレインの一方となる第１配線層と、
    前記第１配線層の上層に第２絶縁層を介して形成され、ソースまたはドレインの他方となる第２配線層と、
    前記第１配線層と前記第２配線層の間で前記半導体基板の表面に対して垂直方向に向けて形成され、ゲートチャネルとなる第１半導体層と、
    前記第１半導体層と隣接および並行するように形成された電荷蓄積層と、
    前記電荷蓄積層と隣接および並行するように形成された制御電極層とを備え、
    前記制御電極層と前記第１配線層、前記第２配線層との間に電圧を印加することで、前記電荷蓄積層への電荷注入または前記電荷蓄積層からの電荷放出が行われ、
    前記第１メモリセル領域に形成されるメモリは、前記第２メモリセル領域に形成されるメモリより高速に書き換え可能であり、
    前記第２メモリセル領域に形成されるメモリの容量は、前記第１メモリセル領域に形成されるメモリの容量より大きく、
    前記第２メモリセル領域に外部より情報を書き込む場合は、前記外部からの情報を前記第１メモリセル領域に書き込み、前記第１メモリセル領域から前記第２メモリセル領域に転送することを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記第１半導体層が多結晶シリコンからなることを特徴とする半導体記憶装置。
  3. 請求項１に記載の半導体記憶装置において、
    前記電荷蓄積層が、短径が１０ナノメータ未満の少なくとも一個の微少結晶粒からなることを特徴とする半導体記憶装置。
  4. 請求項１乃至３の何れか一つに記載の半導体記憶装置において、
    前記半導体基板に形成された前記第２メモリセル領域の前記制御電極層を制御するワード線制御駆動回路を更に具備し、
    前記第１メモリセル領域は、複数のＳＲＡＭセルを有し、
    前記ワード線制御駆動回路と前記制御電極層は、前記第２メモリセル領域外の領域で接続され、
    前記第２メモリセル領域の前記第１及び第２配線層と前記複数のＳＲＡＭセルは、前記半導体基板の表面に対して垂直な方向に延びるコンタクトにより接続されることを特徴とする半導体記憶装置。
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