JPH06244384A - Ｄｒａｍセルと不揮発性メモリセルが複合された複合メモリセル及びその作製方法 - Google Patents
Ｄｒａｍセルと不揮発性メモリセルが複合された複合メモリセル及びその作製方法Info
- Publication number
- JPH06244384A JPH06244384A JP5053287A JP5328793A JPH06244384A JP H06244384 A JPH06244384 A JP H06244384A JP 5053287 A JP5053287 A JP 5053287A JP 5328793 A JP5328793 A JP 5328793A JP H06244384 A JPH06244384 A JP H06244384A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- dram
- memory cell
- nvm
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】メモリセルの占める面積が余り増加することが
なく、高速でＤＲＡＭとＮＶＭとの間での情報の転送を
行うことができ、バックアップ用電源が不要であり、書
き込み可能回数及び書き込み時間が基本的にはＤＲＡＭ
並みである、ＤＲＡＭセルとＮＶＭセルとが複合された
複合メモリセル及びその作製方法を提供する。 【構成】複合メモリセルは、一方の面に、フローティン
グゲート２０及びコントロールゲート２４を備えた不揮
発性メモリセル並びにＤＲＡＭセルの情報蓄積部３０，
３２，３４が形成され、他方の面に、ＤＲＡＭセルのチ
ャネル領域４４Ａ及びソース・ドレイン領域４４Ｂが形
成された素子形成基板１０と、この素子形成基板１０の
一方の面に張り合わされた支持基板５０、から成る。
なく、高速でＤＲＡＭとＮＶＭとの間での情報の転送を
行うことができ、バックアップ用電源が不要であり、書
き込み可能回数及び書き込み時間が基本的にはＤＲＡＭ
並みである、ＤＲＡＭセルとＮＶＭセルとが複合された
複合メモリセル及びその作製方法を提供する。 【構成】複合メモリセルは、一方の面に、フローティン
グゲート２０及びコントロールゲート２４を備えた不揮
発性メモリセル並びにＤＲＡＭセルの情報蓄積部３０，
３２，３４が形成され、他方の面に、ＤＲＡＭセルのチ
ャネル領域４４Ａ及びソース・ドレイン領域４４Ｂが形
成された素子形成基板１０と、この素子形成基板１０の
一方の面に張り合わされた支持基板５０、から成る。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（ダイナミッ
クランダムアクセスメモリ）セルと不揮発性メモリ（以
下、ＮＶＭと略す）セルが複合された複合メモリセル、
及びその作製方法に関する。
クランダムアクセスメモリ）セルと不揮発性メモリ（以
下、ＮＶＭと略す）セルが複合された複合メモリセル、
及びその作製方法に関する。
【０００２】
【従来の技術】半導体メモリとして、一般に、ＤＲＡＭ
が用いられている。ＤＲＡＭセルは、通常、１つのＭＯ
Ｓ型トランジスタと、情報蓄積用のキャパシタから構成
されている。そして、ＤＲＡＭセルの面積を小さくする
ために、例えば、情報蓄積用のキャパシタを３次元的に
配置したトレンチ型のＤＲＡＭセルが用いられている。
ＤＲＡＭセルは高速で書き込み、読み出しができ、書き
換えも１０10回以上行うことができ、実用上十分であ
る。但し、電源が切られたとき、ＤＲＡＭセルに蓄積さ
れていた情報が全て消滅するため、バックアップ用電源
を必要とする。
が用いられている。ＤＲＡＭセルは、通常、１つのＭＯ
Ｓ型トランジスタと、情報蓄積用のキャパシタから構成
されている。そして、ＤＲＡＭセルの面積を小さくする
ために、例えば、情報蓄積用のキャパシタを３次元的に
配置したトレンチ型のＤＲＡＭセルが用いられている。
ＤＲＡＭセルは高速で書き込み、読み出しができ、書き
換えも１０10回以上行うことができ、実用上十分であ
る。但し、電源が切られたとき、ＤＲＡＭセルに蓄積さ
れていた情報が全て消滅するため、バックアップ用電源
を必要とする。
【０００３】バックアップ用電源が不要な、ＥＥＰＲＯ
Ｍのようなコントロールゲート及びフローティングゲー
トを有し、書き込み／読み出し可能なＮＶＭセルも多く
使用されている。このＮＶＭセルは、例えば、ドレイン
上部にトンネル酸化膜、フローティングゲート及びコン
トロールゲートが形成されている。そして、このトンネ
ル酸化膜を通してフローティングゲートとドレイン間に
Ｆ−Ｎ（Fowler-Norheim）電流を流し、フローティング
ゲートに電子を注入しあるいはフローティングゲートか
ら電子を放出することによって、ＮＶＭセルに対して情
報を書き込み、読み出し、蓄積することが可能となる。
Ｍのようなコントロールゲート及びフローティングゲー
トを有し、書き込み／読み出し可能なＮＶＭセルも多く
使用されている。このＮＶＭセルは、例えば、ドレイン
上部にトンネル酸化膜、フローティングゲート及びコン
トロールゲートが形成されている。そして、このトンネ
ル酸化膜を通してフローティングゲートとドレイン間に
Ｆ−Ｎ（Fowler-Norheim）電流を流し、フローティング
ゲートに電子を注入しあるいはフローティングゲートか
ら電子を放出することによって、ＮＶＭセルに対して情
報を書き込み、読み出し、蓄積することが可能となる。
【０００４】
【発明が解決しようとする課題】先に述べたように、Ｄ
ＲＡＭセルは、電源が切られたとき、ＤＲＡＭセルに蓄
積されていた情報は全て消滅するため、バックアップ用
電源を必要とする。このバックアップ用電源を不要とす
るために、ＤＲＡＭとＮＶＭを組み合わせた複合メモリ
が検討されている。
ＲＡＭセルは、電源が切られたとき、ＤＲＡＭセルに蓄
積されていた情報は全て消滅するため、バックアップ用
電源を必要とする。このバックアップ用電源を不要とす
るために、ＤＲＡＭとＮＶＭを組み合わせた複合メモリ
が検討されている。
【０００５】ＮＶＭセルにおいては、ＮＶＭセルへの情
報の書き込み時、トンネル酸化膜をＦ−Ｎ電流が突き抜
けるために長時間を要するので、ＮＶＭセルへの情報書
き込み時間は、ＤＲＡＭセルと比較して３桁程度長い。
また、情報の書き込み・消去時のストレスによって、ト
ンネル酸化膜中にトラップが増加し、トラップに捕獲さ
れた電子による電界が強くなり、トンネル酸化膜が降伏
するため、ＮＶＭセルの情報保持力が低下する。ＮＶＭ
セルへの書き込み可能回数は１０4回から１０7回程度し
かない。
報の書き込み時、トンネル酸化膜をＦ−Ｎ電流が突き抜
けるために長時間を要するので、ＮＶＭセルへの情報書
き込み時間は、ＤＲＡＭセルと比較して３桁程度長い。
また、情報の書き込み・消去時のストレスによって、ト
ンネル酸化膜中にトラップが増加し、トラップに捕獲さ
れた電子による電界が強くなり、トンネル酸化膜が降伏
するため、ＮＶＭセルの情報保持力が低下する。ＮＶＭ
セルへの書き込み可能回数は１０4回から１０7回程度し
かない。
【０００６】従って、通常、同一チップ内又は異なるチ
ップに形成されたＤＲＡＭとＮＶＭとを共通バスを介し
て相互に接続し、複合メモリに電源を投入した直後、Ｎ
ＶＭセルに蓄積されていた情報を対応するＤＲＡＭセル
に転送し、複合メモリの電源を切断する直前に、ＤＲＡ
Ｍセルに蓄積されていた情報を対応するＮＶＭセルに転
送する。
ップに形成されたＤＲＡＭとＮＶＭとを共通バスを介し
て相互に接続し、複合メモリに電源を投入した直後、Ｎ
ＶＭセルに蓄積されていた情報を対応するＤＲＡＭセル
に転送し、複合メモリの電源を切断する直前に、ＤＲＡ
Ｍセルに蓄積されていた情報を対応するＮＶＭセルに転
送する。
【０００７】ところが、ＤＲＡＭとＮＶＭとの間での情
報の転送に長時間を要するという問題がある。また、Ｄ
ＲＡＭとＮＶＭとの間で情報を転送する間、長時間に亙
って共通バスが２つのメモリに専有され、他の処理が制
約を受けるという問題もある。
報の転送に長時間を要するという問題がある。また、Ｄ
ＲＡＭとＮＶＭとの間で情報を転送する間、長時間に亙
って共通バスが２つのメモリに専有され、他の処理が制
約を受けるという問題もある。
【０００８】更に、同一チップ内にＤＲＡＭとＮＶＭを
形成した場合、チップの寸法が大きくなり、異なるチッ
プにＤＲＡＭとＮＶＭを形成した場合、２つのチップの
占める面積が大きくなるという問題がある。また、通常
のトレンチ型ＤＲＡＭは、ソース・ドレイン領域が形成
された領域とは別の領域に情報蓄積用のキャパシタが形
成されており、ＤＲＡＭセル１つ当たりの占める面積が
大きいという問題もある。
形成した場合、チップの寸法が大きくなり、異なるチッ
プにＤＲＡＭとＮＶＭを形成した場合、２つのチップの
占める面積が大きくなるという問題がある。また、通常
のトレンチ型ＤＲＡＭは、ソース・ドレイン領域が形成
された領域とは別の領域に情報蓄積用のキャパシタが形
成されており、ＤＲＡＭセル１つ当たりの占める面積が
大きいという問題もある。
【０００９】従って、本発明の目的は、メモリセルの占
める面積が余り増加することがなく、高速でＤＲＡＭと
ＮＶＭとの間での情報の転送を行うことができ、バック
アップ用電源が不要であり、書き込み可能回数及び書き
込み時間が基本的にはＤＲＡＭ並みである、ＤＲＡＭセ
ルとＮＶＭセルとが複合された複合メモリセル及びその
作製方法を提供することにある。
める面積が余り増加することがなく、高速でＤＲＡＭと
ＮＶＭとの間での情報の転送を行うことができ、バック
アップ用電源が不要であり、書き込み可能回数及び書き
込み時間が基本的にはＤＲＡＭ並みである、ＤＲＡＭセ
ルとＮＶＭセルとが複合された複合メモリセル及びその
作製方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のＤＲＡＭセルと不揮発性メモリセルが複合
された複合メモリセルの作製方法は、（イ）素子形成用
基板上に、フローティングゲート及びコントロールゲー
トを備えた不揮発性メモリセルを形成し、且つ、素子形
成用基板上に、ＤＲＡＭセルの情報蓄積部を形成する工
程と、（ロ）素子形成用基板の不揮発性メモリセル及び
ＤＲＡＭセルの情報蓄積部が形成された面と、支持基板
とを張り合わせた後、素子形成用基板の一部分を除去す
る工程と、（ハ）残された素子形成用基板にＤＲＡＭセ
ルのチャネル領域及びソース・ドレイン領域を形成する
工程、から成ることを特徴とする。
めの本発明のＤＲＡＭセルと不揮発性メモリセルが複合
された複合メモリセルの作製方法は、（イ）素子形成用
基板上に、フローティングゲート及びコントロールゲー
トを備えた不揮発性メモリセルを形成し、且つ、素子形
成用基板上に、ＤＲＡＭセルの情報蓄積部を形成する工
程と、（ロ）素子形成用基板の不揮発性メモリセル及び
ＤＲＡＭセルの情報蓄積部が形成された面と、支持基板
とを張り合わせた後、素子形成用基板の一部分を除去す
る工程と、（ハ）残された素子形成用基板にＤＲＡＭセ
ルのチャネル領域及びソース・ドレイン領域を形成する
工程、から成ることを特徴とする。
【００１１】本発明の複合メモリセルの作製方法におい
ては、不揮発性メモリセルのコントロールゲート及びフ
ローティングゲート、並びにＤＲＡＭセルのチャネル領
域を垂直方向に整合させることが望ましい。また、支持
基板の表面にＢＰＳＧ層を形成し、かかるＢＰＳＧが形
成された面と、素子形成用基板とを張り合わせることが
好ましく、これによって、素子形成用基板と支持基板と
を低い温度で張り合わせることが可能になる。
ては、不揮発性メモリセルのコントロールゲート及びフ
ローティングゲート、並びにＤＲＡＭセルのチャネル領
域を垂直方向に整合させることが望ましい。また、支持
基板の表面にＢＰＳＧ層を形成し、かかるＢＰＳＧが形
成された面と、素子形成用基板とを張り合わせることが
好ましく、これによって、素子形成用基板と支持基板と
を低い温度で張り合わせることが可能になる。
【００１２】更に、上記の目的を達成するための本発明
のＤＲＡＭセルと不揮発性メモリセルが複合された複合
メモリセルは、一方の面に、フローティングゲート及び
コントロールゲートを備えた不揮発性メモリセル並びに
ＤＲＡＭセルの情報蓄積部が形成され、他方の面に、Ｄ
ＲＡＭセルのチャネル領域及びソース・ドレイン領域が
形成された素子形成基板と、この素子形成基板の一方の
面に張り合わされた支持基板、とから成ることを特徴と
する。
のＤＲＡＭセルと不揮発性メモリセルが複合された複合
メモリセルは、一方の面に、フローティングゲート及び
コントロールゲートを備えた不揮発性メモリセル並びに
ＤＲＡＭセルの情報蓄積部が形成され、他方の面に、Ｄ
ＲＡＭセルのチャネル領域及びソース・ドレイン領域が
形成された素子形成基板と、この素子形成基板の一方の
面に張り合わされた支持基板、とから成ることを特徴と
する。
【００１３】本発明の複合メモリセルにおいては、不揮
発性メモリセルのコントロールゲート及びフローティン
グゲート、並びにＤＲＡＭセルのチャネル領域が垂直方
向に整合させられていることが望ましい。また、素子形
成基板と支持基板との間の張り合わせ部分にＢＰＳＧ層
が形成されていることが好ましい。
発性メモリセルのコントロールゲート及びフローティン
グゲート、並びにＤＲＡＭセルのチャネル領域が垂直方
向に整合させられていることが望ましい。また、素子形
成基板と支持基板との間の張り合わせ部分にＢＰＳＧ層
が形成されていることが好ましい。
【００１４】
【作用】本発明の複合メモリセルはＳＯＩ（Silicon On
Insulator）構造を有し、ＤＲＡＭセルのチャネル領域
及びソース・ドレイン領域と、ＤＲＡＭセルの情報蓄積
部並びにＮＶＭセルとは３次元的に配置されている。そ
の結果、複合メモリセルの面積を小さくすることができ
る。しかも、ＤＲＡＭセルとＮＶＭセルとの間の情報の
転送にバスを用いる必要がなく、高速でＤＲＡＭセルと
ＮＶＭセルとの間での情報の転送を行うことができる。
Insulator）構造を有し、ＤＲＡＭセルのチャネル領域
及びソース・ドレイン領域と、ＤＲＡＭセルの情報蓄積
部並びにＮＶＭセルとは３次元的に配置されている。そ
の結果、複合メモリセルの面積を小さくすることができ
る。しかも、ＤＲＡＭセルとＮＶＭセルとの間の情報の
転送にバスを用いる必要がなく、高速でＤＲＡＭセルと
ＮＶＭセルとの間での情報の転送を行うことができる。
【００１５】電源を切断したとき、情報を予めＮＶＭセ
ルに蓄えることができるので、バックアップ用電源は不
要である。また、通常の情報の書き込み等はＤＲＡＭセ
ルにて行い得るので、書き込み可能回数及び書き込み時
間は基本的にはＤＲＡＭ並みである。
ルに蓄えることができるので、バックアップ用電源は不
要である。また、通常の情報の書き込み等はＤＲＡＭセ
ルにて行い得るので、書き込み可能回数及び書き込み時
間は基本的にはＤＲＡＭ並みである。
【００１６】
【実施例】以下、図面を参照して、本発明を実施例に基
づき説明する。尚、各図は、半導体素子の模式的な一部
断面図を示し、一対の（２つの）複合メモリセルが形成
される各工程を示す。
づき説明する。尚、各図は、半導体素子の模式的な一部
断面図を示し、一対の（２つの）複合メモリセルが形成
される各工程を示す。
【００１７】先ず、素子形成用基板１０の一方の面に、
フローティングゲート２０及びコントロールゲート２４
を備えた不揮発性メモリ（ＮＶＭ）セルを形成し、且
つ、素子形成用基板１０上に、ＤＲＡＭ（ＤＲＡＭ）セ
ルの情報蓄積部を形成する。
フローティングゲート２０及びコントロールゲート２４
を備えた不揮発性メモリ（ＮＶＭ）セルを形成し、且
つ、素子形成用基板１０上に、ＤＲＡＭ（ＤＲＡＭ）セ
ルの情報蓄積部を形成する。
【００１８】そのために、例えばシリコンから成る素子
形成用基板１０の表面のＤＲＡＭ形成予定領域以外の領
域にＶ溝又はトレンチ１２をリソグラフィ技術及びエッ
チング技術によって形成した後、例えばＳｉＯ2から成
る第１の絶縁膜１４を通常の方法で全面に形成する。こ
の第１の絶縁膜１４は、トンネル酸化膜として機能す
る。Ｖ溝又はトレンチ１２の深さは１００ｎｍ程度とす
る。次に、通常のＣＶＤ技術、リソグラフィ技術及びエ
ッチング技術によって例えばポリシリコン層からフロー
ティングゲート２０を形成する（図１の（Ａ）参照）。
尚、図において、Ｖ溝又はトレンチ１２は一部のみを図
示した。
形成用基板１０の表面のＤＲＡＭ形成予定領域以外の領
域にＶ溝又はトレンチ１２をリソグラフィ技術及びエッ
チング技術によって形成した後、例えばＳｉＯ2から成
る第１の絶縁膜１４を通常の方法で全面に形成する。こ
の第１の絶縁膜１４は、トンネル酸化膜として機能す
る。Ｖ溝又はトレンチ１２の深さは１００ｎｍ程度とす
る。次に、通常のＣＶＤ技術、リソグラフィ技術及びエ
ッチング技術によって例えばポリシリコン層からフロー
ティングゲート２０を形成する（図１の（Ａ）参照）。
尚、図において、Ｖ溝又はトレンチ１２は一部のみを図
示した。
【００１９】次いで、例えばＳｉＯ2から成る第２の絶
縁膜２２を通常の方法で全面に形成した後、通常のＣＶ
Ｄ技術、リソグラフィ技術及びエッチング技術によって
例えばポリシリコン層からコントロールゲート２４を形
成する。そして、全面に例えばＳｉＯ2から成る第３の
絶縁膜２６を通常のＣＶＤ法にて形成する（図１の
（Ｂ）参照）。こうして、素子形成用基板１０の一方の
面に、フローティングゲート２０及びコントロールゲー
ト２４を備えたＮＶＭセルが形成される。
縁膜２２を通常の方法で全面に形成した後、通常のＣＶ
Ｄ技術、リソグラフィ技術及びエッチング技術によって
例えばポリシリコン層からコントロールゲート２４を形
成する。そして、全面に例えばＳｉＯ2から成る第３の
絶縁膜２６を通常のＣＶＤ法にて形成する（図１の
（Ｂ）参照）。こうして、素子形成用基板１０の一方の
面に、フローティングゲート２０及びコントロールゲー
ト２４を備えたＮＶＭセルが形成される。
【００２０】次に、第３の絶縁膜２６、第２の絶縁膜２
２及び第１の絶縁膜１４に開口部を形成してかかる開口
部の底部に素子形成用基板１０を露出させる。そして、
開口部内を含む第３の絶縁膜２６上に例えばポリシリコ
ン層をＣＶＤ法で堆積させ、リソグラフィ技術及びエッ
チング技術によってかかるポリシリコン層からＤＲＡＭ
用ノード電極３０を形成する。その後、ＤＲＡＭ用ノー
ド電極３０の表面に例えばシリコン窒化膜及びシリコン
酸化膜から成る情報蓄積用のキャパシタ絶縁膜３２を形
成し、更に、全面に例えばポリシリコンから成るＤＲＡ
Ｍ用プレート電極３４をＣＶＤ法にて形成する（図１の
（Ｃ）参照）。情報蓄積用のキャパシタ絶縁膜３２の一
部はコントロールゲート２４の上方に形成されることが
望ましい。情報蓄積用のキャパシタ絶縁膜３２をこのよ
うな形態とすることによって、ＤＲＡＭセルの面積を小
さくすることが可能になる。こうして、素子形成用基板
１０の一方の面に、ＤＲＡＭ用ノード電極３０、キャパ
シタ絶縁膜３２及びＤＲＡＭ用プレート電極３４から成
るＤＲＡＭセルの情報蓄積部が形成される。
２及び第１の絶縁膜１４に開口部を形成してかかる開口
部の底部に素子形成用基板１０を露出させる。そして、
開口部内を含む第３の絶縁膜２６上に例えばポリシリコ
ン層をＣＶＤ法で堆積させ、リソグラフィ技術及びエッ
チング技術によってかかるポリシリコン層からＤＲＡＭ
用ノード電極３０を形成する。その後、ＤＲＡＭ用ノー
ド電極３０の表面に例えばシリコン窒化膜及びシリコン
酸化膜から成る情報蓄積用のキャパシタ絶縁膜３２を形
成し、更に、全面に例えばポリシリコンから成るＤＲＡ
Ｍ用プレート電極３４をＣＶＤ法にて形成する（図１の
（Ｃ）参照）。情報蓄積用のキャパシタ絶縁膜３２の一
部はコントロールゲート２４の上方に形成されることが
望ましい。情報蓄積用のキャパシタ絶縁膜３２をこのよ
うな形態とすることによって、ＤＲＡＭセルの面積を小
さくすることが可能になる。こうして、素子形成用基板
１０の一方の面に、ＤＲＡＭ用ノード電極３０、キャパ
シタ絶縁膜３２及びＤＲＡＭ用プレート電極３４から成
るＤＲＡＭセルの情報蓄積部が形成される。
【００２１】次いで、ＮＶＭセル及びＤＲＡＭセルの情
報蓄積部が形成された素子形成用基板１０の一方の面
と、支持基板５０とを張り合わせた後、素子形成用基板
１０の一部分を除去する。
報蓄積部が形成された素子形成用基板１０の一方の面
と、支持基板５０とを張り合わせた後、素子形成用基板
１０の一部分を除去する。
【００２２】即ち、ＤＲＡＭ用プレート電極３４の表面
を研磨して平滑にした後、表面にＢＰＳＧ層５２が形成
されたシリコンから成る支持基板５０と、ＤＲＡＭ用プ
レート電極３４が形成された素子形成用基板１０を向か
い合わせて（図２の（Ａ）参照）、公知の方法により、
７００゜Ｃ以上のＯ2雰囲気中で熱圧着させて、素子形
成用基板１０と支持基板５０とを張り合わせる（図２の
（Ｂ）参照）。尚、ＢＰＳＧ膜５２の代わりに、支持基
板５０の表面に、例えば、ＳｉＯ2、ＰＳＧ、ＢＳＧ、
ＳｉＮ等の各種絶縁膜を形成してもよい。また、素子形
成用基板１０と支持基板５０の張り合わせは、両方の基
板にパルス電圧を印加して静電圧着する方法等、如何な
る方法も採用することができる。
を研磨して平滑にした後、表面にＢＰＳＧ層５２が形成
されたシリコンから成る支持基板５０と、ＤＲＡＭ用プ
レート電極３４が形成された素子形成用基板１０を向か
い合わせて（図２の（Ａ）参照）、公知の方法により、
７００゜Ｃ以上のＯ2雰囲気中で熱圧着させて、素子形
成用基板１０と支持基板５０とを張り合わせる（図２の
（Ｂ）参照）。尚、ＢＰＳＧ膜５２の代わりに、支持基
板５０の表面に、例えば、ＳｉＯ2、ＰＳＧ、ＢＳＧ、
ＳｉＮ等の各種絶縁膜を形成してもよい。また、素子形
成用基板１０と支持基板５０の張り合わせは、両方の基
板にパルス電圧を印加して静電圧着する方法等、如何な
る方法も採用することができる。
【００２３】次いで、素子形成用基板１０の裏面（他方
の面）を、例えば機械研磨法及び選択研磨法によって除
去する。即ち、素子形成用基板１０の裏面を機械研磨し
て厚さを５μｍ程度にする。その後、選択研磨法によっ
て素子形成用基板１０の厚さを約１００ｎｍにする。選
択研磨時、素子形成用基板１０に形成された第１の絶縁
膜１４がストッパーとして機能し、第１の絶縁膜１４が
現れた時点で研磨を停止させることが可能となる。こう
して、具体的には、２つのＶ溝又はトレンチ１２に挟ま
れた領域に素子形成用基板１０を残すことができる（図
３の（Ａ）参照）。
の面）を、例えば機械研磨法及び選択研磨法によって除
去する。即ち、素子形成用基板１０の裏面を機械研磨し
て厚さを５μｍ程度にする。その後、選択研磨法によっ
て素子形成用基板１０の厚さを約１００ｎｍにする。選
択研磨時、素子形成用基板１０に形成された第１の絶縁
膜１４がストッパーとして機能し、第１の絶縁膜１４が
現れた時点で研磨を停止させることが可能となる。こう
して、具体的には、２つのＶ溝又はトレンチ１２に挟ま
れた領域に素子形成用基板１０を残すことができる（図
３の（Ａ）参照）。
【００２４】その後、残された素子形成用基板１０にＤ
ＲＡＭセルのチャネル領域４４Ａ及びソース・ドレイン
領域４４Ｂを形成する。即ち、全面にゲート酸化膜４０
を形成した後、例えばポリシリコンから成るゲート電極
４２を、従来のＣＶＤ法、フォトリソグラフィ技術及び
エッチング技術によって形成する。次に、素子形成用基
板１０のソース・ドレイン形成予定領域に、作製すべき
ＤＲＡＭの導電性に依存した不純物（Ｂ、Ｐ、Ａｓ等）
のイオン注入を行い、アニール処理を行って不純物を活
性化させる。こうして、チャネル領域４４Ａ及びソース
・ドレイン領域４４Ｂを形成した後、不要なゲート酸化
膜を除去する（図３の（Ｂ）参照）。ＮＶＭセルのコン
トロールゲート２２及びフローティングゲート２６、並
びにＤＲＡＭセルのチャネル領域４４Ａを垂直方向に整
合させることが望ましい。
ＲＡＭセルのチャネル領域４４Ａ及びソース・ドレイン
領域４４Ｂを形成する。即ち、全面にゲート酸化膜４０
を形成した後、例えばポリシリコンから成るゲート電極
４２を、従来のＣＶＤ法、フォトリソグラフィ技術及び
エッチング技術によって形成する。次に、素子形成用基
板１０のソース・ドレイン形成予定領域に、作製すべき
ＤＲＡＭの導電性に依存した不純物（Ｂ、Ｐ、Ａｓ等）
のイオン注入を行い、アニール処理を行って不純物を活
性化させる。こうして、チャネル領域４４Ａ及びソース
・ドレイン領域４４Ｂを形成した後、不要なゲート酸化
膜を除去する（図３の（Ｂ）参照）。ＮＶＭセルのコン
トロールゲート２２及びフローティングゲート２６、並
びにＤＲＡＭセルのチャネル領域４４Ａを垂直方向に整
合させることが望ましい。
【００２５】次いで、層間絶縁層４６を通常のＣＶＤ法
にて形成し、かかる層間絶縁層４６に開口部をＲＩＥ法
で形成した後、スパッタ法等によって配線材料を開口部
内及び層間絶縁層４６上に堆積させる。その後、リソグ
ラフィ技術及びエッチング技術によって配線材料をパタ
ーニングして配線層４８を形成して、ＤＲＡＭを完成さ
せる（図４参照）。尚、図４中の配線層４８はビット線
ＢＬに相当する。ゲート電極４４Ａはワード線ＷＬ（図
示せず）を兼ねており、コントロールゲート２４はコン
トロール線ＣＬ（図示せず）に接続されている。また、
ＤＲＡＭ用プレート電極３４は、ビット線ＢＬに電源電
圧ＶCCが印加されても絶縁破壊が生じないように、例え
ば基準電圧Ｖ1（＝ＶCC／２、但し電源電圧をＶCCとす
る）に接続されていることが望ましい。
にて形成し、かかる層間絶縁層４６に開口部をＲＩＥ法
で形成した後、スパッタ法等によって配線材料を開口部
内及び層間絶縁層４６上に堆積させる。その後、リソグ
ラフィ技術及びエッチング技術によって配線材料をパタ
ーニングして配線層４８を形成して、ＤＲＡＭを完成さ
せる（図４参照）。尚、図４中の配線層４８はビット線
ＢＬに相当する。ゲート電極４４Ａはワード線ＷＬ（図
示せず）を兼ねており、コントロールゲート２４はコン
トロール線ＣＬ（図示せず）に接続されている。また、
ＤＲＡＭ用プレート電極３４は、ビット線ＢＬに電源電
圧ＶCCが印加されても絶縁破壊が生じないように、例え
ば基準電圧Ｖ1（＝ＶCC／２、但し電源電圧をＶCCとす
る）に接続されていることが望ましい。
【００２６】こうして、一方の面に、フローティングゲ
ート２０及びコントロールゲート２４を備えた不揮発性
メモリセル並びにＤＲＡＭセルの情報蓄積部３０，３
２，３４が形成され、他方の面に、ＤＲＡＭセルのチャ
ネル領域４４Ａ及びソース・ドレイン領域４４Ｂが形成
された素子形成基板１０と、この素子形成基板の一方の
面に張り合わされた支持基板５０とから成る、ＤＲＡＭ
セルと不揮発性メモリセルが複合された複合メモリセル
が完成する。支持基板内に複数の複合メモリセルを形成
すれば、複合メモリを得ることができる。
ート２０及びコントロールゲート２４を備えた不揮発性
メモリセル並びにＤＲＡＭセルの情報蓄積部３０，３
２，３４が形成され、他方の面に、ＤＲＡＭセルのチャ
ネル領域４４Ａ及びソース・ドレイン領域４４Ｂが形成
された素子形成基板１０と、この素子形成基板の一方の
面に張り合わされた支持基板５０とから成る、ＤＲＡＭ
セルと不揮発性メモリセルが複合された複合メモリセル
が完成する。支持基板内に複数の複合メモリセルを形成
すれば、複合メモリを得ることができる。
【００２７】かかる複合メモリセルの等価回路を図５に
示す。ＮＶＭセルのコントロールゲート２２及びフロー
ティングゲート２６、並びにＤＲＡＭセルのチャネル領
域４４Ａは垂直方向に整合していることが望ましい。こ
れによって、ＮＶＭセルのフローティングゲート２０に
おける電子の注入・放出（即ち、ＮＶＭセルにおける情
報の有無）に依存して、ＤＲＡＭセルの情報蓄積用のキ
ャパシタ絶縁膜３２の電荷の蓄積（即ち、ＤＲＡＭセル
における情報の有無）を制御することができる。また、
ＤＲＡＭセルの情報蓄積用のキャパシタ絶縁膜３２に蓄
積されている電荷（即ち、ＤＲＡＭセルにおける情報の
有無）によって、ＮＶＭセルのフローティングゲート２
０における電子の注入・放出（即ち、ＮＶＭセルにおけ
る情報の有無）を制御することができる。
示す。ＮＶＭセルのコントロールゲート２２及びフロー
ティングゲート２６、並びにＤＲＡＭセルのチャネル領
域４４Ａは垂直方向に整合していることが望ましい。こ
れによって、ＮＶＭセルのフローティングゲート２０に
おける電子の注入・放出（即ち、ＮＶＭセルにおける情
報の有無）に依存して、ＤＲＡＭセルの情報蓄積用のキ
ャパシタ絶縁膜３２の電荷の蓄積（即ち、ＤＲＡＭセル
における情報の有無）を制御することができる。また、
ＤＲＡＭセルの情報蓄積用のキャパシタ絶縁膜３２に蓄
積されている電荷（即ち、ＤＲＡＭセルにおける情報の
有無）によって、ＮＶＭセルのフローティングゲート２
０における電子の注入・放出（即ち、ＮＶＭセルにおけ
る情報の有無）を制御することができる。
【００２８】ＤＲＡＭセルとＮＶＭセルが複合された本
発明の複合メモリセルの動作を、以下説明する。本発明
の複合メモリセルにおいては、通常の情報の書き込み、
読み出し、蓄積はＤＲＡＭセルにて行い、複合メモリの
電源をオフにする直前にＤＲＡＭセルに書き込まれてい
た情報を対応するＮＶＭセルに転送することが望まし
い。また、複合メモリの電源をオンにした直後、ＮＶＭ
セルに蓄積されていた情報を対応するＤＲＡＭセルに転
送することが望ましい。こうすることによって、通常
は、情報の書き込み及び読み出しをＤＲＡＭを用いるこ
とで高速で行うことができ、ＮＶＭセルを備えているの
でバックアップ用電源が不要であり、しかも、ＮＶＭの
書き込み回数を減らすことができる。
発明の複合メモリセルの動作を、以下説明する。本発明
の複合メモリセルにおいては、通常の情報の書き込み、
読み出し、蓄積はＤＲＡＭセルにて行い、複合メモリの
電源をオフにする直前にＤＲＡＭセルに書き込まれてい
た情報を対応するＮＶＭセルに転送することが望まし
い。また、複合メモリの電源をオンにした直後、ＮＶＭ
セルに蓄積されていた情報を対応するＤＲＡＭセルに転
送することが望ましい。こうすることによって、通常
は、情報の書き込み及び読み出しをＤＲＡＭを用いるこ
とで高速で行うことができ、ＮＶＭセルを備えているの
でバックアップ用電源が不要であり、しかも、ＮＶＭの
書き込み回数を減らすことができる。
【００２９】ＤＲＡＭセルに蓄積された情報をＮＶＭセ
ルに転送する場合、ワード線ＷＬを能動状態に制御して
かかるＤＲＡＭセルを選択して導通状態とし、蓄積され
ている情報をセンスアンプによって増幅してビット線Ｂ
Ｌの電位を情報蓄積用のキャパシタ絶縁膜３２における
電位（蓄積されている情報）と同じ値に遷移させる。そ
の後、ワード線ＷＬを非能動状態に制御すると共に、Ｎ
ＶＭセルのコントロール線ＣＬを高電位にする。
ルに転送する場合、ワード線ＷＬを能動状態に制御して
かかるＤＲＡＭセルを選択して導通状態とし、蓄積され
ている情報をセンスアンプによって増幅してビット線Ｂ
Ｌの電位を情報蓄積用のキャパシタ絶縁膜３２における
電位（蓄積されている情報）と同じ値に遷移させる。そ
の後、ワード線ＷＬを非能動状態に制御すると共に、Ｎ
ＶＭセルのコントロール線ＣＬを高電位にする。
【００３０】このとき、情報蓄積用のキャパシタ絶縁膜
３２の電位が高電位ＶHである場合、ＤＲＡＭセルのチ
ャネル領域４４ＡとＮＶＭセルのコントロールゲート２
４との間に高電界が形成されないので、ＮＶＭセルのフ
ローティングゲート２０からチャネル領域４４Ａを介し
てＤＲＡＭ用ノード電極３０及びビット線ＢＬへとＦ−
Ｎ電流が流れない。その結果、ＮＶＭセルのフローティ
ングゲート２０には電子が注入されない。情報蓄積用の
キャパシタ絶縁膜３２の電位が低電位ＶLである場合、
ＤＲＡＭセルのチャネル領域４４ＡとＮＶＭセルのコン
トロールゲート２４との間に高電界が形成されるので、
ＮＶＭセルのフローティングゲート２０からチャネル領
域４４Ａを介してＤＲＡＭ用ノード電極３０及びビット
線ＢＬへとＦ−Ｎ電流が流れる。その結果、ＮＶＭセル
のフローティングゲート２０には電子が注入される。
３２の電位が高電位ＶHである場合、ＤＲＡＭセルのチ
ャネル領域４４ＡとＮＶＭセルのコントロールゲート２
４との間に高電界が形成されないので、ＮＶＭセルのフ
ローティングゲート２０からチャネル領域４４Ａを介し
てＤＲＡＭ用ノード電極３０及びビット線ＢＬへとＦ−
Ｎ電流が流れない。その結果、ＮＶＭセルのフローティ
ングゲート２０には電子が注入されない。情報蓄積用の
キャパシタ絶縁膜３２の電位が低電位ＶLである場合、
ＤＲＡＭセルのチャネル領域４４ＡとＮＶＭセルのコン
トロールゲート２４との間に高電界が形成されるので、
ＮＶＭセルのフローティングゲート２０からチャネル領
域４４Ａを介してＤＲＡＭ用ノード電極３０及びビット
線ＢＬへとＦ−Ｎ電流が流れる。その結果、ＮＶＭセル
のフローティングゲート２０には電子が注入される。
【００３１】以上のように、ＤＲＡＭセルの情報蓄積用
のキャパシタ絶縁膜３２の電位が高電位ＶHか低電位ＶL
であるかに依存して、フローティングゲート２０への電
子の注入が制御される。即ち、ＤＲＡＭセルに蓄積され
た情報が対応するＮＶＭセルに転送される。
のキャパシタ絶縁膜３２の電位が高電位ＶHか低電位ＶL
であるかに依存して、フローティングゲート２０への電
子の注入が制御される。即ち、ＤＲＡＭセルに蓄積され
た情報が対応するＮＶＭセルに転送される。
【００３２】ＮＶＭセルに蓄積された情報を対応するＤ
ＲＡＭセルに転送する場合、予め、ビット線ＢＬの電位
を低電位ＶLに制御すると共にワード線ＷＬを能動状態
に制御して、ＤＲＡＭ用ノード電極３０の電位をＶLと
し、ＤＲＡＭセルを初期化する。
ＲＡＭセルに転送する場合、予め、ビット線ＢＬの電位
を低電位ＶLに制御すると共にワード線ＷＬを能動状態
に制御して、ＤＲＡＭ用ノード電極３０の電位をＶLと
し、ＤＲＡＭセルを初期化する。
【００３３】次に、ビット線ＢＬの電位を高電位ＶHに
制御すると共に、ＮＶＭセルのコントロール線ＣＬを高
電位とする。このとき、フローティングゲート２０に電
子が注入された状態にあるＮＶＭセルに対応するＤＲＡ
Ｍセルにおいては閾値ＶTHが上がり、ＤＲＡＭセルは非
導通状態となる。その結果、ＤＲＡＭセルの情報蓄積用
のキャパシタ絶縁膜３２の電位は低電位ＶLのままとな
る。一方、フローティングゲート２０に電子が注入され
ていない状態にあるＮＶＭセルに対応するＤＲＡＭセル
においては閾値ＶTHが下がり、ＤＲＡＭセルは導通状態
となる。その結果、ＤＲＡＭセルの情報蓄積用のキャパ
シタ絶縁膜３２の電位は高電位ＶHとなる。
制御すると共に、ＮＶＭセルのコントロール線ＣＬを高
電位とする。このとき、フローティングゲート２０に電
子が注入された状態にあるＮＶＭセルに対応するＤＲＡ
Ｍセルにおいては閾値ＶTHが上がり、ＤＲＡＭセルは非
導通状態となる。その結果、ＤＲＡＭセルの情報蓄積用
のキャパシタ絶縁膜３２の電位は低電位ＶLのままとな
る。一方、フローティングゲート２０に電子が注入され
ていない状態にあるＮＶＭセルに対応するＤＲＡＭセル
においては閾値ＶTHが下がり、ＤＲＡＭセルは導通状態
となる。その結果、ＤＲＡＭセルの情報蓄積用のキャパ
シタ絶縁膜３２の電位は高電位ＶHとなる。
【００３４】以上のように、ＮＶＭセルのフローティン
グゲート２０に電子が注入されていたか否かに依存し
て、ＤＲＡＭセルの情報蓄積用のキャパシタ絶縁膜３２
の電位が変化する。即ち、ＮＶＭセルに蓄積された情報
が対応するＤＲＡＭセルに転送される。
グゲート２０に電子が注入されていたか否かに依存し
て、ＤＲＡＭセルの情報蓄積用のキャパシタ絶縁膜３２
の電位が変化する。即ち、ＮＶＭセルに蓄積された情報
が対応するＤＲＡＭセルに転送される。
【００３５】以上、好ましい実施例に基づき、本発明を
説明したが、本発明はこの実施例に限定されるものでは
ない。実施例にて使用した各種材料は例示であり、適宜
変更することができる。ＤＲＡＭセルの情報蓄積部の断
面形状は、図示した例に限られず、例えば、図６に示す
形状とすることができる。尚、図６中、２８は絶縁層で
ある。
説明したが、本発明はこの実施例に限定されるものでは
ない。実施例にて使用した各種材料は例示であり、適宜
変更することができる。ＤＲＡＭセルの情報蓄積部の断
面形状は、図示した例に限られず、例えば、図６に示す
形状とすることができる。尚、図６中、２８は絶縁層で
ある。
【００３６】
【発明の効果】本発明の複合メモリセルにおいては、Ｄ
ＲＡＭセルのチャネル領域及びソース・ドレイン領域
と、ＤＲＡＭセルの情報蓄積部並びにＮＶＭセルとが３
次元的に配置されており、メモリセル全体の面積を小さ
くすることができる。しかも、ＤＲＡＭセルとＮＶＭセ
ルとの間の情報の転送にバスを用いる必要がなく、高速
で情報の転送を行うことができる。また、電源が切断さ
れたとき、情報をＮＶＭセルに蓄えておくことができ、
バックアップ用電源が不要である。更に、通常の情報の
書き込み等はＤＲＡＭセルにて行い得るので、書き込み
可能回数及び書き込み時間は基本的にはＤＲＡＭ並みで
ある。
ＲＡＭセルのチャネル領域及びソース・ドレイン領域
と、ＤＲＡＭセルの情報蓄積部並びにＮＶＭセルとが３
次元的に配置されており、メモリセル全体の面積を小さ
くすることができる。しかも、ＤＲＡＭセルとＮＶＭセ
ルとの間の情報の転送にバスを用いる必要がなく、高速
で情報の転送を行うことができる。また、電源が切断さ
れたとき、情報をＮＶＭセルに蓄えておくことができ、
バックアップ用電源が不要である。更に、通常の情報の
書き込み等はＤＲＡＭセルにて行い得るので、書き込み
可能回数及び書き込み時間は基本的にはＤＲＡＭ並みで
ある。
【図１】本発明の複合メモリセルの作製工程を説明する
ための基板等の模式的な一部断面図である。
ための基板等の模式的な一部断面図である。
【図２】図１に引き続き、本発明の複合メモリセルの作
製工程を説明するための基板等の模式的な一部断面図で
ある。
製工程を説明するための基板等の模式的な一部断面図で
ある。
【図３】図２に引き続き、本発明の複合メモリセルの作
製工程を説明するための基板等の模式的な一部断面図で
ある。
製工程を説明するための基板等の模式的な一部断面図で
ある。
【図４】本発明の複合メモリセルの模式的な一部断面図
である。
である。
【図５】本発明の複合メモリセルの等価回路を示す図で
ある。
ある。
【図６】本発明の複合メモリセルの情報蓄積部の一例を
示す模式的な一部断面図である。
示す模式的な一部断面図である。
１０ 素子形成用基板 １２ Ｖ溝又はトレンチ １４ 第１の絶縁膜 ２０ フローティングゲート ２２ 第２の絶縁膜 ２４ コントロールゲート ２６ 第３の絶縁膜 ３０ ＤＲＡＭ用ノード電極 ３２ キャパシタ絶縁膜 ３４ ＤＲＡＭ用プレート電極 ４０ ゲート酸化膜 ４２ ゲート電極 ４４Ａ チャネル領域 ４４Ｂ ソース・ドレイン領域 ４６ 層間絶縁層 ４８ 配線層 ５０ 支持基板 ５２ ＢＰＳＧ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (6)
- 【請求項１】ＤＲＡＭセルと不揮発性メモリセルが複合
された複合メモリセルの作製方法であって、 （イ）素子形成用基板上に、フローティングゲート及び
コントロールゲートを備えた不揮発性メモリセルを形成
し、且つ、該素子形成用基板上に、ＤＲＡＭセルの情報
蓄積部を形成する工程と、 （ロ）素子形成用基板の不揮発性メモリセル及びＤＲＡ
Ｍセルの情報蓄積部が形成された面と、支持基板とを張
り合わせた後、素子形成用基板の一部分を除去する工程
と、 （ハ）残された素子形成用基板にＤＲＡＭセルのチャネ
ル領域及びソース・ドレイン領域を形成する工程、 から成ることを特徴とする複合メモリセルの作製方法。 - 【請求項２】不揮発性メモリセルのコントロールゲート
及びフローティングゲート、並びにＤＲＡＭセルのチャ
ネル領域を垂直方向に整合させたことを特徴とする請求
項１に記載の複合メモリセルの作製方法。 - 【請求項３】支持基板の表面にＢＰＳＧ層を形成し、か
かるＢＰＳＧが形成された面と、素子形成用基板とを張
り合わせることを特徴とする請求項１又は請求項２に記
載の複合メモリセルの作製方法。 - 【請求項４】一方の面に、フローティングゲート及びコ
ントロールゲートを備えた不揮発性メモリセル並びにＤ
ＲＡＭセルの情報蓄積部が形成され、他方の面に、ＤＲ
ＡＭセルのチャネル領域及びソース・ドレイン領域が形
成された素子形成基板と、該素子形成基板の一方の面に
張り合わされた支持基板とから成ることを特徴とするＤ
ＲＡＭセルと不揮発性メモリセルが複合された複合メモ
リセル。 - 【請求項５】不揮発性メモリセルのコントロールゲート
及びフローティングゲート、並びにＤＲＡＭセルのチャ
ネル領域が垂直方向に整合させられたことを特徴とする
請求項４に記載の複合メモリセル。 - 【請求項６】素子形成基板と支持基板との間の張り合わ
せ部分にＢＰＳＧ層が形成されていることを特徴とする
請求項４又は請求項５に記載の複合メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5053287A JPH06244384A (ja) | 1993-02-19 | 1993-02-19 | Ｄｒａｍセルと不揮発性メモリセルが複合された複合メモリセル及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5053287A JPH06244384A (ja) | 1993-02-19 | 1993-02-19 | Ｄｒａｍセルと不揮発性メモリセルが複合された複合メモリセル及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244384A true JPH06244384A (ja) | 1994-09-02 |
Family
ID=12938516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5053287A Pending JPH06244384A (ja) | 1993-02-19 | 1993-02-19 | Ｄｒａｍセルと不揮発性メモリセルが複合された複合メモリセル及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244384A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6009011A (en) * | 1996-12-27 | 1999-12-28 | Sharp Kabushiki Kaisha | Non-volatile memory and method for operating the same |
| US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
| US7016227B2 (en) | 2003-08-20 | 2006-03-21 | Elpida Memory, Inc. | Nonvolatile random access memory and method of fabricating the same |
| JP2007129187A (ja) * | 2005-10-03 | 2007-05-24 | Seiko Epson Corp | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
| WO2009117222A1 (en) * | 2008-03-20 | 2009-09-24 | Micron Technology, Inc. | Memory structure having volatile and non-volatile memory portions |
| KR101108516B1 (ko) * | 2005-11-29 | 2012-01-30 | 인피니언 테크놀로지스 아게 | 비휘발성 저장 장치와 방법 |
| CN104112747A (zh) * | 2013-04-19 | 2014-10-22 | 中国科学院微电子研究所 | 存储器件及其制造方法和存取方法 |
-
1993
- 1993-02-19 JP JP5053287A patent/JPH06244384A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6009011A (en) * | 1996-12-27 | 1999-12-28 | Sharp Kabushiki Kaisha | Non-volatile memory and method for operating the same |
| US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
| US7016227B2 (en) | 2003-08-20 | 2006-03-21 | Elpida Memory, Inc. | Nonvolatile random access memory and method of fabricating the same |
| JP2007129187A (ja) * | 2005-10-03 | 2007-05-24 | Seiko Epson Corp | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
| US7863669B2 (en) | 2005-10-03 | 2011-01-04 | Seiko Epson Corporation | Nonvolatile semiconductor memory device |
| KR101108516B1 (ko) * | 2005-11-29 | 2012-01-30 | 인피니언 테크놀로지스 아게 | 비휘발성 저장 장치와 방법 |
| WO2009117222A1 (en) * | 2008-03-20 | 2009-09-24 | Micron Technology, Inc. | Memory structure having volatile and non-volatile memory portions |
| US7898857B2 (en) | 2008-03-20 | 2011-03-01 | Micron Technology, Inc. | Memory structure having volatile and non-volatile memory portions |
| US8149619B2 (en) | 2008-03-20 | 2012-04-03 | Micron Technology, Inc. | Memory structure having volatile and non-volatile memory portions |
| TWI455249B (zh) * | 2008-03-20 | 2014-10-01 | Micron Technology Inc | 具有揮發性及非揮發性記憶體部分之記憶體結構 |
| CN104112747A (zh) * | 2013-04-19 | 2014-10-22 | 中国科学院微电子研究所 | 存储器件及其制造方法和存取方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5049516A (en) | Method of manufacturing semiconductor memory device | |
| JP3452465B2 (ja) | Ｅｅｐｒｏｍ及びこれのプログラミング方法 | |
| US5331188A (en) | Non-volatile DRAM cell | |
| KR100817657B1 (ko) | 반도체 기억 장치, 데이터 처리 장치 및 반도체 장치 | |
| JP2596695B2 (ja) | Ｅｅｐｒｏｍ | |
| JP4933048B2 (ja) | メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ | |
| US5936274A (en) | High density flash memory | |
| US7220634B2 (en) | NROM memory cell, memory array, related devices and methods | |
| US8089801B2 (en) | Semiconductor memory device and method of forming the same | |
| JP2929430B2 (ja) | キャパシタがないｄｒａｍおよびその製造方法 | |
| JP3299900B2 (ja) | 不揮発性メモリ及びその動作方法 | |
| US20070069281A1 (en) | Ultra high density flash memory | |
| JP2001156188A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH06244384A (ja) | Ｄｒａｍセルと不揮発性メモリセルが複合された複合メモリセル及びその作製方法 | |
| JP2001167592A (ja) | 不揮発性半導体記憶装置 | |
| JP3107442B2 (ja) | 不揮発性メモリ、その使用方法及びその製造方法 | |
| JP2001168218A (ja) | 半導体装置とそれを用いた不揮発性半導体記憶装置及びその製造方法 | |
| JPH11195718A (ja) | 不揮発性半導体記憶装置と、その製造方法及びその駆動方法 | |
| JP2588311B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP3071541B2 (ja) | 不揮発性メモリ | |
| JPS6367783A (ja) | 半導体記憶装置 | |
| US6642571B2 (en) | Nonvolatile semiconductor memory | |
| JP4227681B2 (ja) | 非揮発性半導体素子の製造方法 | |
| JP3090738B2 (ja) | 不揮発性半導体記憶素子 | |
| JP3578243B2 (ja) | 不揮発性半導体記憶装置の製造方法 |