KR940004611B1 - 불휘발성 메모리 장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

불휘발성 메모리 장치의 제조방법

제1a도-제1c 도는 종래 기술에 따른 불휘발성 메모리 장치의 제조공정도.

제2a도-제2d도는 이 발명에 따른 불휘발성 메모리 장치의 제조공정도.

이 발명은 불휘발성 메모리 장치의 제조방법에 있어서, 특히 FLOTOX형 EEPROM의 게이트 유전막 및 터널 산화막 제조방법에 관한 것이다.

불휘발성 메모리 소자중 EEPROM(Electrically Programmable ROM)은 1셀당 트랜지스터를 한개씩 갖고 있어 제조 단가가 낮고, 공정이 비교적 간단하며, 집적도가 높아 널리 쓰이고 있으나 데이타를 소거할때 자외선을 쐬야 하는 불편이 있고, 따라서 페키지에 창이 필요한 단점이 있다. 마이크로 콘트롤러, 프로그램어블 논리소자 또는 크레디트 카드등에 쓰이는 EEPROM(Erasable Electrically PROM)은 전기 신호로 프로그램과 소거를 할 수 있으나 1셀당 2개의 트랜지스터가 있어 공정이 복잡하고 집적도가 낮은 단점이 있다. 그러나 페키지에 창이 필요없고 프로그램에 필요한 제어회로를 소자내부에 내장할 수 있어 그 사용범위가 점차 넓어지고 있다. FLOTOX(floating-gate tunneling oxide)형 EEPROM은 프루팅 게이트의 하부에 얇은 산화막으로 터널 산화막을 형성하여 컨트롤 게이트에 일정 전압을 가하면 드레인 전극에서 프루팅 게이트로 전자가 터널링하여 프로그램된다. 또한 컨트롤 게이트를 접지하고 드레인 전극에 일정전압을 가하면 프루팅 게이트에서 드레인 전극으로 전자가 터널링하여 프로그램이 소거된다. 이때 상기 전자의 터널링이 일어나는 터널 산화막은 100Å 정도의 박막으로써 터널 산화막의 성질이 EEPROM의 신뢰성 및 효율에 중요한 영향을 미친다.

제1a도-제1c도는 종래 기술에 따른 불휘발성 메모리 장치의 제조공정도이다.

제1a도를 참조하면, p형 실리콘기판(1)의 표면에 제1산화막(3)을 소정두께 헝성한 후 상기 제1산화막(3)의 소정부분이 노출되도록 제1감광막 패턴(5)을 형성한다. 그다음 상기 노출된 제1산화막(3)을 제거하여 기판(1)을 노출시킨후 상기 노출된 기판(1)의 표면에 n형 불순물 이온을 적당량 이온주입하여 이온층(7)을 형성한다. 상기 이온층(7)은 드레인 영역의 모서리에서 발생하는 BTBT(band to band tunneling)에 의한 누설전류를 방지하기 위한 것이다.

제1b도를 참조하면, 상기 제1감광막 패턴(5)을 제거하고 상기 구조의 전표면에 소정두께로 희생 산화막을 형성한 후 에치백 공정에 의해 제거한다. 상기 희생 산화막 형성 및 제거 공정은 이온충(7)의 이온 주입에 따른 기판(1) 및 제1산화막(3)의 표면손상을 보상하기 위한 것이다. 그다음 이온층(7)의 불순물 이온을 활성화하여 터널 확산영역(8)을 형성한 후 상기 구조의 전표면에 통상의 방법으로 제2산화막(9)을 약 100Å 정도 두께로 형성한다. 상기 제2산화막(9)중에서 터널 확산영역(8)의 상부에 형성된 것은 터널 산화막(11)이 되고 제1산화막(3) 상부에 형성된 것은 제1산화막(3)과 함께 게이트 유전막(10)이 된다. 그후 상기 구조의 전표면에 제1다결정실리콘층(12). 제1층간 절연막(13), 제2다결정실리콘층(15) 및 제1금속층(17)을 통상의 방법으로 순차적으로 형성한 후 상기 제1금속층(17)의 표면에 제2감광막 패턴(19)을 형성한다. 상기 제1 및 제2다결정실리콘층(12), (15)은 각각 프루팅 게이트 및 컨트롤 게이트가 된다.

제1c도를 참조하면, 상기 제2감광막 패턴(13)을 통해 노출된 제1금속층(17), 제2 다결정실리콘(15), 제1층간 절연막(13) 및 제1다결정실리콘층(12)을 순차적으로 제거하여 게이트 산화막(10) 및 터널 산화막(11)의 소정부분을 노출시킨 후 제2감광막 패턴(19)을 제거한다. 그다음 통상의 방법으로 터널 산화막(9)의 하부에 n형 불순물 이온을 주입하여 제1확산영역(21)을 형성하며, 노출된 게이트 산화막(10) 하부의 기판(1)에 n형 불순물 이온을 주입하여 제2 및 제3확산영역(23), (25)을 형성한다.

상기 제2확산영역(23)은 비트선과 연결되는 드레인 영역이 되고 제3확산영역 (25)은 소오스 영역이 된다. 또한 터널 확산층(8)과 제1확산층(21)은 공통전극이 된다. 그후, 상기 구조의 전표면에 제2층간 절연막(27)을 형성한 후 제2확산층(23)의 소정부분을 노출시킨 후 상기 제2층간 절연막(27)의 표면에 제2금속층(28)을 형성한다. 이때 상기 제2금속층(28)은 제2확산층(23)의 노출된 부분과 접촉된다. 그다음 상기 구조의 전표면에 보호층(29)을 형성한다.

상술한 바와 같이 종래의 불휘발성 메모리 장치의 제조방법은 터널 확산영역을 형성하기 위한 이온주입 공정시 노출된 반도체기판의 표면이 손상된다. 이를 보상하기 위한 희생산화막 형성 및 식각 공정시 제1산화막의 상부사 식각될 수 있으며, 터널 산화막인 제2산화막 형성공정시 반도체기판과의 경계면에서 산화막이 성장하므로 제2산화막이 정확한 두께조절이 어려운 문제점이 있다.

상기와 같은 문제점들을 해결하기 위하여 이 발명은 불휘발성 메모리 장치의 제조방법에 있어서, 제1도전형의 반도체 기판상에 제1산화막 및 질화막을 순차적으로 형성한 후 질화막의 소정부분이 노출되도록 제1감광막 패턴을 형성하는 공정과, 상기 제1감광막 패턴에 의해 노출된 질화막 및 제1산화막을 순차적으로 제거한 후 상기 기판상에 제2도전형의 불순물 이온을 주입하여 이온층을 형성하고 상기 제1감광막 패턴을 제거하는 공정과, 상기 이온층의 불순물 이온을 활성화하여 터널 확산영역을 형성하고 상기 구조의 전표면에 제2산화막을 형성한 후 통상의 방법으로 제2산화막을 제거하는 공정과, 상기 구조의 전표면에 제거하는 3산화막을 형성하고 열처리하는 공정과, 상기 제3산화막의 표면에 제4산화막을 형성하는 공정과, 상기 구조의 전표면에 제1반도체층, 제1층간 절연막, 제2반도체층 및 제1금속층을 순차적으로 형성하는 공정과, 상기 제1금속층상에 제2감광막 패턴을 형성한 후 상기 제3산화막의 소정부분이 노출되도륵 상기 제2감광막 패턴을 통해 노출된 제1금속층, 제2반도체층, 제1층간 절연막 및 제1반도체층을 순차적으로 제거하는 공정과, 상기 터널 확산영역 하부에 제1확산영역을 제2도전형의 불순물로 형성하는 공정과, 상기 노출된 제4 및 제3산화막을 순차적으로 제거하여 기판의 소정부분을 노출시킨 후 상기 노출된 기판상에 제2도전형의 불순물로 제2 및 제3확산영역을 형성하는 공정과, 상기 구조의 전표면에 제2층간 절연막을 형성한 후 상기 제2층간 절연막의 소정부분을 제거하여 제2확산영역의 소정부분을 노출시키는 공정과, 상기 제2층간 절연막상에 제2확산영역과 접촉되도록 제2금속층을 형성한 후 상기 구조의 전표면에 보호층을 형성하는 공정을 포함한다.

이하 도면을 참조하여 이 발명을 상세히 설명한다.

제2a도-제2c도는 이 발명에 따른 불휘발성 메모리 장치와 제조공정도이다.

제2a도를 참조하면, p형 실리콘 기판(41)상에 물리증착 또는 화학시상도포등의 방법으로 제1산화막 (43) 및 질화막(45)을 각각 150-250Å, 100∼200Å 정도의 두께로 850-950Å 정도의 온도에서 형성한 후 상기 질화막(45)상에 제1감광막 패턴 (47)을 형성한다. 그다음 상기 제1감광막 패턴(47)에 의해 노출된 질화막(45) 및 제1산화막(43)을 순차적으로 제거하여 기판(41)의 일부를 노출시킨다. 그후 기판(41)과 반대되는 도전형인 P 및 As등 n형 불순물 이온을 상기 노출된 기판(41)상에 이온주입하여 이온층(49)을 형성한다.

제2b도를 참조하면, 상기 구조의 전표면에 제2산화막을 750∼850Å에서 100∼200Å 정도 두께로 형성한 후 통상의 에치백 공정에 의해 제거하여 상기 이온층(49) 형성공정시 이온주입에 의해 손상된 기판(41)의 표면을 보상한다.

이때 상기 질화막(45)상에 형성된 제2산화막의 식각 공정시 질화막(45)의 표면은 손상을 적게 받는다. 상기 제2산화막 형성공정시 이온층(49)의 불순물 이온의 활성화되어 터널 확산영역(50)을 형성한다. 상기 터널 확산영역(50)은 BTBT에 의한 누설전류를 방지한다. 그다음 상기 구조의 전표면에 제3산화막(51)을 750-850℃ 의 온도에서 50-7OÅ 정도의 두께로 형성한 후 상기 구조의 기판(41)을 N₂분위기에서 950-1050℃ 정도의 온도로 열처리하여 기판(41)과 제3산화막 및 질화막(45)과 제3산화막의 접합면의 결함을 제거한다. 또한 실리콘 기판(41)에서의 산화가 더이상 일어나지 않게 하여 터널 산화막의 두께 조절이 용이해진다. 그후 상기 구조의 전표면에 제4산화막(53)을 N₂희석산화법에 의해 30-5OÅ 정도의 두께로 750-800℃의 온도에서 형성한다. 상기 희석산화법은 산화막의 성장속도가 느린 단점이 있으나, 산화막의 비유전상수가 크고 항복전압이 낮은등의 장점이 있다. 상기 기판(41)상의 제3 및 제4산화막(51), (3)이 터널 산화막(54)이 되고 제1, 제3, 제4산화막 및 질화막(43), (51), (53), (45)이 게이트 유전막(52)이 된다.

제2c도를 참조하면, 상기 구조의 전표면에 제1반도체층(57), 제1층간 절연막(59), 제2반도체층(61) 및 제1금속층(63)을 순차적으로 물리증착 또는 화학기상도포법등의 방법으로 형성한다. 상기 제1 및 제2반도체층(57), (61)은 다결정실리콘으로 형성하고, 제1층간 절연막(59)은 산화규소 또는 질화규소로 형성하며, 제1금속층 (63)은 W, Ti, Cr 및 Pt등 금속으로 형성한다. 그다음 상기 제1금속층(63)상에 제2감광막 패턴(65)을 형성한다.

제2d도를 참조하면, 상기 제2감광막 패턴(65)에 의해 노출된 제1금속층(63), 제2반도체층(61), 제1층간 절연막(59) 및 제1반도체층(5)을 순차적으로 제거하여 게이트 절연막(52) 및 터널 산화막(54)의 소정부분을 노출시킨 후 제 2감광막 패턴(65)을 제거한다. 그다음 통상의 방법을 상기 터널 산화막(54)의 하부에 제1확산영역(69)을 형성한 후 기판의 소정부분을 노출시켜 제2 및 제3확산영역(71), (73)을 형성한다. 상기 제1, 제2 및 제3확산영역(69), (71), (73)은 P 및 As등 n형 불순물을 사용한다. 또한 상기 터널 확산영역(50) 및 제1확산영역(69)을 공통 전극(72)이 되어 제2확산영역(71)과 짝지어 하나의 트랜지스터가 되며, 제3확산영역과 짝지어 또하나의 트랜지스터가 된다. 또한 상기 제1 및 제2반도체층(57), (61)은 각각 프루팅 게이트 및 컨트롤 게이트가 된다. 그후 상기 구조의 전표면에 통상의 방법으로 제2층간 절연막(67)을 형성한 후 고정부분을 제거하여 제2확산영역(71)을 노출시킨다. 그다음 상기 제2층간 절연막(67)상에 제2금속층(75)을 형성한 후 상기 구조의 전표면에 보호층(77)을 형성한다. 이때 상기 제2금속층(75)은 제2확산영역(71)과 접촉되어 비트선이 된다. 또한 터널 산화막(54)상의 제1금속층(63)은 셀선과 접속되며 게이트 절연막(52)상의 제1금속층(63)은 워드선과 접속된다.

상술한 바와 같이 게이트 절연막을 산화막-질화막-산화막의 적층형태로 형성하며, 터널 산화막은 2층의 산화막으로 형성하며, 상기 2층의 산화막 형성은 1차산화막을 형성한 후 열처리하여 반도체기판과의 접합면에서의 산화막성장을 방지한 후 2차산화막을 형성한다. 따라서 이 발명은 터널 산화막 헝성공정시 터널 산화막의 두께 조절이 용이하며, 희생산화막의 형성 및 식각에 따른 게이트 절연막의 오염을 줄일 수 있어 불휘발성 메모리 장치의 효율 및 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (20)

1. 불휘발성 메모리 장치의 제조방법에 있어서, 제1도전형의 반도체 기판상에 제1산화막 및 질화막을 순차적으로 형성한 후 질화막의 소정부분이 노출되도록 제1감광막 패턴을 형성하는 공정과, 상기 제1감광막 패턴에 의해 노출된 질화막 및 제1산화막을 순차적으로 제거한 후 상기 기판상에 제2도전형의 불순물 이온을 주입하여 이온층을 형성하고 상기 제1감광막 패턴을 제거하는 공정과, 상기 제1이온층의 불순물 이온을 활성화하여 터널 확산영역을 형성하고 상기 구조의 전표면에 제2산화막을 형성한 후 제거하는 공정과, 상기 구조의 전면에 제3산화막을 소정두께 형성하고 열처리하는 공정과, 상기 제3산화막의 표면에 제4산화막을 소정두께 형성하는 공정과, 상기 구조의 전표면에 제1반도체층, 제1층간 절연막, 제2반도체층 및 제1금속층을 순차적으로 형성하는 공정과 상기 제4산화막의 소정부분이 노출되도록 상기 제2감광막 패턴을 형성한 후 노출된 제1금속층, 제2반도체층, 제1층간 절연막 및 제1반도체층을 순차적으로 제거하는 공정과, 상기 터널 확산영역 하부에 제1확산영역을 제2도전형의 불순물로 형성하는 공정과, 상기 노출된 제3 및 제2산화막을 순차적으로 제거하여 기판의 소정부분을 노출시킨 후 상기 노출된 기판상에 제2도전형의 불순물로 제2 및 제3확산영역을 형성하는 공정과, 상기 구조의 전표면에 제2층간 절연막을 형성한 후 상기 제2층간 절연막의 소정부분을 제거하여 제2확산영역의 소정부분을 노출시키는 공정과, 상기 제2층간 절연막상에 제2확산영역과 접촉되도록 제2금속층을 형성한 후 상기 구조의 전표면에 보호층을 형성하는 공정을 포함하는 불휘발성 메모리 장치의 제조방법.
2. 제1항에 있어서, 상기 기판으로 p형 실리콘 웨이퍼를 사용하는 불휘발성 메모리 장치의 제조방법.
3. 제1항에 있어서, 상기 이온층 형성공정시 n형 불순물 이온을 이온주입하는 불휘발성 메모리 장치의 제조방법.
4. 제1항에 있어서, 상기 제1산화막을 150∼200Å 정도의 두께로 형성하는 불휘발성 메모리 장치의 제조방법.
5. 제1항에 있어서, 상기 제1산화막을 750∼850℃ 정도의 온도에서 형성하는 불휘발성 메모리 장치의 제조방법.
6. 제1항에 있어서, 상기 질화막을 100∼150Å 정도의 두께로 형성하는 불휘발성 메모리 장치의 제조방법.
7. 제1항에 있어서, 상기 질화막을 750∼850℃ 정도의 온도에서 형성하는 불휘발성 메모리 장치의 제조방법.
8. 제1항에 있어서, 상기 제2산화막을 100-200Å 정도의 두께로 형성하는 불휘발성 메모리 장치의 제조방법.
9. 제1항에 있어서, 상기 제2산화막을 750∼850℃ 정도의 온도에서 형성하는 불휘발성 메모리 장치의 제조방법.
10. 제1항에 있어서, 상기 제2산화막을 형성공정시 이온층의 불순물 이온이 활성화 되어 터널 확산영역을 형성하는 불휘발성 메모리 장치의 제조방법.
11. 제1항에 있어서, 상기 제2산화막 식각공정을 에치백 방법으로 행하는 불휘발성 메모리 장치의 제조방법.
12. 제1항에 있어서, 상기 제3산화막을 50-70Å 정도의 두께로 형성하는 불휘발성 메모리 장치의 제조방법.
13. 제1항에 있어서, 상기 제3산화막을 750-850℃ 정도의 온도에서 형성하는 불휘발성 메모리 장치의 제조방법.
14. 제1항에 있어서, 상기 열처리 공정을 질소 분위기에서 900-1050℃ 정도의 온도에서 행하는 불휘발성 메모리 장치의 제조방법.
15. 제1항에 있어서, 상기 제4산화막을 30-50Å 정도의 두께로 형성하는 불휘발성 메모리 장치의 제조방법.
16. 제1항에 있어서, 상기 제4산화막을 750-850℃ 정도의 온도에서 형성하는 불휘발성 메모리 장치의 제조방법.
17. 제1항에 있어서, 상기 제4산화막을 희석산화법으로 형성하는 불휘발성 메모리 장치의 제조방법.
18. 제1항에 있어서, 상기 제2, 제3 및 제4산화막을 동일한 온도에서 형성하는 불휘발성 메모리 장치의 제조방법.
19. 제1항에 있어서, 상기 제3 및 제4산화막이 터널 산화막이 되는 불휘발성 메모리 장치의 제조방법.
20. 제1항에 있어서, 상기 제1산화막, 질화막, 제3산화막 및 제4산화막이 게이트 유전막이 되는 불휘발성 메모리 장치의 제조방법.