JP2650287B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP2650287B2 JP2650287B2 JP62328892A JP32889287A JP2650287B2 JP 2650287 B2 JP2650287 B2 JP 2650287B2 JP 62328892 A JP62328892 A JP 62328892A JP 32889287 A JP32889287 A JP 32889287A JP 2650287 B2 JP2650287 B2 JP 2650287B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、EEPROM等の不揮発性メモリ等の半導体記憶
装置を製造する方法に関し、特に、その絶縁層を窒化膜
を用いた半導体記憶装置の製造方法に関する。
装置を製造する方法に関し、特に、その絶縁層を窒化膜
を用いた半導体記憶装置の製造方法に関する。
〔発明の概要〕 本発明は、浮遊ゲート電極と制御ゲート電極の間の絶
縁層に窒化膜を形成した半導体記憶装置の製造方法にお
いて、その窒化膜にシリコンを含有させた後、その窒化
膜を酸化することにより、所要の絶縁層の耐圧を得る方
法である。
縁層に窒化膜を形成した半導体記憶装置の製造方法にお
いて、その窒化膜にシリコンを含有させた後、その窒化
膜を酸化することにより、所要の絶縁層の耐圧を得る方
法である。
半導体基板上に、浮遊ゲート電極と制御ゲート電極を
それぞれ絶縁層を介して積層し、電気的な消去を可能と
する不揮発性メモリすなわちEEPROM（electrically era
sable read only memory）が一般に知られている。
それぞれ絶縁層を介して積層し、電気的な消去を可能と
する不揮発性メモリすなわちEEPROM（electrically era
sable read only memory）が一般に知られている。
ところで、このEEPROMの構造として、そのゲート絶縁
層を耐圧の大きい酸化膜／窒化膜／酸化膜の積層構造
（いわゆるONO構造）にすることがある。
層を耐圧の大きい酸化膜／窒化膜／酸化膜の積層構造
（いわゆるONO構造）にすることがある。
第２図ａ及び第２図ｂは、浮遊ゲート電極上の絶縁層
を上記積層構造にするEEPROMの製造方法にかかる図であ
る。その製造方法について簡単に説明すると、シリコン
基板21a,21b上に、絶縁層22を形成し、シリコン基板21a
上には、浮遊ゲート電極となる第１層目の多結晶シリコ
ン層23を所要のパターンに形成する。続いて、上記多結
晶シリコン層23上を含む前面にシリコン酸化膜24,シリ
コン窒化膜25を積層する。そして、第２図ａに示すよう
に、例えばメモリセル以外のトランジスタ等が形成され
るシリコン基板21b上で、上記絶縁層22,シリコン酸化膜
24,シリコン窒化膜25が除去され、基板主面を露出させ
る。
を上記積層構造にするEEPROMの製造方法にかかる図であ
る。その製造方法について簡単に説明すると、シリコン
基板21a,21b上に、絶縁層22を形成し、シリコン基板21a
上には、浮遊ゲート電極となる第１層目の多結晶シリコ
ン層23を所要のパターンに形成する。続いて、上記多結
晶シリコン層23上を含む前面にシリコン酸化膜24,シリ
コン窒化膜25を積層する。そして、第２図ａに示すよう
に、例えばメモリセル以外のトランジスタ等が形成され
るシリコン基板21b上で、上記絶縁層22,シリコン酸化膜
24,シリコン窒化膜25が除去され、基板主面を露出させ
る。
続いて、第２図ｂに示すように、ONO構造とするため
に上記シリコン窒化膜25上にシリコン酸化膜26を形成す
るが、その酸化処理を、上記シリコン基板21b上のシリ
コン（ゲート）酸化膜27の形成と同時に行う。この酸化
の条件は、例えば1000℃,O2雰囲気とされる。そして、
このようなシリコン酸化膜26,27を上記シリコン基板21
a,21b上に形成した後、図示を省略するがそれぞれシリ
コン酸化膜26,27上に第２層目の多結晶シリコン層を形
成する。次に、これをパターニングして、浮遊ゲート電
極となる多結晶シリコン層23上に、シリコン酸化膜24,
シリコン窒化膜25及びシリコン酸化膜26からなる絶縁層
と、その絶縁層を介して積層する制御ゲート電極と、第
２層目の多結晶シリコン層を利用したトランジスタのゲ
ート電極をそれぞれ形成する。
に上記シリコン窒化膜25上にシリコン酸化膜26を形成す
るが、その酸化処理を、上記シリコン基板21b上のシリ
コン（ゲート）酸化膜27の形成と同時に行う。この酸化
の条件は、例えば1000℃,O2雰囲気とされる。そして、
このようなシリコン酸化膜26,27を上記シリコン基板21
a,21b上に形成した後、図示を省略するがそれぞれシリ
コン酸化膜26,27上に第２層目の多結晶シリコン層を形
成する。次に、これをパターニングして、浮遊ゲート電
極となる多結晶シリコン層23上に、シリコン酸化膜24,
シリコン窒化膜25及びシリコン酸化膜26からなる絶縁層
と、その絶縁層を介して積層する制御ゲート電極と、第
２層目の多結晶シリコン層を利用したトランジスタのゲ
ート電極をそれぞれ形成する。
酸化膜／窒化膜／酸化膜の積層構造において、最も上
部の酸化膜は、電子の捕獲を軽減し、絶縁耐圧を向上さ
せるように機能する。また、このような酸化膜／窒化膜
／酸化膜の積層構造についての技術的な文献としては、
「Extended Abstracts of the 17th Conference on Sol
id State and Materials,Tokyo,1985,pp.267〜270」等
にもその記載がある。
部の酸化膜は、電子の捕獲を軽減し、絶縁耐圧を向上さ
せるように機能する。また、このような酸化膜／窒化膜
／酸化膜の積層構造についての技術的な文献としては、
「Extended Abstracts of the 17th Conference on Sol
id State and Materials,Tokyo,1985,pp.267〜270」等
にもその記載がある。
ところが、上述の製造方法では、積層構造からなる絶
縁層の最も上部のシリコン酸化膜26は、第２層目の多結
晶シリコン層を用いたゲート電極のゲート酸化膜27と同
時に形成される。このため、その酸化処理時間を長くす
ることで、絶縁破壊の耐圧向上を図ることができるにも
拘わらず、上記ゲート酸化膜27の膜厚等に合わせる必要
性から、十分な耐圧の向上を図ることができないでい
た。
縁層の最も上部のシリコン酸化膜26は、第２層目の多結
晶シリコン層を用いたゲート電極のゲート酸化膜27と同
時に形成される。このため、その酸化処理時間を長くす
ることで、絶縁破壊の耐圧向上を図ることができるにも
拘わらず、上記ゲート酸化膜27の膜厚等に合わせる必要
性から、十分な耐圧の向上を図ることができないでい
た。
また、シリコン窒化膜25を単独で酸化することで、そ
の耐圧向上を実現できる。しかし、この場合には、選択
的な処理が必要とされ、従って大幅に工程が増加するこ
とになり、問題を解決する方法とは言い得ない。
の耐圧向上を実現できる。しかし、この場合には、選択
的な処理が必要とされ、従って大幅に工程が増加するこ
とになり、問題を解決する方法とは言い得ない。
そこで、本発明は、このような技術的な課題に鑑み、
所要の絶縁層の耐圧を大幅な工程の増加もなく得ること
を目的とする。
所要の絶縁層の耐圧を大幅な工程の増加もなく得ること
を目的とする。
本発明は、上述したような目的を達成するため、半導
体基板上に下層酸化膜、窒化膜、上層酸化膜の積層構造
からなる絶縁層を介して浮遊ゲート電極と制御ゲート電
極を積層形成する半導体記憶装置の製造方法において、
上記浮遊ゲート電極層上の上記絶縁層を形成する窒化膜
にシリコンを含有させた後、酸化することにより、酸化
レートを増加させて上記上層酸化膜を得るようにしたも
のである。
体基板上に下層酸化膜、窒化膜、上層酸化膜の積層構造
からなる絶縁層を介して浮遊ゲート電極と制御ゲート電
極を積層形成する半導体記憶装置の製造方法において、
上記浮遊ゲート電極層上の上記絶縁層を形成する窒化膜
にシリコンを含有させた後、酸化することにより、酸化
レートを増加させて上記上層酸化膜を得るようにしたも
のである。
ここで、窒化膜にシリコンを含有させる工程として
は、例えばシリコンをドーパントとしたイオン注入によ
り行うことができる。
は、例えばシリコンをドーパントとしたイオン注入によ
り行うことができる。
窒化膜にシリコンを含有させることによって、その窒
化膜のシリコンの量が増大し、酸化処理を行った場合に
は、その酸化レートが向上する。従って、他のゲート酸
化工程と同時に窒化膜を酸化しても、その窒化膜上でシ
リコン酸化膜を厚く形成することもでき、このために絶
縁耐圧の向上等を実現することができる。
化膜のシリコンの量が増大し、酸化処理を行った場合に
は、その酸化レートが向上する。従って、他のゲート酸
化工程と同時に窒化膜を酸化しても、その窒化膜上でシ
リコン酸化膜を厚く形成することもでき、このために絶
縁耐圧の向上等を実現することができる。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
本実施例の半導体記憶装置の製造方法は、EEPROMの例
であり、シリコンをイオン注入によってシリコン窒化膜
に導入して、その酸化レートを向上させている。以下、
本実施例をその製造工程に従って第１図ａ〜第１図ｃを
参照しながら説明する。
であり、シリコンをイオン注入によってシリコン窒化膜
に導入して、その酸化レートを向上させている。以下、
本実施例をその製造工程に従って第１図ａ〜第１図ｃを
参照しながら説明する。
（ａ） まず、シリコン基板1a,1bの表面に、第１層目
の多結晶シリコン層を用いたゲート電極のゲート酸化膜
となるシリコン酸化膜２を形成する。次に、上記シリコ
ン基板1a上には、第１層目の多結晶シリコン層３を形成
する。この第１層目の多結晶シリコン層３が最終的には
浮遊ゲート電極となる。
の多結晶シリコン層を用いたゲート電極のゲート酸化膜
となるシリコン酸化膜２を形成する。次に、上記シリコ
ン基板1a上には、第１層目の多結晶シリコン層３を形成
する。この第１層目の多結晶シリコン層３が最終的には
浮遊ゲート電極となる。
このように所定の領域に第１層目の多結晶シリコン層
３を形成したところで、前面に下層側のシリコン酸化膜
４を形成し、次いでシリコン窒化膜５を形成する。上記
シリコン酸化膜４は例えば熱酸化法やCVD法等の方法に
より形成することができる。上記シリコン窒化膜５は例
えば低圧のCVD法により形成することができる。膜厚等
は絶縁耐圧等に応じて設定できる。
３を形成したところで、前面に下層側のシリコン酸化膜
４を形成し、次いでシリコン窒化膜５を形成する。上記
シリコン酸化膜４は例えば熱酸化法やCVD法等の方法に
より形成することができる。上記シリコン窒化膜５は例
えば低圧のCVD法により形成することができる。膜厚等
は絶縁耐圧等に応じて設定できる。
そして、このようにシリコン酸化膜４とシリコン窒化
膜５を積層したところで、第１図ａに示すように、前面
にシリコンをドーパントするイオン注入を行う。このよ
うにシリコン窒化膜５の表面からイオン注入を行うこと
で、シリコン窒化膜５のシリコン原子の量が増え、次の
酸化処理工程における酸化レートが増大する。なお、イ
オン注入に際して、注入用のバッファ層等を設けても良
く、表面にシリコンの分布が大きくなるようなエネルギ
ーでイオン注入を行っても良い。
膜５を積層したところで、第１図ａに示すように、前面
にシリコンをドーパントするイオン注入を行う。このよ
うにシリコン窒化膜５の表面からイオン注入を行うこと
で、シリコン窒化膜５のシリコン原子の量が増え、次の
酸化処理工程における酸化レートが増大する。なお、イ
オン注入に際して、注入用のバッファ層等を設けても良
く、表面にシリコンの分布が大きくなるようなエネルギ
ーでイオン注入を行っても良い。
（ｂ） 次に、シリコン基板1b側のシリコン窒化膜５と
シリコン酸化膜４を除去し、そのシリコン基板1bの表面
を露出させる。
シリコン酸化膜４を除去し、そのシリコン基板1bの表面
を露出させる。
そして、所要の条件により、第１図ｂに示すように、
その全面を酸化する。露出したシリコン基板1bでは、そ
の表面にゲート酸化膜７が形成される。また、上記シリ
コン基板1a上では、シリコン原子の含有量が増大したシ
リコン窒化膜の表面が酸化され、高い酸化レートで上層
側のシリコン酸化膜６が成長する。すなわち、同じ酸化
工程で、シリコン窒化膜５上の上層側のシリコン酸化膜
６が形成されると共にシリコン基板1b上にゲート酸化膜
７が形成されるが、シリコン窒化膜５にはシリコンが多
く含有されているためにその酸化膜の膜厚は厚いものと
なり、ゲート酸化膜７とはまた独立した絶縁耐圧の値が
浮遊ゲート電極と制御ゲート電極の間で得られるように
なる。
その全面を酸化する。露出したシリコン基板1bでは、そ
の表面にゲート酸化膜７が形成される。また、上記シリ
コン基板1a上では、シリコン原子の含有量が増大したシ
リコン窒化膜の表面が酸化され、高い酸化レートで上層
側のシリコン酸化膜６が成長する。すなわち、同じ酸化
工程で、シリコン窒化膜５上の上層側のシリコン酸化膜
６が形成されると共にシリコン基板1b上にゲート酸化膜
７が形成されるが、シリコン窒化膜５にはシリコンが多
く含有されているためにその酸化膜の膜厚は厚いものと
なり、ゲート酸化膜７とはまた独立した絶縁耐圧の値が
浮遊ゲート電極と制御ゲート電極の間で得られるように
なる。
（ｃ） 次に、第１図ｃに示すように、全面に第２層目
の多結晶シリコン層を形成し、これをパターニングす
る。シリコン基板1a側には、制御ゲート電極8aを形成
し、シリコン基板1b側には、例えば周辺回路等のトラン
ジスタのゲート電極8bが形成される。以下、上記シリコ
ン基板1a側では、制御ゲート電極8bと例えばセルフアラ
インで、シリコン酸化膜6,シリコン窒化膜5,シリコン酸
化膜４及び第１層目の多結晶シリコン層３等をカットし
て行き、積層されたゲート構造を有するメモリセルのメ
モリトランジスタを得る。
の多結晶シリコン層を形成し、これをパターニングす
る。シリコン基板1a側には、制御ゲート電極8aを形成
し、シリコン基板1b側には、例えば周辺回路等のトラン
ジスタのゲート電極8bが形成される。以下、上記シリコ
ン基板1a側では、制御ゲート電極8bと例えばセルフアラ
インで、シリコン酸化膜6,シリコン窒化膜5,シリコン酸
化膜４及び第１層目の多結晶シリコン層３等をカットし
て行き、積層されたゲート構造を有するメモリセルのメ
モリトランジスタを得る。
本実施例の半導体記憶装置の製造装置においては、シ
リコン窒化膜５を酸化してシリコン酸化膜６を形成する
が、その際、シリコン窒化膜５にはシリコンがイオン注
入により多く含まれている。このため、その酸化レート
が増大し、大幅な工程増加もなく、その絶縁耐圧を向上
させることが可能となる。
リコン窒化膜５を酸化してシリコン酸化膜６を形成する
が、その際、シリコン窒化膜５にはシリコンがイオン注
入により多く含まれている。このため、その酸化レート
が増大し、大幅な工程増加もなく、その絶縁耐圧を向上
させることが可能となる。
本発明の半導体記憶装置の製造方法においては、窒化
膜にシリコンを含有させた後、酸化処理を行い、その窒
化膜の酸化レートを増加させてなるので、大幅な工程増
加もなく、絶縁耐圧の向上を実現することができる。
膜にシリコンを含有させた後、酸化処理を行い、その窒
化膜の酸化レートを増加させてなるので、大幅な工程増
加もなく、絶縁耐圧の向上を実現することができる。
第１図ａ〜第１図ｃは本発明の半導体記憶装置の製造方
法の一例を説明するためのそれぞれ工程断面図、第２図
ａ〜第２図ｂは従来の半導体記憶装置の製造方法の一例
を説明するためのそれぞれ工程断面図である。 1a,1b……シリコン基板 ３……第１層目の多結晶シリコン層 ４……シリコン酸化膜 ５……シリコン窒化膜 ６……シリコン酸化膜 8a……制御ゲート電極
法の一例を説明するためのそれぞれ工程断面図、第２図
ａ〜第２図ｂは従来の半導体記憶装置の製造方法の一例
を説明するためのそれぞれ工程断面図である。 1a,1b……シリコン基板 ３……第１層目の多結晶シリコン層 ４……シリコン酸化膜 ５……シリコン窒化膜 ６……シリコン酸化膜 8a……制御ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】半導体基板上に下層酸化膜、窒化膜、上層
酸化膜の積層構造からなる絶縁層を介して浮遊ゲート電
極と制御ゲート電極を積層形成する半導体記憶装置の製
造方法において、 上記浮遊ゲート電極層上の上記絶縁層を形成する窒化膜
にシリコンを含有させた後、酸化することにより、酸化
レートを増加させて上記上層酸化膜を得るようにしたこ
とを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328892A JP2650287B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62328892A JP2650287B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170049A JPH01170049A (ja) | 1989-07-05 |
| JP2650287B2 true JP2650287B2 (ja) | 1997-09-03 |
Family
ID=18215260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62328892A Expired - Fee Related JP2650287B2 (ja) | 1987-12-25 | 1987-12-25 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2650287B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4872395B2 (ja) * | 2006-03-15 | 2012-02-08 | ヤマハ株式会社 | シリコン酸化膜形成法、容量素子の製法及び半導体装置の製法 |
| JP4580899B2 (ja) | 2006-06-08 | 2010-11-17 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656729A (en) * | 1985-03-25 | 1987-04-14 | International Business Machines Corp. | Dual electron injection structure and process with self-limiting oxidation barrier |
-
1987
- 1987-12-25 JP JP62328892A patent/JP2650287B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01170049A (ja) | 1989-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |