JPH0685280A - 不揮発性半導体装置の製造方法 - Google Patents
不揮発性半導体装置の製造方法Info
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- JPH0685280A JPH0685280A JP4253970A JP25397092A JPH0685280A JP H0685280 A JPH0685280 A JP H0685280A JP 4253970 A JP4253970 A JP 4253970A JP 25397092 A JP25397092 A JP 25397092A JP H0685280 A JPH0685280 A JP H0685280A
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Abstract
(57)【要約】
【目的】 中間絶縁膜の膜質を高めつつ、フローティン
グゲートに対するリンの濃度を高め、カップリング容量
の向上を図り、書き込み特性、消去特性、および電荷保
持特性を向上させることが可能なＥＰＲＯＭあるいはＥ
2 ＰＲＯＭなどの不揮発性半導体装置を提供すること。 【構成】 フローティングゲート８の上に中間絶縁膜１
６の少なくとも一部を成膜した後、フローティングゲー
ト８に対して、導電性を高めるための不純物を導入す
る。中間絶縁膜１６は、たとえば下層側酸化シリコン膜
１０と、中間窒化シリコン膜１２と、上層側酸化シリコ
ン膜１４との三層構造のＯＮＯ膜１６で構成してある。
不純物の導入は、たとえばイオン注入により行われる。
フローティングゲート８に含まれるリンなどの不純物
が、外部へ拡散することがなくなり、フローティングゲ
ート８に含まれるリンなどの不純物の濃度が高いままに
保持される。したがって、フローティングゲート８の導
電性が向上し、カップリンク容量が向上する。
グゲートに対するリンの濃度を高め、カップリング容量
の向上を図り、書き込み特性、消去特性、および電荷保
持特性を向上させることが可能なＥＰＲＯＭあるいはＥ
2 ＰＲＯＭなどの不揮発性半導体装置を提供すること。 【構成】 フローティングゲート８の上に中間絶縁膜１
６の少なくとも一部を成膜した後、フローティングゲー
ト８に対して、導電性を高めるための不純物を導入す
る。中間絶縁膜１６は、たとえば下層側酸化シリコン膜
１０と、中間窒化シリコン膜１２と、上層側酸化シリコ
ン膜１４との三層構造のＯＮＯ膜１６で構成してある。
不純物の導入は、たとえばイオン注入により行われる。
フローティングゲート８に含まれるリンなどの不純物
が、外部へ拡散することがなくなり、フローティングゲ
ート８に含まれるリンなどの不純物の濃度が高いままに
保持される。したがって、フローティングゲート８の導
電性が向上し、カップリンク容量が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、たとえばＥＰＲＯＭな
どのフローティングゲートを有する不揮発性半導体装置
の製造方法に係わり、さらに詳しくは、フローティング
ゲートおよび中間絶縁膜の膜質を高め、カップリング容
量の向上を図ることが可能な不揮発性半導体装置の製造
方法に関する。
どのフローティングゲートを有する不揮発性半導体装置
の製造方法に係わり、さらに詳しくは、フローティング
ゲートおよび中間絶縁膜の膜質を高め、カップリング容
量の向上を図ることが可能な不揮発性半導体装置の製造
方法に関する。
【０００２】
【従来の技術】ＥＰＲＯＭやフラッシュ型Ｅ2 ＰＲＯＭ
などの不揮発性メモリ装置では、チャネルホットエレク
トロン（ＣＨＥ）効果あるいはＦ−Ｎトンネリング効果
などを利用し、電荷をフローティングゲートに注入し、
データの書き込みを行っている。フローティングゲート
に注入された電荷は、電源を落としても抜けることな
く、永久にデータを保持し続けることが理想である。
などの不揮発性メモリ装置では、チャネルホットエレク
トロン（ＣＨＥ）効果あるいはＦ−Ｎトンネリング効果
などを利用し、電荷をフローティングゲートに注入し、
データの書き込みを行っている。フローティングゲート
に注入された電荷は、電源を落としても抜けることな
く、永久にデータを保持し続けることが理想である。
【０００３】ところが、実際には、フローティングゲー
トに注入されている電荷は、熱放出モデルにしたがっ
て、除々にコントロールゲートや基板側に抜けていく。
したがって、不揮発性メモリ装置では、フローティング
ゲートに対して注入された電荷を長時間にわたり保持す
る、いわゆる電荷保持特性が素子の信頼性向上の重要な
ポイントとなっている。従来の不揮発性メモリ装置で
は、この電荷保持特性は、データ書き込み直後を１００
とすると、２０％低下するのに常温で約１０年である。
トに注入されている電荷は、熱放出モデルにしたがっ
て、除々にコントロールゲートや基板側に抜けていく。
したがって、不揮発性メモリ装置では、フローティング
ゲートに対して注入された電荷を長時間にわたり保持す
る、いわゆる電荷保持特性が素子の信頼性向上の重要な
ポイントとなっている。従来の不揮発性メモリ装置で
は、この電荷保持特性は、データ書き込み直後を１００
とすると、２０％低下するのに常温で約１０年である。
【０００４】電荷保持特性を向上させるため、従来で
は、フローティングゲートとコントロールゲートとの間
の中間絶縁膜を、ＯＮＯ膜（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／Ｓ
ｉＯ2）で構成している。中間絶縁膜として、通常の酸
化シリコン膜（ＳｉＯ2 ）でなくＯＮＯ膜とする理由
は、酸化シリコン膜の誘導率が３．９に対して、窒化シ
リコン膜（Ｓｉ3 Ｎ4 ）のそれは、７．５と酸化シリコ
ン膜の約二倍であり、薄膜化しても、カップリング容量
を大きくできるためである。カップリング容量が大きい
と言うことは、コントロールゲートに与えた電位がカッ
プリング容量比によって、フローティングゲート下層の
ゲート絶縁膜に対して印加されるため、通常のセルの読
み出しや、書き込み消去特性の向上につながる。しか
し、窒化シリコン膜だけでは、ＰＦ電流によりリークが
起きるため、窒化シリコン膜を挟んで下層側酸化シリコ
ン膜と上層側酸化シリコン膜とを形成してある。このよ
うな中間絶縁膜の構造を、一般にＯＮＯ膜と称してい
る。
は、フローティングゲートとコントロールゲートとの間
の中間絶縁膜を、ＯＮＯ膜（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／Ｓ
ｉＯ2）で構成している。中間絶縁膜として、通常の酸
化シリコン膜（ＳｉＯ2 ）でなくＯＮＯ膜とする理由
は、酸化シリコン膜の誘導率が３．９に対して、窒化シ
リコン膜（Ｓｉ3 Ｎ4 ）のそれは、７．５と酸化シリコ
ン膜の約二倍であり、薄膜化しても、カップリング容量
を大きくできるためである。カップリング容量が大きい
と言うことは、コントロールゲートに与えた電位がカッ
プリング容量比によって、フローティングゲート下層の
ゲート絶縁膜に対して印加されるため、通常のセルの読
み出しや、書き込み消去特性の向上につながる。しか
し、窒化シリコン膜だけでは、ＰＦ電流によりリークが
起きるため、窒化シリコン膜を挟んで下層側酸化シリコ
ン膜と上層側酸化シリコン膜とを形成してある。このよ
うな中間絶縁膜の構造を、一般にＯＮＯ膜と称してい
る。
【０００５】このＯＮＯ膜においては、下層側酸化シリ
コン膜は、良質の熱酸化膜にすることが、電荷保持特性
の観点から必要となるため、フローティングゲートを構
成するポリシリコン膜の表面を高温で希釈酸化を行い、
その後窒素ガスによりアニール処理を行っている。下層
側酸化シリコン膜を形成する前には、フローティングゲ
ートを構成するポリシリコン膜には、その導電性を確保
するため、リンなどの不純物がプレデポジション法によ
り導入される。その際に、ポリシリコン膜中のリン濃度
を低くすると、後工程での下層側酸化シリコン膜の成膜
の際に、良質な酸化シリコン膜が得られると言う報告が
成されている（日経マイクロデバイス，１９９０年１０
月号，第８５頁）。
コン膜は、良質の熱酸化膜にすることが、電荷保持特性
の観点から必要となるため、フローティングゲートを構
成するポリシリコン膜の表面を高温で希釈酸化を行い、
その後窒素ガスによりアニール処理を行っている。下層
側酸化シリコン膜を形成する前には、フローティングゲ
ートを構成するポリシリコン膜には、その導電性を確保
するため、リンなどの不純物がプレデポジション法によ
り導入される。その際に、ポリシリコン膜中のリン濃度
を低くすると、後工程での下層側酸化シリコン膜の成膜
の際に、良質な酸化シリコン膜が得られると言う報告が
成されている（日経マイクロデバイス，１９９０年１０
月号，第８５頁）。
【０００６】
【発明が解決しようとする課題】ところが、フローティ
ングゲートとなるポリシリコン膜にリンのプレデポジシ
ョンを行っても、次工程での高温の希釈酸化処理とアニ
ール処理とにより、フローティングゲート中のリンが酸
化膜中に拡散し、ポリシリコン膜中のリン濃度が低下す
るという問題点があることが、本発明者によって見い出
されている。フローティングゲートを構成するポリシリ
コン膜中のリンの濃度が低下すると、ポリシリコン膜が
完全な導体と成らず、コントロールゲートに対して電位
を付与した場合に、フローティングゲートが半導体とし
て働き、フローティングゲート中に空乏層が延び、見か
け上中間絶縁膜が厚くなり、カップリング容量が下がる
ことになる。このため、ＥＰＲＯＭの書き込み不良や、
フラッシュ型Ｅ2 ＰＲＯＭの消去のばらつきという問題
を起こす可能性が考えられる。
ングゲートとなるポリシリコン膜にリンのプレデポジシ
ョンを行っても、次工程での高温の希釈酸化処理とアニ
ール処理とにより、フローティングゲート中のリンが酸
化膜中に拡散し、ポリシリコン膜中のリン濃度が低下す
るという問題点があることが、本発明者によって見い出
されている。フローティングゲートを構成するポリシリ
コン膜中のリンの濃度が低下すると、ポリシリコン膜が
完全な導体と成らず、コントロールゲートに対して電位
を付与した場合に、フローティングゲートが半導体とし
て働き、フローティングゲート中に空乏層が延び、見か
け上中間絶縁膜が厚くなり、カップリング容量が下がる
ことになる。このため、ＥＰＲＯＭの書き込み不良や、
フラッシュ型Ｅ2 ＰＲＯＭの消去のばらつきという問題
を起こす可能性が考えられる。
【０００７】さらに、従来の方法では、フローティング
ゲートを構成するポリシリコン膜中に、リンをプレデポ
ジションにより導入した後に、下層側熱酸化シリコン膜
を成膜させるため、リンの濃度が高い場合に、ポリシリ
コンのグレインが成長しており、ポリシリコン膜の表面
の凹凸が大きくなり、その上の酸化膜のリッジ（ridge
）により、電荷リークを生じさせる原因となる。
ゲートを構成するポリシリコン膜中に、リンをプレデポ
ジションにより導入した後に、下層側熱酸化シリコン膜
を成膜させるため、リンの濃度が高い場合に、ポリシリ
コンのグレインが成長しており、ポリシリコン膜の表面
の凹凸が大きくなり、その上の酸化膜のリッジ（ridge
）により、電荷リークを生じさせる原因となる。
【０００８】本発明は、このような実情に鑑みてなさ
れ、中間絶縁膜の膜質を高めつつ、フローティングゲー
トに対するリンの濃度を高め、カップリング容量の向上
を図り、書き込み特性、消去特性、および電荷保持特性
を向上させることが可能な不揮発性半導体装置を提供す
ることを目的とする。
れ、中間絶縁膜の膜質を高めつつ、フローティングゲー
トに対するリンの濃度を高め、カップリング容量の向上
を図り、書き込み特性、消去特性、および電荷保持特性
を向上させることが可能な不揮発性半導体装置を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の不揮発性半導体装置の製造方法は、フロー
ティングゲートの上に中間絶縁膜の少なくとも一部を成
膜した後、フローティングゲートに対して、導電性を高
めるための不純物を導入することを特徴とする。中間絶
縁膜は、たとえば下層側酸化シリコン膜と、中間窒化シ
リコン膜と、上層側酸化シリコン膜との三層構造のＯＮ
Ｏ膜で構成してある。不純物の導入は、たとえばイオン
注入により行われる。
に、本発明の不揮発性半導体装置の製造方法は、フロー
ティングゲートの上に中間絶縁膜の少なくとも一部を成
膜した後、フローティングゲートに対して、導電性を高
めるための不純物を導入することを特徴とする。中間絶
縁膜は、たとえば下層側酸化シリコン膜と、中間窒化シ
リコン膜と、上層側酸化シリコン膜との三層構造のＯＮ
Ｏ膜で構成してある。不純物の導入は、たとえばイオン
注入により行われる。
【００１０】
【作用】本発明では、フローティングゲートを成膜した
直後にリンを導入するのではなく、フローティングゲー
トの上に、中間絶縁膜の少なくとも一部を成膜した後
に、リンなどの不純物をフローティングゲートに対して
導入する。その結果、中間絶縁膜を形成するための熱処
理により、フローティングゲートに含まれるリンなどの
不純物が、外部へ拡散することがなくなり、フローティ
ングゲートに含まれるリンなどの不純物の濃度が高いま
まに保持される。したがって、フローティングゲートの
導電性が向上し、カップリンク容量が向上し、ＥＰＲＯ
Ｍあるいはフラッシュ型Ｅ2 ＰＲＯＭの書き込み特性の
向上を図ることができると共に、フラッシュ型Ｅ2 ＰＲ
ＯＭの消去のばらつきなどを防止できる。また、フロー
ティングゲートを構成するポリシリコン膜中のグレイン
が成長する前に、熱酸化などにより、中間絶縁膜の少な
くとも一部である酸化シリコン膜を形成するため、フロ
ーティングゲートの表面に形成される酸化シリコン膜の
リッジなどがなくなり、中間絶縁膜の膜質も向上する。
その結果、電荷抜けを有効に防止することができ、ＥＰ
ＲＯＭおよびＥ2 ＰＲＯＭにおける電荷保持特性が向上
すると共に、フラッシュ型Ｅ2 ＰＲＯＭにおける書換え
回数が向上する。
直後にリンを導入するのではなく、フローティングゲー
トの上に、中間絶縁膜の少なくとも一部を成膜した後
に、リンなどの不純物をフローティングゲートに対して
導入する。その結果、中間絶縁膜を形成するための熱処
理により、フローティングゲートに含まれるリンなどの
不純物が、外部へ拡散することがなくなり、フローティ
ングゲートに含まれるリンなどの不純物の濃度が高いま
まに保持される。したがって、フローティングゲートの
導電性が向上し、カップリンク容量が向上し、ＥＰＲＯ
Ｍあるいはフラッシュ型Ｅ2 ＰＲＯＭの書き込み特性の
向上を図ることができると共に、フラッシュ型Ｅ2 ＰＲ
ＯＭの消去のばらつきなどを防止できる。また、フロー
ティングゲートを構成するポリシリコン膜中のグレイン
が成長する前に、熱酸化などにより、中間絶縁膜の少な
くとも一部である酸化シリコン膜を形成するため、フロ
ーティングゲートの表面に形成される酸化シリコン膜の
リッジなどがなくなり、中間絶縁膜の膜質も向上する。
その結果、電荷抜けを有効に防止することができ、ＥＰ
ＲＯＭおよびＥ2 ＰＲＯＭにおける電荷保持特性が向上
すると共に、フラッシュ型Ｅ2 ＰＲＯＭにおける書換え
回数が向上する。
【００１１】
【実施例】以下、本発明の一実施例に係る不揮発性半導
体装置の製造方法について、図面を参照しつつ詳細に説
明する。図１は本発明の一実施例に係る不揮発性半導体
装置の製造方法を示す要部概略断面図、図２は図１に示
す方法を用いて製造した不揮発性半導体装置の要部概略
断面図、図３は同実施例の不揮発性半導体装置の要部平
面図、図４は図３に示すＢ−Ｂ線に沿う要部断面図であ
る。
体装置の製造方法について、図面を参照しつつ詳細に説
明する。図１は本発明の一実施例に係る不揮発性半導体
装置の製造方法を示す要部概略断面図、図２は図１に示
す方法を用いて製造した不揮発性半導体装置の要部概略
断面図、図３は同実施例の不揮発性半導体装置の要部平
面図、図４は図３に示すＢ−Ｂ線に沿う要部断面図であ
る。
【００１２】図１（ａ）に示すように、本実施例の製造
方法では、たとえばシリコン単結晶で構成してあるＰ型
の半導体基板２（たとえば抵抗が８〜１２Ω・ｃｍ）の
表面に、選択酸化素子分離領域（ＬＯＣＯＳ）４を熱酸
化法により素子分離を行うべき所定のパターンで形成す
る。ＬＯＣＯＳ４の素子分離パターンの一例を図３に示
す。図３に示す例では、長方形のＬＯＣＯＳ４が半導体
基板２の面方向に沿って所定間隔で形成してある。この
所定パターンのＬＯＣＯＳ４は、窒化シリコン膜をマス
クとして熱酸化することにより形成される。ＬＯＣＯＳ
４の膜厚は、特に限定されないが、たとえば５００〜７
００ｎｍ程度である。
方法では、たとえばシリコン単結晶で構成してあるＰ型
の半導体基板２（たとえば抵抗が８〜１２Ω・ｃｍ）の
表面に、選択酸化素子分離領域（ＬＯＣＯＳ）４を熱酸
化法により素子分離を行うべき所定のパターンで形成す
る。ＬＯＣＯＳ４の素子分離パターンの一例を図３に示
す。図３に示す例では、長方形のＬＯＣＯＳ４が半導体
基板２の面方向に沿って所定間隔で形成してある。この
所定パターンのＬＯＣＯＳ４は、窒化シリコン膜をマス
クとして熱酸化することにより形成される。ＬＯＣＯＳ
４の膜厚は、特に限定されないが、たとえば５００〜７
００ｎｍ程度である。
【００１３】次に、ＬＯＣＯＳ４の間に位置する半導体
基板２の表面に、たとえば酸化シリコン膜で構成される
ゲート絶縁膜６を、熱酸化法などで成膜する。ゲート絶
縁膜６を成膜するための条件としては、特に限定されな
いが、８００〜９００℃程度のウェット酸化で行う。こ
のゲート絶縁膜６の膜厚は、たとえば１５〜２０ｎｍ程
度である。
基板２の表面に、たとえば酸化シリコン膜で構成される
ゲート絶縁膜６を、熱酸化法などで成膜する。ゲート絶
縁膜６を成膜するための条件としては、特に限定されな
いが、８００〜９００℃程度のウェット酸化で行う。こ
のゲート絶縁膜６の膜厚は、たとえば１５〜２０ｎｍ程
度である。
【００１４】次に、ゲート絶縁膜６の表面に、フローテ
ィングゲートを構成するための第１ポリシリコン膜８を
ＣＶＤ法により成膜する。第１ポリシリコン膜８の膜厚
は、たとえば８０〜１００ｎｍ程度である。このポリシ
リコン膜をビットライン方向（図３に示すＢ−Ｂ線方
向）に沿って所定のパターンでエッチングする。この
時、周辺回路部分においては、第１ポリシリコン膜を残
しておく。本発明では、フローティングゲートとなる第
１ポリシリコン膜８の成膜直後に、導電性を付与するた
めのリンなどの不純物の導入を行わないことが特徴であ
る。
ィングゲートを構成するための第１ポリシリコン膜８を
ＣＶＤ法により成膜する。第１ポリシリコン膜８の膜厚
は、たとえば８０〜１００ｎｍ程度である。このポリシ
リコン膜をビットライン方向（図３に示すＢ−Ｂ線方
向）に沿って所定のパターンでエッチングする。この
時、周辺回路部分においては、第１ポリシリコン膜を残
しておく。本発明では、フローティングゲートとなる第
１ポリシリコン膜８の成膜直後に、導電性を付与するた
めのリンなどの不純物の導入を行わないことが特徴であ
る。
【００１５】本実施例では、図１（ｂ）に示すように、
第１ポリシリコン膜８に対してリンのプレデポジション
を行わないで、ＯＮＯ膜で構成される中間絶縁膜の一部
となる下層側酸化シリコン膜（ＳｉＯ2 ）１０を、熱酸
化法により、第１ポリシリコン膜８の表面に成膜する。
下層側酸化シリコン膜を成膜するための熱酸化条件は、
特に限定されないが、良質な酸化膜とするために、約１
０００℃の温度で希釈酸化を行い、１０ｎｍ程度の酸化
シリコン膜を成膜し、酸化膜とポリシリコン膜との界面
での結晶欠陥などをなくすために、窒素ガス雰囲気下で
アニール処理することが好ましい。
第１ポリシリコン膜８に対してリンのプレデポジション
を行わないで、ＯＮＯ膜で構成される中間絶縁膜の一部
となる下層側酸化シリコン膜（ＳｉＯ2 ）１０を、熱酸
化法により、第１ポリシリコン膜８の表面に成膜する。
下層側酸化シリコン膜を成膜するための熱酸化条件は、
特に限定されないが、良質な酸化膜とするために、約１
０００℃の温度で希釈酸化を行い、１０ｎｍ程度の酸化
シリコン膜を成膜し、酸化膜とポリシリコン膜との界面
での結晶欠陥などをなくすために、窒素ガス雰囲気下で
アニール処理することが好ましい。
【００１６】本実施例では、同図（ｃ）に示すように、
下層側酸化シリコン膜１０を成膜した後に、フローティ
ングゲートと成る第１ポリシリコン膜８に対して導電性
を付与するための不純物の導入を、イオン注入法などに
より行う。イオン注入される不純物の種類としては、特
に限定されないが、たとえばリンが好ましく用いられ
る。リンを第１ポリシリコン膜８に対して導入するため
のイオン注入条件としては、ポリシリコン膜の膜厚と射
影飛程の標準偏差ΔＲｐとに依存するが、第１ポリシリ
コン膜の膜厚が１００ｎｍの場合には、４０〜６０Ｋｅ
Ｖのエネルギーで、１×１０19〜１×１０20cm-3の濃度
条件が好ましい。このイオン注入に際しては、周辺回路
の部分は、マスクしてイオン注入がなされないようにす
る。
下層側酸化シリコン膜１０を成膜した後に、フローティ
ングゲートと成る第１ポリシリコン膜８に対して導電性
を付与するための不純物の導入を、イオン注入法などに
より行う。イオン注入される不純物の種類としては、特
に限定されないが、たとえばリンが好ましく用いられ
る。リンを第１ポリシリコン膜８に対して導入するため
のイオン注入条件としては、ポリシリコン膜の膜厚と射
影飛程の標準偏差ΔＲｐとに依存するが、第１ポリシリ
コン膜の膜厚が１００ｎｍの場合には、４０〜６０Ｋｅ
Ｖのエネルギーで、１×１０19〜１×１０20cm-3の濃度
条件が好ましい。このイオン注入に際しては、周辺回路
の部分は、マスクしてイオン注入がなされないようにす
る。
【００１７】次に、同図（ｄ）に示すように、中間窒化
シリコン膜（Ｓｉ3 Ｎ4 ）１２を、ＣＶＤ法により下層
側酸化シリコン膜１０の上に、たとえば８〜１１ｎｍ程
度の膜厚で成膜する。次に、その上に上層側酸化シリコ
ン膜１４を、熱酸化法あるいはＣＶＤ法で成膜する。上
層側酸化シリコン膜１４を熱酸化法で成膜するには、８
００〜９００℃のウェット酸化により、ベアシリコン上
で、３０〜５０ｎｍの膜厚に成るように熱酸化する。上
層側酸化シリコン膜１４を熱酸化法で成膜する場合に
は、窒化シリコン膜の表面を熱酸化して形成することに
なる。窒化シリコン膜が酸化されにくいが、電荷保持特
性の向上の観点からは、上層側酸化シリコン膜１４の膜
厚はできるだけ厚いことが好ましい。なお、上層側酸化
シリコン膜１４を熱酸化により形成する際には、周辺回
路部は影響を受けない。周辺回路部には、第１ポリシリ
コン膜が積層してあるからである。
シリコン膜（Ｓｉ3 Ｎ4 ）１２を、ＣＶＤ法により下層
側酸化シリコン膜１０の上に、たとえば８〜１１ｎｍ程
度の膜厚で成膜する。次に、その上に上層側酸化シリコ
ン膜１４を、熱酸化法あるいはＣＶＤ法で成膜する。上
層側酸化シリコン膜１４を熱酸化法で成膜するには、８
００〜９００℃のウェット酸化により、ベアシリコン上
で、３０〜５０ｎｍの膜厚に成るように熱酸化する。上
層側酸化シリコン膜１４を熱酸化法で成膜する場合に
は、窒化シリコン膜の表面を熱酸化して形成することに
なる。窒化シリコン膜が酸化されにくいが、電荷保持特
性の向上の観点からは、上層側酸化シリコン膜１４の膜
厚はできるだけ厚いことが好ましい。なお、上層側酸化
シリコン膜１４を熱酸化により形成する際には、周辺回
路部は影響を受けない。周辺回路部には、第１ポリシリ
コン膜が積層してあるからである。
【００１８】下層側酸化シリコン膜１０、中間窒化シリ
コン膜１２および上層側酸化シリコン膜１４が、ＯＮＯ
膜から成る中間絶縁膜１６を構成する。中間絶縁膜１６
を形成した後には、周辺回路部に存在する第１ポリシリ
コン膜をＲＩＥなどにより取り除く。周辺回路部のゲー
ト電極は、後述する第２ポリシリコン膜で構成するから
である。
コン膜１２および上層側酸化シリコン膜１４が、ＯＮＯ
膜から成る中間絶縁膜１６を構成する。中間絶縁膜１６
を形成した後には、周辺回路部に存在する第１ポリシリ
コン膜をＲＩＥなどにより取り除く。周辺回路部のゲー
ト電極は、後述する第２ポリシリコン膜で構成するから
である。
【００１９】中間絶縁膜１６の上には、図１（ｅ）に示
すように、コントロールゲート２１の下層側を構成する
第２ポリシリコン膜１８をＣＶＤ法により成膜する。第
２ポリシリコン膜１８の表面には、タングステンシリサ
イド（ＷＳｉ）などのシリサイド膜２０を成膜する。第
２ポリシリコン膜１８とシリサイド膜２０とが、ポリサ
イド構造のコントロールゲート２１を構成する。第２ポ
リシリコン膜１８の膜厚は、たとえば８０〜１００ｎｍ
であり、シリサイド膜２０の膜厚は、たとえば１００〜
１５０ｎｍ程度である。これら第２ポリシリコン膜１８
とシリサイド膜２０とは、図３に示すＡ−Ａ線に沿った
所定のパターンで順次エッチングし、ワードラインとな
るコントロールゲートを得る。
すように、コントロールゲート２１の下層側を構成する
第２ポリシリコン膜１８をＣＶＤ法により成膜する。第
２ポリシリコン膜１８の表面には、タングステンシリサ
イド（ＷＳｉ）などのシリサイド膜２０を成膜する。第
２ポリシリコン膜１８とシリサイド膜２０とが、ポリサ
イド構造のコントロールゲート２１を構成する。第２ポ
リシリコン膜１８の膜厚は、たとえば８０〜１００ｎｍ
であり、シリサイド膜２０の膜厚は、たとえば１００〜
１５０ｎｍ程度である。これら第２ポリシリコン膜１８
とシリサイド膜２０とは、図３に示すＡ−Ａ線に沿った
所定のパターンで順次エッチングし、ワードラインとな
るコントロールゲートを得る。
【００２０】ポリサイド構造のコントロールゲート２１
は、二度熱が加わると剥がれが生じるおそれがある。そ
こで、図２に示すように、コントロールゲート２１の表
面に、サイドウォール形成用膜２６ａを形成する。サイ
ドウォール形成用膜２６ａは、ＣＶＤ法により成膜され
る酸化シリコン膜やＰＳＧ（リンドープシリケートガラ
ス）膜などで構成される。このサイドウォール形成用膜
２６ａの膜厚は、たとえば３００ｎｍ程度が好ましい。
この膜２６ａは、ＲＩＥなどの異方性エッチング処理が
なされ、図４に示すように、フローティングゲート１６
およびコントロールゲート２１の側部を覆うサイドウォ
ール２６となる。
は、二度熱が加わると剥がれが生じるおそれがある。そ
こで、図２に示すように、コントロールゲート２１の表
面に、サイドウォール形成用膜２６ａを形成する。サイ
ドウォール形成用膜２６ａは、ＣＶＤ法により成膜され
る酸化シリコン膜やＰＳＧ（リンドープシリケートガラ
ス）膜などで構成される。このサイドウォール形成用膜
２６ａの膜厚は、たとえば３００ｎｍ程度が好ましい。
この膜２６ａは、ＲＩＥなどの異方性エッチング処理が
なされ、図４に示すように、フローティングゲート１６
およびコントロールゲート２１の側部を覆うサイドウォ
ール２６となる。
【００２１】その後、コントロールゲート２１の表面に
酸化シリコン膜などで構成されるキャップ層を低温ＣＶ
Ｄ法などで２０〜３０ｎｍの膜厚に成膜し、シリサイド
膜２０を抑え込む。その後、たとえば８００〜９００℃
のドライ酸化法により、ＣＶＤのＳｉＯ2 膜を通して、
熱酸化膜２４を形成する。このような構造にすること
で、ポリサイド構造のコントロールゲート２１の剥がれ
などを有効に防止できる。また、特に、サイドウォール
２６をＰＳＧ膜で形成すれば、ＰＳＧ膜はリンを含有し
ていることから、リンを含む薄膜がフローティングゲー
ト１６の側部に接することになり、リン含有膜がＮａ+
などの汚染をブロックすること、フローティングゲート
とコントロールゲートとの間でのＮａ+ の移動を防止す
ること、および絶縁膜としての抵抗が高いことなどの理
由に起因して、フローティングゲートの側部からのチャ
ージリークを大幅に減少させ、チャージリテンションを
大幅に向上させることができる。
酸化シリコン膜などで構成されるキャップ層を低温ＣＶ
Ｄ法などで２０〜３０ｎｍの膜厚に成膜し、シリサイド
膜２０を抑え込む。その後、たとえば８００〜９００℃
のドライ酸化法により、ＣＶＤのＳｉＯ2 膜を通して、
熱酸化膜２４を形成する。このような構造にすること
で、ポリサイド構造のコントロールゲート２１の剥がれ
などを有効に防止できる。また、特に、サイドウォール
２６をＰＳＧ膜で形成すれば、ＰＳＧ膜はリンを含有し
ていることから、リンを含む薄膜がフローティングゲー
ト１６の側部に接することになり、リン含有膜がＮａ+
などの汚染をブロックすること、フローティングゲート
とコントロールゲートとの間でのＮａ+ の移動を防止す
ること、および絶縁膜としての抵抗が高いことなどの理
由に起因して、フローティングゲートの側部からのチャ
ージリークを大幅に減少させ、チャージリテンションを
大幅に向上させることができる。
【００２２】サイドウォール２６を形成した後には、常
方に従い、層間絶縁膜、金属電極層およびオーバコート
層などを成膜することにより、不揮発性半導体装置が得
られる。
方に従い、層間絶縁膜、金属電極層およびオーバコート
層などを成膜することにより、不揮発性半導体装置が得
られる。
【００２３】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した実施例では、下層側酸化
シリコン膜を成膜した後に、フローティングゲートを構
成する第１シリコン膜８に対して導電性を付与するため
の不純物のイオン注入を行ったが、本発明ではこれに限
定されず、中間窒化シリコン膜１２を成膜した後、ある
いは上層側酸化シリコン膜１４を成膜した後にイオン注
入を行うこともできる。また、本発明では、中間絶縁膜
１６の材質および構造は特に限定されず、ＯＮＯ膜以外
に、単層の酸化シリコン膜、あるいはその他の絶縁膜を
用いることができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した実施例では、下層側酸化
シリコン膜を成膜した後に、フローティングゲートを構
成する第１シリコン膜８に対して導電性を付与するため
の不純物のイオン注入を行ったが、本発明ではこれに限
定されず、中間窒化シリコン膜１２を成膜した後、ある
いは上層側酸化シリコン膜１４を成膜した後にイオン注
入を行うこともできる。また、本発明では、中間絶縁膜
１６の材質および構造は特に限定されず、ＯＮＯ膜以外
に、単層の酸化シリコン膜、あるいはその他の絶縁膜を
用いることができる。
【００２４】
【発明の効果】以上説明してきたように、本発明によれ
ば、フローティングゲートに含まれるリンなどの不純物
の濃度が高いままに保持される。したがって、フローテ
ィングゲートの導電性が向上し、カップリンク容量が向
上し、ＥＰＲＯＭあるいはフラッシュ型Ｅ2 ＰＲＯＭの
書き込み特性の向上を図ることができると共に、フラッ
シュ型Ｅ2 ＰＲＯＭの消去のばらつきなどを防止でき
る。
ば、フローティングゲートに含まれるリンなどの不純物
の濃度が高いままに保持される。したがって、フローテ
ィングゲートの導電性が向上し、カップリンク容量が向
上し、ＥＰＲＯＭあるいはフラッシュ型Ｅ2 ＰＲＯＭの
書き込み特性の向上を図ることができると共に、フラッ
シュ型Ｅ2 ＰＲＯＭの消去のばらつきなどを防止でき
る。
【００２５】また、フローティングゲートを構成するポ
リシリコン膜中のグレインが成長する前に、熱酸化など
により、中間絶縁膜の少なくとも一部である酸化シリコ
ン膜を形成するため、フローティングゲートの表面に形
成される酸化シリコン膜のリッジなどがなくなり、中間
絶縁膜の膜質も向上する。その結果、電荷抜けを有効に
防止することができ、ＥＰＲＯＭおよびＥ2 ＰＲＯＭに
おける電荷保持特性が向上すると共に、フラッシュ型Ｅ
2 ＰＲＯＭにおける書換え回数が向上する。
リシリコン膜中のグレインが成長する前に、熱酸化など
により、中間絶縁膜の少なくとも一部である酸化シリコ
ン膜を形成するため、フローティングゲートの表面に形
成される酸化シリコン膜のリッジなどがなくなり、中間
絶縁膜の膜質も向上する。その結果、電荷抜けを有効に
防止することができ、ＥＰＲＯＭおよびＥ2 ＰＲＯＭに
おける電荷保持特性が向上すると共に、フラッシュ型Ｅ
2 ＰＲＯＭにおける書換え回数が向上する。
【図１】本発明の一実施例に係る不揮発性半導体装置の
製造方法を示す要部概略断面図である。
製造方法を示す要部概略断面図である。
【図２】図１に示す方法を用いて製造した不揮発性半導
体装置の要部概略断面図である。
体装置の要部概略断面図である。
【図３】同実施例の不揮発性半導体装置の要部平面図で
ある。
ある。
【図４】図３に示すＢ−Ｂ線に沿う要部断面図である。
【符号の説明】 ２… 半導体基板 ４… ＬＯＣＯＳ ６… ゲート絶縁膜 ８… フローティングゲートと成る第１ポリシリコン膜 １０… 下層側酸化シリコン膜 １２… 中間窒化シリコン膜 １４… 上層側酸化シリコン膜 １６… 中間絶縁膜 １８… 第２ポリシリコン膜 ２０… シリサイド膜 ２１… コントロールゲート ２６… サイドウォール
Claims (5)
- 【請求項１】 フローティングゲートと中間絶縁膜とコ
ントロールゲートとを有する不揮発性半導体装置の製造
方法において、 フローティングゲートの上に中間絶縁膜の少なくとも一
部を成膜した後、フローティングゲートに対して、導電
性を高めるための不純物を導入することを特徴とする不
揮発性半導体装置の製造方法。 - 【請求項２】 上記中間絶縁膜は、下層側酸化シリコン
膜と、中間窒化シリコン膜と、上層側酸化シリコン膜と
の三層構造である請求項１に記載の不揮発性半導体装置
の製造方法。 - 【請求項３】 上記不純物の導入は、イオン注入により
行われることを特徴とする請求項１または２に記載の不
揮発性半導体装置の製造方法。 - 【請求項４】 上記コントロールゲートは、ポリサイド
構造である請求項１〜３に記載の不揮発性半導体装置の
製造方法。 - 【請求項５】 上記不純物がリンであり、フローティン
グゲートに対し導入されるリンの濃度が、１×１０19〜
１×１０20cm-3である請求項１〜４に記載の不揮発性半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253970A JPH0685280A (ja) | 1992-08-28 | 1992-08-28 | 不揮発性半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253970A JPH0685280A (ja) | 1992-08-28 | 1992-08-28 | 不揮発性半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685280A true JPH0685280A (ja) | 1994-03-25 |
Family
ID=17258468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253970A Pending JPH0685280A (ja) | 1992-08-28 | 1992-08-28 | 不揮発性半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685280A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335644A (ja) * | 1995-06-08 | 1996-12-17 | Nec Corp | 不揮発性メモリとその製造方法 |
| EP0788168A1 (en) * | 1996-01-31 | 1997-08-06 | STMicroelectronics S.r.l. | Process of fabricating non-volatile floating-gate memory devices, and memory device fabricated thereby |
| WO2004023559A1 (ja) * | 2002-08-30 | 2004-03-18 | Fujitsu Amd Semiconductor Limited | 半導体記憶装置及びその製造方法 |
| US7331011B2 (en) | 2004-01-26 | 2008-02-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
-
1992
- 1992-08-28 JP JP4253970A patent/JPH0685280A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335644A (ja) * | 1995-06-08 | 1996-12-17 | Nec Corp | 不揮発性メモリとその製造方法 |
| EP0788168A1 (en) * | 1996-01-31 | 1997-08-06 | STMicroelectronics S.r.l. | Process of fabricating non-volatile floating-gate memory devices, and memory device fabricated thereby |
| US6448138B1 (en) | 1996-01-31 | 2002-09-10 | Stmicroelectronics S.R.L. | Nonvolatile floating-gate memory devices, and process of fabrication |
| WO2004023559A1 (ja) * | 2002-08-30 | 2004-03-18 | Fujitsu Amd Semiconductor Limited | 半導体記憶装置及びその製造方法 |
| US7331011B2 (en) | 2004-01-26 | 2008-02-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US7949933B2 (en) | 2004-01-26 | 2011-05-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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