JP2006190821A - 絶縁ゲート電界効果トランジスタおよびその製造方法 - Google Patents

絶縁ゲート電界効果トランジスタおよびその製造方法 Download PDF

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Abstract

【課題】エクステンション部に関し、その形状が安定で急峻なＰＮ接合を有し、かつ、チャネルが形成される基板面に対して実効的な接合深さを精度よく十分に小さくする。
【解決手段】Ｐウェル３ｎおよびＮウェル３ｐに、ゲート絶縁膜４ｎ，４ｐを介してゲート電極５ｎ，５ｐが形成され、Ｐウェル３ｎおよびＮウェル３ｐのチャネルが形成される領域に各々接し互いに離れた第１エピタキシャル成長層により、２つのエクステンション部１２ｎと１２ｎ（１２ｐと１２ｐ）が形成されている。エクステンション部の対向端から互いに離反する向きにさらに離れた位置の第１エピタキシャル成長層上に、第２エピタキシャル成長層が形成され、これによりＰＭＯＳとＮＭＯＳの各々の側で２つのソース・ドレイン領域１０ｎと１０ｎ（１０ｐと１０ｐ）が形成されている。この構造では深くまで不純物を導入するイオン注入を用いないので、その活性化アニールによりエクステンション部内の不純物が基板側に熱拡散することがない。
【選択図】図１

Description

本発明は、ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域に電流を供給する２つのソース・ドレイン領域の各々にエクステンション部を有する絶縁ゲート電界効果トランジスタと、その製造方法に関する。
絶縁ゲート電界効果トランジスタ（以下、ＭＩＳトランジスタという）のスケーリングに関し、国際半導体技術ロードマップ（ＩＴＲＳ）において技術ノードｈｐ３２のトランジスタゲート長Ｌｇは２０ｎｍ以下が予想されている。
このような微細ＭＩＳトランジスタを実現するには、ゲート長Ｌｇのスケーリングと同時に、ゲート絶縁膜となる酸化膜の実効厚（ＥＯＴ：effective oxide thickness）およびソース・ドレイン領域の接合深さＸｊをスケーリングする必要がある。酸化膜の実効厚ＥＴＯのスケーリングは、トランジスタ駆動能力を決めるドレイン電流Ｉｄｓを確保するために必要である。また、ソース・ドレイン領域の接合深さＸｊのスケーリングは短チャネル効果（ＳＣＥ：Short Channel Effect）を抑制するために必要である。短チャネル効果を抑制するには、とくにドレイン端での電界を緩和する必要があり、そのため高濃度のソース・ドレイン領域からチャネル側に伸びる、いわゆるＬＤＤ(Lightly doped drain)あるいはエクステンション(Extension)と称される浅い接合領域が設けられる。
通常、ＭＩＳトランジスタのエクステンション部は、チャネルが形成される半導体基板（またはウェル）にイオン注入により形成する。
ところが、上記微細ＭＩＳトランジスタに適用可能な極浅接合を形成するためのイオン注入技術および活性化アニール技術は、未だ確立されていない。また、仮にイオン注入により極浅接合を形成できたとしても、その薄さゆえに抵抗値が高く、ソースおよびドレインの直列抵抗値が上昇してトランジスタの駆動能力が低下する。さらに、チャネルに接続されるエクステンション部において、そのゲート電極と重なる部分はキャリアが蓄積されるため低抵抗となるが、それ以外の領域で空乏層におけるキャリアの枯渇により高抵抗化が生じやすい。これを防ぐにはエクステンション部の濃度を上げ、あるいはエクステンション部を深く形成しなければならないが、このことは短チャネル効果の抑制と矛盾する。
この矛盾を解決する構造のトランジスタとして、溝ゲート(Groove Gate)トランジスタがある（非特許文献１参照）。
このトランジスタ構造の基本コンセプトは、チャネルが形成される基板面よりソース・ドレイン領域の形成面を上方に位置させて、ソース・ドレイン領域のチャネルに対する実効的な接合深さを小さすることと、ソース・ドレイン領域を深くまで形成して、その抵抗を下げることとを両立させることである。
この基本コンセプトを適用したものとして、ゲート形成箇所の基板に溝を掘る代わりにゲート両側の基板領域にエピタキシャル成長層を成長させ、エピタキシャル成長層にソース・ドレイン領域を形成しているＭＩＳトランジスタが知られている（たとえば特許文献１参照）。このようなソース・ドレイン構造は、持ち上げ(RaisedまたはElevated)ソース／ドレイン(S/D)と呼ばれる。
特許文献１の記載によれば、エピタキシャル成長層の傾斜端部に第１のソース・ドレイン領域を形成し、それより深い第２のソース・ドレイン領域をゲートから離れた位置のエピタキシャル成長層部分に形成している。この第１のソース・ドレイン領域が、いわゆるエクステンション部に該当すると考えられる。
一方、基板表面に成長させたエピタキシャル成長層によりエクステンション部を形成し、このエクステンション部のゲート端から離れた部分およびその下の基板表面部に、エクステンション部の上方からイオン注入を行うことによりソース・ドレイン領域を形成しているＭＩＳトランジスタが知られている（たとえば、非特許文献２参照）。
特開２０００−８２８１３号公報（第４実施形態、図９） 西松他、Groove Gate MOSFET, 8th Conf. On Solid State Device, pp.179-183, 1976 Uchino, et al： A Raised Source/Drain Technology Using In-situ P-doped SiGe and B-doped Si for 0.1μm CMOS ULSIs, IEDM 1997, pp.479-482 (1977)
特許文献１に記載されている技術においては、エピタキシャル成長層を形成した後に、その傾斜端部を含む全面に絶縁膜を形成し、その後、イオン注入により第１のソース・ドレイン領域と第２のソース・ドレイン領域を同時に形成する。特許文献１にはとくに記載されていないが、このとき、傾斜端部上とゲートの側壁とに形成されている絶縁膜部分によって、イオン注入がゲートに近づくほど阻止されやすくなることから、第２のソース・ドレイン領域の形成時に、これより相対的に浅い第１のソース・ドレイン領域（エクステンション部に該当）が付随して形成されるものと推測される。
ところが、このような注入イオンが透過する絶縁膜厚さを利用したエクステンション部の形成では、絶縁膜下に接するエピタキシャル成長層の傾斜端面の傾きなどが変動すると必然的にエクステンション部の形状も変化し不安定である。また、ゲート側壁の絶縁膜の下にはイオン注入されないために不純物が導入されない。したがって、場合によっては、エクステンション部（第１のソース・ドレイン領域）とのチャネル層との間に隙間ができ、この部分で抵抗が高くなるという問題を抱えている。この問題を回避するためには、アニールを十分行って注入不純物を熱拡散させるか、あるいは、ゲート電極をエピタキシャル成長層の傾斜端部に対して部分的に重ねることが必要であり、特許文献１には傾斜端部に対してゲート電極を精度よく重ねる技術が開示されている。
しかし、特許文献１においては、傾斜端部に対してゲート電極の重ね幅がほぼ一定となるが、エクステンション部が傾斜端部に対してばらつく可能性があることから、エクステンション部とゲート電極との重ね幅がばらつきやすい。また、イオン注入を用いているため、その活性化アニールによって過度に熱拡散が生じ、重ね幅が必要以上に大きくなる可能性もある。そのため特許文献１に記載の技術においては、短チャネル効果が増大し、トランジスタ特性が低下することを有効に防止できない。
また、特許文献１においてはエクステンション部をエピタキシャル成長層にイオン注入することにより形成することから、急峻なＰＮ接合とならず空乏層が広がりやすい。つまり、イオン注入による不純物濃度分布は表面付近あるいは表面側から深い箇所に濃度ピークがあるが、接合付近では不純物分布のテールとなり濃度が低下していることから空乏層が広がりやすい。このためイオン注入によるエクステンション部はチャネルとの接続部分で空乏層によりキャリアの枯渇が生じ、その部分で高抵抗となりやすい。
一方、非特許文献２に記載されている技術においては、エクステンション部をエピタキシャル成長により形成する。通常、そのエピタキシャル成長層は薄いことから、シリサイド層形成によるジャンクションリーク防止のためには、ソース・ドレイン領域の形成時にイオン注入エネルギーを高くして基板深くまで不純物を導入しなければならない。このため、不純物の活性化率を十分高めるためには活性化アニールを高温で行う必要があり、そのときエクステンション部から不純物が基板に熱拡散して、その部分で、チャネルが形成される基板面に対するエクステンション部の実効的な接合深さＸｊが必要以上に大きくなるという問題がある。
本発明が解決しようとする課題は、エクステンション部を有するソース・ドレイン領域において、その形状が安定で急峻なＰＮ接合を有し、かつ、チャネルが形成される基板面に対して実効的な接合深さを精度よく十分小さくできるようにすることである。
本発明に係る絶縁ゲート電界効果トランジスタは、ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域と、当該領域に各々接し互いに離れて形成されている２つのエクステンション部と、前記２つのエクステンション部の対向端から互いに離反する向きにさらに離れて形成されている２つのソース・ドレイン領域とを有する絶縁ゲート電界効果トランジスタであって、前記２つのエクステンション部の各々が、前記半導体基板上の第１エピタキシャル成長層により形成され、前記２つのソース・ドレイン領域の各々が、前記第１エピタキシャル成長層上の第２エピタキシャル成長層を含む。
本発明に係る絶縁ゲート電界効果トランジスタの製造方法は、ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域と、当該領域に各々接し互いに離れて形成されている２つのエクステンション部と、前記２つのエクステンション部の対向端から互いに離反する向きにさらに離れて形成されている２つのソース・ドレイン領域とを有する絶縁ゲート電界効果トランジスタの製造方法であって、所定幅の第１スペーサを半導体基板上に形成するステップと、前記第１スペーサを分離層とするエピタキシャル成長により前記２つのエクステンション部を前記半導体基板上に形成するステップと、前記２つの各エクステンション部上で前記第１スペーサの両側面に接する２箇所にそれぞれ所定幅の第２スペーサを形成するステップと、前記２箇所に形成された２つの前記第２スペーサを分離層とするエピタキシャル成長により前記２つのソース・ドレイン領域を前記２つのエクステンション部上に形成するステップと、を含む。
本発明によれば、エクステンション部を有するソース・ドレイン領域において、その形状が安定で急峻なＰＮ接合を有し、かつ、チャネルが形成される基板面に対して実効的な接合深さを精度よく十分小さくできるという利点がある。
本発明を実施するための最良の形態を、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを同一基板に形成するＣＭＯＳデバイスを例として図面を参照して述べる。
図１は、ＣＭＯＳデバイスのチャネル方向の断面図である。
図解したＣＭＯＳデバイスにおいて、たとえばシリコンウェハからなる基板１の表面部に素子分離絶縁層、たとえばＳＴＩ(Shallow Trench Isolation)２が形成されている。なお、基板１の材料は、シリコン（Ｓｉ）以外に、ゲルマニウム（Ｇｅ）、ＧｅとＳｉの化合物、あるいは歪Ｓｉを用いてもよい。
ＳＴＩ２が形成されていない領域（活性領域）にチャネルの反転層が形成されるＰ型領域（たとえばＰウェル３ｎ）およびＮ型領域（たとえばＮウェル３ｐ）が形成されている。Ｐウェル３ｎはＮＭＯＳトランジスタが形成される基板領域であり、Ｎウェル３ｐはＰＭＯＳトランジスタが形成される基板領域である。
Ｐウェル３ｎ上に、所定間隔だけ離れた２つの第１エピタキシャル成長層により２つのエクステンション部１２ｎが形成されている。同様に、Ｎウェル３ｐ上に、所定間隔だけ離れた２つのエピタキシャル成長層により２つのエクステンション部１２ｐが形成されている。エクステンション部１２ｎはＮＭＯＳトランジスタのソースまたはドレインの一部として機能するものであり、Ｎ型不純物が導入されている。エクステンション部１２ｐはＰＭＯＳトランジスタのソースまたはドレインの一部として機能するものであり、Ｐ型不純物が導入されている。
２つのエクステンション部１２ｎの各々は、その対向側に上方ほど互いの距離が離れる傾斜端面を有している。これら傾斜端面の一部、および、その間のＰウェル３ｎ上にゲート絶縁膜４ｎが形成され、その上にゲート電極５ｎが形成されている。
２つのエクステンション部１２ｐの各々は、その対向側に同様に傾斜端面を有し、これら傾斜端面の一部、および、その間のＮウェル３ｐ上にゲート絶縁膜４ｐが形成され、その上にゲート電極５ｐが形成されている。
ＮＭＯＳ側のゲート電極５ｎおよびＰＭＯＳ側のゲート電極５ｐの各側面が、それぞれエクステンション部上の側壁スペーサ１３により覆われている。
この側壁スペーサ１３により形成位置が決められ選択的に形成されている第２エピタキシャル成長層により、側壁スペーサ１３に覆われていないエクステンション部１２ｎおよび１２ｐの各部の上に、ソース・ドレイン領域１０ｎおよび１０ｐが形成されている。ソース・ドレイン領域１０ｎは、ＮＭＯＳトランジスタのソースまたはドレインの一部として機能するものであり、Ｎ型不純物が導入されている。ソース・ドレイン領域１０ｐは、ＰＭＯＳトランジスタのソースまたはドレインの一部として機能するものであり、Ｐ型不純物が導入されている。
また、側壁スペーサ１３およびＳＴＩ２を分離層とするサリサイド(Self-aligned silicide)プロセスにより、ソース・ドレイン領域１０ｎと１０ｐ、および、ゲート電極５ｎと５ｐのそれぞれに合金層としてのシリサイド層１４ｎ，１４ｐ，１５ｎまたは１５ｐが形成されている。
トランジスタの全面が層間絶縁膜２０に覆われている。とくに図示していないが、層間絶縁膜２０に各ソース・ドレイン領域１０ｎまたは１０ｐに接続する接続層が埋め込まれ、また、層間絶縁膜２０の上に配線が形成されている。
本実施の形態においては、エクステンション部１２ｎおよび１２ｐの濃度および厚さ、さらには側壁スペーサ１３の幅により既定されるゲート電極５ｎ（または５ｐ）とソース・ドレイン領域１０ｎ（または１０ｐ）との距離を最適化している。この最適化により、ソース抵抗およびドレイン抵抗の低減、ソース・ドレイン間のリーク抑制、さらには寄生容量の低減が図られている。この寄生容量の低減に関し、エクステンション部１２ｎおよび１２ｐのゲート側端部に傾斜端面を備え、この傾斜端面を側壁スペーサ１３で覆うことによって、ゲートとソースまたはゲートとドレインとの寄生容量を低減している。
エクステンション部１２ｎおよび１２ｐは、ウェルのゲート直下部分（実効チャネル領域）に電流を供給する層である。エクステンション部１２ｎおよび１２ｐがないと、ソース・ドレイン領域１０ｎおよび１０ｐを実効チャンネル領域に近接させなければならず、この場合、とくにドレイン側で電界が集中し、短チャネル効果が顕著となりリーク電流が増大する。また、空乏層がチャネル電流経路内に大きく伸びてキャリアが枯渇し、その部分でチャネル抵抗が増大し、また、その部分でチャネル走行キャリアが飽和速度に達すると、これによってオン電流値が制限される。
本実施の形態においては、エクステンション部１２ｎおよび１２ｐが存在することによって、ソース・ドレイン領域１０ｎおよび１０ｐを実効チャネル領域から離すことができる。エクステンション部１２ｎおよび１２ｐは、Ｎ型またはＰ型不純物が導入されているエピタキシャル層であり、いわゆる持ち上げエクステンション構造となっている。エクステンション部１２ｎおよび１２ｐは、ここではソース・ドレイン領域１０ｎまたは１０ｐより低濃度としているが、抵抗値を下げる意味でソース・ドレイン領域１０と同等以上の不純物濃度としてもよい。
なお、エクステンション部をイオン注入により形成した場合、深さ方向の濃度分布がすそ引きし、基板との境界では急峻なＰＮ接合が形成されにくい。
これに対し、本実施の形態においては、後述するように、たとえばエピタキシャル成長途中の不純物導入(In-suit doping)によってエクステンション部１２ｎまたは１２ｐと基板（Ｐウェル３ｎまたはＮウェル３ｎ）との界面で急峻なＰＮ接合が形成され、その結果、エクステンション部１２ｎまたは１２ｐからの空乏層の延びが抑えられている。
また、エクステンション部１２ｎおよび１２ｐが基板表面より上方に持ち上げられていることによって、動作バイアス印加時にエクステンション部１２ｎおよび１２ｐの直列抵抗を上げることなく、そのウェル表面からのＰＮ接合深さを浅くすることができることから、エクステンション部１２ｎおよび１２ｐから伸びる空乏層の実効チャネル領域に対する影響および電界集中を抑えることができる。
さらに、本実施の形態においてはソース・ドレイン領域１０ｎおよび１０ｐもエピタキシャル成長層により形成されている。したがって、急峻なＰＮ接合が要求されるエクステンション部１２ｎおよび１２ｐの形成後に、たとえば１０００℃といった高温で行う、イオン注入時の導入不純物を活性化するためのアニールが不要であり、結果として、急峻なＰＮ接合が維持できる。なお、２回目のエピタキシャル成長時にも基板が加熱されるが、その温度は、たとえば７００〜８００℃以下であり活性化アニールほど高温でないことからＰＮ接合の急峻性はほぼ保たれる。
第２エピタキシャル成長層（ソース・ドレイン領域１０ｎおよび１０ｐ）は、最低でも、シリサイド層１５ｎまたは１５ｐの下面を第１エピタキシャル成長層（エクステンション部１２ａまたは１２ｐ）と基板との界面より上方に位置させるのに必要な厚さに設定されている。これは接合リークの増大を防止するためである。
以上の結果、本実施の形態においては短チャネル効果が抑圧され、また、リーク電流の増大およびチャネル抵抗の局部的増大を防止している。
つぎに、本実施の形態におけるＣＭＯＳデバイスの製造方法を、図面を参照して述べる。
図２（Ａ）〜図２０（Ｂ）は、本実施の形態における方法を適用して製造されるＣＭＯＳデバイスのチャネル方向の断面図である。
図２（Ａ）に示すように、基板１に、既知の方法を用いて素子間分離のためのＳＴＩ２を形成する。
図２（Ｂ）に示すように、シリコン基板中に不純物をイオン注入(Ion Implantation)するためのチャネリング防止用の保護膜としての二酸化シリコン（ＳｉＯ２）膜３１を熱酸化などにより形成する。
図３（Ａ）に示すように、ＰＭＯＳ側を保護するレジストＲ１を形成し、基板１にＰウェル３ｎ（図１参照）を形成するためのイオン注入(Well II)、さらに必要に応じて、閾値電圧調節を行うためのイオン注入(Channel II)を行う。
レジストＲ１を除去した後、図３（Ｂ）に示すように、ＮＭＯＳ側を保護するレジストＲ２を形成し、同様に、イオン注入(Well II、Channel II)を行う。
レジストＲ２を除去し、活性化アニールを行うと、図４（Ａ）に示すようにＮＭＯＳ側にＰウェル３ｎが、ＰＭＯＳ側にＮウェル３ｐが形成される。活性化アニールの条件は、たとえばＲＴＡ(Rapid Thermal Anneal)法において１０１０℃、１０秒である。
続いて、イオン注入時の保護膜としてのＳｉＯ２膜３１を除去し、ウェル表面を露出した後に、ダマシンゲートのダミーゲート酸化膜となるＳｉＯ２膜３２ａを、たとえば０.１〜５ｎｍほどを熱酸化により形成する。
図４（Ｂ）に示すように、ＳｉＯ２膜３２ａ上にダマシンゲートのダミーゲートとなるポリシリコン(Poly-Si)膜３３ａをＣＶＤにより形成する。ポリシリコン膜３３ａの厚さは１００〜２００ｎｍ程度である。ポリシリコン膜３３ａに代えて、アモルファスＳｉや、不純物をドーピングしたドープド(doped)・アモルファスＳｉなどの膜を形成してもよい。
ダミーゲートを後でエッチングにより加工する際のハードマスク(Hard Mask)となる窒化シリコン（ＳｉＮ）膜３４ａを、ポリシリコン膜３３ａの上にＣＶＤにより形成する（図５（Ａ））。ＳｉＮ膜３４ａの厚さは３０〜１００ｎｍの範囲から選択される。
ＳｉＮ膜３４ａの上に、反射防止膜およびレジストを塗布し、光リソグラフィ（KrF、ArF、F2などの各種エキシマレーザ）やＥＢ（電子ビーム）リソグラフィなどによりレジストをパターニングし、レジストをマスクとしたドライエッチングを行う。これにより、図５（Ｂ）に示すように、トランジスタのゲート電極に対応したレジストＲ３のパターンが反射防止膜３５に転写される。
続いて、このレジストＲ３および反射防止膜３５をマスクとしてＳｉＮ膜３４ａをドライエッチングする。
これにより、図６（Ａ）に示すように、トランジスタのゲート電極対応のパターンを有するハードマスク３４がポリシリコン膜３３ａ上に形成される。この時のオーバーエッチング量を加減することによって、このハードマスク３４は、レジストの初期パターンの線幅（図５（Ｂ）におけるレジストＲ３の線幅）よりも細くスライミング(Sliming)またはトリミング(Trimming)してもよい。これは、トランジスタのゲート長を、マスクパターンで決まるゲート線幅より細くするためである。
レジストＲ３を除去し、ハードマスク３４をマスクにして、ポリシリコン膜３３ａをドライエッチングする。図６（Ｂ）は、このドライエッチング後により形成されたダミーゲート３３およびハードマスク３４を示す。この時のダミーゲート３３の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
つぎの図７（Ａ）〜図１３（Ａ）までは、選択的エピタキシィ(Selective Epitaxy)によるエクステンション部１２ｎと１２ｐの形成に関する。
一般に、選択的エピタキシィによるＳｉの成長は絶縁膜の表面では生じず、Ｓｉの露出表面で生じる。このため、本実施の形態では、ＰＭＯＳ側とＮＭＯＳ側の一方を絶縁膜で保護して選択エピタキシィを行い、その後、逆に他方側を絶縁膜で保護して選択エピタキシィを行う方法を提案する。
まず、ダミーゲート３３周囲のＳｉＯ２膜３２ａを除去する。これにより、図７（Ａ）に示すように、ダミーゲート酸化膜３２、ダミーゲート３３およびハードマスク３４からなるダミースタック６が形成される。
続いて、選択的エピタキシィをしたくない場所を保護する目的の絶縁膜（ここではＳｉＮ膜７ａ）をＣＶＤにより形成する。ＳｉＮ膜７ａの膜厚は１〜１０ｎｍであり、ＳｉＮ膜７ａによって完全にダミースタック６を被覆する。この保護用の膜の材料は、ＳｉＯ２（Ｇｅ基板の場合は、Ｇｅ酸化物）など基板が自然に酸化されてできる膜に対して、ウエットエッチング速度の遅い膜を使う必要がある。
図７（Ｂ）に示すように、ＰＭＯＳ側を保護するレジストＲ４をＳｉＮ膜７ａ上に形成する。
このレジストをマスクにして異方性のドライエッチングを行うと、図８（Ａ）に示すように、ダミースタック６の側面にＳｉＮ膜７ａが残され、これにより隔壁絶縁膜７が形成され、ウェル上のＳｉＮ膜７ａは除去される。ただし、レジストＲ４に保護されているＰＭＯＳ側はＳｉＮ膜７ａで覆われている。
この時に、図８（Ａ）に一部拡大して示すように、Ｐウェル３ｎの表面にエッチングにより掘れが生じる場合があるが、その深さを３ｎｍ以下で設計することが望ましい。この深さが大きいと、つぎの工程以降に行われるエピタキシィの不純物分布領域とＰウェルとのＰＮ接合深さが、チャネル形成面（ゲート直下のウェル表面）に対して大きくなり、このことが短チャネル効果を大きくする一因となる。このことと、エピタキシィによる成長も、この掘れの深さと無関係ではないことから、とくに傾斜端面の制御のためにも、この掘れ量を制御することが望ましい。
図８（Ｂ）に示すように、レジストＲ４を除去する。このレジストを除去後において、Ｐウェル３ｎ表面の掘れを３ｎｍ以下に抑える必要がある。また、この保護膜（ＳｉＮ膜７ａ）を用いた選択的エピタキシィの作り分けを行った場合の特徴的な形状として、この時点で図８（Ｂ）に一部拡大して示すように、ＳＴＩ２上のＳＩＮ膜７ａのエッジ外側に、ＳＴＩ２表面の段差２Ａが形成される。
図９（Ａ）に示すように、ＳｉＮ膜７ａが除去され露出したＮＭＯＳ側のＰウェル３ｎ表面に、砒素Ａｓまたは燐ＰなどのＮ型の不純物が混入したシリコン層（第１エピタキシャル成長層）を選択エピタキシィにより形成する。第１エピタキシャル成長層の材料はＳｉ単結晶、または、シリコンＳｉとゲルマニウムＧｅ、炭素Ｃあるいはその両方との混晶である。このときの不純物濃度は、１Ｅ１８〜１Ｅ２０／ｃｍ３とする。この不純物を含むシリコン層は、ＮＭＯＳトランジスタのＮ型のエクステンション部１２ｎであり、トランジスタの特性に重要な影響をもつ部分である。このエピタキシィは８００℃以下の低温プロセスで行われるため、成長中に導入された不純物はシリコン基板（Ｐウェル３ｎ）内にほとんど拡散しないことから、エクステンション部１２ｎとＰウェル３ｎとの間に急峻な勾配の濃度差をもつ接合面を形成することができ、さらに不純物は活性化しているためにその後の工程で、活性化のための熱処理を行う必要がなく、そこでも基板への不純物拡散を抑制することができる。
これにより、低抵抗のエクステンション部を形成しつつ、トランジスタの短チャネル効果を抑制することができる。
このエクステンション部１２ｎは選択エピタキシィにより形成されることから、その形状にも特徴がある。
すなわち、図９（Ａ）に一部拡大して示すように、ダミーゲート３３側端部において、若干掘れが生じた露出基板面において隔壁絶縁膜７に接する側にエピタキシャル成長層が形成されないことから、その成長条件に応じて（ただし、掘れ量も若干影響する）エクステンション部１２に傾斜端面１２Ａが形成され、その傾斜端面１２Ａが基板面とのなす角度（FASET）が、２０〜７０°の範囲で一定の値をもつ。この角度が小さすぎる場合はエクステンション部１２ｎの寄生抵抗が増大し、角度が大きすぎる場合はゲートとエクステンション部との間の寄生容量が大きくなり、あるいは、後述するようにゲート電極と傾斜端面とをオーバーラップさせるときの余裕が小さくなる。このため、この角度は、上記範囲内に制御することが望ましい。
つぎに、ＰＭＯＳ側のエクステンション部を形成するために、図９（Ｂ）に示すように、ＮＭＯＳ側を保護するための膜、たとえばＳｉＯ２膜８ａを形成する。この膜は、ＰＭＯＳ側においてＳｉＮ膜７ａの上に積層されている。この膜は、その下層にあるＳｉＮ膜７ａに対してウエットエッチング速度が異なる膜、たとえばＳｉＯ２膜８ａとする必要がある。
つぎの図１０（Ａ）〜図１２（Ａ）の工程は、上記図７（Ｂ）〜図９（Ｂ）の工程を、レジストにより保護する側と選択エピタキシィを行う側の関係を上記と反対として、ほぼ同様に繰り返すものである。
すなわち、まず、ＮＭＯＳ側を保護するレジストＲ５を形成し（図１０（Ａ））、ＰＭＯＳ側のＳｉＯ２膜８ａを除去し（図１０（Ｂ））、異方性のドライエッチングによりＳｉＮ膜７ａをエッチングしてＰＭＯＳ側のダミースタック６の両側面に隔壁絶縁膜７を形成し（図１１（Ａ））、レジストＲ５を除去する（図１１（Ｂ））。このとき、ＮＭＯＳ側と同様にシリコン基板の掘れ量を３ｎｍ以下に抑制することが望ましい。つぎに、ＰＭＯＳ側で露出したシリコン基板表面に、ホウ素Ｂまたは（Ｇｅ基板の場合はインジウムＩｎ）などのＰ型の不純物が含まれる第１エピタキシャル成長層を選択的エピタキシィにより成長させ、これによりＰＭＯＳトランジスタのエクステンション部１２ｐを形成する（図１２（Ａ））。このときＮＭＯＳ側はＳｉＯ２膜８ａに覆われており第１エピタキシャル成長層が形成されることはない。このＰ型の第１エピタキシャル成長層（エクステンション部１２ｐ）に、ＮＭＯＳ側と同様に２０〜７０°の傾斜角度(FASET)を有する傾斜端面１２Ａが形成される。
ここで本実施の形態の製造方法における他の特徴は、ＰＭＯＳ側のエクステンション部１２ｐをＮＭＯＳ側のエクステンション部１２ｎよりも後に作ることである。低温のエピタキシィであっても通常、７００〜８００℃前後の熱が加わることから、仮にＰＭＯＳ側で先にエピタキシィを行った場合、その後にＮＭＯＳ側でエピタキシィを行っている最中に、既に形成されているＰＭＯＳ側の第１エピタキシャル成長層（エクステンション部１２ｐ）からホウ素Ｂなどの軽い原子が、シリコン基板（Ｎウェル３ｐ）中に拡散してしまうおそれがある。逆の場合にＮ型不純物がＰウェル３ｎに拡散するおそれは皆無ではないが、ホウ素ＢなどのＰ型不純物は、砒素Ａｓあるいは燐ＰなどのＮ型不純物に比べ拡散係数が大きいことから、とくにホウ素Ｂの拡散を有効に抑制しなければならない。この理由から、ＰＭＯＳ側のエクステンション部１２ｐをＮＭＯＳ側のエクステンション部１２ｎよりも後に作ることが望ましい。
その後、図１２（Ｂ）に示すようにＳｉＯ２膜８ａを除去する。このとき露出したＰＭＯＳ側のＳＴＩ２の表面も若干エッチングされる。
したがって、このような手順、すなわちＰＭＯＳ側とＮＭＯＳ側でＳｉＮ膜７ａを別々に異方性エッチングし、このとき先に形成される側（本例ではＮＭＯＳ側）をＳＴＩ２と同じ材質の絶縁膜で保護する場合、レジストＲ４とＲ５のエッジ位置の違い（合わせずれがない場合、２つのレジストの相反する向きの後退量の合計に対応）に応じた幅の凸部２ＢがＳＩＴ２の上面に残され、しかも、その両側の段差に、ＳｉＯ２膜８ａの膜厚と、そのオーバーエッチング量に応じた差が生じる（本例では、ＰＭＯＳ側で深くなる）。凸部２Ｂは、この方法によりトランジスタを形成したときの形状的な特徴の１つとなる。
図１３（Ａ）に示すように、ＮＭＯＳ側、ＰＭＯＳ側のそれぞれでダミースタック６の両側面を保護していた隔壁絶縁膜７を、加熱した燐酸などのＳｉＯ２膜に対して選択比がとれる溶液に基板１を浸漬することなどの方法により除去する。
つぎの図１３（Ｂ）〜図１５（Ａ）に示す工程において、後に形成するダマシンゲート電極をエクステンション部の傾斜端面に重ねる目的と、その前にソース・ドレイン領域を形成する際の第２エピタキシャル成長層の分離層となる目的を達成するために、少なくとも２層（本例では３層）の側壁絶縁膜をダミースタックの両側面に形成する。
最初に、図１３（Ｂ）に示すように、ハードマスク３４とエッチング選択比が十分高い材質の膜、たとえばＳｉＯ２膜４１を形成し、ダミースタック６を完全に被覆する。このＳｉＯ２膜の厚さは、ゲート電極５ｎおよび５ｐ（図１参照）がエクステンション部の傾斜面に重なる幅を規定するものであることから、図１３（Ａ）に示す工程で除去した隔壁絶縁膜７より厚くなければならない。このことを満たすことを条件に、たとえば２〜１５ｎｍの範囲内でＳｉＯ２膜４１の厚さが予め設定される。
なお、プロセスの変更が必要となるが、先の図１３（Ａ）で隔壁絶縁膜７を除去することなく、これに厚さ的に追加するようにＳｉＯ２膜４１を形成してもよい。この場合、ＳｉＯ２膜の厚さを隔壁絶縁膜７より厚くする必要は必ずしもない。
ＳｉＯ２膜４１を異方性のドライエッチングにより全面エッチング（エッチバック）を行う。これにより、図１４（Ａ）に示すように、ダミースタック６の両側面にＳｉＯ２膜４１が残される。このエッチバック時のオーバーエッチングにより、図１４（Ａ）に一部拡大して示すように、ＰＭＯＳ側のエクステンション部１２ｐの傾斜端面１２Ａに掘れが生じる（ＮＭＯＳ側も同様）。このことはエクステンション部の厚さを減らし、その抵抗値を増加させることから、この掘れ量（段差深さ）を３ｎｍ以下にすることが望ましい。この掘れは、この方法によりトランジスタを形成したときの形状的な特徴の１つとなる。
つぎに、図１４（Ｂ）に示すように、ダミースタック６の両側面に形成されているＳｉＯ２膜に比べエッチング選択比が十分高い膜として、たとえばＳｉＮ膜１３Ａを形成し、続いて、このＳｉＮ膜１３Ａとエッチング選択比が十分高い膜として、たとえばＳｉＯ２膜１３Ｂを形成する。ここでＳｉＮ膜１３Ａは、ゲート電極のエクステンション部に対する重ね幅を規定する前記ＳｉＯ２膜４１のエッチングストッパとして機能させることと、第２エピタキシャル成長層の形成時の前処理に用いる弗酸に耐えエピ成長面を後退させない意味において、その材料がＳｉＮとなっている。ただし、この条件を満たせば、この側壁絶縁膜の下層膜を他の材料から形成してもよい。
なお、上層のＳｉＯ２膜１３Ｂは省略することも可能である。ただし、本例では上記理由により下層にＳｉＮ膜１３Ａを用いたことに関係してＳｉＯ２膜１３Ｂを設けている。つまり、ソース・ドレイン領域形成時の分離層となる側壁スペーサ１３（図１参照）をＳｉＮにより形成すると、その誘電率が高いことからゲートとソースまたはドレインとの寄生容量（フリンジ容量）が大きくなることがある。これを防ぐために、本例ではＳｉＮ膜１３Ａを最低限必要な厚さで比較的薄く形成し、その上にゲート電極とソース・ドレイン領域間の距離を短くしても容量が増大させないために比較的誘電率が低いＳｉＯ２膜１３Ｂを設けている。
この上層のＳｉＯ２膜１３Ｂ、下層のＳｉＮ膜１３Ａを順次、異方性のドライエッチングによりエッチバックすると、図１５（Ａ）に示すように、先に形成した内側のＳｉＯ２膜４１を含めると３層の側壁スペーサ１３ａが形成される。なお、図１に示すように最終的な側壁スペーサ１３は、ＳｉＯ２膜４１が除去され２層となっている。
この側壁スペーサ１３ａの幅は、エッチバック時の異方性を高くすると、最初に成膜した膜の厚さでほぼ決まることから一定となり、その制御性も高まる。
つぎに、ソース・ドレイン領域１０（図１参照）となる第２エピタキシャル成長層を形成するための選択的なエピタキシィを行う。第２エピタキシャル成長層の材料はＳｉ単結晶、または、シリコンＳｉとゲルマニウムＧｅ、炭素Ｃあるいはその両方との混晶である。図１５（Ｂ）は、このエピタキシィ後の断面図である。
形成された第２エピタキシャル成長層１０ａの厚さは、その導電化をイオン注入により行う場合、その不純物濃度分布下面が、シリコン基板面に対して上方に位置し、あるいは、下方に位置する場合でも、そのシリコン基板面からの接合深さＸｊにより短チャネル効果が顕著とならないようにするために必要な厚さに予め設定する。このときイオン注入が余り浅いとソースおよびドレインの直列抵抗値が上昇することから、第２エピタキシャル成長層１０ａの厚さは、イオン注入分布深さとの兼ね合いで最適値が決められている。
また、第２エピタキシャル成長層１０ａの厚さは、後で形成するシリサイド層１５ｎおよび１５ｐがどの程度まで形成されるかによっても制限を受ける。つまり、イオン注入分布下面がシリコン基板にまで達しない場合は、シリサイド層１５ｎおよび１５ｐにシリコン基板面より上方に位置させ、ジャンクションリークの増大を防止する必要がある。また、イオン注入分布下面がシリコン基板内に形成される場合でも、そのイオン注入分布下面より上方にシリサイド層の下面を位置させる必要がある。この観点から、第２エピタキシャル成長層１０ａの厚さの下限が決められる。
なお、第２エピタキシャル成長層１０ａの導電化のために、２度のイオン注入によりレジストをマスクとして選択的にＰ型とＮ型の不純物を注入する方法は、たとえば１０００℃と高い温度の活性化アニールを必要とし、好ましくない。
より好ましい方法としては、少し工程数が増えるが、エクステンション部のＮＭＯＳ側とＰＭＯＳ側で別々に形成した方法（図７（Ａ）〜図１２（Ｂ））と同様にして、その個々の選択的エピタキシィにおいてIn-Situ dopingにより達成するとよい。この方法は、前記イオン注入を用いる方法より、既に形成しているエクステンション部１２ｎおよび１２ｐの熱拡散が生じにくいことから、良好なトランジスタ特性が得られるという利点を有する。
図１６（Ａ）に、第２エピタキシャル成長層１０ａを導電化することにより得られたＮ型のソース・ドレイン領域１０ｎ、Ｐ型のソース・ドレイン領域１０ｐを示す。
つぎの図１６（Ｂ）において、ソース・ドレイン領域１０ｎにシリサイド層１５ｎを形成し、同時に、ソース・ドレイン領域１０ｐにシリサイド層１５ｐを形成する。シリサイド層１５ｎと１５ｐは、たとえばＣｏＳｉ２あるいはＮｉＳｉ２である。このシリサイド層の形成は、コバルトＣｏまたはニッケルＮｉの金属膜を形成した後に熱処理し、その半導体材料と接触する部分を合金化し、薬液処理により非合金化部分（絶縁材料と接触する部分）を除去することにより行う。
層間絶縁膜２０（図１参照）の一部２０ａを堆積し（図１７（Ａ））、その表面部をハードマスク３４が露出するまでエッチバックする。層間絶縁膜２０ａは、プラズマＣＶＤにより形成するＳｉＯ２膜である。図１７（Ｂ）に、このエッチング後の素子断面を示す。このとき側壁スペーサ１３ａの内側と外側の２層のＳｉＯ２膜において、その上部が若干エッチングされる。
このときエッチングされ難いＳｉＮの膜（ハードマスク３４およびＳｉＮ膜１３Ａ）の上部が層間絶縁膜２０ａの表面から突出している。これをＣＭＰにより平坦化して除去する。図１８（Ａ）に、この平坦化後の素子断面を示す。
表面に露出するダミーゲート３３をエッチングにより除去する。より詳細には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ溶液によるウエットエッチング、あるいは、シランＣＦ４と酸素Ｏ２の混合ガスを用いたケミカルドライエッチングによってダミーゲート３３を除去する。図１８（Ｂ）に、このエッチングにより形成されたゲート開口部２１を示す。
続いて、ゲート開口部２１内のＳｉＯ２膜４１およびゲート酸化膜３２を、弗酸を含む溶液などを用いてエッチングにより除去する。これにより、図１９（Ａ）に示すように、ゲート開口部２１の底面にウェル（Ｐウェル３ｎまたはＮウェル３ｐ）の表面を露出させる。このエッチングによって、ゲート開口部２１の底部にエクステンション部１２ｎまたは１２ｐの傾斜端面１２Ａが露出する。このときＳｉＮ膜１３Ａがエッチングストッパとして機能し、傾斜端面の露出幅が一定に制御される。
図１９（Ｂ）に示すように、ゲート開口部２１内で露出したウェルおよびエクステンション部の傾斜端面１２Ａにゲート絶縁膜４ｎおよび４ｐを同時に形成する。ゲート絶縁膜４ｎおよび４ｐは、熱酸化によるＳｉＯ２膜、これをプラズマ窒化して形成するＳｉＯＮ膜、あるいは、ＡＬＤ(Atomic Layer Deposition)法により形成するＨｆＯ２膜などである。
酸化による場合、不純物が多いシリコン層で酸化速度が早くなる。通常、エクステンション部１２ｎおよび１２ｐが、Ｐウェル３ｐおよびＮウェル３ｐより高濃度であることから、エクステンション部のゲート酸化膜がより厚く形成される。この場合、ゲートとエクステンション部との結合容量が小さくなる。なお、この結合容量を大きくして蓄積層の形成を加速したい場合は、他の成膜方法を選ぶとよい。
続いて、図１９（Ｂ）に示すように、ゲート金属５Ａを厚く形成し、ゲート開口部２１をゲート金属５Ａにより埋め込む。ゲート金属５Ａの形成は、ＰＶＤのみで行ってもよいし、あるいは、Ｃｕシード層のＰＶＤと、それに続くＣｕの無電解めっきによって行ってもよい。
余分なゲート金属５ＡをＣＭＰ法により除去し、ゲート開口部２１内にのみゲート金属５Ａを残す。これにより、図２０（Ａ）に示すように層間絶縁膜２０ａおよび側壁スペーサ１３に埋め込まれたゲート電極５ｎおよび５ｐが形成される。
図１６（Ｂ）と同様な方法により、このゲート電極５ｎおよび５ｐに、それぞれシリサイド層１４ｎと１４ｐを同時に形成し（図２０（Ｂ））、層間絶縁膜２０ａを積み増して図１に示す層間絶縁膜２０を形成する。これにより、図１に示すＣＭＯＳデバイスの基本構造が完成する。
その後、とくに図示しないが、各シリサイド層に接触し層間絶縁膜２０内に埋め込まれた接続層を形成し、必要ならば上層の配線（不図示）などの形成を行って、当該ＣＭＯＳデバイスを完成させる。
本実施の形態によれば、以下の利益が得られる。
２０ｎｍ以下のゲート長を実現した極微細トランジスタにおいて、シミュレーションによる見積もりでは、エクステンション部のチャネルが形成される基板面からの接合深さに関し、空乏層の上面（すなわち、ソースまたはドレイン側の空間電荷中性領域と空乏層との境界面）が、基板の掘れがなく、また、ゲートコーナー部のキャリア密度の低下がない理想的な場合に４〜５ｎｍ程度必要となることが分かった。ただし、実際には、上記基板の掘れやコーナー部のキャリア密度の低下があり、またエクステンション部の形状、さらには、その濃度も様々であることから、これらの誤差要因を吸収して最大でも、上記接合深さは１０ｎｍ程度で十分であることも分かった。
しかし、従来の方法では、その必要な接合深さ以上にエクステンション部から不純物が熱拡散する。これはソース・ドレイン領域をイオン注入と、その活性化アニールにより行っているためである。
従来では、このソース・ドレイン領域は十分に低い内部抵抗およびコンタクト抵抗の実現、シリサイド層によるジャンクションリーク増大の防止などの観点から、高濃度で基板深くまで形成する必要がある。このような深いイオン注入（高エネルギー注入）による不純物の活性化率を十分にするには、それだけ高温で十分なアニールが必要となり、上記エクステンション部の熱拡散を抑制することは不可能である。
本実施の形態によれば、ソース・ドレイン領域をエピタキシャル成長層により形成しているため、イオン注入で導電化する場合でさえ、その注入エネルギーを低くできアニール条件もきつくする必要がない。また、好ましい導電化方法であるIn-site dopingを用いると、活性化アニールが不要であり、さらに熱拡散の抑制効果が高い。さらに、ジャンクションリーク防止のために必要なシリサイド層の形成面の高さを、エピタキシャル成長層の厚さ制御で自由に変えることができる。
以上より、本実施の形態においては、不純物拡散量が必要最小限で短チャネル効果が十分に抑制された極微細ＭＩＳトランジスタの実現が可能となる。
また、本実施の形態においては、ゲート電極をエクステンション部の傾斜短面に精度よく重ねることが可能である。つまり、ダミースタック６の両側面に、その膜厚が上記重ね量を規定する絶縁膜（本例の場合はＳｉＯ２膜４１）を予め形成し、これをダマシンゲートプロセスのゲート開口時にエッチングすることにより、この開口を拡げ、ゲート電極が埋め込まれる空間をエクステンション部の傾斜端部の上方にも形成する。これによってゲート電極とエクステンション部との重ね量を精度よく制御することができる。
さらに、そのときにストッパとなるように側壁絶縁膜に弗酸などのウエットエッチングや弗酸ベーキングなどのドライエッチングにおいて比較的エッチングレートが低い材料（本例の場合はＳｉＮ膜１３Ａ）を用いている。さらに、その外側の側壁絶縁膜（本例の場合はＳｉＯ２膜１３Ｂ）を低誘電率の材質として寄生容量の低減を実現している。
このような側壁絶縁膜は、ソース・ドレイン領域となる第２エピタキシャル成長層の分離層としても用いる。
側壁絶縁膜は、いわゆるサイドウォール・スペーサであり、その幅の制御性が高い。このことは、寄生容量のばらつき、エクステンション部の抵抗値のばらつきを抑制するために役立っている。
また、本実施の形態に示す製造方法によれば、ＰＭＯＳ側とＮＭＯＳ側において選択的にエピタキシャル成長を行うことができる。このとき、それぞれ片側のみ保護膜する２種類の保護膜が必要となるが、その膜質を互いにエッチング選択比が高い材料（本例の場合、ＳｉＮ膜７ａとＳｉＯ２膜８ａ）として、その結果、これらの除去時にオーバーエッチングが少なくて済む方法を実現している。これにより基板の掘れ量が抑制され、エクステンション部の接合深さＸｊを大きくすることをできるだけ抑制している。
本発明は、ＭＩＳ型電界効果トランジスタを有する半導体製品およびその製造に広く適用できる。
実施の形態におけるＣＭＯＳデバイスのチャネル方向の断面図である。 （Ａ）および（Ｂ）は、実施の形態における方法を適用して製造されるＣＭＯＳデバイスのチャネル方向の断面図であり、ウェル形成時のイオン注入に用いるＳｉＯ２膜の形成までを示すものである。 図２（Ｂ）に続く同断面図であり、Ｎウェル形成時のイオン注入までを示すものである。 図３（Ｂ）に続く同断面図であり、ダミーゲートとなるポリシリコン膜の形成までを示すものである。 図４（Ｂ）に続く同断面図であり、ダミーゲートのパターンが転写されたレジストおよび反射防止膜の形成までを示すものである。 図５（Ｂ）に続く同断面図であり、ダミーゲートのパターンニングまでを示すものである。 図６（Ｂ）に続く同断面図であり、ＰＭＯＳ側を保護するレジストの形成までを示すものである。 図７（Ｂ）に続く同断面図であり、レジスト除去までを示すものである。 図８（Ｂ）に続く同断面図であり、ＳｉＯ２膜の形成までを示すものである。 図９（Ｂ）に続く同断面図であり、ＮＭＯＳ側を保護するレジストの形成までを示すものである。 図１０（Ｂ）に続く同断面図であり、レジスト除去までを示すものである。 図１１（Ｂ）に続く同断面図であり、ＳｉＯ２膜の除去までを示すものである。 図１２（Ｂ）に続く同断面図であり、側壁絶縁膜のＳｉＯ２膜の形成までを示すものである。 図１３（Ｂ）に続く同断面図であり、側壁絶縁膜のＳｉＮ膜の形成までを示すものである。 図１４（Ｂ）に続く同断面図であり、第２エピタキシャル成長層の形成までを示すものである。 図１５（Ｂ）に続く同断面図であり、第２エピタキシャル成長層上のシリサイド層の形成までを示すものである。 図１６（Ｂ）に続く同断面図であり、層間絶縁膜の上部エッチングまでを示すものである。 図１７（Ｂ）に続く同断面図であり、ダミーゲートの除去までを示すものである。 図１８（Ｂ）に続く同断面図であり、ゲート金属の形成までを示すものである。 図１９（Ｂ）に続く同断面図であり、ゲート電極上のシリサイド層の形成までを示すものである。
符号の説明
１…基板、３ｎ…Ｐウェル、３ｐ…Ｎウェル、４ｎ，４ｐ…ゲート絶縁膜、５ｎ，５ｐ…ゲート電極、６…ダミースタック、１０ｎ，１０ｐ…ソース・ドレイン領域、１２ｎ，１２ｐ…エクステンション部、１３…側壁絶縁膜、１４ｎ，１４ｐ，１５ｎ，１５ｐ…シリサイド層、４１…隔壁絶縁膜

Claims (9)

  1. ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域と、当該領域に各々接し互いに離れて形成されている２つのエクステンション部と、前記２つのエクステンション部の対向端から互いに離反する向きにさらに離れて形成されている２つのソース・ドレイン領域とを有する絶縁ゲート電界効果トランジスタであって、
    前記２つのエクステンション部の各々が、前記半導体基板上の第１エピタキシャル成長層により形成され、
    前記２つのソース・ドレイン領域の各々が、前記第１エピタキシャル成長層上の第２エピタキシャル成長層を含む
    絶縁ゲート電界効果トランジスタ。
  2. 前記第２エピタキシャル成長層に半導体と金属の合金層が形成され、
    前記合金層の底面が第１エピタキシャル成長層の底面より上方に位置するように、前記第２エピタキシャル成長層の厚さが決められている
    請求項１に記載の絶縁ゲート電界効果トランジスタ。
  3. 前記第１エピタキシャル成長層のゲート側端から前記第２エピタキシャル成長層のゲート側端までの距離が、前記第１エピタキシャル成長層上でゲート電極の側面側に接する側壁スペーサの幅により決められている
    請求項１に記載の絶縁ゲート電界効果トランジスタ。
  4. 前記第１エピタキシャル成長層のゲート側端部に、上方ほど前記ゲート電極からの距離が遠い傾斜端面を備え、当該傾斜端面に対して前記ゲート電極が前記ゲート絶縁膜を介して部分的に重なっている
    請求項１に記載の絶縁ゲート電界効果トランジスタ。
  5. ゲート絶縁膜を介してゲート電極と対向しチャネルが形成される半導体基板の領域と、当該領域に各々接し互いに離れて形成されている２つのエクステンション部と、前記２つのエクステンション部の対向端から互いに離反する向きにさらに離れて形成されている２つのソース・ドレイン領域とを有する絶縁ゲート電界効果トランジスタの製造方法であって、
    所定幅の第１スペーサを半導体基板上に形成するステップと、
    前記第１スペーサを分離層とするエピタキシャル成長により前記２つのエクステンション部を前記半導体基板上に形成するステップと、
    前記２つの各エクステンション部上で前記第１スペーサの両側面に接する２箇所にそれぞれ所定幅の第２スペーサを形成するステップと、
    前記２箇所に形成された２つの前記第２スペーサを分離層とするエピタキシャル成長により前記２つのソース・ドレイン領域を前記２つのエクステンション部上に形成するステップと、
    を含む絶縁ゲート電界効果トランジスタの製造方法。
  6. 前記２つのエクステンション部および前記２つのソース・ドレイン領域を形成する際の２回のエピタキシャル成長中に、前記チャネルが形成される半導体基板の領域と逆導電型の不純物を、成長中の層に導入する
    請求項５に記載の絶縁ゲート電界効果トランジスタの製造方法。
  7. 前記２つの第２スペーサの各々が、他の部分の材料とエッチング速度が異なる材料から形成され、前記第１スペーサの両側面に接する側面絶縁膜を備え、
    前記積層体の形成ステップにおいて、前記第１スペーサを除去し、前記第２のスペーサの前記側面絶縁膜を除去し、これにより形成された凹部内に露出する前記チャネルが形成される領域と前記２つのエクステンション部の傾斜端部との上に前記ゲート絶縁膜を形成し、前記凹部内を埋め込むように前記ゲート電極を形成する
    請求項５に記載の絶縁ゲート電界効果トランジスタの製造方法。
  8. 前記絶縁ゲートトランジスタがＰ型チャネルのＰ型ＭＩＳトランジスタとＮ型チャネルのＮ型ＭＩＳトランジスタとを備え、
    前記２つのエクステンション部の形成ステップが、
    前記Ｐ型ＭＩＳトランジスタの形成領域と前記Ｎ型ＭＩＳトランジスタの形成領域の一方を保護する第１保護膜を形成し、他方の形成領域側で前記第１スペーサを分離層とするエピタキシャル成長を行う第１ステップと、
    前記他方の形成領域を保護する第２保護膜を形成し、一方の形成領域側で前記第１スペーサ両側の半導体基板を露出させて前記第１スペーサを分離層とするエピタキシャル成長を行う第２ステップと、
    を含む請求項５に記載の絶縁ゲート電界効果トランジスタの製造方法。
  9. 前記第１保護膜を成膜し、前記一方の形成領域の第１保護膜を保護した状態で、前記他方の形成領域において、前記第１保護膜に対し異方性のドライエッチングを行うことにより前記第１スペーサの側面に、前記第２スペーサとなる絶縁材料に対しエッチング速度が十分に速い条件でエッチングされる絶縁材料の側壁絶縁膜を形成し、当該側壁絶縁膜および前記第１スペーサを分離層として前記第１ステップのエピタキシャル成長を行い、
    前記第１保護膜が殆どエッチングされない条件で除去可能な絶縁材料からなる第２保護膜を成膜し、前記他方の形成領域の第２保護膜を保護した状態で、前記一方の形成領域において、前記第２保護膜を除去し、露出した前記第１保護膜に対し異方性のドライエッチングを行うことにより前記第１スペーサの側面に前記側壁絶縁膜を形成し、当該側壁絶縁膜および前記第１スペーサを分離層として前記第２ステップのエピタキシャル成長を行う
    請求項８に記載の絶縁ゲート電界効果トランジスタの製造方法。
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