KR101237179B1 - 절연 게이트 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

익스텐션부에 관하여, 그 형상이 안정적이며 급경사인 PN 접합을 갖고, 또한, 채널이 형성되는 기판면에 대하여 실효적인 접합 깊이를 양호한 정밀도로 충분히 작게 한다. P웰(3n) 및 N웰(3p)에, 게이트 절연막(4n, 4p)을 개재하여 게이트 전극(5n, 5p)이 형성되고, P웰(3n) 및 N웰(3p)의 채널이 형성되는 영역에 각각 접하며 상호 떨어진 제1 에피택셜 성장층에 의해, 2개의 익스텐션부(12n, 12n)(12p와 12p)가 형성되어 있다. 익스텐션부의 대향단으로부터 상호 떨어져 있는 방향으로 더 떨어진 위치의 제1 에피택셜 성장층 상에, 제2 에피택셜 성장층이 형성되고, 이에 의해 PMOS와 NMOS의 각각의 측에서 2개의 소스·드레인 영역(10n, 10n)(10p와 10p)이 형성되어 있다. 이 구조에서는 깊게까지 불순물을 도입하는 이온 주입을 이용하지 않기 때문에, 그 활성화 어닐링에 의해 익스텐션부 내의 불순물이 기판측으로 열확산되지 않는다.
익스텐션부, PN 접합, 접합 깊이, 에피택셜 성장층

Description

절연 게이트 전계 효과 트랜지스터 및 그 제조 방법{INSULATED GATE FIELD-EFFECT TRANSISTOR AND A METHOD OF MANUFACTURING THE SAME}
도 1은 실시 형태에서의 CMOS 디바이스의 채널 방향의 단면도.
도 2의 (A) 및 (B)는 실시 형태에서의 방법을 적용하여 제조되는 CMOS 디바이스의 채널 방향의 단면도로서, 웰 형성 시의 이온 주입에 이용하는 SiO2막의 형성까지를 도시하는 도면.
도 3은 도 2의 (B)에 계속되는 동 단면도로서, N웰 형성 시의 이온 주입까지를 도시하는 도면.
도 4는 도 3의 (B)에 계속되는 동 단면도로서, 더미 게이트로 되는 폴리실리콘막의 형성까지를 도시하는 도면.
도 5는 도 4의 (B)에 계속되는 동 단면도로서, 더미 게이트의 패턴이 전사된 레지스트 및 반사 방지막의 형성까지를 도시하는 도면.
도 6은 도 5의 (B)에 계속되는 동 단면도로서, 더미 게이트의 패터닝까지를 도시하는 도면.
도 7은 도 6의 (B)에 계속되는 동 단면도로서, PMOS측을 보호하는 레지스트의 형성까지를 도시하는 도면.
도 8은 도 7의 (B)에 계속되는 동 단면도로서, 레지스트 제거까지를 도시하는 도면.
도 9는 도 8의 (B)에 계속되는 동 단면도로서, SiO2막의 형성까지를 도시하는 도면.
도 10은 도 9의 (B)에 계속되는 동 단면도로서, NMOS측을 보호하는 레지스트의 형성까지를 도시하는 도면.
도 11은 도 10의 (B)에 계속되는 동 단면도로서, 레지스트 제거까지를 도시하는 도면.
도 12는 도 11의 (B)에 계속되는 동 단면도로서, SiO2막의 제거까지를 도시하는 도면.
도 13은 도 12의 (B)에 계속되는 동 단면도로서, 측벽 절연막의 SiO2막의 형성까지를 도시하는 도면.
도 14는 도 13의 (B)에 계속되는 동 단면도로서, 측벽 절연막의 SiN막의 형성까지를 도시하는 도면.
도 15는 도 14의 (B)에 계속되는 동 단면도로서, 제2 에피택셜 성장층의 형성까지를 도시하는 도면.
도 16은 도 15의 (B)에 계속되는 동 단면도로서, 제2 에피택셜 성장층 상의 실리사이드층의 형성까지를 도시하는 도면.
도 17은 도 16의 (B)에 계속되는 동 단면도로서, 층간 절연막의 상부 에칭까 지를 도시하는 도면.
도 18은 도 17의 (B)에 계속되는 동 단면도로서, 더미 게이트의 제거까지를 도시하는 도면.
도 19는 도 18의 (B)에 계속되는 동 단면도로서, 게이트 금속의 형성까지를 도시하는 도면.
도 20은 도 19의 (B)에 계속되는 동 단면도로서, 게이트 전극 상의 실리사이드층의 형성까지를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
3n : P웰
3p : N웰
4n, 4p : 게이트 절연막
5n, 5p : 게이트 전극
6 : 더미 스택
10n, 10p : 소스·드레인 영역
12n, 12p : 익스텐션부
13 : 측벽 절연막
14n, 14p, 15n, 15p : 실리사이드층
41 : 측벽 절연막
[특허 문헌1] 일본 특개2000-82813호 공보(제4 실시 형태, 도 9)
[비특허 문헌1] 西松 외, Groove Gate MOSFET, 8th Conf. On Solid State Device, pp.179-183, 1976
[비특허 문헌2] Uchino, et al : A Raised Source/Drain Technology Using In-situ P-doped SiGe and B-doped Si for 0.1㎛ CMOS ULSIs, IEDM 1997, pp.479-482(1977)
본 발명은, 게이트 절연막을 개재하여 게이트 전극과 대향하여 채널이 형성되는 반도체 기판의 영역에 전류를 공급하는 2개의 소스·드레인 영역의 각각에 익스텐션부를 갖는 절연 게이트 전계 효과 트랜지스터와, 그 제조 방법에 관한 것이다.
절연 게이트 전계 효과 트랜지스터(이하, MIS 트랜지스터라고 함)의 스케일링에 관한 것으로, 국제 반도체 기술 로드맵(ITRS)에서 기술 노드 hp32의 트랜지스터 게이트 길이 Lg는 20㎚ 이하가 예상되고 있다.
이러한 미세 MIS 트랜지스터를 실현하기 위해서는, 게이트 길이 Lg의 스케일링과 동시에, 게이트 절연막으로 되는 산화막의 실효 두께(EOT : effective oxide thickness) 및 소스·드레인 영역의 접합 깊이 Xj를 스케일링할 필요가 있다. 산화막의 실효 두께 ETO의 스케일링은, 트랜지스터 구동 능력을 결정하는 드레인 전 류 Ids를 확보하기 위해 필요하다. 또한, 소스·드레인 영역의 접합 깊이 Xj의 스케일링은 단채널 효과(SCE : Short Channel Effect)를 억제하기 위해 필요하다. 단채널 효과를 억제하기 위해서는, 특히 드레인단에서의 전계를 완화할 필요가 있으며, 그 때문에 고농도의 소스·드레인 영역으로부터 채널측으로 신장하는, 소위 LDD(Lightly doped drain) 혹은 익스텐션(Extension)으로 불리는 얕은 접합 영역이 형성된다.
통상, MIS 트랜지스터의 익스텐션부는, 채널이 형성되는 반도체 기판(또는 웰)에 이온 주입에 의해 형성한다.
그런데, 상기 미세 MIS 트랜지스터에 적용 가능한 매우 얕은 접합을 형성하기 위한 이온 주입 기술 및 활성화 어닐링 기술은, 아직 확립되어 있지 않다. 또한, 만약 이온 주입에 의해 매우 얕은 접합을 형성할 수 있었다고 해도, 그 얇은 깊이 때문에 저항값이 높아, 소스 및 드레인의 직렬 저항값이 상승하여 트랜지스터의 구동 능력이 저하된다. 또한, 채널에 접속되는 익스텐션부에서, 그 게이트 전극과 중첩되는 부분은 캐리어가 축적되기 때문에 저저항으로 되지만, 그 이외의 영역에서 공핍층에서의 캐리어의 고갈에 의해 고저항화가 발생하기 쉽다. 이것을 방지하기 위해서는 익스텐션부의 농도를 올리거나, 혹은 익스텐션부를 깊게 형성해야만 하지만, 이것은 단채널 효과의 억제와 모순된다.
이 모순을 해결하는 구조의 트랜지스터로서, 홈 게이트(Groove Gate) 트랜지스터가 있다(비특허 문헌1 참조).
이 트랜지스터 구조의 기본 컨셉은, 채널이 형성되는 기판면보다 소스·드레 인 영역의 형성면을 상방에 위치시켜, 소스·드레인 영역의 채널에 대한 실효적인 접합 깊이를 작게 하는 것과, 소스·드레인 영역을 깊게까지 형성하여, 그 저항을 내리는 것을 양립시키는 것이다.
이 기본 컨셉을 적용한 것으로서, 게이트 형성 개소의 기판에 홈을 파는 대신에 게이트 양측의 기판 영역에 에피택셜 성장층을 성장시키고, 에피택셜 성장층에 소스·드레인 영역을 형성하고 있는 MIS 트랜지스터가 알려져 있다(예를 들면 특허 문헌1 참조). 이러한 소스·드레인 구조는, 솟아 오름(Raised 또는 Elevated) 소스/드레인(S/D)이라고 한다.
특허 문헌1의 기재에 따르면, 에피택셜 성장층의 경사 단부에 제1 소스·드레인 영역을 형성하고, 그것보다 깊은 제2 소스·드레인 영역을 게이트로부터 떨어진 위치의 에피택셜 성장층 부분에 형성하고 있다. 이 제1 소스·드레인 영역이, 소위 익스텐션부에 해당한다고 생각된다.
한편, 기판 표면에 성장시킨 에피택셜 성장층에 의해 익스텐션부를 형성하고, 이 익스텐션부의 게이트단으로부터 떨어진 부분 및 그 아래의 기판 표면부에, 익스텐션부의 상방으로부터 이온 주입을 행함으로써 소스·드레인 영역을 형성하고 있는 MIS 트랜지스터가 알려져 있다(예를 들면, 비특허 문헌2 참조).
특허 문헌1에 기재되어 있는 기술에서는, 에피택셜 성장층을 형성한 후에, 그 경사 단부를 포함하는 전체면에 절연막을 형성하고, 그 후, 이온 주입에 의해 제1 소스·드레인 영역과 제2 소스·드레인 영역을 동시에 형성한다. 특허 문헌1에는 특별히 기재되어 있지 않지만, 이 때, 경사 단부 상과 게이트의 측벽에 형성되어 있는 절연막 부분에 의해, 이온 주입이 게이트에 근접할수록 저지되기 쉬워지기 때문에, 제2 소스·드레인 영역의 형성 시에, 이것보다 상대적으로 얕은 제1 소스·드레인 영역(익스텐션부에 해당)이 부수하여 형성되는 것으로 추측된다.
그런데, 이러한 주입 이온이 투과하는 절연막 두께를 이용한 익스텐션부의 형성에서는, 절연막 아래에 접하는 에피택셜 성장층의 경사 단면의 기울기 등이 변동되면 필연적으로 익스텐션부의 형상도 변화되어 불안정하다. 또한, 게이트 측벽의 절연막 아래에는 이온 주입되지 않기 때문에 불순물이 도입되지 않는다. 따라서, 경우에 따라서는, 익스텐션부(제1 소스·드레인 영역)와 채널층 사이에 간극이 생겨, 이 부분에서 저항이 높아진다고 하는 문제를 안고 있다. 이 문제를 회피하기 위해서는, 어닐링을 충분히 행하여 주입 불순물을 열확산시키거나, 혹은, 게이트 전극을 에피택셜 성장층의 경사 단부에 대하여 부분적으로 중첩하는 것이 필요하며, 특허 문헌1에는 경사 단부에 대하여 게이트 전극을 양호한 정밀도로 중첩하는 기술이 개시되어 있다.
그러나, 특허 문헌1에서는, 경사 단부에 대하여 게이트 전극의 중첩 폭이 거의 일정하게 되지만, 익스텐션부가 경사 단부에 대하여 변동될 가능성이 있기 때문에, 익스텐션부와 게이트 전극의 중첩 폭이 변동되기 쉽다. 또한, 이온 주입을 이용하고 있기 때문에, 그 활성화 어닐링에 의해 과도하게 열확산이 발생하여, 중첩 폭이 필요 이상으로 커질 가능성도 있다. 그 때문에 특허 문헌1에 기재된 기술에서는, 단채널 효과가 증대하여, 트랜지스터 특성이 저하되는 것을 유효하게 방지할 수 없다.
또한, 특허 문헌1에서는 익스텐션부를 에피택셜 성장층에 이온 주입함으로써 형성하기 때문에, 급경사인 PN 접합으로 되지 않고 공핍층이 확대되기 쉽다. 즉, 이온 주입에 의한 불순물 농도 분포는 표면 부근 혹은 표면측으로부터 깊은 개소에 농도 피크가 있지만, 접합 부근에서는 불순물 분포의 테일로 되어 농도가 저하되어 있기 때문에 공핍층이 확대되기 쉽다. 이 때문에 이온 주입에 의한 익스텐션부는 채널과의 접속 부분에서 공핍층에 의해 캐리어의 고갈이 발생하고, 그 부분에서 고저항으로 되기 쉽다.
한편, 비특허 문헌2에 기재되어 있는 기술에서는, 익스텐션부를 에피택셜 성장에 의해 형성한다. 통상, 그 에피택셜 성장층은 얇기 때문에, 실리사이드층 형성에 의한 정션 리크 방지를 위해서는, 소스·드레인 영역의 형성 시에 이온 주입 에너지를 높게 하여 기판 깊게까지 불순물을 도입해야만 한다. 이 때문에, 불순물의 활성화율을 충분히 높이기 위해서는 활성화 어닐링을 고온으로 행할 필요가 있으며, 그 때 익스텐션부로부터 불순물이 기판으로 열확산되고, 그 부분에서, 채널이 형성되는 기판면에 대한 익스텐션부의 실효적인 접합 깊이 Xj가 필요 이상으로 커진다고 하는 문제가 있다.
본 발명이 해결하고자 하는 과제는, 익스텐션부를 갖는 소스·드레인 영역에서, 그 형상이 안정적이며 급경사인 PN 접합을 갖고, 또한, 채널이 형성되는 기판면에 대하여 실효적인 접합 깊이를 양호한 정밀도로 충분히 작게 할 수 있도록 하는 것이다.
본 발명에 따른 절연 게이트 전계 효과 트랜지스터는, 게이트 절연막을 개재하여 게이트 전극과 대향하여 채널이 형성되는 반도체 기판의 영역과, 그 영역에 각각 접하며 상호 떨어져 형성되어 있는 2개의 익스텐션부와, 상기 2개의 익스텐션부의 대향단으로부터 상호 떨어져 있는 방향으로 더 떨어져 형성되어 있는 2개의 소스·드레인 영역을 갖는 절연 게이트 전계 효과 트랜지스터로서, 상기 2개의 익스텐션부의 각각이, 상기 반도체 기판 상의 제1 에피택셜 성장층에 의해 형성되며, 상기 2개의 소스·드레인 영역의 각각이, 상기 제1 에피택셜 성장층 상의 제2 에피택셜 성장층을 포함한다.
본 발명에 따른 절연 게이트 전계 효과 트랜지스터의 제조 방법은, 게이트 절연막을 개재하여 게이트 전극과 대향하여 채널이 형성되는 반도체 기판의 영역과, 그 영역에 각각 접하며 상호 떨어져 형성되어 있는 2개의 익스텐션부와, 상기 2개의 익스텐션부의 대향단으로부터 상호 떨어져 있는 방향으로 더 떨어져 형성되어 있는 2개의 소스·드레인 영역을 갖는 절연 게이트 전계 효과 트랜지스터의 제조 방법으로서, 소정 폭의 제1 스페이서를 반도체 기판 상에 형성하는 스텝과, 상기 제1 스페이서를 분리층으로 하는 에피택셜 성장에 의해 상기 2개의 익스텐션부를 상기 반도체 기판 상에 형성하는 스텝과, 상기 2개의 각 익스텐션부 상에서 상기 제1 스페이서의 양측면에 접하는 2개소에 각각 소정 폭의 제2 스페이서를 형성하는 스텝과, 상기 2개소에 형성된 2개의 상기 제2 스페이서를 분리층으로 하는 에피택셜 성장에 의해 상기 2개의 소스·드레인 영역을 상기 2개의 익스텐션부 상에 형성하는 스텝을 포함한다.
<실시예>
본 발명을 실시하기 위한 최량의 형태를, NMOS 트랜지스터와 PMOS 트랜지스터를 동일 기판에 형성한다. MOS 디바이스를 예로 들어 도면을 참조하여 설명한다.
도 1은 CMOS 디바이스의 채널 방향의 단면도이다.
도해한 CMOS 디바이스에서, 예를 들면 실리콘 웨이퍼로 이루어지는 기판(1)의 표면부에 소자 분리 절연층, 예를 들면 STI(Shallow Trench Isolation)(2)가 형성되어 있다. 또한, 기판(1)의 재료는, 실리콘(Si) 이외에, 게르마늄(Ge), Ge와 Si의 화합물, 혹은 변형 Si를 이용해도 된다.
STI(2)가 형성되어 있지 않은 영역(활성 영역)에 채널의 반전층이 형성되는 P형 영역(예를 들면 P웰(3n)) 및 N형 영역(예를 들면 N웰(3p))이 형성되어 있다. P웰(3n)은 NMOS 트랜지스터가 형성되는 기판 영역이며, N웰(3p)은 PMOS 트랜지스터가 형성되는 기판 영역이다.
P웰(3n) 상에, 소정 간격만큼 떨어진 2개의 제1 에피택셜 성장층에 의해 2개의 익스텐션부(12n)가 형성되어 있다. 마찬가지로, N웰(3p) 상에, 소정 간격만큼 떨어진 2개의 에피택셜 성장층에 의해 2개의 익스텐션부(12p)가 형성되어 있다. 익스텐션부(12n)는 NMOS 트랜지스터의 소스 또는 드레인의 일부로서 기능하는 것으로, N형 불순물이 도입되어 있다. 익스텐션부(12p)는 PMOS 트랜지스터의 소스 또는 드레인의 일부로서 기능하는 것으로, P형 불순물이 도입되어 있다.
2개의 익스텐션부(12n)의 각각은, 그 대향측에 상방으로 갈수록 서로의 거리가 떨어지는 경사 단면을 갖고 있다. 이들 경사 단면의 일부, 및, 그 사이의 P웰(3n) 상에 게이트 절연막(4n)이 형성되고, 그 위에 게이트 전극(5n)이 형성되어 있다.
2개의 익스텐션부(12p)의 각각은, 그 대향측에 마찬가지로 경사 단면을 갖고, 이들 경사 단면의 일부, 및, 그 사이의 N웰(3p) 상에 게이트 절연막(4p)이 형성되고, 그 위에 게이트 전극(5p)이 형성되어 있다.
NMOS측의 게이트 전극(5n) 및 PMOS측의 게이트 전극(5p)의 각 측면이, 각각 익스텐션부 상의 측벽 스페이서(13)에 의해 피복되어 있다.
이 측벽 스페이서(13)에 의해 형성 위치가 결정되어 선택적으로 형성되어 있는 제2 에피택셜 성장층에 의해, 측벽 스페이서(13)로 피복되어 있지 않은 익스텐션부(12n, 12p)의 각 부의 상에, 소스·드레인 영역(10n, 10p)이 형성되어 있다. 소스·드레인 영역(10n)은, NMOS 트랜지스터의 소스 또는 드레인의 일부로서 기능하는 것으로, N형 불순물이 도입되어 있다. 소스·드레인 영역(10p)은, PMOS 트랜지스터의 소스 또는 드레인의 일부로서 기능하는 것으로, P형 불순물이 도입되어 있다.
또한, 측벽 스페이서(13) 및 STI(2)를 분리층으로 하는 살리사이드(Self-aligned silicide) 프로세스에 의해, 소스·드레인 영역(10n, 10p), 및, 게이트 전극(5n, 5p)의 각각에 합금층으로서의 실리사이드층(14n, 14p, 15n 또는 15p)이 형성되어 있다.
트랜지스터의 전체면이 층간 절연막(20)으로 피복되어 있다. 특별히 도시하지 않지만, 층간 절연막(20)에 각 소스·드레인 영역(10n 또는 10p)에 접속하는 접속층이 매립되고, 또한, 층간 절연막(20) 상에 배선이 형성되어 있다.
본 실시 형태에서는, 익스텐션부(12n, 12p)의 농도 및 두께, 또한 측벽 스페이서(13)의 폭에 의해 기정되는 게이트 전극(5n)(또는 5p)과 소스·드레인 영역(10n)(또는 10p)의 거리를 최적화하고 있다. 이 최적화에 의해, 소스 저항 및 드레인 저항의 저감, 소스·드레인간의 리크 억제, 또는 기생 용량의 저감이 도모되고 있다. 이 기생 용량의 저감에 관하여, 익스텐션부(12n, 12p)의 게이트측 단부에 경사 단면을 구비하고, 이 경사 단면을 측벽 스페이서(13)로 피복함으로써, 게이트와 소스 또는 게이트와 드레인의 기생 용량을 저감하고 있다.
익스텐션부(12n, 12p)는, 웰의 게이트 바로 아래 부분(실효 채널 영역)에 전류를 공급하는 층이다. 익스텐션부(12n, 12p)가 없으면, 소스·드레인 영역(10n, 10p)을 실효 채널 영역에 근접시켜야만 하고, 이 경우, 특히 드레인측에서 전계가 집중되어, 단채널 효과가 현저해져 리크 전류가 증대된다. 또한, 공핍층이 채널 전류 경로 내로 크게 신장되어 캐리어가 고갈되고, 그 부분에서 채널 저항이 증대되며, 또한, 그 부분에서 채널 주행 캐리어가 포화 속도에 도달하면, 이에 의해 온 전류값이 제한된다.
본 실시 형태에서는, 익스텐션부(12n, 12p)가 존재함으로써, 소스·드레인 영역(10n, 10p)을 실효 채널 영역으로부터 분리할 수 있다. 익스텐션부(12n, 12p)는, N형 또는 P형 불순물이 도입되어 있는 에피택셜층으로서, 소위 솟아 오름 익스 텐션 구조로 되어 있다. 익스텐션부(12n, 12p)는, 여기서는 소스·드레인 영역(10n 또는 10p)보다 저농도로 하고 있지만, 저항값을 내리는 의미에서 소스·드레인 영역(10)과 동등 이상의 불순물 농도로 해도 된다.
또한, 익스텐션부를 이온 주입에 의해 형성한 경우, 깊이 방향의 농도 분포가 경사지게 되어, 기판과의 경계에서는 급경사인 PN 접합이 형성되기 어렵다.
이에 대하여, 본 실시 형태에서는, 후술하는 바와 같이, 예를 들면 에피택셜 성장 도중의 불순물 도입(In-situ doping)에 의해 익스텐션부(12n 또는 12p)와 기판(P웰(3n) 또는 N웰(3n))의 계면에서 급경사인 PN 접합이 형성되고, 그 결과, 익스텐션부(12n 또는 12p)로부터의 공핍층의 신장이 억제되고 있다.
또한, 익스텐션부(12n, 12p)가 기판 표면보다 상방으로 솟아 올라 있음으로써, 동작 바이어스 인가 시에 익스텐션부(12n, 12p)의 직렬 저항을 높이지 않고, 그 웰 표면으로부터의 PN 접합 깊이를 얕게 할 수 있기 때문에, 익스텐션부(12n, 12p)로부터 신장하는 공핍층의 실효 채널 영역에 대한 영향 및 전계 집중을 억제할 수 있다.
또한, 본 실시 형태에서는 소스·드레인 영역(10n, 10p)도 에피택셜 성장층에 의해 형성되어 있다. 따라서, 급경사인 PN 접합이 요구되는 익스텐션부(12n, 12p)의 형성 후에, 예를 들면 1000℃라는 고온에서 행하는, 이온 주입 시의 도입 불순물을 활성화하기 위한 어닐링이 불필요하며, 결과로서, 급경사인 PN 접합을 유지할 수 있다. 또한, 2회째의 에피택셜 성장 시에도 기판이 가열되지만, 그 온도는, 예를 들면 700∼800℃ 이하로 활성화 어닐링만큼 고온이 아니기 때문에 PN 접 합의 급경사성은 거의 유지된다.
제2 에피택셜 성장층(소스·드레인 영역(10n, 10p))은, 최저라도, 실리사이드층(15n 또는 15p)의 하면을 제1 에피택셜 성장층(익스텐션부(12a 또는 12p))과 기판의 계면보다 상방에 위치시키는 데 필요한 두께로 설정되어 있다. 이것은 접합 리크의 증대를 방지하기 위해서이다.
이상의 결과, 본 실시 형태에서는 단채널 효과가 억압되며, 또한, 리크 전류의 증대 및 채널 저항의 국부적 증대를 방지하고 있다.
다음으로, 본 실시 형태에서의 CMOS 디바이스의 제조 방법을, 도면을 참조하여 설명한다.
도 2의 (A)∼도 20의 (B)는 본 실시 형태에서의 방법을 적용하여 제조되는 CMOS 디바이스의 채널 방향의 단면도이다.
도 2의 (A)에 도시한 바와 같이, 기판(1)에, 기지의 방법을 이용하여 소자간 분리를 위한 STI(2)를 형성한다.
도 2의 (B)에 도시한 바와 같이, 실리콘 기판 내에 불순물을 이온 주입(Ion Implantation)하기 위한 채널링 방지용의 보호막으로서의 이산화실리콘(SiO2)막(31)을 열산화 등에 의해 형성한다.
도 3의 (A)에 도시한 바와 같이, PMOS측을 보호하는 레지스트 R1을 형성하고, 기판(1)에 P웰(3n)(도 1 참조)을 형성하기 위한 이온 주입(Well Ⅱ), 또한 필요에 따라, 임계값 전압 조절을 행하기 위한 이온 주입(Channel Ⅱ)을 행한다.
레지스트 R1을 제거한 후, 도 3의 (B)에 도시한 바와 같이, NMOS측을 보호하는 레지스트 R2를 형성하고, 마찬가지로, 이온 주입(Well Ⅱ, Channel Ⅱ)을 행한다.
레지스트 R2를 제거하고, 활성화 어닐링을 행하면, 도 4의 (A)에 도시한 바와 같이 NMOS측에 P웰(3n)이, PMOS측에 N웰(3p)이 형성된다. 활성화 어닐링의 조건은, 예를 들면 RTA(Rapid Thermal Anneal)법에서 1010℃, 10초이다.
계속해서, 이온 주입 시의 보호막으로서의 SiO2막(31)을 제거하여, 웰 표면을 노출시킨 후에, 다마신 게이트의 더미 게이트 산화막으로 되는 SiO2막(32a)을, 예를 들면 0.1∼5㎚ 정도를 열산화에 의해 형성한다.
도 4의 (B)에 도시한 바와 같이, SiO2막(32a) 상에 다마신 게이트의 더미 게이트로 되는 폴리실리콘(Poly-Si)막(33a)을 CVD에 의해 형성한다. 폴리실리콘막(33a)의 두께는 100∼200㎚ 정도이다. 폴리실리콘막(33a) 대신에, 아몰퍼스 Si나, 불순물을 도핑한 도핑된(doped) 아몰퍼스 Si 등의 막을 형성해도 된다.
더미 게이트를 후에 에칭에 의해 가공할 때의 하드 마스크(Hard Mask)로 되는 질화실리콘(SiN)막(34a)을, 폴리실리콘막(33a) 상에 CVD에 의해 형성한다(도 5의 (A)). SiN막(34a)의 두께는 30∼100㎚의 범위로부터 선택된다.
SiN막(34a) 상에, 반사 방지막 및 레지스트를 도포하고, 광 리소그래피(KrF, ArF, F2 등의 각종 엑시머 레이저)나 EB(전자 빔) 리소그래피 등에 의해 레지스트를 패터닝하며, 레지스트를 마스크로 한 드라이 에칭을 행한다. 이에 의해, 도 5의 (B)에 도시한 바와 같이, 트랜지스터의 게이트 전극에 대응한 레지스트 R3의 패턴이 반사 방지막(35)에 전사된다.
계속해서, 이 레지스트 R3 및 반사 방지막(35)을 마스크로 하여 SiN막(34a)을 드라이 에칭한다.
이에 의해, 도 6의 (A)에 도시한 바와 같이, 트랜지스터의 게이트 전극 대응의 패턴을 갖는 하드 마스크(34)가 폴리실리콘막(33a) 상에 형성된다. 이 때의 오버 에칭량을 가감함으로써, 이 하드 마스크(34)는, 레지스트의 초기 패턴의 선 폭(도 5의 (B)에서의 레지스트 R3의 선 폭)보다 가늘게 슬리밍(Sliming) 또는 트리밍(Trimming)해도 된다. 이것은, 트랜지스터의 게이트 길이를, 마스크 패턴에 의해 결정되는 게이트선 폭보다 가늘게 하기 위해서이다.
레지스트 R3을 제거하고, 하드 마스크(34)를 마스크로 하여, 폴리실리콘막(33a)을 드라이 에칭한다. 도 6의 (B)는, 이 드라이 에칭 후에 의해 형성된 더미 게이트(33) 및 하드 마스크(34)를 나타낸다. 이 때의 더미 게이트(33)의 선 폭은, 최소로 수㎚∼십수㎚로 된다.
다음의 도 7의 (A)∼도 13의 (A)까지는, 선택적 에피택시(Selective Epitaxy)에 의한 익스텐션부(12n과 12p)의 형성에 관한 것이다.
일반적으로, 선택적 에피택시에 의한 Si의 성장은 절연막의 표면에서는 발생하지 않고, Si의 노출 표면에서 발생한다. 이 때문에, 본 실시 형태에서는, PMOS측과 NMOS측의 한쪽을 절연막으로 보호하여 선택 에피택시를 행하고, 그 후, 반대로 다른쪽측을 절연막으로 보호하여 선택 에피택시를 행하는 방법을 제안한다.
우선, 더미 게이트(33) 주위의 SiO2막(32a)을 제거한다. 이에 의해, 도 7의 (A)에 도시한 바와 같이, 더미 게이트 산화막(32), 더미 게이트(33) 및 하드 마스크(34)로 이루어지는 더미 스택(6)이 형성된다.
계속해서, 선택적 에피택시를 하고자 하지 않는 장소를 보호하는 목적의 절연막(여기서는 SiN막(7a))을 CVD에 의해 형성한다. SiN막(7a)의 막 두께는 1∼10㎚이며, SiN막(7a)에 의해 완전하게 더미 스택(6)을 피복한다. 이 보호용의 막의 재료는, SiO2(Ge 기판의 경우에는, Ge 산화물) 등 기판이 자연스럽게 산화되어 생기는 막에 대하여, 웨트 에칭 속도가 느린 막을 사용할 필요가 있다.
도 7의 (B)에 도시한 바와 같이, PMOS측을 보호하는 레지스트 R4를 SiN막(7a) 상에 형성한다.
이 레지스트를 마스크로 하여 이방성의 드라이 에칭을 행하면, 도 8의 (A)에 도시한 바와 같이, 더미 스택(6)의 측면에 SiN막(7a)이 남겨지고, 이에 의해 격벽 절연막(7)이 형성되며, 웰 상의 SiN막(7a)은 제거된다. 단, 레지스트 R4로 보호되어 있는 PMOS측은 SiN막(7a)으로 피복되어 있다.
이 때에, 도 8의 (A)에 일부 확대하여 도시한 바와 같이, P웰(3n)의 표면에 에칭에 의해 파여짐이 발생하는 경우가 있는데, 그 깊이를 3㎚ 이하로 설계하는 것이 바람직하다. 이 깊이가 깊으면, 다음 공정 이후에 행해지는 에피택시의 불순물 분포 영역과 P웰의 PN 접합 깊이가, 채널 형성면(게이트 바로 아래의 웰 표면)에 대해 커지게 되고, 이것이 단채널 효과를 크게 하는 한 원인으로 된다. 이것과, 에피택시에 의한 성장도, 이 파여짐의 깊이와 무관하지 않기 때문에, 특히 경사 단면의 제어를 위해서도, 이 파여짐량을 제어하는 것이 바람직하다.
도 8의 (B)에 도시한 바와 같이, 레지스트 R4를 제거한다. 이 레지스트를 제거한 후에, P웰(3n) 표면의 파여짐을 3㎚ 이하로 억제할 필요가 있다. 또한, 이 보호막(SiN막(7a))을 이용한 선택적 에피택시의 구분 형성을 행한 경우의 특징적인 형상으로서, 이 시점에서 도 8의 (B)에 일부 확대하여 도시한 바와 같이, STI(2) 상의 SIN막(7a)의 엣지 외측에, STI(2) 표면의 단차(2A)가 형성된다.
도 9의 (A)에 도시한 바와 같이, SiN막(7a)이 제거되어 노출된 NMOS측의 P웰(3n) 표면에, 비소 As 또는 인 P 등의 N형의 불순물이 혼입된 실리콘층(제1 에피택셜 성장층)을 선택 에피택시에 의해 형성한다. 제1 에피택셜 성장층의 재료는 Si 단결정, 또는, 실리콘 Si와 게르마늄 Ge, 탄소 C 혹은 그 양방과의 혼정이다. 이 때의 불순물 농도는, 1E18∼1E20/㎤로 한다. 이 불순물을 포함하는 실리콘층은, NMOS 트랜지스터의 N형의 익스텐션부(12n)로서, 트랜지스터의 특성에 중요한 영향을 갖는 부분이다. 이 에피택시는 800℃ 이하의 저온 프로세스로 행해지기 때문에, 성장 중에 도입된 불순물은 실리콘 기판(P웰(3n)) 내로 거의 확산되지 않기 때문에, 익스텐션부(12n)와 P웰(3n) 사이에 급경사의 구배의 농도차를 갖는 접합면을 형성할 수 있으며, 또한 불순물은 활성화되어 있기 때문에 그 후의 공정에서, 활성화를 위한 열 처리를 행할 필요가 없어, 거기에서도 기판에의 불순물 확산을 억제할 수 있다.
이에 의해, 저저항의 익스텐션부를 형성하면서, 트랜지스터의 단채널 효과를 억제할 수 있다.
이 익스텐션부(12n)는 선택 에피택시에 의해 형성되기 때문에, 그 형상에도 특징이 있다.
즉, 도 9의 (A)에 일부 확대하여 도시한 바와 같이, 더미 게이트(33)측 단부에서, 약간 파여짐이 발생한 노출 기판면에서 격벽 절연막(7)에 접하는 측에 에피택셜 성장층이 형성되지 않기 때문에, 그 성장 조건에 따라(단, 파여짐량도 약간 영향을 미침) 익스텐션부(12)에 경사 단면(12A)이 형성되고, 그 경사 단면(12A)이 기판면과의 이루는 각도(FASET)가, 20∼70°의 범위에서 일정한 값을 갖는다. 이 각도가 너무 작은 경우에는 익스텐션부(12n)의 기생 저항이 증대되고, 각도가 너무 큰 경우에는 게이트와 익스텐션부 사이의 기생 용량이 커지거나, 혹은, 후술하는 바와 같이 게이트 전극과 경사 단면을 오버랩시킬 때의 여유가 작아진다. 이 때문에, 이 각도는, 상기 범위 내로 제어하는 것이 바람직하다.
다음으로, PMOS측의 익스텐션부를 형성하기 위해, 도 9의 (B)에 도시한 바와 같이, NMOS측을 보호하기 위한 막, 예를 들면 SiO2막(8a)을 형성한다. 이 막은, PMOS측에서 SiN막(7a) 상에 적층되어 있다. 이 막은, 그 하층에 있는 SiN막(7a) 에 대하여 웨트 에칭 속도가 다른 막, 예를 들면 SiO2막(8a)으로 할 필요가 있다.
다음의 도 10의 (A)∼도 12의 (A)의 공정은, 상기 도 7의 (B)∼도 9의 (B)의 공정을, 레지스트에 의해 보호하는 측과 선택 에피택시를 행하는 측의 관계를 상기와 반대로 하여, 거의 마찬가지로 반복하는 것이다.
즉, 우선, NMOS측을 보호하는 레지스트 R5를 형성하고(도 10의 (A)), PMOS측의 SiO2막(8a)을 제거하며(도 10의 (B)), 이방성의 드라이 에칭에 의해 SiN막(7a)을 에칭하여 PMOS측의 더미 스택(6)의 양측면에 격벽 절연막(7)을 형성하고(도 11의 (A)), 레지스트 R5를 제거한다(도 11의 (B)). 이 때, NMOS측과 마찬가지로 실리콘 기판의 파여짐량을 3㎚ 이하로 억제하는 것이 바람직하다. 다음으로, PMOS측에서 노출된 실리콘 기판 표면에, 붕소 B(Ge 기판의 경우에는 인듐 In) 등의 P형의 불순물이 포함되는 제1 에피택셜 성장층을 선택적 에피택시에 의해 성장시키고, 이에 의해 PMOS 트랜지스터의 익스텐션부(12p)를 형성한다(도 12의 (A)). 이 때 NMOS측은 SiO2막(8a)으로 피복되어 있어 제1 에피택셜 성장층이 형성되지 않는다. 이 P형의 제1 에피택셜 성장층(익스텐션부(12p))에, NMOS측과 마찬가지로 20∼70°의 경사 각도(FASET)를 갖는 경사 단면(12A)이 형성된다.
여기서 본 실시 형태의 제조 방법에서의 다른 특징은, PMOS측의 익스텐션부(12p)를 NMOS측의 익스텐션부(12n)보다 후에 형성하는 것이다. 저온의 에피택시라도 통상적으로, 700∼800℃ 전후의 열이 가해지기 때문에, 가령 PMOS측에서 먼저 에피택시를 행한 경우, 그 후에 NMOS측에서 에피택시를 한창 행하고 있을 때에, 이미 형성되어 있는 PMOS측의 제1 에피택셜 성장층(익스텐션부(12p))으로부터 붕소 B 등의 가벼운 원자가, 실리콘 기판(N웰(3p)) 내로 확산되게 될 우려가 있다. 반대의 경우에 N형 불순물이 P웰(3n)로 확산될 우려가 전혀 없는 것은 아니지만, 붕소 B 등의 P형 불순물은, 비소 As 혹은 인 P 등의 N형 불순물에 비해 확산 계수가 크 기 때문에, 특히 붕소 B의 확산을 유효하게 억제해야 한다. 이 이유로부터, PMOS측의 익스텐션부(12p)를 NMOS측의 익스텐션부(12n)보다 후에 형성하는 것이 바람직하다.
그 후, 도 12의 (B)에 도시한 바와 같이 SiO2막(8a)을 제거한다. 이 때 노출된 PMOS측의 STI(2)의 표면도 약간 에칭된다.
따라서, 이러한 수순, 즉 PMOS측과 NMOS측에서 SiN막(7a)을 따로따로 이방성 에칭하고, 이 때 먼저 형성되는 측(본 예에서는 NMOS측)을 STI(2)와 동일한 재질의 절연막으로 보호하는 경우, 레지스트 R4와 R5의 엣지 위치의 차이(정합 어긋남이 없는 경우, 2개의 레지스트의 상반되는 방향의 후퇴량의 합계에 대응)에 따른 폭의 볼록부(2B)가 SIT(2)의 상면에 남겨지고, 또한, 그 양측의 단차에, SiO2막(8a)의 막 두께와, 그 오버 에칭량에 따른 차가 발생한다(본 예에서는, PMOS측에서 깊어짐). 볼록부(2B)는, 이 방법에 의해 트랜지스터를 형성하였을 때의 형상적인 특징 중 하나로 된다.
도 13의 (A)에 도시한 바와 같이, NMOS측, PMOS측의 각각에서 더미 스택(6)의 양측면을 보호하고 있었던 격벽 절연막(7)을, 가열한 인산 등의 SiO2막에 대하여 선택비가 취해지는 용액에 기판(1)을 침지하는 것 등의 방법에 의해 제거한다.
다음의 도 13의 (B)∼도 15의 (A)에 도시한 공정에서, 후에 형성하는 다마신 게이트 전극을 익스텐션부의 경사 단면에 중첩하는 목적과, 그 전에 소스·드레인 영역을 형성할 때의 제2 에피택셜 성장층의 분리층으로 되는 목적을 달성하기 위 해, 적어도 2층(본 예에서는 3층)의 측벽 절연막을 더미 스택의 양측면에 형성한다.
우선, 도 13의 (B)에 도시한 바와 같이, 하드 마스크(34)와 에칭 선택비가 충분히 높은 재질의 막, 예를 들면 SiO2막(41)을 형성하여, 더미 스택(6)을 완전히 피복한다. 이 SiO2막의 두께는, 게이트 전극(5n, 5p)(도 1 참조)이 익스텐션부의 경사면에 중첩되는 폭을 규정하는 것이기 때문에, 도 13의 (A)에 도시한 공정에서 제거한 격벽 절연막(7)보다 두껍게 해야만 한다. 이것을 만족시키는 것을 조건으로, 예를 들면 2∼15㎚의 범위 내에서 SiO2막(41)의 두께가 미리 설정된다.
또한, 프로세스의 변경이 필요로 되지만, 앞의 도 13의 (A)에서 격벽 절연막(7)을 제거하지 않고, 이것에 두께적으로 추가하도록 SiO2막(41)을 형성해도 된다. 이 경우, SiO2막의 두께를 격벽 절연막(7)보다 반드시 두껍게 할 필요는 없다.
SiO2막(41)을 이방성의 드라이 에칭에 의해 전체면 에칭(에치백)을 행한다. 이에 의해, 도 14의 (A)에 도시한 바와 같이, 더미 스택(6)의 양측면에 SiO2막(41)이 남겨진다. 이 에치백 시의 오버 에칭에 의해, 도 14의 (A)에 일부 확대하여 도시한 바와 같이, PMOS측의 익스텐션부(12p)의 경사 단면(12A)에 파여짐이 발생한다(NMOS측도 마찬가지임). 이것은 익스텐션부의 두께를 줄이고, 그 저항값을 증가시키기 때문에, 이 파여짐량(단차 깊이)을 3㎚ 이하로 하는 것이 바람직하다. 이 파여짐은, 이 방법에 의해 트랜지스터를 형성하였을 때의 형상적인 특징 중 하나로 된다.
다음으로, 도 14의 (B)에 도시한 바와 같이, 더미 스택(6)의 양측면에 형성되어 있는 SiO2막에 비해 에칭 선택비가 충분히 높은 막으로서, 예를 들면 SiN막(13A)을 형성하고, 계속해서, 이 SiN막(13A)과 에칭 선택비가 충분히 높은 막으로서, 예를 들면 SiO2막(13B)을 형성한다. 여기서 SiN막(13A)은, 게이트 전극의 익스텐션부에 대한 중첩 폭을 규정하는 상기 SiO2막(41)의 에칭 스토퍼로서 기능시키는 것과, 제2 에피택셜 성장층의 형성 시의 전 처리에 이용하는 불산에 견뎌 에피택셜 성장면을 후퇴시키지 않는 의미에서, 그 재료가 SiN으로 되어 있다. 단, 이 조건을 만족시키면, 이 측벽 절연막의 하층막을 다른 재료로 형성해도 된다.
또한, 상층의 SiO2막(13B)은 생략하는 것도 가능하다. 단, 본 예에서는 상기 이유에 의해 하층에 SiN막(13A)을 이용한 것에 관계하여 SiO2막(13B)을 형성하고 있다. 즉, 소스·드레인 영역 형성 시의 분리층으로 되는 측벽 스페이서(13)(도 1 참조)를 SiN에 의해 형성하면, 그 유전률이 높기 때문에 게이트와 소스 또는 드레인과의 기생 용량(프린지 용량)이 커지게 되는 경우가 있다. 이것을 방지하기 위해, 본 예에서는 SiN막(13A)을 최저한 필요한 두께로 비교적 얇게 형성하고, 그 위에 게이트 전극과 소스·드레인 영역 사이의 거리를 짧게 해도 용량을 증대시키지 않기 때문에 비교적 유전률이 낮은 SiO2막(13B)을 형성하고 있다.
이 상층의 SiO2막(13B), 하층의 SiN막(13A)을 순차적으로, 이방성의 드라이 에칭에 의해 에치백하면, 도 15의 (A)에 도시한 바와 같이, 앞서 형성한 내측의 SiO2막(41)을 포함하면 3층의 측벽 스페이서(13a)가 형성된다. 또한, 도 1에 도시한 바와 같이 최종적인 측벽 스페이서(13)는, SiO2막(41)이 제거되어 2층으로 되어 있다.
이 측벽 스페이서(13a)의 폭은, 에치백 시의 이방성을 높게 하면, 최초로 성막한 막의 두께로 거의 결정되기 때문에 일정하게 되며, 그 제어성도 높아진다.
다음으로, 소스·드레인 영역(10)(도 1 참조)으로 되는 제2 에피택셜 성장층을 형성하기 위한 선택적인 에피택시를 행한다. 제2 에피택셜 성장층의 재료는 Si 단결정, 또는, 실리콘 Si와 게르마늄 Ge, 탄소 C 혹은 그 양방과의 혼정이다. 도 15의 (B)는 이 에피택시 후의 단면도이다.
형성된 제2 에피택셜 성장층(10a)의 두께는, 그 도전화를 이온 주입에 의해 행하는 경우, 그 불순물 농도 분포 하면이, 실리콘 기판면에 대하여 상방에 위치하거나, 혹은, 하방에 위치하는 경우라도, 그 실리콘 기판면으로부터의 접합 깊이 Xj에 의해 단채널 효과가 현저해지지 않도록 하기 위해 필요한 두께로 미리 설정한다. 이 때 이온 주입이 너무 얕으면 소스 및 드레인의 직렬 저항값이 상승하기 때문에, 제2 에피택셜 성장층(10a)의 두께는, 이온 주입 분포 깊이와의 균형에 의해 최적값이 정해져 있다.
또한, 제2 에피택셜 성장층(10a)의 두께는, 후에 형성하는 실리사이드층(15n, 15p)이 어느 정도까지 형성되는지에 따라서도 제한을 받는다. 즉, 이온 주 입 분포 하면이 실리콘 기판에까지 도달하지 않는 경우에는, 실리사이드층(15n, 15p)에 실리콘 기판면보다 상방에 위치시켜, 정션 리크의 증대를 방지할 필요가 있다. 또한, 이온 주입 분포 하면이 실리콘 기판 내에 형성되는 경우라도, 그 이온 주입 분포 하면보다 상방에 실리사이드층의 하면을 위치시킬 필요가 있다. 이 관점으로부터, 제2 에피택셜 성장층(10a)의 두께의 하한이 결정된다.
또한, 제2 에피택셜 성장층(10a)의 도전화를 위해, 2번의 이온 주입에 의해 레지스트를 마스크로 하여 선택적으로 P형과 N형의 불순물을 주입하는 방법은, 예를 들면 1000℃로 높은 온도의 활성화 어닐링을 필요로 하여, 바람직하지 않다.
보다 바람직한 방법으로서는, 조금 공정수가 증가하지만, 익스텐션부의 NMOS측과 PMOS측에서 따로따로 형성한 방법(도 7의 (A)∼도 12의 (B))과 마찬가지로 하여, 그 개개의 선택적 에피택시에서 In-Situ doping에 의해 달성하면 된다. 이 방법은, 상기 이온 주입을 이용하는 방법보다, 이미 형성되어 있는 익스텐션부(12n, 12p)의 열확산이 발생하기 어렵기 때문에, 양호한 트랜지스터 특성이 얻어진다고 하는 이점을 갖는다.
도 16의 (A)에, 제2 에피택셜 성장층(10a)을 도전화함으로써 얻어진 N형의 소스·드레인 영역(10n), P형의 소스·드레인 영역(10p)을 나타낸다.
다음의 도 16의 (B)에서, 소스·드레인 영역(10n)에 실리사이드층(15n)을 형성하고, 동시에, 소스·드레인 영역(10p)에 실리사이드층(15p)을 형성한다. 실리사이드층(15n과 15p)은, 예를 들면 CoSi2 혹은 NiSi2이다. 이 실리사이드층의 형성 은, 코발트 Co 또는 니켈 Ni의 금속막을 형성한 후에 열 처리하고, 그 반도체 재료와 접촉하는 부분을 합금화하며, 약액 처리에 의해 비합금화 부분(절연 재료와 접촉하는 부분)을 제거함으로써 행한다.
층간 절연막(20)(도 1 참조)의 일부(20a)를 퇴적하고(도 17의 (A)), 그 표면부를 하드 마스크(34)가 노출될 때까지 에치백한다. 층간 절연막(20a)은, 플라즈마 CVD에 의해 형성하는 SiO2막이다. 도 17의 (B)에, 이 에칭 후의 소자 단면을 도시한다. 이 때 측벽 스페이서(13a)의 내측과 외측의 2층의 SiO2막에서, 그 상부가 약간 에칭된다.
이 때 에칭되기 어려운 SiN의 막(하드 마스크(34) 및 SiN막(13A))의 상부가 층간 절연막(20a)의 표면으로부터 돌출되어 있다. 이것을 CMP에 의해 평탄화하여 제거한다. 도 18의 (A)에, 이 평탄화한 후의 소자 단면을 도시한다.
표면에 노출되는 더미 게이트(33)를 에칭에 의해 제거한다. 보다 상세하게는, TMAH(수산화테트라메틸암모늄) 수용액 등의 알칼리 용액에 의한 웨트 에칭, 혹은, 실란 CF4와 산소 O2의 혼합 가스를 이용한 케미컬 드라이 에칭에 의해 더미 게이트(33)를 제거한다. 도 18의 (B)에, 이 에칭에 의해 형성된 게이트 개구부(21)를 나타낸다.
계속해서, 게이트 개구부(21) 내의 SiO2막(41) 및 게이트 산화막(32)을, 불산을 포함하는 용액 등을 이용하여 에칭에 의해 제거한다. 이에 의해, 도 19의 (A)에 도시한 바와 같이, 게이트 개구부(21)의 저면에 웰(P웰(3n) 또는 N웰(3p))의 표면을 노출시킨다. 이 에칭에 의해, 게이트 개구부(21)의 바닥부에 익스텐션부(12n 또는 12p)의 경사 단면(12A)이 노출된다. 이 때 SiN막(13A)이 에칭 스토퍼로서 기능하여, 경사 단면의 노출 폭이 일정하게 제어된다.
도 19의 (B)에 도시한 바와 같이, 게이트 개구부(21) 내에서 노출된 웰 및 익스텐션부의 경사 단면(12A)에 게이트 절연막(4n, 4p)을 동시에 형성한다. 게이트 절연막(4n, 4p)은, 열 산화에 의한 SiO2막, 이것을 플라즈마 질화하여 형성하는 SiON막, 혹은, ALD(Atomic Layer Deposition)법에 의해 형성하는 HfO2막 등이다.
산화에 의한 경우, 불순물이 많은 실리콘층에서 산화 속도가 빨라진다. 통상, 익스텐션부(12n, 12p)가, P웰(3p) 및 N웰(3p)보다 고농도이기 때문에, 익스텐션부의 게이트 산화막이 보다 두껍게 형성된다. 이 경우, 게이트와 익스텐션부의 결합 용량이 작아진다. 또한, 이 결합 용량을 크게 하여 축적층의 형성을 가속하고자 하는 경우에는, 다른 성막 방법을 선택하면 된다.
계속해서, 도 19의 (B)에 도시한 바와 같이, 게이트 금속(5A)을 두껍게 형성하고, 게이트 개구부(21)를 게이트 금속(5A)에 의해 매립한다. 게이트 금속(5A)의 형성은, PVD만으로 행해도 되고, 혹은, Cu 시드층의 PVD와, 그것에 계속되는 Cu의 무전해 도금에 의해 행해도 된다.
여분의 게이트 금속(5A)을 CMP법에 의해 제거하고, 게이트 개구부(21) 내에만 게이트 금속(5A)을 남긴다. 이에 의해, 도 20의 (A)에 도시한 바와 같이 층간 절연막(20a) 및 측벽 스페이서(13)에 매립된 게이트 전극(5n, 5p)이 형성된다.
도 16의 (B)와 마찬가지의 방법에 의해, 이 게이트 전극(5n, 5p)에, 각각 실리사이드층(14n과 14p)을 동시에 형성하고(도 20의 (B)), 층간 절연막(20a)을 쌓아 올려 도 1에 도시한 층간 절연막(20)을 형성한다. 이에 의해, 도 1에 도시한 CMOS 디바이스의 기본 구조가 완성된다.
그 후, 특별히 도시하지 않지만, 각 실리사이드층에 접촉하여 층간 절연막(20) 내에 매립된 접속층을 형성하고, 필요하면 상층의 배선(도시 생략) 등의 형성을 행하여, 해당 CMOS 디바이스를 완성시킨다.
본 실시 형태에 따르면, 이하의 이익이 얻어진다.
20㎚ 이하의 게이트 길이를 실현한 극미세 트랜지스터에서, 시뮬레이션에 의한 견적에서는, 익스텐션부의 채널이 형성되는 기판면으로부터의 접합 깊이에 관하여, 공핍층의 상면(즉, 소스 또는 드레인측의 공간 전하 중성 영역과 공핍층의 경계면)이, 기판의 파여짐이 없고, 또한, 게이트 코너부의 캐리어 밀도의 저하가 없는 이상적인 경우에 4∼5㎚ 정도 필요로 되는 것을 알 수 있었다. 단, 실제로는, 상기 기판의 파여짐이나 코너부의 캐리어 밀도의 저하가 있으며, 또한 익스텐션부의 형상, 또한, 그 농도도 다양하기 때문에, 이들의 오차 요인을 흡수하여 최대로도, 상기 접합 깊이는 10㎚ 정도로 충분한 것도 알 수 있었다.
그러나, 종래의 방법에서는, 그 필요한 접합 깊이 이상으로 익스텐션부로부터 불순물이 열확산된다. 이것은 소스·드레인 영역을 이온 주입과, 그 활성화 어닐링에 의해 행하고 있기 때문이다.
종래에서는, 이 소스·드레인 영역은 충분히 낮은 내부 저항 및 컨택트 저항 의 실현, 실리사이드층에 의한 정션 리크 증대의 방지 등의 관점으로부터, 고농도로 기판 깊게까지 형성할 필요가 있다. 이러한 깊은 이온 주입(고에너지 주입)에 의한 불순물의 활성화율을 충분히 하기 위해서는, 그만큼 고온에서 충분한 어닐링이 필요로 되어, 상기 익스텐션부의 열확산을 억제하는 것은 불가능하다.
본 실시 형태에 따르면, 소스·드레인 영역을 에피택셜 성장층에 의해 형성하고 있기 때문에, 이온 주입으로 도전화하는 경우에서 조차, 그 주입 에너지를 낮게 할 수 있어 어닐링 조건도 엄격하게 할 필요가 없다. 또한, 바람직한 도전화 방법인 In-situ doping을 이용하면, 활성화 어닐링이 불필요하고, 또한 열확산의 억제 효과가 높다. 또한, 정션 리크 방지를 위해 필요한 실리사이드층의 형성면의 높이를, 에피택셜 성장층의 두께 제어로 자유롭게 바꿀 수 있다.
이상에 의해, 본 실시 형태에서는, 불순물 확산량이 필요 최소한으로 단채널 효과가 충분히 억제된 극미세 MIS 트랜지스터의 실현이 가능하게 된다.
또한, 본 실시 형태에서는, 게이트 전극을 익스텐션부의 경사 단면에 양호한 정밀도로 중첩하는 것이 가능하다. 즉, 더미 스택(6)의 양측면에, 그 막 두께가 상기 중첩량을 규정하는 절연막(본 예의 경우에는 SiO2막(41))을 미리 형성하고, 이것을 다마신 게이트 프로세스의 게이트 개구 시에 에칭함으로써, 이 개구를 확대하고, 게이트 전극이 매립되는 공간을 익스텐션부의 경사 단부의 상방에도 형성한다. 이에 의해 게이트 전극과 익스텐션부의 중첩량을 양호한 정밀도로 제어할 수 있다.
또한, 그 때에 스토퍼로 되도록 측벽 절연막에 불산 등의 웨트 에칭이나 불 산 베이킹 등의 드라이 에칭에서 비교적 에칭 레이트가 낮은 재료(본 예의 경우에는 SiN막(13A))를 이용하고 있다. 또한, 그 외측의 측벽 절연막(본 예의 경우에는 SiO2막(13B))을 저유전률의 재질로 하여 기생 용량의 저감을 실현하고 있다.
이러한 측벽 절연막은, 소스·드레인 영역으로 되는 제2 에피택셜 성장층의 분리층으로서도 이용한다.
측벽 절연막은, 소위 사이드월 스페이서로서, 그 폭의 제어성이 높다. 이것은, 기생 용량의 변동, 익스텐션부의 저항값의 변동을 억제하기 때문에 도움이 되고 있다.
또한, 본 실시 형태에 설명하는 제조 방법에 따르면, PMOS측과 NMOS측에서 선택적으로 에피택셜 성장을 행할 수 있다. 이 때, 각각 편측만 보호하는 2종류의 보호막이 필요로 되는데, 그 막질을 상호 에칭 선택비가 높은 재료(본 예의 경우, SiN막(7a)과 SiO2막(8a))로 하고, 그 결과, 이들의 제거 시에 오버 에칭이 적어도 되는 방법을 실현하고 있다. 이에 의해 기판의 파여짐량이 억제되어, 익스텐션부의 접합 깊이 Xj를 크게 하는 것을 가능한 한 억제하고 있다.
본 발명에 따르면, 익스텐션부를 갖는 소스·드레인 영역에서, 그 형상이 안정적이며 급경사인 PN 접합을 갖고, 또한, 채널이 형성되는 기판면에 대하여 실효적인 접합 깊이를 양호한 정밀도로 충분히 작게 할 수 있다고 하는 이점이 있다.
본 발명은, MIS형 전계 효과 트랜지스터를 갖는 반도체 제품 및 그 제조에 널리 적용할 수 있다.

Claims (9)

  1. 게이트 절연막 및 게이트 전극의 적층체와,
    상기 게이트 절연막을 개재하여 상기 게이트 전극과 대향하여 채널이 형성되는 반도체 기판의 영역과,
    상기 영역에 각각 접하며 상호 떨어져 형성되어 있는 2개의 제1 에피택셜 성장층과,
    상기 2개의 제1 에피택셜 성장층의 대향단으로부터 상호 멀어지는 방향으로 더 떨어져 형성되고, 대응하는 제1 에피택셜 성장층 상에 각각 접하는, 소스·드레인 영역으로서의 2개의 제2 에피택셜 성장층과,
    상기 게이트 전극의 각 측면과, 대응하는 상기 제2 에피택셜 성장층과의 사이에서 상기 제1 에피택셜 성장층 상에 각각 형성되고, 상기 게이트 전극의 측면에 접하는 측면 절연막, 및 상기 측면 절연막의 제2 에피택셜 성장층측에 접하고 상기 측면 절연막보다 유전률이 낮은 저유전률 절연막으로 각각 구성되는 2개의 측벽 스페이서를 포함하고,
    상기 제1 에피택셜 성장층의 게이트측 단부에, 상방으로 갈수록 상기 게이트 전극으로부터의 거리가 먼 경사 단면을 구비하고,
    상기 경사 단면에 대하여 상기 게이트 전극이 상기 게이트 절연막을 개재하여 부분적으로 중첩되어 있는 절연 게이트 전계 효과 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 2개의 측벽 스페이서 각각은,
    상기 측면 절연막이, 대응하는 상기 게이트 전극의 측면으로부터 상기 제1 에피택셜 성장층 상에 형성되고,
    상기 저유전률 절연막이, 대응하는 상기 게이트 전극의 측면과 상기 제1 에피택셜 성장층에 대하여 상기 측면 절연막을 개재하여 배치되며,
    상기 제2 에피택셜 성장층에 반도체와 금속의 합금층이 형성되며,
    상기 합금층의 저면이 상기 제2 에피택셜 성장층의 저면보다 상방에서 상기 저 유전률 절연막에 인접하도록, 상기 제2 에피택셜 성장층의 두께가 결정되어 있는 절연 게이트 전계 효과 트랜지스터.
  4. 게이트 절연막 및 게이트 전극의 적층체와,
    상기 게이트 절연막을 개재하여 상기 게이트 전극과 대향하여 채널이 형성되는 반도체 기판의 영역과,
    상기 영역에 각각 접하며 상호 떨어져 형성되어 있는 2개의 익스텐션부와,
    상기 2개의 익스텐션부의 대향단으로부터 상호 멀어지는 방향으로 더 떨어져 형성되어 있는 2개의 소스·드레인 영역을 갖는 절연 게이트 전계 효과 트랜지스터의 제조 방법으로서,
    소정 폭의 제1 스페이서를 반도체 기판 상에 형성하는 스텝과,
    상기 제1 스페이서를 분리층으로 하는 에피택셜 성장에 의해 상기 2개의 익스텐션부를 상기 반도체 기판 상에 형성하는 스텝과,
    상기 2개의 각 익스텐션부 상에서 상기 제1 스페이서의 양측면에 접하는 2 개소의 각각에, 상기 제1 스페이서의 측면에 접하는 제1 측면 절연막, 상기 제1 측면 절연막에 접하고 상기 제1 측면 절연막에 대해 에칭 선택성을 가지는 제2 측면 절연막, 및 상기 제2 측면 절연막에 접하고 상기 제2 측면 절연막에 대해서 에칭 선택성을 가지며 또한 상기 제2 측면 절연막보다 유전률이 낮은 제3 측면 절연막으로 구성되고, 상기 제1, 제2 및 제3 측면 절연막의 전체 막 두께로 규정되는 소정 폭을 가지는 제2 스페이서를 형성하는 스텝과,
    상기 2개소에 형성된 2개의 상기 제2 스페이서를 분리층으로 하는 에피택셜 성장에 의해 상기 2개의 소스·드레인 영역을 상기 2개의 익스텐션부 상에 형성하는 스텝과,
    상기 제1 스페이서 및 상기 제1 측면 절연막을 제거하고, 이러한 제거에 의해 노출된 반도체 기판의 영역에 상기 적층체를 형성하는 스텝
    을 포함하는 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  5. 제4항에 있어서,
    상기 적층체의 형성 스텝에서, 상기 제1 스페이서를 제거하고, 상기 제2 스페이서의 상기 제1 측면 절연막을 제거하며, 상기 제거에 의해 형성된 오목부 내에 노출되는, 상기 채널이 형성되는 반도체 기판의 영역과 상기 2개의 익스텐션부의 경사 단부 상에 상기 게이트 절연막을 형성하고, 상기 오목부 내를 매립하도록 상기 게이트 전극을 형성하는 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  6. 제4항 또는 5항에 있어서,
    상기 2개의 익스텐션부 및 상기 2개의 소스·드레인 영역을 형성할 때의 2회의 에피택셜 성장 중에, 상기 채널이 형성되는 반도체 기판의 영역과 역도전형의 불순물을, 성장 중인 층에 도입하는 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  7. 제6항에 있어서,
    상기 절연 게이트 전계 효과 트랜지스터는 P형 채널의 P형 MIS 트랜지스터와 N형 채널의 N형 MIS 트랜지스터를 구비하고,
    상기 2개의 익스텐션부의 형성 스텝이,
    상기 P형 MIS 트랜지스터의 형성 영역을 보호하는 제1 보호막을 형성하고, 상기 N형 MIS 트랜지스터의 형성 영역측에서 상기 제1 스페이서를 분리층으로 하는 에피택셜 성장을 행하는 제1 스텝과,
    상기 제1 보호막을 제거하고, 상기 N형 MIS 트랜지스터의 형성 영역을 보호하는 제2 보호막을 형성하고, 상기 P형 MIS 트랜지스터의 형성 영역측에서 상기 제1 스페이서 양측의 반도체 기판을 노출시켜 상기 제1 스페이서를 분리층으로 하는 에피택셜 성장을 행하는 제2 스텝
    을 포함하는 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 및 제2 스텝에서는,
    상기 제1 보호막을 성막하고,
    상기 P형 MIS 트랜지스터의 형성 영역측을 상기 제1 보호막으로 보호한 상태에서, 상기 N형 MIS 트랜지스터의 형성 영역에서, 상기 제1 보호막에 대하여 이방성의 드라이 에칭을 행함으로써 상기 제1 스페이서의 양 측면에 격벽 절연막을 형성하고,
    상기 격벽 절연막 및 상기 제1 스페이서를 분리층으로 하여 상기 제1 스텝의 에피택셜 성장을 행하고,
    상기 제1 보호막이 에칭되지 않는 조건에서 제거 가능한 절연 재료로 이루어지는 제2 보호막을 성막하고, 상기 N형 MIS 트랜지스터의 형성 영역측을 제2 보호막으로 보호한 상태에서, 상기 P형 MIS 트랜지스터의 형성 영역에서, 상기 제2 보호막을 제거하며,
    노출된 상기 제1 보호막에 대하여 이방성의 드라이 에칭을 행함으로써 상기 제1 스페이서의 양측면에 격벽 절연막을 형성하고,
    상기 격벽 절연막 및 상기 제1 스페이서를 분리층으로 하여 상기 제2 스텝의 에피택셜 성장을 행하는 절연 게이트 전계 효과 트랜지스터의 제조 방법.
  9. 삭제
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Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4706450B2 (ja) * 2005-11-16 2011-06-22 ソニー株式会社 半導体装置およびその製造方法
JP2007281038A (ja) * 2006-04-03 2007-10-25 Toshiba Corp 半導体装置
US20070298573A1 (en) * 2006-06-22 2007-12-27 Chien-Ting Lin Semiconductor device and method for manufacturing the same
US20080070356A1 (en) * 2006-09-14 2008-03-20 Advanced Micro Devices, Inc. Trench replacement gate process for transistors having elevated source and drain regions
US7998821B2 (en) * 2006-10-05 2011-08-16 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor transistor
GB0624106D0 (en) * 2006-12-02 2007-01-10 Nxp Bv Field effect transistors
JP5380827B2 (ja) 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
JP2008270575A (ja) * 2007-04-20 2008-11-06 Renesas Technology Corp 半導体装置およびその製造方法
JP2008282901A (ja) 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
JP5157259B2 (ja) * 2007-05-29 2013-03-06 ソニー株式会社 固体撮像素子及び撮像装置
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
JP4994139B2 (ja) * 2007-07-18 2012-08-08 パナソニック株式会社 半導体装置及びその製造方法
US20090186475A1 (en) * 2008-01-21 2009-07-23 Shyh-Fann Ting Method of manufacturing a MOS transistor
EP2113940A1 (en) * 2008-04-30 2009-11-04 Imec A method for producing NMOS and PMOS devices in CMOS processing
JP2009302317A (ja) * 2008-06-13 2009-12-24 Renesas Technology Corp 半導体装置およびその製造方法
WO2009154242A1 (ja) * 2008-06-18 2009-12-23 日本電気株式会社 Ｍｉｓ型電界効果トランジスタの製造方法
US8114727B2 (en) * 2008-08-29 2012-02-14 Texas Instruments Incorporated Disposable spacer integration with stress memorization technique and silicon-germanium
JP5287539B2 (ja) * 2009-06-23 2013-09-11 富士通セミコンダクター株式会社 半導体装置の製造方法
US20110127614A1 (en) * 2009-11-30 2011-06-02 Thilo Scheiper Reducing the series resistance in sophisticated transistors by embedding metal silicide contact regions reliably into highly doped semiconductor material
US8299546B2 (en) * 2010-03-25 2012-10-30 International Business Machines Corporation Semiconductor devices with vertical extensions for lateral scaling
US8592266B2 (en) * 2010-10-27 2013-11-26 International Business Machines Corporation Replacement gate MOSFET with a high performance gate electrode
JP2012099517A (ja) * 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US9595477B2 (en) * 2011-01-20 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an epitaxy region
US20120276695A1 (en) * 2011-04-29 2012-11-01 International Business Machines Corporation Strained thin body CMOS with Si:C and SiGe stressor
WO2012163429A1 (en) * 2011-06-03 2012-12-06 Acconeer Ab Process for manufacturing a semiconductor device and an intermediate product for the manufacture of a semiconductor device
US9087741B2 (en) 2011-07-11 2015-07-21 International Business Machines Corporation CMOS with dual raised source and drain for NMOS and PMOS
US20130032876A1 (en) * 2011-08-01 2013-02-07 International Business Machines Corporation Replacement Gate ETSOI with Sharp Junction
CN107068753B (zh) 2011-12-19 2020-09-04 英特尔公司 通过部分熔化升高的源极-漏极的晶体管的脉冲激光退火工艺
US8592264B2 (en) 2011-12-21 2013-11-26 International Business Machines Corporation Source-drain extension formation in replacement metal gate transistor device
KR101648279B1 (ko) * 2011-12-27 2016-08-23 인텔 코포레이션 반도체 표면-근처 층의 도핑 농도를 증대시키는 방법 및 그의 제조 방법
US8951842B2 (en) 2012-01-12 2015-02-10 Micron Technology, Inc. Semiconductor growth substrates and associated systems and methods for die singulation
US8592916B2 (en) 2012-03-20 2013-11-26 International Business Machines Corporation Selectively raised source/drain transistor
JP5956809B2 (ja) * 2012-04-09 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5833748B2 (ja) 2012-05-18 2015-12-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8658486B2 (en) * 2012-05-23 2014-02-25 International Business Machines Corporation Forming facet-less epitaxy with a cut mask
US8778786B1 (en) * 2012-05-29 2014-07-15 Suvolta, Inc. Method for substrate preservation during transistor fabrication
US8916443B2 (en) * 2012-06-27 2014-12-23 International Business Machines Corporation Semiconductor device with epitaxial source/drain facetting provided at the gate edge
US8673699B2 (en) * 2012-07-17 2014-03-18 International Business Machines Corporation Semiconductor structure having NFET extension last implants
US8546203B1 (en) * 2012-07-17 2013-10-01 International Business Machines Corporation Semiconductor structure having NFET extension last implants
CN103633027B (zh) * 2012-08-23 2016-12-21 中芯国际集成电路制造(上海)有限公司 一种形成源漏区双外延层的方法
KR20140036823A (ko) * 2012-09-18 2014-03-26 삼성전자주식회사 반도체 소자 제조 방법
CN103854980B (zh) * 2012-11-29 2016-05-11 中国科学院微电子研究所 形成半导体器件替代栅的方法以及制造半导体器件的方法
US9029208B2 (en) * 2012-11-30 2015-05-12 International Business Machines Corporation Semiconductor device with replacement metal gate and method for selective deposition of material for replacement metal gate
CN103871886B (zh) * 2012-12-18 2017-12-01 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
JP6178118B2 (ja) 2013-05-31 2017-08-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102065973B1 (ko) * 2013-07-12 2020-01-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104347512B (zh) * 2013-08-07 2017-07-14 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的形成方法
US9252014B2 (en) 2013-09-04 2016-02-02 Globalfoundries Inc. Trench sidewall protection for selective epitaxial semiconductor material formation
US9087917B2 (en) * 2013-09-10 2015-07-21 Texas Instruments Incorporated Inner L-spacer for replacement gate flow
US9812577B2 (en) 2014-09-05 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US9502418B2 (en) 2014-10-02 2016-11-22 International Business Machines Corporation Semiconductor devices with sidewall spacers of equal thickness
US9666709B2 (en) * 2015-01-29 2017-05-30 Globalfoundries Inc. Non-planar semiconductor structure with preserved isolation region
US20160247888A1 (en) * 2015-02-19 2016-08-25 International Business Machines Corporation Non-uniform gate dielectric for u-shape mosfet
US9859422B2 (en) * 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US11049939B2 (en) * 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
JP2017037957A (ja) * 2015-08-10 2017-02-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN109300789B (zh) * 2017-07-25 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10770459B2 (en) 2018-03-23 2020-09-08 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures
US10355017B1 (en) 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US11302395B2 (en) 2019-06-25 2022-04-12 Micron Technology, Inc. Apparatus having transistors with raised extension regions
CN113224158A (zh) 2020-02-04 2021-08-06 联芯集成电路制造(厦门)有限公司 半导体晶体管及其制作方法
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram
US11798983B2 (en) 2021-07-19 2023-10-24 United Semiconductor Japan Co., Ltd. Semiconductor device with deeply depleted channel and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216386A (ja) * 1999-01-25 2000-08-04 Internatl Business Mach Corp <Ibm> 浅い接合部を有する半導体デバイスの製作
JP2000294773A (ja) * 1999-04-06 2000-10-20 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
JPH0786579A (ja) * 1993-09-14 1995-03-31 Toshiba Corp 半導体装置
JP2778535B2 (ja) * 1995-08-01 1998-07-23 日本電気株式会社 半導体集積回路及びその製造方法
JPH1168094A (ja) * 1997-08-11 1999-03-09 Hitachi Ltd 半導体集積回路装置の製造方法
US6160299A (en) * 1997-08-29 2000-12-12 Texas Instruments Incorporated Shallow-implant elevated source/drain doping from a sidewall dopant source
US6180978B1 (en) * 1997-12-30 2001-01-30 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions
JP4047492B2 (ja) 1998-06-25 2008-02-13 株式会社東芝 Ｍｉｓ型半導体装置およびその製造方法
US6278165B1 (en) * 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
US6124627A (en) * 1998-12-03 2000-09-26 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region
JP3490046B2 (ja) * 2000-05-02 2004-01-26 シャープ株式会社 半導体装置及びその製造方法
US6946371B2 (en) * 2002-06-10 2005-09-20 Amberwave Systems Corporation Methods of fabricating semiconductor structures having epitaxially grown source and drain elements
JP2004031753A (ja) * 2002-06-27 2004-01-29 Renesas Technology Corp 半導体装置の製造方法
US6906360B2 (en) * 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
JP2005158786A (ja) * 2003-11-20 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216386A (ja) * 1999-01-25 2000-08-04 Internatl Business Mach Corp <Ibm> 浅い接合部を有する半導体デバイスの製作
JP2000294773A (ja) * 1999-04-06 2000-10-20 Fujitsu Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
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TW200637001A (en) 2006-10-16
JP2006190821A (ja) 2006-07-20

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