JP2003338561A - 半導体素子のトランジスタ形成方法 - Google Patents

半導体素子のトランジスタ形成方法

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JP2003338561A JP2002377784A JP2002377784A JP2003338561A JP 2003338561 A JP2003338561 A JP 2003338561A JP 2002377784 A JP2002377784 A JP 2002377784A JP 2002377784 A JP2002377784 A JP 2002377784A JP 2003338561 A JP2003338561 A JP 2003338561A
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容宣 孫
Chang Woo Ryoo
昌雨 柳
Chang Youb Lee
政▲よう▼ 李
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Abstract

(57)【要約】 【課題】 半導体素子の高集積化を可能にする。 【解決手段】 素子分離膜が形成された半導体基板の第
１領域上に第１導電型ウェル用露光マスクを利用して第
１導電型不純物をイオン注入し第２領域上に第２導電型
ウェル用露光マスクを利用して第２導電型不純物をイオ
ン注入し半導体基板を高温熱処理して安定した第１導電
型チャンネル・ドーピング層と第２導電型チャンネル・
ドーピング層を形成し、表面上部を水素表面処理し各ド
ーピング層上部に各々ノン・ドーピング・シリコン・エ
ピ層をSEG方法で成長させてSSRデルタ・ドーピング層を
有するエピ・チャンネル構造を形成し、該エピ・チャン
ネル構造上部にゲート絶縁膜を形成してゲート電極を形
成した後、損なわれたゲート絶縁膜の側面を再酸化し、
ソース／ドレイン領域を形成して低温で後続熱処理工程
を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子のトラン
ジスタ形成方法に関し、より詳しくはチャンネル長（ch
annel length）が１００nm以下である超薄型スーパー
スティップ レトログレード エピ・チャンネル（a ultr
a−shallow super−steep−retrograde epi−channel）
を有するMOSFET（Metal−Oxide−Semiconductor Field
Effect Transistor）、又はMISFET（Metal−Insulator
−Semiconductor Field Effect Transistor）素子を形
成するULSI（ultra large scale integrated）世代の半
導体素子に適用することができる技術に関する。
【０００２】
【従来の技術】MOSFET又はMISFET半導体素子でゲート電
極及びゲート絶縁膜下の表面領域は、ゲート電極が印加
された状態でソース／ドレイン領域に印加する電気場に
より電流が流れるようにする役割を果たし、この地域を
チャンネル（channel）という。
【０００３】前記MOSFET又はMISFET半導体素子の特性は
チャンネル領域のドーパント濃度により決定され、特に
ドーパント濃度によりトランジスタの閾電圧、ドレイン
電流等のように素子の特性が左右されるため、前記チャ
ンネル領域の精密なドーピングが非常に重要である。
【０００４】従来技術に係るチャンネル・ドーピング方
法は、イオン注入方法によりウェル（Well）イオン注
入、チャンネル・イオン注入、又は閾電圧（Vt）イオン
注入を行う方法等が広く用いられている。
【０００５】このような方法で形成可能なチャンネル構
造は、チャンネル領域深さ方向に一定の濃度を有するフ
ラット・チャンネル（Flat Channel）、特定なチャンネ
ル深さでチャンネルが形成されるベリード・チャンネル
（Buried Channel）、チャンネル表面濃度が低く深さ方
向に濃度が増加するレトログレード（Retrogarde Chann
el）等がある。
【０００６】この中に、チャンネル長０.２μm以下の高
性能マイクロプロセッサーに採択されるチャンネル構造
は、インジウム（In）、砒素（As）、アンチモン（Sb）
のような重元素イオン注入（heavy ion implantation）
によりレトログレード・チャンネルを作る方法が用いら
れており、表面ドーピント濃度（Cs）が低く表面移動度
（Surface Mobility）増加効果を見せるので、それに従
い高い駆動電流（HighDrive Current）特性を有する高
性能MOSFET素子を製造することができた。
【０００７】しかし、チャンネル長の縮小に従い要求さ
れるチャンネルの深さ（Wd）は次第に浅くならなければ
ならず、イオン注入方法のみでチャンネル深さ５０nm以
下のレトログレード・チャンネルを具現することは難し
い。
【０００８】このような要求を満足するため、エピ・チ
ャンネル（Epi−Channel）が提案されてきたが、エピ形
成工程及び後続熱工程によるチャンネル・ドーパント損
失及び拡散の制御が難しく、既に報告されたエピ・チャ
ンネル（Epi−Channel）トランジスタの特性等は向上し
たIon/Ioff特性を見せていない。
【０００９】一番理想的なチャンネル・ドーピング（Ch
annel Doping）方法は、デルタ・ドーピングされたエピ
・チャンネル（δ−doped Epi−Channel）を具現するも
のであるが、既に報告された結果ではドープド・エピ層
（Dopede Epi−layer）とアンドープド・エピ層（Undop
ed Epi−layer）を用いても、後続ドーパント拡散によ
りチャンネル深さ３０nm以下のデルタ・ドープド・エピ
・チャンネル(δ−doped Epi−Channel)を具現すること
に成功した結果はなかった。
【００１０】このような問題を改善する一つの方法で超
低エネルギー（Ultra−Low Energy）のイオン注入によ
りチャンネル ドーピングを行い、瞬間的にレーザ アニ
ーリングしてデルタ・ドーピング層の拡散を防ぐ方法が
非特許文献１に提案されており、前記レーザ・アニーリ
ングが選択的エピ成長（Selective Epi Growth、以下SE
G）時、ドーパント損失及び拡散を抑制することを報告
している。
【００１１】
【非特許文献１】リ・ジョン・ホ、リ・ジョン・ヨップ
等著“Laser Thermal AnnealedSSR Well Prior to Epi
−Channel Growth(LASPE)for 70nm nFET”Internationa
l Electron Devices Meeting, 2000, San Francisco, C
a, December 10-13, 2000 : iedm technical digest
【００１２】
【発明が解決しようとする課題】しかし、前記レーザ・
アニーリングがドーパント損失及びエピ層への拡散を抑
制する効果はあるが、このような効果を得るためのレー
ザ電力（Laser Power）下でシリコン基板表面の局部的
な溶融（partial melting）現象を誘発して基板の表面
粗度を不良にし、結晶欠陥（crystal defect）を誘発さ
せる問題が発生して実際の半導体素子の製造工程に適用
し難い問題点がある。
【００１３】本発明は、前記した従来技術の問題点を解
決するため熱処理工程時にドーパントの損失を抑制する
と共に、SEG工程時にドーパントの拡散を抑制して半導
体素子の高集積化を可能にする半導体素子のトランジス
タ形成方法を提供することにその目的がある。
【００１４】
【課題を解決するための手段】以上の目的を達成するた
め、本発明の請求項１に記載の発明は、半導体素子のト
ランジスタ形成方法であって、素子分離膜が形成された
半導体基板の第１領域上に、第１導電型ウェル用露光マ
スクを利用して第１導電型不純物をイオン注入すること
により、第１導電型チャンネル・ドーピング層を形成す
る工程と、前記半導体基板の第２領域上に、第２導電型
ウェル用露光マスクを利用して第２導電型不純物をイオ
ン注入することにより、第２導電型チャンネル・ドーピ
ング層を形成する工程と、前記半導体基板を高温熱処理
して安定した第１導電型チャンネル・ドーピング層と安
定した第２導電型チャンネル・ドーピング層を形成する
工程と、全体表面上部に水素表面処理する工程と、前記
安定した第１導電型チャンネル・ドーピング層、及び安
定した第２導電型チャンネル・ドーピング層上部に各々
ノン・ドーピング・シリコン・エピ層を選択的エピ成長
方法で成長させ、スーパー・スティップ・レトログレー
ド・デルタ・ドーピング層を有するエピ・チャンネル構
造を形成する工程と、前記スーパー・スティップ・レト
ログレード・デルタ・ドーピング層を有するエピ・チャ
ンネル構造上部に、ゲート絶縁膜及びゲート電極を形成
する工程と、前記ゲート電極の形成工程時、損なわれた
ゲート絶縁膜の側面を再酸化させるゲート再酸化工程
と、後続工程でソース／ドレイン領域を形成して低温で
後続熱処理工程を行い、トランジスタを形成することを
特徴とする。
【００１５】請求項２に記載の発明は請求項１に記載の
半導体素子のトランジスタ形成方法であって、前記第１
導電型不純物のイオン注入工程は、砒素（As）イオンを
３KeV〜３０KeVのイオン注入エネルギーで注入するか、
燐（Ｐ）イオンを１KeV〜１５KeVのイオン注入エネルギ
ーで注入することを特徴とする。
【００１６】請求項３に記載の発明は請求項１または２
に記載の半導体素子のトランジスタ形成方法であって、
前記第１導電型チャンネル・ドーピング層は、前記半導
体基板の表面から１０〜５０nm深さに形成することを特
徴とする。
【００１７】請求項４に記載の発明は請求項１〜３のい
ずれか一項に記載の半導体素子のトランジスタ形成方法
であって、前記第２導電型不純物のイオン注入工程は、
硼素イオンを１００eV〜１.５KeVのイオン注入エネルギ
ーで注入することを特徴とする。
【００１８】請求項５に記載の発明は、請求項１〜４の
いずれか一項に記載の半導体素子のトランジスタ形成方
法であって、前記第２導電型チャンネル・ドーピング層
は、前記半導体基板の表面から１０〜５０nm深さに形成
することを特徴とする。
【００１９】請求項６に記載の発明は、請求項１〜５の
いずれか一項に記載の半導体素子のトランジスタ形成方
法であって、前記高温熱処理工程は、９００〜１０００
℃の高温で急速熱処理工程で行うことを特徴とする。
【００２０】請求項７に記載の発明は、請求項１〜５の
いずれか一項に記載の半導体素子のトランジスタ形成方
法であって、前記高温熱処理工程は、１０００〜１１０
０℃の高温でスパーク急速熱処理工程で行うことを特徴
とする。
【００２１】請求項８に記載の発明は、請求項１〜７の
いずれか一項に記載の半導体素子のトランジスタ形成方
法であって、前記ノン・ドーピング・シリコン・エピ層
は、各々５〜３０nm厚さに成長させることを特徴とす
る。
【００２２】請求項９に記載の発明は、請求項１〜８の
いずれか一項に記載の半導体素子のトランジスタ形成方
法であって、前記ゲート絶縁膜は、６５０〜７５０℃の
スチーム雰囲気下で低温熱酸化膜を成長させて形成する
ことを特徴とする。
【００２３】請求項１０に記載の発明は、請求項１〜８
のいずれか一項に記載の半導体素子のトランジスタ形成
方法であって、前記ゲート絶縁膜は低温熱酸化膜を形成
し、これをプラズマ処理して表面窒化させることにより
低温窒化酸化膜に形成することを特徴とする。
【００２４】請求項１１に記載の発明は、請求項１〜８
のいずれか一項に記載の半導体素子のトランジスタ形成
方法であって、前記ゲート絶縁膜は、低温高誘電率膜で
形成することを特徴とする。
【００２５】請求項１２に記載の発明は、請求項１１に
記載の半導体素子のトランジスタ形成方法であって、前
記低温高誘電率膜は３００〜６５０℃で低温蒸着し、４
００〜７００℃の炉でアニーリングして形成することを
特徴とする。
【００２６】請求項１３に記載の発明は、請求項１１に
記載の半導体素子のトランジスタ形成方法であって、前
記低温高誘電率膜は３００〜６５０℃で低温蒸着し、６
００〜８００℃で急速熱処理して形成することを特徴と
する。
【００２７】請求項１４に記載の発明は、請求項１〜８
のいずれか一項に記載の半導体素子のトランジスタ形成
方法であって、前記ゲート絶縁膜は６５０〜７５０℃の
スチーム雰囲気下で成長させた低温熱酸化膜と、３００
〜６５０℃で低温蒸着し４００〜７００℃の炉でアニー
リングして形成した低温高誘電率膜の積層構造で形成さ
れることを特徴とする。
【００２８】請求項１５に記載の発明は、請求項１〜８
のいずれか一項に記載の半導体素子のトランジスタ形成
方法であって、前記ゲート絶縁膜は６５０〜７５０℃の
スチーム雰囲気下で成長させた低温熱酸化膜と、３００
〜６５０℃で低温蒸着し６００〜８００℃で急速熱処理
した低温高誘電率膜の積層構造で形成されることを特徴
とする。
【００２９】請求項１６に記載の発明は、請求項１〜１
５のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記ゲート再酸化工程は、７５０〜９
５０℃で急速熱酸化工程で行うことを特徴とする。
【００３０】請求項１７に記載の発明は、請求項１〜１
５のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記ゲート再酸化工程は、６００〜１
１００℃で急速スパーク熱酸化工程で行うことを特徴と
する。
【００３１】請求項１８に記載の発明は、請求項１〜１
５のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記ゲート再酸化工程は、６５０〜８
００℃の酸化炉で熱酸化工程で行うことを特徴とする。
【００３２】請求項１９に記載の発明は、請求項１〜１
８のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記後続熱処理工程は、６００〜１０
００℃で急速熱処理工程で行うことを特徴とする。
【００３３】請求項２０に記載の発明は、請求項１〜１
８のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記後続熱処理工程は、６００〜１１
００℃で急速スパーク熱処理工程で行うことを特徴とす
る。
【００３４】請求項２１に記載の発明は、請求項１〜１
８のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記後続熱処理工程は、３００〜７５
０℃の炉で行うことを特徴とする。
【００３５】
【発明の実施の形態】本発明の原理は次の通りである。
本発明の実施の形態例では低いイオン注入エネルギーを
利用したチャンネル・ドーピング・イオン注入を行い、
シリコン溶融点以下の温度で高温急速熱処理工程を行
い、後続の水素雰囲気下の表面熱処理工程（Hydrogen P
rebake before Epi−Growth）中から発生するドーパン
ト損失を抑制すると共に、選択的エピ成長（Selective
Epi−Growth、以下でSEGという）工程中のドーパント拡
散を抑制し、１０〜３０nmのチャンネル深さを有する超
薄型スーパー・スティップ・レトログレード（Super−S
teep−Retrograde、以下SSRという）エピ・チャンネル
を具現する。
【００３６】図１ａは、超薄型スーパー・スティップ・
レトログレード・シリコン・エピ・チャンネル（Si−Ep
i−Channel）が形成されたものを示した概略的な断面図
である。図１ａを参照すれば、半導体基板１１上部にゲ
ート絶縁膜１９及びゲート電極２１の積層構造が備えら
れており、前記積層構造の側壁には絶縁膜スペーサー２
５が形成されている。前記積層構造両側の半導体基板に
は、ソース／ドレイン領域１３とソース／ドレイン拡張
領域２３が備えられており、ソース／ドレイン拡張領域
２３の下部にはパンチ・ストップ２７が形成されてい
る。ソース／ドレイン拡張領域２３間にはチャンネル・
ドーピング層１５とチャンネル・ドーピング層１５上部
に位置したエピ・チャンネル層１７が備えられている。
【００３７】ここで、チャンネル長（Chennel Length）
が１００nm以下であるMOSFET又はMISFET素子で要求する
チャンネル深さ（Channel Depth, Wd）は、“Suppressi
on of Random Dopant Induced Thershold Voltage Fluc
tuations in Sub-0.1μm MOSFETs with Epitaxial and
δ−doped channels”IEEE Transactions on Electron
Devices, Vol46, No8, 1999. by Asen Asenov and Subh
ash Sainiに説明されたように３０nm以下とならなけれ
ばならない。
【００３８】図１ｂは、理想的なデルタ・ドーピング・
プロファイルが結晶欠陥に誘発される早い速度の非理想
拡散（Transient Enhanced Diffusion、以下TED）、及
び後続の熱工程による熱拡散（Thermal Diffusion）に
よりドーピング・プロファイルの広がり現象（Broadeni
ng）の発生を示した概念図であり、SSRチャンネルを具
現するためには前記の非理想拡散（TED）及び熱拡散を
抑制する方法が必要であることを見せるものである。こ
こで、Csは表面濃度（Surface concentration）、Cpは
最大濃度（peak concentration）、Goxはゲート酸化膜
（gate oxide）を示す。
【００３９】図２は、本発明の方法で具現したチャンネ
ル深さ１０nmの超薄型SSRエピ・チャンネルのドーピン
グ・プロファイル（Doping Profile）を見せる証拠資料
である。チャンネル・イオン注入工程後の急速熱処理工
程の温度が高いほどEpi成長後のドーパント損失及び再
分布が少ないことを見せており、このような高温のチャ
ンネル熱工程を行わない場合、深刻なドーパント損失に
より望むレトログレード・ドーピング・プロファイル
（Retrograde Doping Profile）を得ることができない
ことが分かる。
【００４０】図２ａ及び図２ｂは、エピ成長直後各々１
KeVと５KeVのチャンネル・イオン注入エネルギーで１．
０×１０13イオン/cm2のボロンイオンを注入し、チャン
ネルRTAして前記RTA条件に伴うSSRチャンネル・ドーピ
ング・プロファイル変化を示したグラフである。図２ａ
と図２ｂを比較する時、チャンネル・イオン注入エネル
ギーが低いほどドーピング層の分布範囲が狭くなること
が分かる。この時、狭い分布のδ−ドーピング（Narrow
δ−doping）は、素子の接合キャパシタンス（Junctio
Capacitance）及び接合漏洩電流（Junction Leakage）
を減少させるので、低電力高効率の半導体素子を形成す
ることができるようにする。
【００４１】図３は、本発明の方法で具現したチャンネ
ル深さ３０nmの超低接合エピ・チャンネル（Ultra−Sha
llow Epi−Channel）が、低温ゲート酸化膜（Gate Oxid
ation）形成工程及びゲート・パターン形成（Gate Patt
erning）工程後、選択的ゲート再酸化（Selective Gate
Re−Oxidation）、ソース／ドレイン（Source/Drain）
形成時の熱処理工程等のように素子製造のための全ての
後続熱処理工程によるドーパント拡散の影響を受けた後
にも、SSRドーピング プロファイルが維持されることを
見せるSIMS(Secondary Ion Mass Spectrometry）実験資
料である。
【００４２】本発明で提示する方法で１００nm n−MOSF
ET素子が要求するスーパー・スティップ・レトログレー
ド・デルタ・ドープド・エピ・チャンネル（SSR δ−do
pedEpi−Channel）形成が実際に可能であることを見せ
る証拠である。
【００４３】次に、本発明の第１の実施の形態例につい
て詳しく説明する。図４、図５は、本発明の第１の実施
の形態例の半導体素子のトランジスタ形成方法を示した
断面図であり、CMISFETを例に挙げて形成したものであ
る。
【００４４】まず、図４ａに示されているように、半導
体基板６１に活性領域を定義する素子分離膜６３を形成
する。この時、前記素子分離膜６３はトレンチ型に形成
するのが好ましい。
【００４５】その次に、前記半導体基板６１上部に第１
感光膜パターン６５を形成する。この時、前記感光膜パ
ターン６５はCMISFETのpMISFET領域を露出させる露光マ
スク、即ちNウェル露光マスクを利用した露光及び現像
工程で形成したものである。
【００４６】そして、前記第１感光膜パターン６５をマ
スクにして前記半導体基板６１にＮ型不純物を注入して
Ｎウェル６７を形成し、Ｎウェル・フィールド・ストッ
プ・イオン注入工程を行う。
【００４７】その次に、前記第１感光膜パターン６５を
マスクにして前記Ｎウェル６７の半導体基板６１表面に
燐（Ｐ）や砒素（As）のようなＮ型のｐ−チャンネル形
成用イオンを各々１KeV〜１５KeV、又は３KeV〜３０KeV
のエネルギーで注入することにより、前記半導体基板６
１表面から１０〜５０nm深さを有するＮ型チャンネル・
ドーピング層６９を形成する。
【００４８】その次に、図４ｂに示されているように、
前記第１感光膜パターン６５を除去し、前記半導体基板
６１上部に第２感光膜パターン７１を形成する。この
時、前記第２感光膜パターン７１はCMISFETのnMISFET領
域を露出させる露光マスク、即ちＰウェル露光マスクを
利用した露光及び現像工程で形成したものである。
【００４９】また、前記第２感光膜パターン７１をマス
クにして前記半導体基板６１にＰ型不純物を注入するこ
とによりＰウェル７３を形成し、Ｐウェル・フィールド
・ストップ・イオン注入工程を行う。
【００５０】その次に、前記第２感光膜パターン７１を
マスクにして前記Ｐウェル７３の半導体基板６１表面
に、１００eV〜１.５eVの非常に低いイオン注入エネル
ギーで硼素（Ｂ）のようなＰ型のＮチャンネル形成用イ
オンを注入することにより、前記半導体基板６１表面か
ら１０〜５０nm深さを有する非常に薄いＰ型チャンネル
・ドーピング層７５を形成する。
【００５１】その次に、図４ｃに示されているように、
前記第２感光膜パターン７１を除去する。そして、前記
Ｎ型及びＰ型チャンネル・ドーピング層６９、７５を形
成するためのイオン注入工程時に形成された半導体基板
６１の損傷を除去するため、高温急速熱処理（Rapid Th
ermal Anneal、以下RTAという）工程を行うか、高温ス
パーク急速熱処理（Spike Rapid Thermal Anneal、以下
SRTAという）工程を行うことにより、pMISFETとnMISFET
地域各々に安定したＮ型チャンネル・ドーピング層７７
及び安定したＰ型チャンネル・ドーピング層７９を形成
する。この時、前記急速熱処理工程は９００〜１０００
℃の高温で行い、スパーク急速熱処理工程は１０００〜
１１００℃の高温で行う。
【００５２】ここで、前記高温急速熱処理工程及び高温
スパーク熱処理工程は結晶欠陥を回復させ、注入された
ドーパント・イオン等が結晶内で隣接したシリコン原子
等と安定した結合を形成するようにし、後続のSEG工程
及び後続の熱工程時のドーパント拡散を最大限抑制する
ため行うのが好ましい。
【００５３】前記安定したＮ型チャンネル・ドーピング
層７７及び安定したＰ型チャンネル・ドーピング層７９
が形成された半導体基板６１上部の自然酸化膜（図示せ
ず）を除去するため水素表面処理工程を行う。
【００５４】そして、図５ｄに示されているように、前
記安定したＮ型チャンネル・ドーピング層７７及び安定
したＰ型チャンネル・ドーピング層７９上部に、各々ノ
ン・ドーピング・シリコン・エピ層をSEG方法で各々５
〜３０nm厚さほど成長させることにより、ドーパント損
失及び再分布が最小化されpMISFETとnMISFET各々に対し
て低濃度のＮ型エピ層８１とＮ型チャンネル・ドーピン
グ層７７、低濃度のＰ型エピ層８３とＰ型チャンネル・
ドーピング層７９で構成されたSSRデルタ・ドーピング
層（δ−Doping Layer）を有するエピ・チャンネル構造
を形成する。
【００５５】この時、前記ノン・ドーピング・シリコン
・エピ層８１、８３は各々５〜３０nm厚さに成長された
ものであり、下部のチャンネル・ドーピング層により自
動ドーピングされて低濃度に形成されたものである。
【００５６】次に、図５ｅに示されているように、前記
pMISFETとnMISFET部分の半導体基板６１上部に各々ゲー
ト絶縁膜８５、８７を形成する。
【００５７】この時、前記ゲート絶縁膜８５、８７は下
記のように１〜４の四つの方法で形成し、Ｎ型とＰ型チ
ャンネル・ドーピング層７７、７９の拡散を最少化する
ことにより、SSRデルタ・ドーピング層が維持されるよ
うに行ったものである。 １．前記ゲート絶縁膜は、６５０〜７５０℃のスチーム
雰囲気下で低温熱酸化膜を形成させて形成する。 ２．前記ゲート絶縁膜は、前記低温熱酸化膜をプラズマ
処理して表面窒化させることにより低温窒化酸化膜で形
成する。 ３．前記ゲート絶縁膜は３００〜６５０℃で低温蒸着
し、４００〜７００℃の炉（furnace）でアニーリング
して形成した低温高誘電率膜で形成する。さらに、前記
低温高誘電率膜は３００〜６５０℃で低温蒸着し、６０
０〜８００℃で急速熱処理して形成することもできる。 ４．前記ゲート絶縁膜は６５０〜７５０℃のスチーム
（steam）雰囲気下で成長させた低温熱酸化膜と、３０
０〜６５０℃で低温蒸着し４００〜７００℃の炉（furn
ace）でアニーリングして形成した低温高誘電率膜の積
層構造に形成する。
【００５８】さらに、前記ゲート絶縁膜は６５０〜７５
０℃のスチーム（steam）雰囲気下で成長させた低温熱
酸化膜と、３００〜６５０℃で低温蒸着し６００〜８０
０℃で急速熱処理した低温高誘電率膜の積層構造に形成
することもできる。
【００５９】次に、図５ｆに示されているように、前記
ゲート絶縁膜８５、８７上部に各々ゲート電極８９、９
１をパターニングして形成し、ゲート絶縁膜の再酸化工
程を行う。
【００６０】この時、前記ゲート絶縁膜の再酸化工程は
次のような１〜３の方法で行う。 １．７５０〜９５０℃で急速熱酸化（rapid−thermal o
xidation, RTO）工程で行う。 ２．６００〜１１００℃で急速スパーク熱酸化工程で行
う。 ３．６５０〜８００℃の酸化炉（Oxidation Furnace）
で熱酸化（Thermal Oxidation）工程で行う。
【００６１】その次に、p−MISFETとn−MISFET各々に対
し別途の露光マスクを利用してＰ型及びＮ型不純物をイ
オン注入することにより、Ｐ型とＮ型のソース／ドレイ
ン拡張（Source−Drain Extension 以下SDE）領域９
３、９５を形成する。
【００６２】そして、前記ゲート電極８９、９１側壁に
絶縁膜スペーサー９７、９９を形成し、別途の露光マス
クを利用してp−MISFETとn−MISFET各々に高濃度のＰ型
及びＮ型不純物をイオン注入することにより、高濃度の
Ｐ型及びＮ型不順物領域であるソース／ドレイン領域１
０１、１０３を形成し後続熱処理工程を行ってCMISFET
素子を形成する。
【００６３】この時、前記CMISFETのチャンネル・ドー
ピング層７７、７９は、ショート・チャンネル効果（sh
ort channel effect）を抑制するパンチ・ストップ・ド
ーピング層の役割を行う。前記後続熱工程は急速熱処
理、急速スパーク熱処理工程又は炉（Furnace）で行
う。前記後続熱処理を急速熱処理で行う場合、６００〜
１０００℃で行う。前記後続熱処理を急速スパークで行
う場合、６００〜１１００℃で行う。前記後続熱処理を
炉（Furnace）で行う場合、３００〜７５０℃で行う。
【００６４】図６は、本発明の第２の実施の形態例の半
導体素子のトランジスタ形成方法を示した断面図であ
り、CMOSFETを形成する場合を示したものである。図６
に示されているように、前記図５ｆの工程でＰ型とＮ型
の前記SDE領域９３、９５下部に各々P型とN型のハロー
不純物、即ち、前記P型とN型のSDE領域９３、９５下部
にウェルのような型（type）の不純物を傾斜注入してハ
ロー領域１０５、１０７を形成する。
【００６５】この時、前記ハロー領域１０５、１０７は
トランジスタのショート チャンネル効果を抑制し、素
子の電気的特性を向上させる役割を果たす。併せて、本
発明は公知された半導体素子製造方法による多様な応用
が可能であり、このような応用された方法で半導体素子
を製造する場合に全て適用することもできる。
【００６６】
【発明の効果】以上で説明したように、本発明に係る半
導体素子のトランジスタ形成方法は次のような効果を得
る。 １．チャンネル・ドーピング地域でイオン注入による格
子損傷を回復させ、エピ・チャンネル構造形成時に問題
となるチャンネル・ドーパントの損失及び再分布を抑制
することにより、実質的な超薄型SSRチャンネル構造を
具現することができ、これにより１００nm以下のチャン
ネル長を有する素子で不規則なドーパント分布による閾
電圧（Vt）変化（Random Dopant Induced Vt Variatio
n）を抑制すると共に、１００nm以下のゲート長さでシ
ョート・チャンネル効果（short channel effect）を抑
制することができるので、１００nm及び１００nm以下の
チャンネル長を有する素子の特性及び製造収率を向上さ
せることができる。
【００６７】２．チャンネル表面地域のドーパント濃度
をチャンネル・ドーピング層の最大濃度対比１／１０ま
で低めることができ、それに伴う表面移動度（surface
mobility）増加及び駆動電流特性の向上を期待すること
ができる。
【００６８】３．超薄型SSRチャンネル構造を実質的に
具現するので、低閾電圧（low threshold voltage）を
有する低電圧素子及び低消費電力素子の製造工程に適用
することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子のトランジスタ形成方
法の技術的原理を説明するための断面図である。
【図２】本発明に係る半導体素子のトランジスタ形成方
法の技術的原理を説明するための実験資料を示したグラ
フである。
【図３】本発明に係る半導体素子のトランジスタ形成方
法の技術的原理を説明するための実験資料を示したグラ
フである。
【図４】本発明の第１実施例に係る半導体素子のトラン
ジスタ形成方法を示した断面図である。
【図５】本発明の第１実施例に係る半導体素子のトラン
ジスタ形成方法を示した断面図である。
【図６】本発明の第２実施例に係る半導体素子のトラン
ジスタ形成方法を示した断面図である。
【符号の説明】
１１、６１ 半導体基板 １３ ソース／ドレイン領域 １５ チャンネル・ドーピング層 １７ エピ・チャンネル層 １９ ゲート絶縁膜 ２１ ゲート電極 ２３ ソース／ドレイン拡張領域（Source／Drain Ext
ension, SDE） ２５ 絶縁膜スペーサ ２７ パンチ・ストップ、ハロ・ドーピング領域 ６３ 素子分離膜 ６５ 第１感光膜パターン ６７ Ｎウェル ６９ Ｎ型チャンネル・ドーピング層 ７１ 第２感光膜パターン ７３ Ｐウェル ７５ Ｐ型チャンネル・ドーピング層 ７７ 安定したＮ型チャンネル・ドーピング層 ７９ 安定したＰ型チャンネル・ドーピング層 ８１ 低濃度のＮ型エピ層 ８３ 低濃度のＰ型エピ層 ８５ ゲート絶縁膜（pMISFET） ８７ ゲート絶縁膜（nMISFET） ８９ ゲート電極（pMISFET） ９１ ゲート電極（nMISFET） ９３ Ｐ型ソース／ドレイン拡張領域 ９５ Ｎ型ソース／ドレイン拡張領域 ９７ 絶縁膜スペーサー（pMISFET） ９９ 絶縁膜スペーサー（nMISFET） １０１ 高濃度のＰ型ソース／ドレイン領域（p+ Source
／Drain） １０３ 高濃度のＮ型ソース／ドレイン領域（ｎ+ Sourc
e／Drain） １０５ ハロー領域（pMISFET） １０７ ハロー領域（nMISFET）
フロントページの続き (72)発明者 李 政▲よう▼ 大韓民国ソウル市廣津区廣壯洞566 青丘 アパート104−2211 Ｆターム(参考） 5F048 AC03 BA01 BC06 BD04 BD09 BE03 BG01 BG13 DA23 DA24 5F140 AA01 AA02 AA21 AA29 AA39 AB03 BA01 BB13 BC06 BC13 BC17 BC19 BD01 BD05 BD07 BD09 BE07 BE08 BE09 BE13 BE19 BG08 BG44 BG56 BH05 BH15 BH39 BK02 BK13 BK21 CB04 CB08

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】素子分離膜が形成された半導体基板の第１
    領域上に、第１導電型ウェル用露光マスクを利用して第
    １導電型不純物をイオン注入することにより、第１導電
    型チャンネル・ドーピング層を形成する工程と、 前記半導体基板の第２領域上に、第２導電型ウェル用露
    光マスクを利用して第２導電型不純物をイオン注入する
    ことにより、第２導電型チャンネル・ドーピング層を形
    成する工程と、 前記半導体基板を高温熱処理して安定した第１導電型チ
    ャンネル・ドーピング層と安定した第２導電型チャンネ
    ル・ドーピング層を形成する工程と、 全体表面上部に水素表面処理する工程と、 前記安定した第１導電型チャンネル・ドーピング層、及
    び安定した第２導電型チャンネル・ドーピング層上部に
    各々ノン・ドーピング・シリコン・エピ層を選択的エピ
    成長方法で成長させ、スーパー・スティップ・レトログ
    レード・デルタ・ドーピング層を有するエピ・チャンネ
    ル構造を形成する工程と、 前記スーパー・スティップ・レトログレード・デルタ・
    ドーピング層を有するエピ・チャンネル構造上部に、ゲ
    ート絶縁膜及びゲート電極を形成する工程と、 前記ゲート電極の形成工程時、損なわれたゲート絶縁膜
    の側面を再酸化させるゲート再酸化工程と、 後続工程でソース／ドレイン領域を形成して低温で後続
    熱処理工程を行い、トランジスタを形成することを特徴
    とする半導体素子のトランジスタ形成方法。
  2. 【請求項２】前記第１導電型不純物のイオン注入工程
    は、砒素（As）イオンを３KeV〜３０KeVのイオン注入エ
    ネルギーで注入するか、燐（Ｐ）イオンを１KeV〜１５K
    eVのイオン注入エネルギーで注入することを特徴とする
    請求項１に記載の半導体素子のトランジスタ形成方法。
  3. 【請求項３】前記第１導電型チャンネル・ドーピング層
    は、前記半導体基板の表面から１０〜５０nm深さに形成
    することを特徴とする請求項１または２に記載の半導体
    素子のトランジスタ形成方法。
  4. 【請求項４】前記第２導電型不純物のイオン注入工程
    は、硼素イオンを１００eV〜１.５KeVのイオン注入エネ
    ルギーで注入することを特徴とする請求項１〜３のいず
    れか一項に記載の半導体素子のトランジスタ形成方法。
  5. 【請求項５】前記第２導電型チャンネル・ドーピング層
    は、前記半導体基板の表面から１０〜５０nm深さに形成
    することを特徴とする請求項１〜４のいずれか一項に記
    載の半導体素子のトランジスタ形成方法。
  6. 【請求項６】前記高温熱処理工程は、９００〜１０００
    ℃の高温で急速熱処理工程で行うことを特徴とする請求
    項１〜５のいずれか一項に記載の半導体素子のトランジ
    スタ形成方法。
  7. 【請求項７】前記高温熱処理工程は、１０００〜１１０
    ０℃の高温でスパーク急速熱処理工程で行うことを特徴
    とする請求項１〜５のいずれか一項に記載の半導体素子
    のトランジスタ形成方法。
  8. 【請求項８】前記ノン・ドーピング・シリコン・エピ層
    は、各々５〜３０nm厚さに成長させることを特徴とする
    請求項１〜７のいずれか一項に記載の半導体素子のトラ
    ンジスタ形成方法。
  9. 【請求項９】前記ゲート絶縁膜は、６５０〜７５０℃の
    スチーム雰囲気下で低温熱酸化膜を成長させて形成する
    ことを特徴とする請求項１〜８のいずれか一項に記載の
    半導体素子のトランジスタ形成方法。
  10. 【請求項１０】前記ゲート絶縁膜は低温熱酸化膜を形成
    し、これをプラズマ処理して表面窒化させることにより
    低温窒化酸化膜に形成することを特徴とする請求項１〜
    ８のいずれか一項に記載の半導体素子のトランジスタ形
    成方法。
  11. 【請求項１１】前記ゲート絶縁膜は、低温高誘電率膜で
    形成することを特徴とする請求項１〜８のいずれか一項
    に記載の半導体素子のトランジスタ形成方法。
  12. 【請求項１２】前記低温高誘電率膜は３００〜６５０℃
    の温度で低温蒸着し、４００〜７００℃の炉でアニーリ
    ングして形成することを特徴とする請求項１１に記載の
    半導体素子のトランジスタ形成方法。
  13. 【請求項１３】前記低温高誘電率膜は３００〜６５０℃
    で低温蒸着し、６００〜８００℃で急速熱処理して形成
    することを特徴とする請求項１１に記載の半導体素子の
    トランジスタ形成方法。
  14. 【請求項１４】前記ゲート絶縁膜は６５０〜７５０℃の
    スチーム雰囲気下で成長させた低温熱酸化膜と、３００
    〜６５０℃で低温蒸着し４００〜７００℃の炉でアニー
    リングして形成した低温高誘電率膜の積層構造で形成さ
    れることを特徴とする請求項１〜８のいずれか一項に記
    載の半導体素子のトランジスタ形成方法。
  15. 【請求項１５】前記ゲート絶縁膜は６５０〜７５０℃の
    スチーム雰囲気下で成長させた低温熱酸化膜と、３００
    〜６５０℃で低温蒸着し６００〜８００℃で急速熱処理
    した低温高誘電率膜の積層構造で形成されることを特徴
    とする請求項１〜８のいずれか一項に記載の半導体素子
    のトランジスタ形成方法。
  16. 【請求項１６】前記ゲート再酸化工程は、７５０〜９５
    ０℃で急速熱酸化工程で行うことを特徴とする請求項１
    〜１５のいずれか一項に記載の半導体素子のトランジス
    タ形成方法。
  17. 【請求項１７】前記ゲート再酸化工程は、６００〜１１
    ００℃で急速スパーク熱酸化工程で行うことを特徴とす
    る請求項１〜１５のいずれか一項に記載の半導体素子の
    トランジスタ形成方法。
  18. 【請求項１８】前記ゲート再酸化工程は、６５０〜８０
    ０℃の酸化炉で熱酸化工程で行うことを特徴とする請求
    項１〜１５のいずれか一項に記載の半導体素子のトラン
    ジスタ形成方法。
  19. 【請求項１９】前記後続熱処理工程は、６００〜１００
    ０℃で急速熱処理工程で行うことを特徴とする請求項１
    〜１８のいずれか一項に記載の半導体素子のトランジス
    タ形成方法。
  20. 【請求項２０】前記後続熱処理工程は、６００〜１１０
    ０℃で急速スパーク熱処理工程で行うことを特徴とする
    請求項１〜１８のいずれか一項に記載の半導体素子のト
    ランジスタ形成方法。
  21. 【請求項２１】前記後続熱処理工程は、３００〜７５０
    ℃の炉で行うことを特徴とする請求項１〜１８のいずれ
    か一項に記載の半導体素子のトランジスタ形成方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005203770A (ja) * 2003-12-31 2005-07-28 Dongbuanam Semiconductor Inc 半導体素子のトランジスタ及びその製造方法
JP2006049897A (ja) * 2004-07-30 2006-02-16 Internatl Business Mach Corp <Ibm> 超薄ボディ電界効果トランジスタ（ｆｅｔ）デバイスの製造方法ならびにそれによって製造された超薄ボディｆｅｔデバイス（超薄ボディ超急峻レトログレード・ウェル（ｓｓｒｗ）ｆｅｔデバイス）
JP2007294856A (ja) * 2006-04-25 2007-11-08 Hynix Semiconductor Inc 半導体素子の形成方法
JP2012079743A (ja) * 2010-09-30 2012-04-19 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2012079744A (ja) * 2010-09-30 2012-04-19 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012186281A (ja) * 2011-03-04 2012-09-27 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7192834B2 (en) * 2005-02-23 2007-03-20 Macronix International Co., Ltd LDMOS device and method of fabrication of LDMOS device
KR100677774B1 (ko) * 2005-06-30 2007-02-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7256464B2 (en) * 2005-08-29 2007-08-14 United Microelectronics Corp. Metal oxide semiconductor transistor and fabrication method thereof
JP2007073578A (ja) * 2005-09-05 2007-03-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2008005092A2 (en) * 2006-06-29 2008-01-10 Cree, Inc. Silicon carbide switching devices including p-type channels and methods of forming the same
KR100877673B1 (ko) * 2007-06-26 2009-01-08 주식회사 동부하이텍 반도체 소자 제조방법
KR100934789B1 (ko) * 2007-08-29 2009-12-31 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US8617954B2 (en) * 2007-10-09 2013-12-31 Texas Instruments Incorporated Formation of nitrogen containing dielectric layers having an improved nitrogen distribution
US7855110B2 (en) * 2008-07-08 2010-12-21 International Business Machines Corporation Field effect transistor and method of fabricating same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) * 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
JP5856827B2 (ja) * 2010-12-09 2016-02-10 株式会社半導体エネルギー研究所 半導体装置
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US20160211346A1 (en) * 2011-05-11 2016-07-21 Mie Fujitsu Semiconductor Limited Epitaxial Channel Transistors and Die With Diffusion Doped Channels
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
CN102779753B (zh) * 2011-05-12 2015-05-06 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8994123B2 (en) 2011-08-22 2015-03-31 Gold Standard Simulations Ltd. Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US9373684B2 (en) 2012-03-20 2016-06-21 Semiwise Limited Method of manufacturing variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
CN102694012B (zh) * 2012-06-11 2016-12-07 上海华虹宏力半导体制造有限公司 耗尽型mos晶体管
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US9190485B2 (en) 2012-07-28 2015-11-17 Gold Standard Simulations Ltd. Fluctuation resistant FDSOI transistor with implanted subchannel
US9263568B2 (en) 2012-07-28 2016-02-16 Semiwise Limited Fluctuation resistant low access resistance fully depleted SOI transistor with improved channel thickness control and reduced access resistance
US9269804B2 (en) 2012-07-28 2016-02-23 Semiwise Limited Gate recessed FDSOI transistor with sandwich of active and etch control layers
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9012276B2 (en) 2013-07-05 2015-04-21 Gold Standard Simulations Ltd. Variation resistant MOSFETs with superior epitaxial properties
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram
CN113066726B (zh) * 2021-03-19 2021-11-16 弘大芯源(深圳)半导体有限公司 一种场效应晶体管的实现方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61198625A (ja) * 1985-09-06 1986-09-03 Sony Corp 半導体装置の製法及びそれに使用する赤外線ランプ加熱装置
JPH01110725A (ja) * 1987-10-23 1989-04-27 Fujitsu Ltd 半導体装置の製造方法
JPH07161988A (ja) * 1993-12-08 1995-06-23 Hitachi Ltd 半導体装置の製造方法
JP2002009170A (ja) * 2000-06-22 2002-01-11 Asahi Kasei Microsystems Kk アナログ回路及びその製造方法
JP2002025931A (ja) * 2000-06-28 2002-01-25 Hynix Semiconductor Inc 半導体素子の製造方法
JP2002100580A (ja) * 2000-06-30 2002-04-05 Hynix Semiconductor Inc 半導体素子のエピチャネル形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6214654B1 (en) * 1999-01-27 2001-04-10 Advanced Micro Devices, Inc. Method for forming super-steep retrograded channel (SSRC) for CMOS transistor using rapid laser annealing to reduce thermal budget
US7064399B2 (en) * 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
US6358806B1 (en) * 2001-06-29 2002-03-19 Lsi Logic Corporation Silicon carbide CMOS channel

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61198625A (ja) * 1985-09-06 1986-09-03 Sony Corp 半導体装置の製法及びそれに使用する赤外線ランプ加熱装置
JPH01110725A (ja) * 1987-10-23 1989-04-27 Fujitsu Ltd 半導体装置の製造方法
JPH07161988A (ja) * 1993-12-08 1995-06-23 Hitachi Ltd 半導体装置の製造方法
JP2002009170A (ja) * 2000-06-22 2002-01-11 Asahi Kasei Microsystems Kk アナログ回路及びその製造方法
JP2002025931A (ja) * 2000-06-28 2002-01-25 Hynix Semiconductor Inc 半導体素子の製造方法
JP2002100580A (ja) * 2000-06-30 2002-04-05 Hynix Semiconductor Inc 半導体素子のエピチャネル形成方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005203770A (ja) * 2003-12-31 2005-07-28 Dongbuanam Semiconductor Inc 半導体素子のトランジスタ及びその製造方法
JP2006049897A (ja) * 2004-07-30 2006-02-16 Internatl Business Mach Corp <Ibm> 超薄ボディ電界効果トランジスタ（ｆｅｔ）デバイスの製造方法ならびにそれによって製造された超薄ボディｆｅｔデバイス（超薄ボディ超急峻レトログレード・ウェル（ｓｓｒｗ）ｆｅｔデバイス）
JP2007294856A (ja) * 2006-04-25 2007-11-08 Hynix Semiconductor Inc 半導体素子の形成方法
JP2012079743A (ja) * 2010-09-30 2012-04-19 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2012079744A (ja) * 2010-09-30 2012-04-19 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2012186281A (ja) * 2011-03-04 2012-09-27 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法

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