JP2003338561A - 半導体素子のトランジスタ形成方法 - Google Patents
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Abstract
1領域上に第1導電型ウェル用露光マスクを利用して第
1導電型不純物をイオン注入し第2領域上に第2導電型
ウェル用露光マスクを利用して第2導電型不純物をイオ
ン注入し半導体基板を高温熱処理して安定した第1導電
型チャンネル・ドーピング層と第2導電型チャンネル・
ドーピング層を形成し、表面上部を水素表面処理し各ド
ーピング層上部に各々ノン・ドーピング・シリコン・エ
ピ層をSEG方法で成長させてSSRデルタ・ドーピング層を
有するエピ・チャンネル構造を形成し、該エピ・チャン
ネル構造上部にゲート絶縁膜を形成してゲート電極を形
成した後、損なわれたゲート絶縁膜の側面を再酸化し、
ソース/ドレイン領域を形成して低温で後続熱処理工程
を行う。
Description
ジスタ形成方法に関し、より詳しくはチャンネル長(ch
annel length)が100nm以下である超薄型スーパー
スティップ レトログレード エピ・チャンネル(a ultr
a−shallow super−steep−retrograde epi−channel)
を有するMOSFET(Metal−Oxide−Semiconductor Field
Effect Transistor)、又はMISFET(Metal−Insulator
−Semiconductor Field Effect Transistor)素子を形
成するULSI(ultra large scale integrated)世代の半
導体素子に適用することができる技術に関する。
極及びゲート絶縁膜下の表面領域は、ゲート電極が印加
された状態でソース/ドレイン領域に印加する電気場に
より電流が流れるようにする役割を果たし、この地域を
チャンネル(channel)という。
チャンネル領域のドーパント濃度により決定され、特に
ドーパント濃度によりトランジスタの閾電圧、ドレイン
電流等のように素子の特性が左右されるため、前記チャ
ンネル領域の精密なドーピングが非常に重要である。
法は、イオン注入方法によりウェル(Well)イオン注
入、チャンネル・イオン注入、又は閾電圧(Vt)イオン
注入を行う方法等が広く用いられている。
造は、チャンネル領域深さ方向に一定の濃度を有するフ
ラット・チャンネル(Flat Channel)、特定なチャンネ
ル深さでチャンネルが形成されるベリード・チャンネル
(Buried Channel)、チャンネル表面濃度が低く深さ方
向に濃度が増加するレトログレード(Retrogarde Chann
el)等がある。
性能マイクロプロセッサーに採択されるチャンネル構造
は、インジウム(In)、砒素(As)、アンチモン(Sb)
のような重元素イオン注入(heavy ion implantation)
によりレトログレード・チャンネルを作る方法が用いら
れており、表面ドーピント濃度(Cs)が低く表面移動度
(Surface Mobility)増加効果を見せるので、それに従
い高い駆動電流(HighDrive Current)特性を有する高
性能MOSFET素子を製造することができた。
れるチャンネルの深さ(Wd)は次第に浅くならなければ
ならず、イオン注入方法のみでチャンネル深さ50nm以
下のレトログレード・チャンネルを具現することは難し
い。
ャンネル(Epi−Channel)が提案されてきたが、エピ形
成工程及び後続熱工程によるチャンネル・ドーパント損
失及び拡散の制御が難しく、既に報告されたエピ・チャ
ンネル(Epi−Channel)トランジスタの特性等は向上し
たIon/Ioff特性を見せていない。
annel Doping)方法は、デルタ・ドーピングされたエピ
・チャンネル(δ−doped Epi−Channel)を具現するも
のであるが、既に報告された結果ではドープド・エピ層
(Dopede Epi−layer)とアンドープド・エピ層(Undop
ed Epi−layer)を用いても、後続ドーパント拡散によ
りチャンネル深さ30nm以下のデルタ・ドープド・エピ
・チャンネル(δ−doped Epi−Channel)を具現すること
に成功した結果はなかった。
低エネルギー(Ultra−Low Energy)のイオン注入によ
りチャンネル ドーピングを行い、瞬間的にレーザ アニ
ーリングしてデルタ・ドーピング層の拡散を防ぐ方法が
非特許文献1に提案されており、前記レーザ・アニーリ
ングが選択的エピ成長(Selective Epi Growth、以下SE
G)時、ドーパント損失及び拡散を抑制することを報告
している。
等著“Laser Thermal AnnealedSSR Well Prior to Epi
−Channel Growth(LASPE)for 70nm nFET”Internationa
l Electron Devices Meeting, 2000, San Francisco, C
a, December 10-13, 2000 : iedm technical digest
アニーリングがドーパント損失及びエピ層への拡散を抑
制する効果はあるが、このような効果を得るためのレー
ザ電力(Laser Power)下でシリコン基板表面の局部的
な溶融(partial melting)現象を誘発して基板の表面
粗度を不良にし、結晶欠陥(crystal defect)を誘発さ
せる問題が発生して実際の半導体素子の製造工程に適用
し難い問題点がある。
決するため熱処理工程時にドーパントの損失を抑制する
と共に、SEG工程時にドーパントの拡散を抑制して半導
体素子の高集積化を可能にする半導体素子のトランジス
タ形成方法を提供することにその目的がある。
め、本発明の請求項1に記載の発明は、半導体素子のト
ランジスタ形成方法であって、素子分離膜が形成された
半導体基板の第1領域上に、第1導電型ウェル用露光マ
スクを利用して第1導電型不純物をイオン注入すること
により、第1導電型チャンネル・ドーピング層を形成す
る工程と、前記半導体基板の第2領域上に、第2導電型
ウェル用露光マスクを利用して第2導電型不純物をイオ
ン注入することにより、第2導電型チャンネル・ドーピ
ング層を形成する工程と、前記半導体基板を高温熱処理
して安定した第1導電型チャンネル・ドーピング層と安
定した第2導電型チャンネル・ドーピング層を形成する
工程と、全体表面上部に水素表面処理する工程と、前記
安定した第1導電型チャンネル・ドーピング層、及び安
定した第2導電型チャンネル・ドーピング層上部に各々
ノン・ドーピング・シリコン・エピ層を選択的エピ成長
方法で成長させ、スーパー・スティップ・レトログレー
ド・デルタ・ドーピング層を有するエピ・チャンネル構
造を形成する工程と、前記スーパー・スティップ・レト
ログレード・デルタ・ドーピング層を有するエピ・チャ
ンネル構造上部に、ゲート絶縁膜及びゲート電極を形成
する工程と、前記ゲート電極の形成工程時、損なわれた
ゲート絶縁膜の側面を再酸化させるゲート再酸化工程
と、後続工程でソース/ドレイン領域を形成して低温で
後続熱処理工程を行い、トランジスタを形成することを
特徴とする。
半導体素子のトランジスタ形成方法であって、前記第1
導電型不純物のイオン注入工程は、砒素(As)イオンを
3KeV〜30KeVのイオン注入エネルギーで注入するか、
燐(P)イオンを1KeV〜15KeVのイオン注入エネルギ
ーで注入することを特徴とする。
に記載の半導体素子のトランジスタ形成方法であって、
前記第1導電型チャンネル・ドーピング層は、前記半導
体基板の表面から10〜50nm深さに形成することを特
徴とする。
ずれか一項に記載の半導体素子のトランジスタ形成方法
であって、前記第2導電型不純物のイオン注入工程は、
硼素イオンを100eV〜1.5KeVのイオン注入エネルギ
ーで注入することを特徴とする。
いずれか一項に記載の半導体素子のトランジスタ形成方
法であって、前記第2導電型チャンネル・ドーピング層
は、前記半導体基板の表面から10〜50nm深さに形成
することを特徴とする。
いずれか一項に記載の半導体素子のトランジスタ形成方
法であって、前記高温熱処理工程は、900〜1000
℃の高温で急速熱処理工程で行うことを特徴とする。
いずれか一項に記載の半導体素子のトランジスタ形成方
法であって、前記高温熱処理工程は、1000〜110
0℃の高温でスパーク急速熱処理工程で行うことを特徴
とする。
いずれか一項に記載の半導体素子のトランジスタ形成方
法であって、前記ノン・ドーピング・シリコン・エピ層
は、各々5〜30nm厚さに成長させることを特徴とす
る。
いずれか一項に記載の半導体素子のトランジスタ形成方
法であって、前記ゲート絶縁膜は、650〜750℃の
スチーム雰囲気下で低温熱酸化膜を成長させて形成する
ことを特徴とする。
のいずれか一項に記載の半導体素子のトランジスタ形成
方法であって、前記ゲート絶縁膜は低温熱酸化膜を形成
し、これをプラズマ処理して表面窒化させることにより
低温窒化酸化膜に形成することを特徴とする。
のいずれか一項に記載の半導体素子のトランジスタ形成
方法であって、前記ゲート絶縁膜は、低温高誘電率膜で
形成することを特徴とする。
記載の半導体素子のトランジスタ形成方法であって、前
記低温高誘電率膜は300〜650℃で低温蒸着し、4
00〜700℃の炉でアニーリングして形成することを
特徴とする。
記載の半導体素子のトランジスタ形成方法であって、前
記低温高誘電率膜は300〜650℃で低温蒸着し、6
00〜800℃で急速熱処理して形成することを特徴と
する。
のいずれか一項に記載の半導体素子のトランジスタ形成
方法であって、前記ゲート絶縁膜は650〜750℃の
スチーム雰囲気下で成長させた低温熱酸化膜と、300
〜650℃で低温蒸着し400〜700℃の炉でアニー
リングして形成した低温高誘電率膜の積層構造で形成さ
れることを特徴とする。
のいずれか一項に記載の半導体素子のトランジスタ形成
方法であって、前記ゲート絶縁膜は650〜750℃の
スチーム雰囲気下で成長させた低温熱酸化膜と、300
〜650℃で低温蒸着し600〜800℃で急速熱処理
した低温高誘電率膜の積層構造で形成されることを特徴
とする。
5のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記ゲート再酸化工程は、750〜9
50℃で急速熱酸化工程で行うことを特徴とする。
5のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記ゲート再酸化工程は、600〜1
100℃で急速スパーク熱酸化工程で行うことを特徴と
する。
5のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記ゲート再酸化工程は、650〜8
00℃の酸化炉で熱酸化工程で行うことを特徴とする。
8のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記後続熱処理工程は、600〜10
00℃で急速熱処理工程で行うことを特徴とする。
8のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記後続熱処理工程は、600〜11
00℃で急速スパーク熱処理工程で行うことを特徴とす
る。
8のいずれか一項に記載の半導体素子のトランジスタ形
成方法であって、前記後続熱処理工程は、300〜75
0℃の炉で行うことを特徴とする。
本発明の実施の形態例では低いイオン注入エネルギーを
利用したチャンネル・ドーピング・イオン注入を行い、
シリコン溶融点以下の温度で高温急速熱処理工程を行
い、後続の水素雰囲気下の表面熱処理工程(Hydrogen P
rebake before Epi−Growth)中から発生するドーパン
ト損失を抑制すると共に、選択的エピ成長(Selective
Epi−Growth、以下でSEGという)工程中のドーパント拡
散を抑制し、10〜30nmのチャンネル深さを有する超
薄型スーパー・スティップ・レトログレード(Super−S
teep−Retrograde、以下SSRという)エピ・チャンネル
を具現する。
レトログレード・シリコン・エピ・チャンネル(Si−Ep
i−Channel)が形成されたものを示した概略的な断面図
である。図1aを参照すれば、半導体基板11上部にゲ
ート絶縁膜19及びゲート電極21の積層構造が備えら
れており、前記積層構造の側壁には絶縁膜スペーサー2
5が形成されている。前記積層構造両側の半導体基板に
は、ソース/ドレイン領域13とソース/ドレイン拡張
領域23が備えられており、ソース/ドレイン拡張領域
23の下部にはパンチ・ストップ27が形成されてい
る。ソース/ドレイン拡張領域23間にはチャンネル・
ドーピング層15とチャンネル・ドーピング層15上部
に位置したエピ・チャンネル層17が備えられている。
が100nm以下であるMOSFET又はMISFET素子で要求する
チャンネル深さ(Channel Depth, Wd)は、“Suppressi
on of Random Dopant Induced Thershold Voltage Fluc
tuations in Sub-0.1μm MOSFETs with Epitaxial and
δ−doped channels”IEEE Transactions on Electron
Devices, Vol46, No8, 1999. by Asen Asenov and Subh
ash Sainiに説明されたように30nm以下とならなけれ
ばならない。
プロファイルが結晶欠陥に誘発される早い速度の非理想
拡散(Transient Enhanced Diffusion、以下TED)、及
び後続の熱工程による熱拡散(Thermal Diffusion)に
よりドーピング・プロファイルの広がり現象(Broadeni
ng)の発生を示した概念図であり、SSRチャンネルを具
現するためには前記の非理想拡散(TED)及び熱拡散を
抑制する方法が必要であることを見せるものである。こ
こで、Csは表面濃度(Surface concentration)、Cpは
最大濃度(peak concentration)、Goxはゲート酸化膜
(gate oxide)を示す。
ル深さ10nmの超薄型SSRエピ・チャンネルのドーピン
グ・プロファイル(Doping Profile)を見せる証拠資料
である。チャンネル・イオン注入工程後の急速熱処理工
程の温度が高いほどEpi成長後のドーパント損失及び再
分布が少ないことを見せており、このような高温のチャ
ンネル熱工程を行わない場合、深刻なドーパント損失に
より望むレトログレード・ドーピング・プロファイル
(Retrograde Doping Profile)を得ることができない
ことが分かる。
KeVと5KeVのチャンネル・イオン注入エネルギーで1.
0×1013イオン/cm2のボロンイオンを注入し、チャン
ネルRTAして前記RTA条件に伴うSSRチャンネル・ドーピ
ング・プロファイル変化を示したグラフである。図2a
と図2bを比較する時、チャンネル・イオン注入エネル
ギーが低いほどドーピング層の分布範囲が狭くなること
が分かる。この時、狭い分布のδ−ドーピング(Narrow
δ−doping)は、素子の接合キャパシタンス(Junctio
Capacitance)及び接合漏洩電流(Junction Leakage)
を減少させるので、低電力高効率の半導体素子を形成す
ることができるようにする。
ル深さ30nmの超低接合エピ・チャンネル(Ultra−Sha
llow Epi−Channel)が、低温ゲート酸化膜(Gate Oxid
ation)形成工程及びゲート・パターン形成(Gate Patt
erning)工程後、選択的ゲート再酸化(Selective Gate
Re−Oxidation)、ソース/ドレイン(Source/Drain)
形成時の熱処理工程等のように素子製造のための全ての
後続熱処理工程によるドーパント拡散の影響を受けた後
にも、SSRドーピング プロファイルが維持されることを
見せるSIMS(Secondary Ion Mass Spectrometry)実験資
料である。
ET素子が要求するスーパー・スティップ・レトログレー
ド・デルタ・ドープド・エピ・チャンネル(SSR δ−do
pedEpi−Channel)形成が実際に可能であることを見せ
る証拠である。
て詳しく説明する。図4、図5は、本発明の第1の実施
の形態例の半導体素子のトランジスタ形成方法を示した
断面図であり、CMISFETを例に挙げて形成したものであ
る。
体基板61に活性領域を定義する素子分離膜63を形成
する。この時、前記素子分離膜63はトレンチ型に形成
するのが好ましい。
感光膜パターン65を形成する。この時、前記感光膜パ
ターン65はCMISFETのpMISFET領域を露出させる露光マ
スク、即ちNウェル露光マスクを利用した露光及び現像
工程で形成したものである。
スクにして前記半導体基板61にN型不純物を注入して
Nウェル67を形成し、Nウェル・フィールド・ストッ
プ・イオン注入工程を行う。
マスクにして前記Nウェル67の半導体基板61表面に
燐(P)や砒素(As)のようなN型のp−チャンネル形
成用イオンを各々1KeV〜15KeV、又は3KeV〜30KeV
のエネルギーで注入することにより、前記半導体基板6
1表面から10〜50nm深さを有するN型チャンネル・
ドーピング層69を形成する。
前記第1感光膜パターン65を除去し、前記半導体基板
61上部に第2感光膜パターン71を形成する。この
時、前記第2感光膜パターン71はCMISFETのnMISFET領
域を露出させる露光マスク、即ちPウェル露光マスクを
利用した露光及び現像工程で形成したものである。
クにして前記半導体基板61にP型不純物を注入するこ
とによりPウェル73を形成し、Pウェル・フィールド
・ストップ・イオン注入工程を行う。
マスクにして前記Pウェル73の半導体基板61表面
に、100eV〜1.5eVの非常に低いイオン注入エネル
ギーで硼素(B)のようなP型のNチャンネル形成用イ
オンを注入することにより、前記半導体基板61表面か
ら10〜50nm深さを有する非常に薄いP型チャンネル
・ドーピング層75を形成する。
前記第2感光膜パターン71を除去する。そして、前記
N型及びP型チャンネル・ドーピング層69、75を形
成するためのイオン注入工程時に形成された半導体基板
61の損傷を除去するため、高温急速熱処理(Rapid Th
ermal Anneal、以下RTAという)工程を行うか、高温ス
パーク急速熱処理(Spike Rapid Thermal Anneal、以下
SRTAという)工程を行うことにより、pMISFETとnMISFET
地域各々に安定したN型チャンネル・ドーピング層77
及び安定したP型チャンネル・ドーピング層79を形成
する。この時、前記急速熱処理工程は900〜1000
℃の高温で行い、スパーク急速熱処理工程は1000〜
1100℃の高温で行う。
スパーク熱処理工程は結晶欠陥を回復させ、注入された
ドーパント・イオン等が結晶内で隣接したシリコン原子
等と安定した結合を形成するようにし、後続のSEG工程
及び後続の熱工程時のドーパント拡散を最大限抑制する
ため行うのが好ましい。
層77及び安定したP型チャンネル・ドーピング層79
が形成された半導体基板61上部の自然酸化膜(図示せ
ず)を除去するため水素表面処理工程を行う。
記安定したN型チャンネル・ドーピング層77及び安定
したP型チャンネル・ドーピング層79上部に、各々ノ
ン・ドーピング・シリコン・エピ層をSEG方法で各々5
〜30nm厚さほど成長させることにより、ドーパント損
失及び再分布が最小化されpMISFETとnMISFET各々に対し
て低濃度のN型エピ層81とN型チャンネル・ドーピン
グ層77、低濃度のP型エピ層83とP型チャンネル・
ドーピング層79で構成されたSSRデルタ・ドーピング
層(δ−Doping Layer)を有するエピ・チャンネル構造
を形成する。
・エピ層81、83は各々5〜30nm厚さに成長された
ものであり、下部のチャンネル・ドーピング層により自
動ドーピングされて低濃度に形成されたものである。
pMISFETとnMISFET部分の半導体基板61上部に各々ゲー
ト絶縁膜85、87を形成する。
記のように1〜4の四つの方法で形成し、N型とP型チ
ャンネル・ドーピング層77、79の拡散を最少化する
ことにより、SSRデルタ・ドーピング層が維持されるよ
うに行ったものである。 1.前記ゲート絶縁膜は、650〜750℃のスチーム
雰囲気下で低温熱酸化膜を形成させて形成する。 2.前記ゲート絶縁膜は、前記低温熱酸化膜をプラズマ
処理して表面窒化させることにより低温窒化酸化膜で形
成する。 3.前記ゲート絶縁膜は300〜650℃で低温蒸着
し、400〜700℃の炉(furnace)でアニーリング
して形成した低温高誘電率膜で形成する。さらに、前記
低温高誘電率膜は300〜650℃で低温蒸着し、60
0〜800℃で急速熱処理して形成することもできる。 4.前記ゲート絶縁膜は650〜750℃のスチーム
(steam)雰囲気下で成長させた低温熱酸化膜と、30
0〜650℃で低温蒸着し400〜700℃の炉(furn
ace)でアニーリングして形成した低温高誘電率膜の積
層構造に形成する。
0℃のスチーム(steam)雰囲気下で成長させた低温熱
酸化膜と、300〜650℃で低温蒸着し600〜80
0℃で急速熱処理した低温高誘電率膜の積層構造に形成
することもできる。
ゲート絶縁膜85、87上部に各々ゲート電極89、9
1をパターニングして形成し、ゲート絶縁膜の再酸化工
程を行う。
次のような1〜3の方法で行う。 1.750〜950℃で急速熱酸化(rapid−thermal o
xidation, RTO)工程で行う。 2.600〜1100℃で急速スパーク熱酸化工程で行
う。 3.650〜800℃の酸化炉(Oxidation Furnace)
で熱酸化(Thermal Oxidation)工程で行う。
し別途の露光マスクを利用してP型及びN型不純物をイ
オン注入することにより、P型とN型のソース/ドレイ
ン拡張(Source−Drain Extension 以下SDE)領域9
3、95を形成する。
絶縁膜スペーサー97、99を形成し、別途の露光マス
クを利用してp−MISFETとn−MISFET各々に高濃度のP型
及びN型不純物をイオン注入することにより、高濃度の
P型及びN型不順物領域であるソース/ドレイン領域1
01、103を形成し後続熱処理工程を行ってCMISFET
素子を形成する。
ピング層77、79は、ショート・チャンネル効果(sh
ort channel effect)を抑制するパンチ・ストップ・ド
ーピング層の役割を行う。前記後続熱工程は急速熱処
理、急速スパーク熱処理工程又は炉(Furnace)で行
う。前記後続熱処理を急速熱処理で行う場合、600〜
1000℃で行う。前記後続熱処理を急速スパークで行
う場合、600〜1100℃で行う。前記後続熱処理を
炉(Furnace)で行う場合、300〜750℃で行う。
導体素子のトランジスタ形成方法を示した断面図であ
り、CMOSFETを形成する場合を示したものである。図6
に示されているように、前記図5fの工程でP型とN型
の前記SDE領域93、95下部に各々P型とN型のハロー
不純物、即ち、前記P型とN型のSDE領域93、95下部
にウェルのような型(type)の不純物を傾斜注入してハ
ロー領域105、107を形成する。
トランジスタのショート チャンネル効果を抑制し、素
子の電気的特性を向上させる役割を果たす。併せて、本
発明は公知された半導体素子製造方法による多様な応用
が可能であり、このような応用された方法で半導体素子
を製造する場合に全て適用することもできる。
導体素子のトランジスタ形成方法は次のような効果を得
る。 1.チャンネル・ドーピング地域でイオン注入による格
子損傷を回復させ、エピ・チャンネル構造形成時に問題
となるチャンネル・ドーパントの損失及び再分布を抑制
することにより、実質的な超薄型SSRチャンネル構造を
具現することができ、これにより100nm以下のチャン
ネル長を有する素子で不規則なドーパント分布による閾
電圧(Vt)変化(Random Dopant Induced Vt Variatio
n)を抑制すると共に、100nm以下のゲート長さでシ
ョート・チャンネル効果(short channel effect)を抑
制することができるので、100nm及び100nm以下の
チャンネル長を有する素子の特性及び製造収率を向上さ
せることができる。
をチャンネル・ドーピング層の最大濃度対比1/10ま
で低めることができ、それに伴う表面移動度(surface
mobility)増加及び駆動電流特性の向上を期待すること
ができる。
具現するので、低閾電圧(low threshold voltage)を
有する低電圧素子及び低消費電力素子の製造工程に適用
することができる。
法の技術的原理を説明するための断面図である。
法の技術的原理を説明するための実験資料を示したグラ
フである。
法の技術的原理を説明するための実験資料を示したグラ
フである。
ジスタ形成方法を示した断面図である。
ジスタ形成方法を示した断面図である。
ジスタ形成方法を示した断面図である。
ension, SDE) 25 絶縁膜スペーサ 27 パンチ・ストップ、ハロ・ドーピング領域 63 素子分離膜 65 第1感光膜パターン 67 Nウェル 69 N型チャンネル・ドーピング層 71 第2感光膜パターン 73 Pウェル 75 P型チャンネル・ドーピング層 77 安定したN型チャンネル・ドーピング層 79 安定したP型チャンネル・ドーピング層 81 低濃度のN型エピ層 83 低濃度のP型エピ層 85 ゲート絶縁膜(pMISFET) 87 ゲート絶縁膜(nMISFET) 89 ゲート電極(pMISFET) 91 ゲート電極(nMISFET) 93 P型ソース/ドレイン拡張領域 95 N型ソース/ドレイン拡張領域 97 絶縁膜スペーサー(pMISFET) 99 絶縁膜スペーサー(nMISFET) 101 高濃度のP型ソース/ドレイン領域(p+ Source
/Drain) 103 高濃度のN型ソース/ドレイン領域(n+ Sourc
e/Drain) 105 ハロー領域(pMISFET) 107 ハロー領域(nMISFET)
Claims (21)
- 【請求項1】素子分離膜が形成された半導体基板の第1
領域上に、第1導電型ウェル用露光マスクを利用して第
1導電型不純物をイオン注入することにより、第1導電
型チャンネル・ドーピング層を形成する工程と、 前記半導体基板の第2領域上に、第2導電型ウェル用露
光マスクを利用して第2導電型不純物をイオン注入する
ことにより、第2導電型チャンネル・ドーピング層を形
成する工程と、 前記半導体基板を高温熱処理して安定した第1導電型チ
ャンネル・ドーピング層と安定した第2導電型チャンネ
ル・ドーピング層を形成する工程と、 全体表面上部に水素表面処理する工程と、 前記安定した第1導電型チャンネル・ドーピング層、及
び安定した第2導電型チャンネル・ドーピング層上部に
各々ノン・ドーピング・シリコン・エピ層を選択的エピ
成長方法で成長させ、スーパー・スティップ・レトログ
レード・デルタ・ドーピング層を有するエピ・チャンネ
ル構造を形成する工程と、 前記スーパー・スティップ・レトログレード・デルタ・
ドーピング層を有するエピ・チャンネル構造上部に、ゲ
ート絶縁膜及びゲート電極を形成する工程と、 前記ゲート電極の形成工程時、損なわれたゲート絶縁膜
の側面を再酸化させるゲート再酸化工程と、 後続工程でソース/ドレイン領域を形成して低温で後続
熱処理工程を行い、トランジスタを形成することを特徴
とする半導体素子のトランジスタ形成方法。 - 【請求項2】前記第1導電型不純物のイオン注入工程
は、砒素(As)イオンを3KeV〜30KeVのイオン注入エ
ネルギーで注入するか、燐(P)イオンを1KeV〜15K
eVのイオン注入エネルギーで注入することを特徴とする
請求項1に記載の半導体素子のトランジスタ形成方法。 - 【請求項3】前記第1導電型チャンネル・ドーピング層
は、前記半導体基板の表面から10〜50nm深さに形成
することを特徴とする請求項1または2に記載の半導体
素子のトランジスタ形成方法。 - 【請求項4】前記第2導電型不純物のイオン注入工程
は、硼素イオンを100eV〜1.5KeVのイオン注入エネ
ルギーで注入することを特徴とする請求項1〜3のいず
れか一項に記載の半導体素子のトランジスタ形成方法。 - 【請求項5】前記第2導電型チャンネル・ドーピング層
は、前記半導体基板の表面から10〜50nm深さに形成
することを特徴とする請求項1〜4のいずれか一項に記
載の半導体素子のトランジスタ形成方法。 - 【請求項6】前記高温熱処理工程は、900〜1000
℃の高温で急速熱処理工程で行うことを特徴とする請求
項1〜5のいずれか一項に記載の半導体素子のトランジ
スタ形成方法。 - 【請求項7】前記高温熱処理工程は、1000〜110
0℃の高温でスパーク急速熱処理工程で行うことを特徴
とする請求項1〜5のいずれか一項に記載の半導体素子
のトランジスタ形成方法。 - 【請求項8】前記ノン・ドーピング・シリコン・エピ層
は、各々5〜30nm厚さに成長させることを特徴とする
請求項1〜7のいずれか一項に記載の半導体素子のトラ
ンジスタ形成方法。 - 【請求項9】前記ゲート絶縁膜は、650〜750℃の
スチーム雰囲気下で低温熱酸化膜を成長させて形成する
ことを特徴とする請求項1〜8のいずれか一項に記載の
半導体素子のトランジスタ形成方法。 - 【請求項10】前記ゲート絶縁膜は低温熱酸化膜を形成
し、これをプラズマ処理して表面窒化させることにより
低温窒化酸化膜に形成することを特徴とする請求項1〜
8のいずれか一項に記載の半導体素子のトランジスタ形
成方法。 - 【請求項11】前記ゲート絶縁膜は、低温高誘電率膜で
形成することを特徴とする請求項1〜8のいずれか一項
に記載の半導体素子のトランジスタ形成方法。 - 【請求項12】前記低温高誘電率膜は300〜650℃
の温度で低温蒸着し、400〜700℃の炉でアニーリ
ングして形成することを特徴とする請求項11に記載の
半導体素子のトランジスタ形成方法。 - 【請求項13】前記低温高誘電率膜は300〜650℃
で低温蒸着し、600〜800℃で急速熱処理して形成
することを特徴とする請求項11に記載の半導体素子の
トランジスタ形成方法。 - 【請求項14】前記ゲート絶縁膜は650〜750℃の
スチーム雰囲気下で成長させた低温熱酸化膜と、300
〜650℃で低温蒸着し400〜700℃の炉でアニー
リングして形成した低温高誘電率膜の積層構造で形成さ
れることを特徴とする請求項1〜8のいずれか一項に記
載の半導体素子のトランジスタ形成方法。 - 【請求項15】前記ゲート絶縁膜は650〜750℃の
スチーム雰囲気下で成長させた低温熱酸化膜と、300
〜650℃で低温蒸着し600〜800℃で急速熱処理
した低温高誘電率膜の積層構造で形成されることを特徴
とする請求項1〜8のいずれか一項に記載の半導体素子
のトランジスタ形成方法。 - 【請求項16】前記ゲート再酸化工程は、750〜95
0℃で急速熱酸化工程で行うことを特徴とする請求項1
〜15のいずれか一項に記載の半導体素子のトランジス
タ形成方法。 - 【請求項17】前記ゲート再酸化工程は、600〜11
00℃で急速スパーク熱酸化工程で行うことを特徴とす
る請求項1〜15のいずれか一項に記載の半導体素子の
トランジスタ形成方法。 - 【請求項18】前記ゲート再酸化工程は、650〜80
0℃の酸化炉で熱酸化工程で行うことを特徴とする請求
項1〜15のいずれか一項に記載の半導体素子のトラン
ジスタ形成方法。 - 【請求項19】前記後続熱処理工程は、600〜100
0℃で急速熱処理工程で行うことを特徴とする請求項1
〜18のいずれか一項に記載の半導体素子のトランジス
タ形成方法。 - 【請求項20】前記後続熱処理工程は、600〜110
0℃で急速スパーク熱処理工程で行うことを特徴とする
請求項1〜18のいずれか一項に記載の半導体素子のト
ランジスタ形成方法。 - 【請求項21】前記後続熱処理工程は、300〜750
℃の炉で行うことを特徴とする請求項1〜18のいずれ
か一項に記載の半導体素子のトランジスタ形成方法。
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