JP3946910B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に多結晶半導体層を用いた半導体装置の製造方法に関する。
【0002】
【従来の技術】
絶縁ゲート型電界効果トランジスタの絶縁ゲート構造は、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する。ゲート電極は、通常閾値電圧の制御のため、チャネル領域と同一材料の半導体層で形成される。ゲート絶縁膜上に形成された半導体層は、通常アモルファス相か多結晶相となる。
【0003】
低い電気抵抗を実現するためには、多結晶半導体層とすることが望ましい。ゲート電極の電気抵抗を低減させるためには、半導体ゲート電極の上にシリサイド等の金属電極を積層することも行なわれる。又、半導体ゲート電極は、チャネル領域の両側に形成されるソース/ドレイン領域と同一の導電型にドーピングされる。
【0004】
相補型金属−酸化膜−半導体(CMOS)回路を形成するためには、nチャネルMOSトランジスタとpチャネルMOSトランジスタとを作成する必要がある。nチャネルMOSトランジスタの半導体ゲート電極はn型不純物でドーピングし、pチャネルMOSトランジスタの半導体ゲート電極はp型不純物でドーピングする。
【0005】
これらの要求に応ずるため、半導体ゲート電極へのイオン注入は、ゲート電極のパターニング後ソース/ドレイン領域のドーピングと同時に行なわれることが多い。イオン注入した不純物を電気的に活性化するためには、熱処理(アニーリング)による活性化工程が必要である。多結晶ゲート電極では、熱処理によって、イオン注入された不純物が全グレインバウンダリに分布し、そこからグレイン内に拡散する。
【0006】
半導体集積回路装置の高集積化のためには、構成要素であるトランジスタを微細化する必要が生じる。微細化されたトランジスタ内の不純物分布を精度良く保つためには、熱処理プロセスの低温化と短時間化が要求される。
【0007】
半導体ゲート電極に不純物をイオン注入した後、不純物活性化のための熱処理が行なわれる。この時、半導体ゲート電極に添加されたドーパントが十分に活性化されないと、電圧を印加した時ゲート電極内基板側で空乏層が発生し、電流駆動力が低下することになる。このゲート電極内の空乏化の問題は、微細化が進んだデバイスでより大きな問題となる。
【0008】
トランジスタの微細化と共に、ゲート電極の厚さも薄くすることが望まれる。薄いゲート電極にドーパントを注入するためには、イオン注入の加速エネルギを低くすることが望まれる。しかしながら、低加速エネルギで注入した不純物が半導体ゲート電極内に十分行き渡らないと、上述のゲート空乏化の問題が生じる。
【0009】
加速エネルギを高くすれば、ゲート電極深くまで不純物を分布させることはできるが、注入したドーパントが半導体ゲート電極を突き抜け、ゲート絶縁膜やさらにはその下のチャネル領域に到達する可能性が生じる。ゲート絶縁膜中にドーパントが注入されると、ゲート絶縁膜の特性を劣化させてしまう。又、チャネル領域にゲートドーピング用のドーパントが到達すると、チャネル領域の不純物濃度を変更してしまう。チャネル領域の不純物濃度が変更されると、閾値電圧が変化してしまう原因となる。
【0010】
半導体ゲート電極へのドーパントのイオン注入の際、チャネリングが生じると、注入した不純物の分布を所望深さ内に正確に分布させることが困難となり、ゲート絶縁膜やその下のチャネル領域にまでドーパントを注入してしまうことになり易い。従って、ゲート電極へのドーパントのイオン注入は、チャネリングを出来るだけ抑制した条件で行なうことが望まれる。
【0011】
通常、ゲート電極用多結晶シリコン層の形成は、化学気相堆積(CVD)によって行なわれる。CVDによって作成した多結晶シリコン層のグレインサイズは、通常30nm〜40nm程度である。
【0012】
半導体ゲート電極にイオン注入した不純物を半導体ゲート電極全体に分布させ、十分活性化させるためには、多結晶シリコン層のグレインサイズは小さくすることが望まれる。グレインバウンダリにおける拡散速度は、グレイン内における拡散速度よりも著しく速く、不純物を分布させるための時間はグレインバウンダリ内に不純物を拡散させる時間によって支配されるためである。
【0013】
しかしながら、通常のCVDプロセスによって作成した多結晶シリコン層のグレインサイズは、上述のように30nm〜40nm程度であり、それ以上小さくすることは困難である。
【0014】
【発明が解決しようとする課題】
上述のように、CVDによって多結晶半導体層を形成した場合、そのグレインサイズの値を十分小さなものとすることは困難である。
【0015】
本発明の目的は、グレインサイズが小さい多結晶半導体層を安定に作成することができる半導体装置の製造方法を提供することである。
【0016】
【課題を解決するための手段】
本発明の1観点によれば、(a)シリコン基板表面に分離領域を選択的に形成した後、分離領域で画定された複数の活性領域に選択的に、第1導電型不純物および第2導電型不純物をイオン注入し、第1導電型タブ、第2導電型タブを形成する工程と、(b)イオン注入された前記シリコン基板表面にゲート絶縁膜を形成し、下地基板を形成する工程と、(c)前記下地基板の表面上にアモルファス半導体層を厚さ5nm〜30nm堆積する工程と、(d)前記アモルファス半導体層に熱処理を加え、25nm以下の粒径を有する第1の多結晶半導体層に変換する工程と、(e)630℃以下の温度において、前記第1の多結晶半導体層上に第2の多結晶半導体層を2nm/min以上の堆積速度で堆積し、前記第1、第2の多結晶半導体層をパターニングして多結晶半導体のゲート電極を形成する工程と、
(f)前記多結晶半導体のゲート電極およびその両側の前記活性領域に不純物をイオン注入する工程と、(g)前記イオン注入した不純物を活性化する工程と、を有する半導体装置の製造方法が提供される。
【0017】
本発明者等は、薄いアモルファス半導体層を形成した後、このアモルファス半導体層を熱処理することにより、グレインサイズの小さい多結晶半導体層が得られることを見出した。さらに、一旦グレインサイズの小さい多結晶半導体層を形成した後、その上に堆積条件を選んで多結晶半導体層を成長させると、下地多結晶半導体層のグレインサイズを承継したグレインサイズの小さい多結晶半導体層を成長できることを見出した。
【0018】
【発明の実施の形態】
先ず、本発明の背景となる技術から説明する。
【0019】
図6(A)は、多結晶シリコン層でゲート電極を形成し、このゲート電極にボロンをp型不純物としてイオン注入し、アニールによってイオン注入した不純物を完全に活性化する際に必要なアニール時間とアニール温度との関係をグレインサイズをパラメータとして示す。この結果はシミュレーションによって得たものである。横軸はアニール温度を単位℃で示し、縦軸は完全活性化に必要な時間を対数目盛で単位secで示す。
【0020】
グレインサイズ5、10、20、30、40nmの場合の特性がそれぞれ示されてる。各特性はほぼ平行であり、アニール温度が高いほど必要なアニール時間は短くて良いことを示している。例えば、1000℃、10秒間のアニールによってドープした不純物を完全に活性化しようとすると、グレインサイズは約17nm以下でなければならないことを示している。
【0021】
半導体基板内に形成した不純物分布の形状をなるべく保持したまま不純物の活性化を行なおうとすると、アニール工程における温度と時間は小さいほど好ましい。低温かつ短時間のアニール処理によって不純物を活性化しようとすると、グレインサイズは小さいほど好ましいことが分かる。
【0022】
通常の製造工程により、多結晶シリコン層を形成すると、グレインサイズは30〜40nm程度である。すると、アニール温度を1000℃とした時、必要なアニール時間は数10秒となってしまう。20秒以下、好ましくは10数秒以下のアニール処理によって不純物を完全に活性化するためには、グレインサイズは約25nm以下、好ましくは約20nm以下となる。
【0023】
図6(B)は、電界効果トランジスタの特性に対する多結晶ゲート電極のグレインサイズの影響を示すグラフである。横軸はグレインサイズをnmで示し、縦軸は駆動電流と閾値電圧Vthのバラツキを%で示す。単層の多結晶Siで形成したゲート長1μmのゲート電極のグレインサイズを変化させ、他は同一の条件とした。グレインサイズが小さくなると、駆動電流は増加し、Vthのバラツキは減少する傾向を示している。例えば、グレインサイズが通常の40nmから20nmまで減少すると、駆動電流は約7%増加し、Vthのバラツキは約15%減少することが分かる。
【0024】
なお、バラツキは統計処理した結果の数値であり、Vthの実際の分布はその数倍の領域に及ぶ。nチャネルMOSトランジスタのグレインサイズ40nm対するVthのバラツキは約20mVである。さらに、短チャネル化するとバラツキは増大する。したがってグレインサイズを小さくすることの意義は大きい。
【0025】
図5(A)〜(C)は、本発明者等が行なった実験を説明するための概略断面図である。
【0026】
図5(A)に示すように、シリコン基板100の上に厚さ5nmまたは100nmの酸化シリコン層101を形成し、その上にアモルファスシリコン層102aを種々の厚さで形成した。この時の成長温度は約530℃である。酸化シリコン層の厚さの変化に対しては、ほぼ同様の結果が得られた。
【0027】
アモルファスシリコン層102aを成長した後、CVD炉の温度を急速に約800℃まで上昇させた。800℃まで約2分で昇温した。
【0028】
図5(B)に示すように、約500℃から約800℃への昇温工程により、アモルファスシリコン層102aは多結晶シリコン層102bに変換された。
【0029】
図5(C)に示すように、グレインサイズが小さくなる(グレインサイズを承継する)条件、具体的には成長温度約590℃、成長速度約2〜約3nm/minで多結晶シリコン層102b上に多結晶シリコン層103を成長した。このようにして、全体で厚さ約200nm程度の多結晶シリコン層103,102bを得た。
【0030】
図5(D)は、得られた多結晶シリコン層のグレインサイズを初期に成膜したアモルファスシリコン層の厚さの関数として示すグラフである。横軸は初期に成膜したアモルファスシリコン層の厚さを単位nmで示し、縦軸は最終的に得た多結晶シリコン層の平均のグレインサイズを単位nmで示す。
【0031】
アモルファスシリコン層の厚さが約20nm以下の領域においては、結果として得られた多結晶シリコン層のグレインサイズも約20nm以下であった。ここで注目すべきことは、アモルファス層の厚さを20nm以下とした時、得られる多結晶シリコン層のグレインサイズは初期のアモルファス層の厚さにほとんど依存しないことである。逆に、アモルファス層の厚さを20nm以下にした時、アモルファス層の厚さの減少と共に若干グレインサイズが増大する傾向も見られる。
【0032】
アモルファスシリコン層の厚さが20nmを越えると、アモルファスシリコン層の厚さと最終的に得られる多結晶シリコン層のグレインサイズはほぼリニアに比例している。アモルファスシリコン層の厚さが約50nmの時、得られるグレインサイズは約40nmである。約25nm以下のグレインサイズを得ようとした場合、初期アモルファスシリコン層の厚さは約30nm以下であることが分かる。
【0033】
なお、初めにアモルファスシリコン層を成膜せず、最初から多結晶シリコン層を成膜した場合は、同一成膜条件であれば、ほぼ同一のグレインサイズとなる。基板温度をできるだけ低く、かつ成長速度をできるだけ高くしても得られたグレインサイズの最小値は約27nmであった。従って、約25nm以下のグレインサイズを有する多結晶シリコン層は、上述の方法によって始めて可能となったものと考えられる。
【0034】
別の観点からは、多結晶シリコン層103は下地多結晶シリコン層102bのグレインザイズを承継して成長したものと考えられる。単に、多結晶シリコン層のみを成長すると、グレインサイズはより大きくなる。
【0035】
なお、グレインサイズを小さくした多結晶シリコン層における不純物拡散は、グレインサイズが大きい場合と比べ速くなることが実験的に確認された。グレインサイズを小さくすれば、低温、短時間の活性化により多結晶シリコン層中の不純物を十分活性化できることが期待される。
【0036】
さらに、多結晶シリコン層のグレインサイズが小さくなると、グレインバウンダリが密に分布することになる。図5(C)においては、グレインバウンダリが基板表面に垂直に延びる形態を図示したが、グレインバウンダリは直線的に延びるのではなく、若干平面内の位置も変化させる。従って、厚い多結晶シリコン層を成膜した場合、縦方向に見てもグレインバウンダリが密に分布することになる。この結果、イオン注入時におけるチャネリングも十分低減することが期待される。
【0037】
チャネリングが低減すれば、所定の厚さを有する多結晶シリコン層にイオン注入を行なう場合、チャネルリングによる異常拡散を考慮せず加速エネルギを選択できることになる。従って、ゲート絶縁膜となるシリコン酸化膜およびその下の半導体領域に影響を与えることなく、十分量の不純物を多結晶シリコン層に添加できることになる。
【0038】
なお、アモルファスシリコン層から変換した多結晶シリコン層102bとその上に成膜した多結晶シリコン層103との界面105に酸化膜が存在すると、上方からの不純物、特にボロンBの拡散を界面105における酸化膜が阻止することになる。すると、イオン注入後活性化を行なっても、十分な不純物密度が最も必要なゲート絶縁膜直上の多結晶シリコン層102bに十分量の不純物が拡散されないことになる。
【0039】
界面105に酸化膜を形成しないためには、図5(B)で示した熱処理の工程において雰囲気を調整することが望ましい。例えば、還元性雰囲気を用いることにより、酸化膜を生成しないようにすることができるであろう。
【0040】
還元性雰囲気に代え、不活性ガス雰囲気を用いることもできるであろう。又、雰囲気自体を真空とすることも可能であろう。
【0041】
図1(A)〜(D)、図2(E)〜(H)、図3(I)〜(L)は、上述の基礎実験に基づく本発明の実施例を説明するための概略断面図である。
【0042】
図1(A)に示すように、p型(100)Si基板1の表面にトレンチを形成し、基板表面上にCVDにより酸化シリコン膜を堆積し、平坦化してシャロートレンチアイソレーション(STI)分離領域2を形成する。
【0043】
STI分離領域2を形成した後、Si基板1の表面上にホトレジストマスクを形成し、選択的にp型タブ3及びn型タブ4を形成する。さらに、形成するMOSトランジスタの閾値を調整するため、p型タブ3にはp型不純物であるBを加速エネルギ10keVでドーズ量8×1012cm-2、オフ角度7度でイオン注入する。同様、n型タブ4にはAsを加速エネルギ50keV、ドーズ量5×1012cm-2、オフ角度7度でイオン注入する。
【0044】
なお、Si基板1は、シリコンオンサファイア(SOS)等のシリコンオンインシュレータ(SOI)基板に代えても良い。また、p型タブ3、n型タブ4は基板中所望個数同時に作成する。
【0045】
図1(B)に示すように、Si基板1の表面を熱酸化し、例えば数nmのゲート絶縁膜5を形成する。なお、ゲート絶縁膜は、熱酸化の後NOガスで窒化し、酸化窒化膜5とする。ゲート絶縁膜として窒化膜、酸化膜などを用いても良い。
【0046】
ゲート絶縁膜5を形成した後、その上にアモルファスSi層6aを例えば堆積温度520℃で膜厚8nm堆積する。アモルファスSi層の膜厚は、約5nm〜約30nmとすることが好ましい。約5nm以下の膜厚は製造時の精度に問題が生じる。約30nm以上の膜厚は、多結晶化した時のグレインサイズを小さくするのに障害となる。
【0047】
なお、アモルファスシリコン層6aは、30nm以下の厚さで堆積すれば良い。より好ましくは、アモルファスシリコン層6aは膜厚20nm以下を有する。
【0048】
膜厚30nm以下のアモルファスシリコン層を用いた場合、図5(D)で示したように、グレインサイズ約25nm以下の多結晶シリコンを作成することが可能となる。膜厚20nm以下のアモルファスシリコン層を用いた場合は、グレインサイズ約20nm以下の多結晶シリコンを作成することが可能となる。
【0049】
図1(C)に示すように、アモルファスシリコン層6aを堆積した後、同一CVD炉内において基板温度を700℃以上、たとえば800度Cに昇温し、約10分間の熱処理を行なう。この熱処理により、アモルファスSi層6aは多結晶Si層6bとなる。この多結晶Si層6bは、約20nm以下のグレインサイズを有する。
【0050】
なお、加熱温度は高いほど望ましいが、昇温速度が遅い場合昇温中に多結晶化が生じると考えられ、700℃以上であれば、ほぼ同一の結果が得られるものと考えられる。
【0051】
図1(D)に示すように、基板温度を約620℃に降温し、厚さ約140nmの多結晶Si層7を堆積する。下地にグレインサイズ約20nm以下の多結晶Si層6bが形成されているため、このようなグレインサイズを小さくする(下地のグレインサイズを承継する)堆積条件で多結晶Si層7を形成すると、多結晶Si層7も約20nm以下のグレインサイズを有するようになる。
【0052】
なお、多結晶Si層のグレインサイズを小さくするためには、CVD温度はなるべく低く、堆積速度はなるべく速くすることが望ましい。基板温度は約620℃以下、より好ましくは590度C以下にすることが好ましい。なお、CVD炉内には温度分布が存在する。この温度分布を考慮すると、CVDの温度は、630度C以下,より好ましくは600度C以下が望ましいことになる。堆積速度は約2nm/min以上、好ましくは約3nm/min以上、より好ましくは約5nm/min以上とすることが望ましい。
【0053】
また、作成する多結晶Si層の全体としての厚さは、約150nm〜約200nmとすることが望ましい。より低加速エネルギでのイオン注入が可能となった場合には、作成する多結晶Si層の全体としての厚さは約100nm〜約200nmとすることが好ましい。
【0054】
なお、CVD炉内の温度を昇温することにより、アモルファスSi層を多結晶Si層とする場合を説明したが、CVD炉にラピッドサーマルアニール(RTA)装置を備え、同一炉内でRTA処理をすることがさらに望ましい。RTA処理の場合、例えば約1000℃、10秒間の熱処理を行なえる。
【0055】
RTA処理の場合、より高速の昇温が可能となるため、よりグレインサイズの小さい多結晶Si層を形成できる可能性が期待される。昇温速度は、20度C/sec以上、より好ましくは100度C/sec以上が望ましい。
【0056】
又、アモルファスSi層を多結晶Si層に変換し、その上に残りの多結晶Si層を形成する際、下地多結晶Si層の表面が酸化することを防止することが好ましい。多結晶Si層6b表面が酸化してしまうと、その上に多結晶Si層7を形成し、その後不純物をイオン注入し、活性化する際酸化表面が不純物に対するバリアとなる可能性が強い。特に、p型不純物であるBに対しては酸化表面がバリアとして機能してしまう。
【0057】
酸化膜形成を防止するためには、アモルファスSi層を形成し、その後残りの多結晶Si層を堆積するまでの間基板周囲の雰囲気を還元性雰囲気、不活性雰囲気、高真空などに保持することが望ましい。アモルファスSi層の堆積、アニール、多結晶Si層の堆積は、同一装置内の連続した減圧雰囲気内で行なうことが好ましい。
【0058】
下地多結晶Si層表面に酸化膜を形成しないための他の方法として、アニール中も堆積を続ける方法がある。例えば、約1nm/min以下の堆積速度でSi膜を成膜しながらアニール処理を行なえば、アモルファスが多結晶化する際にも新たな表面が形成されるため、酸化膜の形成を防止するのに有効である。
【0059】
図2(E)に示すように、多結晶Si層7の表面にゲート電極パターンに対応するホトレジストパターンPR1を形成する。
【0060】
レジストパターンPR1をマスクとし、多結晶Si層7、6bをパターニングする。その後、レジストパターンPR1は除去する。
【0061】
図2(F)に示すように、ゲート電極のパターニング後、pチャネルMOSトランジスタ領域をホトレジストパターンPR2で覆い、nチャネルMOSトランジスタを形成する領域にn型不純物のイオン注入を行なう。例えば、Asイオンを加速エネルギ5keV、ドーズ量2×1014cm-2、オフ角度7度で方向を4方向に変化させ、4回のイオン注入を行なう。従って、ドーズ量の総量は8×1014cm-2となる。
【0062】
さらに、p型不純物、例えばBをポケット注入する。このポケット注入は、例えばn型不純物をより深く注入するか、例えば約30度位傾けた角度からイオン注入する。ポケットイオン注入は、ゲート電極の両側から2回行なうことが好ましい。このようにして、低濃度のn型領域8及びその下、または内側に分布する低濃度のp型領域9が形成される。
【0063】
図2(G)に示すように、ホトレジストパターンPR2を除去し、nチャネル領域を覆うホトレジストパターンPR3を形成し、pチャネルMOSトランジスタに対する同様のイオン注入を行なう。例えば、p型不純物としてBF2を用い、加速エネルギ10keV、ドーズ量2×1014cm-2、オフ角度7度のイオン注入を4方向から行ない、総量8×1014cm-2のp型不純物Bのイオン注入を行なう。
【0064】
p型不純物としてBF2を用いると、多結晶シリコン層中にBとFとが添加される。Fが多結晶シリコン層中に存在すると、多結晶シリコン層内に酸化膜が存在しても酸化膜の拡散バリアとしての機能を低下させることができる。従って、BF2をイオン注入すると、下地多結晶シリコン層の表面が酸化した場合にも不純物を多結晶シリコン層全体に分布させるのに有効である。
【0065】
BF2をイオン注入する代わりに、Bを含むイオン種と、Fを含むイオン種とをイオン注入することも可能である。
【0066】
続いて、例えばn型不純物としてAsを用い、オフ角度30度、加速エネルギ10keV、ドーズ量4×1014cm-2のポケットイオン注入を行なう。このようにして、nタブ4内にp型領域10及びn型領域11を形成する。
【0067】
なお、図2(G)に示したポケットイオン注入領域9、11は、n型領域8、p型領域10よりも深くイオン注入した場合の形状を示した。角度を付けてイオン注入を行なう場合は、より深いイオン注入を行なわなくても、ゲート電極間に張り出した逆導電型領域を形成することができる。
【0068】
図2(H)は、このようにLDD領域用イオン注入に比べ角度を付けたイオン注入により、ポケット領域9、11を形成した場合の形状を概略的に示す。ポケット領域は、短チャネル効果の抑制に有効である。
【0069】
図3(I)に示すように、基板上に酸化膜等の絶縁膜10をCVDなどにより堆積し、反応性イオンエッチング(RIE)などの異方性エッチングを行なってゲート電極側壁上にのみサイドスペーサ10aを残す。
【0070】
図3(J)に示すように、pチャネルMOSトランジスタ領域をホトレジストパターンPR4で覆い、nチャネルMOSトランジスタ領域に対し、高濃度のn型不純物のイオン注入を行なう。例えば、Asを加速エネルギ10keV、ドーズ量0.5×1015cm-2、オフ角度7度で4方向よりイオン注入し、総量2×1015cm-2のn型領域12を形成する。その後レジストパターンPR4は除去する。
【0071】
図3(K)に示すように、nチャネルMOSトランジスタ領域を覆うレジストパターンPR5を作成し、pチャネルMOSトランジスタに対し同様の高濃度イオン注入を行なう。例えば、Bを加速エネルギ5keV、ドーズ量0.5×1015cm-2、オフ角度7度で4方向よりイオン注入し、総量2×1015cm-2の高濃度p型領域13を作成する。その後レジストパターンPR5は除去する。
【0072】
図3(L)に示すように、基板上にCo層を堆積し、熱処理を行なうことにより露出したSi表面上にCoシリサイド膜15、16、17,18を形成する。高濃度n型ソース/ドレイン領域上にCoシリサイド層15が形成され、n型ゲート電極の上にCoシリサイド層16が形成され、高濃度p型ソース/ドレイン領域上にCoシリサイド層17が形成され、p型ゲート電極上にCo層18が形成される。その後、未反応Co層をウオッシュアウトし、さらに熱処理を行なってシリサイド化を完成させる。
【0073】
その後、層間絶縁膜の堆積、配線層の形成を繰り返し、半導体集積回路装置を完成させる。
【0074】
図4は、このようにして形成した半導体集積回路装置の構成を概略的に示す。半導体基板1内に複数のpチャネルMOSトランジスタTp1、Tp2、...、nチャネルMOSトランジスタTn1、Tn2、...が形成され、基板表面上に第1層間絶縁膜21が形成されている。第1層間絶縁膜21を貫通し、高濃度ソース/ドレイン領域に接続されたプラグP1が形成されている。
【0075】
第1層間絶縁膜21上には、必要な第1配線層W1が形成されている。第1配線層W1を覆い、第2層間絶縁膜22が形成されている。第2層間絶縁膜を貫通し、必要なプラグP2が形成されている。第2層間絶縁膜22上には、プラグP2に接続された第2配線層W2が形成されている。第2配線層W2は、第3層間絶縁膜23により覆われている。
【0076】
以上の実施例においては、アモルファスSi層を成膜し、このアモルファスSi層を多結晶Si層に変換する場合を説明したが、Siの代わりにSi−Ge合金を用いることもできる。この場合、始めにアモルファスSi―Ge膜を成膜し、このアモルファスSi―Ge膜を多結晶Si―Ge膜に変換する。
【0077】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【0078】
付 記
なお、本発明の好ましい態様は以下のものを含む。
【0079】
項1.(a)下地基板の表面上にアモルファス半導体層を厚さ約5nm〜約30nm堆積する工程と、(b)前記アモルファス半導体層に熱処理を加え、所定粒径を有する第1の多結晶半導体層に変換する工程と、(c)前記第1の多結晶半導体層上に下地多結晶の粒径を承継する条件で第2の多結晶半導体層を堆積する工程とを有する半導体装置の製造方法。
【0080】
項2.前記アモルファス半導体層の厚さが約25nm以下である項1記載の半導体装置の製造方法。
【0081】
項3.前記下地基板がゲート絶縁膜を備えたシリコン領域を有し、前記アモルファス半導体層が前記ゲート絶縁膜上に堆積され、さらに(d)前記第2および第1の多結晶半導体層をパターニングして多結晶半導体のゲート電極を形成する工程と、(e)前記多結晶半導体のゲート電極およびその両側の前記シリコン領域に不純物をイオン注入する工程とを有する項1または2記載の半導体装置の製造方法。
【0082】
項4.さらに、(f)前記イオン注入した不純物を活性化する工程を有する項3記載の半導体装置の製造方法。
【0083】
項5.前記半導体がシリコンであり、前記工程(b)が700℃以上の熱処理を含む項1〜4のいずれかに記載の半導体装置の製造方法。
【0084】
項6.前記半導体がシリコンであり、前記工程(b)が20℃/sec以上の昇温速度のラピッドサーマルアニールを含む項1〜4のいずれかに記載の半導体装置の製造方法。
【0085】
項7.前記工程(c)を基板温度約630℃以下の温度で行なう項1〜6のいずれかに記載の半導体装置の製造方法。
【0086】
項8.前記工程(c)を基板温度約600℃以下の温度で行なう項1〜6のいずれかに記載の半導体装置の製造方法。
【0087】
項9.前記工程(c)を堆積速度約2nm/min以上で行なう項1〜8のいずれかに記載の半導体装置の製造方法。
【0088】
項10.前記工程(c)を堆積速度約5nm/min以上で行なう項1〜8のいずれかに記載の半導体装置の製造方法。
【0089】
項11.前記工程(a)、(b)、(c)を、同一炉内、連続した減圧雰囲気下で行なう項1〜10のいずれかに記載の半導体装置の製造方法。
【0090】
項12.前記工程(b)を還元性ガス、不活性ガスまたは真空の雰囲気中で行なう項1〜10のいすれかに記載の半導体装置の製造方法。
【0091】
項13.前記工程(b)を前記工程(a)、(c)を継続しつつ行なう項1〜10のいずれかに記載の半導体装置の製造方法。
【0092】
項14.前記工程(b)中の堆積速度は約1nm/min以下である項13記載の半導体装置の製造方法。
【0093】
項15.前記半導体層の半導体がシリコンまたはシリコンゲルマニウム合金である項1〜4のいずれかに記載の半導体装置の製造方法。
【0094】
項16.前記工程(e)がBF2イオン又はBイオンとFイオンとをイオン注入する項3記載の半導体装置の製造方法。
【0095】
【発明の効果】
以上説明したように、本発明によれば、高性能の多結晶ゲート電極を有する半導体装置が提供される。
【図面の簡単な説明】
【図1】本発明の実施例による半導体装置の製造方法を説明するための基板の概略断面図である。
【図2】本発明の実施例による半導体装置の製造方法を説明するための基板の概略断面図である。
【図3】本発明の実施例による半導体層値の製造方法を説明するための基板の概略断面図である。
【図4】図1〜図3の実施例によって得られる半導体装置の構成を概略的に示す断面図である。
【図5】本発明の基礎となる実験を説明するためのグラフ、および断面図である。
【図6】本発明の基礎となるシミュレーションの結果を示すグラフである。
【符号の説明】
1 基板
2 STI分離領域
3、4 タブ
5 ゲート絶縁膜
6a アモルファス半導体層
6b 多結晶半導体層
7 多結晶半導体層
8、10 LDD領域
9、11 ポケット領域
12、13 高濃度ソース/ドレイン領域
Claims (2)
- (a)シリコン基板表面に分離領域を選択的に形成した後、分離領域で画定された複数の活性領域に選択的に、第1導電型不純物および第2導電型不純物をイオン注入し、第1導電型タブ、第2導電型タブを形成する工程と、
(b)イオン注入された前記シリコン基板表面にゲート絶縁膜を形成し、下地基板を形成する工程と、
(c)前記下地基板の表面上にアモルファス半導体層を厚さ5nm〜30nm堆積する工程と、
(d)前記アモルファス半導体層に熱処理を加え、25nm以下の粒径を有する第1の多結晶半導体層に変換する工程と、
(e)630℃以下の温度において、前記第1の多結晶半導体層上に第2の多結晶半導体層を2nm/min以上の堆積速度で堆積し、前記第1、第2の多結晶半導体層をパターニングして多結晶半導体のゲート電極を形成する工程と、
(f)前記多結晶半導体のゲート電極およびその両側の前記活性領域に不純物をイオン注入する工程と、
(g)前記イオン注入した不純物を活性化する工程と、
を有する半導体装置の製造方法。 - 前記工程(d)中も、前記工程(c)を続ける場合において、前記アモルファス半導体層の堆積を1nm/min以下の堆積速度で行ないながら、前記熱処理を行なうことを特徴とする請求項1記載の半導体装置の製造方法。
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