JP3946910B2

JP3946910B2 - 半導体装置の製造方法

Info

Publication number: JP3946910B2
Application number: JP24502099A
Authority: JP
Inventors: 敬幸青山; 宏有本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-08-31
Filing date: 1999-08-31
Publication date: 2007-07-18
Anticipated expiration: 2019-08-31
Also published as: JP2001068662A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に多結晶半導体層を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
絶縁ゲート型電界効果トランジスタの絶縁ゲート構造は、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する。ゲート電極は、通常閾値電圧の制御のため、チャネル領域と同一材料の半導体層で形成される。ゲート絶縁膜上に形成された半導体層は、通常アモルファス相か多結晶相となる。
【０００３】
低い電気抵抗を実現するためには、多結晶半導体層とすることが望ましい。ゲート電極の電気抵抗を低減させるためには、半導体ゲート電極の上にシリサイド等の金属電極を積層することも行なわれる。又、半導体ゲート電極は、チャネル領域の両側に形成されるソース／ドレイン領域と同一の導電型にドーピングされる。
【０００４】
相補型金属−酸化膜−半導体（ＣＭＯＳ）回路を形成するためには、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを作成する必要がある。ｎチャネルＭＯＳトランジスタの半導体ゲート電極はｎ型不純物でドーピングし、ｐチャネルＭＯＳトランジスタの半導体ゲート電極はｐ型不純物でドーピングする。
【０００５】
これらの要求に応ずるため、半導体ゲート電極へのイオン注入は、ゲート電極のパターニング後ソース／ドレイン領域のドーピングと同時に行なわれることが多い。イオン注入した不純物を電気的に活性化するためには、熱処理（アニーリング）による活性化工程が必要である。多結晶ゲート電極では、熱処理によって、イオン注入された不純物が全グレインバウンダリに分布し、そこからグレイン内に拡散する。
【０００６】
半導体集積回路装置の高集積化のためには、構成要素であるトランジスタを微細化する必要が生じる。微細化されたトランジスタ内の不純物分布を精度良く保つためには、熱処理プロセスの低温化と短時間化が要求される。
【０００７】
半導体ゲート電極に不純物をイオン注入した後、不純物活性化のための熱処理が行なわれる。この時、半導体ゲート電極に添加されたドーパントが十分に活性化されないと、電圧を印加した時ゲート電極内基板側で空乏層が発生し、電流駆動力が低下することになる。このゲート電極内の空乏化の問題は、微細化が進んだデバイスでより大きな問題となる。
【０００８】
トランジスタの微細化と共に、ゲート電極の厚さも薄くすることが望まれる。薄いゲート電極にドーパントを注入するためには、イオン注入の加速エネルギを低くすることが望まれる。しかしながら、低加速エネルギで注入した不純物が半導体ゲート電極内に十分行き渡らないと、上述のゲート空乏化の問題が生じる。
【０００９】
加速エネルギを高くすれば、ゲート電極深くまで不純物を分布させることはできるが、注入したドーパントが半導体ゲート電極を突き抜け、ゲート絶縁膜やさらにはその下のチャネル領域に到達する可能性が生じる。ゲート絶縁膜中にドーパントが注入されると、ゲート絶縁膜の特性を劣化させてしまう。又、チャネル領域にゲートドーピング用のドーパントが到達すると、チャネル領域の不純物濃度を変更してしまう。チャネル領域の不純物濃度が変更されると、閾値電圧が変化してしまう原因となる。
【００１０】
半導体ゲート電極へのドーパントのイオン注入の際、チャネリングが生じると、注入した不純物の分布を所望深さ内に正確に分布させることが困難となり、ゲート絶縁膜やその下のチャネル領域にまでドーパントを注入してしまうことになり易い。従って、ゲート電極へのドーパントのイオン注入は、チャネリングを出来るだけ抑制した条件で行なうことが望まれる。
【００１１】
通常、ゲート電極用多結晶シリコン層の形成は、化学気相堆積（ＣＶＤ）によって行なわれる。ＣＶＤによって作成した多結晶シリコン層のグレインサイズは、通常３０ｎｍ〜４０ｎｍ程度である。
【００１２】
半導体ゲート電極にイオン注入した不純物を半導体ゲート電極全体に分布させ、十分活性化させるためには、多結晶シリコン層のグレインサイズは小さくすることが望まれる。グレインバウンダリにおける拡散速度は、グレイン内における拡散速度よりも著しく速く、不純物を分布させるための時間はグレインバウンダリ内に不純物を拡散させる時間によって支配されるためである。
【００１３】
しかしながら、通常のＣＶＤプロセスによって作成した多結晶シリコン層のグレインサイズは、上述のように３０ｎｍ〜４０ｎｍ程度であり、それ以上小さくすることは困難である。
【００１４】
【発明が解決しようとする課題】
上述のように、ＣＶＤによって多結晶半導体層を形成した場合、そのグレインサイズの値を十分小さなものとすることは困難である。
【００１５】
本発明の目的は、グレインサイズが小さい多結晶半導体層を安定に作成することができる半導体装置の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明の１観点によれば、（ａ）シリコン基板表面に分離領域を選択的に形成した後、分離領域で画定された複数の活性領域に選択的に、第１導電型不純物および第２導電型不純物をイオン注入し、第１導電型タブ、第２導電型タブを形成する工程と、（ｂ）イオン注入された前記シリコン基板表面にゲート絶縁膜を形成し、下地基板を形成する工程と、（ｃ）前記下地基板の表面上にアモルファス半導体層を厚さ５ｎｍ〜３０ｎｍ堆積する工程と、（ｄ）前記アモルファス半導体層に熱処理を加え、２５ｎｍ以下の粒径を有する第１の多結晶半導体層に変換する工程と、（ｅ）６３０℃以下の温度において、前記第１の多結晶半導体層上に第２の多結晶半導体層を２ｎｍ／ｍｉｎ以上の堆積速度で堆積し、前記第１、第２の多結晶半導体層をパターニングして多結晶半導体のゲート電極を形成する工程と、
（ｆ）前記多結晶半導体のゲート電極およびその両側の前記活性領域に不純物をイオン注入する工程と、（ｇ）前記イオン注入した不純物を活性化する工程と、を有する半導体装置の製造方法が提供される。
【００１７】
本発明者等は、薄いアモルファス半導体層を形成した後、このアモルファス半導体層を熱処理することにより、グレインサイズの小さい多結晶半導体層が得られることを見出した。さらに、一旦グレインサイズの小さい多結晶半導体層を形成した後、その上に堆積条件を選んで多結晶半導体層を成長させると、下地多結晶半導体層のグレインサイズを承継したグレインサイズの小さい多結晶半導体層を成長できることを見出した。
【００１８】
【発明の実施の形態】
先ず、本発明の背景となる技術から説明する。
【００１９】
図６（Ａ）は、多結晶シリコン層でゲート電極を形成し、このゲート電極にボロンをｐ型不純物としてイオン注入し、アニールによってイオン注入した不純物を完全に活性化する際に必要なアニール時間とアニール温度との関係をグレインサイズをパラメータとして示す。この結果はシミュレーションによって得たものである。横軸はアニール温度を単位℃で示し、縦軸は完全活性化に必要な時間を対数目盛で単位ｓｅｃで示す。
【００２０】
グレインサイズ５、１０、２０、３０、４０ｎｍの場合の特性がそれぞれ示されてる。各特性はほぼ平行であり、アニール温度が高いほど必要なアニール時間は短くて良いことを示している。例えば、１０００℃、１０秒間のアニールによってドープした不純物を完全に活性化しようとすると、グレインサイズは約１７ｎｍ以下でなければならないことを示している。
【００２１】
半導体基板内に形成した不純物分布の形状をなるべく保持したまま不純物の活性化を行なおうとすると、アニール工程における温度と時間は小さいほど好ましい。低温かつ短時間のアニール処理によって不純物を活性化しようとすると、グレインサイズは小さいほど好ましいことが分かる。
【００２２】
通常の製造工程により、多結晶シリコン層を形成すると、グレインサイズは３０〜４０ｎｍ程度である。すると、アニール温度を１０００℃とした時、必要なアニール時間は数１０秒となってしまう。２０秒以下、好ましくは１０数秒以下のアニール処理によって不純物を完全に活性化するためには、グレインサイズは約２５ｎｍ以下、好ましくは約２０ｎｍ以下となる。
【００２３】
図６（Ｂ）は、電界効果トランジスタの特性に対する多結晶ゲート電極のグレインサイズの影響を示すグラフである。横軸はグレインサイズをｎｍで示し、縦軸は駆動電流と閾値電圧Ｖｔｈのバラツキを％で示す。単層の多結晶Ｓｉで形成したゲート長１μｍのゲート電極のグレインサイズを変化させ、他は同一の条件とした。グレインサイズが小さくなると、駆動電流は増加し、Ｖｔｈのバラツキは減少する傾向を示している。例えば、グレインサイズが通常の４０ｎｍから２０ｎｍまで減少すると、駆動電流は約７％増加し、Ｖｔｈのバラツキは約１５％減少することが分かる。
【００２４】
なお、バラツキは統計処理した結果の数値であり、Ｖｔｈの実際の分布はその数倍の領域に及ぶ。ｎチャネルＭＯＳトランジスタのグレインサイズ４０ｎｍ対するＶ_thのバラツキは約２０ｍＶである。さらに、短チャネル化するとバラツキは増大する。したがってグレインサイズを小さくすることの意義は大きい。
【００２５】
図５（Ａ）〜（Ｃ）は、本発明者等が行なった実験を説明するための概略断面図である。
【００２６】
図５（Ａ）に示すように、シリコン基板１００の上に厚さ５ｎｍまたは１００ｎｍの酸化シリコン層１０１を形成し、その上にアモルファスシリコン層１０２ａを種々の厚さで形成した。この時の成長温度は約５３０℃である。酸化シリコン層の厚さの変化に対しては、ほぼ同様の結果が得られた。
【００２７】
アモルファスシリコン層１０２ａを成長した後、ＣＶＤ炉の温度を急速に約８００℃まで上昇させた。８００℃まで約２分で昇温した。
【００２８】
図５（Ｂ）に示すように、約５００℃から約８００℃への昇温工程により、アモルファスシリコン層１０２ａは多結晶シリコン層１０２ｂに変換された。
【００２９】
図５（Ｃ）に示すように、グレインサイズが小さくなる（グレインサイズを承継する）条件、具体的には成長温度約５９０℃、成長速度約２〜約３ｎｍ／ｍｉｎで多結晶シリコン層１０２ｂ上に多結晶シリコン層１０３を成長した。このようにして、全体で厚さ約２００ｎｍ程度の多結晶シリコン層１０３，１０２ｂを得た。
【００３０】
図５（Ｄ）は、得られた多結晶シリコン層のグレインサイズを初期に成膜したアモルファスシリコン層の厚さの関数として示すグラフである。横軸は初期に成膜したアモルファスシリコン層の厚さを単位ｎｍで示し、縦軸は最終的に得た多結晶シリコン層の平均のグレインサイズを単位ｎｍで示す。
【００３１】
アモルファスシリコン層の厚さが約２０ｎｍ以下の領域においては、結果として得られた多結晶シリコン層のグレインサイズも約２０ｎｍ以下であった。ここで注目すべきことは、アモルファス層の厚さを２０ｎｍ以下とした時、得られる多結晶シリコン層のグレインサイズは初期のアモルファス層の厚さにほとんど依存しないことである。逆に、アモルファス層の厚さを２０ｎｍ以下にした時、アモルファス層の厚さの減少と共に若干グレインサイズが増大する傾向も見られる。
【００３２】
アモルファスシリコン層の厚さが２０ｎｍを越えると、アモルファスシリコン層の厚さと最終的に得られる多結晶シリコン層のグレインサイズはほぼリニアに比例している。アモルファスシリコン層の厚さが約５０ｎｍの時、得られるグレインサイズは約４０ｎｍである。約２５ｎｍ以下のグレインサイズを得ようとした場合、初期アモルファスシリコン層の厚さは約３０ｎｍ以下であることが分かる。
【００３３】
なお、初めにアモルファスシリコン層を成膜せず、最初から多結晶シリコン層を成膜した場合は、同一成膜条件であれば、ほぼ同一のグレインサイズとなる。基板温度をできるだけ低く、かつ成長速度をできるだけ高くしても得られたグレインサイズの最小値は約２７ｎｍであった。従って、約２５ｎｍ以下のグレインサイズを有する多結晶シリコン層は、上述の方法によって始めて可能となったものと考えられる。
【００３４】
別の観点からは、多結晶シリコン層１０３は下地多結晶シリコン層１０２ｂのグレインザイズを承継して成長したものと考えられる。単に、多結晶シリコン層のみを成長すると、グレインサイズはより大きくなる。
【００３５】
なお、グレインサイズを小さくした多結晶シリコン層における不純物拡散は、グレインサイズが大きい場合と比べ速くなることが実験的に確認された。グレインサイズを小さくすれば、低温、短時間の活性化により多結晶シリコン層中の不純物を十分活性化できることが期待される。
【００３６】
さらに、多結晶シリコン層のグレインサイズが小さくなると、グレインバウンダリが密に分布することになる。図５（Ｃ）においては、グレインバウンダリが基板表面に垂直に延びる形態を図示したが、グレインバウンダリは直線的に延びるのではなく、若干平面内の位置も変化させる。従って、厚い多結晶シリコン層を成膜した場合、縦方向に見てもグレインバウンダリが密に分布することになる。この結果、イオン注入時におけるチャネリングも十分低減することが期待される。
【００３７】
チャネリングが低減すれば、所定の厚さを有する多結晶シリコン層にイオン注入を行なう場合、チャネルリングによる異常拡散を考慮せず加速エネルギを選択できることになる。従って、ゲート絶縁膜となるシリコン酸化膜およびその下の半導体領域に影響を与えることなく、十分量の不純物を多結晶シリコン層に添加できることになる。
【００３８】
なお、アモルファスシリコン層から変換した多結晶シリコン層１０２ｂとその上に成膜した多結晶シリコン層１０３との界面１０５に酸化膜が存在すると、上方からの不純物、特にボロンＢの拡散を界面１０５における酸化膜が阻止することになる。すると、イオン注入後活性化を行なっても、十分な不純物密度が最も必要なゲート絶縁膜直上の多結晶シリコン層１０２ｂに十分量の不純物が拡散されないことになる。
【００３９】
界面１０５に酸化膜を形成しないためには、図５（Ｂ）で示した熱処理の工程において雰囲気を調整することが望ましい。例えば、還元性雰囲気を用いることにより、酸化膜を生成しないようにすることができるであろう。
【００４０】
還元性雰囲気に代え、不活性ガス雰囲気を用いることもできるであろう。又、雰囲気自体を真空とすることも可能であろう。
【００４１】
図１（Ａ）〜（Ｄ）、図２（Ｅ）〜（Ｈ）、図３（Ｉ）〜（Ｌ）は、上述の基礎実験に基づく本発明の実施例を説明するための概略断面図である。
【００４２】
図１（Ａ）に示すように、ｐ型（１００）Ｓｉ基板１の表面にトレンチを形成し、基板表面上にＣＶＤにより酸化シリコン膜を堆積し、平坦化してシャロートレンチアイソレーション（ＳＴＩ）分離領域２を形成する。
【００４３】
ＳＴＩ分離領域２を形成した後、Ｓｉ基板１の表面上にホトレジストマスクを形成し、選択的にｐ型タブ３及びｎ型タブ４を形成する。さらに、形成するＭＯＳトランジスタの閾値を調整するため、ｐ型タブ３にはｐ型不純物であるＢを加速エネルギ１０ｋｅＶでドーズ量８×１０¹²ｃｍ^-2、オフ角度７度でイオン注入する。同様、ｎ型タブ４にはＡｓを加速エネルギ５０ｋｅＶ、ドーズ量５×１０¹²ｃｍ^-2、オフ角度７度でイオン注入する。
【００４４】
なお、Ｓｉ基板１は、シリコンオンサファイア（ＳＯＳ）等のシリコンオンインシュレータ（ＳＯＩ）基板に代えても良い。また、ｐ型タブ３、ｎ型タブ４は基板中所望個数同時に作成する。
【００４５】
図１（Ｂ）に示すように、Ｓｉ基板１の表面を熱酸化し、例えば数ｎｍのゲート絶縁膜５を形成する。なお、ゲート絶縁膜は、熱酸化の後ＮＯガスで窒化し、酸化窒化膜５とする。ゲート絶縁膜として窒化膜、酸化膜などを用いても良い。
【００４６】
ゲート絶縁膜５を形成した後、その上にアモルファスＳｉ層６ａを例えば堆積温度５２０℃で膜厚８ｎｍ堆積する。アモルファスＳｉ層の膜厚は、約５ｎｍ〜約３０ｎｍとすることが好ましい。約５ｎｍ以下の膜厚は製造時の精度に問題が生じる。約３０ｎｍ以上の膜厚は、多結晶化した時のグレインサイズを小さくするのに障害となる。
【００４７】
なお、アモルファスシリコン層６ａは、３０ｎｍ以下の厚さで堆積すれば良い。より好ましくは、アモルファスシリコン層６ａは膜厚２０ｎｍ以下を有する。
【００４８】
膜厚３０ｎｍ以下のアモルファスシリコン層を用いた場合、図５（Ｄ）で示したように、グレインサイズ約２５ｎｍ以下の多結晶シリコンを作成することが可能となる。膜厚２０ｎｍ以下のアモルファスシリコン層を用いた場合は、グレインサイズ約２０ｎｍ以下の多結晶シリコンを作成することが可能となる。
【００４９】
図１（Ｃ）に示すように、アモルファスシリコン層６ａを堆積した後、同一ＣＶＤ炉内において基板温度を７００℃以上、たとえば８００度Ｃに昇温し、約１０分間の熱処理を行なう。この熱処理により、アモルファスＳｉ層６ａは多結晶Ｓｉ層６ｂとなる。この多結晶Ｓｉ層６ｂは、約２０ｎｍ以下のグレインサイズを有する。
【００５０】
なお、加熱温度は高いほど望ましいが、昇温速度が遅い場合昇温中に多結晶化が生じると考えられ、７００℃以上であれば、ほぼ同一の結果が得られるものと考えられる。
【００５１】
図１（Ｄ）に示すように、基板温度を約６２０℃に降温し、厚さ約１４０ｎｍの多結晶Ｓｉ層７を堆積する。下地にグレインサイズ約２０ｎｍ以下の多結晶Ｓｉ層６ｂが形成されているため、このようなグレインサイズを小さくする（下地のグレインサイズを承継する）堆積条件で多結晶Ｓｉ層７を形成すると、多結晶Ｓｉ層７も約２０ｎｍ以下のグレインサイズを有するようになる。
【００５２】
なお、多結晶Ｓｉ層のグレインサイズを小さくするためには、ＣＶＤ温度はなるべく低く、堆積速度はなるべく速くすることが望ましい。基板温度は約６２０℃以下、より好ましくは５９０度Ｃ以下にすることが好ましい。なお、ＣＶＤ炉内には温度分布が存在する。この温度分布を考慮すると、ＣＶＤの温度は、６３０度Ｃ以下，より好ましくは６００度Ｃ以下が望ましいことになる。堆積速度は約２ｎｍ／ｍｉｎ以上、好ましくは約３ｎｍ／ｍｉｎ以上、より好ましくは約５ｎｍ／ｍｉｎ以上とすることが望ましい。
【００５３】
また、作成する多結晶Ｓｉ層の全体としての厚さは、約１５０ｎｍ〜約２００ｎｍとすることが望ましい。より低加速エネルギでのイオン注入が可能となった場合には、作成する多結晶Ｓｉ層の全体としての厚さは約１００ｎｍ〜約２００ｎｍとすることが好ましい。
【００５４】
なお、ＣＶＤ炉内の温度を昇温することにより、アモルファスＳｉ層を多結晶Ｓｉ層とする場合を説明したが、ＣＶＤ炉にラピッドサーマルアニール（ＲＴＡ）装置を備え、同一炉内でＲＴＡ処理をすることがさらに望ましい。ＲＴＡ処理の場合、例えば約１０００℃、１０秒間の熱処理を行なえる。
【００５５】
ＲＴＡ処理の場合、より高速の昇温が可能となるため、よりグレインサイズの小さい多結晶Ｓｉ層を形成できる可能性が期待される。昇温速度は、２０度Ｃ／ｓｅｃ以上、より好ましくは１００度Ｃ／ｓｅｃ以上が望ましい。
【００５６】
又、アモルファスＳｉ層を多結晶Ｓｉ層に変換し、その上に残りの多結晶Ｓｉ層を形成する際、下地多結晶Ｓｉ層の表面が酸化することを防止することが好ましい。多結晶Ｓｉ層６ｂ表面が酸化してしまうと、その上に多結晶Ｓｉ層７を形成し、その後不純物をイオン注入し、活性化する際酸化表面が不純物に対するバリアとなる可能性が強い。特に、ｐ型不純物であるＢに対しては酸化表面がバリアとして機能してしまう。
【００５７】
酸化膜形成を防止するためには、アモルファスＳｉ層を形成し、その後残りの多結晶Ｓｉ層を堆積するまでの間基板周囲の雰囲気を還元性雰囲気、不活性雰囲気、高真空などに保持することが望ましい。アモルファスＳｉ層の堆積、アニール、多結晶Ｓｉ層の堆積は、同一装置内の連続した減圧雰囲気内で行なうことが好ましい。
【００５８】
下地多結晶Ｓｉ層表面に酸化膜を形成しないための他の方法として、アニール中も堆積を続ける方法がある。例えば、約１ｎｍ／ｍｉｎ以下の堆積速度でＳｉ膜を成膜しながらアニール処理を行なえば、アモルファスが多結晶化する際にも新たな表面が形成されるため、酸化膜の形成を防止するのに有効である。
【００５９】
図２（Ｅ）に示すように、多結晶Ｓｉ層７の表面にゲート電極パターンに対応するホトレジストパターンＰＲ１を形成する。
【００６０】
レジストパターンＰＲ１をマスクとし、多結晶Ｓｉ層７、６ｂをパターニングする。その後、レジストパターンＰＲ１は除去する。
【００６１】
図２（Ｆ）に示すように、ゲート電極のパターニング後、ｐチャネルＭＯＳトランジスタ領域をホトレジストパターンＰＲ２で覆い、ｎチャネルＭＯＳトランジスタを形成する領域にｎ型不純物のイオン注入を行なう。例えば、Ａｓイオンを加速エネルギ５ｋｅＶ、ドーズ量２×１０¹⁴ｃｍ^-2、オフ角度７度で方向を４方向に変化させ、４回のイオン注入を行なう。従って、ドーズ量の総量は８×１０¹⁴ｃｍ^-2となる。
【００６２】
さらに、ｐ型不純物、例えばＢをポケット注入する。このポケット注入は、例えばｎ型不純物をより深く注入するか、例えば約３０度位傾けた角度からイオン注入する。ポケットイオン注入は、ゲート電極の両側から２回行なうことが好ましい。このようにして、低濃度のｎ型領域８及びその下、または内側に分布する低濃度のｐ型領域９が形成される。
【００６３】
図２（Ｇ）に示すように、ホトレジストパターンＰＲ２を除去し、ｎチャネル領域を覆うホトレジストパターンＰＲ３を形成し、ｐチャネルＭＯＳトランジスタに対する同様のイオン注入を行なう。例えば、ｐ型不純物としてＢＦ₂を用い、加速エネルギ１０ｋｅＶ、ドーズ量２×１０¹⁴ｃｍ^-2、オフ角度７度のイオン注入を４方向から行ない、総量８×１０¹⁴ｃｍ^-2のｐ型不純物Ｂのイオン注入を行なう。
【００６４】
ｐ型不純物としてＢＦ₂を用いると、多結晶シリコン層中にＢとＦとが添加される。Ｆが多結晶シリコン層中に存在すると、多結晶シリコン層内に酸化膜が存在しても酸化膜の拡散バリアとしての機能を低下させることができる。従って、ＢＦ₂をイオン注入すると、下地多結晶シリコン層の表面が酸化した場合にも不純物を多結晶シリコン層全体に分布させるのに有効である。
【００６５】
ＢＦ₂をイオン注入する代わりに、Ｂを含むイオン種と、Ｆを含むイオン種とをイオン注入することも可能である。
【００６６】
続いて、例えばｎ型不純物としてＡｓを用い、オフ角度３０度、加速エネルギ１０ｋｅＶ、ドーズ量４×１０¹⁴ｃｍ^-2のポケットイオン注入を行なう。このようにして、ｎタブ４内にｐ型領域１０及びｎ型領域１１を形成する。
【００６７】
なお、図２（Ｇ）に示したポケットイオン注入領域９、１１は、ｎ型領域８、ｐ型領域１０よりも深くイオン注入した場合の形状を示した。角度を付けてイオン注入を行なう場合は、より深いイオン注入を行なわなくても、ゲート電極間に張り出した逆導電型領域を形成することができる。
【００６８】
図２（Ｈ）は、このようにＬＤＤ領域用イオン注入に比べ角度を付けたイオン注入により、ポケット領域９、１１を形成した場合の形状を概略的に示す。ポケット領域は、短チャネル効果の抑制に有効である。
【００６９】
図３（Ｉ）に示すように、基板上に酸化膜等の絶縁膜１０をＣＶＤなどにより堆積し、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを行なってゲート電極側壁上にのみサイドスペーサ１０ａを残す。
【００７０】
図３（Ｊ）に示すように、ｐチャネルＭＯＳトランジスタ領域をホトレジストパターンＰＲ４で覆い、ｎチャネルＭＯＳトランジスタ領域に対し、高濃度のｎ型不純物のイオン注入を行なう。例えば、Ａｓを加速エネルギ１０ｋｅＶ、ドーズ量０．５×１０¹⁵ｃｍ^-2、オフ角度７度で４方向よりイオン注入し、総量２×１０¹⁵ｃｍ^-2のｎ型領域１２を形成する。その後レジストパターンＰＲ４は除去する。
【００７１】
図３（Ｋ）に示すように、ｎチャネルＭＯＳトランジスタ領域を覆うレジストパターンＰＲ５を作成し、ｐチャネルＭＯＳトランジスタに対し同様の高濃度イオン注入を行なう。例えば、Ｂを加速エネルギ５ｋｅＶ、ドーズ量０．５×１０¹⁵ｃｍ^-2、オフ角度７度で４方向よりイオン注入し、総量２×１０¹⁵ｃｍ^-2の高濃度ｐ型領域１３を作成する。その後レジストパターンＰＲ５は除去する。
【００７２】
図３（Ｌ）に示すように、基板上にＣｏ層を堆積し、熱処理を行なうことにより露出したＳｉ表面上にＣｏシリサイド膜１５、１６、１７，１８を形成する。高濃度ｎ型ソース／ドレイン領域上にＣｏシリサイド層１５が形成され、ｎ型ゲート電極の上にＣｏシリサイド層１６が形成され、高濃度ｐ型ソース／ドレイン領域上にＣｏシリサイド層１７が形成され、ｐ型ゲート電極上にＣｏ層１８が形成される。その後、未反応Ｃｏ層をウオッシュアウトし、さらに熱処理を行なってシリサイド化を完成させる。
【００７３】
その後、層間絶縁膜の堆積、配線層の形成を繰り返し、半導体集積回路装置を完成させる。
【００７４】
図４は、このようにして形成した半導体集積回路装置の構成を概略的に示す。半導体基板１内に複数のｐチャネルＭＯＳトランジスタＴｐ１、Ｔｐ２、．．．、ｎチャネルＭＯＳトランジスタＴｎ１、Ｔｎ２、．．．が形成され、基板表面上に第１層間絶縁膜２１が形成されている。第１層間絶縁膜２１を貫通し、高濃度ソース／ドレイン領域に接続されたプラグＰ１が形成されている。
【００７５】
第１層間絶縁膜２１上には、必要な第１配線層Ｗ１が形成されている。第１配線層Ｗ１を覆い、第２層間絶縁膜２２が形成されている。第２層間絶縁膜を貫通し、必要なプラグＰ２が形成されている。第２層間絶縁膜２２上には、プラグＰ２に接続された第２配線層Ｗ２が形成されている。第２配線層Ｗ２は、第３層間絶縁膜２３により覆われている。
【００７６】
以上の実施例においては、アモルファスＳｉ層を成膜し、このアモルファスＳｉ層を多結晶Ｓｉ層に変換する場合を説明したが、Ｓｉの代わりにＳｉ−Ｇｅ合金を用いることもできる。この場合、始めにアモルファスＳｉ―Ｇｅ膜を成膜し、このアモルファスＳｉ―Ｇｅ膜を多結晶Ｓｉ―Ｇｅ膜に変換する。
【００７７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００７８】
付記
なお、本発明の好ましい態様は以下のものを含む。
【００７９】
項１．（ａ）下地基板の表面上にアモルファス半導体層を厚さ約５ｎｍ〜約３０ｎｍ堆積する工程と、（ｂ）前記アモルファス半導体層に熱処理を加え、所定粒径を有する第１の多結晶半導体層に変換する工程と、（ｃ）前記第１の多結晶半導体層上に下地多結晶の粒径を承継する条件で第２の多結晶半導体層を堆積する工程とを有する半導体装置の製造方法。
【００８０】
項２．前記アモルファス半導体層の厚さが約２５ｎｍ以下である項１記載の半導体装置の製造方法。
【００８１】
項３．前記下地基板がゲート絶縁膜を備えたシリコン領域を有し、前記アモルファス半導体層が前記ゲート絶縁膜上に堆積され、さらに（ｄ）前記第２および第１の多結晶半導体層をパターニングして多結晶半導体のゲート電極を形成する工程と、（ｅ）前記多結晶半導体のゲート電極およびその両側の前記シリコン領域に不純物をイオン注入する工程とを有する項１または２記載の半導体装置の製造方法。
【００８２】
項４．さらに、（ｆ）前記イオン注入した不純物を活性化する工程を有する項３記載の半導体装置の製造方法。
【００８３】
項５．前記半導体がシリコンであり、前記工程（ｂ）が７００℃以上の熱処理を含む項１〜４のいずれかに記載の半導体装置の製造方法。
【００８４】
項６．前記半導体がシリコンであり、前記工程（ｂ）が２０℃／ｓｅｃ以上の昇温速度のラピッドサーマルアニールを含む項１〜４のいずれかに記載の半導体装置の製造方法。
【００８５】
項７．前記工程（ｃ）を基板温度約６３０℃以下の温度で行なう項１〜６のいずれかに記載の半導体装置の製造方法。
【００８６】
項８．前記工程（ｃ）を基板温度約６００℃以下の温度で行なう項１〜６のいずれかに記載の半導体装置の製造方法。
【００８７】
項９．前記工程（ｃ）を堆積速度約２ｎｍ／ｍｉｎ以上で行なう項１〜８のいずれかに記載の半導体装置の製造方法。
【００８８】
項１０．前記工程（ｃ）を堆積速度約５ｎｍ／ｍｉｎ以上で行なう項１〜８のいずれかに記載の半導体装置の製造方法。
【００８９】
項１１．前記工程（ａ）、（ｂ）、（ｃ）を、同一炉内、連続した減圧雰囲気下で行なう項１〜１０のいずれかに記載の半導体装置の製造方法。
【００９０】
項１２．前記工程（ｂ）を還元性ガス、不活性ガスまたは真空の雰囲気中で行なう項１〜１０のいすれかに記載の半導体装置の製造方法。
【００９１】
項１３．前記工程（ｂ）を前記工程（ａ）、（ｃ）を継続しつつ行なう項１〜１０のいずれかに記載の半導体装置の製造方法。
【００９２】
項１４．前記工程（ｂ）中の堆積速度は約１ｎｍ／ｍｉｎ以下である項１３記載の半導体装置の製造方法。
【００９３】
項１５．前記半導体層の半導体がシリコンまたはシリコンゲルマニウム合金である項１〜４のいずれかに記載の半導体装置の製造方法。
【００９４】
項１６．前記工程（ｅ）がＢＦ₂イオン又はＢイオンとＦイオンとをイオン注入する項３記載の半導体装置の製造方法。
【００９５】
【発明の効果】
以上説明したように、本発明によれば、高性能の多結晶ゲート電極を有する半導体装置が提供される。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を説明するための基板の概略断面図である。
【図２】本発明の実施例による半導体装置の製造方法を説明するための基板の概略断面図である。
【図３】本発明の実施例による半導体層値の製造方法を説明するための基板の概略断面図である。
【図４】図１〜図３の実施例によって得られる半導体装置の構成を概略的に示す断面図である。
【図５】本発明の基礎となる実験を説明するためのグラフ、および断面図である。
【図６】本発明の基礎となるシミュレーションの結果を示すグラフである。
【符号の説明】
１基板
２ＳＴＩ分離領域
３、４タブ
５ゲート絶縁膜
６ａアモルファス半導体層
６ｂ多結晶半導体層
７多結晶半導体層
８、１０ＬＤＤ領域
９、１１ポケット領域
１２、１３高濃度ソース／ドレイン領域

Claims

（ａ）シリコン基板表面に分離領域を選択的に形成した後、分離領域で画定された複数の活性領域に選択的に、第１導電型不純物および第２導電型不純物をイオン注入し、第１導電型タブ、第２導電型タブを形成する工程と、
（ｂ）イオン注入された前記シリコン基板表面にゲート絶縁膜を形成し、下地基板を形成する工程と、
（ｃ）前記下地基板の表面上にアモルファス半導体層を厚さ５ｎｍ〜３０ｎｍ堆積する工程と、
（ｄ）前記アモルファス半導体層に熱処理を加え、２５ｎｍ以下の粒径を有する第１の多結晶半導体層に変換する工程と、
（ｅ）６３０℃以下の温度において、前記第１の多結晶半導体層上に第２の多結晶半導体層を２ｎｍ／ｍｉｎ以上の堆積速度で堆積し、前記第１、第２の多結晶半導体層をパターニングして多結晶半導体のゲート電極を形成する工程と、
（ｆ）前記多結晶半導体のゲート電極およびその両側の前記活性領域に不純物をイオン注入する工程と、
（ｇ）前記イオン注入した不純物を活性化する工程と、
を有する半導体装置の製造方法。
前記工程（ｄ）中も、前記工程（ｃ）を続ける場合において、前記アモルファス半導体層の堆積を１ｎｍ／ｍｉｎ以下の堆積速度で行ないながら、前記熱処理を行なうことを特徴とする請求項１記載の半導体装置の製造方法。