KR20080099483A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 HEIP(Hot Electron Induced Punch through)를 방지하기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 반도체 기판상에 게이트 절연막과 제 1 게이트 도전막을 순차 형성하는 단계와, 제 1 게이트 도전막과 게이트 절연막과 반도체 기판에 트렌치를 형성하는 단계와, 트렌치에 소자분리막을 형성하는 단계와, 제 1 게이트 도전막을 포함한 전면에 제 2 게이트 도전막을 형성하는 단계와, 제 2 게이트 도전막과 제 1 게이트 도전막과 상기 게이트 절연막을 패터닝하여 게이트 라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
HEIP, 게이트 절연막

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 HEIP 원인을 도시한 단면도.
도 2는 종래 기술에 따른 반도체 소자의 평면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 평면도.
도 4 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 반도체 기판
20A : 활성영역
21 : 게이트 절연막
22 : 제 1 게이트 도전막
23 : 배리어막
24A : 소자분리막
25 : 제 2 게이트 도전막
26 : 게이트 라인
본 발명은 반도체 제조 기술에 관한 것으로, 특히 HEIP(Hot Electron Induced Punch through)를 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자, 예컨대, DRAM 소자의 고집적화가 급격히 진행됨에 따라, 소자를 구현하기 위한 패턴이 더욱 미세화되고 있다. 디자인 룰(design rule)이 극심하게 축소됨에 따라, 트랜지스터의 특성 열화가 두드러지게 나타나고 있다. 소자의 고집적화에 따라 트랜지스터의 게이트의 길이(length), 즉, 게이트 라인(gate line)의 선폭은 더욱 작아지고 있으나, 트랜지스터의 신뢰성은 적어도 동일하게 유지되도록 요구되고 있다.
PMOS 트랜지스터의 경우 게이트 길이가 줄어들며, 활성영역의 가장자리 부분에서 발생하는 핫 전자(hot electron)에 의한 펀치-쓰루(punch-through), 즉, HEIP(Hot-Electron Induced Punch through)가 소자의 특성을 열화시키는 요인이 되고 있다. 특히, 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation) 공정이 채용되며, 활성영역의 가장자리를 지나는 게이트 영역에서 필드 크라우딩 효과(field crowding effect)에 의한 주된 전류 경로(major current path)가 형성되어 HEIP와 같은 신뢰성 문제가 크게 대두되고 있다.
도 1은 반도체 소자의 HEIP 원인을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(10)에 STI(Shallow Trench Isolation) 공정으 로 소자분리막(11)을 형성하여 활성영역(10A)을 정의하고, 산화(oxidation) 공정으로 활성영역(10A)의 반도체 기판(10)에 산화막을 성장시키어 게이트 산화막(12)을 형성한다.
이때, 도면의 'C' 부분에 도시된 바와 같이, 게이트 산화막(12)은 소자분리막(11)이 형성된 트랜치 탑 코너(trench top corner) 부분, 즉 활성영역(10A)의 가장자리 부분에서 다른 부분보다 두껍게 형성되게 된다. 이는 STI 소자분리 공정에 필연적으로 발생되는 모트(Moat)에 기인한 것이다.
이어, 게이트 산화막(12)상에 폴리실리콘막(13)과 텅스텐 실리사이드막(14)을 순차 형성하고, 텅스텐 실리사이드막(14)과 폴리실리콘막(13)을 패터닝하여 게이트 라인(15)을 형성한 후, 게이트 라인(15) 양측 활성영역(10A)에 소오스/드레인(도시되지 않음)을 형성한다.
이와 같은 반도체 소자의 구동시 소오스/드레인에 전압이 인가되면, 게이트 라인(15) 하부의 활성영역(10A)에서 전자/홀 쌍(EHP : Electron Hole Pair)이 생성된다. 전자/홀 쌍(EHP)에서 홀(Hole)은 전하를 운반하는 역할을 하지만, 전자(Electron)는 게이트 산화막(12) 계면에 트랩(trap)되어 누설전류를 발생시키는 원인이 된다. 특히, 게이트 산화막(12)의 두께가 두꺼운 활성영역(10A)의 가장자리 부분에서 가장 먼저 누설 전류가 발생되어 트랜지스터의 특성을 악화시킨다.
이러한 누설 전류는 채널 영역인 게이트 라인(15)과 그 하부의 활성영역(10A)의 경계면을 따라 흐르게 되어, 채널 길이를 감소시키는 원인이 된다. 즉, 게이트 라인(15)과 그 하부의 활성영역(10A)의 경계면에 형성되는 채널 영역의 길 이는 물리적으로 동일하나, 전기적으로는 짧아지게 된다.
이러한 문제를 해결하기 위하여, HEIP를 완화시킬 수 있도록 활성영역(10A)의 가장자리 부분에 있는 게이트 길이(gate length)를 증가시키는 게이트 탭(tap)을 적용하고 있다.
도 2는 게이트 탭이 적용된 종래 기술에 따른 반도체 소자의 평면도이다.
도 2에 도시된 바와 같이, 활성영역(10A)의 가장자리 부분에 위치하는 게이트 라인(15)에 게이트 탭(100)을 달아, 이 부분의 게이트 라인(15)의 길이를 늘린다. 이로써, HEIP가 주로 발생되는 부분인 활성영역(10A)의 가장자리에 형성되는 채널의 길이(L2)가 중앙부에 형성되는 채널의 길이(L1)보다 길어지게 되어, HEIP가 완화된다.
그러나, 소자의 집적도가 증가될수록 채널의 길이가 감소되기 때문에, 채널 길이의 감소분을 보상하기 위해서는 게이트 탭(100)의 길이도 늘려야 하는데, 이럴 경우 게이트 탭(100)을 달아야하는 트랜지스터가 밀집한 영역에서는 게이트 라인(15)간의 일정거리를 유지하기 위해 활성영역(10A)을 늘려야 하므로, 회로 면적이 커지게 된다.
따라서, 반도체 소자의 집적도를 향상시키기 어려우며, 집적도가 증가될 경우 트랜지스터의 특성을 확보하기 어려운 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, HEIP(Hot Electron Induced Punch through)를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 기판상에 게이트 절연막과 제 1 게이트 도전막을 순차 형성하는 단계와, 상기 제 1 게이트 도전막과 상기 게이트 절연막 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 소자분리막을 형성하는 단계와, 상기 제 1 게이트 도전막을 포함한 전면에 제 2 게이트 도전막을 형성하는 단계와, 상기 제 2 게이트 도전막과 상기 제 1 게이트 도전막과 상기 게이트 절연막을 패터닝하여 게이트 라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 평면도이고, 도 4 내지 도 7의 (a)는 도 3의 A-A 절취선에 따른 단면도이고, (b)는 B-B 절취선에 따른 단면도이다.
먼저, 도 4a, 도 4b에 도시된 바와 같이, 소자분리공정을 수행하지 않은 상태에서 반도체 기판(20)에 게이트 절연막(21)과 제 1 게이트 도전막(22)을 순차 형성한다.
게이트 절연막(21)은 산화 공정으로 반도체 기판(20)에 산화막을 성장시키어 형성하는 것으로, 소자분리막이 형성되지 않은 반도체 기판(20)을 성장시켜 형성된 것이므로 균일(uniformity)한 두께를 갖는다.
한편, 제 1 게이트 도전막(22)은 폴리실리콘막으로 형성할 수 있다.
그 다음, 제 1 게이트 도전막(22)상에 배리어막(23)을 형성한다. 배리어막(23)은 이후 소자분리막 형성을 위한 평탄화 공정시 배리어(barrier)로 사용하기 위한 것으로, 질화막으로 형성할 수 있다.
이어, 도 5a, 도 5b에 도시된 바와 같이, 사진 식각 공정으로 배리어막(23)과 제 1 게이트 도전막(22)과 게이트 절연막(21)과 반도체 기판(20)에 트렌치를 형성하고, 트렌치를 포함한 전면에 절연막(24)을 형성한다.
절연막(24)은 트렌치가 매립될 수 있도록 절연막(24)의 최저부가 제 1 게이트 도전막(22)의 표면보다 위에 위치되도록 충분한 두께로 형성한다. 절연막(24)은 HDP(High Density Plasma) 산화막을 이용하여 형성할 수 있다.
이어, 도 6의 (a), (b)에 도시된 바와 같이 배리어막(23)을 타겟으로 평탄화 공정을 실시하여 절연막(24)을 트렌치 내부에만 남김으로써 소자분리막(24A)을 형성하여 활성영역(20A)을 정의한다.
평탄화 공정으로는 화학적기계적연마(Chemical Mechanical Polishing : CMP) 공정 또는 에치백(etchback) 공정을 사용할 수 있다. 평탄화 공정은 배리어막(23)에서 멈춰지게 되며 배리어막(23)은 일부 두께 잔류된다.
그 다음, 잔류하는 배리어막(23)을 제거(strip)한다. 그 결과, 도면으로는 나타내지 않았지만 소자분리막(24A)과 제 1 게이트 도전막(22)은 단차 갖게 된다. 즉, 소자분리막(24A)이 제 1 게이트 도전막(22)보다 잔류 배리어막(23)의 두께만큼 돌출되게 된다.
이어, 제 1 게이트 도전막(22)을 포함한 전면에 제 2 게이트 도전막(25)을 형성한다. 제 2 게이트 도전막(25)은 텅스텐 실리사이드막(WSix)으로 형성할 수 있다.
그리고, 도시하지 않았지만 제 2 게이트 도전막(25)상에 하드마스크막을 더 형성할 수도 있다. 하드마스크막은 질화막으로 형성함이 바람직하다.
이어, 도 7a, 도 7b에 도시된 바와 같이, 사진 식각 공정으로 하드마스크막(도시하지 않음)과 제 2 게이트 도전막(25)과 제 1 게이트 도전막(22)과 게이트 절연막(21)을 패터닝하여 게이트 라인(26)을 형성한다.
이때, 게이트 절연막(21)의 두께가 전체적으로 균일하므로, 게이트 라인(26)에 HEIP를 방지하기 위한 게이트 탭을 구성하지 않아도 무방하다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과가 있다.
첫째, 소자분리막을 형성하기 전에 게이트 절연막을 형성하여 게이트 절연막을 균일한 두께로 형성할 수 있으므로, HEIP를 방지할 수 있다.
둘째, 게이트 라인에 게이트 탭을 구성하지 않아도 되므로 게이트 탭으로 인한 집적화의 어려움을 극복하고 반도체 소자의 집적도를 향상시킬 수 있다.
셋째, 소자분리막의 상부를 반도체 기판위로 돌출되게 형성하여 게이트 라인과 소자분리막간 단차를 줄이고 표면 평탄도를 개선할 수 있으므로 후속 공정의 안정성을 확보할 수 있다.

Claims (11)

  1. 반도체 기판상에 게이트 절연막과 제 1 게이트 도전막을 순차 형성하는 단계;
    상기 제 1 게이트 도전막과 상기 게이트 절연막 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 소자분리막을 형성하는 단계;
    상기 제 1 게이트 도전막을 포함한 전면에 제 2 게이트 도전막을 형성하는 단계; 및
    상기 제 2 게이트 도전막과 상기 제 1 게이트 도전막과 상기 게이트 절연막을 패터닝하여 게이트 라인을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 제 1 게이트 도전막을 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 2 게이트 도전막을 텅스텐 실리사이드막으로 형성하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 소자분리막은 상기 트렌치를 포함한 전면에 절연막을 형성하고, 평탄화 공정으로 상기 트렌치 이외의 부분에 형성된 상기 절연막을 제거함으로써 형성하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 절연막을 HDP 산화막으로 형성하는 반도체 소자의 제조방법.
  6. 제 4항에 있어서,
    상기 평탄화 공정으로 화학적기계적연마 공정 또는 에치백 공정을 이용하는 반도체 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 제 1 게이트 도전막상에 배리어막을 더 형성하는 반도체 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 배리어막을 질화막으로 형성하는 반도체 소자의 제조방법.
  9. 제 7항에 있어서,
    상기 배리어막을 상기 소자분리막을 형성한 후에 제거하는 반도체 소자의 제조방법.
  10. 제 1항에 있어서,
    상기 제 2 게이트 도전막상에 하드마스크막을 더 형성하는 반도체 소자의 제조방법.
  11. 제 10항에 있어서,
    상기 하드마스크막을 질화막으로 형성하는 반도체 소자의 제조방법.
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