IT9048185A1 - "dispositivo di memoria a semiconduttori". - Google Patents

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IT9048185A1 IT048185A IT4818590A IT9048185A1 IT 9048185 A1 IT9048185 A1 IT 9048185A1 IT 048185 A IT048185 A IT 048185A IT 4818590 A IT4818590 A IT 4818590A IT 9048185 A1 IT9048185 A1 IT 9048185A1
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Young-Rae Kim
Dong-Sun Min
Dong-Il Shu
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Description

DESCRIZIONE DELL'INVENZIONE INDUSTRIALE dal titolo: "DISPOSITIVO DI MEMORIA A SEMICONDUTTORI"
DESCRIZIONE
La presente invenzione .si riferisce a dispositivi di memoria a semiconduttori, e, particolarmente, sebbene non esclusivamente a un metodo di geometria per un dispositivo di memoria a semiconduttori .
Tenendo conto del fatto che la progettazione di dispositivi di memoria a semiconduttori tende sempre verso più e più elevate densità di impaccamento di celle di memoria e di schiere di memoria in piccole superfici di chip, il funzionamento delle celle di memoria e di altri elementi del dispositivo di memoria a semiconduttori sono in modo crescente influenzate da problemi che sono causati dalla topografia di tali dispositivi di memoria ad alta densità.
In particolare, in una schiera di memoria avente una molteplicità di celle di memoria, una molteplicità di linee di bit ed una molteplicità di linee di parola, la introduzione di una spaziatura più ristretta tra le linee introduce accoppiamenti capacitivi tra le linee quando viene trasmesso un segnale attraverso una linea. Lo accoppiamento capacitivo tra le linee può essere dell'ordine di due volte la componente capacitiva inerente di una linea di per sè.
In genere, un aumento nella capacità di memoria di un dispositivo di memoria a semiconduttore richiede un aumento della lunghezza delle linee di parola e un restringimento della distanza tra le linee di parola. Tuttavia, dato che il tempo richiesto per accedere ad una cella di memoria dipende dalla lunghezza di una linea di parola collegata, sono indesiderabili lunghe linee di parola. Conseguentemente, in memorie convenzionali, per compensare i ritardi di tempo di accesso provocati da lunghe linee di parola, talvolta viene formato uno strato metallico sul corpo di silicio policristallino delle linee di parola, in modo che venga reso possibile il funzionamento ad alta velocità mediante conduzione di tipo metallico. Tuttavia, il rivestire le linee di parola con metallo fa si che l'accoppiamento capacitivo tra le linee sia maggiore di quello che si presenta per le linee non rivestite, a motivo del passo più ristretto tra le linee provocato dalla sporgenza del metallo sulle linee di parola.
Conseguentemente, rumore trasmesso attraverso l'accoppiamento capacitivo tra i rivestimenti di metallo delle linee viene ad essere raggiunto al rumore trasmesso attraverso l'accoppiamento capacitivo tra le linee. Dato,che tale rumore dovuto all'accoppiamento capacitivo tra le linee di parola viene caricato o scaricato in seguito alla selezione di una linea di parola, la diafonia tra linee di parola adiacenti causa errori di istradamento di un segnale di memoria che è possibile durante in funzionamento della memoria ad alta velocità.
Schiere di memoria ad alto impattamento aventi celle a transistori sigillate di piccole dimensioni del tipo semiconduttore-metallo-ossido (MOST) e relativi circuiti di memoria funzionano impiegando elevati livelli di pilotaggio in tensione sulle linee di parola, e nella progettazione di tali schiere di memoria, il rumore associato con queste elevate tensioni di pilotaggio non può essere trascurato. Conseguentemente, al fine di ridurre il rumore, sono state adottate tensioni di pilotaggio inferiori a 5 volt nelle memorie di tipo noto. Tuttavia, dato che i transistori devono essere fatti funzionare da una tensione che è superiore alla loro tensione di soglia, il grado per cui tale tensione di pilotaggio di linea di parola può essere ridotto risulta limitato.
Un altro problema causato da elevate densità di impaccamento delle celle in una schiera o dispositivo di memoria, consiste nel fatto che il procedimento di fabbricazione per i transistori e la geometria della schiera di memoria è difficile poiché i decodificatori di indirizzo di riga, che selezionano una specifica linea di bit tra una molteplicità di linee di bit, sono confinati in una superficie ristretta. In particolare, in un dispositivo di memoria a semiconduttori aventi una molteplicità di decodificatori di indirizzo di riga, quando la schiera di memoria diviene più complessa, aumenta il numero di linee di intercollegamento e di linee di segnale.
I decodificatori di indirizzo di riga sono collegati alle unità pilota di linea di parola che applicano la tensione di pilotaggio alle linee di parola in risposta a segnali di indirizzo da decodificatori di indirizzo di riga. Nella progettazione di dispositivi di memoria ad alta densità, con il decrescere della distanza tra linee di parola (quando aumenta il passo delle linee di parola), al fine di mantenere il collegamento di un circuito di pilotaggio di linea di parola per ciascuna linea di parola, diviene più difficile disporre le unità di pilotaggio di linea di parola nella superficie disponibile ridotta adiacente alla schiera di memoria.
Una schiera di memoria convenzionale che ha numerosi dei problemi sopra descritti è illustrata nella figura 1 dei disegni allegati. Facendo riferimento alla figura 1, la schiera di memoria comprende una molteplicità di linee di bit BL1-BLj, una molteplicità di linee di parola WL1-WLk disposte attraverso le linee di bit, una molteplicità di celle di memoria disposte a schiera ed una molteplicità di amplificatori di percezione SA. Le unità di pilotaggio 1 di linea di parola, che sono accoppiate alle linee di parola, sono disposte su un lato della schiera di memoria. Le celle di memoria sono disposte sulle intersezioni delle linee di parola e delle linee di bit.
In una operazione di lettura della schiera di memoria sopra descritta, l'informazione che è memorizzata in una cella di memoria che è selezionata da una linea di parola viene caricata su una corrispondente linea di bit selezionata, ed un corrispondente amplificatore di percezione collegato alla linea di bit selezionata legge l'informazione. Le capacità di accoppiamento tra linee di parola adiacenti nelle schiere di memoria convenzionali di figura 1 sono, illustrate nella figura 2 dei disegni allegati.
Facendo riferimento alla figura 2, le capacità associate con le linee di parola comprendono capacità di accoppiamento C12, C23/ C34, C45 tra le rispettive linee di parola WL-^-WL^, e capacità di substrato C1, C3, C4 , rispettivamente associate con ciascuna delle linee di parola WL1 -WL4. A seguito della selezione di una particolare linea di parola, si può trovare una tensione Vcp di rumore di accoppiamento su linea di parola sulla linea di parola adiacente non selezionata, data approssimativamente dalla espressione:
dove VWL è la tensione di pilotaggio della linea di parola selezionata, Cs è la capacità di substrato di una linea, e Cc è la capacità di accoppiamento tra due linee.
La capacità di substrato Cs di una linea di parola dipende dalla formazione metallica di quella linea di parola e dalle particolare caratteristiche del substrato della schiera di memoria. La capacità di substrato Cs può essere considerata costante per una qualsiasi particolare linea di parola. Variazioni nella tensione VWL di pilotaggio di linea di parola alterano la tensione di rumore di accoppiamento sulla linea di parola, ma dato che la tensione di pilotaggio di linea di parola è almeno uguale alla tensione di soglia del transistore della cella di memoria, possono essere trascurate variazioni nel termine VWL Si comprenderà facilmente da parte di una persona esperta nel ramo che il fattore più importante che ha effetto sulla tensione di rumore di accoppiamento di linea di parola è la capacità di accoppiamento Cc.
Di conseguenza, forme di realizzazione preferite dalla presente invenzione sono dirette a fornire riduzioni nel rumore provocate dall'accoppiamento tra linee di parola in un dispositivo di memoria a semiconduttori e sono inoltre rivolte a fornire disposizioni perfezionate di geometria per facilitare la miniaturizzazione di un dispositivo di memoria di questo genere.
Secondo un primo aspetto della presente invenzione, si fornisce un dispositivo di memoria a semiconduttori avente una molteplicità di unità di pilotaggio di linea di segnale ed almeno una schiera di memoria;
detta schiera di memoria avendo una molteplicità di celle di memoria avendo un gruppo di linee di segnale in cui dette linee di segnale sono formate con almeno una regioni di intreccio tra primi e secondi tratti delle linee di segnale in modo che una prima ed una seconda linea di segnale del gruppo giaccia in adiacenza l'una all'altra su detta prima tratta e non giaccia adiacente l'una all'altra su detta seconda tratta;
dette unità di pilotaggio di linea di segnale essendo suddivise in un primo ed un secondo insieme in modo che detto primo insieme sia disposto su un primo lato di detta schiera di memoria e detto secondo insieme sia collocato su un altro lato di detta schiera di memoria.
Una terza linea di segnale del gruppo può essere interposta tra la prima e seconda delle linee di segnale su detto secondo tratto.
Preferibilmente, dette linee di segnale si estendono generalmente parallelamente 1 'una all'altra sopra detto primo e/o secondo tratto.
Preferibilmente detto gruppo è costituito da almeno quattro linee di segnale.
Preferibilmente, su detto secondo tratto, ciascuna coppia di linee di segnale adiacenti è una diversa coppia rispetto a ciascuna coppia di linee di segnale adiacenti su detto primo tratto.
Preferibilmente, detta regione di intreccio è in una zona di "strapping" del dispositivo.
Dette linee di segnale possono essere linee di parola.
Nel dispositivo di memoria a semiconduttori, detto primo tratto può trovarsi in una prima parte di detta schiera di celle di memoria, e detto secondo tratto può essere in una seconda parte di detta schiera di celle di memoria.
Detto gruppo di linee di segnale può essere costituito con una molteplicità di dette regioni di intreccio, ciascuna tra successivi tratti aggiuntivi del gruppo.
Preferibilmente detto dispositivo di memoria a semiconduttori è munito di una molteplicità di detti gruppi di linee di segnale.
Preferibilmente ciascuna unità di pilotaggio di linea di segnale è collegata a detto gruppo di linea di segnale.
Preferibilmente, detto primo insieme di unità pilota di linea di segnale è disposto su un lato opposto di detta schiera di memoria rispetto a detto secondo insieme di unità di pilotaggio di segnale di linea, detto primo .insieme di unità pilota di segnale di linea sono collegate a quelle alternate di detti gruppi di linee di segnale, e detto secondo insieme di unità di pilotaggio di linea di segnale sono collegate ad alternati tra detti gruppi di linea di segnale.
Preferibilmente dette unità di pilotaggio di linea di segnale sono in numero di 2<n>, ed un numero 2 di dette linee di segnale corrisponde a ciascuna unità di pilotaggio di linea di segnale, in cui n e k sono ciascuno numeri interi, n è maggiore di 0, e n è maggiore di k.
Preferibilmente detto primo insieme è costituito da un certo numero di unità di pilotaggio di linea di segnale che è eguale al numero di unità di pilotaggio di linea di segnale in detto secondo gruppo.
Detto dispositivo di memoria a semiconduttori può inoltre comprendere almeno un decodificatore di riga disposto per attivare una o più di dette unità di pilotaggio di linea di segnale.
Il numero di detti decodificatori di riga può essere eguale al numero di dette unità di pilotaggio di linea di segnale.
Detto o detti decodificatore o decodificatori possono essere disposti su uno o più lati della schiera di memoria.
Il dispositivo di memoria a semiconduttori può inoltre comprendere una molteplicità di detti decodificatori di riga che sono divisi in un primo gruppo disposto su un lato di detta schiera di memoria, ed in un secondo gruppo disposto su un altro lato di detto dispositivo di memoria.
Per una migliore comprensione dell'invenzione e per mostrare come la medesima possa essere realizzata in pratica, si farà ora riferimento, a titolo di esempio, ai disegni schematici allegati, in cui:
la figura 3 è un diagramma di geometria di un dispositivo di memoria a semiconduttori secondo una forma di realizzazione preferita della presente invenzione;
la figura 4 mostra uno schema circuitale illustrativo degli elementi capacitivi delle linee di parola secondo la forma di realizzazione preferita della figura 3.
Facendo riferimento alla figura 3, un dispositivo di memoria a semiconduttori comprende una molteplicità di linee di bit BL1-BLj , ciascuna coppia di linee di bit essendo collegata ad un rispettivo amplificatore SA di percezione, una molteplicità di linee di parola WL1-WLk disposte attraverso le linee di bit, una molteplicità di celle di memoria disposte a schiera, ed una molteplicità di unità 10 di pilotaggio di linea di parola. Le linee di parola sono suddivise in svariati gruppi, ciascuno contenente quattro linee di parola WL1 fino a WL4, WL5 fino a WL8 e così via.
Le unità 10 di pilotaggio di linea di parola sono collegate a ciascun gruppo di linee di parola. Le linee di parola di ciascun gruppo sono intrecciate su una posizione approssimativamente a mezza via lungo le linee di parola, in una zona indicata come "zona di strapping".
Conseguentemente, la regione di intreccio di ciascun gruppo di dette linee è disposta tra un primo tratto del gruppo (corrispondente alla regione dove le linee di parola del gruppo si intersecano con le linee di parola BL1 fino a BL4 così come mostrato) ed un secondo tratto del gruppo (corrispondente alla zona dove le linee di parola del gruppo di intersecano così come mostrato con le linee di bit BLg fino a BLj .
Ad esempio, nel primo tratto, la seconda linea WL2 di parola è collocata tra la prima linea di parola WL1 e la terza linea di parola WL3. Le linee di parola sono intrecciate nella regione di intreccio tra il primo e il secondo tratto delle linee di parola. Nel secondo tratto, dove le linee di parola si intersecano con le linee di bit BLg fino a BLj, la seconda linea di parola è collocata tra la quarta linea di parola WL4 e la settima linea di parola WL7. Similmente, anche nel secondo tratto, la prima linea di parola WL1 è collocata tra la terza linea di parola WL3 e la quarta linea di parola WL4 e la quarta linea di parola WL4 è collocata tra la prima linea di parola WL1^ e la seconda linea di parola WL2.
Le unità 10 di pilotaggio di linea di parola sono disposte alternativamente sul lato superiore ed inferiore della schiena di memoria. Metà del numero complessivo di unità di pilotaggio di linea di parola sono disposte per essere su un lato della schiera di memoria, e la rimanente metà del numero complessivo di unità di pilotaggio di linea di parola sono disposte per essere su un altro lato della schiera di memoria. Se in numero delle linee di parola nella schiera di memoria è 2<n>, il numero delle linee di parola impiegate da ciascuna unità 10 di pilotaggio di linea di parola può essere 2<m >(dove n > m > o, e n, m sono ciascuno numeri interi ).
Dato che il passo tra due linee di parola della prima regione BL1 fino a BL4 viene dimezzato nella seconda regione BLg fino a BLj, le capacità di accoppiamento tra le due linee di parola nella seconda regione vengono ad essere diminuite.
Le linee di parola sono disposte sostanzialmente parallele, ad eccezione della regione di intreccio, conseguentemente, il principio generale che la capacità tra armature parallele è inversamente proporzionale alla distanza tra i piani di queste armature può essere applicata in questo caso alle linee di parola. L'intreccio sopra le linee di parola nella regione di intreccio può essere disposto per essere situato nella stessa superficie impiegata per la giunzione delle linee di parola, (cioè, la zona di "strapping ") in modo che non è necessaria una superficie separata aggiuntiva per accogliere l'intreccio delle linee di parola.
Le capacità approssimative di accoppiamento diminuite e la tensione di rumore di accoppiamento di linea di parola delle linee di parola intrecciate può essere illustrata dall'equazione 2 come segue:
dove Cc' è la capacità di accoppiamento nella seconda zona tra due linee di parola che sono adiacenti nella prima zona ma che sono distanziate di una terza linea di parola nella seconda zona. Altri parametri sono così come definiti precedentemente .
Le specifiche diminuzioni delle capacità di accoppiamento per il caso in cui le linee di parola sono intrecciate come nella forma di realizzazione sopra descritta, in confronto al caso in cui le linee di parola sono parallele come nei dispositivi di memoria di tipo noto, può essere illustrato facendo un confronto tra le figure 2 e 4.
Nella figura 4, i valori delle capacità di accoppiamento C' C'23, C'34, C'45 fra tratti adiacenti di linea di parola può essere circa la metà dei valori delle capacità di accoppiamento C12, C23, C34, C45 di tratti adiacenti di linee di parola confrontabili così come mostrato in figura 2.
Come illustrato nella equazione (2), dato che la capacità di accoppiamento Cc' di figura 4 viene diminuita per circa la metà in confronto alla capacità di accoppiamento Cc della figura 2, la tensione VCP di rumore di accoppiamento su linea di parola nella forma di realizzazione preferita della presente invenzione così come mostrato in figura 4, può anche essa essere diminuirà dì circa la metà, in confronto ai dispositivi di memoria di tipo noto così come mostrati in figura 2.
Nella forma di realizzazione preferita della presente invenzione, le unità di pilotaggio 10 di linea di parola sono disposte per servire un gruppo di 4 linee di parola, ciascuna linea di parola è intrecciata con almeno un'altra linea di parola del medesimo gruppo. Tuttavia, secondo risultati sperimentali, se un gruppo di più di quattro linee di parola sono intrecciate tra loro, il rumore di accoppiamento di linee di parola può essere ulteriormente diminuito. Si intende che l'invenzione comprende il caso in cui un gruppo contenente un numero di linee di parola per quanto possa essere necessario, può essere intrecciato entro un gruppo.
Inoltre, i metodi di cui sopra di disposizione mediante intreccio di linee può essere applicato ad esempio a bus aventi più di quattro ingressi/uscite o linee di segnale. I metodi di intreccio come descritti precedentemente, possono anche essere applicati a linee di ingresso/uscita, i bus di dati di decodificatori di indirizzo di colonna e/o decodificatori di indirizzo di indirizzo di riga, o qualsiasi altro insieme di linee di segnali o dati, e non sono limitati a linee di parola.
In questa forma di realizzazione preferita, è stato descritto un metodo per disporre le unità di pilotaggio di linea di parola. Il metodo di disposizione può anche essere applicato ad altri componenti della memoria. Ad esempio, decodificatori di indirizzo di riga possono essere disposti sopra, o in adiacenza, a rispettive unità di pilotaggio di linea di parola e sono disposte come sopra detto.
Come descritto precedentemente, forme di realizzazione preferite della presente invenzione possono avere la caratteristica che nella geometria di una schiera di celle di memoria, il passo delle linee di parola può essere ,aumentato e la superficie del chip di memoria può essere utilizzata più efficacemente dividendo in modo eguale e disponendo unità di pilotaggio di linee di parola su ambedue i lati di alcune linee di parola.
Forme di realizzazione preferite della presente invenzione possono anche avere la caratteristica che il rumore di accoppiamento su linee di parola viene minimizzato grazie all'intreccio di linee di parola in una zona di "strapping" .
Anche se l'invenzione è stata particolarmente descritta ed illustrata facendo riferimento ad una forma di realizzazione preferita, si comprenderà da parte di coloro che sono esperti nel ramo che si possono effettuare modifiche nei dettagli senza allontanarsi dallo spirito e dall'ambito dell'invenzione .
L'attenzione del lettore è rivolta a tutte le carte e documenti che sono depositati concorrentemente a o precedentemente a questa descrizione e che sono aperti alla pubblica ispezione con questa descrizione, ed il contenuto di tutte tali carte e documenti sono qui incorporati a titolo di riferimento.
Tutte le caratteristiche illustrate in questa invenzione (compresi disegni allegati, riassunto e rivendicazioni), e/o tutti i passi di qualsiasi metodo o procedimento così illustrato, possono essere combinati in qualsiasi combinazione, ad eccezione di combinazioni dove almeno alcune di tali caratteristiche e/o passi sono mutuamente esclusivi .
Ciascuna caratteristica illustrata in questa descrizione (compresi rivendicazioni allegate, riassunto e disegni), può essere sostituita da caratteristiche alternative che servono al medesimo equivalente o simile scopo, a meno che non sia espressamente affermato il contrario. Conseguentemente, a meno che non venga altrimenti affermato il contrario, ciascuna caratteristica descritta è un esempio soltanto di una serie generica di equivalenti o simili caratteristiche.
L'invenzione non è limitata ai particolari delle precedenti forma o forme di realizzazione. L'invenzione si estende a qualsiasi caratteristica originale o combinazione originale di caratteristiche illustrate in questa descrizione (comprese qualsiasi rivendicazione allegata, riassunto e disegni), o a qualsiasi combinazione originaria o caratteristica originaria dei passi di qualsiasi metodo o procedimento cosi descritto.

Claims (19)

  1. RIVENDICAZIONI 1. Dispositivo di memoria a semiconduttore avente una molteplicità di unità di pilotaggio di linee di segnale e almeno una schiera di memoria; detta schiera di memoria avendo una molteplicità di celle di memoria ed un gruppo di linee di segnale in cui dette linee di segnale sono formate con almeno una regione di intreccio tra primi e secondi tratti delle linee di segnale in modo che una prima ed una seconda linea di segnale del gruppo giaccia adiacente l'una all'altra su detto primo tratto e non giaccia adiacente l'una all'altra su detto secondo tratto; dette unità di pilotaggio di linee di segnale essendo divise in un primo ed un secondo insieme in un modo tale per cui detto primo insieme sia disposto su un lato di detta schiera di memoria e detto secondo insieme sia disposto su un altro lato di detta schiera di memoria.
  2. 2. Dispositivo di memoria a semiconduttori secondo la rivendicazione 1, in cui viene interposta una terza linea di segnale del gruppo tra detta prima e detta seconda linea di segnale su detto secondo tratto.
  3. 3. Dispositivo di memoria a semiconduttori secondo la rivendicazione 1 o 2, in cui dette linee di segnale si estendono generalmente parallele l'una all'altra su detto primo e /o secondo tratto.
  4. 4. Dispositivo di memoria a semiconduttori secondo la rivendicazione 1, 2 o 3, in cui detto gruppo è costituito da almeno quattro linee di segnale .
  5. 5. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, in cui su detto secondo tratto, ciascuna coppia di linee di segnali adiacenti è una coppia diversa da ciascuna coppia di linee di segnale adiacenti su detto primo tratto.
  6. 6. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni in cui detta regione di intreccio è in una zona di "strapping" del dispositivo.
  7. 7. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni in cui dette linee di segnale sono linee di parola.
  8. 8. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, in cui detto primo tratto si trova in una prima parte di detta schiera di celle di memoria, e detto secondo tratto si trova in una seconda parte di detta schiera di celle di memoria.
  9. 9 . Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, in cui detto gruppo di linee di segnale è costituito da una molteplicità di dette regioni di intreccio ciascuna tra successivi tratti aggiuntivi del gruppo.
  10. 10. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, munito di una molteplicità di detti gruppi di linee di segnale.
  11. 11. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, in cui ciascuna unità di pilotaggio di linea di segnale è collegata ad un detto gruppo di linea di segnale.
  12. 12. Schiera di memoria a semiconduttori secondo la rivendicazioni 10 o 11, in cui detto primo insieme di unità di pilotaggio di linea di segnale è disposto su un lato opposto di detta schiera di memoria rispetto a detto secondo insieme di unità di pilotaggio di linea di segnale, detto primo insieme di unità di pilotaggio di linea di segnale sono collegati ad alternati tra detti gruppi di linea di segnale, e detto secondo insieme di unità di pilotaggio di linea di segnale è collegato ad alternati tra detti gruppi di linee di segnale.
  13. 13. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, in cui dette unità di pilotaggio di linee di segnale sono in numero di 2<n >ed un numero 2 di dette linee di segnale corrisponde a ciascuna unità di pilotaggio di linea di segnale, in cui n e k sono ciascuno numeri interi, n è maggiore di 0, e n è maggiore di k.
  14. 14. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, in cui detto primo insieme comprende un certo numero di unità di pilotaggio di linea di segnale che è eguale al numero di unità di pilotaggio di linea di segnale in detto secondo insieme.
  15. 15. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, inoltre comprendente almeno un decodificatore di riga disposto per attivare una o più di dette unità di pilotaggio di linea di segnale.
  16. 16. Dispositivo di memoria a semiconduttori secondo la rivendicazione 15, in cui il numero di detti decodificatori di riga è uguale al numero di dette unità di pilotaggio di linee di segnale.
  17. 17. Dispositivo di memoria a semiconduttori secondo la rivendicazione 15 o 16, in cui detto decodificatore o decodificatori di riga è o sono disposti in uno o più lati della schiera di memoria .
  18. 18. Dispositivo di memoria a semiconduttori secondo la rivendicazione 15, 16 o 17, comprendente inoltre una molteplicità di detti decodificatori di riga che sono divisi in un primo gruppo disposto su un lato di detta schiera di memoria, ed in un secondo gruppo disposto su un altro lato di detta schiera di memoria.
  19. 19. Dispositivo di memoria a semiconduttori sostanzialmente come precedentemente descritto, facendo riferimento alle figure 3 e 4 dei disegni accompagnati .
IT48185A 1989-12-29 1990-07-31 "dispositivo di memoria a semiconduttori". IT1241520B (it)

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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713864B2 (ja) * 1989-09-27 1995-02-15 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
GB2246001B (en) * 1990-04-11 1994-06-15 Digital Equipment Corp Array architecture for high speed cache memory
JPH04271086A (ja) * 1991-02-27 1992-09-28 Nec Corp 半導体集積回路
KR940008722B1 (ko) * 1991-12-04 1994-09-26 삼성전자 주식회사 반도체 메모리 장치의 워드라인 드라이버 배열방법
DE69526006T2 (de) * 1994-08-15 2003-01-02 International Business Machines Corp., Armonk Anordnung mit einem einzigen Verdrillungsgebiet und Verfahren für gepaarte linienförmige Leiter in integrierten Schaltungen
KR0172376B1 (ko) * 1995-12-06 1999-03-30 김광호 서브워드라인 드라이버 구조를 가지는 반도체 메모리장치
US5793383A (en) * 1996-05-31 1998-08-11 Townsend And Townsend And Crew Llp Shared bootstrap circuit
US6034879A (en) * 1998-02-19 2000-03-07 University Of Pittsburgh Twisted line techniques for multi-gigabit dynamic random access memories
JP2000340766A (ja) * 1999-05-31 2000-12-08 Fujitsu Ltd 半導体記憶装置
US7259464B1 (en) 2000-05-09 2007-08-21 Micron Technology, Inc. Vertical twist scheme for high-density DRAMs
CA2342496A1 (en) 2001-03-30 2002-09-30 Atmos Corporation Twisted wordline straps
US6567329B2 (en) * 2001-08-28 2003-05-20 Intel Corporation Multiple word-line accessing and accessor
KR100541818B1 (ko) * 2003-12-18 2006-01-10 삼성전자주식회사 반도체 메모리 장치의 라인 배치구조
JP4564299B2 (ja) * 2004-07-28 2010-10-20 株式会社東芝 半導体集積回路装置
KR100825525B1 (ko) * 2004-07-28 2008-04-25 가부시끼가이샤 도시바 반도체 집적 회로 장치
US7110319B2 (en) * 2004-08-27 2006-09-19 Micron Technology, Inc. Memory devices having reduced coupling noise between wordlines
JP4058045B2 (ja) * 2005-01-05 2008-03-05 株式会社東芝 半導体記憶装置
US20090154215A1 (en) * 2007-12-14 2009-06-18 Spansion Llc Reducing noise and disturbance between memory storage elements using angled wordlines
JP5612803B2 (ja) * 2007-12-25 2014-10-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US7830221B2 (en) * 2008-01-25 2010-11-09 Micron Technology, Inc. Coupling cancellation scheme
WO2017200883A1 (en) 2016-05-17 2017-11-23 Silicon Storage Technology, Inc. Deep learning neural network classifier using non-volatile memory array
CN106097960B (zh) * 2016-06-16 2018-09-14 武汉华星光电技术有限公司 一种双边驱动装置及平板显示器
CN107622779B (zh) * 2017-10-30 2024-03-26 长鑫存储技术有限公司 一种存储阵列块及半导体存储器
US11087207B2 (en) 2018-03-14 2021-08-10 Silicon Storage Technology, Inc. Decoders for analog neural memory in deep learning artificial neural network
US10748630B2 (en) 2017-11-29 2020-08-18 Silicon Storage Technology, Inc. High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks
US10699779B2 (en) 2017-11-29 2020-06-30 Silicon Storage Technology, Inc. Neural network classifier using array of two-gate non-volatile memory cells
US10803943B2 (en) 2017-11-29 2020-10-13 Silicon Storage Technology, Inc. Neural network classifier using array of four-gate non-volatile memory cells
US10438636B2 (en) * 2017-12-07 2019-10-08 Advanced Micro Devices, Inc. Capacitive structure for memory write assist
US11409352B2 (en) 2019-01-18 2022-08-09 Silicon Storage Technology, Inc. Power management for an analog neural memory in a deep learning artificial neural network
US11893478B2 (en) 2019-01-18 2024-02-06 Silicon Storage Technology, Inc. Programmable output blocks for analog neural memory in a deep learning artificial neural network
US11023559B2 (en) 2019-01-25 2021-06-01 Microsemi Soc Corp. Apparatus and method for combining analog neural net with FPGA routing in a monolithic integrated circuit
US11270771B2 (en) 2019-01-29 2022-03-08 Silicon Storage Technology, Inc. Neural network classifier using array of stacked gate non-volatile memory cells
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
JPS6059677B2 (ja) * 1981-08-19 1985-12-26 富士通株式会社 半導体記憶装置
JPS59124092A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd メモリ装置
US4729119A (en) * 1984-05-21 1988-03-01 General Computer Corporation Apparatus and methods for processing data through a random access memory system
US4733374A (en) * 1985-03-30 1988-03-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device
CA1305255C (en) * 1986-08-25 1992-07-14 Joseph Lebowitz Marching interconnecting lines in semiconductor integrated circuits
JPS63153792A (ja) * 1986-12-17 1988-06-27 Sharp Corp 半導体メモリ装置
JPS63255898A (ja) * 1987-04-14 1988-10-24 Mitsubishi Electric Corp 半導体記憶装置
JPH06105550B2 (ja) * 1987-07-08 1994-12-21 三菱電機株式会社 半導体記憶装置
JP2547615B2 (ja) * 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置
JPH0713858B2 (ja) * 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置
JPH0713864B2 (ja) * 1989-09-27 1995-02-15 東芝マイクロエレクトロニクス株式会社 半導体記憶装置

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Publication number Publication date
CN1052966A (zh) 1991-07-10
IT9048185A0 (it) 1990-07-31
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