IT9048189A1 - Metodo per ridurre il rumore di accoppiamento su linee di parola in un dispositivo di memoria a semiconduttori - Google Patents

Metodo per ridurre il rumore di accoppiamento su linee di parola in un dispositivo di memoria a semiconduttori Download PDF

Info

Publication number
IT9048189A1
IT9048189A1 IT048189A IT4818990A IT9048189A1 IT 9048189 A1 IT9048189 A1 IT 9048189A1 IT 048189 A IT048189 A IT 048189A IT 4818990 A IT4818990 A IT 4818990A IT 9048189 A1 IT9048189 A1 IT 9048189A1
Authority
IT
Italy
Prior art keywords
lines
semiconductor memory
memory device
word lines
word
Prior art date
Application number
IT048189A
Other languages
English (en)
Other versions
IT1241524B (it
IT9048189A0 (it
Inventor
Su-In Cho
Dae-Je Jin
Dong-Sun Min
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of IT9048189A0 publication Critical patent/IT9048189A0/it
Publication of IT9048189A1 publication Critical patent/IT9048189A1/it
Application granted granted Critical
Publication of IT1241524B publication Critical patent/IT1241524B/it

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

DESCRIZIONE dell'invenzione industriale dal titolo: -METODO PER RIDURRE IL RUMORE DI ACCOPPIAMENTO SU LINEE DI PAROLA IN UN DISPOSITIVO DI MEMORIA A SEMICONDUTTORI "
DESCRIZIONE
La presente invenzione si riferisce a linee di parola di un dispositivo di memoria a semiconduttori, e particolarmente, sebbene non esclusivamente ad un metodo di geometria per una schiera di memoria a semiconduttori.
Con il fatto che la progettazione di dispositivi di memoria a semiconduttori tende verso densità sempre più elevate di memoria e di impaccamento di schiere di memoria in piccole zone di un chip, il funzionamento di celle ed elementi di memoria del dispositivo di memoria a semiconduttori sono influenzati in modo crescente da problemi che sono provocati dalla geometria di tali schiere di memoria ad alta densità.
In particolare, in una schiera di memoria avente una molteplicità di celle memoria, una molteplicità di linee di bit ed una molteplicità di linee di parola, la introduzione di una spaziatura più ristretta fra le linee comporta accoppiamenti capacitivi tra le linee quando viene trasmesso un segnale attraverso una linea. Lo accoppiamento capacitivo fra le linee può raddoppiare la componente capacitiva di una linea stessa.
In genere, per aumentare la capacità di un dispositivo di memoria a semiconduttori è necessario un aumento nella lunghezza delle linee di parola, ed un restringimento del passo tra le linee di parola. Tuttavia, dato che il tempo richiesto per accesso ad una cella di memoria dipendente dalla lunghezza della linea di parola ad essa collegata, sono indesiderabili lunghe linee di parola. Conseguentemente, nelle memorie convenzionali, per compensare il ritardo di tempo di accesso causato da lunghe linee di parola, viene talvolta formato uno strato metallico sul corpo di silicio policristallino delle linee di parola, per cui viene reso possibile il funzionamento ad alta velocità per conduzione nel metallo. Tuttavia, il rivestimento delle linee di parola con metallo fa si che l'accoppiamento capacitivo fra le linee sia superiore a quello della linee non rivestite, a causa della spaziatura più ristretta tra le linee causata dalla sporgenza del metallo sulle linee di parola.
Conseguentemente, viene aggiunto al rumore provocato dall'accoppiamento capacitivo fra le linee il rumore causato dall'accoppiamento capacitivo fra i rivestimenti metallici delle linee. A causa di tale rumore dovuto all'accoppiamento capacitivo tra le linee di parola mentre queste vengono caricate o scaricate a seguito della selezione di una linea di parola, la diafonia fra linee di parola adiacenti rende possibile un errore di istradaraento dei segnali durante il funzionamento della memoria ad alta velocità.
Le schiere di memoria ad alta densità di impaccamento aventi celle e circuiti di memoria con transistori a semiconduttori, ossido, metallo di piccolissima scala (MOST) funzionano impiegando tensioni di pilotaggio ad alto livello per pilotare le linee di parola, e nella progettazioni di tali schiere di memoria, il rumore associato con queste tensioni di pilotaggio ad alto livello non può essere trascurato. Conseguentemente, al fine di ridurre il rumore, sono state adottate tensioni di pilotaggio di linea inferiori a 5 volt in memorie di tipo noto. Tuttavia, dato che i transistori debbono essere fatti funzionare ad una tensione che è superiore alla loro tensione di soglia, viene ad essere ridotto il grado per cui può essere ridotta la tensione di pilotaggio di linea di parola.
Una schiera di memoria convenzionale che ha numerosi dei problemi sopra descritti è illustrato nella figura 1 dei disegni allegati. Facendo riferimento alla figura 1, la schiera di memoria comprende una molteplicità di linea di bit BL1 -BLk, una molteplicità di linee di parola WL1-WLn disposte attraverso le linea di bit, una molteplicità di celle di memoria disposte in una schiera, una molteplicità di amplificatori di percezione SA. Ciascuna delle coppie di linee di bit è associata ad un rispettivo amplificatore di percezione. Le celle di memoria sono disposte alla intersezione delle linee di parola e delle linee di bit. in una operazione di lettura della schiera di memoria, la informazione memorizzata in una cella di memoria M selezionata da una corrispondente linea di parola viene caricata su una linea di bit rispettiva prescelta ed un un corrispondente amplificatore di percezione legge l 'informazione.
La figura 2 dei disegni allegati mostra uno schema circuitale illustrativo delle capacità di accoppiamento e degli elementi capacitivi delle linee di parola WL1 fino a WL4 della schiera di memoria mostrata in figura 1.
Facendo riferimento alla figura 2 le capacità associate alle linee di parola comprendono capacità di accoppiamento C12 C23, C3, C45 tra rispettive linee di parola WL1-WL4, e capacità di substrato C1, C,/ C3, C4 rispettivamente associate con ciascuna delle linee di parola WL1-WL4. A seguito della selezione di una linea di parola, si può trovare una tensione VCP di rumore di accoppiamento di linea di parola su una linea di parola non selezionata adiacente, data approssimativamente dalla espressione
in cui è la tensione di pilotaggio della linea di parola selezionata, Cs è la capacità di substrato di una linea e Cc è la capacità di accoppiamento tra due linee.
La capacità di substrato Cs di una linea di parola dipende dalla formazione di metallo di quella linea di parola e dalle particolari caratteristiche del substrato della schiera di memoria . La capacità di substrato Cs può essere considerata costante per una qualsiasi particolare linea di parola. Variazioni nella tensione di pilotaggio VWL di una linea di parola ha effetto sul rumore di accoppiamento di linea di parola, ma dato che la tensione di pilotaggio per pilotare la linea di parola è almeno eguale alla tensione di soglia del transistore di cella di memoria, si possono trascurare variazioni nel termine VWL. Si può comprendere facilmente da parte di una persona esperta nel ramo che il fattore più importante che ha effetto sul rumore di accoppiamento di linea di parola è la capacità di accoppiamento Cc.
Conseguentemente, forme di realizzazione preferite della presente invenzione sono dirette a fornire riduzioni nel rumore causato da accoppiamento tra linee di parola in un dispositivo di memoria a semiconduttori.
Forme di realizzazione preferite della presente invenzione hanno, come altro scopo, la riduzione delle capacità di accoppiamento tra le linee di parola in un dispositivo di memoria a semiconduttori .
Secondo un primo aspetto della presente invenzione, si fornisce un dispositivo di memoria a semiconduttori avente un gruppo di linee di segnale che si estende generalmente parallelo l'uno all'altro e sono formate con almeno una regione di intrecciamento da primi e secondi spezzoni del gruppo, in modo che una prima ed una seconda linea del gruppo giacciano adiacenti l'una all'altra su detto primo tratto e non giacciano adiacenti l'una rispetto all'altra su detto secondo tratto.
Preferibilmente, una terza linea del gruppo è interposta fra dette prime e secondo linee su detto secondo tratto.
Preferibilmente detto gruppo è costituito da almeno quattro linee.
Preferibilmente su detto secondo tratto, ciascuna coppia di linee adiacenti è diversa da ciascuna coppia di linee adiacenti su detto primo tratto .
Preferibilmente detta prima regione di intreccio è in una zona di "strapping" del dispositivo.
Dette linee di segnale possono essere linee di parola.
Detto primo tratto può essere in una prima parte di una schiera di celle di memoria e detto secondo tratto può essere in una seconda parte di detta schiera di celle di memoria.
Detto gruppo di linee di segnale può realizzato con una molteplicità di dette regioni di intreccio, ciascuna tra tratti successivi del gruppo .
Il dispositivo di memoria a semiconduttori può essere munito di una molteplicità di detti gruppi di linee di segnale.
Per una migliore comprensione dell'invenzione, e per mostrare come la medesima possa essere realizzata in pratica, si farà ora riferimento, a titolo di esempio alle figure 3 e 4 dei disegni allegati, in cui:
la figura 3 mostra una disposizione di linee di parola in una schiera di memoria a semiconduttori secondo una forma di realizzazione preferita della presente invenzione; e
la figura 4 mostra uno schema illustrativo degli elementi di accoppiamento delle linee di parola secondo la forma di realizzazione preferita di figura 3.
Facendo riferimento alla figura 3, una schiera di memoria a semiconduttori comprende una molteplicità di linee di bit BL1-BLk, ciascuna coppia di linee di bit essendo collegata ad un rispettivo amplificatore di percezione SA, ed una molteplicità di linee di parola WL1 fino a WLn-1 disposte attraverso le linee di bit. Le linee di parola sono divise in svariati gruppi, ciascuno contenente quattro linee di parola, WL1 fino a WL4, WL5 fino a WL8,...WLn_3 fino a WLn, e cosi via. Le linee di parola su ciascun gruppo sono intrecciate in una posizione approssimativamente a mezza via lungo linee di parola in una regione indicata come zona di "strapping".
Conseguentemente, la zona di intreccio è disposta tra una primo tratto dei gruppi di linee di parola (corrispondenti alle linee di bit BL1 fino a BL6 come mostrato) ed un secondo tratto dei gruppi di linee di parola (corrispondenti alle linee di bit ΒΙL-1 fino a BLL+2 cosi come mostrato).
Si deve comprendere che, in questa descrizione, il termine "intrecciato" è impiegato convenientemente per riferirsi all'incrocio l'una sull'altra di almeno due linee.
Ad esempio, nel primo tratto dove la seconda linea di parola WL2 interseca le linee di bit BL1 fino a BLg la seconda linea di parola WL2 è collocata tra la prima linea di parola WL1 e la terza linea di parola WL3. Le linee di parola sono intrecciate l'una sull'altra nella regione di intreccio tra il primo ed il secondo tratto delle linee di parola. Nel secondo tratto dove le linee di parola intersecano le linee di bit BLL-1 finoa BLL+1f seconda linea di parola WL2 è posizionata tra la quarta linea di parola WL4 e la settima linea di parola WL7.
Similmente, anche nel secondo tratto, la prima linea di parola WL1 è collocata tra la terza linea di parola WL-j, e la quarta linea di parola WL4 e la quarta linea di parola WL4 è collocata tra la prima linea di parola WL1 e la seconda linea di parola WL2. La terza linea di parola WL3 si intreccia nella regione di intreccio per essere posizionata alla periferia della schiera di memoria nel secondo tratto.
Dato che il passo tra due linee di parola nella prima regione BL1 fino a BLg è dimezzato nella seconda regione BLL-1 fino a BLL+2, le capacità di accoppiamento tra le due linee di parola nella seconda regione sono diminuite.
Le linee di parola sono disposte sostanzialmente parallele, ad eccezione della regione di intreccio, conseguentemente, il principio generale che le capacità tra lastre parallele è inversamente proporzionale alla distanza tra i piani di queste piastre può essere applicata in questo caso alle linee di parola. L'intreccio sulle linee di parola nella regione di intreccio può essere disposto per essere situato nella stessa zona impiegata per la giunzione delle linee di parola, per cui non è necessaria una superficie aggiuntiva separata per ricevere l'intreccio delle linee di parola. La capacità approssimativa di accoppiamento diminuita e la tensione di rumore di accoppiamento sulla linea di parola relativamente alle linee di parola intrecciate può essere illustrata nella equazione 2 come segue s
(2a)
(2b)
dove Cc' è la capacità di accoppiamento nella seconda regione delle linee di parola che sono adiacenti nella prima regione ma che sono distanziate da loro di una terza linea di parola nella seconda regione. Altri parametri sono quelli sopra definiti.
Le diminuzioni specifiche nella capacità di accoppiamento possono essere illustrate facendo un confronto tra le figure 2 e 4:
nella figura 4, i valori delle capacità di accoppiamento C'12, C'23, C'34, C'45 tra tratti adiacenti di linea di parola può essere circa la metà dei valori delle capacità di accoppiamento C12 C23, C3, C45, di tratti adiacenti di linee di parola come mostrato in figura 2.
Come illustrato nella equazione (2), dato che la capacità di accoppiamento Cc' nella figura 4 viene diminuita per circa la metà in confronto alla capacità di accoppiamento Cc della figura 2, la tensione VCP di rumore di accoppiamento su linea di parola nella forma di realizzazione preferita della presente invenzione può anche essere ridotta a circa la metà, in confronto a quella di figura 2.
Nella forma di realizzazione preferita della presente invenzione, viene assegnato un gruppo di quattro linee di parola a ciascun pilota di linee di parola e ciascuna linea viene intrecciata con almeno un'altra linea del medesimo gruppo. Tuttavia, secondo i risultati sperimentali, se viene intrecciato un gruppo di più di quattro linee di parola, viene ad essere ulteriormente diminuito il rumore di accoppiamento su linee di parola. Si deve intendere che l'invenzione comprende il caso in cui può essere intrecciato entro il gruppo un gruppo comprendente un numero di linee di parola tanto grande quanto desiderato.
Inoltre, i metodi precedenti di disposizione mediante intreccio di linee possono essere applicati per esempio ai bus aventi più quattro linee di ingresso/uscita in un dispositivo di memoria a semiconduttori. I metodi di intreccio come precedentemente descritti possono anche essere applicati alle linee di ingresso/uscita, ai bus di dati di decodificatori di indirizzo di colonna e/o decodificatori di indirizzo di riga, e non sono limitati alle linee di parola.
Nella forma di realizzazione preferita della presente invenzione, viene descritto un metodo di geometria per linee provenienti da pilota di linee di parola, ma anche linee provenienti da decodificatori di indirizzo di riga e/o decodificatori di indirizzo di colonna possono essere disposte nel metodo di geometria precedentemente descritto.
Come descritto precedentemente, forme di realizzazione preferite o metodi della presente invenzione possono presentare un ulteriore vantaggio per il fatto che il rumore di accoppiamento di linea di parola dovuto al funzionamento di linea di parola può essere ridotto mediante intreccio delle linee di parola.
L'attenzione del lettore è attirata su tutte le carte ed i documenti che sono stati depositati assieme a questa descrizione, e che sono aperti alla pubblica ispezione con questa descrizione ed il contenuto di tutte tali altre carte e documenti sono incorporati qui a titolo di riferimento.
Tutte le caratteristiche illustrate in questa descrizione (comprese rivendicazioni allegate, riassunto e disegni), e/o tutti i passi di qualsiasi metodo o processo cosi illustrato, possono essere combinati in qualsiasi combinazione, ad eccezione di quelle combinazioni in cui almeno alcune di tali caratteristiche e/o passi sono mutualmente escludenti.
Ciascuna caratteristica illustra nella descrizione (comprese rivendicazioni allegate, riassunto e disegni, può essere sostituita da caratteristiche alternative che servono al medesimo equivalente o simile scopo, almeno che non sia espressamente detto il contrario. Quindi a meno che sia espressamente detto il contrario, ciascuna caratterista descritta è un esempio soltanto di una serie generica di equivalenti o di simili caratteristiche .
L'invenzione non è limitata ai particolari della precedente forma o forme di realizzazione. L'invenzione si estende a qualsiasi caratteristica innovativa, o combinazione di caratteristiche innovative illustrate in questa descrizione (ivi comprese le rivendicazioni allegate, riassunto e disegni) o qualsiasi passo innovativo o combinazione innovativa di passi di qualsiasi metodo o procedimento precedentemente descritto.

Claims (10)

  1. RIVENDICAZIONI 1. Dispositivo di memoria a semiconduttore avente un gruppo di linee di segnale che si estendono genericamente parallelamente l'una rispetto all'altra e sono formate con almeno una regione di intreccio tra primi e secondi tratti del gruppo, in modo che una prima ed una seconda linea di gruppo giacciano adiacenti l'una all'altra lungo detto primo tratto e non giacciano adiacenti l'una rispetto all'altra su detto secondo tratto.
  2. 2. Dispositivo di memoria a semiconduttore secondo la rivendicazione 1, in cui viene interposta una terza linea del gruppo tra dette prime e secondo linee su detto secondo tratto.
  3. 3. Dispositivo di memoria a semiconduttore secondo le rivendicazioni 1 e 2, in cui detto gruppo comprende almeno quattro linee.
  4. 4. Dispositivo di memoria a semiconduttori secondo la rivendicazione 1, 2 o 3, in cui su detto secondo tratto, ciascuna coppia di linee adiacenti è diverso da ciascuna coppia di linee adiacenti su detto primo tratto.
  5. 5. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, in cui detta prima regione di intreccio si trova in una zona "strapping" del dispositivo.
  6. 6. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, in cui dette linee di segnale sono linee di parola.
  7. 7. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, in cui detto primo tratto si trova in una prima parte di una schiera di celle di memoria e detto secondo tratto si trova in una seconda parte di detta schiera di celle di memoria.
  8. 8. Dispositivo di memoria a semiconduttori secondo una qualsiasi delle precedenti rivendicazioni, in cui detto gruppo di linee di segnale è formato con una molteplicità di dette regioni di intreccio, ciascuna tra tratti successivi del gruppo.
  9. 9 . Dispositivo di memoria a semiconduttore secondo una qualsiasi delle precedenti rivendicazioni, munito di una molteplicità di detti gruppi di linee di segnale.
  10. 10. Dispositivo di memoria a semiconduttore sostanzialmente come precedentemente descritto in riferimento alle figure 3 e 4 dei disegni allegati,
IT48189A 1989-12-29 1990-07-31 Metodo per ridurre il rumore di accoppiamento su linee di parola in undispositivo di memoria a semiconduttori IT1241524B (it)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890020102A KR930001737B1 (ko) 1989-12-29 1989-12-29 반도체 메모리 어레이의 워드라인 배열방법

Publications (3)

Publication Number Publication Date
IT9048189A0 IT9048189A0 (it) 1990-07-31
IT9048189A1 true IT9048189A1 (it) 1992-01-31
IT1241524B IT1241524B (it) 1994-01-17

Family

ID=19294143

Family Applications (1)

Application Number Title Priority Date Filing Date
IT48189A IT1241524B (it) 1989-12-29 1990-07-31 Metodo per ridurre il rumore di accoppiamento su linee di parola in undispositivo di memoria a semiconduttori

Country Status (9)

Country Link
US (1) US5155700A (it)
JP (1) JPH0783060B2 (it)
KR (1) KR930001737B1 (it)
CN (1) CN1021997C (it)
DE (1) DE4005992C2 (it)
FR (1) FR2656726B1 (it)
GB (1) GB2239556B (it)
IT (1) IT1241524B (it)
NL (1) NL194178C (it)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713864B2 (ja) * 1989-09-27 1995-02-15 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JPH03171662A (ja) * 1989-11-29 1991-07-25 Sharp Corp 信号線システム
JPH04271086A (ja) * 1991-02-27 1992-09-28 Nec Corp 半導体集積回路
US5287322A (en) * 1991-07-17 1994-02-15 Sgs-Thomson Microelectronics, Inc. Integrated circuit dual-port memory device having reduced capacitance
US5297094A (en) * 1991-07-17 1994-03-22 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory device with redundant rows
US5311477A (en) * 1991-07-17 1994-05-10 Sgs-Thomson Microelectronics, Inc. Integrated circuit memory device having flash clear
JP2000340766A (ja) * 1999-05-31 2000-12-08 Fujitsu Ltd 半導体記憶装置
US6327170B1 (en) * 1999-09-28 2001-12-04 Infineon Technologies Ag Reducing impact of coupling noise in multi-level bitline architecture
US6567329B2 (en) * 2001-08-28 2003-05-20 Intel Corporation Multiple word-line accessing and accessor
US6563727B1 (en) * 2002-07-31 2003-05-13 Alan Roth Method and structure for reducing noise effects in content addressable memories
US7244995B2 (en) * 2004-10-18 2007-07-17 Texas Instruments Incorporated Scrambling method to reduce wordline coupling noise
US7952901B2 (en) * 2007-08-09 2011-05-31 Qualcomm Incorporated Content addressable memory
US20090154215A1 (en) * 2007-12-14 2009-06-18 Spansion Llc Reducing noise and disturbance between memory storage elements using angled wordlines
JP5612803B2 (ja) * 2007-12-25 2014-10-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
US8411479B2 (en) * 2009-07-23 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and methods for routing the memory circuits
CN113270130B (zh) * 2020-05-29 2024-08-09 台湾积体电路制造股份有限公司 存储器设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57208691A (en) * 1981-06-15 1982-12-21 Mitsubishi Electric Corp Semiconductor memory
JPS59124092A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd メモリ装置
US4729119A (en) * 1984-05-21 1988-03-01 General Computer Corporation Apparatus and methods for processing data through a random access memory system
US4733374A (en) * 1985-03-30 1988-03-22 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device
CA1305255C (en) * 1986-08-25 1992-07-14 Joseph Lebowitz Marching interconnecting lines in semiconductor integrated circuits
JPS63153792A (ja) * 1986-12-17 1988-06-27 Sharp Corp 半導体メモリ装置
JPH0713858B2 (ja) * 1988-08-30 1995-02-15 三菱電機株式会社 半導体記憶装置

Also Published As

Publication number Publication date
IT1241524B (it) 1994-01-17
DE4005992A1 (de) 1991-07-11
GB2239556B (en) 1993-08-25
FR2656726B1 (fr) 1995-02-03
NL194178C (nl) 2001-08-03
JPH03203369A (ja) 1991-09-05
JPH0783060B2 (ja) 1995-09-06
KR910013262A (ko) 1991-08-08
CN1052967A (zh) 1991-07-10
CN1021997C (zh) 1993-09-01
DE4005992C2 (de) 1994-01-27
NL9000431A (nl) 1991-07-16
IT9048189A0 (it) 1990-07-31
GB9004448D0 (en) 1990-04-25
US5155700A (en) 1992-10-13
FR2656726A1 (fr) 1991-07-05
GB2239556A (en) 1991-07-03
KR930001737B1 (ko) 1993-03-12
NL194178B (nl) 2001-04-02

Similar Documents

Publication Publication Date Title
IT9048185A1 (it) "dispositivo di memoria a semiconduttori".
IT9048189A1 (it) Metodo per ridurre il rumore di accoppiamento su linee di parola in un dispositivo di memoria a semiconduttori
DE3915438C2 (it)
US6034879A (en) Twisted line techniques for multi-gigabit dynamic random access memories
US5629887A (en) Dynamic semiconductor memory device
US5321646A (en) Layout of a semiconductor memory device
KR100186300B1 (ko) 계층적 워드라인 구조를 갖는 반도체 메모리 소자
US6392942B2 (en) Semiconductor memory device having a multi-layer interconnection structure suitable for merging with logic
US5903022A (en) Semiconductor memory device having improved word line arrangement in a memory cell array
US6657880B1 (en) SRAM bit line architecture
CN113496722A (zh) 包括双绞数字线配置的集成组件
US6288927B1 (en) Semiconductor memory device with column gate and equalizer circuitry
US20050045918A1 (en) Hybrid vertical twisted bitline architecture
JP4513074B2 (ja) 半導体メモリ装置
US7199471B2 (en) Method and apparatus for reducing capacitive coupling between lines in an integrated circuit
US5101377A (en) Semiconductor memory device
KR100288819B1 (ko) 반도체기억장치
US6205044B1 (en) Decoder connection configuration for memory chips with long bit lines
KR20050067578A (ko) 일정한 데이터 억세스 타이밍을 유지할 수 있는 반도체메모리 장치
KR100510463B1 (ko) 폴드 비트라인 구조를 갖는 반도체 메모리장치
US5168462A (en) Sense amplifier having reduced coupling noise
US10176857B1 (en) Read and write scheme for high density SRAM
JP4063502B2 (ja) Ｄｒａｍメモリ
KR970009394B1 (ko) 반도체 기억장치
US20050152171A1 (en) Semiconductor integrated circuit device

Legal Events

Date Code Title Description
0001 Granted
TA Fee payment date (situation as of event date), data collected since 19931001

Effective date: 19970528