CN110931060B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种半导体存储装置。实施方式的半导体存储装置具备：第1单元配线层，在第1方向上延伸的第1单元配线在第2方向上多条排列设置而成；第2单元配线层，在第2方向上延伸的第2单元配线在第1方向上多条排列设置而成，且与多个第1单元配线层交替积层；单元阵列，具有形成在第1单元配线层与第2单元配线层的交叉部分的多个存储单元；第1接点，在接线区域连接于奇数层的第1单元配线；第2接点，在接线区域连接于偶数层的第1单元配线；配线层，与第1接点连接的第1连接配线和与第2接点连接的第2连接配线彼此分离地设置于同一层而成；第1驱动电路，与第1连接配线电连接；以及第2驱动电路，与第2连接配线电连接。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2018-174787号(申请日：2018年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置的一例，已知有将位线与字线交替积层的交叉点型半导体存储器。这种半导体存储器中设置有用来将存储单元电连接于驱动电路(选择电路及非选择电路)的配线层。
发明内容
本发明的实施方式提供一种能够减少将存储单元电连接于驱动电路的配线层的层数的半导体存储装置。
一实施方式的半导体存储装置具备：第1单元配线层，在第1方向上延伸的第1单元配线在与第1方向正交的第2方向上多条排列设置而成；第2单元配线层，在第2方向上延伸的第2单元配线在第1方向上多条排列设置而成，且与多个第1单元配线层交替积层；单元阵列，具有形成在多个第1单元配线层与多个第2单元配线层的交叉部分的多个存储单元；第1接点，在位于单元阵列外侧的接线区域，连接于奇数层的第1单元配线；第2接点，在接线区域，连接于偶数层的第1单元配线；配线层，与第1接点连接的第1连接配线和与第2接点连接的第2连接配线彼此分离地设置在同一层而成；第1驱动电路，与第1连接配线电连接；以及第2驱动电路，与第2连接配线电连接。
附图说明
图1是第1实施方式的半导体存储装置的概略俯视图。
图2是第1实施方式的半导体存储装置的一部分的概略剖视图。
图3是以阶层的方式表示第1实施方式的半导体存储装置的俯视图。
图4是以阶层的方式表示第1比较例的半导体存储装置的俯视图。
图5的(a)是表示接点的另一布局的俯视图，(b)是表示接点的又一布局的俯视图。
图6是概略表示第2实施方式的半导体存储装置的剖面构造的图。
图7是概略表示第2比较例的半导体存储装置的剖面构造的图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。下述实施方式并不限定本发明。
(第1实施方式)
图1是第1实施方式的半导体存储装置的概略俯视图。另外，图2是第1实施方式的半导体存储装置的一部分的概略剖视图。本实施方式的半导体存储装置1是将位线与字线交替积层的交叉点型半导体存储器。
半导体存储装置1中设置有单元阵列10。如图2所示，单元阵列10具有多个存储单元11。各存储单元11形成在单元配线20与单元配线30的交叉部分。
单元配线20作为在X方向上延伸的位线发挥功能。另一方面，单元配线30作为在与X方向正交的Y方向上延伸的字线发挥功能。在本实施方式中，单元配线20相当于第1单元配线，单元配线30相当于第2单元配线。但是，也可以是单元配线20相当于第2单元配线，单元配线30相当于第1单元配线的构成。
单元配线20及单元配线30在与X方向及Y方向正交的Z方向上交替积层。在半导体存储装置1中，多条单元配线20在3个单元配线层BL0、BL1、BL2的每一层沿Y方向排列。另外，多条单元配线30在2个单元配线层WL0、WL1的每一层沿X方向排列。此外，形成在各单元配线层的单元配线的条数与单元配线层的层数并无特别限制。
如图1所示，多条单元配线20中的设置在作为奇数层的单元配线层BL0、BL2的单元配线20a在接线区域50及接线区域51电连接于接点40。接线区域50设置在单元阵列10的X方向的外侧。接线区域51设置在隔着单元阵列10与接线区域50为相反一侧。
另外，设置在作为偶数层的单元配线层BL1的单元配线20b也是在接线区域50及接线区域51电连接于接点41。在各接线区域，接点40及接点41交错配置。
另一方面，如图1所示，多条单元配线30中的设置在作为奇数层的单元配线层WL0的单元配线30a在接线区域52及接线区域53连接于接点42。接线区域52设置在单元阵列10的Y方向的外侧。接线区域53设置在隔着单元阵列10与接线区域52相反一侧。
另外，设置在作为偶数层的单元配线层WL1的单元配线30b也是在接线区域52及接线区域53电连接于接点43。在各接线区域，接点42及接点43交错配置。
图3是以阶层的方式表示第1实施方式的半导体存储装置1的俯视图。具体来说，纵向排列地表示出了配线有单元配线层BL2的阶层的XY平面、配线有单元配线层BL1的阶层的XY平面、配置有单元配线层BL0的阶层的XY平面、配线有配线层D0的阶层的XY平面、配置有驱动电路层T的阶层的XY平面。图3中，只记载了与单元配线20分别电连接的层，省略了与单元配线30电连接的层的记载。
如图3所示，在单元配线层BL0的Z轴方向之下，设置有配线层D0。在配线层D0中，连接配线60与连接配线61在X方向上彼此分离设置。另外，连接配线60与连接配线61在X轴方向上延伸形成。连接配线60电连接于第奇数个单元配线层BL0、BL2。连接配线60的一端与设置在单元阵列10右侧的接线区域51的接点40电连接。接点40共用于单元配线层BL0与单元配线层BL2中。连接配线60的另一端配线于单元阵列10之下。连接配线61电连接于第偶数个单元配线层BL1。连接配线61的一端与设置在单元阵列10左侧的接线区域50的接点41电连接。连接配线61的另一端配线于单元阵列10之下。另外，也可以是连接配线61的一端与设置在单元阵列10右侧的接线区域51的接点41电连接，另一端配置于在X方向上邻接的单元阵列12之下。图3示出了如下例子，即，Y方向上第偶数个单元配线层BL1的配线从单元阵列10左侧的接线区域50延伸到单元阵列10之下，Y方向上第奇数个单元配线层BL1的配线从单元阵列10右侧的接线区域51延伸到邻接的单元阵列12之下。
在配线层D0之下，设置有驱动电路层T。驱动电路层T中设置有驱动电路70及驱动电路71。各驱动电路具有共用栅极G的多个晶体管72。配置在驱动电路70内的晶体管的漏极经由晶体管配线80连接于连接配线60的另一端。配置在驱动电路71内的晶体管的漏极经由晶体管配线81连接于连接配线61的另一端。晶体管72作为存储单元11的选择用晶体管或非选择用晶体管发挥功能。选择用晶体管以对连接于写入或读出对象的存储单元的单元配线施加用于写入或读出的电压的方式发挥功能，非选择用晶体管以对连接于非写入或读出对象的存储单元的单元配线施加用于非选择的电压的方式发挥功能。
图4是以阶层的方式表示第1比较例的半导体存储装置100的俯视图。对与上述第1实施方式的半导体存储装置1相同的构成要素标注相同的符号，并省略详细说明。
在图4所示的半导体存储装置100中，除设置配线层D0以外，还设置有配线层D1。配线层D1中设置有连接配线60。连接配线60与设置在单元阵列10右侧的接线区域51的接点40电连接。
另一方面，配线层D0中设置有连接配线61。连接配线61与设置在单元阵列10右侧的接线区域51的接点41电连接。
本比较例的半导体存储装置100中，连接配线60及连接配线61分别设置在不同的配线层D0、D1。因此，为了将存储单元11与驱动电路70、71电连接，必需两个配线层。
另一方面，在图3所示的半导体存储装置1中，连接配线60及连接配线61设置在相同的配线层D0。也就是说，连接配线60及连接配线61被共享在配线层D0中。因此，本实施方式的半导体存储装置1可将电连接存储单元11与驱动电路70、71的配线层的层数减少到半导体存储装置100的层数的一半。
图5的(a)是表示接点的另一布局的俯视图。图5的(b)是表示接点的又一布局的俯视图。
图5的(a)中，与在Y方向上排列配置的单元配线20a连接的接点40交错地配置在接线区域50与接线区域51。另外，与在Y方向上排列配置的单元配线20b连接的接点41交错地配置在接线区域50与接线区域51。另外，在接线区域50及接线区域51中，接点40与接点41彼此在Y方向上对向配置。
图5的(b)中，与在Y方向上排列配置的单元配线20a连接的接点40交错地配置在接线区域50与接线区域51。另外，与在Y方向上排列配置的单元配线20b连接的接点41交错地配置在接线区域50与接线区域51。另一方面，在接线区域50及接线区域51中，接点40与接点41彼此在X方向上错开配置。
即便是按图5的(a)或图5的(b)所示的布局配置接点40及接点41，也能够将分别连接于各接点的连接配线60、61引入到单元阵列10的下方、或单元阵列10与单元阵列12这两个单元阵列的下方，形成在同一配线层中。因此，能够减少配线层的层数。
(第2实施方式)
图6是概略表示第2实施方式的半导体存储装置的剖面构造的图。对与上述第1实施方式的半导体存储装置1相同的构成要素标注相同的符号，并省略详细说明。
在图6所示的半导体存储装置2中，设置有4个配线层D0～D3。各配线层中设置有连接配线60及连接配线61。连接配线60连接于设置在接线区域51中的接点40。连接配线61连接于设置在与接点40相同的接线区域51中的接点41。接点40共通连接于奇数层的多个单元配线20a，接点41连接于偶数层的单元配线20b。
另外，连接配线60经由晶体管配线80电连接于驱动电路70，连接配线61经由晶体管配线81电连接于驱动电路71。
驱动电路70配置在设置有存储单元11的区域,也就是单元阵列10的下方区域。驱动电路70具有选择电路70a及非选择电路70b。选择电路70a具有多个选择晶体管72a，非选择电路70b具有多个非选择晶体管72b。各选择晶体管72a在选择奇数层的存储单元11时被通电。各非选择晶体管72b在不选择奇数层的存储单元11时被通电。
在本实施方式中，选择电路70a配置为比非选择电路70b更靠近接点40。换句话说，接点40到选择电路70a的配线长度比接点40到非选择电路70b的配线长度短。另外，选择晶体管72a的输入电流比非选择晶体管72b的输入电流大。因此，通过将选择电路70a及非选择电路70b以如上方式配置，能够降低到流通相对较大的电流的选择晶体管72a为止的电流路径的电阻。
驱动电路71具有选择电路71a及非选择电路71b。选择电路71a及非选择电路71b与选择电路70a及非选择电路70b同样地，分别具有多个选择晶体管72a及多个非选择晶体管72b。
在本实施方式中，选择电路71a配置在接线区域51中，非选择电路71b配置在接线区域51的外侧。由此。选择电路71a配置为比非选择电路71b更靠近接点41。
结果，能够降低到流通相对较大的电流的选择晶体管72a位置的电流路径的电阻。
图7是概略表示第2比较例的半导体存储装置200的剖面构造的图。对与上述第2实施方式的半导体存储装置2相同的构成要素标注相同的符号，并省略详细说明。
在图7所示的半导体存储装置200中，除了设置配线层D0～配线层D3以外，还设置有配线层D4及配线层D5。配线层D2及配线层D3中设置有连接配线61。另外，配线层D4及配线层D5中设置有连接配线60。
进而，在半导体存储装置200中，选择电路70a及选择电路71a配置在设置有存储单元11的区域也就是单元阵列10的下方区域。非选择电路70b及非选择电路71b配置在接线区域51中。
在本比较例的半导体存储装置200中，连接配线60及连接配线61分别设置在不同的配线层。因此，为了将存储单元11与驱动电路70、71电连接，必需4个配线层。另外，在半导体存储装置200中，选择电路70a、71a相比非选择电路70b、71b离开接点40、41而配置。
另一方面，在图6所示的半导体存储装置2中，连接配线60及连接配线61设置在同一配线层。也就是说，连接配线60及连接配线61被共享在相同配线层中。因此，本实施方式的半导体存储装置2能够减少将存储单元11与驱动电路70、71电连接的配线层的层数。
另外，在本实施方式中，通过将选择电路70a、71a配置在接点40、41附近，能够降低到流通相对较大的电流的选择晶体管72a位置的电流路径的电阻。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出，并不意图限定发明的范围。这些实施方式能以其它各种方式加以实施，可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样地，包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10、12单元阵列
11 存储单元
20 第1单元配线
30 第2单元配线
50、51接线区域
40 第1接点
41 第2接点
60 第1连接配线
61 第2连接配线
BL0～BL2第1单元配线层
WL0、WL1第2单元配线层
D0～D5配线层
70 第1驱动电路
71 第2驱动电路
70a、71a选择电路
70b、71b非选择电路
80、81晶体管配线

Claims (17)

1.一种半导体存储装置，具备：
多个第1配线，在第1方向上延伸且在与第1方向正交的第2方向上并排设置；
多个第2配线，在所述第2方向上延伸且在所述第1方向上并排设置，且在与所述第1方向和所述第2方向正交的第3方向上设置在所述第1配线之上；
第1存储单元阵列，具有形成在所述第1配线与所述第2配线的交叉部分的多个第1存储单元；
多个第3配线，在所述第1方向上延伸且在所述第2方向上并排设置，且在所述第3方向上设置在所述第2配线之上；
第2存储单元阵列，具有形成在所述第2配线与所述第3配线的交叉部分的多个第2存储单元；
多个第4配线，在所述第2方向上延伸且在所述第1方向上并排设置，且在所述第3方向上设置在所述第3配线之上；
第3存储单元阵列，具有形成在所述第3配线与所述第4配线的交叉部分的多个第3存储单元；
多个第5配线，在所述第1方向上延伸且在所述第2方向上并排设置，且在所述第3方向上设置在所述第4配线之上；
第4存储单元阵列，具有形成在所述第4配线与所述第5配线的交叉部分的多个第4存储单元；
多个第1接点，在所述第3方向上延伸且在接线区域分别电连接于所述第1配线和所述第5配线；
多个第2接点，在所述第3方向上延伸且在所述接线区域电连接于所述第3配线；
多个第1连接配线和多个第2连接配线，其中所述多个第1连接配线分别电连接于所述多个第1接点，所述多个第2连接配线分别电连接于所述多个第2接点且分别与所述多个第1连接配线分离，且其中所述第1连接配线具有连接于所述第1接点的第1端和在第1延伸方向上延伸远离其所述第1端的第2端，所述第2连接配线具有连接于所述第2接点的第1端和在与所述第1延伸方向相反的第2延伸方向上延伸远离其所述第1端的第2端；
第1驱动电路区域，具备分别与所述第1连接配线电连接的多个第1驱动电路；以及
第2驱动电路区域，具备分别与所述第2连接配线电连接的多个第2驱动电路。
2.根据权利要求1所述的半导体存储装置，其中
所述多个第1接点分别电连接于所述多个第1连接配线的所述第1端，所述多个第1驱动电路分别电连接于所述多个第1连接配线的所述第2端，
所述多个第2接点分别电连接于所述多个第2连接配线的所述第1端，所述多个第2驱动电路分别电连接于所述多个第2连接配线的所述第2端。
3.根据权利要求2所述的半导体存储装置，其中
所述多个第1连接配线中的一个的所述第1端以及所述多个第2连接配线中的一个的所述第1端位置在所述第1方向上所述多个第1连接配线中的所述一个的所述第2端与所述多个第2连接配线中的所述一个的所述第2端之间。
4.根据权利要求1所述的半导体存储装置，其中
所述多个第1连接配线中的第1组设置于：在所述第3方向上所述第1配线的下方的第1金属层中，且所述多个第1连接配线中的第2组设置于：在所述第3方向上所述第1金属层的下方的第2金属层中，且
所述多个第2连接配线中的第1组设置于所述第1金属层中，所述多个第2连接配线中的第2组设置于所述第2金属层中。
5.根据权利要求3所述的半导体存储装置，其中
各个所述第1驱动电路区域具备：
第1选择电路，构成为使所述多个第1配线中对应的一个和所述多个第5配线中对应的一个通电以选择所述多个第1存储单元中对应的一个或所述多个第4存储单元中对应的一个；及
第1非选择电路，构成为使所述多个第1配线中的至少另一个和所述多个第5配线中的至少另一个通电，
各个所述第2驱动电路区域具备：
第2选择电路，构成为使所述多个第3配线中对应的一个通电以选择所述多个第2存储单元中对应的一个或所述多个第3存储单元中对应的一个；及
第2非选择电路，构成为使所述多个第3配线中的至少另一个通电，
所述第1选择电路配置为比所述第1非选择电路更靠近所述第1接点，且
所述第2选择电路配置为比所述第2非选择电路更靠近所述第2接点。
6.根据权利要求5所述的半导体存储装置，其中
所述接线区域具有：第1接线区域及第2接线区域，分别位于所述第1到第4存储单元阵列的相反侧，
所述第1连接配线在所述第1接线区域中电连接于所述第1接点；
所述第2连接配线在所述第1接线区域中电连接于所述第2接点。
7.根据权利要求5所述的半导体存储装置，其中所述第1非选择电路、所述第1选择电路、所述第2选择电路以及所述第2非选择电路以这种次序沿所述第1方向布置。
8.根据权利要求5所述的半导体存储装置，更具备：
第5到第8存储单元阵列，配置成在所述第1方向上与所述第1到第4存储单元阵列隔开，其中
所述第1非选择电路配置在所述第1到第4存储单元阵列的下方，
所述第2非选择电路配置在所述第5到第8存储单元阵列的下方，且
所述第1选择电路及所述第2选择电路在所述第1方向上设置在所述第1非选择电路与所述第2非选择电路之间。
9.根据权利要求1所述的半导体存储装置，其中所述第1配线、所述第3配线以及所述第5配线是位线，且所述第2配线和所述第4配线是字线。
10.一种交叉点型的半导体存储装置，具备：
多个第1位线配线、多个字线配线以及多个第2位线配线，在第1方向上积层，所述第1位线配线和第2位线配线在与所述第1方向正交的第2方向上延伸且在与所述第1方向和所述第2方向正交的第3方向上并排设置，所述字线配线在所述第3方向上延伸且在所述第2方向上并排设置；
第1存储单元阵列，具有形成在所述第1位线配线与所述字线配线的交叉部分的多个第1存储单元；
第2存储单元阵列，具有形成在所述第2位线配线与所述字线配线的交叉部分的多个第2存储单元；
多个第1接点，在所述第1方向上延伸且在接线区域电连接于所述第1位线配线；
多个第2接点，在所述第1方向上延伸且在所述接线区域电连接于所述第2位线配线；
多个第1连接配线和多个第2连接配线，其中所述多个第1连接配线分别电连接于所述多个第1接点，所述多个第2连接配线分别电连接于所述多个第2接点且分别与所述多个第1连接配线分离，且其中所述第1连接配线具有连接于所述第1接点的第1端和在第1延伸方向上延伸远离其所述第1端的第2端，所述第2连接配线具有连接于所述第2接点的第1端和在与所述第1延伸方向相反的第2延伸方向上延伸远离其所述第1端的第2端；
第1驱动电路区域，具备与所述多个第1连接配线分别电连接的多个第1驱动电路；以及
第2驱动电路区域，具备与所述多个第2连接配线分别电连接的多个第2驱动电路，其中
所述字线配线位于所述第1位线配线与所述第2位线配线之间。
11.根据权利要求10所述的半导体存储装置，其中
所述多个第1接点分别电连接于所述多个第1连接配线的所述第1端，且所述多个第1驱动电路分别电连接于所述多个第1连接配线的所述第2端，且
所述多个第2接点分别电连接于所述多个第2连接配线的所述第1端，且所述多个第2驱动电路分别电连接于所述多个第2连接配线的所述第2端。
12.根据权利要求11所述的半导体存储装置，其中
所述多个第1连接配线中的一个的所述第1端以及所述多个第2连接配线中的一个的所述第1端位置在所述第2方向上所述多个第1连接配线中的所述一个的所述第2端与所述多个第2连接配线中的所述一个的所述第2端之间。
13.根据权利要求12所述的半导体存储装置，其中
所述多个第1连接配线中的第1组设置于：在所述第1方向上所述第1位线配线的下方的第1金属层中，且所述多个第1连接配线中的第2组设置于：在所述第1方向上所述第1金属层的下方的第2金属层中，且
所述多个第2连接配线中的第1组设置于所述第1金属层中，且所述多个第2连接配线中的第2组设置于所述第2金属层中。
14.根据权利要求12所述的半导体存储装置，其中
各个所述第1驱动电路区域具备：
第1选择电路，构成为使所述多个第1位线配线中对应的一个通电以选择所述多个第1存储单元中对应的一个；及第1非选择电路，构成为使所述多个第1配线中的至少另一个通电，
各个所述第2驱动电路区域具备：
第2选择电路，构成为使所述多个第2位线配线中对应的一个通电以选择所述多个第2存储单元中对应的一个；及
第2非选择电路，构成为使所述多个第2位线配线中的至少另一个通电，
所述第1选择电路配置为比所述第1非选择电路更靠近所述第1接点，且所述第2选择电路配置为比所述第2非选择电路更靠近所述第2接点。
15.根据权利要求14所述的半导体存储装置，其中
所述接线区域具备：第1接线区域及第2接线区域，分别位于所述第1存储单元阵列及第2存储单元阵列的相反侧，
所述第1连接配线在所述第1接线区域中电连接于所述第1接点，且
所述第2连接配线在所述第1接线区域中电连接于所述第2接点。
16.根据权利要求14所述的半导体存储装置，其中所述第1非选择电路、所述第1选择电路、所述第2选择电路以及所述第2非选择电路以这种次序沿所述第2方向布置。
17.根据权利要求14所述的半导体存储装置，进一步具备：
第3存储单元阵列，配置成在所述第2方向上与所述第1存储单元阵列及第2存储单元阵列隔开，其中
所述第1非选择电路配置在所述第1存储单元阵列及第2存储单元阵列的下方，
所述第2非选择电路配置在所述第3存储单元阵列的下方，且
所述第1选择电路及所述第2选择电路在所述第2方向上设置在所述第1非选择电路与所述第2非选择电路之间。
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