JPH09509002A - フィールドメモリおよび関連技術の改善 - Google Patents

Abstract

(57)【要約】 分散アーキテクチャを有するフィールドメモリが開示され、特にブロックの形に配置されたメモリであって、各ブロックが前記ワードの１ビットまたは複数ビットを記憶し、前記１ビットまたは複数ビットが前記ワード中で予め定められた位置を占めているメモリが開示されている。本分散アーキテクチャは入力／出力バッファとメモリ内部のレジスタとの間のデータ転送を改善する。データキャッシュおよび進歩した入力の削除可能な実現についても開示されている。

Description

【発明の詳細な説明】 フィールドメモリおよび関連技術の改善 本発明は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）技術を使 用したものを含むフィールドメモリ（ＦＭＥＭ）に関する。 ダイナミックメモリセルは、コンデンサ上に電荷が存在するか、あるいは電荷 が存在しないかという形でデータを蓄えるものである。典型的なセルは、そのコ ンデンサをトランジスタスイッチで以てデータ（ビット）ラインから分離されて おり、それによって読み出しまたは書き込み命令のいずれも要求されない場合に は、そのデータを保持するために電力が本質的に必要とされないようになってい る。しかし、通常のリークのために、その電荷を定期的に回復させてやることが 一般に必要である。この周期的な電荷の回復はリフレッシュプロセスとして知ら れている。 フィールドメモリ（ＦＭＥＭ）は先入れ先出し（ＦＩＦＯ）型のシリアルアク セスメモリである。現状のＦＭＥＭの中央メモリ（central memory）は１ないし ４メガビット（１−４Ｍｂ）という典型的な容量を有し、それによって、例えば ＤＲＡＭ技術から直接得られるダイナミックセルアレイのような高い集積密度を 達成できるようになっている。 ＦＭＥＭは、読み出しおよび書き込み動作が非同期式に実行されるデバイスで ある。２つの関連性のない別個のクロックを使用することができる。あるいは、 単一のクロックを使用して、その読み出しおよび書き込み動作を同期化すること もできる。 すべてのＦＭＥＭで非常に重要な特徴は、例えば３０ＭＨｚないし５０ＭＨｚ のクロック周波数での高速動作ということである。 使用される技術は、ＦＭＥＭの一般的なアーキテクチャ、特にデバイス内での レジスタの物理的配置に対して決定的な影響を与える。本発明は、進歩したアー キテクチャを有する進歩したフィールドメモリを提供する。そのような進歩した アーキテクチャの結果、そのデバイスを構成する集積回路上で、より効率的な構 造およびレイアウトが得られる。 本発明はまた、入力イネーブル関数の進歩した組み込みを提供する。 本発明は更に、進歩したアクセスのためのキャッシュ構成を提供する。 本発明の１つの態様に従えば、データを記憶するためにブロックの形に配置さ れ、各ブロックが前記ワードの１ビットまたは複数ビットを記憶し、前記１ビッ トまたは複数ビットが前記ワード中の予め定められた位置を占めるようになった フィールドメモリが提供される。 本発明に従うフィールドメモリを、ワードの各ビットがアレイのブロック間に ”分散された”分散アーキテクチャとして説明することにする。分散アーキテク チャは入力／出力（Ｉ／Ｏ）バッファとバッファ内部のレジスタとの間のデータ 転送問題を従来技術よりもより効率的に解決する。 本発明の１つの実施例では、フィールドメモリはレジスタを有するブロックに 分割され、各ビットが１つのレジスタバンクに一意的に関連付けられている。 本発明の特徴および利点をより完全に理解するために、ここで添付の図面を参 照しながら、一例としての実施例について説明を行う。 第１図はフィールドメモリデバイスのアーキテクチャ図である。 第２図は中央メモリの１つのブロックの構成を示す図である。 第３図は分散アーキテクチャを示す構造図である。 第４図は分散アーキテクチャを採用した別の１つの実施例を示すアーキテクチ ャ図である。 第５．１図は転送ゲートの構成である。 第５．２図はタイミング図である。 第６図はキャッシュメモリを備えたＦＭＥＭを示す。 第７図はキャッシュメモリとタイミング図を示す。そして 第８図はメモリアクセスの構成を示す。 一例としてここに説明される実施例は、それの基本的な形として、４Ｍｂ Ｄ ＲＡＭ技術等の従来技術を採用したフィールドメモリに関するものとなっている 。しかし、分散アーキテクチャという概念はその他の応用および技術においても 有益であろう。例えば、現状および未来の１６Ｍｂ ＤＲＡＭ技術においても。 ここに述べる実施例はＩ／Ｏバッファとレジスタとの間のデータ転送の問題に適 用された分散アーキテクチャ解決策を示すものである。ここに述べるアーキテク チャは従来技術よりもより効率的に転送問題を解決する。 第１図にブロック図で示されたフィールドメモリは、１ないし８の番号を付け られた８個のブロックに更に分割された中央メモリを有している（第１図）。第 ２図に示されたように、各ブロックには、付随するセンスアンプ（２３，２４， ２５，２６）を備えた３個のミニアレイ（２０，２１，２２）が含まれている。 外側のミニアレイは読み出し／書き込みレジスタ（２７，２８）によって外側を 囲まれている。合計で１６バンクのレジスタがある（２×８ブロック）。１つの 実施例では、各ミニアレイは２５６×４８０列（１２２，８８０ビット）として 配置されている。 各バンクには、読み出しおよび書き込みの両モードにおいて、５個のワードを 記憶しておくために十分な数のレジスタが含まれている。それによってバッファ メモリとして８０ワード（１６×５）という合計容量が得られる。 １ワードの１２ビットが隣接するレジスタ中に記憶されるが、それらの隣接レ ジスタは、レジスタの各バンクの脇にいずれも幅が１２ビットの入力および出力 バス（それぞれ１６，１７）を必要とする（第１図）。これらのバスは、各入力 上に、例えば入力パッドＤ０を有するバッファ９のようなバッファを有する。出 力もまたバッファを有している（バッファ１６のような）。 レジスタバンクは、１６のうちから４バンクを選び出すセレクタを使用して番 地指定される。それらのセレクタは第１図にＳＡＰとして示されている。ＳＡＰ には、０から３までの数を後ろに付け、更に書き込みモードを表すためのＷを前 に付けてＳＡＰ１０のようにしたり、あるいは読み出しモードを表すためのＲを 前に付けてＳＡＰ１０のようにされる。各レジスタの脇にはポインタ１２のよう なポインタがあって、それによって５個のワードオプションのうちから１つを選 ぶようになっている。 １つは書き込みモード用、もう１つは読み出しモード用に２つのパイプライン （１４，１５）を使用して、４ワードが同時に並列的に番地指定される。書き込 みパイプラインは入力バッファからのデータをレジスタ中へ並列的に転送し、そ れによってクロック周波数を４分の１に低減する。読み出しパイプラインはレジ スタから出力バッファへのデータ転送を逐次化し、クロック周波数を４倍に増大 させる。 書き込みモードあるいは読み出しモードのいずれかにおける各メモリサイクル に含まれるワード数Ｎが時間窓を定義する。この窓はＮ（含まれるワード数）× ＭＣＴ（最小サイクル時間）として表される。ＭＣＴは、中央メモリへのアクセ スの可能性のある５つの要求すべてに応えられる時間である。これらのアクセス 要求は、”書き込みリセット”、”シリアル書き込み”、”読み出しリセッド” 、”シリアル読み出し”、そして”リフレッシュ”である。 中央メモリの動作、すなわち”要求”の時間的な順序は”アービター”によっ て管理される。これは同時的なシステムリソース要求を解決することのできる、 マルチプロセッサーネットワークのオペレーティングシステムの１区分である。 メモリアレイへの各アクセス、そしてあらゆるアクセスは、番地指定された行 のすべてのセルを巻き込む。読み出しまたは書き込み動作において、実際に関係 するのはそれらのうちの４分の１だけであるが、ブロックセレクタがセンスアン プの４個のうちの１個を選び出し、それをローカルレジスタへつなぐためにすべ てのセルが関係することになる。行の番地は第１図で”書き込み行カウンタ”、 ”読み出し行カウンタ”、そして”リフレッシュ行カウンタ”と呼ばれる３個の カウンタに含まれている。各リフレッシュサイクル毎にリフレッシュ行番地が増 分される。読み出し行番地は読み出しの４サイクル毎に増分され、同様に、書き 込み行番地もモジュール４の列番地指定およびシリアルアクセスの結果として書 き込みの４サイクル毎に増分される。 これまで説明してきたアーキテクチャが個々のワード中でのビットの”位置” 属性を無視していることに気づかれたであろう。第１図を参照すると、Ｉ／Ｏパ ッド（Ｄ，Ｑ）の位置と、ビットが記憶されているレジスタの位置との間に何の 関連性もない。パイプラインとレジスタとの間の転送の間に、１ワード中のビッ トは、それらの出発点および／あるいは目的地に関係なく１２個のパケットにグ ループ化されて、１２ビット幅のＩ／Ｏデータバスのネットワークを経由して転 送される。 これとは対照的に、本発明に従えば、個々のワードのビットをレジスタバンク と関連付け、パイプラインを”ローカルモード”で接続することが可能で、それ によって、例えば、レイアウトを設計する最も初期の段階でレジスタの位置とＩ ／Ｏパッドの位置との関係を考慮に入れることなどによって、レジスタを番地指 定するためのメカニズムを大幅に簡略化することができる。 この原理を分散アーキテクチャ中で効率的に適用するために、中央メモリ中の ブロック数がワード中のビット数の関数であれば好都合である。従来技術の８メ モリブロック（第１図）は、例えば８または１６という長さを有するワードとは うまく調和するであろう。しかし、８メモリブロックは、ここに述べたアーキテ クチャのような１２の長さを持つワードとはうまく調和しない。 この例での１２のように、もしワード長が固定されていれば中央メモリは１２ ブロックまたは６ブロックに再構成されねばならない。ブロック数はワード中の ビット数の関数になる。６ブロックのアーキテクチャ解を利用する場合、本実施 例に従えば、第３図に示された”分散された”アーキテクチャレイアウトが得ら れる。 進歩したレイアウト（第３図）において、ワードの各ビットはそれぞれ１つの レジスタバンクと一意的に関連付けられる。例えば、ブロック５−７（３０）中 にはワードの第５ビットと第７ビットとだけが記憶される。同様に、ブロック４ −６（３１）はワードの第４ビットと第６ビットだけを記憶する。この実施例で の４に等しいレジスタへのアクセスの並列性を保ちながら、第３図に示された” ローカルな”接続が達成される。しかし、本発明に基づくこの回路（第３図）の Ｉ／Ｏデータラインのネットワークは、（第１図）のそれと比べた場合、大幅に 簡略化されている。例えば、レジスタバンクの脇を通り抜けるラインの数は５０ ％削減されている。すなわち、水平なＩ／Ｏデータバスが取り除かれている。 １つの番地指定レベル、すなわち以前にはＳＡＰセレクタによって制御されて いたレベルを取り除くことによって、バッファメモリの容量はそのまま（８０ワ ード）にして、レジスタの番地指定メカニズムは大幅に簡略化される。 本発明の更に別の実施例では、パッドの配置を変更することによって第４図に 示されたレイアウトを得ることができる。そこではＩ／Ｏデータラインの構成は 第３図で達成されたものよりも更に効率的になっている。 第４図に示された回路を更に発展させることによって、例えばリードオーバー チップ(lead over chip)構成に適した、中央ラインに沿ってそれらのパッドを水 平に並べたデバイスのための別のレイアウトが得られる。 第３図および第４図の両図に示されたレイアウトでは、多分４よりも小さいレ ジスタ並列度で十分であろうと思われる。それはＩ／Ｏ動作がレイアウト設計に よって非常にローカル化されており、従ってそれらは配線につきものの寄生部品 の速度によって不利になることが少ないからである。 例の中では、簡単のために、第１図のように入力イネーブラ（ＩＥ）の存在に ついて述べられていない。実際、いくつかのＦＭＥＭにはＩＥが全く使われてい ない。 入力イネーブル（ＩＥ）は、現在入力中のワードをメモリに記憶すべきか否か 、あるいは既に存在するデータ項目を所定の場所に変化させずに残すべきか否か を確定する信号である。”マスキング”として知られたように、このプロセスは 例示の回路（第１図）中の”レジスタレベル”において実行される。このことは 、入力中の各ワードに付随するＩＥ情報ビットが、ワード中の１ビットまたは複 数ビットそれ自身が記憶されている場所であればどこにでも分散されているとい うことを意味する。第１図の構成において、この説明のために、ＩＥは入力中の ワードの第１３番目のビットとして考えられている。”実効的第１３ビッド”を 考慮することが好ましいと考えるべきであれば、このことは第１図において入力 データバスの幅を１２から１３へ広げることによって達成できる。第３図に示さ れたアーキテクチャ内で”第１３ビッド”を考慮するためには、更に４個の入力 データラインを追加することが必要である。しかし、それらのラインは２つの隣 接レジスタバンクによって共有されるため、結果の実施例はそれでもなお、対応 する従来技術のデバイスよりも効率的である。 ＩＥ機能を得るための１つの解決策は、入力をマスクすることが好ましく、そ してそのワードに付随するＩＥが値０を有する場所および時刻に、ワードレジス タをセンスアンプへつないでいる転送ゲートを開くこと（opening）を禁止する ことである。この禁止によって、書き込みサイクルは、それの転送ゲートを閉じ られた（closed）ワード、すなわちＩＥ値が１のワードに付随するアレイセルに 書き込みを行う効果を持ち、同時に、マスクされたワード、すなわちＩＥ値が０ のワードでその転送ゲートが開いている（open）ワードに付随するセル中でリフ レッシュサイクルを実行する効果を持つことになる。 例えばＴＭＳ１０７０のような１Ｍｂ技術に基づくデバイスでは、バッファメ モリのレジスタは中央メモリの外にあって、周辺に位置している。従って、さも なければワードレジスタをセンスアンプへつなぐ転送ゲートレベルで発生する、 書き込み禁止を妨害するレイアウトの問題は存在しない。 これに対して４Ｍｂ技術では、レジスタのレイアウトは縦方向にセンスアンプ ４個分の空間を占める。１メモリサイクルの間、各レジスタは転送ゲートを介し て適切なタイミングで以てそれに付随する４個のセンスアンプのうちの１個へつ ながれる。センスアンプの選択は第５図に示されたように、０，１，２，３，お よび４と番号を付けられたブロック選択（ＢＬＫＳＥＬ）と呼ばれる４個の信号 によって制御される。それらの信号は、ブロック選択０によって制御されるゲー ト５０のように、転送ゲートを開閉させる。 もしＴＭＳ１０７０に対して適用された解決策を４Ｍｂベースのデバイスに対 して考慮するのであれば、ブロックセレクタの制御はワードによって区別できる 必要があり、その制御メカニズムは、それに付随する転送ゲートの閉鎖を禁止す る、あるいはしないためにＩＥ値を考慮するものであるべきである。 これによって動作できるデバイスが得られるのであるが、好ましいのは中心核 の設計に対してそれほどの侵害を与えないようなＩＥ組み込みの方法論である。 ここに述べる配置では、書き込みサイクルの直前に読み出しサイクルを実行し 、それに続いてＩＥ値に基いて中央メモリによって読み出された最後のデータ項 目と新しいデータ項目との間で選択が行われる。このデータ選択は、一旦選ばれ れば通常の書き込みサイクルを使用して中央メモリ中へ物理的に直ちに書き込ま れる。 この方法論は直ちに、例えば４Ｍｂ技術に基づくフィールドメモリ中に用途を 見いだすであろう。その用途は、この方法論が適用されなければ修正することが 困難でありまた同時に高価につく、センスアンプおよびレジスタに関する複雑な レイアウトを有するものである。 入力イネーブル（ＩＥ）は、入力される各ワードに対して、既にメモリ中にあ るデータは変化させないままで残しながら、そのワードをメモリ中へ書き込むべ きか否かを確定するための情報ビットを割り当てる信号である。このことを実現 することについて第５図を参照しながら説明する。 この実施例の動作を理解する助けとするために、第５図はレジスタとそれに付 随するセンスアンプの区分５．１の図を含み、タイミング図（３．２）はこの回 路または同様な回路から表現できるもので、この型の典型的なものである。 各ワードには、それらのビットを記憶する１２個のレジスタの他に別の１つの レジスタが付随する。この別の１つのレジスタはそのワードに付随するＩＥ値を 記憶するものである。このレジスタは適当なタイミングにおいてＭＡＳＫ信号を 生成する。 第５図を参照すると、バッファメモリのＮワードすべてが書き込まれた瞬間Ｔ Ｏにおいて、この時点で制御信号ＷＯＰ（書き込み動作）が、”書き込みラッチ ”を”書き込みレジスタ”から分離している対応するスイッチを開く（open）。 同時に、書き込み要求がアービターへ送られる。 ”書き込みラッチ”はその時点の書き込みサイクルに関連するデータを保持し 、他方で”書き込みレジスタ”は後続のデータ項目を記憶するために使用できる ようにされる。できるだけ早急に、アービターは書き込みサイクルを開始させる 。それは２つの連続したサイクル、読み出しサイクルと通常の書き込みサイクル とを含む。読み出しサイクルは、メモリセル中に含まれるデータに応答してセン スアンプが交替した時点Ｔ１から始まる。次に、ＢＬＫＳＥＬの１つが１に変わ り、ドライバ（ＤＲＶ）を介してノード４へつながることになる。 ＩＥ値に基づいて、時刻Ｔ２においてＭＡＳＫ信号が生成され、それがそのワ ードに付随する１２個のレジスタのスイッチを制御する。もしＭＡＳＫが１へ変 化すると（第３図の実線、ＩＥ＝０）、ノードＮ４における信号はノードＮ１へ 送られ、書き込みラッチ中に記憶される。この場合、新しいデータ項目は既存の ものと置き変わる。逆に、もしＭＡＳＫが０に留まるならば（第３図の破線、Ｉ Ｅ＝１）、新しいデータ項目は中央メモリへ書き込まれるであろう。それは書き 込みラッチの内容が不変のままであるからである。時刻Ｔ４に、ＢＬＫＳＥＬは ０へ戻り、書き込みラッチは、ＭＡＳＫ値、従ってＩＥ値に基づいて新しいデー タ項目と中央メモリ中に保有されているデータ項目との間で行われた選択の結果 を保持する。 従って、この時点で通常の書き込みサイクルを始めることが可能となり、それ によってその書き込みサイクルを完了させることができる。Ｔ５の瞬間に、ＷＭ （メモリ書き込み）は１へ変化し、ノードＮ３へ書き込みラッチ中に記憶されて いるデータ項目の値を与える。 時刻Ｔ６には、先行する読み出しサイクルで使用されたのと同じＢＬＫＳＥＬ が再び１へ変化し、ノードＮ３に存在する信号に従って強制的にセンスアンプを 方向転換させる。引き続いて、アレイのセルに再書き込みが行われ、ＢＬＫＳＥ Ｌは０へ戻り、ＷＭは０へ変化する。最後に、ＷＯＰ信号が１へ戻り、書き込み サイクルの終了を示す。 上述の方法論は、その他の方法と比較した場合、４Ｍｂ技術デバイスに対して 適しているという特長を有する。この方法論でそうであるように、書き込みサイ クルの長さは通常の書き込みサイクルの２倍になっている。 これまで述べてきたような、４Ｍｂダイナミックランダムアクセスメモリ（Ｄ ＲＡＭ）技術に基づくＦＭＥＭでは、入力および出力動作のために２本のパイプ ラインが組み込まれている。 これらのパイプラインは遅延をもたらす。それは、書き込みモードにおいては 、”書き込みリセット”の後、シリアルな書き込みクロックが走っているかどう かにかかわらず、書き込みパイプラインラッチ中へトラップされた最後の入力デ ータがメインメモリ中へ書き込まれなければならないからであり；また読み出し モードでは、”読み出しリセット”の後、出力に最初のデータが直ちに期待され るのであるが、もしパイプラインが空であれば遅延するであろうからである。 本発明の更に別の態様に従えば、これらの問題となる好ましくない遅延は、” リセット”を受け取る時に臨時的に機能する、小型で高速なメモリ、ミニキャッ シュメモリを使用することで解決する。４Ｍｂ技術は本発明によって提供される ような小型で高速な専用の”ミニキャッシュ”メモリを使用することで恩恵を受 ける典型的な従来技術である。 実施例（第６図）は２．９Ｍｂの中央メモリを有し、それは更に、図面で１１ から１８と番号を付けた８個のブロックに分割される。最小サイクル時間（２５ ｍｓオーダー）を得るために、入力／出力（Ｉ／Ｏ）バッファ（２０，２１，２ ２，２３，２４）と中央メモリとの間に複数のレジスタが挿入されて、アレイの Ｎ個のワードへ同時に並列的にアクセスすることを可能にしている。これらのレ ジスタは書き込みおよび読み出しの両モードにおいてバッファメモリとして機能 する。 先の実施例と同じように、中央メモリを構成するこれらの８個のブロックは各 各３個のミニアレイ（２１，２２，２３）を含み（第２図）、それらにはセンス アンプが付随している。外側のミニアレイは読み出し／書き込みレジスタ（第２ 図）（２５，２６）によって外側を囲まれているので、この回路の中には合計で １６バンクのレジスタが含まれている。 ８ブロック×２バンク＝１６バンクのレジスタ 各バンクには読み出しおよび書き込み両モードにおいて５ワードを記憶するの に十分な数のレジスタが含まれ、合計で８０ワードのバッファメモリ容量を与え ている。 Ｎ＝１６バンク×５ワード＝８０ワード レジスタは１６個のバンクのうちから４バンクを選ぶセレクタを使用してアク セスされる（第１図）。それらのセレクタは”ＳＡＰ”として表されており、後 に０から３までの数字を付け、前には書き込みを表すＷまたは読み出しを表すＲ が付けられる。各レジスタバンクの脇にはポインタ２６のようなポインタがあっ て、それは５個のワードオプションのうちから１つを選択する。 １つは書き込みモード用、もう１つは読み出しモード用に２つのパイプライン を使用して、４ワードが同時に並列的に番地指定される。書き込みパイプライン は入力バッファからのデータをレジスタへ並列的に転送し、それによってクロッ ク周波数を４分の１に低減する。逆に、読み出しパイプラインはレジスタから出 力バッファへ転送されるデータを逐次化し、等価的クロック周波数を４倍に増大 させる。 書き込みモードあるいは読み出しモードのいずれかの各メモリサイクルに含ま れるワード数Ｎが時間窓を定義する。この窓はＮ（含まれるワード数）×ＭＣＴ （最小サイクル時間）として表される。ＭＣＴは、中央メモリへのアクセスの可 能性のある５つの要求すべてに応えられる時間である。これらのアクセス要求は 、”書き込みリセット”、”シリアル書き込み”、”読み出しリセット”、”シ リアル読み出し”、そして”リフレッシュ”である。 中央メモリの動作、すなわち”要求”の時間的な順序は”アービター”（第８ 図）によって管理される。これは同時的なシステムリソース要求を解決すること のできるマルチプロセッサーネットワークのオペレーティングシステムの１区分 である。 メモリアレイへの各アクセス、そしてあらゆるアクセスは、番地指定された行 のすべてのセルを巻き込む。読み出しまたは書き込み動作において、実際に関係 するのはそれらのうちの４分の１だけであるが、例えば、第２図（２５）におい て、ブロックセレクタがセンスアンプの４個のうちの１個を選び出し、それをロ ーカルレジスタへつなぐためにすべてのセルが関係することになる。行の番地は 第１図および第４図で、”書き込み行カウンタ”（４１）、”読み出し行カウン タ”（４２）、そして”リフレッシュ行カウンタ”（４３）と呼ばれる３個のカ ウンタに含まれている。各リフレッシュサイクル毎にリフレッシュ行番地が増分 される。読み出し行番地は読み出しの４サイクル毎に増分され、同様に、書き込 み行番地もモジュール４の列番地指定およびシリアルアクセスの結果として書き 込みの４サイクル毎に増分される。 従来技術におけるデータ転送のシーケンスには問題が多く、例えば、もしユー ザーによって停止させられたとすればメモリ中へ書き込まれたデータの最後の項 目を再読み出しすることは不可能である。これは書き込みモードにおいてＲＳＴ Ｗが発生した後には、書き込みパイプラインのラッチおよびフリップフロップ中 に今もなお存在するデータの最後の項目をバッファメモリのレジスタへ転送する ことが必要であるからである。更に、アービターに対して”書き込みリセット” 要求を送って書き込みサイクルを終了させ、それによってデータの最終項目を中 央メモリへ転送し、そうして２つの先行するＲＳＴＷの間に書き込まれたすべて のデータ（ＴＮＤ＝データの総数）をユーザーが再読み出しすることを可能にす ることが必要である。 従って、典型的な従来技術を採用して、書き込みサイクルを完了させるために ＲＳＴＷの後に複数のクロックショットが続くようにすることが必要である。こ のクロックショットの数はＴＮＤモジュール４、すなわちＲＳＴＷ到着時の書き 込みパイプラインの状態に依存する。 例えば、もしユーザーが停止させるか、あるいはＷＥを使用してＲＳＴＷの後 で現在の書き込みサイクル完了の前にＳＷＣＫをディスエーブル（disable）し たら、その時は、メモリへ書き込まれたデータの最後の項目を再読み出しするこ とは不可能となり、そのデータは失われてしまうことになろう。 ミニキャッシュメモリ、第６図（３５）、は例えばワードの各ビット毎に１個 ずつ、１２個の同一ユニットを含んでいる。各ユニットは出力バッファの近くに 位置しており、各々書き込み用に１個、読み出し用に１個の２個のシフトレジス タを含んでいる。それは閉じたループをなすように構成され、長さがＮＣ（セル 数）セルである。 ミニキャッシュは、リセット動作の後に駆動されるＮＣ個のクロックショット のための専用のローカルメモリである。第７図は論理回路（７−１）の図であり 、ミニキャッシュの動作原理を詳しく示しており、一緒に書き込みサイクル（７ −２）および読み出しサイクル（７−３）に関するタイミングも示している。 ＲＳＴＷの後、ＳＷＣＫとは独立に、従来のシーケンスに従って書き込みサイ クルが完了するが、ＳＷＣＫに取って代わる内部クロックが一時的に使用されて いる。 ＲＳＴＷに続く最初のＮＣ個の新しいデータ項目はＳＷＣＫによって同期化さ れ、ミニキャッシュの書き込みシフトレジスタ中へ記憶される。それに続くデー タは、既に初期化され、ＳＷＣＫに同期化されている書き込みパイプラインへ送 られる。 動作を成功させるために必要な、内部クロックの書き込みサイクルが完了する ことを保証するために、新しいデータが書き込みパイプラインへ到着する前に、 シリアル書き込みクロック最小長（ＳＷＣＫＭＰ）に対する、シフトレジスタの セル数（ＮＣ）の積は、内部クロック最大長（ＩＣＭＡＸＰ）に対する積よりも 大きくなければならない。この機能は、ＲＳＴＷの後に書き込みサイクルを完了 させるために必要とされるクロックショットの最大数に対するものである。ＣＫ ＳＭＮがクロックショット最大数を表すとすれば、これは次のように表される。 ＮＣ×ＳＷＣＫＭＰ ＞ ＩＣＭＡＸＰ×ＣＫＳＭＮ 例ではＮＣが１２に等しい。 バッファメモリには、逐次的な動作のための通常のマスタ・スレーブ式レジス タの他に、キャッシュメモリを構成する８×１２のマスタレジスタも含まれてい る。このキャッシュメモリはＮＣ＋１ないしＮＣ＋８０の入力データを記憶し、 その結果、アレイに対する読み出しアクセスの待ち時間なしに最初の８０ワード が直ちに利用できる。ただし、引き続く８０ワードに対しては待ち時間が必要で ある。 ミニキャッシュおよびキャッシュメモリにローディングした後、そして最後の ＲＳＴＲに続くＮＣ個のＳＲＣＫショットの後、書き込みシフトレジスタ中へ既 にロードされていたデータが並列的に読み出しシフトレジスタ中へ転送される。 キャッシュメモリへのローディングは通常のアクセスサイクルで行われ、そして ＲＳＴＲの後の少なくともＮＣ個のＳＲＣＫサイクルに続いて、書き込みシフト レジスタへ既にロードされていたデータはＰＴＯＳ（並列転送ワンショット）信 号に応答して並列的に読み出しシフトレジスタへ転送される。 ＲＳＴＲに応答して、読み出しシフトレジスタ中に記憶されている最初のデー タは直ちに利用できて出力バッファへ供給される。 ＲＳＴＲの後、”読み出しリセット”要求がアービターへ送られ、３つの主要 な応答を開始させ、その結果キャッシュメモリに保持されていた８０ワードが読 み出しレジスタのスレーブへ転送され、読み出し行カウンタが始動され、そして 以下に続く８０ワードを読み出しレジスタのマスタ中へロードするためのアレイ への読み出しアクセスが実行される。 ＲＳＴＲの後、それをトリガするためのショットに含む、ＳＲＣＫの最初のＮ Ｃショットの間に、新しいデータが、読み出しパイプラインを除くミニキャッシ ュメモリの読み出しシフトレジスタから読み出される。その間に、読み出しパイ プラインが初期化されて、関連する時間の最後に、キャッシュメモリから既にロ ードされていて、ＳＲＣＫのＮＣ＋１番目のショットにおいて利用可能な、すな わち、読み出しパイプラインからデータが再び発行される時に利用可能な、引き 続くデータを有する機会を提供する。この方法論を使用すれば、従来技術のパイ プラインによって導入された遅延という好ましくない欠点を克服することができ ることが明かである。 動作時には、書き込みリセット（ＲＳＴＷ）が発生すると（第７−２図）、Ｗ ＭＣは高レベルへ向かい、Ｄ−ＩＮ入力に現れるデータは書き込みシフトレジス タ中へ直接入力されることになる。これによって書き込みパイプライン中に存在 するデータが内部クロックＷＳＣＫによって書き込みレジスタへクロック入力さ れる。 このデータは、ミニキャッシュの読み出しシフトレジスタへの直接転送（ＰＴ ＯＣＳ）を開始させることによって読み出され、そしてＲＭＣが高レベルにあれ ばこのデータは出力（Ｄ−ＯＵＴ）に現れる。出力データが利用可能になる前に 、読み出しパイプラインが満たされるのを待つ必要はないということが分かるで あろう。この構成は、読み出しリセット（ＲＳＴＲ）後、１３番目の（ＮＣＨ） サイクルで読み出しパイプラインは一杯になり、それによってミニキャッシュか ら一旦データが読み出されてしまえばシステムは通常の動作に対して同期すると いうものになっている。 第１図に関する表 ＭＲＥＱ メモリ要求 ＷＭＲＥＱ メモリ書き込み要求（リセットおよびシーケンシャル） ＲＨＭＲＥＱ メモリリフレッシュ要求 ＲＭＲＥＱ メモリ読み出し要求（リセットおよびシーケンシャル） ＷＰＣＳ 書き込みパイプライン制御信号 ＲＰＣＳ 読み出しパイプライン制御信号 ＷＭＣ ミニキャッシュ書き込み ＷＳＣＫ 書き込みシットクロック ＰＴＯＳ 並列転送ワンショット ＲＭＣ ミニキャッシュ読み出し ＲＳＣＫ 読み出しシフトクロック 第５図に関する表 ＢＬＫＳＥＬ ブロック選択 ＷＯＰ 書き込み動作 ＷＭ メモリ書き込み ＷＡＰ 書き込み番地ポインタ ＲＡＰ 読み出し番地ポインタ ＲＭ メモリ読み出し 第７図に関する表 ＷＭＣ ミニキャッシュ書き込み ＷＳＣＫ 書き込みシフトクロック ＰＴＯＳ 並列転送ワンショット ＲＳＣＫ 読み出しシフトクロック ＲＭＣ ミニキャッシュ読み出し ＲＳＴＲ 読み出しリセット ＲＳＴＷ 書き込みリセット Ｄ−ＩＮ データ入力 Ｄ−ＯＵＴ データ出力 ＴＮＤ 引き続くＲＳＴＷ間のデータ総数

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ＲＭ９３Ａ０００８１２ (32)優先日 1993年12月７日 (33)優先権主張国 イタリア（ＩＴ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ，ＵＳ (72)発明者 サンソネ，カルロ イタリア国 アイ − 67100 ラクイラ, ビア モンテカミシア ７

Claims (1)

1. 【特許請求の範囲】 １．ブロックの形に配置されて、データワードを記憶するためのフィールドメ モリであって、各ブロックが前記ワードの１ビットまたは複数ビットを記憶し、 前記１ビットまたは複数ビットが前記ワード内で予め定められた位置を占めてい るフィールドメモリ。 ２．第１項記載のフィールドメモリであって、各ビットが単一のレジスタを介 してロードされるようになったフィールドメモリ。 ３．第１項または第２項記載のフィールドメモリであって、ビット入力パッド がそのビットを記憶するメモリブロックに隣接して位置しているフィールドメモ リ。 ４．第１項、または第２項、または第３項記載のフィールドメモリであって、 ビット出力パッドがそのビットを記憶するブロックに隣接して位置しているフィ ールドメモリ。 ５．第３項または第４項記載のフィールドメモリであって、１ビットがそれ以 上の選択無しに入力パッドまたは出力パッドへつながれているフィールドメモリ 。 ６．第３項ないし第５項のうちの任意の項記載のフィールドメモリであって、 １つのデータビットに付随する前記入力パッドおよび出力パッドが隣接して位置 しているフィールドメモリ。 ７．先行する任意の項記載のフィールドメモリであって、パッケージ化された デバイス中に含まれたフィールドメモリ。 ８．第６項記載のフィールドメモリであって、前記パッケージがリードオーバ ーチップパッケージであるフィールドメモリ。 ９．先行する任意の項記載のフィールドメモリであって、更にマスクされた入 力イネーブル構成を有するフィールドメモリ。 10．第９項記載のフィールドメモリであって、前記構成がここに定義されたよ うな４Ｍビットの技術に適合するものであるフィールドメモリ。 11．パイプラインとともに使用されるデータキャッシュであって、前記パイプ ラインからのデータ出力と同時に入力データを受信するように配置された書き込 みシリアルレジスタを含むデータキャッシュ。 12．パイプラインとともに使用され、読み出しシリアルレジスタを含むデータ キャッシュであって、前記シリアルレジスタあるいは前記パイプラインのいずれ かからデータが選択的に読み出されるようになったデータキャッシュ。 13．第１１項または第１２項記載のデータキャッシュであって、更にそれらの 間でデータ転送が行われるようになった読み出しシリアルレジスタと出力シリア ルレジスタとの両方を有するデータキャッシュ。 14．第１３項記載のデータキャッシュであって、前記書き込みレジスタが書き 込みパイプラインと組み合わされ、また前記読み出しレジスタが読み出しパイプ ラインと組み合わされて使用されるようになったデータキャッシュ。 15．先行する任意の項記載のデータキャッシュを有するフィールドメモリ。 16．第１５項記載のフィールドメモリであって、前記データキャッシュがメモ リ出力バッファに接近して位置しているフィールドメモリ。 17．第１５項または第１６項記載のフィールドメモリであって、 ＮＣ×ＳＷＣＫＭＰ ＞ ＩＣＭＡＸＰ×ＣＫＳＭＮ であるフィールドメモリ。 18．第１７項記載のフィールドメモリであって、ＮＣ＝１２であるフィールド メモリ。 19．図面を参照してここに本質的に説明されたようなフィールドメモリ。 20．図面を参照してここに本質的に説明されたような入力イネーブルを実現す る方法。