JP2002526848A - マルチポートメモリを含む装置 - Google Patents
マルチポートメモリを含む装置Info
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
stitute of Electronics Information and Communication Engineers, Volume
J80 No.3(1997) 頁223乃至226 に公開されたT.Sazaki, K,Takano, N.Oda, H.Kob
ayashi, 及びT.Nakamuraによる題名“Time Division Pseudo Multi-Port Regist
er File with Wave Pipelining”という文献から既知である。同様の回路が、th
e Journal of Solid State Circuits vol.26 No.24(April 1991) 頁549乃至554
に公開されたKenichi Endo, Tsuneo Matsumura, 及びJunzo Yamadaによる題名“
Pipelined, Time-showing Access Technique for an integrated Multiport mem
ory”という文献から既知である。
いる。マルチポートメモリは、別個のポートを介して単一のメモリコア(memory
core)へデータを記憶すること及び該単一のメモリコアからデータを検索する
ことを可能にするモジュールである。現実のマルチポートメモリのポートは、メ
モリ設計の不可欠な部分である。典型的には、これらのポートは、相互のタイミ
ング間で関係を持たない(実際、同一アドレスを同時に読み取ること及び書き込
むことが禁止されていることを除いては独立している)。
モリにより実施されるということにおいて異なる。該ポートは、クロックサイク
ル内のタイムスロットにおいてこのメモリに逐次アクセスすることによりシミュ
レートされる。前記ポート各々に対するデータ、アドレス及び制御入力は、クロ
ック入力の立ち上がり縁(rising edge)においてサンプリングされる。クロッ
クは、メモリアクセスのシーケンスもトリガする。
定するために300MHzクロックの逐次周期(successive period)を用いる。3個
のポートがある。100Mhzクロックが、これらポートへのアクセスサイクルを規定
するのに用いられる。Endo等及び我々は共にメモリにアクセスするクロック縁を
ポラリタス(polaritus)する。
ないが、メモリアクセスから導かれる結果がラッチされる場合、該データは前記
サイクルの終端より前に利用可能である。データが利用可能になる時間とサイク
ルの終端との間の時間間隔は、とりわけ、100MHzクロックサイクルのより早い部
分でメモリへアクセスするポートからより大きくなる。この時間間隔の間に、デ
ータは、組合せ論理回路を通過するかもしれない。これは、回路、特に、幾つか
のアプリケーションのために設計されている集積回路にメモリが埋め込まれ、斯
様な組合せ論理が容易に装置の設計に盛り込まれ得るようなアプリケーションに
特定の回路を加速するために用いられ得る。
ポートがメモリへアクセスすることが可能になるメモリアクセスサイクルの終端
との間の時間間隔を増大させることにある。
シェイクを用いてメモリへのアクセスのためのタイムスロットを生成することに
より、メモリへのアクセスは、ポートがアクセスされる周波数のN倍の周波数に
おいて動作する高い周波数クロックのサイクルに応じてタイムスロットが生成さ
れる場合より速くなる。
らデータが利用可能になるクロックサイクルの終端との間により多くの時間が残
る。残存する時間において、前記メモリからのデータを組合せ論理演算に用い、
かかる演算の結果を前記サイクルの終端において記憶することが出来る。これが
前記回路を加速する。前記組合せ論理演算により生成される遅延は前記クロック
サイクルのかなりの部分であっても良い。N個のポートがある場合、メモリアク
セスは前記クロックサイクルの始めに開始し、データは該クロックサイクルの始
めからMタイムスロット後にポートにおいて利用可能になり、その場合、前記組
合せ回路の遅延は前記クロックサイクルの(N-M)/N以上であっても良い。これは
、各タイムスロットが前記クロックサイクルの1/N未満を占める必要があり、該
クロックサイクルの1/Nである必要はないからである。
内部クロック信号を生成するのに用いられても良い。ここで、Nはポートの数で
ある。この内部クロックは、同期式の設計スタイルの意味における時間の基準と
してポートシェルにおいて用いられる。斯くして、前記メモリの設計及びテスト
は同期式回路の場合と同様に行われても良く、このことが設計及びテストをかな
り簡略化する。
れ得る。実際には、ポートの数の上限は、(システム)クロックの周期及びメモ
リサイクルの時間の比率により与えられる。
ポート以外の全てのポートに対するより長い読取りアクセス時間を犠牲にして所
要のシリコン面積及び消費電力を削減する。前記シリコン面積は、ポートの数に
比例する(従来技術では二次比例)。消費電力は殆どポートの数に依存しない(
従来技術においては線形)。
制御器は非常に小さく、略々20ゲート相当の大きさである。それ故、内部クロ
ックはPLLを用いずにローカルに生成される。その代わり、メモリからのレディ
信号(ready signal)が次のクロック縁を生成するのに用いられる。このアプロ
ーチは3つの利点を持つ。即ち、 −PLLが不要となり、その結果、IC障害の源が除去される。 −必要面積が少なくなる(略々10倍小さくなる)。 −レイアウトがより簡単である(付加的な変則的なブロックが無い)。 −システムクロックがゲートされる場合に内部クロックを完全にディスエーブル
にすることが出来るので電力を節約する。 −逐次メモリアクセスが最大限圧縮されるので、最短アクセス時間を与える。
置は論理回路17を含み、論理回路17は多数のポート12a乃至12cを介し
てマルチポートメモリ10に結合される。該メモリの出力ポートは、組合せ論理
回路14a乃至14bに結合される。組合せ論理回路14a乃至14bの出力は
、レジスタ16a乃至16bに結合され、そして該レジスタは、論理回路17に
結合される出力を持つ。当該装置は、論理回路17、マルチポートメモリ10及
びレジスタ16a乃至16bに結合されるクロック回路18を有する。
動作し、情報をパイプライン処理する。あるクロックサイクルにおいて、論理回
路17は、マルチポートメモリ10に対するアドレス信号A、データ入力信号D、
ポート選択信号PS及び書込みイネーブル(write-enable)/読取り信号WEを作成
する。あるポートに対するポート選択信号PSがクロックサイクルにおいてアクテ
ィブである場合、マルチポートメモリ10は、このポートに対するアドレス信号
Aにより決定されるアドレスにおいてWE信号に依存してデータを読取る又は書込
む。
モリ10から読取られ、メモリ10のこのポートに対応する出力Dに供給される
。次いで、このデータは組合せ回路14a乃至14bにおいて処理され、この次
のクロックサイクルの終端、即ち、マルチポートメモリがデータを出すクロック
サイクルの終端で、処理の結果がレジスタ16a乃至16bにおいてラッチされ
る。組合せ論理回路14a乃至14bは、中間記憶領域なしにデータを処理する
。一例として、組合せ論理回路14aは、加算15を行うことが示されているが
、異なるポートからのデータを組み合わせるか、又は一個のポートからのデータ
しか用いないで、他の論理及び/又は算術演算が用いられても良い。
から利用可能になるクロックサイクルの終端以前に利用可能になる。クロックサ
イクルの終端までの時間は、該クロックサイクルの終端においてレジスタ16a
乃至16bに結果を記憶する前にデータに組合わせ論理演算を施すために用いら
れる。更に次のクロックサイクルにおいて、データは他の処理のためにレジスタ
16a乃至16bから論理回路17へ送られる。論理回路17は、クロック信号
によりクロックされる他のレジスタを含んでも良い。
る。3つのタイプ、即ちR(読取り専用(read only))、W(書込み専用(writ
e only))及びR/W(読取り/書込み(read or write))がある。読取り機
能を備えるポートは、データ出力Qを持つ。書込み機能を備えるポートは、デー
タ入力Dを持つ。R/Wポートは、読取りと書込みとの間で選択する書込みイネ
ーブル入力WEを持つ。PMPメモリの各ポートは、同期インタフェースを備え
る標準的なシングルポートメモリのポートに相当する。全ての入力はクロック入
力CLKの立ち上がり縁においてクロックされる。そして、逐次、ポート0をは
じめとして全てのポートが供される。
ポートが同一アドレス位置に同時にアクセスする(一方は書込みで、他方は読取
り又は書込み)場合に現実のマルチポートメモリで起こり得る読取り/書込みの
競合が、ポートが順次供されることから決して起こらないだろう。ここでは、説
明の目的のために全てのポートはR/Wタイプのものになるだろう。読取り専用
及び書込み専用のタイプのポートは、R/Wポートの単なる派生物である。
キテクチャは、マルチプレクサシェル30、非同期式制御器32及びRAM又はROM
インスタンス34から成る。
ェルは、構成に依存する。このマルチプレクサシェルは、標準セル方式において
マルチポートファンクションを実施する。図の左側において、第1ポート以外の
各ポートの入力信号(A, D, PS, WE)は、クロック入力CLKの立ち上がり縁にお
いてレジスタ40に記憶される。第1ポートの入力信号は記録(register)され
ない。これら信号は、メモリモジュールに直接伝播することが出来る。前記レジ
スタに続くマルチプレクサ42は、ポートの1個に対応する(記録された)A, D
, PS及びWE入力からの選択をなす。この選択は、アクティブポートを保持するカ
ウンタ43により制御される。MUXシェルにおける全てのフリップフロップ及び
メモリモジュールは、ローカルクロック信号clkIntによりトリガされる。
ックclkIntのクロック周期はメモリのアクセス時間(サイクル時間)に等しい。
これは、メモリのレディ出力を用いることにより達成される。これは、(1)メ
モリアクセスがclkIntの立ち上がり縁により開始され、(2)該メモリがRYmem
をローにすることにより自身のビジー状態を通知し、(3)非同期式制御器がcl
kIntをロー(low)にすることにより応答し、(4)しばらくの後にメモリアク
セス完了がハイレベルのRYmemにより合図されるというように機能する。この最
後のイベントは、全てのポートが供給されるまでこのシーケンスを再始動する。
るQレジスタ/ラッチにコピーされなければならない点で書込みアクセスと異な
る。最短読取りアクセス時間は、データがラッチ44に記憶される場合に果たさ
れ得る。ラッチは、ストローブ[i]信号(i=0...,各ポートに対し1つ
)により制御される。アクティブポートのストローブ信号は、読取りアクセス時
間に等しい幅を持つ0-1-0パルスである(図5参照)。ストローブの間、ラッチ
[44]は透過的(transparent)で、さもなければ最新の値が維持される。
される。 Strobe[i] = read & actPort[i] & (NOT clkInt) & (NOT RYmem)
即ち、アクティブポートに対応するビットはハイであり、他のビットはローであ
る。信号readは、読取りアクセスが進行中であることを示す。信号“read”は、
Dフリップフロップ46で生成され、Dフリップフロップ46はclkIntのアクティ
ブ縁においてアクティブポートからCS及び(NOT WE)の論理“AND”をコピーす
る。ClkIntがローである場合、信号actPort及び信号readは有効(valid)である
。RYmemの立ち上がり縁は、メモリからのデータが有効であることを示し、従っ
て、このイベントの後ストローブはローになることができる。
非同期式の有限状態機械(FSM)から成る。非同期式制御器は各ポートのサービ
ス(port service)に対する内部クロック上の立ち上がり縁を生成する。アクテ
ィブポートが、対応するPS入力により制御されているメモリアクセスを要求する
場合、内部クロック上の立ち上がり縁はclkInt及びRYmem信号のペア(clkIntが
メモリをトリガし、RYmemがメモリアクセスの完了を示す)を介するメモリとの
ハンドシェイクをもたらす。アクティブポートが選択されない場合、ハンドシェ
イクは、RYdumと呼ばれるダミーレディ信号を作成する補助回路で実行される。
して最後のポートが完了されていること合図するまで内部クロック上の立ち上が
り縁を生成し続ける。
部クロックをFSM62からのクロックとマージ(merge)する。FSM62は、信号
遷移グラフ(STG)により正式に記述され得る明確に規定された振舞い(behavio
ur)を持つ。STGは、非同期式回路に対するイベントベースの仕様である。STGは
トランジション(transitions)及びプレース(places)より成る。トランジシ
ョンは入力又は出力信号の値の変化を表わす。プレースはトランジションの事前
条件及び事後条件を表わす。プレースはトークンでマークされることができ、こ
れは、回路において対応する条件を保持することを意味する。トランジションの
全ての事前条件がマークされる場合、該トランジションは発火(fire)しても良
く、これはトークンがその事前条件から除去され、その事後条件に付加されるこ
とを意味する。STGは非同期式回路の振舞いだけでなく、該回路が動作する環境
の振舞いをも明示することに注意されたい。トランジションのプレースと結合す
るペアにより記述される因果関係は、回路及びその環境が信号の遷移に対してど
のように反応することが出来るかを表わす。STGにおいてプレースは円で、トラ
ンジションは箱(box)で示され、厳密に1つの先行点及び1つの後続点を備え
るプレース(無条件のプレース)は省略される。トランジションのラベル(labe
l)は、各々立ち上がり縁及び立ち下がり縁を示す“+”又は“−”に先立つ信
号名から成る。
又はダミーハンドシェイクのどちらかの完了を示す。信号restartは、開始信号
と同じであるが、少し遅延する(clkIntがロウになる場合に変化する)。
依存しない回路に同等の振舞い(equivalent behaviour)を合成することが可能
である。このジョブのために我々は、the University Politecnica de Cataluny
a, Barcelonaにおいて開発され、J.Cortadella, M.Kishinevsky, A.Kondratyev,
L.Lavagno 及びA.Yakovlev”により”IEICE Transaction on Information and
System”, volume”E80-D”, number = 3 March 1997, 頁315乃至325において公
開された表題”Petrify:a tool for manipulating concurrent specifications
and synthesis of asynchronous controllers”という文献に記載されているツ
ールPETRIFYを用いている。
示す。図5においてRYの波形は3個のポートに与えられる。このレディ信号は外
部クロックをFSMからのクロックとマージするために用いられる。
クロックパルスをもたらすように設計される。機能的にはレディ状態はRYport及
びstartの論理AND90である。しかしながら、CLKがローになる前にRYがハイに
なるのを防ぐため、レディ状態はMuller-C素子92を介してCLKと組み合わされ
る。(Mulller-C素子は、両方の入力がハイである場合に‘1’に変化し、両方
の入力がローである場合に‘0’に変化する。)単純なANDゲートはジョブをし
ないだろう。なぜなら、これは、clkIntが多量にロードされる場合に小さすぎる
クロックパルスを潜在的にもたらし得るからである。
部クロックの立ち上がり縁においてメモリのCS入力をサンプリングするフリップ
フロップである。ポートがメモリアクセスをもたらさないということを意味する
零がサンプリングされる場合、正に前述したRYmemのようにRYdumは1-0-1パルス
を生成しなければならない。これは、内部クロックがローになる場合にFFの非同
期セット入力をアクティブな状態にすることで得られる。
おいて与えられるリセット回路が設計されている。外部クロックの立ち上がり縁
におけるPMPの状態が最終/初期状態に等しくない場合リセット回路はリセット
パルスを生成する。制御器がEMCに起因してデッドロック状態に陥っている場合
、この回路もアクティブになるだろう。シェル30における組合せ遅延は、RYpo
rtを介するCLKIntからの最小遅延より短くなるべきである。
Claims (8)
- 【請求項1】 時分割多重マルチポートメモリ及び各ポートから該メモリへ
のアクセスのためのタイムスロットを規定するタイミング制御回路を有するデー
タ処理装置であり、前記タイミング制御回路が前のタイムスロットの間のアクセ
スの完了を示すレディ信号に応じて、前記タイムスロットの少なくとも1つを非
同期的に開始するために、ハンドシェイクのインタフェースを介して前記メモリ
に結合されることを特徴とするデータ処理装置。 - 【請求項2】 クロック回路及び前記メモリが機能的に埋め込まれている論
理回路を有し、該論理回路は前記クロック回路からのクロック信号によりクロッ
クされ、該クロック回路はタイムスロットのサイクルを開始する前記タイミング
制御回路に結合されており、該タイムスロットのサイクルは前記クロック信号の
周期の一部を占めることを特徴とする請求項1に記載のデータ処理装置。 - 【請求項3】 少なくとも2個の前記ポートが前記サイクルの同一の位相に
おいて前記論理回路からの制御信号を受信し、前記メモリが前記少なくとも2個
のポート上のデータを前記論理回路に、該少なくとも2個のポートの各1個に関
して、該少なくとも2個のポートの当該1個に対する前記タイムスロットにおけ
るアクセスの完了を示す前記レディ信号によりトリガされる関連の時間において
逐次に出力することを開始することを特徴とする請求項1に記載のデータ処理装
置。 - 【請求項4】 組合せ論理回路及び該組合せ論理回路を介して前記ポートの
データ出力に結合されるレジスタを有し、前記レジスタがデータが前記ポートか
ら初めて利用可能にされたクロックサイクルの完了時に、該ポートからの該デー
タの組合せ論理処理により得られる結果を記憶するために、前記クロック回路に
結合されるクロック入力を持つことを特徴とする請求項3に記載のデータ処理装
置。 - 【請求項5】 −前記メモリがアクセスを開始する開始信号を受信するスタ
ートアクセス入力及びアクセスの完了時にレディ信号を生成するアクセスレディ
出力を持ち、 −前記タイミング制御回路が、あるタイムスロットに対するアクセスを、先行す
るタイムスロットの完了時の前記レディ信号の受信に応じて開始する前記開始信
号を生成するため、前記スタートアクセス入力及び前記アクセスレディ出力に結
合されることを特徴とする請求項1に記載のデータ処理装置。 - 【請求項6】 前記メモリが該メモリに非選択信号を供するポートに接続さ
れるタイムスロットにおいて前記開始信号に応じて前記レディ信号を生成するた
め、前記メモリと並列に結合される、ダミーレディ信号生成回路を有することを
特徴とする請求項5に記載のデータ処理装置。 - 【請求項7】 2個以上のポート及び前記タイムスロットのサイクルにおい
て該ポートを前記メモリに逐次結合するマルチプレクサを有し、他のいかなるポ
ートより前に前記メモリに結合される前記ポートの最初のポート以外の各ポート
は、前記サイクルのはじめからデータを保持する関連のレジスタを介して前記マ
ルチプレクサに結合されていることを特徴とする請求項2に記載のデータ処理装
置。 - 【請求項8】 全てのポートに対するデータアドレス及び制御入力が、入力
クロックの共通縁において実質上同時にサンプリングされ、該ポートは順に逐次
前記メモリへアクセスし、前記順のはじめ以外は前記入力クロックから非同期的
にタイミングが合わせられることを特徴とする請求項1に記載のデータ処理装置
。
Applications Claiming Priority (3)
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