JPH076182A - 単一ポートｒａｍゼネレータ - Google Patents

単一ポートｒａｍゼネレータ

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JPH076182A
JPH076182A JP5293351A JP29335193A JPH076182A JP H076182 A JPH076182 A JP H076182A JP 5293351 A JP5293351 A JP 5293351A JP 29335193 A JP29335193 A JP 29335193A JP H076182 A JPH076182 A JP H076182A
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アンドレア・バローニ
Luigi Carro
ルイジ・カッロ
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ジョヴァンニ・マストロドメニコ
Michele Taliercio
ミケーレ・タグリエルチオ
Piero Capocelli
ピエロ・カポッチェリ
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    • G—PHYSICS
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    • G11C7/14—Dummy cell management; Sense reference voltage generators

Abstract

(57)【要約】 【目的】 ユーザによって導入されたパラメータに変
化を与えるような構造上及び機能的な特色を持つ単一ポ
ートＲＡＭゼネレータを得る。 【構成】 この単一ポートＲＡＭゼネレータ１はＳＲＡ
Ｍマトリクス２及びセルフ・タイマ３を含み、このセル
フ・タイマがダミー行７及びダミー列９を有し、その各
々が前記ＳＲＡＭマトリクスのそれぞれ１ワードライ
ン、１ビット列の等価負荷を有し、前記ダミー列が対応
するビット列よりも速い速度で放電される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明の適用分野は、コンピュ
ータ援助設計（ＣＡＤ）環境に設置されて動作するメモ
リ・ゼネレータの開発に属する。この発明は、ＣＡＤ環
境中に異なるＲＡＭ構造を生成して動作させるべく意図
された高性能の単一ポートＲＡＭゼネレータに関する。
このＲＡＭゼネレータはスタティクＲＡＭマトリクス及
びセルフ・タイマ制御論理回路を含む。
【０００２】
【従来の技術と課題】周知のように、マイクロエレクト
ロニクスの分野での技術的開発は、単一チップ上に数百
万個のトランジスタを集積させた。そのように複雑な集
積回路をどのように設計するかの問題、またその動作性
能をどのように試験するかの問題は、新しい設計方法学
及び設計器具に近づいた。回路設計で費やされた時間の
損失に対するシリコン面積を最適化するのに意図された
全注文設計アプローチから、今では所定の回路ブロック
（その各々が単独で或は組み合わせて取り出されて既知
の機能及び特性を有する）を使用する、いわゆる構造設
計に基づいたモダン・アプローチになっている。このよ
うに、数百の回路部品を含むライブラリは、今日では回
路設計者のために入手可能である。その結果、ライブラ
リ効率を上げるために、ユーザの必要に応じてライブラ
リ要素を確認するための集積回路ゼネレータが考案され
た。従って、或る回路の可能な選択を全て含むためのラ
イブラリを拡張することは必要でさえない。基本回路及
び特定要件に応じて基本回路を変更できる適当なプログ
ラムを維持すれば充分である。
【０００３】この技術の一例は、特定用途用に適するメ
モリ構造を得るために所定回数の間反復される基本セル
によって作られたメモリ・ボードで与えられる。そのよ
うな態様で、ワードの数、ワードのサイズ及び回路のレ
イアウトは、或る範囲のパラメータを選んで設計され得
る。その結果、この従来技術の解決策には、全ての可能
なユーザ要件をカバーする全ての可能な基本回路を含む
回路ゼネレータ・ライブラリが必要になる。それ故、回
路ゼネレータ・ライブラリ中の基本回路の複雑さは、従
来技術の解決策の重要な点である。回路ゼネレータ・ラ
イブラリに含まれた各基本回路は、ユーザが事実上自己
適応配置を提供することによって導入された任意の可能
なパラメータ変更を黙許するのに有用であるべきであ
る。
【０００４】この発明の目的は、ユーザによって導入さ
れたパラメータに変化を与えるような構造上及び機能的
な特色を持つ単一ポートＲＡＭゼネレータを提供し、こ
れにより従来技術の解決策の欠点を打破することであ
る。この発明の他の目的は、内部信号を発生してＲＡＭ
動作を行うためのセルフ・タイミング組織を有する同一
の基本生成セルを使用するために、全ての素子を含むＲ
ＡＭゼネレータを提供することである。もっと小型のメ
モリ・セルでさえ、高速及び低消費電力を達成するのに
サイズの違うＲＡＭが用いられるならば、タイミングは
自動的に変わらなければならない。
【０００５】
【課題を解決するための手段】請求項１に係る発明は、
ＣＡＤ環境にて異なるＲＡＭ構造を作成し且つメモリ・
マトリクス及びセルフ・タイマを含む単一ポートＲＡＭ
ゼネレータにおいて、前記セルフ・タイマがダミー行及
びダミー列を含み、これらの各々が前記メモリ・マトリ
クスのそれぞれ１ワードライン、１ビット列の等価負荷
を有し、前記ダミー列が対応するビット列よりも速い速
度で放電されることを特徴とする単一ポートＲＡＭゼネ
レータである。
【０００６】
【実施例】図１において、１はこの発明を実施した単一
ポートＲＡＭゼネレータの概略構成を示すブロック図で
ある。このＲＡＭゼネレータ１は、ユーザの特定要件に
応じて異なるＲＡＭ構造を作るようにされており、ＨＣ
ＭＯＳ技術で実現されるのが好ましい。
【０００７】ＲＡＭゼネレータ１はＣＡＤ装置中で作動
し、このＣＡＤ装置（図示しない）はＵＮＩＧＥＮとし
て知られた慣用型式のものである。ＲＡＭ構造を作るの
に広範囲のパラメータすなわち１語のサイズが１ビット
ないし６４ビットである８語ないし８ｋ語を得ることが
できる。その上、後述するように、２つのモードのＲＡ
Ｍを作れる。ＲＡＭゼネレータ１は、スタティックＲＡ
Ｍ（すなわちＳＲＡＭ）マトリクス２及びセルフ・タイ
マ（self timed architecture）３を備えている。
【０００８】ＳＲＡＭマトリクス２は、ワードラインに
相当する所定数の行及びビットラインに相当する所定数
の列を備えている。基本的な各ＳＲＡＭセル１３は、図
２に示すようにビットラインに接続されたパス・トラン
ジスタＭ４，Ｍ５と背中合わせに接続された一対の小さ
なインバータ・ラッチ４，５を備えている。
【０００９】各インバータ・ラッチ４，５は、基準電圧
gndと給電電圧Ｖｄの間に接続され、第１のＮチャネル
ＭＯＳトランジスタ及びこれに接続されて第２のＰチャ
ネルＭＯＳトランジスタから成るＣＭＯＳ構造である。
図２のＳＲＡＭセル１３は、第１のインバータ・ラッチ
４を形成するトランジスタＭ０及びＭ１、並びに第２の
インバータ・ラッチ５を形成するトランジスタＭ２及び
Ｍ３を有している。もう少し詳しく云えば、少なくとも
合計６個のトランジスタが基本的なＳＲＡＭセル１３中
に含まれ、そしてこれらはインバータ・ラッチ４，５及
びビットラインに接続する２個のパス・トランジスタＭ
４，Ｍ５である。スタティック消費電力は漏れ電流だけ
に制限される。両方のパス・トランジスタＭ４，Ｍ５及
びインバータ・ラッチ４，５は高密度を得るために小さ
いサイズである。セルフ・タイマ３は制御論理回路１０
（そのデュティ・サイクルはクロック信号の立ち下がり
縁によって作動される読み出しサイクルとは無関係であ
る）、ダミー行７及びダミー列９を有している。
【００１０】ダミー行７は１ワードラインの等価負荷を
有しているのでメモリ行に相当する。ダミー列９は１ビ
ットラインの等価負荷を有しているのでメモリ列に相当
する。ダミー行７はメモリ行と共に選択される。一方、
ダミー列９は、メモリ・セルと共に選択されるが、メモ
リ列よりも速い速度で放電される。ダミー列９は、放電
セル１１のアレイ（その機能は後で説明する）がある入
力部１４を有する。ダミー行７及びダミー列９は共に、
常に最適である信号を発生するために制御回路に等価負
荷を与える。
【００１１】図３はダミー列９の入力部１４の基本構造
を示す回路図である。このような入力部１４は数個の放
電セル１１を有し、その各々が一対のトランジスタＴ
１，Ｔ２を含む。両方のトランジスタＴ１，Ｔ２はＮチ
ャネルＭＯＳトランジスタであり且つダミー列９と給電
電圧Ｖｄの間に接続されている。その上、トランジスタ
Ｔ１，Ｔ２のサイズはそれぞれトランジスタＭ４，Ｍ０
のサイズと同じである。第１の各トランジスタＴ１は、
そのドレインＤ１がビットラインに接続され且つそのソ
ースＳ１が第２のトランジスタＴ２のドレインＤ２に結
合されている。第２の各トランジスタＴ２は、そのソー
スＳ２がアースに接続され且つそのゲートＧ２が給電電
圧Ｖｄに接続されている。
【００１２】第１のトランジスタＴ１の全てのゲートＧ
１は、一緒に接続され且つ同一ダミー行選択信号２０を
受ける。このダミー行選択信号２０は制御論理回路１０
の出力側に発生される。少なくとも５個の放電セル１１
はダミー列９と並列に接続されている。ダミー列９の残
りのセルは放電セル１１と同様な構造であり、第２の各
トランジスタＴ２のゲートＧ２が基準電圧に接続された
点だけが違う。
【００１３】図１に戻って、読み出し／書き込みパスゲ
ート８は、メモリ・マトリクスすなわちＳＲＡＭマトリ
クス２の最後の行ラインの後でビットラインに接続され
ている。センス・アンプ１５は読み出し／書き込みパス
ゲート８の下流側に接続されてラッチ及びバッファから
成る出力ラインＵにアクセスする。この出力ラインＵは
出力エネーブル・ピンＯＥＮにより３状態にされる。デ
コーダＤは、ＳＲＡＭマトリクス２のアドレスを選択す
るために設けられている。既知の技術によりデコーダＤ
のサイズはＲＡＭのサイズに適合される。
【００１４】センス・アンプ１５はダミー列９及び制御
論理回路１０によりドライバ１９を介して駆動される。
制御論理回路１０はダミー行７及びデコーダＤにも接続
されて選択信号２０を供給する。制御論理回路１０への
入力はクロック信号ＣＳＮ及び書き込みエネーブル信号
ＷＥＮである。クロック信号ＣＳＮはフリー・ランニン
グ・クロックであって、その立ち下がり縁でＲＡＭアク
セスをトリガするために使用される。書き込みエネーブ
ル信号ＷＥＮは書き込みサイクルが読み出しサイクルか
を決定する。
【００１５】この発明のＲＡＭセネレータ１の動作モー
ドを、読み出しサイクルの運転を用意する初期状態につ
いて説明する。読み出しサイクルはクロック信号ＣＳＮ
の立ち下がり縁で始まる。読み出しはデュティ・サイク
ルと無関係であるが、書き込みは書き込みエネーブル信
号ＷＥＮが低レベルに保持される時に起こる。アドレス
はラッチされ、そしてデコーダＤはＳＲＡＭマトリクス
２のメモリ・セルを選択する。ダミー列９は、普通のビ
ットラインよりも速い速度例えば約５倍で放電される。
換言すれば、ダミー列９はメモリ列よりも速く放電す
る。ダミー列９が給電電圧の半分以下になるとセンス・
アンプ１５を作動させ、これはビットライン間の電圧差
を大巾に増大させる。センス・アンプ１５が選択される
時に、メモリ・セルは選択されない。この点で、メモリ
列は、電圧差の大きい他の慣用ＲＡＭと違って、３００
ｍＶの電圧差を持つにすぎない。
【００１６】データは従ってラッチされ且つ出力ライン
Ｕに得られる。もっと詳しく云うと、出力列は高抵抗を
介してメモリ列に接続され、出力列だけをゼロまで放電
させるが、メモリ列は消費電力を少なくするために最低
値まで放電される。これは予備充電時間も短縮する。セ
ルフ・タイマ動作はタイミングを最適にし且つ消費電力
を少なくする。事実、簡単なセンス・アンプは、所要の
期間だけトリガされ、電力を極めて少ししか消費せず且
つ速い性能を好都合に与える。
【００１７】全てのサイクルは読み出しサイクルで始ま
る。読み出し動作は図４に示された波形に従って全ての
サイクルにて始まる。しかしながら、書き込み動作は、
クロック信号ＣＳＮがまだ低レベルに在る間書き込みエ
ネーブル信号ＷＥＮが低レベルに保持される時だけエネ
ーブルされる。もし書き込みエネーブル信号ＷＥＮが低
レベルになると、読み出し動作はセンス・アンプ１５を
オンに在るならばオフにすることにより終了する。書き
込み動作は伝統的なものであって読み出し動作よりも短
い時間起こる。入力データはビットラインに印加されて
ＳＲＡＭマトリクス２のメモリ・セルに書き込まれる。
書き込みサイクル中、書き込まれる入力データは出力バ
スに現れる。書き込みエネーブル信号ＷＥＮ又はクロッ
ク信号ＣＳＮが高レベルになると、書き込み動作は完了
する。ビットラインは予備充電され、そしてＲＡＭは次
のサイクルのための用意をする。
【００１８】全てのサイクル中、アドレスはクロック信
号ＣＳＮの立ち下がりにてラッチされる。アドレス及び
データインの起動及び保持時間は、所定のＲＡＭに使用
されたサイズ及びマックス（mux）次第で変わる。同様
に、アクセス時間すなわち書き込み回復時間はＲＡＭの
サイズに依存する。データは、アクセス時間の経過後出
力ラインＵに得られる。
【００１９】広範囲のパラメータを選択できる時に、こ
の発明のＲＡＭゼネレータの最高の利点を得ることがで
きる。これは、最少の妥協を有する最適性能のＲＡＭを
ユーザに生じさせる。ユーザは、異なるＲＡＭのための
データシートを生じ且つレイアウト図の生成前に構成を
決定することができる。異なるマックス（mux）を選択
でき、そしてこれは様相比の変更を意味する。ＲＡＭの
２つのモードは、クロック信号依存性である出力制御に
基づいて生じられ得る。
【００２０】Ａ） 第１モード この第１モードは、出力エネーブル信号（ＯＥＮ）によ
ってのみエネーブルされる出力ラインＵを有するＲＡＭ
を生じる。もしＯＥＮが高レベルなら、出力ラインＵは
３状態にされる。読み出し動作は、図４に示された波形
に応じて全サイクルで始まる。書き込みは、或るサイク
ル中に書き込みエネーブル信号ＷＥＮがゼロになること
によってエネーブルされる。書き込みサイクルの波形は
図５に示されている。書き込みサイクルは、信号ＷＥＮ
又はＣＳＮのどちらが先になるにせよ高レベルになる時
に終わる。ユーザは直流出力を得るためにＯＥＮピンを
大地へ接続することができる。もし読み出しが既に終わ
っているならば、書き込みサイクルは読み出し−変更−
書き込みサイクル（図６）として呼ばれ得る。
【００２１】Ｂ） 第２モード 第２モードの動作は、信号ＣＳＮ及びＯＥＮが両方共低
レベルに保持されている時だけ出力ラインＵをエネーブ
ルする。この第２モードに関する読み出しサイクルの信
号波形は図７に示されている。この第２モードにてＲＡ
Ｍが生じられる時に、出力ラインＵは信号ＣＳＮ及びＯ
ＥＮで制御される。書き込みサイクルは、まずＣＳＮが
低レベルになり、その後ＷＥＮが低レベルになった後で
始まる。逆に、これら２つの信号のどちらか一方が高レ
ベルになると、書き込みサイクルは終了する。換言すれ
ば、信号ＣＳＮ又はＷＥＮが高レベルになると、これが
書き込みサイクルを終わらせる。読み出しサイクルは信
号ＣＳＮの立ち下がりで始まり、そして図７に示すよう
にデュディ・サイクルとは常に無関係である。読み出し
動作は、書き込み動作を始めるために信号ＷＥＮによっ
て無効にされ得る。書き込みサイクルの波形は図８に示
されている。
【００２２】同一のクロック・サイクル中に書き込みを
始める前に、読み出し動作が完了されるのをユーザが待
つことが起こり得る。この場合、読み出し−変更−書き
込みサイクルを持つことが可能であり、これにより書き
込み動作が始まる時に信号ＯＥＮの助けを借りて出力ラ
インＵは３状態にされ得る。しかしながら、もし信号Ｏ
ＥＮとＣＳＮが両方共まだ低レベルなら、書き込み動作
は出力データを無効にでき、そしてデータが書き込まれ
る。この特定状態については、図９に示された波形を参
照されたい。
【００２３】ユーザは、ＲＡＭのタイミング、サイズ、
様相比及び最大消費電力に満足したなら、最終レイアウ
トを生成し得る。異なる列をマルチプレクサで選択して
この選択されたＲＡＭサイズのための異なるＲＡＭを用
意し、その各々が少し違ったシリコン面積及びタイミン
グ性能を有する。最終レイアウト及び図は、ＣＡＤ環境
で得られる適当なプログラムによって生成される。
【００２４】このようにこの発明の一特定実施例につい
て説明したが、その種々の代替、変形及び改良が当業者
には容易に思いつくだろう。そのような代替、変形及び
改良はこの発明の精神及び範囲内で行われるものとす
る。従って以上の説明は一例であって限定的な意味は持
っていない。
【図面の簡単な説明】
【図１】この発明を実施した単一ポートＲＡＭゼネレー
タの概略構成を示すブロック図である。
【図２】図１のＲＡＭゼネレータ中に含まれた基本的な
ＳＲＡＭセルを示す回路図である。
【図３】図１のＲＡＭゼネレータの一部を詳しく示す回
路図である。
【図４】この発明のＲＡＭゼネレータの読み出し時の動
作波形図である。
【図５】書き込み時の動作波形図である。
【図６】読み出し−変更−書き込み時の動作波形図であ
る。
【図７】ＲＡＭ構成を少し違えた場合の読み出し時の動
作波形図である。
【図８】書き込み時の動作波形図である。
【図９】読み出し−変更−書き込み時の動作波形図であ
る。
【符号の説明】
１ 単一ポートＲＡＭゼネレータ ２ ＳＲＡＭマトリクス ３ セルフ・タイマ ７ ダミー行 ８ 読み出し／書き込みパスゲート ９ ダミー列 １０ 制御論理回路 １３ ＳＲＡＭセル １４ 入力部 １５ センス・アンプ Ｕ 出力ライン
フロントページの続き (72)発明者 ライアモハン・ヴァランバリー イタリア国、20041 アグラーテ・ブリア ンツァ、ヴィア・チ・オリヴェッティ ２、ケア・オブ・エスジーエス−トムソ ン・マイクロエレクトロニクス・ソチエ タ・ア・レスポンサビリタ・リミタータ (72)発明者 アンドレア・バローニ イタリア国、46019 ヴィアダーナ、ヴィ ア・カヴォウル 21 (72)発明者 ルイジ・カッロ ブラジル国、アールジーエス、ポルト・ア レグレ、アール・オッタヴィオ・ドゥトラ 31／201 (72)発明者 ジョヴァンニ・マストロドメニコ イタリア国、20134 ミラノ、ヴィア・ポ ンティ・ディ・レーニョ ６ (72)発明者 ミケーレ・タグリエルチオ イタリア国、20041 アグラーテ・ブリア ンツァ、ヴィア・チ・オリヴェッティ ２、ケア・オブ・エスジーエス−トムソ ン・マイクロエレクトロニクス・ソチエ タ・ア・レスポンサビリタ・リミタータ (72)発明者 ピエロ・カポッチェリ イタリア国、20041 アグラーテ・ブリア ンツァ、ヴィア・チ・オリヴェッティ ２、ケア・オブ・エスジーエス−トムソ ン・マイクロエレクトロニクス・ソチエ タ・ア・レスポンサビリタ・リミタータ

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 ＣＡＤ環境にて異なるＲＡＭ構造を作成
    し且つメモリ・マトリクス及びセルフ・タイマを含む単
    一ポートＲＡＭゼネレータにおいて、前記セルフ・タイ
    マがダミー行及びダミー列を含み、これらの各々が前記
    メモリ・マトリクスのそれぞれ１ワードライン、１ビッ
    ト列の等価負荷を有し、前記ダミー列が対応するビット
    列よりも速い速度で放電されることを特徴とする単一ポ
    ートＲＡＭゼネレータ。
  2. 【請求項２】 前記ダミー行が１ワードライン等価負荷
    を有し且つ前記メモリ・マトリクスの行に相当すること
    を特徴とする請求項１の単一ポートＲＡＭゼネレータ。
  3. 【請求項３】 前記ダミー列が１ビットラインの等価負
    荷を有し且つ前記メモリ・マトリクスの列に相当するこ
    とを特徴とする請求項１の単一ポートＲＡＭゼネレー
    タ。
  4. 【請求項４】 前記ダミー列が入力部を有し、この入力
    部に放電セルのアレイがあることを特徴とする請求項１
    の単一ポートＲＡＭゼネレータ。
  5. 【請求項５】 各放電セルが一対のトランジスタを含
    み、これらトランジスタが両方共ダミー列とアースの間
    に接続されることを特徴とする請求項４の単一ポートＲ
    ＡＭゼネレータ。
  6. 【請求項６】 前記トランジスタがＭＯＳ型であり、第
    １のトランジスタはそのドレインが前記ダミー列に接続
    され且つそのソースが第２のトランジスタのドレインに
    接続され、前記第２のトランジスタはそのソースがアー
    スされ且つそのゲートに電源電圧が印加されることを特
    徴とする請求項５の単一ポートＲＡＭゼネレータ。
  7. 【請求項７】 第１のトランジスタの全てのゲートが一
    緒に接続され且つ同じダミー行選択信号を受けることを
    特徴とする請求項５の単一ポートＲＡＭゼネレータ。
  8. 【請求項８】 前記メモリ・マトリクスが基本的なＳＲ
    ＡＭセルを備え、その各々はビットラインに接続された
    対応するパス・トランジスタと背中合わせに接続された
    一対のインバータ・ラッチを含むことを特徴とする請求
    項１の単一ポートＲＡＭゼネレータ。
  9. 【請求項９】 前記セルフ・タイマは、クロック信号の
    立ち下がり縁によって作動されてデュティ・サイクルと
    は無関係な読み出しサイクルを有する制御論理回路を更
    に含み、この制御論理回路の出力端子がダミー行に接続
    されていることを特徴とする請求項１の単一ポートＲＡ
    Ｍゼネレータ。
  10. 【請求項１０】 クロック信号と出力エネーブル信号の
    少なくとも一方の信号の立ち下がり縁によってエネーブ
    ルされるラッチ及びバッファから成る出力ラインを更に
    備えたことを特徴とする請求項１の単一ポートＲＡＭゼ
    ネレータ。
  11. 【請求項１１】 ＣＡＤ環境にて異なるＲＡＭ構造を作
    成するための単一ポートＲＡＭゼネレータであって、 デコーダに接続された少なくとも１つの行、並びに読み
    出し／書き込みパスゲート、センス・アンプ及び出力ラ
    ッチ・バッファに接続された少なくとも１つの列を含む
    ＳＲＡＭマトリクスと、 このマトリクスの行数に相当するワードラインを生成し
    且つ前記マトリクスの列数に相当するビットラインを生
    成するための手段と、 前記デコーダに接続され且つドライバ・ブロックによっ
    て前記センス・アンプに接続され、ダミー行及びダミー
    列を含むセルフ・タイマ制御論理回路と、 ＲＡＭ動作のために前記マトリクスに対して前記制御論
    理回路と共に内部信号を発生するための手段と、 を備えた単一ポートＲＡＭゼネレータ。
  12. 【請求項１２】 前記マトリクスの前記行のうちの１行
    及び前記列のうち１列がＳＲＡＭセルを構成し、その各
    々が前記マトリクスの対応するビットラインに接続され
    たパス・トランジスタ及びパス・トランジスタに接続さ
    れた一対のインバータを含むことを特徴とする請求項１
    １の単一ポートＲＡＭゼネレータ。
  13. 【請求項１３】 前記一対のインバータは、第１のＮチ
    ャネルＭＯＳトランジスタが第２のＰチャネルＭＯＳト
    ランジスタに接続されたＣＭＯＳ構造の基準電圧と給電
    電圧の間の接続部を有することを特徴とする請求項１２
    の単一ポートＲＡＭゼネレータ。
  14. 【請求項１４】 前記ダミー行は、１ワードラインの等
    価負荷を前記セルフ・タイマ制御論理回路に提供し且つ
    前記マトリクスの１行に相当することを特徴とする請求
    項１１の単一ポートＲＡＭゼネレータ。
  15. 【請求項１５】 前記ダミー列は、前記ビットラインの
    うちの１ビットラインの等価負荷を前記セルフ・タイム
    制御論理回路に提供し且つ前記マトリクス中の前記列の
    うちの１列に相当することを特徴とする請求項１１の単
    一ポートＲＡＭゼネレータ。
  16. 【請求項１６】 前記ダミー列は、前記マトリクスの対
    応する列より速い速度で前記ダミー列を放電させる手段
    用放電セルのアレイを含むことを特徴とする請求項１５
    の単一ポートＲＡＭゼネレータ。
  17. 【請求項１７】 前記放電セルは一対のトランジスタを
    含み、その両方が前記ダミー列及び基準電圧に接続され
    たことを特徴とする請求項１６の単一ポートＲＡＭゼネ
    レータ。
  18. 【請求項１８】 前記一対のトランジスタがＭＯＳ型で
    あり、第１のトランジスタはそのドレインが前記ダミー
    列に接続され且つそのソースが第２のトランジスタのド
    レインに接続され、前記第２のトランジスタはそのソー
    スに基準電圧が印加され且つそのゲートに電源電圧が印
    加されることを特徴とする請求項１７の単一ポートＲＡ
    Ｍゼネレータ。
  19. 【請求項１９】 同じダミー行選択信号を受ける手段に
    対して第１のトランジスタの全てのゲートが一緒に接続
    されることを特徴とする請求項１７の単一ポートＲＡＭ
    ゼネレータ。
  20. 【請求項２０】 前記セルフ・タイマ制御論理回路は、
    クロック信号（ＣＳＮ）の立ち下がり縁によって作動さ
    れてデュテイ・サイクルと無関係な読み出しサイクル、
    及び前記ダミー行に接続された出力端子を含むことを特
    徴とする請求項１１の単一ポートＲＡＭゼネレータ。
  21. 【請求項２１】 前記出力ラッチ及びバッファから成る
    出力ラインが、前記クロック信号（ＣＳＮ）と出力エネ
    ーブル信号（ＯＥＮ）の少なくとも一方の信号の立ち下
    がり縁によってエネーブルされることを特徴とする請求
    項１１の単一ポートＲＡＭゼネレータ。
  22. 【請求項２２】 ＣＡＤ環境中にＲＡＭ構造を生成する
    方法であって、 前記ＲＡＭ構造を変化させる単一ポートＲＡＭゼネレー
    タを提供するステップと、 セルフ・タイマ制御論理回路を提供してＲＡＭ動作を行
    うための内部信号を発生させるステップと、 前記ＲＡＭ構造中に２つのモードの動作を提供するステ
    ップと、 を含むことを特徴とする方法。
  23. 【請求項２３】 前記ＲＡＭ構造のサイズを変化させる
    ステップを更に含むことを特徴とする請求項２２の方
    法。
  24. 【請求項２４】 前記ＲＡＭ構造のタイミングを変化さ
    せるステップを更に含むことを特徴とする請求項２２の
    方法。
  25. 【請求項２５】 前記ＲＡＭ構造の様相比を変化させる
    ステップを更に含むことを特徴とする請求項２２の方
    法。
  26. 【請求項２６】 前記ＲＡＭ構造の最大消費電力を変化
    させるステップを更に含むことを特徴とする請求項２２
    の方法。
  27. 【請求項２７】 選択されたＲＡＭサイズのための異な
    るＲＡＭ構造を提供するのに、前記列マルチプレクサを
    変化させるステップを更に含むことを特徴とする請求項
    ２３の方法。
  28. 【請求項２８】 高速度及び低消費電力を達成するため
    に異なるＲＡＭサイズで自動的にタイミングを変えるス
    テップを更に含むことを特徴とする請求項２２の方法。
  29. 【請求項２９】 前記ＲＡＭモードのうちの第１モード
    では、前記出力ラッチ及びバッファの出力が前記出力エ
    ネーブル信号（ＯＥＮ）によってのみエネーブルされる
    ことを特徴とする請求項２２の方法。
  30. 【請求項３０】 前記ＲＡＭモードのうちの第２モード
    では、前記出力ラッチ及びバッファの出力は前記クロッ
    ク信号（ＣＳＮ）と前記出力エネーブル信号（ＯＥＮ）
    の両方が低レベルに保持されている時にエネーブルされ
    ることを特徴とする請求項２２の方法。
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