JP3020008B2 - マルチポート・メモリのためのパイプライン型多重化 - Google Patents

マルチポート・メモリのためのパイプライン型多重化

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JP3020008B2
JP3020008B2 JP9500416A JP50041697A JP3020008B2 JP 3020008 B2 JP3020008 B2 JP 3020008B2 JP 9500416 A JP9500416 A JP 9500416A JP 50041697 A JP50041697 A JP 50041697A JP 3020008 B2 JP3020008 B2 JP 3020008B2
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Description

【発明の詳細な説明】 発明の分野 本発明はディジタル通信システムのインタフェースに
関し、より詳細にはディジタル通信システムのためのパ
イプライン型多重化同期インタフェースに関する。
発明の背景 ディジタル通信システムは、直列先入れ先出しデータ
・アーキテクチャから、利用可能な各種の入出力の管理
を必要とするマルチポート並列通信システムへと発展し
てきた。非常に高速のディジタル通信システムは、ディ
ジタル通信の特殊なプロトコルを処理する複雑なアーキ
テクチャを含んでいる。そうした複雑なアーキテクチャ
は、欧州特許出願第０ 399 762号や、英国特許出願第
2,077,965号にそれぞれ開示されている。
複雑なアーキテクチャは、通信システムの柔軟性とプ
ログラム可能性を増進したが、システムのスループット
は、このような複雑なアーキテクチャの各モジュールと
各コンポーネントとを管理しなければならないことによ
って制限される。
例えば、マルチポート・データパス・チップはディジ
タル・ネットワーク通信システムで数多く使用されるよ
うになった。それらのチップは、概して幾つかのレジス
タ及び膨大な量のメモリを備えており、ネットワーク通
信に対してプログラム可能な並列データパスを提供す
る。しかしながら、このような設計の柔軟性は、サブシ
ステムのディジタル・トラフィック管理と制御との問題
を引き起こしている。
非常に速いディジタル速度では、さらに複雑な問題が
起こり、ある種のディジタル・プロセス（例えばメモリ
記憶）の非同期的性質が、プロセスの完了までディジタ
ル・システムの大部分を一時的に停止させる。
更に、大量のディジタル・トラフィックを伝送するデ
ィジタル通信システムは、概して効率的ディジタル通信
のために最大のスループットを要求する。
それ故に、当技術分野において、マルチポート通信シ
ステムを制御する先進的マルチポート・インタフェース
が必要とされている。このようなインタフェースは、マ
ルチポート通信システムの各種の動作を効率的に管理し
なければならない。また、このインタフェースは、ハー
ドウェアを最大限に活用する一方で、全体のスループッ
トが最大になるように非同期プロセスが実行される。
発明の要約 本明細書はマルチポート・ディジタル通信システムを
制御するインタフェースを説明したものである。このイ
ンタフェースは、大部分のマルチポート通信システムの
高度並列構造から利点を引き出すパイプライン型多重化
方式を組み込んでいる。また、このインタフェースは、
マルチポート通信システムの本来的な非同期的動作を、
このインタフェースの同期的制御構造へインタフェース
するためのアナログ遅延モジュールを組み込んでいる。
本発明のインタフェースは、マルチポート通信アーキ
テクチャへ出されたポート命令をパイプライン方式で多
重化し同時的ハードウェア事象を効率的に管理すること
によって、最大スループットを達成する。パイプライン
方式によって、多数の係属中の動作がシステム上で実行
可能となり、マルチポート・ハードウェアの使用が最大
にされる。
本発明の１つの実施例では、ポート多重化回路内で透
明ラッチを使用することによってスループットが改善さ
れる。
図面の簡単な説明 図面を通して、同じ数字は同じコンポーネントを表し
ている。
図１は、本発明が実施される１つの環境を示すブロッ
ク図である。
図２は、パイプライン型多重化マルチポート・インタ
フェースの１つの例を示すブロック図である。
図3A、図3B、並びに図3Cは、パイプライン型多重化マ
ルチポート・インタフェースの１つの例を示す詳細図で
ある。
図４は、アナログ・タイミング回路の１つの実施例の
詳細図である。
図５は、インタフェースのパイプライン型多重化動作
におけるアナログ・タイミング回路の動作を示すタイミ
ング図である。
図６は、記憶シーケンスを他のマルチポート命令と共
にパイプライン方式で多重化する場合の、記憶シーケン
スのタイミング図である。
図７は、ロード・シーケンスを他のマルチポート命令
と共にパイプライン方式で多重化する場合の、ロード・
シーケンスのタイミング図である。
好適実施例の詳細な説明 以下の実施例の詳細な説明において、実施例の一部を
構成する添付の図面を参照するが、これらの図面には、
本発明の特定の実施例が例示されている。
図１は本発明が使用される１つの環境を示す。この例
では、環境は非同期転送モード（ATM）のネットワーク
で使用されるマルチポートATMデータパス・チップ100で
ある。ATMデータパス・チップのアーキテクチャは４つ
の主なビルディング・ブロック（building blocks）に
分割することができる。すなわち、それらはATMデータ
パス・チップ100のための制御インタフェース110、直列
アクセス・メモリ（SAM）120として知られる付属のレジ
スタを有する８つの非同期入力ポート210a〜210n、ダイ
ナミック・ランダム・アクセス・メモリ（DRAM）130を
含むATMセル・メモリ、並びに、付属のSAM140を有する
８つの非同期出力ポート230a〜230nである。
制御インタフェース110は、ATMデータパス・チップ10
0の非同期入出力ポートを構成するためにプログラムさ
れる構成レジスタを含む。チップ中の各ポートはクロッ
ク速度の範囲内で非同期的にまた任意のクロック速度で
動作する。非同期入力ポート210a〜210nは、８ポート・
システムでは入力直列アクセス・メモリ（入力SAM）０
〜７のために到着するクロック信号、フレーム信号、並
びにデータ入力を制御するために使用される。入力デー
タ・ポート・クロック信号はICLKnで示され、入力デー
タ・ポート・フレーム信号はIFRMnで示される。この実
施例の入力データ線は、非同期入力ポート210ごとに４
つの並列入力ビットを示すIDx［０−３］で示される。D
RAM130は、ATMデータパス・チップ100へ到着し出発する
データを記憶するために使用される４メガビットのDRAM
である。編集バッファ250及び編集レジスタ260はATMデ
ータバス・チップ100を通過するセルを編集するために
使用される。
ATMデータパス・チップ100のようなアーキテクチャ
は、チップ内でデータを処理するためにインテリジェン
ト・ポート命令を必要とする。下記のテーブル１はATM
データパス・チップ100で使用される幾つかの命令をリ
ストしたものである。例えば、GPI命令は入力直列アク
セス・メモリ（ISAM）ｘから係属前または係属後のデー
タを要求する。ｘはテーブル１で示されるようにその命
令の下位ビットで与えられる。従属前及び係属後のデー
タは編集バッファ250へ転送され、次に処理のために制
御インタフェース110へ転送される。制御インタフェー
ス110では、多数の動作がそのデータ上で任意選択的に
実行される。１つの実施例では、新しいCRCビットが係
属前及び係属後のデータの中のヘッダ情報から生成さ
れ、その新しいCRCビットが係属前及び係属後のデータ
に含まれるCRCビットと比較されて、転送中にエラーが
生じたかどうかが決められる。それ故に、幾つかの他の
命令及び命令コードが多様なデータ処理動作のために組
み込まれてよく、テーブル１は可能な動作の幾つかを示
しているにすぎない。
DRAM130のメモリ・サイクル動作には３種がある。す
なわち、それらは「記憶「STORE）」、「ロード（LOA
D）」、並びに「リフレッシュ（REFRESH）」である。こ
れらのDRAM130のメモリ・サイクルは「ISAMxの記憶（ST
ORE ISAMx）」、「ISAMx及び編集バッファの記憶（STOR
E ISAMx w/EDIT BUFFER）」、「OSAMxのロード（LOAD O
SAMx）」、並びに「リフレッシュ（REFRESH）」命令に
よって開始される。このATMデータパス・チップでは、D
RAMメモリ・サイクルは完了するのに110ナノ秒（ns）か
かる自己タイミングの活動である。110nsは27.7nsの最
高制御インタフェースSCLKレートにおける４つの命令サ
イクルに合わせられている。
「記憶（STORE）」シーケンスは「ヘッダISAMxのゲッ
ト（GET HEAD ISAMx）」命令で始まる。この命令は編集
バッファ250をロードし、「ISAMx及び編集バッファの記
憶（STORE ISAMx w/EDIT BUFFER）」または「ISAMxの記
憶（STORE ISAMx）」命令を実行し、DRAMメモリ・サイ
クルの完了と共に終了する。この環境では、PUT HEC、
PUT HE、並びにPUT PP命令は「記憶（STORE）」命令
よりも１サイクル遅れて出される。編集バッファ250の
再使用は、データがパリティ回路へラッチされるアナロ
グ時間までは不可能である。他方、編集バッファ250が
使用されないとき、「記憶（STORE）」シーケンスは「I
SAMxの記憶（STORE ISAMx）」命令で開始され、DRAMメ
モリ・サイクルの完了と共に終了する。
「ロード（LOAD）」シーケンスは「OSAMxのロード（L
OAD OSAMx）」命令で開始され、DRAMメモリ・サイクル
の完了と共に終了する。「CRC付きヘッダのOR結合（OR
HEAD w/CRC）」、「ヘッダのOR結合（OR HEAD）」、並
びに「P/PのOR結合（OR P/P）」命令は「OSAMxのロード
（LOAD SAMx）」命令の１サイクル後で出すことができ
る。DRAMサイクルが完了する前に出力編集レジスタ260
を再ロードすることはできないことに注意されたい。
「リフレッシュ（REFRESH）」シーケンスは「リフレ
ッシュ（REFRESH）」命令で開始され、DRAMリフレッシ
ュ・サイクルの完了と共に終了する。「リフレッシュ
（REFRESH）」シーケンスは32ミリ秒ごとに1024回実行
されなければならない。110nsのDRAMメモリ・サイクル
・タイムは、最大総計スループット・データ・レートで
サポートされる330nsのセル・タイムの３分の１であ
る。この時間は「リフレッシュ（REFRESH）」シーケン
スを命令ストリーム中に入れるのに十分の時間である。
パイプライン型多重化マルチポート・インタフェースの
１つの実施例 制御インタフェース110中のパイプライン型多重化マ
ルチポート・インタフェース200は、ATMデータパス・チ
ップ100へ出された命令のパイプライン型多重化を実行
する。図２はパイプライン型多重化マルチポート・イン
タフェース200の１つの実施例の詳細なブロック図を示
す。
命令コードは、バス272上の線CMD［0:5］でパイプラ
イン型多重化マルチポート・インタフェース200へ入
る。デコーダ275はバス272上の命令コードのすべての６
ビットを受け取る。３つの下位ビットはバス271を使用
してアドレス・レジスタ284によって受け取られる。バ
ス271は３つの下位ビットをアドレス・レジスタ284へ与
える。この環境の命令は前記のテーブル１に掲げられて
おり、図２に示される実施例によってパイプライン化さ
れ多重化される。CMD［0:5］ビットはデコーダ275によ
ってデコードされ、命令バッファ・ネットワーク274を
介して組み合わせロジック280へ与えられる。シングル
・サイクル命令はデコーダ275へ与えられた命令コード
に従ってチャネルＡ（CHA）へ自動的に通される。同様
に、ダブル・サイクル命令はチャネルＢ（CHB）へ通さ
れ、トリプル・サイクル命令はチャネルＣ（CHC）へ通
される。レジスタ276〜281は命令パイプラインを作り出
す命令ビットを保持する。命令は組み合わせロジック28
2によって受け取られ処理されて、８つのデータ・ポー
ト120の各々をアドレスするためのパイプライン化され
多重化された命令を与える。
各命令のためのアドレスはアドレス・レジスタ284に
記憶される。ポート・デコーダ286は、パイプライン化
され多重化されたマルチポート命令を実行するために、
組み合わせロジック282からの命令と組み合わせられた
アドレス情報を受け取る。
アドレス・レジスタ284は、図２に示されるように、
レジスタによって分離された第１及び第２の透明ラッチ
を含んでいる。透明ラッチは「Ｔ」で示される。これら
のラッチによって、ラッチがクロックされていない限
り、データは自由にそれらのラッチを通ることができ
る。それによって、シングル・サイクル命令の場合、ア
ドレス・レジスタ284を通る転送が高速になる。なぜな
ら、中間レジスタのストローブによって、アドレス・レ
ジスタ284に入るビット情報は１つのストローブで転送
できるからである。多重化アレイ289は、組み合わせロ
ジック282からの制御信号に従って、第１透明ラッチま
たは第２透明ラッチからポート・デコーダ286へデータ
を与える。
図3A、図3B、並びに図3Cはパイプライン型多重化マル
チポート・インタフェース200の詳細な図であって、ハ
ードウェア形式のデコーダ275、命令バッファ・ネット
ワーク274、ポート・マルチプレクサ回路288、並びに組
み合わせロジック282を示す。
図４はDRAM130のアクセスの時間合わせに使用される
アナログ遅延制御を示す。組み合わせロジック282は、
アナログ遅延制御ロジック410へタイミング連鎖開始（s
tart timing chain）信号を送る。アナログ遅延制御
ロジック410は遅延の終わりに達するまでILSBIT「０」
信号を禁止する。この回路によって、DRAM130の動作の
非同期的性質が影響を受けないように、他の動作が進行
することができる。アナログ遅延が時間切れになると、
直ちに命令を出すことができるので、サイクル・タイム
から独立した高速でより柔軟なアーキテクチャが実現さ
れる。更に、DRAM130の非同期性は、アナログ遅延制御
ロジック410を使用することによってインタフェースの
残りの部分のタイミングから絶縁される。
図５は、図１に示された環境における記憶とロードの
パイプライン型多重化、及びアナログ遅延の動作を示す
詳細図である。最初の図形はシステム・クロックSYSCLK
であり、記憶は「１」で示された最初のクロック・パル
スで開始される。この実施例では、立上がり端が使用さ
れるので、クロック・パルスの番号はクロック・パルス
連鎖の立上がり端で引き出される。記憶命令はクロック
・パルス１で始まるが、その記憶はクロック・パルス３
まで実行されない。それによって、クロック・パルス２
は他の命令のパイプライン型多重化に残される。この例
では、「ヘッダのゲット」コマンドがクロック・パルス
２で出される。
２番目の図形は６つのコマンド線CMD［０−５］の各
々におけるデータを示す。記憶命令はクロック・パルス
１でデコードされ、CMD［０−２］上にあるポート０（S
AM ０）のアドレスは命令バッファ・ネットワーク274
のレジスタ279へラッチされる。なぜなら、記憶命令は
３サイクル命令だからである。最後の図形は、アドレス
情報を後で使用するために二番目のアドレス・レジスタ
284のロードに使用されるパイプライン能動（PIPEACTIV
E）を示す。クロック・パルス２で、他の命令がパイプ
ラインへ付け加えられる。この場合、その命令は前述し
たように「ヘッダのゲット」コマンドである。クロック
・パルス３で、記憶命令は実行されており、それはポー
ト０の内容をDRAM130へ記憶するために110ナノ秒のアナ
ログ記憶タイミング手順を必要とする。ポート０のアド
レスはクロック・パルス１でアドレス・レジスタ284へ
記憶された。
SAMADDLAT＊信号は、DRAM記憶シーケンスの始まりを
示すためにクロック・パルス３で低になる。STOREMUX＊
信号は、ポート０の内容を、共通のデータ転送バスCMD
［０−２］を介してDRAM130へ記憶する時間を与えるた
めのアナログ遅延を示す。STOREMUX＊信号が高になった
後で、データ転送バスCMD［０−２］は他の動作に使用
できるようになる。しかし、SAMADDLAT＊信号が、クロ
ック・パルス３の間に開始された110ナノ秒のアナログ
遅延に基づいて論理高になるまで、記憶は完了しない。
記憶命令は、110ナノ秒の遅延のために、クロック・
パルス７で完了する。ロード命令にはクロック・パルス
５で入るが、ロード・シーケンスはクロック・パルス７
までは開始されず、それによって進行中の記憶と係属中
のロードがクロック・パルス５から７までの間パイプラ
インされる。図４には示されていないが、CMD［０−
２］線を使用する他の命令をクロック・パルス４、５、
または６でパイプラインすることができる。
STOREMUX＊信号はDRAM130に対する記憶動作の３つの
低位ビットの間の多重化を示し、LOADMUX信号はロード
動作の３つの低位ビットの間の多重化を示す。
図６はDRAM130のための記憶シーケンスを示すタイミ
ング図である。図６は記憶の間に書き込み転送バスを一
時停止する記憶命令を示す。書き込み転送バスはデータ
を入力ポート120からDRAM130へ転送するバスである。現
在実行されている命令で使用されている転送バスは第２
のパイプライン化命令では使用できない。図７はロード
命令上のパイプライン型多重化の効果を示すタイミング
図である。ロードのタイミングは記憶よりもタイミング
制限が少ない。なぜなら、ロード動作では、データ・バ
スの使用と編集バッファ250へのアクセスとの間に衝突
がないからである。
本発明はATMデータパス・チップ100を例として説明さ
れたが、当業者は、任意のマルチポート・ディジタル・
システムで本発明を使用して、パイプライン型多重化同
期命令を実行できることが分かるであろう。アナログ遅
延回路を有する実施例は、他の同期動作と調整されなけ
ればならない非同期動作を有するディジタル・エレクト
ロニクスへ適用可能である。それ故に、本発明は本明細
書によって説明されたATMデータパス・チップの応用例
に制限されない。
フロントページの続き (56)参考文献 特開 昭57−64848（ＪＰ，Ａ) 特開 昭56−162153（ＪＰ，Ａ) 特開 平３−116233（ＪＰ，Ａ) 特開 平４−178852（ＪＰ，Ａ) 特開 平７−321824（ＪＰ，Ａ) 特開 平２−223253（ＪＰ，Ａ) 特開 昭58−29059（ＪＰ，Ａ) 特表 平10−511830（ＪＰ，Ａ) 特表 平10−510411（ＪＰ，Ａ) 特表 平10−506776（ＪＰ，Ａ) ＩＥＥＥ ＩＳＣＡＳ’94，ｐａｒｔ ３，ｐ．169−172 信学技報，ＳＳＥ86−81 1992年信学春季大会，Ｂ−495，ｐ. ３−63 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56 G06F 12/00

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】マルチポート・アーキテクチャ（210,23
    0）を有するディジタル通信システム（100）で出された
    複数のポート命令をパイプライン方式で多重化するため
    の命令及びアドレス用の複数の個別のパイプラインを具
    備する同期マルチポート・インタフェース（200）であ
    って、 前記複数のポート命令をデコードする命令デコーダ（27
    5）と、 前記命令デコーダに接続され、出された複数のポート命
    令を順次に記憶する命令パイプライン（274）と、 前記命令パイプラインに接続され、前記命令パイプライ
    ン中の前記出された複数のポート命令の同時的実行を調
    整する命令マルチプレクサ（288）と、 を備え、 前記命令パイプラインが、前記ディジタル通信システム
    によって出されたシングル・サイクル、ダブル・サイク
    ル、並びにトリプル・サイクルのポート命令に対する記
    憶装置を有する同期マルチポート・インタフェース。
  2. 【請求項２】前記マルチポート・アーキテクチャ内での
    非同期動作のタイミングを取るアナログ遅延を更に備え
    る、請求項１に記載の同期マルチポート・インタフェー
    ス。
  3. 【請求項３】前記命令マルチプレクサが、 ポート・デコーダ（286）と、 複数の並列通路から構成されるネットワークを有する複
    数のアドレス・レジスタ（284）であり、その各並列通
    路が、第１の入力及び第１の出力を有する第１の透明ラ
    ッチ、レジスタ入力及びレジスタ出力を有するレジス
    タ、並びに第２の入力及び第２の出力を有する第２の透
    明ラッチを具備し、前記第１出力が前記レジスタ入力に
    接続され、前記レジスタ出力が前記第２入力に続されて
    いることから成る複数のアドレス・レジスタ（284）
    と、 ビット情報が前記第１入力へ入り、前記並列通路各々の
    第１出力または第２出力から前記ポート・デコーダへ出
    力される、請求項１に記載の同期マルチポート・インタ
    フェース。
  4. 【請求項４】前記第１出力及び前記第２出力が多重化さ
    れて、前記第１透明ラッチ及び前記第２透明ラッチから
    の出力を生成する、請求項３に記載の同期マルチポート
    ・インタフェース。
  5. 【請求項５】前記命令パイプラインが、 複数のポート命令をデコードして、前記命令マルチプレ
    クサのために制御信号を生成する組み合わせロジック
    （282）と、 命令をパイプライン化するために、前記命令デコーダを
    前記組み合わせロジックへ相互接続する複数の命令通路
    と、を備え、 前記複数の命令通路が、 ラッチＡ（276）を含む第１通路と、 直列に接続されたラッチＢ（277）及びラッチＣ（278）
    を含む第２通路と、 直列に接続されたラッチＤ（279）、ラッチＥ（280）、
    並びにラッチＦ（281）を含む第３通路と、を備え、 前記ポート命令が、前記複数の命令通路の各通路へ順次
    に記憶され、前記ラッチＢ及び前記ラッチＣの間、前記
    ラッチＤ及び前記ラッチＥの間、並びに前記ラッチＥ及
    び前記ラッチＦの間には、前記組み合わせロジックへの
    追加の信号タップが存在する、請求項１に記載の同期マ
    ルチポート・インタフェース。
  6. 【請求項６】命令パイプライン及び命令マルチプレクサ
    を有して、命令及びアドレスを個別にパイプライン処理
    してディジタル通信システム内の複数ポート命令のパイ
    プライン型多重化が為されている同期マルチポート・イ
    ンタフェースを、遅延時間Ｔと、自体のトリガに続いて
    時間Ｔに信号を生成するトリガ回路とを有するアナログ
    遅延を用いて、特性時間遅延を有する非同期プロセスへ
    インタフェースする方法であって、 前記アナログ遅延の遅延時間Ｔを少なくとも前記特性時
    間遅延へ設定するステップと、 前記非同期プロセスが呼び出されたとき、前記トリガ回
    路をトリガするステップと、 前記信号が前記トリガ回路から生成されるまで、前記非
    同期プロセスから結果を要求する動作を一時停止するス
    テップと、 の諸ステップを含むインタフェース方法。
  7. 【請求項７】前記遅延時間Ｔがダイナミック・ランダム
    ・アクセス・メモリのアクセス時間に等しい、請求項６
    に記載のインタフェース方法。
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