JPH10510410A - マルチポート・メモリのためのパイプライン型多重化 - Google Patents

Abstract

(57)【要約】 ディジタル通信システム用のマルチポート・インタフェースは、複数のポート命令をパイプライン方式で多重化してスループットを改善する。このマルチポート・インタフェースは、非同期的動作（例えばメモリ・アクセス）のタイミングを独立的に調整するアナログ遅延を含む。更にこのマルチポート・インタフェースは、多数のポート命令を調整する命令パイプラインとマルチプレクサを有する。

Description

【発明の詳細な説明】 マルチポート・メモリのためのパイプライン型多重化 発明の分野 本発明はディジタル通信システムのインタフェースに関し、より詳細にはディ ジタル通信システムのためのパイプライン型多重化同期インタフェースに関する 。 発明の背景 ディジタル通信システムは、直列先入れ先出しデータ・アーキテクチャから、 利用可能な各種の入出力の管理を必要とするマルチポート並列通信システムへと 発展してきた。非常に高速のディジタル通信システムは、ディジタル通信の特殊 なプロトコルを処理する複雑なアーキテクチャを含んでいる。 複雑なアーキテクチャは、通信システムの柔軟性とプログラム可能性を増進し たが、システムのスループットは、このような複雑なアーキテクチャの各モジュ ールと各コンポーネントとを管理しなければならないことによって制限される。 例えば、マルチポート・データパス・チップはディジタル・ネットワーク通信 システムで数多く使用されるようになった。それらのチップは、概して幾つかの レジスタ及び膨大な量のメモリを備えており、ネットワーク通信に対してプログ ラム可能な並列データパスを提供する。しかしながら、このような設計の柔軟性 は、サブシステムのディジタル・トラフィック管理と制御との問題を引き起こし ている。 非常に速いディジタル速度では、さらに複雑な問題が起こり、ある種のディジ タル・プロセス（例えばメモリ記憶）の非同期的性質が、プロセスの完了までデ ィジタル・システムの大部分を一時的に停止させる。 更に、大量のディジタル・トラフィックを伝送するディジタル通信システムは 、概して効率的ディジタル通信のために最大のスループットを要求する。 それ故に、当技術分野において、マルチポート通信システムを制御する先進的 マルチポート・インタフェースが必要とされている。このようなインタフェース は、マルチポート通信システムの各種の動作を効率的に管理しなければならない 。 また、このインタフェースは、ハードウェアを最大限に活用する一方で、全体の スループットが最大になるように非同期プロセスが実行される。 発明の要約 本明細書はマルチポート・ディジタル通信システムを制御するインタフェース を説明したものである。このインタフェースは、大部分のマルチポート通信シス テムの高度並列構造から利点を引き出すパイプライン型多重化方式を組み込んで いる。また、このインタフェースは、マルチポート通信システムの本来的な非同 期的動作を、このインタフェースの同期的制御構造へインタフェースするための アナログ遅延モジュールを組み込んでいる。 本発明のインタフェースは、マルチポート通信アーキテクチャへ出されたポー ト命令をパイプライン方式で多重化し同時的ハードウェア事象を効率的に管理す ることによって、最大スループットを達成する。パイプライン方式によって、多 数の係属中の動作がシステム上で実行可能となり、マルチポート・ハードウェア の使用が最大にされる。 本発明の１つの実施例では、ポート多重化回路内で透明ラッチを使用すること によってスループットが改善される。 図面の簡単な説明 図面を通じて、同じ数字は同じコンポーネントを表している。 図１は、本発明が実施される１つの環境を示すブロック図である。 図２は、パイプライン型多重化マルチポート・インタフェースの１つの例を示 すブロック図である。 図３Ａ、図３Ｂ、並びに図３Ｃは、パイプライン型多重化マルチポート・イン タフェースの１つの例を示す詳細図である。 図４は、アナログ・タイミング回路の１つの実施例の詳細図である。 図５は、インタフェースのパイプライン型多重化動作におけるアナログ・タイ ミング回路の動作を示すタイミング図である。 図６は、記憶シーケンスを他のマルチポート命令と共にパイプライン方式で多 重化する場合の、記憶シーケンスのタイミング図である。 図７は、ロード・シーケンスを他のマルチポート命令と共にパイプライン方式 で多重化する場合の、ロード・シーケンスのタイミング図である。 好適実施例の詳細な説明 以下の実施例の詳細な説明において、実施例の一部を構成する添付の図面を参 照するが、これらの図面には、本発明の特定の実施例が例示されている。これら の実施例は、当業者が本発明を実施できるよう十分詳細に説明されているが、他 の実施例も利用可能であり、また本発明の精神と範囲を逸脱することなく実施例 に対する構造的変更も可能であることを理解すべきである。それ故に、次の詳細 な説明は限定的な意味に解釈されてはならず、本発明の範囲は特許請求の範囲に よって限定されるものである。 図１は本発明が使用される１つの環境を示す。この例では、環境は非同期転送 モード（ＡＴＭ）のネットワークで使用されるマルチポートＡＴＭデータパス・ チップ１００である。ＡＴＭデータパス・チップのアーキテクチャは４つの主な ビルディング・ブロック(building blocks)に分割することができる。すなわち 、それらはＡＴＭデータパス・チップ１００のための制御インタフェース１１０ 、直列アクセス・メモリ（ＳＡＭ）１２０として知られる付属のレジスタを有す る８つの非同期入力ポート２１０ａ〜２１０ｎ、ダイナミック・ランダム・アク セス・メモリ（ＤＲＡＭ）１３０を含むＡＴＭセル・メモリ、並びに、付属のＳ ＡＭ１４０を有する８つの非同期出力ポート２３０ａ〜２３０ｎである。 制御インタフェース１１０は、ＡＴＭデータパス・チップ１００の非同期入出 力ポートを構成するためにプログラムされる構成レジスタを含む。チップ中の各 ポートはクロック速度の範囲内で非同期的にまた任意のクロック速度で動作する 。非同期入力ポート２１０ａ〜２１０ｎは、８ポート・システムでは入力直列ア クセス・メモリ（入力ＳＡＭ）０〜７のために到着するクロック信号、フレーム 信号、並びにデータ入力を制御するために使用される。入力データ・ポート・ク ロック信号はＩＣＬＫｎで示され、入力データ・ポート・フレーム信号はＩＦＲ Ｍｎで示される。この実施例の入力データ線は、非同期入力ポート２１０ごとに ４つの並列入力ビットを示すＩＤｘ［０−３］で示される。ＤＲＡＭ１３０は、 ＡＴＭデータパス・チップ１００へ到着し出発するデータを記憶するために使用 される４メガビットのＤＲＡＭである。編集バッファ２５０及び編集レジスタ２ ６ ０はＡＴＭデータバス・チップ１００を通過するセルを編集するために使用され る。 ＡＴＭデータパス・チップ１００のようなアーキテクチャは、チップ内でデー タを処理するためにインテリジェント・ポート命令を必要とする。下記のテーブ ル１はＡＴＭデータパス・チップ１００で使用される幾つかの命令をリストした ものである。例えば、ＧＰＩ命令は入力直列アクセス・メモリ（ＩＳＡＭ）ｘか ら係属前または係属後のデータを要求する。ｘはテーブル１で示されるようにそ の命令の下位ビットで与えられる。係属前及び係属後のデータは編集バッファ２ ５０へ転送され、次に処理のために制御インタフェース１１０へ転送される。制 御インタフェース１１０では、多数の動作がそのデータ上で任意選択的に実行さ れる。１つの実施例では、新しいＣＲＣビットが係属前及び係属後のデータの中 のヘッダ情報から生成され、その新しいＣＲＣビットが係属前及び係属後のデー タに含まれるＣＲＣビットと比較されて、転送中にエラーが生じたかどうかが決 められる。それ故に、幾つかの他の命令及び命令コードが多様なデータ処理動作 のために組み込まれてよく、テーブル１は可能な動作の幾つかを示しているにす ぎない。 ＤＲＡＭ１３０のメモリ・サイクル動作には３種がある。すなわち、それらは 「記憶(STORE)」、「ロード(LOAD)」、並びに「リフレッシュ(REFRESH)」である 。これらのＤＲＡＭ１３０のメモリ・サイクルは「ＩＳＡＭｘの記憶(STORE ISA Mx)」、「ＩＳＡＭｘ及び編集バッファの記憶(STORE ISAMx w/EDIT BUFFER)」、 「ＯＳＡＭｘのロード(LOAD OSAMx)」、並びに「リフレッシュ(REFRESH)」命令 によって開始される。このＡＴＭデータパス・チップでは、ＤＲＡＭメモリ・サ イクルは完了するのに１１０ナノ秒（ｎｓ）かかる自己タイミングの活動である 。１１０ｎｓは２７．７ｎｓの最高制御インタフェースＳＣＬＫレートにおける ４つの命令サイクルに合わせられている。 「記憶(STORE)」シーケンスは「ヘッダＩＳＡＭｘのゲット(GET HEAD ISAMx) 」命令で始まる。この命令は編集バッファ２５０をロードし、「ＩＳＡＭｘ及び 編集バッファの記憶(STORE ISAMx w/EDIT BUFFER)」または「ＩＳＡＭｘの記憶(ST OREISAMx)」命令を実行し、ＤＲＡＭメモリ・サイクルの完了と共に終了する。こ の環境では、ＰＵＴ ＨＥＣ、ＰＵＴ ＨＥ、並びにＰＵＴ ＰＰ命令は「記憶 (STORE)」命令よりも１サイクル遅れて出される。編集バッファ２５０の再使用 は、データがパリティ回路へラッチされるアナログ時間までは不可能である。他 方、編集バッファ２５０が使用されないとき、「記憶(STORE)」シーケンスは「 ＩＳＡＭｘの記憶(STORE ISAMx)」命令で開始され、ＤＲＡＭメモリ・サイクル の完了と共に終了する。 「ロード(LOAD)」シーケンスは「ＯＳＡＭｘのロード(LOAD OSAMx)」命令で開 始され、ＤＲＡＭメモリ・サイクルの完了と共に終了する。「ＣＲＣ付きヘッダ のＯＲ結合(OR HEAD w/CRC)」、「ヘッダのＯＲ結合(OR HEAD)」、並びに「Ｐ／ ＰのＯＲ結合(OR P/P)」命令は「ＯＳＡＭｘのロード(LOAD SAMx)」命令の１サ イ クル後で出すことができる。ＤＲＡＭサイクルが完了する前に出力編集レジスタ ２６０を再ロードすることはできないことに注意されたい。 「リフレッシュ(REFRESH)」シーケンスは「リフレッシュ(REFRESH)」命令で開 始され、ＤＲＡＭリフレッシュ・サイクルの完了と共に終了する。「リフレッシ ュ(REFRESH)」シーケンスは３２ミリ秒ごとに１０２４回実行されなければなら ない。１１０ｎｓのＤＲＡＭメモリ・サイクル・タイムは、最大総計スループッ ト・データ・レートでサポートされる３３０ｎｓのセル・タイムの３分の１であ る。この時間は「リフレッシュ(REFRESH)」シーケンスを命令ストリーム中に入 れるのに十分の時間である。 パイプライン型多重化マルチポート・インタフェースの１つの実施例 制御インタフェース１１０中のパイプライン型多重化マルチポート・インタフ ェース２００は、ＡＴＭデータパス・チップ１００へ出された命令のパイプライ ン型多重化を実行する。図２はパイプライン型多重化マルチポート・インタフェ ース２００の１つの実施例の詳細なブロック図を示す。 命令コードは、バス２７２上の線ＣＭＤ［０：５］でパイプライン型多重化マ ルチポート・インタフェース２００へ入る。デコーダ２７５はバス２７２上の命 令コードのすべての６ビットを受け取る。３つの下位ビットはバス２７１を使用 してアドレス・レジスタ２８４によって受け取られる。バス２７１は３つの下位 ビットをアドレス・レジスタ２８４へ与える。この環境の命令は前記のテーブル １に掲げられており、図２に示される実施例によってパイプライン化され多重化 される。ＣＭＤ［０：５］ビットはデコーダ２７５によってデコードされ、命令 バッファ・ネットワーク２７４を介して組み合わせロジック２８０へ与えられる 。シングル・サイクル命令はデコーダ２７５へ与えられた命令コードに従ってチ ャネルＡ（ＣＨＡ）へ自動的に通される。同様に、ダブル・サイクル命令はチャ ネルＢ（ＣＨＢ）へ通され、トリプル・サイクル命令はチャネルＣ（ＣＨＣ）へ 通される。レジスタ２７６〜２８１は命令パイプラインを作り出す命令ビットを 保持する。命令は組み合わせロジック２８２によって受け取られ処理されて、８ つ のデータ・ポート１２０の各々をアドレスするためのパイプライン化され多重化 された命令を与える。 各命令のためのアドレスはアドレス・レジスタ２８４に記憶される。ポート・ デコーダ２８６は、パイプライン化され多重化されたマルチポート命令を実行す るために、組み合わせロジック２８２からの命令と組み合わせられたアドレス情 報を受け取る。 アドレス・レジスタ２８４は、図２に示されるように、レジスタによって分離 された第１及び第２の透明ラッチを含んでいる。透明ラッチは「Ｔ」で示される 。これらのラッチによって、ラッチがクロックされていない限り、データは自由 にそれらのラッチを通ることができる。それによって、シングル・サイクル命令 の場合、アドレス・レジスタ２８４を通る転送が高速になる。なぜなら、中間レ ジスタのストローブによって、アドレス・レジスタ２８４に入るビット情報は１ つのストローブで転送できるからである。多重化アレイ２８９は、組み合わせロ ジック２８２からの制御信号に従って、第１透明ラッチまたは第２透明ラッチか らポート・デコーダ２８６へデータを与える。 図３Ａ、図３Ｂ、並びに図３Ｃはパイプライン型多重化マルチポート・インタ フェース２００の詳細な図であって、ハードウェア形式のデコーダ２７５、命令 バッファ・ネットワーク２７４、ポート・マルチプレクサ回路２８８、並びに組 み合わせロジック２８２を示す。 図４はＤＲＡＭ１３０のアクセスの時間合わせに使用されるアナログ遅延制御 を示す。組み合わせロジック２８２は、アナログ遅延制御ロジック４１０へタイ ミング連鎖開始(start timing chain)信号を送る。アナログ遅延制御ロジック４ １０は遅延の終わりに達するまでＩＬＳＢＩＴ［０］信号を禁止する。この回路 によって、ＤＲＡＭ１３０の動作の非同期的性質が影響を受けないように、他の 動作が進行することができる。アナログ遅延が時間切れになると、直ちに命令を 出すことができるので、サイクル・タイムから独立した高速でより柔軟なアーキ テクチャが実現される。更に、ＤＲＡＭ１３０の非同期性は、アナログ遅延制御 ロジック４１０を使用することによってインタフェースの残りの部分のタイミン グから絶縁される。 図５は、図１に示された環境における記憶とロードのパイプライン型多重化、 及びアナログ遅延の動作を示す詳細図である。最初の図形はシステム・クロック ＳＹＳＣＬＫであり、記憶は「１」で示された最初のクロック・パルスで開始さ れる。この実施例では、立上がり端が使用されるので、クロック・パルスの番号 はクロック・パルス連鎖の立上がり端で引き出される。記憶命令はクロック・パ ルス１で始まるが、その記憶はクロック・パルス３まで実行されない。それによ って、クロック・パルス２は他の命令のパイプライン型多重化に残される。この 例では、「ヘッダのゲット」コマンドがクロック・パルス２で出される。 ２番目の図形は６つのコマンド線ＣＭＤ［０−５］の各々におけるデータを示 す。記憶命令はクロック・パルス１でデコードされ、ＣＭＤ［０−２］上にある ポート０（ＳＡＭ ０）のアドレスは命令バッファ・ネットワーク２７４のレジ スタ２７９へラッチされる。なぜなら、記憶命令は３サイクル命令だからである 。最後の図形は、アドレス情報を後で使用するために二番目のアドレス・レジス タ２８４のロードに使用されるパイプライン能動（ＰＩＰＥＡＣＴＩＶＥ）を示 す。クロック・パルス２で、他の命令がパイプラインへ付け加えられる。この場 合、その命令は前述したように「ヘッダのゲット」コマンドである。クロック・ パルス３で、記憶命令は実行されており、それはポート０の内容をＤＲＡＭ１３ ０へ記憶するために１１０ナノ秒のアナログ記憶タイミング手順を必要とする。 ポート０のアドレスはクロック・パルス１でアドレス・レジスタ２８４へ記憶さ れた。 ＳＡＭＡＤＤＬＡＴ^*信号は、ＤＲＡＭ記憶シーケンスの始まりを示すために クロック・パルス３で低になる。ＳＴＯＲＥＭＵＸ^*信号は、ポート０の内容を 、共通のデータ転送バスＣＭＤ［０−２］を介してＤＲＡＭ１３０へ記憶する時 間を与えるためのアナログ遅延を示す。ＳＴＯＲＥＭＵＸ^*信号が高になった後 で、データ転送バスＣＭＤ［０−２］は他の動作に使用できるようになる。しか し、ＳＡＭＡＤＤＬＡＴ^*信号が、クロック・パルス３の間に開始された１１０ ナノ秒のアナログ遅延に基づいて論理高になるまで、記憶は完了しない。 記憶命令は、１１０ナノ秒の遅延のために、クロック・パルス７で完了する。 ロード命令にはクロック・パルス５で入るが、ロード・シーケンスはクロック・ パルス７までは開始されず、それによって進行中の記憶と係属中のロードがクロ ック・パルス５から７までの間パイプラインされる。図４には示されていないが 、ＣＭＤ［０−２］線を使用する他の命令をクロック・パルス４、５、または６ でパイプラインすることができる。 ＳＴＯＲＥＭＵＸ^*信号はＤＲＡＭ１３０に対する記憶動作の３つの低位ビッ トの間の多重化を示し、ＬＯＡＤＭＵＸ信号はロード動作の３つの低位ビットの 間の多重化を示す。 図６はＤＲＡＭ１３０のための記憶シーケンスを示すタイミング図である。図 ６は記憶の間に書き込み転送バスを一時停止する記憶命令を示す。書き込み転送 バスはデータを入力ポート１２０からＤＲＡＭ１３０へ転送するバスである。現 在実行されている命令で使用されている転送バスは第２のパイプライン化命令で は使用できない。図７はロード命令上のパイプライン型多重化の効果を示すタイ ミング図である。ロードのタイミングは記憶よりもタイミング制限が少ない。な ぜなら、ロード動作では、データ・バスの使用と編集バッファ２５０へのアクセ スとの間に衝突がないからである。 本発明はＡＴＭデータパス・チップ１００を例として説明されたが、当業者は 、任意のマルチポート・ディジタル・システムで本発明を使用して、パイプライ ン型多重化同期命令を実行できることが分かるであろう。アナログ遅延回路を有 する実施例は、他の同期動作と調整されなければならない非同期動作を有するデ ィジタル・エレクトロニクスへ適用可能である。それ故に、本発明は本明細書に よって説明されたＡＴＭデータパス・チップの応用例に制限されない。 ここでは、特定の実施例を挙げて説明したが、当技術分野で通常の知識を有す る者に明らかであるように、本発明の範囲を逸脱することなく、多様な代替実施 例によって同じ目的を達成することができる。電気、コンピュータ、並びに通信 技術に知識を有する者は、本発明が非常に多様な実施例で実施可能であることが 分かるであろう。本出願は、ここで説明した実施例の改作または変更をもカバー することを意図している。それ故に、本発明は特許請求の範囲によってのみ限定 されることを明言しておく。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年４月２９日 【補正内容】 明細書 マルチポート・メモリのためのパイプライン型多重化 発明の分野 本発明はディジタル通信システムのインタフェースに関し、より詳細にはディ ジタル通信システムのためのパイプライン型多重化同期インタフェースに関する 。 発明の背景 ディジタル通信システムは、直列先入れ先出しデータ・アーキテクチャから、 利用可能な各種の入出力の管理を必要とするマルチポート並列通信システムへと 発展してきた。非常に高速のディジタル通信システムは、ディジタル通信の特殊 なプロトコルを処理する複雑なアーキテクチャを含んでいる。そうした複雑なア ーキテクチャは、複数の命令及びアドレスの個別のパイプライン処理を用いてい る欧州特許出願第０ ３９９ ７６２号や、複数の可変長の命令のパイプライン 処理を教示している英国特許出願第２，０７７，９６５号にそれぞれ開示されて いる。 複雑なアーキテクチャは、通信システムの柔軟性とプログラム可能性を増進し たが、システムのスループットは、このような複雑なアーキテクチャの各モジュ ールと各コンポーネントとを管理しなければならないことによって制限される。 例えば、マルチポート・データパス・チップはディジタル・ネットワーク通信 システムで数多く使用されるようになった。それらのチップは、概して幾つかの レジスタ及び膨大な量のメモリを備えており、ネットワーク通信に対してプログ ラム可能な並列データパスを提供する。しかしながら、このような設計の柔軟性 は、サブシステムのディジタル・トラフィック管理と制御との問題を引き起こし ている。 非常に速いディジタル速度では、さらに複雑な問題が起こり、ある種のディジ タル・プロセス（例えばメモリ記憶）の非同期的性質が、プロセスの完了までデ ィジタル・システムの大部分を一時的に停止させる。 更に、大量のディジタル・トラフィックを伝送するディジタル通信システムは 、 概して効率的ディジタル通信のために最大のスループットを要求する。 それ故に、当技術分野において、マルチポート通信システムを制御する先進的 マルチポート・インタフェースが必要とされている。このようなインタフェース は、マルチポート通信システムの各種の動作を効率的に管理しなければならない 。また、このインタフェースは、ハードウェアを最大限に活用する一方で、全体 のスループットが最大になるように非同期プロセスが実行される。 発明の要約 本明細書はマルチポート・ディジタル通信システムを制御するインタフェース を説明したものである。このインタフェースは、大部分のマルチポート通信シス テムの高度並列構造から利点を引き出すパイプライン型多重化方式を組み込んで いる。また、このインタフェースは、マルチポート通信システムの本来的な非同 期的動作を、このインタフェースの同期的制御構造へインタフェースするための アナログ遅延モジュールを組み込んでいる。 本発明のインタフェースは、マルチポート通信アーキテクチャへ出されたポー ト命令をパイプライン方式で多重化し同時的ハードウェア事象を効率的に管理す ることによって、最大スループットを達成する。パイプライン方式によって、多 数の係属中の動作がシステム上で実行可能となり、マルチポート・ハードウェア の使用が最大にされる。 本発明の１つの実施例では、ポート多重化回路内で透明ラッチを使用すること によってスループットが改善される。 図面の簡単な説明 図面を通じて、同じ数字は同じコンポーネントを表している。 図１は、本発明が実施される１つの環境を示すブロック図である。 図２は、パイプライン型多重化マルチポート・インタフェースの１つの例を示 すブロック図である。 図３Ａ、図３Ｂ、並びに図３Ｃは、パイプライン型多重化マルチポート・イン タフェースの１つの例を示す詳細図である。 図４は、アナログ・タイミング回路の１つの実施例の詳細図である。 図５は、インタフェースのパイプライン型多重化動作におけるアナログ・タイ ミング回路の動作を示すタイミング図である。 図６は、記憶シーケンスを他のマルチポート命令と共にパイプライン方式で多 重化する場合の、記億シーケンスのタイミング図である。 図７は、ロード・シーケンスを他のマルチポート命令と共にパイプライン方式 で多重化する場合の、ロード・シーケンスのタイミング図である。 好適実施例の詳細な説明 以下の実施例の詳細な説明において、実施例の一部を構成する添付の図面を参 照するが、これらの図面には、本発明の特定の実施例が例示されている。 図１は本発明が使用される１つの環境を示す。この例では、環境は非同期転送 モード（ＡＴＭ）のネットワークで使用されるマルチポートＡＴＭデータパス・ チップ１００である。ＡＴＭデータパス・チップのアーキテクチャは４つの主な ビルディング・ブロック(building blocks)に分割することができる。すなわち 、それらはＡＴＭデータパス・チップ１００のための制御インタフェース１１０ 、直列アクセス・メモリ（ＳＡＭ）１２０として知られる付属のレジスタを有す る８つの非同期入力ポート２１０ａ〜２１０ｎ、ダイナミック・ランダム・アク セス・メモリ（ＤＲＡＭ）１３０を含むＡＴＭセル・メモリ、並びに、付属のＳ ＡＭ１４０を有する８つの非同期出力ポート２３０ａ〜２３０ｎである。 制御インタフェース１１０は、ＡＴＭデータパス・チップ１００の非同期入出 力ポートを構成するためにプログラムされる構成レジスタを含む。チップ中の各 ポートはクロック速度の範囲内で非同期的にまた任意のクロック速度で動作する 。非同期入力ポート２１０ａ〜２１０ｎは、８ポート・システムでは入力直列ア クセス・メモリ（入力ＳＡＭ）０〜７のために到着するクロック信号、フレーム 信号、並びにデータ入力を制御するために使用される。入力データ・ポート・ク ロック信号はＩＣＬＫｎで示され、入力データ・ポート・フレーム信号はＩＦＲ Ｍｎで示される。この実施例の入力データ線は、非同期入力ポート２１０ごとに ４つの並列入力ビットを示すＩＤｘ［０−３］で示される。ＤＲＡＭ１３０は、 ＡＴＭデータパス・チップ１００へ到着し出発するデータを記憶するために使用 される４メガビットのＤＲＡＭである。編集バッファ２５０及び編集レジスタ２ ６ パルス７までは開始されず、それによって進行中の記憶と係属中のロードがクロ ック・パルス５から７までの間パイプラインされる。図４には示されていないが 、ＣＭＤ［０−２］線を使用する他の命令をクロック・パルス４、５、または６ でパイプラインすることができる。 ＳＴＯＲＥＭＵＸ^*信号はＤＲＡＭ１３０に対する記憶動作の３つの低位ビッ トの間の多重化を示し、ＬＯＡＤＭＵＸ信号はロード動作の３つの低位ビットの 間の多重化を示す。 図６はＤＲＡＭ１３０のための記憶シーケンスを示すタイミング図である。図 ６は記憶の間に書き込み転送バスを一時停止する記憶命令を示す。書き込み転送 バスはデータを入力ポート１２０からＤＲＡＭ１３０へ転送するバスである。現 在実行されている命令で使用されている転送バスは第２のパイプライン化命令で は使用できない。図７はロード命令上のパイプライン型多重化の効果を示すタイ ミング図である。ロードのタイミングは記憶よりもタイミング制限が少ない。な ぜなら、ロード動作では、データ・バスの使用と編集バッファ２５０へのアクセ スとの間に衝突がないからである。 本発明はＡＴＭデータパス・チップ１００を例として説明されたが、当業者は 、任意のマルチポート・ディジタル・システムで本発明を使用して、パイプライ ン型多重化同期命令を実行できることが分かるであろう。アナログ遅延回路を有 する実施例は、他の同期動作と調整されなければならない非同期動作を有するデ ィジタル・エレクトロニクスへ適用可能である。それ故に、本発明は本明細書に よって説明されたＡＴＭデータパス・チップの応用例に制限されない。 請求の範囲 １． マルチポート・アーキテクチャ（２１０，２３０）を有するディジタ ル通信システム（１００）で出された複数のポート命令をパイプライン方式で多 重化するための命令及びアドレス用の複数の個別のパイプラインを具備する同期 マルチポート・インタフェース（２００）であって、 前記複数のポート命令をデコードする命令デコーダ（２７５）と、 前記命令デコーダに接続され、出された複数のポート命令を順次に記憶する命 令パイプライン（２７４）と、 前記命令パイプラインに接続され、前記命令パイプライン中の前記出された複 数のポート命令の同時的実行を調整する命令マルチプレクサ（２８８）と、 を備え、 前記命令パイプラインが、前記ディジタル通信システムによって出されたシン グル・サイクル、ダブル・サイクル、並びにトリプル・サイクルのポート命令を 記憶装置を有する同期マルチポート・インタフェース。 ２． 前記マルチポート・アーキテクチャ内での非同期動作のタイミングを 取るアナログ遅延を更に備える、請求項１に記載の同期マルチポート・インタフ ェース。 ３． 前記命令マルチプレクサが、 ポート・デコーダ（２８６）と、 複数の並列通路から構成されるネットワークを有する複数のアドレス・レジス タ（２８４）であり、その各並列通路が、第１の入力及び第１の出力を有する第 １の透明ラッチ、レジスタ入力及びレジスタ出力を有するレジスタ、並びに第２ の入力及び第２の出力を有する第２の透明ラッチを具備し、前記第１出力が前記 レジスタ入力に接続され、前記レジスタ出力が前記第２入力に続されていること から成る複数のアドレス・レジスタ（２８４）と、 ビット情報が前記第１入力へ入り、前記並列通路各々の第１出力または第２出 力から前記ボート・デコーダへ出力される、請求項１に記載の同期マルチポート ・インタフェース。 ４． 前記第１出力及び前記第２出力が多重化されて、前記第１透明ラッチ 及び前記第２透明ラッチからの出力を生成する、請求項３に記載の同期マルチポ ート・インタフェース。 ５． 前記命令パイプラインが、 複数のポート命令をデコードして、前記命令マルチプレクサのために制御信号 を生成する組み合わせロジック（２８２）と、 命令をパイプライン化するために、前記命令デコーダを前記組み合わせロジッ クへ相互接続する複数の命令通路と、を備え、 前記複数の命令通路が、 ラッチＡ（２７６）を含む第１通路と、 直列に接続されたラッチＢ（２７７）及びラッチＣ（２７８）を含む第２通路 と、 直列に接続されたラッチＤ（２７９）、ラッチＥ（２８０）、並びにラッチＦ （２８１）を含む第３通路と、を備え、 前記ポート命令が、前記複数の命令通路の各通路へ順次に記憶され、前記ラッ チＢ及び前記ラッチＣの間、前記ラッチＤ及び前記ラッチＥの間、並びに前記ラ ッチＥ及び前記ラッチＦの間には、前記組み合わせロジックへの追加の信号タッ プが存在する、請求項１に記載の同期マルチポート・インタフェース。 ６． 命令パイプライン及び命令マルチプレクサを有して、命令及びアドレ スを個別にパイプライン処理してディジタル通信システム内の複数ポート命令の パイプライン型多重化が為されている同期マルチポート・インタフェースを、遅 延時間Ｔと、自体のトリガに続いて時間Ｔに信号を生成するトリガ回路とを有す るアナログ遅延を用いて、特性時間遅延を有する非同期プロセスへインタフェー スする方法であって、 前記アナログ遅延の遅延時間Ｔを少なくとも前記特性時間遅延へ設定するステ ップと、 前記非同期プロセスが呼び出されたとき、前記トリガ回路をトリガするステッ プと、 前記信号が前記トリガ回路から生成されるまで、前記非同期プロセスから結果 を要求する動作を一時停止するステップと、 の諸ステップを含むインタフェース方法。 ７． 前記遅延時間Ｔがダイナミック・ランダム・アクセス・メモリのアク セス時間に等しい、請求項６に記載のインタフェース方法。

Claims (1)

1. 【特許請求の範囲】 １． マルチポート・アーキテクチャを有するディジタル通信システムで出 された複数のポート命令をパイプライン方式で多重化するための同期マルチポー ト・インタフェースであって、 前記複数のポート命令をデコードする命令デコーダと、 前記命令デコーダに接続され、出された複数のポート命令を順次に記憶する命 令パイプラインと、 前記命令パイプラインに接続され、前記命令パイプライン中の前記出された複 数のポート命令の同時的実行を調整する命令マルチプレクサと、 を備え、 前記命令パイプラインが、前記ディジタル通信システムによって出されたシン グル・サイクル、ダブル・サイクル、並びにトリプル・サイクルのポート命令を 記憶装置を有する同期マルチポート・インタフェース。 ２． 前記マルチポート・アーキテクチャ内での非同期動作のタイミングを 取るアナログ遅延を更に備える、請求項１に記載の同期マルチポート・インタフ ェース。 ３． 前記命令マルチプレクサが、 ポート・デコーダと、 複数の並列通路から構成されるネットワークを有する複数のアドレス・レジス タであり、その各並列通路が、第１の入力及び第１の出力を有する第１の透明ラ ッチ、レジスタ入力及びレジスタ出力を有するレジスタ、並びに第２の入力及び 第２の出力を有する第２の透明ラッチを具備し、前記第１出力が前記レジスタ入 力に接続され、前記レジスタ出力が前記第２入力に続されていることから成る複 数のアドレス・レジスタと、 ビット情報が前記第１入力へ入り、前記並列通路各々の第１出力または第２出 力から前記ポート・デコーダへ出力される、請求項１に記載の同期マルチポート・ インタフェース。 ４． 前記第１出力及び前記第２出力が多重化されて、前記第１透明ラッチ 及び前記第２透明ラッチからの出力を生成する、請求項３に記載の同期マルチポ ート・インタフェース。 ５． 前記命令パイプラインが、 複数のポート命令をデコードして、前記命令マルチプレクサのために制御信号 を生成する組み合わせロジックと、 命令をパイプライン化するために、前記命令デコーダを前記組み合わせロジッ クへ相互接続する複数の命令通路と、を備え、 前記複数の命令通路が、 ラッチＡを含む第１通路と、 直列に接続されたラッチＢ及びラッチＣを含む第２通路と、 直列に接続されたラッチＤ、ラッチＥ、並びにラッチＦを含む第３通路と、を 備え、 前記ポート命令が、前記複数の命令通路の各通路へ順次に記億され、前記ラッ チＢ及び前記ラッチＣの間、前記ラッチＤ及び前記ラッチＥの間、並びに前記ラ ッチＥ及び前記ラッチＦの間には、前記組み合わせロジックへの追加の信号タッ プが存在する、請求項１に記載の同期マルチポート・インタフェース。 ６． アナログ遅延を使用して、同期インタフェースを、特性時間遅延を有 する非同期プロセスへインタフェースする方法であり、前記アナログ遅延が遅延 時間Ｔ及びトリガ回路を有し、前記トリガ回路はがそのトリガに続いて時間Ｔに 信号を生成することから成るインタフェース方法であって、 前記アナログ遅延の遅延時間Ｔを少なくとも前記特性時間遅延へ設定するステ ップと、 前記非同期プロセスが呼び出されたとき、前記トリガ回路をトリガするステッ プと、 前記信号が前記トリガ回路から生成されるまで、前記非同期プロセスから結果 を要求する動作を一時停止するステップと、 の諸ステップを含むインタフェース方法。 ７． 前記遅延時間Ｔがダイナミック・ランダム・アクセス・メモリのアク セス時間に等しい、請求項６に記載のインタフェース方法。