JPH06195261A - 半導体記憶装置，同期型半導体記憶装置および画像処理システム - Google Patents

半導体記憶装置，同期型半導体記憶装置および画像処理システム

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JPH06195261A
JPH06195261A JP16026593A JP16026593A JPH06195261A JP H06195261 A JPH06195261 A JP H06195261A JP 16026593 A JP16026593 A JP 16026593A JP 16026593 A JP16026593 A JP 16026593A JP H06195261 A JPH06195261 A JP H06195261A
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Toshiyuki Omoto
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Masaki Kumanotani
正樹 熊野谷
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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    • G—PHYSICS
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Abstract

(57)【要約】 【目的】 キャッシュシステムのみならずグラフィック
処理分野においても利用することのできる半導体記憶装
置を提供する。 【構成】 半導体記憶装置はＤＲＡＭ部分とＳＲＡＭ部
分とこのＤＲＡＭ部分に含まれるＤＲＡＭアレイ（１０
２）とＳＲＡＭ部分に含まれるＳＲＡＭアレイ（１０
４）との間のデータ転送のみならず外部とデータの入出
力を行なう双方向データ転送回路１０６を含む。ＤＲＡ
Ｍアレイの駆動およびＤＲＡＭアレイと双方向データ転
送回路との間のデータ転送動作はＤＲＡＭコントロール
回路（１２８）により制御される。ＳＲＡＭアレイの駆
動およびＳＲＡＭアレイと双方向データ転送回路との間
のデータ転送およびデータの入出力動作はＳＲＡＭコン
トロール回路（１３２）により制御される。ＤＲＡＭア
レイに対するアドレスはＤＲＡＭアレイバッファ１０８
へ与えられ、ＳＲＡＭアレイにおけるメモリセル選択用
アドレスはＳＲＡＭアドレスバッファ（１１６）へ与え
られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に大記憶容量のメインメモリと小記憶容量かつ高
速のキャッシュメモリとが同一チップ上に集積化された
半導体記憶装置に関する。より特定的には、この発明は
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）とスタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭ）とが同一チップ上に集積化されたキャッシュ内
蔵半導体記憶装置に関する。
【０００２】
【従来の技術】最近のマイクロプロセシングユニット
（ＭＰＵ）は動作クロック周波数が２５ＭＨｚまたはそ
れ以上と非常に高速になってきている。データ処理シス
テムにおいては、標準ＤＲＡＭはビット単価が安いため
大記憶容量の主メモリとして用いられることが多い。標
準ＤＲＡＭはアクセス時間が短縮化されていてはいるも
のの、ＭＰＵの高速化の進展速度に追随することができ
ない。このため、標準ＤＲＡＭを主メモリとして用いる
データ処理システムは、ウェイトステート（待ち状態）
の増加などの犠牲を払う必要がある。ＭＰＵと標準ＤＲ
ＡＭの動作速度のギャップという問題は、標準ＤＲＡＭ
が次のような特徴を有しているために本質的なものであ
る。
【０００３】（１） 行アドレス信号と列アドレス信号
とが時分割的に多重化されて同一のアドレスピン端子へ
与えられる。行アドレス信号は、ロウアドレスストロー
ブ信号／ＲＡＳの降下エッジで装置内部へ取込まれる。
列アドレス信号はコラムアドレスストローブ信号／ＣＡ
Ｓの降下エッジで装置内部へ取込まれる。ロウアドレス
ストローブ信号／ＲＡＳはメモリサイクルの開始を規定
しかつ行選択系を活性化する。コラムアドレスストロー
ブ信号／ＣＡＳは列選択系を活性化する。信号／ＲＡＳ
が活性状態となってから信号／ＣＡＳが活性状態となる
までには「ＲＡＳ−ＣＡＳ遅延時間（ｔＲＣＤ）」と呼
ばれる所定の時間が必要とされる。このアドレス多重化
によりアクセス時間の短縮化にも限度が存在する。
【０００４】（２） ロウアドレスストローブ信号／Ｒ
ＡＳを一旦立上げてＤＲＡＭをスタンバイ状態に設定し
た場合、ロウアドレスストローブ信号／ＲＡＳはＲＡＳ
プリチャージ時間（ｔＲＰ）と呼ばれる時間が経過した
後でなければ再び活性状態の“Ｌ”へ立下げることはで
きない。ＲＡＳプリチャージ時間ｔＲＰは、ＤＲＡＭの
様々な信号線を確実に所定電位にプリチャージするため
に必要とされる。このＲＡＳプリチャージ時間ｔＲＰに
よりＤＲＡＭのサイクル時間を短くすることはできな
い。また、ＤＲＡＭのサイクル時間を短くすることは、
ＤＲＡＭにおいて信号線の充放電の回数が多くなるた
め、消費電流の増加にもつながる。
【０００５】（３） 回路の高集積化およびレイアウト
の改良などの回路技術およびプロセス技術の向上または
駆動方法の改良などの応用上の工夫および改良によりＤ
ＲＡＭの高速化を図ることができる。しかしながらＭＰ
Ｕの高速化の進展はＤＲＡＭのそれを大きく上回る。Ｅ
ＣＬＲＡＭ（エミッタ・カップルド・ＲＡＭ）およびス
タティックＲＡＭなどのバイポーラトランジスタを用い
た高速のバイポーラＲＡＭおよびＭＯＳトランジスタ
（絶縁ゲート型電界効果トランジスタ）を用いた比較的
低速のＤＲＡＭというように、半導体のメモリの動作速
度には階層構造がある。ＭＯＳトランジスタを構成要素
とする標準ＤＲＡＭでは数１０ｎｓ（ナノ秒）のスピー
ド（サイクル時間）を期待するのは非常に困難である。
【０００６】ＭＰＵと標準ＤＲＡＭの動作速度の差（ス
ピードギャップ）をうずめるために、応用面から種々の
改善が行なわれている。このような改善の主なものとし
ては、（１） ＤＲＡＭの高速モードとインタリーブ方
式とを用いる、（２） 高速のキャッシュメモリ（ＳＲ
ＡＭ）を外部に設ける、がある。
【０００７】上記方法（１）の場合、スタティックコラ
ムモードまたはページモードなどの高速モードを用いる
方法と、高速モードとインタリーブ方式を組合せる方法
とがある。スタティックモードとは、１本のワード線
（１行）を選択した後、列アドレスのみを順次変化させ
ることによりこの選択された１行のメモリセルを順次ア
クセスする方法である。ページモードとは、１本のワー
ド線を選択した後、信号／ＣＡＳをトグルして列アドレ
ス信号を取込み、この選択された１本のワード線に接続
されるメモリセルへ順次アクセスする方法である。これ
らのいずれの動作モードも信号／ＲＡＳのトグルを含ま
ずにメモリセルへアクセスすることができる。信号／Ｒ
ＡＳおよび／ＣＡＳを用いる通常のアクセスよりもこれ
らの動作モードは高速となる。
【０００８】インタリーブ方式とは、複数のメモリ装置
をデータバスに並列に設け、この複数のメモリ装置への
アクセスを交互または順次行なうことにより実効的アク
セス時間の短縮を図る方式である。ＤＲＡＭの高速モー
ドを用いた方法および高速モードとインタリーブ方式と
を組合せる方法は、簡単にしかも比較的効率的に標準Ｄ
ＲＡＭを高速メモリとして使用する方法として従来から
知られている。
【０００９】上記方法（２）は、メインフレームでは昔
から幅広く利用されている。高速キャッシュメモリは高
価である。しかしながら、低価格ながらも高性能をも要
求されるパーソナルコンピュータの分野においては、そ
の動作速度を改善するために、ある程度高価になるのを
犠牲にして止むなく一部で使用されている。高速キャッ
シュメモリをどこに設けるかについては次の３種類の可
能性が存在する。
【００１０】（ａ） ＭＰＵそのものに内蔵する； （ｂ） ＭＰＵ外部に設ける； （ｃ） 高速キャッシュメモリを別に設けるのではな
く、標準ＤＲＡＭに内蔵されている高速モードをキャッ
シュのように用いる（高速モードの擬似的キャッシュメ
モリ化）。すなわち、キャッシュヒット時には高速モー
ドで標準ＤＲＡＭにアクセスし、キャッシュミス時には
通常モードで標準ＤＲＡＭへアクセスする。
【００１１】上述の３つの方法（ａ）ないし（ｃ）は何
らかの形ですでにデータ処理システムにおいて採用され
ている。しかしながら、価格の観点から、多くのＭＰＵ
システムにおいてはＤＲＡＭに不可避なＲＡＳプリチャ
ージ時間（ｔＲＰ）が実効的に表に現われないようにす
るために、メモリをバンク構成とし、このメモリバンク
ごとにインタリーブする方法が用いられている。この方
法に従えば、実質的にＤＲＡＭのサイクル時間をスペッ
ク値（仕様値）の約半分にすることができる。
【００１２】しかしながら、インタリーブの方法は、メ
モリ装置へのアクセスがシーケンシャルに行なわれる場
合にしか効果的ではない。同一のメモリバンクへ連続し
てアクセスする場合には効果は得られない。また、この
方法ではＤＲＡＭ自身のアクセス時間の実質的向上を図
ることはできない。さらに、メモリの最小単位を少なく
とも２バンクとする必要がある。
【００１３】ページモードまたはスタティックコラムモ
ードなどの高速モードを用いる場合、ＭＰＵがあるペー
ジ（ある指定された１行のデータ）を連続してアクセス
する場合に限り実効的にアクセス時間を短縮することが
できる。この方法は、バンク数が２ないし４と比較的大
きい場合には、各バンクごとに異なる行をアクセスする
ことができるためある程度効果が得られる。与えられた
ページ内にＭＰＵが要求するメモリのデータが存在しな
い場合を「キャッシュミス」と呼ぶ。通常、データのひ
とかたまりが近接したアドレスまたは逐次的に連続する
アドレスに格納される。高速モードにおいては、アドレ
スの半分である行アドレスがすでに指定されいるため
「キャッシュミス」が発生する確立は高い。
【００１４】バンクの数が３２ないし４０と大きくなる
と、各バンクごとに異なるページのデータを格納するこ
とができるため、「キャッシュミス」率は激減する。し
かしながら、データ処理システムにおいて３０ないし４
０のバンクを想定することは現実的ではない。また「キ
ャッシュミス」が発生した場合には、新たに行アドレス
を選択しなおすために信号／ＲＡＳを立上げ、ＤＲＡＭ
のプリチャージサイクルに戻る必要があり、バンク構成
の性能を犠牲にする。
【００１５】前述の方法（２）の場合、ＭＰＵと標準Ｄ
ＲＡＭとの間に高速キャッシュメモリが設けられる。こ
の場合、標準ＤＲＡＭは比較的低速であっても構わな
い。一方、標準ＤＲＡＭは４メガビット、１６メガビッ
トと大記憶容量のものが出現している。パーソナルコン
ピュータなどの小規模システムにおいて、そのメインメ
モリを１チップないし数チップの標準ＤＲＡＭにより構
成することができる。外部に高速キャッシュメモリを設
けた場合、メインメモリがたとえば１個の標準ＤＲＡＭ
により構成できるような小規模システムでは有効ではな
い。標準ＤＲＡＭをメインメモリとする場合、高速キャ
ッシュメモリとメインメモリとの間のデータ転送速度が
この標準ＤＲＡＭのデータ入出力端子の数で制限され、
システムの速度に対するネックになるからである。
【００１６】また、高速モードの疑似的キャッシュメモ
リ化の場合、その動作速度は高速のキャッシュメモリよ
りも遅いため、所望のシステムの性能を実現することが
困難である。
【００１７】上述のようなインタリーブ方式または高速
動作モードを使用した場合に生じるシステム性能の犠牲
を解消し、比較的安価で小規模なシステムを構築する方
法としては、高速キャッシュメモリ（ＳＲＡＭ）をＤＲ
ＡＭに内蔵することが考えられる。すなわち、ＤＲＡＭ
をメインメモリとし、かつＳＲＡＭをキャッシュメモリ
として備える階層的な構造の１チップメモリを考えるこ
とができる。このような階層的な構造の１チップメモリ
をキャッシュＤＲＡＭ（ＣＤＲＡＭ）と称す。
【００１８】通常ＣＤＲＡＭにおいては、ＤＲＡＭとＳ
ＲＡＭとが同一チップ上に集積化される。キャッシュヒ
ット時にはＳＲＡＭへのアクセスが行なわれ、キャッシ
ュミス時にはＤＲＡＭへのアクセスが実行される。すな
わち、高速動作するＳＲＡＭをキャッシュメモリとして
用い、大記憶容量のＤＲＡＭをメインメモリとして用い
る。キャッシュのいわゆるブロックサイズは、ＳＲＡＭ
において１回のデータ転送でその内容が書換えられるビ
ットの数と考えることができる。一般に、ブロックサイ
ズが大きいとキャッシュヒット率は上昇する。しかしな
がら、同一のキャッシュメモリサイズの場合、ブロック
サイズに反比例してセット数が減少するため、逆にヒッ
ト率は減少する。たとえば、キャッシュサイズが４Ｋビ
ットの場合、ブロックサイズが１０２４ビットであれ
ば、セット数は４となるが、ブロックサイズが３２ビッ
トであればセット数は１２８となる。そのためブロック
サイズを適切な大きさに設定することが要求される。ブ
ロックサイズをＤＲＡＭアレイの１行のメモリセルの数
よりも小さくする構成は、たとえば特開平１−１４６１
８７号公報に示されている。
【００１９】図２１７は上述の公開公報に示された従来
のＣＤＲＡＭの全体の構成を示す図である。図２１７に
おいて、従来のＣＤＲＡＭは、行および列のマトリック
ス状に配列された複数のダイナミック型メモリセルを含
むメモリセルアレイ１を含む。メモリセルアレイ１は各
々が複数の列を含む、複数のメモリブロックＢ＃１〜Ｂ
＃４に分割される。メモリブロックＢ＃１〜Ｂ＃４はワ
ード線を共有する。
【００２０】従来のＣＤＲＡＭはさらに、外部から与え
られるアドレス信号Ａ０〜Ａｎを外部ロウアドレススト
ローブ信号／ＲＡＳに応答して行アドレス信号ＲＡとし
て取込み内部行アドレス信号を発生するロウアドレスバ
ッファ２と、外部コラムアドレスストローブ信号／ＣＡ
Ｓに応答してアドレス信号Ａ０〜Ａｎを列アドレス信号
ＣＡとして取込み内部列アドレス信号を発生するコラム
アドレスバッファ４と、ロウアドレスバッファ２からの
内部行アドレス信号に応答してメモリセルアレイ１にお
ける対応の行を選択する信号を発生するロウデコーダ６
と、ロウデコーダ６からの行選択信号に応答してメモリ
セルアレイ１の選択された行へ駆動信号を伝達し、指定
された行に対応するワード線を選択状態とするワードド
ライバ８と、メモリセルアレイ１における選択された行
に接続されるメモリセルのデータを検知し増幅しかつラ
ッチするセンスアンプ群１０と、メモリセルアレイ１の
各列に対応して設けられる複数のデータレジスタを含む
データレジスタ回路１４と、メモリセルアレイ１の各列
とデータレジスタ回路１４との間のデータ転送を行なう
ための転送ゲート回路１２と、コラムアドレスバッファ
４からの内部列アドレス信号をデコードしてメモリセル
アレイ１の対応の列またはデータレジスタ回路１４にお
ける対応のデータレジスタを選択するＩＯゲート１６
と、外部から与えられるキャッシュヒット／ミス指示信
号ＣＨに応答してメモリセルアレイ１における対応のブ
ロックを選択するブロックデコーダ１８と、装置外部と
データの入出力を行なうための入力バッファ２４および
出力バッファ２６と、コラムアドレスバッファ４からの
内部列アドレス信号をデコードし、メモリセルアレイ１
における対応の列またはデータレジスタ回路１４におけ
る対応のデータレジスタをＩＯゲート回路１６を介して
選択して入力バッファ２４および出力バッファ２６へ接
続するための信号を発生するコラムデコーダ２０と、入
力バッファ２４および出力バッファ２６の能動化／不能
動化を外部から与えられるライトイネーブル信号／ＷＥ
およびコラムアドレスストローブ信号／ＣＡＳに応答し
て制御するリード／ライト制御回路２８を含む。
【００２１】転送ゲート回路１２およびデータレジスタ
回路１４はメモリセルアレイのブロックＢ＃１〜Ｂ＃４
に対応してそれぞれブロックに分割される。
【００２２】ＣＤＲＡＭはさらに、外部から与えられる
キャッシュヒット／ミス信号ＣＨに応答してコラムアド
レスバッファ４からのたとえば下位２ビットである列ア
ドレス信号をブロック選択信号としてブロックデコーダ
１８へ伝達するゲート回路２２を含む。ブロックデコー
ダ１８は、キャッシュヒット／ミス信号ＣＨが“Ｌ”の
キャッシュミスを示すとき活性化され、与えられたブロ
ックアドレス信号をデコードしてメモリセルアレイ１に
おける対応のメモリセルブロックを選択し、この選択さ
れたメモリセルブロックとこの選択されたメモリセルア
レイブロックに対応するデータレジスタとの間でのデー
タ転送を行なうために転送ゲート回路１２をブロック単
位で駆動する。
【００２３】図２１８は図２１９に示す半導体記憶装置
の要部の構成を示す図である。図２１８においては、２
つのメモリブロックＢ＃１およびＢ＃２の境界領域部分
の構成を示す。
【００２４】図２１８において、センスアンプ群１０
は、メモリブロックＢ＃１の各ビット線対ＢＬ、／ＢＬ
に対して設けられるセンスアンプＳＡ＃１と、メモリブ
ロックＢ＃２のビット線対ＢＬ、／ＢＬそれぞれに対し
て設けられるセンスアンプＳＡ＃２を含む。センスアン
プＳＡ＃１およびＳＡ＃２は、活性化時において、対応
のビット線対ＢＬ、／ＢＬ上の信号を差動的に増幅しか
つラッチする。
【００２５】転送ゲート回路１２は、メモリブロックＢ
＃１のビット線対ＢＬ、／ＢＬそれぞれに対して設けら
れる転送ゲートＤＴ＃１と、メモリブロックＢ＃２のビ
ット線対ＢＬ、／ＢＬに設けられる転送ゲートＤＴ＃２
を含む。メモリブロックＢ＃１に対して設けられた転送
ゲートＤＴ＃１とメモリブロックＢ＃２に対して設けら
れた転送ゲートＤＴ＃２とはそれぞれ独立に駆動され
る。すなわち、メモリブロックＢ＃１に対して設けられ
た転送ゲートＤＴ＃１は、メモリブロックＢ＃１に対し
て設けられたブロックデコーダ回路ＢＤ＃１により駆動
され、メモリブロックＢ＃２に対して設けられた転送ゲ
ートＤＴ＃２はメモリブロックＢ＃２に対して設けられ
たブロックデコーダ回路ＢＤ＃２により駆動される。ブ
ロックデコーダ回路ＢＤ＃１およびＢＤ＃２は、図２１
７に示すゲート回路２２からキャッシュミス時に伝達さ
れるブロックアドレスをデコードし、このブロックアド
レスが対応のメモリブロックを示しているときに関連の
転送ゲートＤＴ（＃１または＃２）を駆動する。
【００２６】データレジスタ回路１４は、メモリブロッ
クＢ＃１のビット線対ＢＬ、／ＢＬそれぞれに対応して
設けられ、転送ゲートＤＴ＃１を介して与えられたデー
タをラッチするレジスタＤＲ＃１と、メモリブロックＢ
＃２のビット線対ＢＬ、／ＢＬそれぞれ上のデータを転
送ゲートＤＴ＃２を介して受けて格納するレジスタＤＲ
＃２を含む。データレジスタＤＲ（＃１および＃２）は
インバータラッチ回路の構成を備える。
【００２７】ＩＯゲート回路１６はメモリブロックＢ＃
１およびＢ＃２のビット線対ＢＬ、／ＢＬそれぞれに対
応して設けられ、コラムデコーダ２０からの列選択信号
に応答して対応のビット線対ＢＬ、／ＢＬを内部データ
伝達線対ＩＯへ接続するＩＯゲートＴＧを含む。ＩＯゲ
ートＴＧは、メモリブロックＢ＃１およびＢ＃２のビッ
ト線対ＢＬ、／ＢＬを転送ゲート回路１２およびデータ
レジスタ回路１４を介して内部データ伝達線対ＩＯへ接
続する。したがって、ＩＯゲートＴＧは、転送ゲート回
路１２がオフ状態（遮断状態）の場合にはデータレジス
タ回路１４に含まれるデータレジスタを内部データ伝達
線対ＩＯへ接続する。次に、図２１９に示す動作波形図
を参照してこの図２１７および図２１８に示す半導体記
憶装置の動作について説明する。
【００２８】図２１７に示す半導体記憶装置は、外部処
理装置としてのＣＰＵと、ＣＰＵからの要求に従って半
導体記憶装置へのアクセスを制御するコントローラとを
含むシステムにおいて用いられる。コントローラは、デ
ータレジスタ回路１４に格納されたデータのタグアドレ
スを格納するタグメモリと、ＣＰＵからのアドレス（Ｃ
ＰＵアドレス）のタグアドレスに対応する部分とタグメ
モリに格納されたタグアドレスとの一致／不一致を判別
し、この判別結果に従ってキャッシュヒット／キャッシ
ュミスを示す信号ＣＨを発生する比較回路と、この比較
回路の判別結果に従って半導体記憶装置へのアドレスの
供給およびアクセスを制御する制御回路（ステートマシ
ンおよびアドレスマルチプレクサ）を含む。
【００２９】ＣＰＵからは、システムクロックに同期し
てアドレスが供給される。外部に設けられたコントロー
ラが、このＣＰＵアドレスがデータレジスタ回路１４に
格納されたデータを指定している場合には、キャッシュ
ヒット信号ＣＨを活性状態の“Ｈ”に設定する。このと
き、ロウアドレスストローブ信号／ＲＡＳが活性状態の
“Ｌ”の状態にある場合には、外部コントローラはコラ
ムアドレスストローブ信号／ＣＡＳをトグルするととも
にＣＰＵアドレスから列アドレスＣＡを抽出して半導体
記憶装置へ与える。
【００３０】半導体記憶装置では、与えられた列アドレ
ス信号ＣＡをコラムアドレスバッファ４が取込み内部列
アドレス信号を発生してコラムデコーダ２０へ与える。
キャッシュヒット信号ＣＨが“Ｈ”にあるためゲート回
路２２の出力は“Ｌ”であり、ブロックデコーダ１８は
デスエーブル状態（またはブロックアドレスの伝達禁
止）であり、ブロック選択動作は実行されない。この場
合、コラムデコーダ２０により列選択動作が行なわれ、
対応のデータレジスタが内部データ線対ＩＯへ接続さ
れ、この選択されたデータレジスタへのデータの書込ま
たはデータの読出しが実行される。データを書込むかデ
ータを読出すかはライトイネーブル信号／ＷＥにより決
定される。
【００３１】ＣＰＵが要求するデータがデータレジスタ
回路１４に格納されている間は、キャッシュヒット信号
ＣＨが“Ｈ”であり、列アドレス信号ＣＡに従ってデー
タレジスタ回路１４の対応のデータレジスタの選択が行
なわれる。
【００３２】ＣＰＵアドレスがデータレジスタ回路１４
に格納されたデータを指定していない場合には、キャッ
シュヒット信号ＣＨが“Ｌ”の状態にある。キャッシュ
ミス時においては、外部コントローラは信号／ＲＡＳお
よび／ＣＡＳを一旦“Ｈ”の状態に立上げた後、まずロ
ウアドレスストローブ信号／ＲＡＳを“Ｌ”に立下げる
とともに、ＣＰＵアドレスから行アドレス信号ＲＡを抽
出して半導体記憶装置へ与える。
【００３３】半導体記憶装置において、この与えられた
行アドレス信号ＲＡに従ってロウアドレスバッファ２、
ロウデコーダ６およびワードドライバ８によりメモリセ
ルアレイ１における行選択動作が実行され、選択された
行に接続されるメモリセルのデータがセンスアンプ群１
０により検知および増幅されかつラッチされる。次いで
コラムアドレスストローブ信号／ＣＡＳが“Ｌ”に立下
げられるとともに、ＣＰＵアドレスから列アドレス信号
ＣＡが抽出されて半導体記憶装置へ与えられる。半導体
記憶装置において、キャッシュヒット信号ＣＨが“Ｌ”
であるため、ブロックデコーダ１８が活性化され、この
与えられた列アドレス信号のうちブロックアドレス信号
がブロックデコーダ１８へ与えられる。
【００３４】ブロックデコーダ１８はこのブロックアド
レスをデコードし、ブロックアドレスが示すメモリブロ
ックに対して設けられた転送ゲートをすべてオン状態と
する。これにより選択されたメモリブロックにおいてセ
ンスアンプＳＡによりラッチされていたデータが転送ゲ
ートを介してデータレジスタＤＲ（＃１または＃２）へ
伝達される。これと並行して、コラムデコーダ２０が列
選択動作を行ない、ＩＯゲート回路１６に含まれるＩＯ
ゲートＴＧを導通状態とし、データレジスタＤＲを内部
データ伝達線対ＩＯへ接続する。
【００３５】以降このメモリアレイ１において行を選択
状態とした状態で、キャッシュヒットが続けば、コラム
デコーダ２０によりデータレジスタＤＲ（＃１または＃
２）が選択されてアクセスされる。
【００３６】上述のようにメモリアレイをブロックに分
割し、各ブロック単位でデータレジスタを駆動すること
により、データレジスタをキャッシュとして利用するこ
とができる。この場合、図２２０に示すように、各メモ
リアレイブロックＢ＃１〜Ｂ＃４それぞれに対応して設
けられたデータレジスタＤＲ＃１〜ＤＲ＃４は異なる行
のデータを格納することができ、キャッシュヒット率を
大きくすることができるとともに、キャッシュのブロッ
クサイズをメモリブロックに含まれる列の数と同数とす
ることができ、適切な大きさのキャッシュブロックサイ
ズを実現することができる。
【００３７】
【発明が解決しようとする課題】上述のような半導体記
憶装置では、ＤＲＡＭアレイをメインメモリとし、デー
タレジスタ回路をキャッシュとして利用することができ
る。メインメモリとキャッシュとの間のデータ転送はブ
ロック単位で実行されるため、高速でデータ転送を行な
うことができる。
【００３８】今、上述のような半導体記憶装置、すなわ
ち、ＣＤＲＡＭをグラフィックデータ処理用途に利用す
ることを考える。
【００３９】図２２１は一般的なグラフィックデータ処
理システムの構成を示す図である。図２２１において、
システムは、処理装置としてのＣＰＵ３０と、ＣＤＲＡ
Ｍ３２と、表示装置としてのＣＲＴ３４と、ＣＤＲＡＭ
３２とＣＲＴ３４との間のデータ転送を制御するための
ＣＲＴコントローラ３６を含む。ＣＰＵ３０、ＣＤＲＡ
Ｍ３２およびＣＲＴ３４は内部データバス３８に接続さ
れる。データ転送は内部データバス３８を介して実行さ
れる。
【００４０】ＣＤＲＡＭ３２は、表示されるべきグラフ
ィックデータと、表示されないＣＰＵ３０のみが利用す
るデータ両者を格納する。グラフィックデータをＣＲＴ
３４に表示する場合にはＣＲＴコントローラ３６の制御
の下にＣＤＲＡＭ３２とＣＲＴ３４との間でのデータ転
送が実行される。ＣＤＲＡＭ３２から読出されたデータ
がデータバス３８を介してＣＲＴ３４へ与えられ、そこ
で図示しない表示装置の表示画面上に表示される。
【００４１】ＣＤＲＡＭ３２が格納するデータに対しあ
る処理を施す場合にはＣＰＵ３０がＣＤＲＡＭ３２へア
クセスする。この場合、キャッシュヒット／キャッシュ
ミスの判定結果に従ってＣＰＵ３０はＣＤＲＡＭ３２へ
高速でアクセスすることができ、高速でデータの処理を
行なうことができる。ＣＰＵ３０がアクセスするデータ
はＣＤＲＡＭ３２のキャッシュ領域へ格納するのが好ま
しい。今、ＣＲＴコントローラ３６がＣＤＲＭ３２のメ
モリアレイ１内のデータを読出してＣＲＴ３４へ伝え、
そこで表示する動作を行なう場合を考える。
【００４２】この場合、上述のような構成のＣＤＲＡＭ
においては、ＣＲＴコントローラ３６の制御の下に行選
択動作および列選択動作を行なう必要がある。メモリア
レイ１内のデータはデータレジスタ回路１４を介して読
出される。したがって、この場合には、キャッシュ用途
のためにデータレジスタ回路に格納されていたデータが
ＣＲＴ３４に表示するためのデータで書換えられてしま
う。また逆に、ビデオカメラ（図示せず）などから発生
された画像データをＣＤＲＡＭ３２へ書込むことを考え
ると、この場合においてもＣＤＲＡＭ３２のメインメモ
リへのデータの書込のためにはデータレジスタ回路１４
に格納されたキャッシュデータが与えられた画像データ
により書換えられてしまう。
【００４３】したがって、上述のようなＣＤＲＡＭにお
いては、キャッシュ用データを変更することなくメイン
メモリのデータの読出および書込を行なうことができな
くなり、ＣＤＲＡＭ内において、グラフィックデータと
アプリケーションプログラミングなどの表示されないデ
ータとの両者を格納するのが困難であるという問題があ
った。
【００４４】また、従来のＣＤＲＡＭの構成の場合、大
記憶容量のＤＲＡＭメインメモリを利用する場合、ブロ
ック分割構成が用いられる。この場合、図２１８または
図２２０に示すメモリアレイを１つのブロックとするブ
ロック構成が利用される。ブロック分割構成の場合、選
択されたワード線を含むブロックのみが活性化される。
残りのブロックは不活性状態を維持する。したがって利
用することのできるデータレジスタの数も応じて少なく
なり、キャッシュの利用効率が低下する。
【００４５】さらに、図２１８に示すＣＤＲＡＭの構成
の様に、データレジスタが１行しか設けられていない場
合には、マッピング方式としてはダイレクトマッピング
方式しか実現することができない。セットアソシャティ
ブ方式のマッピングを実現するためにはデータレジスタ
を複数行設ける必要がある。ダイレクトマッピング方式
およびセットアソシャティブ方式いずれにも対応するこ
とはできない。一方のマッピング方式のみを実現するこ
とができるだけである。
【００４６】また上述の構成のＣＤＲＡＭの場合、ＤＲ
ＡＭアレイからデータレジスタのデータ転送と並行して
１ビットのデータレジスタへのアクセスを行なうことが
できる。しかしながら、通常のデュアルポートビデオＲ
ＡＭのように、ＤＲＡＭ部分とＳＲＡＭ部分とを独立に
駆動し、ＳＲＡＭアレイへのアクセス時にこのアクセス
操作と並行してこのアクセスに悪影響を及ぼすことなく
ＤＲＡＭ部分へアクセスすることはできない。
【００４７】それゆえ、この発明の目的は高速でデータ
の読出および書込を行なうことのできる新規な構成のＣ
ＤＲＡＭを提供することである。
【００４８】この発明の他の目的はグラフィックデータ
処理用途に特に適したＣＤＲＡＭを提供することであ
る。
【００４９】この発明のさらに他の目的は、キャッシュ
データに影響を及ぼすことなくＤＲＡＭに対しデータの
書込および読出を行なうことのできるＣＤＲＡＭを提供
することである。
【００５０】この発明のさらに他の目的は、高速動作す
るメモリシステムを構築することのできるＣＤＲＡＭを
提供することである。
【００５１】この発明のさらに他の目的は、通常動作モ
ード時にもセルフリフレッシュを実行することのできる
半導体記憶装置を提供することである。
【００５２】この発明のさらに他の目的は、容易に特殊
テストモードを設定することのできるＣＤＲＡＭを提供
することである。
【００５３】この発明のさらに他の目的は、高速かつ効
率的にＳＲＡＭアレイとＤＲＡＭアレイとの間でデータ
転送を行なうことのできるＣＤＲＡＭを提供することで
ある。
【００５４】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、行および列のマトリックス状に配列された複
数のダイナミック型メモリセルを含むＤＲＡＭアレイ
と、行および列のマトリックス状に配列された複数のス
タティック型メモリセルを含むＳＲＡＭアレイと、ＤＲ
ＡＭアレイの選択された複数のメモリセルとＳＲＡＭア
レイの選択された複数のメモリセルとの間でのデータ転
送を同時に行なうためのデータ転送手段とを含む。この
発明に係る半導体記憶装置はさらにＤＲＡＭアレイに関
連する動作の制御とＳＲＡＭアレイに関連する動作の制
御とを独立に実行する制御手段と、データ転送手段へ直
接外部からアクセスする手段とを備える。
【００５５】すなわち、請求項１に係る半導体記憶装置
は、行および列のマトリックス状に配列された複数のダ
イナミック型メモリセルを含むＤＲＡＭアレイと、この
ＤＲＡＭアレイを駆動するための第１の制御手段とを含
む。第１の制御手段は第１のアドレスに応答してＤＲＡ
Ｍアレイの行を選択するための行選択手段と、第２のア
ドレスに応答してＤＲＡＭアレイにおける複数の列から
なるブロックを選択するための列ブロック選択手段とを
含む。列ブロック選択手段は、行選択手段がＤＲＡＭア
レイにおいて行を選択している間異なる列ブロックを繰
返し選択することができる。
【００５６】請求項１に係る半導体記憶装置はさらに、
行および列のマトリックス状に配列されたスタティック
型メモリセルを含むＳＲＡＭアレイと、このＳＲＡＭア
レイを駆動するための第２の制御手段とを含む。第２の
制御手段は第１の制御手段と独立に駆動され、かつ第３
のアドレスに応答してＳＲＡＭアレイにおいて複数のメ
モリセルのメモリセルブロックを選択するための手段を
含む。
【００５７】請求項１に係る半導体記憶装置はさらに、
ＤＲＡＭアレイとＳＲＡＭアレイとの間でデータのブロ
ックを一括して転送するためのデータ転送手段と、ＳＲ
ＡＭアレイの選択されたメモリセルブロックとＤＲＡＭ
アレイの選択された列ブロックとの間でのデータブロッ
クの転送を行なうためにデータ転送手段を活性化するた
めの手段を含む。第３のアドレスは第１および第２のア
ドレスと独立に与えられる。
【００５８】請求項２に係る半導体記憶装置は、行およ
び列のマトリックス状に配列された複数のダイナミック
型メモリセルを含むＤＲＡＭアレイと、行および列のマ
トリックス状に配列された複数のスタティック型メモリ
セルを含むＳＲＡＭアレイと、与えられたアドレスに応
答して、ＤＲＡＭアレイにおいて複数のメモリセルを同
時に選択するための第１の選択手段と、与えられたアド
レスに従ってＳＲＡＭアレイにおいて複数のメモリセル
を同時に選択するための第２の選択手段と、ＤＲＡＭア
レイの選択された複数のメモリセルとＳＲＡＭアレイの
選択された複数のメモリセルとの間でのデータ転送を並
列して行なうためのデータ転送手段を含む。このデータ
転送手段は、与えられたデータを一時的に格納するため
の複数のラッチ手段を含む。
【００５９】請求項２に係る半導体記憶装置はさらに、
データ転送手段のラッチ手段へアドレスに応答して直接
アクセスしてデータを入出力するための手段を含む。
【００６０】請求項３に係る半導体記憶装置は、請求項
２におけるデータ転送手段が、ＤＲＡＭアレイから転送
されたデータを受けるためのリード転送手段と、このリ
ード転送手段と別に設けれられ、ＤＲＡＭアレイへデー
タを転送するためのライト転送手段とを含む。リード転
送手段およびライト転送手段は、各々が、与えられたデ
ータを一時的に格納するためのラッチ手段を含む。
【００６１】請求項４に係る半導体記憶装置は、請求項
２におけるデータ転送手段が、与えられたデータを一時
的に格納するための複数のラッチ手段を含みかつＤＲＡ
Ｍアレイへデータを転送するためのライト転送手段と、
複数のラッチ手段各々に対応して設けられ、ラッチ手段
からＤＲＡＭアレイへのデータの転送に対しマスクをか
けるためのマスク手段とを含む。
【００６２】請求項５に係る半導体記憶装置は、請求項
２におけるデータ転送手段が、与えられたデータを一時
的に格納するための複数のラッチ手段と、このラッチ手
段に格納されたデータを同時に転送するためのバッファ
手段と、このバッファ手段からＤＲＡＭアレイへのデー
タ転送に対しマスクをかけるか否かを示すマスクデータ
を格納するための一時マスクレジスタ手段と、ラッチ手
段からバッファ手段へのデータ転送と同期して一時マス
クレジスタ手段からマスクデータを受け、このバッファ
手段からのＤＲＡＭアレイへの一括データ転送時におい
てデータビットに対しマスクをかけるためのマスタマス
クレジスタ手段と、ラッチ手段がＳＲＡＭアレイからの
データを受けるかまたは外部からの書込データを受ける
かのいずれかを示す動作モード指示に応答して、一時マ
スクレジスタ手段のマスクデータの値を設定する制御手
段とを含む。
【００６３】請求項６に係る半導体記憶装置は、請求項
５における制御手段が、動作モード指示がＳＲＡＭアレ
イからデータ転送手段へのデータ転送を示しているとき
一時マスクレジスタ手段のマスクデータをすべてリセッ
ト状態に設定するとともに動作モード指示がデータ転送
手段へ外部書込データを書込む動作を示すときこの外部
書込データを受けるラッチに対応する一時マスクレジス
タにおけるマスクデータのみをリセット状態に設定する
手段を含む。
【００６４】請求項７に係る半導体記憶装置は、請求項
５または６における制御装置がさらに、同一データを繰
返しＤＲＡＭアレイの異なるメモリセルへ転送する動作
を示すときラッチ手段とバッファ手段とを切離し、かつ
一時マスクレジスタ手段とマスタマスクレジスタ手段と
を切離すための手段を含む。
【００６５】請求項８に係る半導体記憶装置は、行およ
び列のマトリックス状に配列された複数のダイナミック
型メモリセルを含むＤＲＡＭアレイと、行および列のマ
トリックス状に配列された複数のスタティック型メモリ
セルを含むＳＲＡＭアレイと、ＤＲＡＭアレイから伝達
されたデータを受けるためのリード転送手段を含み、Ｄ
ＲＡＭアレイとＳＲＡＭアレイとの間でのデータ転送を
行なうためのデータ転送手段と、与えられたアドレスに
従ってＤＲＡＭアレイにおいて複数のメモリセルを同時
に選択し、この同時に選択されたメモリセルのデータを
リード転送手段へ転送するための第１の制御手段と、第
１のアドレスと独立に与えられる第２のアドレスに応答
してＳＲＡＭアレイ内の複数のＳＲＡＭセルを同時に選
択してデータの入出力を行なうための第２の制御手段と
を含む。この第１および第２の制御手段は互いに並列に
動作する。
【００６６】請求項８に係る半導体記憶装置はさらに、
リード転送手段に転送されたデータをＳＲＡＭアレイの
選択されたメモリセルへ一括して転送するための手段を
含む。
【００６７】請求項９に係る半導体記憶装置は、行およ
び列のマトリックス状に配列された複数のダイナミック
型メモリセルを含むＤＲＡＭアレイと、行および列のマ
トリックス状に配列された複数のスタティック型メモリ
セルを含むＳＲＡＭアレイと、ＤＲＡＭアレイの選択さ
れた複数のメモリセルとＳＲＡＭアレイの選択された複
数のメモリセルとの間でのデータ転送を一括して行なう
ためのデータ転送手段と、ＳＲＡＭアレイおよびデータ
転送手段の一方と装置外部との間でのデータの入出力を
行なう入出力回路と、第１の制御信号に応答して装置全
体を非選択状態のスタンバイ状態に設定するための第１
の制御手段と、第２の制御信号に応答してこの入出力回
路のみをディスエーブル状態に設定するための第２の制
御手段とを含む。
【００６８】請求項１０に係る半導体記憶装置は、請求
項９における第２の制御信号が第１の形式の制御信号と
第２の形式の制御信号とを含みかつ第２の制御手段が第
１および第２の形式の制御手段の論理積をとり、この論
理積の信号により入出力回路のイネーブル／ディスエー
ブルを制御するための制御信号を発生するゲート手段を
含む。
【００６９】請求項１１に係る半導体記憶装置は、請求
項２におけるデータ転送手段がＤＲＡＭアレイから転送
されたデータを受けかつ一時的に格納するためのラッチ
手段を含むリード転送手段と、ＳＲＡＭアレイから転送
されたデータまたは外部から与えられる書込データを受
け、この与えられたデータをＤＲＡＭアレイへ転送する
ためのライト転送手段とを含む。
【００７０】請求項１２に係る半導体記憶装置の駆動方
法は、データ読出動作モードとデータ書込動作モードと
を含む。この半導体記憶装置は、メインメモリとして機
能するＤＲＡＭアレイと、キャッシュメモリとして機能
するＳＲＡＭアレイと、ＤＲＡＭアレイの複数のメモリ
セルとＳＲＡＭアレイの複数のメモリセルとの間でのデ
ータ転送を行なうためのデータ転送手段とを含む。
【００７１】請求項１２に係る半導体記憶装置の動作方
法は、データ読出動作モード時において、外部処理装置
が要求するデータがＳＲＡＭアレイに格納されていると
きには与えられたアドレスに従ってＳＲＡＭアレイのメ
モリセルを選択し、該選択されたメモリセルのデータを
読出すステップと、外部処理装置が要求するデータがＳ
ＲＡＭアレイ内に格納されていないキャッシュミス時に
おいてはＤＲＡＭにおいて現在選択状態とされている１
行のうちのどれかのメモリセルを該与えられたアドレス
が示しているときにはデータ転送手段に含まれるリード
転送手段へ与えられたアドレスに従って複数のＤＲＡＭ
メモリセルを選択してデータを転送するステップと、こ
の与えられたアドレスに従ってＳＲＡＭアレイにおいて
複数のメモリセルを選択し、リード転送手段からＳＲＡ
Ｍアレイのこの選択された複数のメモリセルへデータを
転送するとともに与えられたアドレスによりさらにＳＲ
ＡＭアレイにおけるメモリセルを選択し、この選択され
たメモリセルのデータを読出すステップとを含む。
【００７２】データ読出モード時におけるキャッシュミ
ス時において、現在選択状態とされているＤＲＡＭアレ
イの１行のいずれかのメモリセルをこの与えられたアド
レスが指定していない場合にはＤＲＡＭアレイをスタン
バイ状態に設定した後新たにこの与えられたアドレスに
従ってＤＲＡＭアレイの行および複数の列を選択し、該
選択された複数の列のメモリセルのデータをリード転送
手段へ転送し、次いでこの与えられたアドレスに従って
ＳＲＡＭアレイの複数のメモリセルを同時に選択し、こ
の同時に選択されたＳＲＡＭアレイ内の複数のメモリセ
ルへリード転送手段からデータを転送するとともにこの
与えられたアドレスに従ってＳＲＡＭアレイのメモリセ
ルをさらに選択し、この選択されたメモリセルに格納さ
れるデータを読出すステップとを含む。
【００７３】請求項１２に係る半導体記憶装置の駆動方
法のデータ書込動作モード時においては、キャッシュヒ
ット時においては、外部から与えられた書込データを、
与えられたアドレスに従ってＳＲＡＭアレイ内のメモリ
セルを選択し、該選択されたメモリセルへデータを書込
むとともにこの与えられたアドレスに従ってデータ転送
手段に含まれるライト転送手段へ外部書込データを書込
むステップと、ＤＲＡＭアレイにおいて現在選択中の行
をこの与えられたアドレスが示しているとき、ライト転
送手段に格納されているデータをＤＲＡＭアレイの対応
のメモリセルへ転送するステップとを含む。
【００７４】キャッシュヒット時において与えられたア
ドレスがＤＲＡＭアレイにおいて現在選択中の行と異な
る行を示すときにはＤＲＡＭアレイを初期状態に設定し
た後再びこの与えられたアドレスに従ってＤＲＡＭアレ
イ内のメモリセルを選択し、この選択されたメモリセル
へライト転送手段からデータを書込むステップとを含
む。
【００７５】キャッシュミス時においては、与えられた
アドレスに従ってデータ転送手段に含まれるライト転送
手段の対応のラッチへ外部書込データを書込み、次いで
この与えられたアドレスがＤＲＡＭアレイにおいて現在
選択中の行を示している場合には、この与えられたアド
レスに従ってＤＲＡＭアレイの複数の列を選択してライ
ト転送手段からＤＲＡＭアレイの選択された複数の列へ
データを転送する。このときライト転送手段のデータ転
送に対しては外部書込データが書込まれたレジスタに対
応するレジスタを除くレジスタに対してはデータ転送に
対しマスクがかけられる。この与えられたアドレスがＤ
ＲＡＭアレイの現在選択中の行と異なる行を示している
場合にはＤＲＡＭアレイを初期状態に復帰させた後再び
この与えられたアドレスに従って行および複数列の選択
動作を行ないこの選択された複数の列へライト転送手段
からデータを転送する。
【００７６】請求項１３に係る半導体記憶装置の駆動方
法は、請求項１２に係る駆動方法のデータ書込動作モー
ド時において、現在与えられているアドレスと次に与え
られるアドレスとがＤＲＡＭアレイにおける同じ行を示
すときライト転送手段からＤＲＡＭアレイへのデータ転
送が次のアスセクサイクルまで延期される。
【００７７】請求項１４に係る半導体記憶装置の駆動方
法は、データ読出動作モードとデータ書込動作モードと
を含む。この半導体記憶装置はメインメモリとして動作
するＤＲＡＭアレイと、キャッシュメモリとして動作す
るＳＲＡＭアレイと、ＤＲＡＭアレイの複数のメモリセ
ルとＳＲＡＭアレイの複数のメモリセルとの間でのデー
タ転送を行なうためのデータ転送手段を含む。このデー
タ転送手段はＤＲＡＭアレイへデータを転送するための
ライト転送手段と、ＤＲＡＭアレイから伝達されたデー
タを受けるためのリード転送手段とを含む。
【００７８】請求項１４に係る半導体記憶装置の駆動方
法は、データ読出動作モード時において、外部処理装置
が要求するデータがＳＲＡＭアレイに存在する場合に
は、与えられたアドレスに従ってＳＲＡＭアレイのメモ
リセルを選択し、この選択されたメモリセルのデータを
読出すステップを含む。
【００７９】読出動作モード時において外部処理装置が
要求するデータがＳＲＡＭアレイ内に存在しない場合、
与えられたアドレスに従ってＳＲＡＭアレイのうち複数
のメモリセルを同時に選択し、この選択された複数のメ
モリセルのデータをライト転送手段へ同時に転送するス
テップと、この与えられたアドレスが現在ＤＲＡＭアレ
イにおいて選択されている行を指定している場合には、
この与えられたアドレスに従ってＤＲＡＭ選択行からさ
らに複数の列を選択しこの複数の列のデータをリード転
送手段へ転送し、次いでこのリード転送手段からＳＲＡ
Ｍアレイへの選択された複数のメモリセルへのデータ転
送と同時に、与えられたアドレスに従ってさらにＳＲＡ
Ｍアレイのメモリセルを選択し、この選択されたメモリ
セルのデータを読出すステップを含む。
【００８０】データ読出モード時において、この与えら
れたアドレスがＤＲＡＭアレイの現在選択中の行と異な
る行を指定するとき、ＤＲＡＭを初期状態に復帰させた
後再びこの与えられたアドレスに従って行および複数の
列を選択し、この選択された複数の列のデータをリード
転送手段へ転送し、次いでこのリード転送手段のデータ
をＳＲＡＭアレイの複数のメモリセルへ伝達するととも
にさらにこの与えられたアドレスに従ってＳＲＡＭアレ
イの選択されたメモリセルからさらにメモリセルを選択
して選択されたメモリセルのデータを読出すステップを
含む。
【００８１】読出動作モード時において、さらに、外部
に設けられている、互いに関連付けられたＳＲＡＭアレ
イのメモリセルのブロックとＤＲＡＭアレイの列ブロッ
クとの内容が異なることを示すダーティビットがオン状
態の場合には、さらにデータ読出動作の後ライト転送手
段に格納されたデータが格納されるべきアドレスを外部
からさらに与え、この外部からさらに与えられたアドレ
スに従ってＤＲＡＭアレイにおいて新たな行および列の
選択動作を行ない、この選択された列へライト転送手段
からデータを転送するステップを含む。
【００８２】請求項１４に係る半導体記憶装置の駆動方
法はさらに、ライト動作モード時において、キャッシュ
ヒット時においては、与えられたアドレスに従ってＳＲ
ＡＭアレイの対応のメモリセルへアクセスしてデータを
書込むとともに、外部においてダーティビットをオン状
態に設定するステップと、キャッシュミス時において、
この与えられたアドレスに従ってデータ転送手段に含ま
れるライト転送手段へデータを書込むステップを含む。
このライト動作モード時におけるキャッシュミス時はさ
らに、この与えられたアドレスがＤＲＡＭアレイにおい
て現在選択中の行を指定している場合には、ライト転送
手段に格納されたデータをこの与えられたアドレスに従
ってＤＲＡＭアレイにおいて列を選択した後この選択さ
れた列へライト転送手段からデータを転送するステップ
と、この与えられたアドレスがＤＲＡＭアレイにおいて
現在選択中の行と異なる行を示すときにはＤＲＡＭアレ
イを初期状態に復帰させた後、再びこの与えられたアド
レスに従ってＤＲＡＭアレイにおいて行および列を選択
し、この選択された列へライト転送手段からデータを転
送するステップを含む。
【００８３】請求項１５に係る半導体記憶装置の駆動方
法は、請求項１４の半導体記憶装置の駆動方法における
ライト動作モード時におけるキャッシュミス時におい
て、現在与えられているアドレスと次に与えられるアド
レスがＤＲＡＭアレイにおける同じ行を示すときにはラ
イト転送手段からＤＲＡＭアレイへのデータ転送を次の
サイクルまで延期するステップを含む。
【００８４】請求項１６に係る半導体記憶装置は外部か
らパルス状に与えられるクロック信号に同期して外部制
御信号を取込み内部制御を発生する。この半導体記憶装
置は行および列のマトリックス状に配列された複数のダ
イナミック型メモリセルを含むＤＲＡＭアレイと、クロ
ック信号に応答して外部制御信号を取込みこの与えられ
た外部制御信号に従ってＤＲＡＭアレイを駆動するため
の第１の制御手段と、行および列のマトリックス状に配
列された複数のスタティック型メモリセルを含むＳＲＡ
Ｍアレイと、ＳＲＡＭアレイとＤＲＡＭアレイとのデー
タ転送を行なうとともに外部からアクセス可能なデータ
転送手段と、クロック信号に応答して第２の外部制御信
号を取込みこの第２の外部制御信号に応答してＳＲＡＭ
アレイまたはデータ転送手段を駆動するための第２の制
御手段と、第１のマスクデータに応答して第１の制御手
段へのクロック信号の転送を禁止するための第１のクロ
ックゲート手段と、第２のマスクデータに応答して、ク
ロック信号の第２の制御手段への転送を禁止する第２の
クロックゲート手段とを含む。
【００８５】請求項１７に係る半導体記憶装置は、この
半導体記憶装置の特殊動作モードおよびデータ入出力ピ
ン配置を決定するためのデータを格納するコマンドレジ
スタと、行および列のマトリックス状に配列された複数
のダイナミック型メモリセルを有するＤＲＡＭアレイ
と、行および列のマトリックス状に配列された複数のス
タティック型メモリセルを含むＳＲＡＭアレイと、この
ＤＲＡＭアレイとＳＲＡＭアレイとの間でのデータ転送
を少なくとも行なうためのデータ転送手段と、ＤＲＡＭ
アレイの列選択用アドレスと同時にＤＲＡＭアドレス入
力ノードへ与えられる所定のビットの信号をコマンドデ
ータとしてコマンドレジスタに格納する手段とを含む。
【００８６】請求項１８に係る半導体記憶装置は、行お
よび列のマトリックス状に配列されたダイナミック型メ
モリセルを含むＤＲＡＭアレイと、行および列のマトリ
ックス状に配列された複数のスタティック型メモリセル
を含むＳＲＡＭアレイと、ＤＲＡＭアレイとＳＲＡＭア
レイとの間でのデータ転送を少なくとも行なうためのデ
ータ転送手段と、外部から与えられる制御信号の状態の
組合せに応答してこの外部から与えられる制御信号と同
時に与えられるＤＲＡＭアレイのメモリセル選択用アド
レスを入力するためのノードへ与えられる信号をすべ
て、この半導体記憶装置の特殊動作モードを示すコマン
ドデータとしかつデータ転送手段に含まれるＤＲＡＭア
レイへのデータの転送モードの形式およびこの半導体記
憶装置がテストモードにあるか否かを示すデータとして
利用する手段とを含む。
【００８７】請求項１９に係る半導体記憶装置は請求項
１８における半導体記憶装置において、利用する手段
が、テストモード指定時においてはＤＲＡＭアレイのオ
ートリフレッシュを実行する手段を含む。
【００８８】請求項２０に係る半導体記憶装置は、請求
項１８における半導体記憶装置の利用する手段が、予め
定められたコマンドレジスタにデータを格納する動作の
みを行なう手段を含む。
【００８９】請求項２１に係る半導体記憶装置は、行お
よび列のマトリックス状に配列されたダイナミック型メ
モリセルを含むＤＲＡＭアレイと、行および列のマトリ
ックス状に配列された複数のスタティック型メモリセル
を含むＳＲＡＭアレイと、ＤＲＡＭアレイの複数のメモ
リセルへ同時にデータを転送するためのライト転送手段
と、このライト転送手段のＤＲＡＭアレイへの複数ビッ
トのデータ転送に対し各ビットごとにマスクをかけるた
めのマスクデータを格納するとともにこのマスクデータ
に従ってデータ転送に対しマスクをかけるためのマスク
データレジスタ手段を含むデータ転送手段と、電源投入
に応答して、このマスクデータレジスタのマスクデータ
をすべてデータ転送に対しマスクをかけるセット状態に
設定するための制御手段を含む。
【００９０】請求項２２に係る半導体記憶装置は、請求
項２１に係る半導体記憶装置がさらに電源投入に応答し
て周辺回路を所定回数初期化するとともにこの所定回数
の初期化の後制御手段を駆動する手段を含む。請求項２
３に係る半導体記憶装置は、行および列のマトリックス
状に配列された複数のダイナミック型メモリセルを含む
ＤＲＡＭアレイと、行および列のマトリックス状に配列
された複数のスタティック型メモリセルを含むＳＲＡＭ
アレイと、ＤＲＡＭアレイの選択された複数のメモリセ
ルとＳＲＡＭアレイの選択された複数のメモリセルとの
間とのデータ転送を少なくとも行なうためのデータ転送
手段と、第１のアドレスと第１の制御信号とに応答して
ＤＲＡＭアレイの駆動動作およびＤＲＡＭアレイとデー
タ転送手段との間のデータ転送動作を制御するための第
１の制御手段と、第２のアドレスと第２の制御信号とに
応答して、ＳＲＡＭアレイの駆動動作、ＳＲＡＭアレイ
とデータ転送手段との間のデータ転送動作、およびデー
タ転送手段およびＳＲＡＭアレイの一方に対するデータ
の書込および読出動作を制御するための第２の制御手段
とを含む。この第１の制御手段および第２の制御手段は
互いに独立に動作しかつ第１および第２のアドレスは互
いに独立に与えられる。
【００９１】請求項２４に係る同期型半導体記憶装置
は、第１のノードを第１のレベルの電位に駆動するため
の第１のトランジスタ素子と、この第１のトランジスタ
素子の不活性化に応答して、この第１のノードを所定の
期間の間のみ第２のレベルの電位に駆動するための第２
のトランジスタ素子とを備える。
【００９２】請求項２５に係る同期型半導体記憶装置
は、クロック信号に同期して所定の状態の外部信号が２
以上の所定回数連続して与えられたことを検出する検出
手段と、この検出手段からの検出信号に応答して所定の
テストモードを設定するテストモード設定手段とを備え
る。
【００９３】請求項２６に係る同期型半導体記憶装置
は、クロック信号に同期して複数の外部信号の所定の状
態の組合せが２以上の所定回数連続して与えられたこと
を検出する検出手段と、この検出手段の検出に応答し
て、所定のアドレス信号ビットを取込み、テストモード
を設定し、これにより同期型半導体記憶装置をテストモ
ード動作可能状態とするためのテストモード設定手段
と、この検出手段の検出の後、上記複数の外部信号の所
定の状態の組合せが与えられたとき、テストモード設定
手段をリセットするリセット手段を備える。
【００９４】請求項２７に係る同期型半導体記憶装置
は、信号端子と、所定の時間間隔でリフレッシュ要求を
発生するタイマ手段と、モード設定信号に応答してタイ
マ手段からのリフレッシュ要求の信号端子への伝達を禁
止または可能のいずれかに設定するモード設定手段と、
信号端子に結合され、この信号端子へ与えられるリフレ
ッシュ要求に応答してリフレッシュ動作を実行する手段
を備える。
【００９５】請求項２８に係る同期型半導体記憶装置
は、請求項２７に係る同期型半導体記憶装置がさらに、
スリープモード指示信号に応答してタイマ手段からのリ
フレッシュ要求の信号端子への伝達を禁止する手段と、
このスリープモード指示信号に応答してタイマ手段から
のリフレッシュ要求をリフレッシュ実行手段へ伝達する
手段をさらに備える。
【００９６】請求項２９に係る半導体記憶装置は、複数
のダイナミック型メモリセルを含むＤＲＡＭアレイと、
複数のスタティック型メモリセルを含むＳＲＡＭアレイ
と、ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送
を行なうための第１の転送手段と、ＳＲＡＭアレイから
ＤＲＡＭアレイへのデータ転送を行なうための第２の転
送手段とを含む。第１および第２の転送手段は、それぞ
れ、少なくとも２段の直列に接続されたラッチ手段を含
む。
【００９７】請求項２９に係る半導体記憶装置はさら
に、第１の転送指示に応答して、ＤＲＡＭアレイから第
１の転送手段へのデータ転送を行ないかつ第２の転送手
段内のラッチ手段間でのデータ転送を行なうための第１
の転送制御手段と、第２の転送指示に応答して、ＤＲＡ
Ｍアレイから第１の転送手段へのデータ転送を行ないか
つ第２の転送手段のラッチ間のデータの転送を禁止する
第２の転送制御手段を備える。
【００９８】請求項３０に係る半導体記憶装置は、複数
のダイナミック型メモリセルを含むＤＲＡＭアレイと、
複数のスタティック型メモリセルを含むＳＲＡＭアレイ
と、ＤＲＡＭアレイからＳＲＡＭアレイへのデータ転送
を行なうための第１の転送手段と、ＳＲＡＭアレイから
ＤＲＡＭアレイへのデータ転送を行なうための第２の転
送手段とを含む。第１および第２の転送手段の各々は、
少なくとも２段の直列に接続されたラッチ手段を含む。
【００９９】請求項３０に係る半導体記憶装置はさら
に、第１の転送指示に応答してＳＲＡＭアレイから第２
の転送手段の１つのラッチ手段へデータ転送を行なうた
めの第１の転送制御手段と、第２の転送指示に応答して
ＳＲＡＭアレイから第２の転送手段の複数のラッチ手段
へデータを転送するための第２の転送制御手段とを備え
る。
【０１００】請求項３１に係る半導体記憶装置は、請求
項２９または３０に記載の半導体記憶装置における第２
の転送手段が、Ｎ段のファースト・イン・ファースト・
アウト型記憶手段を備える。ここで、Ｎは２以上の自然
数である。
【０１０１】請求項３２に係る画像処理システムは、第
１のクロック信号に同期してアクセス要求を発生するデ
ータ処理装置と、このデータ処理装置によりアクセスさ
れるクロック同期型半導体記憶装置と、この半導体記憶
装置へアクセスして画像表示のためのデータ処理を行な
うビデオ処理装置とを含む。この半導体記憶装置は、第
２のクロック信号に同期してアドレスを取込み、このア
ドレス指定されたメモリセルデータを次の第２のクロッ
ク信号のクロックサイクルに出力するレジスタ出力モー
ドで動作する。
【０１０２】請求項３２の画像処理システムはさらに、
データ処理装置とビデオ処理装置とのアクセス要求を交
互にインタリーブしてクロック同期型半導体記憶装置へ
与える制御手段を備える。
【０１０３】
【作用】要約すれば、この発明による半導体記憶装置に
おいては、ＤＲＡＭアレイとＳＲＡＭアレイとを互いに
独立に駆動するため、ＤＲＡＭのページモードを利用し
たＤＲＡＭアレイとＳＲＡＭアレイとの間のデータ転送
を行なうことができ、かつデータ転送手段への直接アク
セスすなわちＳＲＡＭアレイを介さずにデータの書込お
よび読出をデータ転送手段へ対して行なうことができる
ため、ＳＲＡＭアレイに格納されたキャッシュデータへ
影響を及ぼすことなくＤＲＡＭアレイ内のデータの書込
および読出を行なうことができ、ＤＲＡＭアレイにグラ
フィックデータとキャッシュデータとをともに格納する
ことができる。
【０１０４】請求項１に係る発明に従えば、ＤＲＡＭア
レイへ与えられる第１および第２のアドレスとＳＲＡＭ
アレイのための第３のアドレスとが互いに独立であり、
また第１の制御手段はデータアレイの複数の列のブロッ
クを繰返し選択することができるため、データ転送手段
を介してのＳＲＡＭアレイとＤＲＡＭアレイとの間のデ
ータ転送をＤＲＡＭのページモードを用いて実行するこ
とができ、高速でデータの転送を行なうことができる。
【０１０５】請求項２に係る発明に従えば、ＤＲＡＭア
レイとＳＲＡＭアレイとの間のブロックごとのデータ転
送を行なうデータ転送手段に対し直接アクセスすること
ができ、それによりＳＲＡＭアレイに格納されたデータ
に影響を及ぼすことなくＤＲＡＭアレイ内に格納された
データの読出およびＤＲＡＭアレイへのデータの書込を
行なうことができ、ＤＲＡＭアレイにキャッシュデータ
とグラフィックデータ両者をともに格納することができ
る。
【０１０６】請求項３に係る発明に従えば、請求項２に
係る半導体記憶装置において、データ転送手段がＤＲＡ
Ｍアレイからのデータを受けるリード転送手段とＤＲＡ
Ｍアレイへのデータを転送するためのライト転送手段と
を別々に備えているため、ＳＲＡＭアレイへのアクセス
時にこのアクセスと独立にＤＲＡＭアレイへアクセスし
てデータ転送手段とＤＲＡＭアレイとの間でのデータ転
送を行なうことができる。
【０１０７】請求項４に係る発明に従えば、請求項２に
係るデータ転送手段が複数のラッチ手段を含むライト転
送手段と、このライト転送手段それぞれのラッチ手段に
対するマスクをかけるためのマスク手段とを備えてお
り、これにより外部からデータ転送手段に書込まれたデ
ータのみを確実にＤＲＡＭアレイへ転送することができ
る。
【０１０８】請求項５に係る発明に従えば、請求項２の
転送手段が一時ラッチとバッファ手段とを備え、またこ
のラッチ手段に格納されたデータにマスクをかけるため
のマスク手段が一時マスクレジスタとマスタマスクレジ
スタとを備えており、両者が同期的に動作するため確実
にＤＲＡＭアレイへのデータ転送に対しマスクをかける
ことができるとともにＳＲＡＭアレイからＤＲＡＭアレ
イへのデータ転送時にはマスクをかけることなくすべて
のデータを転送することができる。これにより外部から
のデータ転送手段への直接アクセス時のＤＲＡＭアレイ
へのデータ転送およびＳＲＡＭアレイからＤＲＡＭアレ
イへのデータ転送をともに確実に行なうことが保証され
る。
【０１０９】請求項６に係る半導体記憶装置によれば、
請求項５に係る制御手段が、ＳＲＡＭアレイからＤＲＡ
Ｍアレイへのデータ転送時にはマスクレジスタのマスク
データをすべてリセット状態にし、かつ外部データがデ
ータ転送手段に書込まれた場合には対応のラッチ素子に
対するマスクデータのみをリセットする。これにより必
要なデータのみをＤＲＡＭアレイへ書込むことができ
る。
【０１１０】請求項７に係る発明に従えば、この請求項
５または６の制御手段がさらにＤＲＡＭアレイへのデー
タ転送時において一時ラッチとバッファを切離しかつ一
時マスクレジスタとマスタマスクレジスタとを切離す手
段を備えるため、同一データを繰返しＤＲＡＭアレイの
異なるメモリセルへ書込むことができ、高速でＤＲＡＭ
アレイの内容を書換えることができ、グラフィック用途
における「塗りつぶし」などの処理を高速で実行するこ
とができる。
【０１１１】請求項８に係る発明に従えば、第１および
第２の制御手段が互いに並列に動作することができるた
め、ＳＲＡＭアレイのアクセス時にこのアクセスと並行
してＤＲＡＭアレイからリード転送手段へデータを転送
することができ、次いでこのリード転送手段からＳＲＡ
Ｍアレイへデータ転送を行なうことができるため、ＤＲ
ＡＭアレイからＳＲＡＭアレイへのデータ転送を高速で
行なうことができる。
【０１１２】請求項９に係る発明に従えば、半導体記憶
装置をスタンバイ状態または入出力回路のみをディスエ
ーブル状態とそれぞれ別々の制御信号に従って行なうこ
とができ、データ書込モードからデータ読出モードへの
動作モードへの変換を動作速度に悪影響を及ぼすことな
く高速で実現することができる。
【０１１３】請求項１０に係る発明に従えば、請求項９
に係る第２の制御信号が２種類の制御信号を含んでお
り、この半導体記憶装置を用いてバンクを構成する場合
に、キャッシュのブロックのサイズを大きくすることが
できる。
【０１１４】請求項１１に係る発明では、双方向に同時
にデータを転送することができる。請求項１２に係る駆
動方法においては、ＤＲＡＭアレイの各列に設けられる
センスアンプ手段を補助キャッシュメモリとして利用す
ることができ、ＳＲＡＭアレイまたはデータ転送手段に
データを書込めば次のサイクルにおいて異なる番地に対
するヒット動作が可能となる。
【０１１５】請求項１３に係る駆動方法においては、連
続的にデータを入出力するバースト動作をキャッシュヒ
ット／キャッシュミスに関わらず実現することができ
る。
【０１１６】請求項１４に係る発明に従えば、ライトバ
ック動作モードを備えるキャッシュ内蔵半導体記憶装置
においてキャッシュミス時においてＳＲＡＭアレイへデ
ータを書込むことなくＤＲＡＭアレイへデータを書込む
ことができ、高速でキャッシュミス時においてもデータ
の書込を行なうことができる。
【０１１７】請求項１５に係る発明に従えば、請求項１
４に係る駆動方法において、バースト動作を行なうこと
のできるキャッシュ内蔵半導体記憶装置か得られる。
【０１１８】請求項１６に係る半導体記憶装置に従え
ば、ＤＲＡＭアレイを駆動するための第１の制御手段と
ＳＲＡＭアレイおよびデータ転送手段を駆動するための
第２の制御手段に対しクロック信号を選択的に供給する
ことができ、ＳＲＡＭ部分およびＤＲＡＭ部分およびデ
ータ転送手段部分の動作を停止させて入出力データを外
部装置の状態に合わせて維持することができるととも
に、低速で動作するＤＲＡＭ部分に対するクロックを与
えないことによりＤＲＡＭ部分の消費電流を低減するこ
とができる。
【０１１９】請求項１７に係る発明に従えば、コマンド
データとしてＤＲＡＭのための列選択用アドレスの所定
ビットを利用しているため、コマンドデータ設定のため
のピン端子を必要とせず、また、ＤＲＡＭ用のアドレス
が行アドレスと列アドレスとがマルチプレクスされてい
るため、システム全体としてコマンドデータを設定する
際の制御も容易となる。
【０１２０】請求項１８に係る半導体記憶装置に従え
ば、半導体記憶装置をテストするためのメモリテスタを
用いても容易にテストモードの指定およびコマンドデー
タの設定を行なうことが可能となる。
【０１２１】請求項１９に係る半導体記憶装置において
は、請求項１８に係る半導体記憶装置においてＤＲＡＭ
部分はオートリフレッシュを実行するため、実行される
動作モードが固定されており、モード判別のための時間
を省略することができ、高速の半導体記憶装置を実現す
ることができる。
【０１２２】請求項２０に係る半導体記憶装置において
は、請求項１８に係る半導体記憶装置においてコマンド
レジスタに対してデータの設定のみを行なうように構成
しているため、ＤＲＡＭアレイの動作に悪影響を及ぼす
ことなくコマンドレジスタにデータを設定することがで
きる。
【０１２３】請求項２１に係る半導体記憶装置において
は、電源投入後マスクデータを確実にすべてセット状態
とすることができ、ＤＲＡＭアレイへ不安定なデータが
書込まれるのを防止することができる。
【０１２４】請求項２２に係る発明に従えば、請求項２
１に係る半導体記憶装置において、周辺回路を初期状態
にリセットする内部サイクルの完了後マスクデータレジ
スタのマスクデータをセット状態に設定することがで
き、確実にマスクデータをセット状態に設定することが
できる。
【０１２５】請求項２３に係る発明に従えば、ＤＲＡＭ
部分に関連する動作の制御とＳＲＡＭ部分およびデータ
入出力に関連する動作とを別々に制御するように構成し
かつＤＲＡＭに対するアドレスとＳＲＡＭに対するアド
レスと別々に設けたため、ＳＲＡＭ部分とＤＲＡＭ部分
とを独立に駆動することができ、互いの動作に悪影響を
及ぼすことなくＤＲＡＭ部分およびＳＲＡＭ部分を駆動
することができるとともに、ＤＲＡＭのページモードな
どを利用して高速でデータ転送を行なうことかできかつ
データ転送手段へのデータ書込およびからのデータ読出
も可能となり、グラフィックデータとキャッシュデータ
をともにＤＲＡＭアレイに格納することができる。
【０１２６】請求項２４に係る発明では、第２のトラン
ジスタ素子が第１のトランジスタ素子の不活性化時に所
定期間のみ活性化される。これにより、外部信号線に第
１のトランジスタ素子がワイヤードＯＲ接続される構成
であっても、第２のトランジスタ素子により高速で外部
信号線を第２の電位レベルに駆動することができ、高速
アクセスが可能となる。
【０１２７】請求項２５に係る発明においては、所定の
状態の外部信号が連続して複数回与えられたときに所定
のテストモードに入るため、誤動作することなく確実に
テストモードに入ることができる。
【０１２８】請求項２６に係る発明に従えば、複数の外
部信号の所定の状態の組合せが複数回連続したときにテ
ストモードに入り、実行されるテストモードはそのとき
の所定のアドレス信号ビットにより指定されるため、容
易かつ確実に所定のテストモードへ入ることができる。
また、テストモードの完了は、同一状態の組合せの外部
信号が与えられることにより行なわれるため、テストモ
ード時にはこの所定の状態の組合せ以外の外部信号を入
力して半導体記憶装置を動作させることができ、容易に
所望のテストを実行するとともに確実にテストモードを
リセットすることができる。
【０１２９】請求項２７に係る発明においては、リフレ
ッシュ制御端子が入力端子または出力端子にモード設定
信号により設定される。この信号端子に与えられるリフ
レッシュ要求によりオートリフレッシュが実行されるた
め、１つの半導体記憶装置をマスタとして複数の半導体
記憶装置を同一タイミングでリフレッシュすることがで
き、通常モード時においてもセルフリフレッシュモード
を実現することができる。
【０１３０】請求項２８に係る発明では、消費電力低減
のためのスリープモード時には内蔵のタイマによりリフ
レッシュが実行されるため、リフレッシュ要求を他のデ
バイスへ伝達する必要がなく、このリフレッシュ要求を
伝達するための信号線の充放電がなくなり、消費電力を
低減することができる。
【０１３１】請求項２９に係る発明では、ＤＲＡＭアレ
イから第１のデータ転送手段へのデータ転送時に同時に
ＳＲＡＭアレイへデータを転送するための第２の転送手
段においてラッチ手段のデータ転送が選択的に実行され
る。これにより、第２の転送手段をラッチ状態とするこ
とにより、ＤＲＡＭアレイからＳＲＡＭアレイへのデー
タ転送を行なう際に、ＳＲＡＭアレイのデータをラッチ
手段に退避させて外部ＣＰＵが要求したデータをＤＲＡ
ＭアレイからＳＲＡＭアレイへ転送することができ、ま
たラッチ手段間のデータ転送を行なうことによりＤＲＡ
Ｍアレイの同一行へ連続してＳＲＡＭアレイからデータ
転送を行なうことができ、高速でデータ転送を行なうこ
とができるとともに、キャッシュミス率を低減すること
ができる。これにより「ページモード」でのデータ転送
と「ファーストコピーバックモード」とを両立させるこ
とができる。
【０１３２】請求項３０に係る発明に従えば、ＳＲＡＭ
アレイからＤＲＡＭアレイへのデータ転送時において第
２の転送手段において選択的にラッチ間のデータ転送を
行なっている。これによりＤＲＡＭアレイの選択行に応
じて第２の転送手段からＤＲＡＭアレイへのデータ転送
の中断／実行を行なうことができ、ＤＲＡＭアレイにお
ける選択行に応じて選択的にデータ転送をＳＲＡＭアレ
イからＤＲＡＭアレイへ行なうことができ、高速かつ効
率的にデータ転送を行なうことができる。
【０１３３】請求項３１に係る発明に従えば、第２のデ
ータ転送手段がＮ段のファースト・イン・ファースト・
アウト型記憶手段を備えており、このＮ段の記憶手段に
ＳＲＡＭアレイデータを順次格納することにより、ＳＲ
ＡＭアレイにおいてキャッシュミス時における転送ブロ
ックサイズを大きくすることができ、効率的にデータ転
送を行なうことができる。
【０１３４】請求項３２の発明に従えば、レジスタモー
ドでクロック同期型半導体記憶装置からデータが出力さ
れるため、データ処理装置とビデオ処理装置とが連続し
て交互にこのクロック同期型半導体記憶装置へデータ衝
突を伴うことなくアクセスすることができ、高速で画像
データを処理することのできるシステムが得られる。
【０１３５】
【実施例】
［実施例１］図１はこの発明の一実施例による半導体記
憶装置の全体の構成を示すブロック図である。この半導
体記憶装置は、ＤＲＡＭ部分とＳＲＡＭ部分とを備え、
かつＳＲＡＭ部分はキャッシュメモリとして利用される
ため、以下の説明においては、キャッシュ内蔵半導体記
憶装置（ＣＤＲＡＭ）と称す。
【０１３６】図１において、ＣＤＲＡＭ１００は、行お
よび列のマトリックス状に配列された複数のダイナミッ
ク型メモリセルを備えるＤＲＡＭアレイ１０２と、行お
よび列のマトリックス状に配列された複数のスタティッ
ク型メモリセルを備えるＳＲＡＭアレイ１０４と、ＤＲ
ＡＭアレイ１０２とＳＲＡＭアレイ１０４との間でのデ
ータ転送を行なうためのデータ転送回路１０６とを含
む。ＣＤＲＡＭ１００は、４ビット単位でデータの入出
力を行なう構成をとるため、ＤＲＡＭアレイ１０２は、
４つのメモリプレーン１０２ａ、１０２ｂ、１０２ｃお
よび１０２ｄを含む。ＤＲＡＭアレイのメモリプレーン
１０２ａ〜１０２ｄはそれぞれ同時に入出力されるデー
タビットの異なるビットに対応する。
【０１３７】ＳＲＡＭアレイ１０４も同様に、４つのメ
モリプレーン１０４ａ、１０４ｂ、１０４ｃ、および１
０４ｄを含む。またこのＤＲＡＭアレイメモリプレーン
１０２ａ〜１０２ｄとＳＲＡＭアレイメモリプレーン１
０４ａ〜１０４ｄとの間でそれぞれメモリプレーンごと
にデータの転送を行なうために、データ転送回路１０６
も４面１０６ａ、１０６ｂ、１０６ｃおよび１０６ｄを
含む。
【０１３８】ＣＤＲＡＭ１００は、ＤＲＡＭアレイを駆
動するために、外部から与えられるＤＲＡＭ用アドレス
Ａｄ０〜Ａｄ１１を受け、内部アドレスを発生するＤＲ
ＡＭアドレスバッファ１０８と、ＤＲＡＭアドレスバッ
ファ１０８からの内部行アドレスＲＯＷ０〜１１を受
け、ＤＲＡＭアレイ１００における対応の行を選択する
ロウデコーダ１１０と、ＤＲＡＭアドレスバッファから
の内部列アドレス信号のうち所定のビットすなわちコラ
ムブロックアドレスＣｏｌ４〜９を受け、ＤＲＡＭアレ
イにおいて複数の列（本実施例においては１６ビットの
メモリセル）を同時に選択するコラムブロックデコーダ
１１２と、ＤＲＭＡアレイにおいて選択されたメモリセ
ルのデータを検知増幅するセンスアンプおよびＤＲＡＭ
アレイ１０２における選択されたメモリセルとデータ転
送回路との間でのデータ転送を行なうためのＩＯコント
ロールとを含む。図１においてはセンスアンプおよびＩ
Ｏコントロールを１つのブロック１１４で示す。
【０１３９】ＤＲＡＭアドレスバッファ１０８が行アド
レスと列アドレスとをマルチプレクスして受ける。アド
レスＡｄ０〜Ａｄ３の４ビットのデータはデータ転送回
路におけるデータ転送モードおよびマスクをかける際の
マスクデータのセット／リセットを設定するためのコマ
ンドとして利用される。
【０１４０】ＣＤＲＡＭ１００は、さらに、外部から与
えられるＳＲＡＭ用アドレス信号Ａｓ０〜Ａｓ１１を受
け、内部アドレスを発生するＳＲＡＭアドレスバッファ
１１６と、ＳＲＡＭアドレスバッファ１１６からのアド
レスＡｓ４〜Ａｓ１１をデコードし、ＳＲＡＭアレイ１
０４の対応の行を選択するロウデコーダ１１８と、ＳＲ
ＡＭアドレスバッファ１１６からの列アドレスＡｓ０〜
Ａｓ３をデコードし、ＳＲＡＭアレイ１０４の対応の列
を選択するとともに、データ転送回路１０６における対
応の転送ゲートを選択するコラムデコーダ１２０と、Ｓ
ＲＡＭアレイ１０４において選択されたメモリセルのデ
ータを検知増幅するとともにコラムデコーダ１２０の出
力によりＳＲＡＭアレイ１０４の選択列および選択され
た転送ゲートを内部データバスへ接続するＩＯ回路とを
含む。
【０１４１】ＳＲＡＭ用のセンスアンプおよびＩＯ回路
はブロック１２２により示される。ＳＲＡＭアレイ１０
４の１行は１６ビットを備える。ＳＲＡＭアレイ１０４
において選択された１行の１６ビットと１６個の転送ゲ
ートを備えるデータ転送回路１０６との間でデータ転送
が同時に実行される。したがって、このＣＤＲＡＭは、
メモリプレーン１つに対し１６ビットのデータ転送、す
なわち合計６４ビットのデータ転送を同時に実行する。
【０１４２】ＣＤＲＡＭ１００は、さらに、外部から与
えられるたとえばシステムクロックであるクロックＫを
受け内部クロックを発生するためのＫバッファ１２４
と、Ｋバッファ１２４からの内部クロックに対して外部
から与えられる制御信号ＣＭｄに従ってマスクをかける
ためのクロックマスク回路１２６と、クロックマスク回
路１２６からのクロック信号に同期して外部から与えら
れる制御信号ＲＡＳ＃、ＣＡＳ＃、およびＤＴＤ＃を取
込み各信号の状態に従って必要な制御信号を発生するＤ
ＲＡＭコントロール回路１２８と、Ｋバッファ１２４か
らの内部クロック信号に対し外部から与えられる制御信
号ＣＭｓに従ってマスクをかけるクロックマスク回路１
３０と、クロックマスク回路１３０からの内部クロック
信号に従って外部制御信号Ｅ＃、ＷＥ＃、ＣＣ１＃およ
びＣＣ２＃を取込み各制御信号の状態の組合せに従って
データ転送回路１０６、ＳＲＡＭアレイ１０４および後
に説明する入出力部の動作を制御するための制御信号を
発生するＳＲＡＭコントロール回路１３２と、外部から
与えられる制御信号Ｇ＃に同期して活性化され内部デー
タバス１２３上のデータから外部読出データを生成する
メインアンプ回路１３８と、外部書込データをＳＲＡＭ
コントロール回路１３２の制御の下にクロック信号に同
期して外部書込データを取込み内部書込データを生成す
るＤｉｎバッファ回路１３４と、外部から与えられるマ
スクデータを取込みＤｉｎバッファ回路１３４から内部
データ線１２３への書込データの伝達に対しマスクをか
けるためのマスクセット回路１３６を含む。マスクセッ
ト回路１３６はまたＳＲＡＭコントロール回路１３２の
制御の下にクロック信号に同期してマスクデータの取込
み行なう。
【０１４３】ＣＤＲＡＭ１００は、データ入出力の構成
を変更することかできる。入力データ（書込データ）Ｄ
と出力データＱとを別々のピン端子を介して伝達するＤ
Ｑ分離構成と、書込データＤおよび読出データ（出力デ
ータ）Ｑを同一のピン端子を介して伝達するマスクトラ
イトモードを備える。書込データに対しマスクをかける
ことのできるのはデータ入力とデータ出力とが同一のピ
ン端子を介して行なわれるマスクライトモードである。
ＤＱ分離配置において書込データＤ０〜Ｄ３が与えられ
るピン端子がマスクトライトモード時におけるマスクデ
ータ（マスクイネーブル）Ｍ０〜Ｍ３を受けるためのピ
ン端子として用いられる。このピン端子の設定は、図面
の煩雑化を避けるために明確には示していないが後に説
明するコマンドレジスタにより実行される。
【０１４４】［外部制御信号の定義］図１に示すＣＤＲ
ＡＭ１００は、データの入力および外部制御信号の取込
みをすべて外部クロックＫに同期して実行する。外部か
らの制御信号はすべてパルス状に与えられる。外部クロ
ック信号の立上がりエッジにおける外部制御信号の状態
の組合せにより動作モードが決定される。外部制御信号
Ｇ＃の入力のみがクロックＫと非同期的に実行される。
次に各外部制御信号について説明する。
【０１４５】マスタクロックＫ：マスタクロックＫはＣ
ＤＲＡＭ１００の基本的なタイミングすなわち入力信号
を取込むタイミングおよび動作クロック周波数を決定す
る。マスタクロックＫの立上がりエッジまたは立下がり
エッジを基準として各必要とされる外部信号のタイミン
グパラメータ（ただし後に説明するＧ＃は除く）が規定
される。
【０１４６】ＤＲＡＭ用クロックマスクＣＭｄ：このＤ
ＲＡＭ用クロックマスクＣＭｄは、Ｋバッファ１２４か
ら発生される内部ＤＲＡＭマスタクロックの伝達を制御
する。ＤＲＡＭ用クロックマスクが外部クロックＫの立
上がりエッジで活性状態にあれば、次のクロックサイク
ルにおける内部ＤＲＡＭ用マスタクロックの発生が停止
される。これにより次のサイクルにおけるＤＲＡＭ部の
制御信号を取込む動作が行なわれずＤＲＡＭ部における
消費電力が低減される。
【０１４７】ロウアドレスストローブＲＡＳ＃：このロ
ウアドレスストローブＲＡＳ＃はマスタクロックＫとと
もに用いられ（ただし、そのときの信号ＣＭｄ、ＣＡＳ
＃、ＤＴＤ＃の状態に依存する）、ＤＲＡＭ部分を活性
化する。すなわちＤＲＡＭ用ロウアドレスのラッチおよ
びＤＲＡＭアレイ１０２における行の選択またＤＲＡＭ
部分を初期状態に設定するプリチャージサイクルの開
始、ＤＲＡＭアレイとデータ転送回路との間のデータ転
送、コマンドレジスタへのデータの設定、オートリフレ
ッシュサイクルの開始、ＤＲＡＭ ＮＯＰサイクルの生
成およびＤＲＡＭ部分の動作停止（パワーダウン）など
を実行するために利用される。すなわちロウアドレスス
トローブＲＡＳ＃は、ＤＲＡＭ部分における基本動作サ
イクルを決定する。
【０１４８】コラムアドレスストローブＣＡＳ＃：コラ
ムアドレスストローブＣＡＳ＃はマスタクロックＫとと
もに用いられてＤＲＡＭ用コラムアドレスをラッチする
ために用いられる。ＤＲＡＭアクセスサイクルにおいて
先にロウアドレスストローブＲＡＳ＃が与えられている
とき、次に与えられるコラムアドレスストローブＣＡＳ
＃によりＤＲＡＭアレイへのデータ転送回路からのデー
タの転送またはＤＲＡＭアレイからデータ転送回路への
データ転送が後に説明する制御信号ＤＴＤ＃に従って実
行される。
【０１４９】データ転送指示ＤＴＤ＃：データ転送指示
ＤＴＤ＃はＤＲＡＭアレイ１０２とデータ転送回路１０
６との間のデータの転送およびその方向を決定する。先
のサイクルにおいてロウアドレスストローブＲＡＳ＃が
“Ｌ”のとき、コラムアドレスストローブＣＡＳ＃およ
びデータ転送指示ＤＴＤ＃がマスタクロックＫの立上が
りエッジでともに“Ｌ”であればデータ転送回路からＤ
ＲＡＭアレイへのデータ転送を行なうＤＲＡＭライト転
送サイクルが実行される。一方、データ転送指示ＤＴＤ
＃が“Ｈ”であれば、ＤＲＡＭアレイからデータ転送回
路へのデータ転送が実行される。ロウアドレスストロー
ブＲＡＳ＃と同期してデータ転送指示ＤＴＤ＃が“Ｌ”
に立下がれば、ＤＲＡＭはプリチャージモードに入り、
このプリチャージサイクルが完了するまですべてのＤＲ
ＡＭ部分へのアクセス動作を禁止する。
【０１５０】ＤＲＡＭ用アドレスＡｄ０〜Ａｄ１１：Ｄ
ＲＡＭアレイ１０２は１６Ｍ（メガ）ビットの記憶容量
を備える。１つのＤＲＡＭメモリプレーンは４Ｋ行×６
４列×１６ブロックの構成を備える。１ブロックが６４
列を含む。ＤＲＡＭアドレスＡｄ０〜Ａｄ１１は、ＤＲ
ＡＭ行アドレスとＤＲＡＭ列アドレスとがマルチプレク
スして与えられる。マスタクロックＫの立上がりエッジ
でロウアドレスストローブＲＡＳ＃が“Ｌ”であれば、
ＤＲＡＭアドレスＡｄ０〜Ａｄ１１がロウアドレスとし
て取込まれ、ＤＲＡＭアレイの行を指定する。
【０１５１】一方、マスタクロックＫの立上がりエッジ
でコラムアドレスストローブＣＡＳ＃が“Ｌ”にあれば
ＤＲＡＭ用アドレスＡｄ４〜Ａｄ９はＤＲＡＭアレイに
おける１６ビットのメモリセル（１６ブロックそれぞれ
から１ビット）を指定するブロックアドレスとして用い
られる。またマスタクロックＫの立上がりエッジでロウ
アドレスストローブＲＡＳが“Ｌ”であれば、リフレッ
シュが指示された場合のリフレッシュアドレスを指定し
てもよい。
【０１５２】ＳＲＡＭクロックマスクＣＭｓ：ＳＲＡＭ
クロックマスクは内部ＳＲＡＭマスタクロック（Ｋバッ
ファ１２４から発生される）の伝達を制御する。ＳＲＡ
ＭクロックマスクがマスタクロックＫの立上がりエッジ
で活性状態にあれば、内部ＳＲＡＭマスタクロックは次
のサイクルでは停止され、ＳＲＡＭ部分はその前のサイ
クルの状態を維持する。ＳＲＡＭクロックマスクはまた
同じ入出力データを連続的に維持するためにも利用され
る。
【０１５３】チップイネーブルＥ＃：チップイネーブル
Ｅ＃はＳＲＡＭ部分の動作を制御する。チップイネーブ
ルＥ＃がマスタクロックＫの立上がりエッジで“Ｈ”で
あれば、そのサイクルにおいてＳＲＡＭ部分は非選択状
態（スタンバイ状態）にされる。マスタクロックＫの立
上がりエッジでチップイネーブルＥ＃が“Ｌ”（ただし
ＳＲＡＭクロックマスクは前のサイクルにおいて
“Ｌ”）のとき、ＳＲＡＭ部分はそのサイクルにおいて
能動化される。出力イネーブル（後に説明する）Ｇ＃が
“Ｌ”の場合には、チップイネーブルＥ＃は出力インピ
ーダンスを制御するため、共通ＩＯ構成（共通ＤＱモー
ド）におけるデータの書込および読出を行なうことがで
きる。
【０１５４】ライトイネーブルＷＥ＃：ライトイネーブ
ルＷＥ＃はＳＲＡＭ部とデータ転送回路とに対するデー
タの書込および読出動作を制御する。マスタクロックＫ
の立上がりエッジでチップイネーブルＥ＃が“Ｌ”であ
れば、“Ｈ”のライトイネーブルＷＥ＃によりデータ転
送回路からのデータの読出、ＳＲＡＭアレイからのデー
タの読出および／またはＳＲＡＭアレイへのデータ転送
回路からのデータの転送が行なわれる（後に説明する制
御信号ＣＣ１＃およびＣＣ２＃の状態により決定され
る）。またライトイネーブルＷＥ＃がこのとき“Ｌ”で
あれば、データ転送回路へのデータの書込、ＳＲＡＭア
レイの選択されたメモリセルへのデータの書込、データ
転送回路へのＳＲＡＭアレイからのデータの転送のいず
れかが行なわれる（制御信号ＣＣ１＃およびＣＣ２＃に
より決定される）。
【０１５５】制御クロックＣＣ１＃、ＣＣ２＃：これら
の制御クロックＣＣ１＃およびＣＣ２＃はＳＲＡＭ部分
へのアクセスとデータ転送回路へのアクセスを制御す
る。マスタクロックＫの立上がりエッジでチップイネー
ブルＥ＃が“Ｌ”のときこの制御クロックＣＣ１＃およ
びＣＣ２＃により行なわれるべきモードが決定される。
この動作モードについては後に詳細に説明するが以下に
簡単に説明する。
【０１５６】ＣＣ１＃＝ＣＣ２＃＝“Ｌ”；バッファリ
ード／ライト（ＷＥ＃＝Ｈ／Ｌ）サイクルが実行され、
データ転送回路からのデータの読出／データ転送回路へ
のデータの書込が実行される。
【０１５７】ＣＣ１＃＝“Ｌ”、かつＣＣ２＃＝
“Ｈ”；バッファリード／ライト転送およびＳＲＡＭリ
ード／ライトサイクル（ＷＥ＃＝Ｈ／Ｌ）。このサイク
ルではデータ転送回路とＳＲＡＭアレイとの間でのデー
タ転送が行なわれ、かつＳＲＡＭアレイに対するデータ
の読出または書込が実行される。書込動作および読出動
作はライトイネーブルＷＥ＃の“Ｈ”および“Ｌ”によ
り決定される。
【０１５８】ＣＣ１＃＝“Ｈ”、ＣＣ２＃＝“Ｌ”，バ
ッファリード／ライト転送サイクル（ＷＥ＃＝Ｈ／Ｌ）
が実行される。ＳＲＡＭアレイとデータ転送回路との間
でのデータ転送が実行される。
【０１５９】ＣＣ１＃＝ＣＣ２＃＝“Ｈ”；ＳＲＡＭリ
ード／ライト（ＷＥ＃＝Ｈ／Ｌ）サイクルが行なわれ
る。ＳＲＡＭアレイに対するデータの読出／書込動作が
実行される。
【０１６０】ＳＲＡＭアドレスＡｓ０〜Ａｓ１１：ＳＲ
ＡＭアレイは各々２５６行１６列に配列されたメモリセ
ルを含む４つのメモリプレーンを含む。ＳＲＡＭアレイ
をキャッシュメモリとして利用する場合、キャッシュの
ブロックサイズは１６×４（ＩＯが４ビット）となる。
ＳＲＡＭアドレスＡｓ０〜Ａｓ３は１つのキャッシュブ
ロックにおいて１ビットを選択するブロックアドレスと
して利用され、ＳＲＡＭアドレスＡｓ４〜Ａｓ１１はＳ
ＲＡＭアレイにおける行を選択するためのロウアドレス
として用いられる。
【０１６１】出力イネーブルＧ＃：出力イネーブルＧ＃
のみはマスタクロックＫと非同期的に与えられる。出力
イネーブルＧ＃が“Ｈ”となるとＤＱ分離モードおよび
共通ＤＱモードのいずれにおいても、出力はハイインピ
ーダンス状態となる。
【０１６２】入出力ＤＱ０〜ＤＱ３：入出力ＤＱ０〜Ｄ
Ｑ３はコマンドレジスタにより共通ＤＱモードが選択さ
れた場合に、ＣＤＲＡＭのデータとなる。マスタクロッ
クＫと非同期的に各データの状態が出力イネーブルＧ＃
により制御される。データの出力は、コマンドレジスタ
によりトランスペアレントモード、ラッチモードおよび
レジスタモードのいずれかで行なわれる（これについて
は後に説明する）。
【０１６３】入力Ｄ０〜Ｄ３：ＤＱ分離モードがコマン
ドレジスタにより設定された場合の入力データを示す。
ライトバッファサイクルまたはライトＳＲＡＭモードな
どのデータ書込時においては、入力データＤ０〜Ｄ３が
マスタクロックＫの立上がりエッジでラッチされる。
【０１６４】マスクイネーブルＭ０〜Ｍ３：共通ＤＱモ
ードがコマンドレジスタに設定された場合にイネーブル
される。マスクイネーブルＭ０〜Ｍ３は入出力データＤ
Ｑ０〜ＤＱ３に対応しており、対応のＤＱビットに対し
マスクをかけるか否かを決定する。マスクデータの設定
はマスタクロックＫの立上がりエッジにおけるマスクイ
ネーブルＭ０〜Ｍ３の状態により決定される。それによ
りＳＲＡＭライトサイクルまたはバッファライトサイク
ル時のＳＲＡＭアレイへのデータの書込またはデータ転
送回路へのデータ書込時において所望の入力データに対
しマスクをかけることができる。
【０１６５】上述の制御信号の説明により明らかなよう
に、ＣＤＲＡＭ１００においては、ＤＲＡＭ部分に関連
する動作の制御とＳＲＡＭ部分に関連する動作とはそれ
ぞれ別々に実行される。またデータ転送回路へ直接デー
タを書込むとともにそこからデータを直接読出すことも
できる。これにより、ＤＲＡＭ部分とＳＲＡＭ部分とを
それぞれ独立に駆動することができ、制御が容易となる
とともに、ＤＲＡＭのページモードなどの高速モードを
利用したデータ転送などを実現することができ、キャッ
シュミス時におけるアクセスタイムの短縮およびバース
トモードの実現などが得られる。
【０１６６】またデータ転送回路１０６へ直接外部から
アクセスすることができるため、ＳＲＡＭアレイ１０４
に格納されたデータはこのデータ転送回路への外部から
の直接アクセス時に何ら影響を受けないため、グラフィ
ックデータとキャッシュデータ（外部処理装置であるＣ
ＰＵが利用するデータ）とをＤＲＡＭアレイ１０２内に
ともに格納することができる。
【０１６７】前述の図１において、データ転送回路１０
６は１６個の転送ゲートを含む。転送ゲートの各々は、
ＤＲＡＭアレイ１０２からＳＲＡＭアレイまたは入出力
部へデータを伝達するためのリード転送バッファ１４０
と、ＳＲＡＭアレイ１０４または内部データバス１２３
上の書込データを格納するテンポラリーレジスタ１４２
と、テンポラリーレジスタ１４２の格納データをＤＲＡ
Ｍアレイに転送するためのライト転送バッファ１４４
と、ライト転送バッファ１４４からＤＲＡＭアレイへの
データ転送に対しマスクをかけるためのマスクレジスタ
１４６を含む。また図１においてＣＤＲＭ１００は接地
電位Ｖｓｓおよび電源電位Ｖｃｃを受ける。電源電位Ｖ
ｃｃはそのままＣＤＲＡＭの内部動作電源電圧として利
用されてもよく、内部で降圧された電源電圧が内部動作
電源電圧として利用されてもよい。次にＣＤＲＡＭが実
現する各種動作について説明し、その後にＣＤＲＡＭの
各部分の詳細構成について説明する。
【０１６８】図２は、ＳＲＡＭ部分に関連する動作を決
定するための制御信号の状態を一覧にして示す図であ
る。図２においてはマスタクロックＫの立上がりエッジ
における各制御信号の状態とそのときに行なわれる動作
サイクル（モード）とを示す。図２において“Ｘ”は任
意の状態を示す。図２から明らかなように、ＳＲＡＭア
レイに関連する動作を制御する場合、ＤＲＡＭアレイに
関連する動作を制御するための制御信号ＣＭｄ、ＲＡＳ
＃、ＣＡＳ＃およびＤＴＤ＃の状態は任意である。ＳＲ
ＡＭアレイに関連する動作の制御は図１に示すＳＲＡＭ
コントロール回路１３２が行なうためである。ＳＲＡＭ
アレイに関連する部分の動作サイクルとしては、ＳＲＡ
Ｍマスタクロックを１サイクル停止するＳＲＡＭパワー
ダウンサイクルと、出力部をハイインピーダンス状態に
設定するディセレクトＳＲＡＭサイクルと、ＳＲＡＭア
レイからデータを読出すＳＲＡＭリードサイクルと、Ｓ
ＲＡＭアレイへデータを書込むＳＲＡＭライトサイクル
を含む。ＳＲＡＭ部に関連する動作として、さらにＳＲ
ＡＭアレイとデータ転送回路との間でデータ転送を行な
うためのバッファリードトランスファサイクル、バッフ
ァリードトランスファおよびリードサイクル、バッファ
ライトトランスファおよびライトサイクル、データ転送
回路へ直接アクセスするバッファリードサイクルおよび
バッファライトサイクルがある。次にこの図２に一覧に
して示す各動作サイクルについて説明する。
【０１６９】［ＳＲＡＭ系］ ［ＳＲＡＭパワーダウン］ＳＲＡＭパワーダウンサイク
ルにおいては、１サイクル期間ＳＲＡＭマスタクロック
が停止される。ＳＲＡＭコントロール回路１３２におけ
るクロックに同期した制御信号の取込みが行なわれな
い。ＳＲＡＭセンスアンプはその前のサイクルの状態を
維持する。出力バッファはそのときの状態を維持する。
連続的にデータを出力し続けることができる。
【０１７０】ＳＲＡＭパワーダウンサイクルのために
は、ＳＲＡＭクロックマスクＣＭｓをマスタクロックＫ
の立上がりエッジで“Ｈ”に設定する。次のクロックサ
イクルにおいてＳＲＡＭはＳＲＡＭパワーダウンサイク
ルに入る。マスタクロックＫの立上がりエッジでＳＲＡ
ＭクロックマスクＣＭｓが“Ｌ”であり、次のサイクル
のマスタクロックＫの立上がりエッジでチップイネーブ
ルＥ＃を“Ｌ”、ライトイネーブルＷＥ＃、制御クロッ
クＣＣ１＃およびＣＣ２＃をともに“Ｈ”に設定すれ
ば、ＳＲＡＭリードモードが設定される。この場合、次
のマスタクロックＫの立上がりエッジでＳＲＡＭのデー
タが読出される。この読出されたデータは、そのときＳ
ＲＡＭパワーダウンモードに入ると、持続的に出力され
る。
【０１７１】すなわち、図３において、マスタクロック
Ｋの第１サイクルにおいてＳＲＡＭクロックマスクＣＭ
ｓを“Ｈ”に設定すると、次のマスタクロックＫの第２
サイクルからＳＲＡＭパワーダウンモードに入る。マス
タクロックＫの第１サイクルにおいてＳＲＡＭはまだパ
ワーダウンモードに入っていないため、そのときのチッ
プイネーブル信号Ｅ＃、ライトイネーブルＷＥ＃、制御
クロックＣＣ１＃およびＣＣ２＃の状態の組合せにより
ＳＲＡＭリードモードが指定され、そのときにＳＲＡＭ
アドレスバッファ１１６へ与えられているＳＲＡＭアド
レスＡｓ０〜Ａｓ１１に従ってＳＲＡＭアレイにおける
メモリセルの選択が行なわれ、該選択されたメモリセル
のデータがマスタクロックＫの立上がりエッジで確定状
態となる。
【０１７２】マスタクロックＫの第２サイクルからＳＲ
Ｍはパワーダウンモードに入り、ＳＲＡＭマスタクロッ
クが供給されないため、内部動作は中断し、その状態を
維持する。出力バッファ（メインアンプ）はこの場合次
のＳＲＡＭマスタクロックが与えられるまでこの状態を
維持するため、マスタクロックＫの第２サイクルの立上
がりエッジにおいて確定したデータＱ１が持続的に出力
される。
【０１７３】マスタクロックＫの第４サイクルの立上が
りエッジでＳＲＡＭクロックマスクＣＭｓを“Ｌ”に設
定することによりＳＲＡＭは次のマスタクロックＫの第
５サイクルの立上がりエッジから始まるサイクルにおい
てパワーダウンモードから解放される。
【０１７４】マスタクロックＫの第５サイクルの立上が
りエッジにおいてチップイネーブルＥ＃、ライトイネー
ブルＷＥ＃および制御クロックＣＣ１＃およびＣＣ２＃
の状態の組合せにより再びＳＲＡＭリードサイクルが指
定される。マスタクロックＫの第５サイクルにおいては
パワーダウンモードから解放されているため、それまで
同じデータをＱ１を持続的に出力していた出力バッファ
（図１においてはメインアンプ）が、クロックＫを与え
られることにより一旦出力ハイインピーダンス状態とな
る。出力データの出現タイミングは後に詳細に説明す
る。
【０１７５】マスタクロックＫの第５サイクルにおいて
与えられたＳＲＡＭアドレスＡｓ０〜Ａｓ１１に従って
ＳＲＡＭアレイのメモリセルの選択およびこの選択され
たメモリセルのデータの読出が行なわれる。
【０１７６】マスタクロックＫの第６サイクルの立上が
りエッジで出力データＱが確定状態となる。マスタクロ
ックＫの第５サイクルの立上がりエッジにおいてＳＲＡ
ＭクロックマスクＣＭｓは“Ｈ”であり、マスタクロッ
クＫの第６サイクルが規定するサイクルはパワーダウン
モードとなる。したがって出力データＱ２が持続的に出
力される。この状態はＳＲＡＭクロックマスクＣＭｓが
“Ｈ”の状態にある限り持続される。マスタクロックＫ
の第１３サイクルの立上がりエッジでＳＲＡＭクロック
マスクＣＭｓを“Ｌ”に立下げることにより、マスタク
ロックＫの第１４サイクルはパワーダウンモードから解
放される。それにより出力データＱがハイインピーダン
ス状態となる。
【０１７７】上述のようにＳＲＡＭパワーダウンモード
を利用することによりＳＲＡＭ部分の動作を停止させる
ことができ、ＳＲＡＭ部分によるクロックＫに同期した
動作による電流消費を削減することができる。
【０１７８】［ディセレクトＳＲＡＭ］ディセレクトＳ
ＲＡＭは、出力バッファ（図１のメインアンプ１３８）
を出力ハイインピーダンス状態に設定する。ディセレク
トＳＲＡＭモードは、マスタクロックＫの立上がりエッ
ジでＳＲＡＭクロックマスクＣＭｓを“Ｌ”に設定し、
次のマスタクロックＫの立上がりエッジでチップイネー
ブルＥ＃を“Ｈ”に設定する。これにより次のサイクル
からディセレクトＳＲＡＭモードに入り、ＳＲＡＭアレ
イのデータ転送およびデータ入出力はすべてディスエー
ブル状態となり、出力ハイインピーダンス状態となる。
このディセレクトＳＲＡＭモードは、ＳＲＡＭ部を非選
択状態（不動作状態）として、出力インピーダンスをハ
イインピーダンス状態に設定することができるため、デ
ータ読出動作からデータ書込動作への変更時において前
のサイクルで読出されたデータが誤ってＳＲＡＭアレイ
に書込まれたりまた新たに与えられた書込データと読出
データとの衝突による誤データの書込を防止することが
できる。
【０１７９】図４に示す動作波形図において、マスタク
ロックＫの第１サイクルの立上がりエッジでＳＲＡＭク
ロックマスクＣＭｓは“Ｌ”である。このときチップイ
ネーブルＥ＃が“Ｌ”であり、ライトイネーブルＷＥ
＃、制御クロックＣＣ１＃およびＣＣ２＃がすべて
“Ｈ”であるため、ＳＲＡＭリードモードが指定され
る。マスタクロックＫの第１サイクルで与えられたＳＲ
ＡＭアドレスＡｓ０〜Ａｓ１１が取込まれ、このアドレ
ス（図４においてはＣ１として示す）に対応するメモリ
セルのデータＱ１が読出される。
【０１８０】マスタクロックＫの第２サイクルにおいて
チップイネーブルＥ＃を“Ｈ”に立上げると、ＳＲＡＭ
はディセレクトＳＲＡＭモードに入る。この状態におい
ては、ＳＲＡＭ部は非選択状態となり、マスタクロック
Ｋの第３クロックにおいて出力はハイインピーダンス状
態となる。
【０１８１】チップイネーブルＥ＃を“Ｌ”に立下げる
と、ディセレクトＳＲＡＭモードは解除され、そのとき
の他の制御信号ＷＥ＃、ＣＣ１＃およびＣＣ２＃の状態
に従ってＳＲＡＭリードモードが制御され、そのときに
与えられたＳＲＡＭアドレス（図４においてＣ２）に従
ったデータの読出が行なわれ、出力データＱ２が与えら
れる。
【０１８２】マスタクロックＫの第６サイクルにおいて
Ｅ＃が“Ｈ”となると、このマスタクロックＫの第５サ
イクルからＳＲＡＭはディセレクトＳＲＡＭモードに入
る。このチップイネーブルＥ＃が“Ｈ”にある間（ＳＲ
ＡＭクロックマスクＣＭｓが“Ｌ”とする）、ディセレ
クトＳＲＡＭモードが持続され、出力ハイインピーダン
ス状態が維持される。
【０１８３】すなわちディセレクトＳＲＡＭモードにお
いては、ＳＲＡＭ部はマスタクロックＫの１サイクル期
間非選択状態となる。
【０１８４】図５はＳＲＡＭパワーダウンモードおよび
ディセレクトＳＲＡＭモードに関連する部分の構成を示
す図である。この図５に示す構成は、図１に示す構成に
おいてＳＲＡＭコントロール回路１３２およびクロック
マスク回路１３０のメインアンプ１３８の構成に対応す
る。図５において、ＳＲＡＭコントロール回路１３２
は、マスタクロックＫを受け内部クロックＫｉを発生す
るＫバッファ１２４と、内部クロックＫｉとＳＲＡＭク
ロックマスクＣＭｓに応答してＳＲＡＭマスタクロック
ＳＫを発生するマスク回路１３０を含む。
【０１８５】マスク回路１３０は、内部クロックＫｉに
応答してＳＲＡＭクロックマスクＣＭｓを１クロックサ
イクル期間遅延させるシフトレジスタ１５２と、シフト
レジスタ１５２からのクロックマスクＣＭｓＲに応答し
て内部クロックＫｉを選択的に通過させるゲート回路１
６４を含む。ゲート回路１６４は、たとえばｐチャネル
ＭＯＳトランジスタからなる転送ゲートで構成される。
クロックマスクＣＭｓＲが“Ｈ”のとき、内部クロック
Ｋｉの伝達を禁止する。ゲート回路１６４はロジックゲ
ートを用いて構成されてもよい。マスク回路１３０から
ＳＲＡＭマスタクロックＳＫが発生される。
【０１８６】ＳＲＡＭコントロール回路１３２は、ＳＲ
ＡＭ用クロックＳＫに応答してチップイネーブルＥ＃を
ラッチするＥバッファ１５４と、ＳＲＡＭマスタクロッ
クＳＫとＥバッファからの内部チップイネーブルＥとに
応答してライトイネーブルＷＥ＃をラッチし内部ライト
イネーブルＷＥを発生するＷＥバッファ１５６と、内部
チップイネーブルＥとＳＲＡＭマスタクロックＳＫとに
応答して制御クロックＣＣ１＃およびＣＣ２＃をラッチ
して内部制御クロックＣＣ１およびＣＣ２をそれぞれ発
生するＣＣ１バッファ１５８およびＣＣ２バッファ１６
０を含む。
【０１８７】ＳＲＡＭコントロール１３２はさらに、Ｅ
バッファ１５４からの内部チップイネーブルＥに応答し
て活性化され、ＳＲＡＭマスタクロックＳＫによりタイ
ミングが規定されてバッファ１５６，１５８および１６
０から与えられたライトイネーブルＷＥ、制御クロック
ＣＣ１およびＣＣ２を受けてそれらの状態の組合せに従
って必要な制御信号を発生する制御信号発生回路１６６
を含む。
【０１８８】制御信号発生回路１６６からはＳＲＡＭア
レイをドライブするためのＳＲＡＭアレイドライブ用制
御信号とデータ転送回路を駆動するためのデータ転送ド
ライブ制御信号が発生される。ＳＲＡＭアレイとデータ
転送回路との間のデータ転送時にはマスタクロックによ
りその転送期間が規定される。データを確実に転送する
ためである。
【０１８９】ＣＤＲＡＭはさらに、出力イネーブルＧ＃
を受けて内部出力イネーブルＧを発生するＧバッファ１
６２と、内部出力イネーブルＧと制御信号発生回路１６
６からの制御信号とに応答してメインアンプ１３８を制
御する出力制御回路１６８を含む。出力制御回路１６８
は図１に示す構成においてＳＲＡＭコントロール回路１
３２に含まれる。出力制御回路１６８は、Ｇバッファ１
６２からの内部出力イネーブルＧと制御信号発生回路か
らのイネーブル信号Ｅ１とを受けるゲート回路１７６
と、ゲート回路１７６の出力とシフトレジスタ１５２か
らのクロックマスクＣＭｓＲを受けるゲート回路１７８
を含む。ゲート回路１７６はその両入力に与えられた信
号がともに“Ｌ”のときに“Ｈ”の信号を発生する。ゲ
ート回路１７８は少なくとも一方の入力が“Ｈ”となる
と“Ｈ”の信号を発生する。
【０１９０】メインアンプ１３８は、内部データバス１
２３ａ（図１に示す内部データバス１２３のうちの１ビ
ットのデータ線）上の信号を反転するインバータ回路１
７２と、出力制御回路１６８の出力に応答してイネーブ
ル状態とされる３状態インバータ回路１７０と、インバ
ータ回路１７４と、インバータ回路１７０の出力とイン
バータ回路１７４の入力とを内部クロックマスクＣＭｓ
Ｒにしたがって接続する接続ゲート１７３を含む。イン
バータ回路１７４の出力は３状態インバータ回路１７０
の入力に与えられる。クロックマスクＣＭｓＲが“Ｈ”
のときインバータ回路１７０とインバータ回路１７４と
がラッチ回路を構成する。
【０１９１】次に動作について簡単に説明する。シフト
レジスタ１５２からは１クロックサイクル遅れたクロッ
クマスクＣＭｓＲが出力される。この１クロックサイク
ル遅れたクロックマスクＣＭｓＲに従ってゲート回路１
６４が内部クロックＫｉを通過させる。したがって、外
部においてＳＲＡＭクロックマスクＣＭｓが発生された
場合、次のクロックサイクルにおいてＳＲＡＭマスタク
ロックＳＫのＳＲＡＭコントロール回路１３２への伝達
が禁止される。制御信号発生回路１６６はＳＲＡＭマス
タクロックＳＫにより動作タイミングが規定されて必要
な内部制御信号を発生する。またバッファ回路１５４、
１５６、１５８および１６０は内部チップイネーブルＥ
とＳＲＡＭマスタクロックＳＫとに従って与えられたデ
ータのラッチを実行している。ＳＲＡＭマスタクロック
ＳＫが与えられない場合には各バッファは新たなラッチ
動作を行なわない。
【０１９２】また同様にチップイネーブルＥが発生され
ない場合にもバッファはそれぞれ動作しない。チップイ
ネーブルＥが“Ｈ”の非選択状態を示している場合に
は、バッファ１５６、１５８および１６０は動作しな
い。このときまた制御信号発生回路１６６も動作しな
い。
【０１９３】ＳＲＡＭマスタクロックＳＫがクロックマ
スクＣＭｓによりマスクされるのはこのマスククロック
ＣＭｓが発生されてから次のサイクルである。したがっ
て外部においてＳＲＡＭクロックマスクＣＭｓが与えら
れた場合、そのサイクルにおいては内部チップイネーブ
ルＥおよびＳＲＡＭマスタクロックＳＫが発生されるた
め、与えられた制御信号に従った動作が実行される。次
のサイクルにおいては内部制御信号が発生されず、制御
信号発生回路１６６は前のサイクルの状態を維持する。
制御信号発生回路１６６はチップイネーブルＥを所定時
間遅延させて内部チップイネーブルＥ１を発生する。こ
れにより出力タイミングが正確に設定される（ＳＲＭＡ
ＭマスタクロックＳＫによりこの発生タイミングは規定
されるためである）。
【０１９４】クロックマスクＣＭｓＲが“Ｈ”のとき、
３状態インバータ回路１７０は動作状態にあり、また接
続ゲート１７３も導通状態となる。これによりインバー
タ回路１７０および１７４によりラッチ回路が構成され
る。Ｇバッファ１６２の出力が活性状態の間インバータ
回路１７０および１７４により出力データＤＱは同一デ
ータを保持し続ける。チップイネーブルＥ＃が“Ｌ”に
立下がると、内部チップイネーブルＥも“Ｌ”に立下が
り制御信号発生回路１６６はチップイネーブルＥ１を
“Ｈ”に初期化した後再び所定時間経過後に“Ｌ”に立
下げる。したがってクロックマスクＣＭｓＲが“Ｌ”の
場合、インバータ回路１７０が出力ハイインピーダンス
状態となり、所定時間経過後に内部出力イネーブルＧが
“Ｌ”であれば内部チップイネーブルＥ１に従ってイン
バータ回路１７０が動作状態とされ、新たな出力データ
が現われる。
【０１９５】上述のようにまた、クロックマスクＣＭｓ
ＲおよびチップイネーブルＥ＃により出力のインピーダ
ンス状態を設定することができる。
【０１９６】図６は図５に示すバッファ回路の構成の一
例を示す図である。図６においては、図５に示していな
いＳＲＡＭアドレスバッファの構成を示す。バッファ１
５６、１５８、および１６０は図６に示すバッファと同
じ構成を備える。図６においてバッファ１１６は、ＳＲ
ＡＭマスタクロックＳＫにより出力状態が決定される３
状態インバータ回路７０１１と、インバータ回路７０１
１の出力を受けるインバータ回路７０１３と、内部チッ
プイネーブルＥに応答して、出力イネーブル状態とされ
る３状態インバータ回路７０１４とを含む。インバータ
回路７０１３の出力はインバータ回路７０１４の入力に
接続される。インバータ回路７０１４の出力はインバー
タ回路７０１３の入力に接続される。インバータ回路７
０１３から内部アドレス信号ｉｎｔ．Ａｓが発生され
る。次に動作について簡単に説明する。
【０１９７】３状態インバータ回路７０１１は内部ＳＲ
ＡＭマスタクロックＳＫが“Ｌ”の状態のときに活性状
態とされ、外部から与えられるアドレスＡｓを反転して
通過させる。ＳＲＡＭマスタクロックＳＫが“Ｈ”のと
きにはインバータ回路７０１１は出力ハイインピーダン
ス状態となる。したがって、このインバータ回路７０１
１はＳＲＡＭマスタクロックＳＫの立上がりエッジでそ
れまでに与えられていたアドレスＡｓを取込む。
【０１９８】インバータ回路７０１４は、内部チップイ
ネーブルＥが“Ｌ”のチップ選択状態を示しているとき
にはイネーブル状態とされ、チップ非選択状態を示す
“Ｈ”にチップイネーブルＥがあるときにはインバータ
回路７０１４は出力ハイインピーダンス状態となる。し
たがって内部クロックＳＫの立上がりエッジにおいてチ
ップイネーブルＥが“Ｌ”にあれば、インバータ回路７
０１１にそれまで与えられていたアドレスＡｓがそのイ
ンバータ回路７０１３および７０１４によりラッチさ
れ、内部ＳＲＡＭアドレスが発生される。
【０１９９】図７は図５に示すＥバッファの構成を示す
図である。図７においてＥバッファ１５４は、電源電位
Ｖｃｃにソースが接続され、そのゲートにＳＲＡＭマス
タクロックＳＫを受けるｐチャネルＭＯＳトランジスタ
Ｔｒ７００と、ｐチャネルＭＯＳトランジスタＴｒ７０
０のドレインにそのソースが接続され、そのゲートにチ
ップイネーブルＥ＃を受けるｐチャネルＭＯＳトランジ
スタＴｒ７０１と、そのゲートにチップイネーブルＥ＃
を受け、そのドレインがＭＯＳトランジスタＴｒ７０１
のドレインに接続されるｎチャネルＭＯＳトランジスタ
Ｔｒ７０２と、そのドレインがＭＯＳトランジスタＴｒ
７０２のソースに接続され、そのソースが接地電位Ｖｓ
ｓに接続され、そのゲートにＳＲＡＭマスタクロックの
反転信号／ＳＫを受けるｎチャネルＭＯＳトランジスタ
Ｔｒ７０３を含む。このＥバッファ１５４は、ＳＲＡＭ
マスタクロックＳＫが“Ｈ”のときには出力ハイインピ
ーダンス状態となり（トランジスタＴｒ７００およびＴ
ｒ７０３がともにオフ状態）、ＳＲＭマスタクロックＳ
Ｋが“Ｌ”のときにはチップイネーブルＥ＃を反転して
内部チップイネーブルＥの反転信号／Ｅを発生する。こ
れにより、ＳＲＡＭマスタクロックＳＫにしたがってチ
ップイネーブルＥ＃を内部へ取込むことができる。
【０２００】上述のようなＳＲＡＭコントロール回路お
よびメインアンプ回路１３８の構成を利用することによ
りＳＲＡＭパワーダウンモードおよびディセレクトＳＲ
ＡＭモードを容易に実現することができる。
【０２０１】［ＳＲＡＭリード］ＳＲＡＭリードモード
はＳＲＡＭアレイからデータを読出すモードである。こ
の動作モードは図８に示すように、マスタクロックＫの
立上がりエッジにおいてチップイネーブルＥ＃を
“Ｌ”、ライトイネーブルＷ＃、制御クロックＣＣ１＃
およびＣＣ２＃をともに“Ｈ”に設定する。ここで以下
の説明においてはＳＲＡＭクロックマスクＣＭｓは
“Ｌ”にあると仮定する。このとき、同時に取込まれた
ＳＲＡＭアドレスＡｓ０〜Ａｓ１１にしたがってＳＲＡ
Ｍコントロール回路１３２（図１参照）の制御の下にメ
モリセル選択動作が実行され、選択されたＳＲＡＭアレ
イ内のメモリセルのデータが内部データバス１２３（図
１参照）上へ伝達される。このとき出力イネーブルＧ＃
が“Ｌ”にあれば、次のクロック信号の立上がりエッジ
において確定データが出力される。ＳＲＡＭは高速であ
る。したがって各マスタクロックＫの立上がりエッジに
おいてこのＳＲＡＭリードモードを設定することにより
次のクロックサイクルの立上がりエッジで確定データが
出力される（ただし出力イネーブルＧ＃が“Ｌ”の場
合）。
【０２０２】出力イネーブルＧ＃を“Ｈ”に設定すれ
ば、メインアンプ回路１３８は出力ハイインピーダンス
状態となる。
【０２０３】図９はＳＲＡＭリードモード時におけるデ
ータの流れを示す図である。このとき、図１に示すＳＲ
ＡＭロウデコーダ１１８に対応するドライブ１１８ａが
ＳＲＡＭアドレスＡｓ４〜Ａｓ１１をデコードしＳＲＡ
Ｍアレイ１０４における１行を選択する。ＳＲＡＭアレ
イ１０４において１行には１６ビットのメモリセルが接
続される。この１６ビットのうちの１つのメモリセルが
コラムデコーダ１２０により選択される。コラムデコー
ダ１２０はＳＲＡＭアドレスＡｓ０〜Ａｓ３をデコード
し、１６ビットのうちの１ビットのメモリセルを選択す
る。ＳＡ＋ＩＯコントロール回路１２２はこのＳＲＡＭ
アレイ１０４において選択されたメモリセルのデータを
読出す。
【０２０４】［ＳＲＡＭライト］ＳＲＡＭライトモード
はＳＲＡＭアレイのメモリセルへデータを書込む動作モ
ードである。このＳＲＡＭライトモードのためには、図
１０に示すように、マスタクロックＫの立上がりエッジ
においてチップイネーブルＥ＃およびライトイネーブル
ＷＥ＃をともに“Ｌ”に設定しかつ制御クロックＣＣ１
＃およびＣＣ２＃をともに“Ｈ”に設定する。この場合
においても前のサイクルにおいてはＳＲＡＭクロックマ
スクＣＭｓは“Ｌ”に設定される。この条件は以降の説
明においても同様であり、とくに断らない限りＳＲＡＭ
マスククロックＣＭｓは“Ｌ”に設定されているものと
する。図１０においては、マスクデータＭ０〜Ｍ３が用
いられており、共通ＤＱピン配置の状態におけるＳＲＡ
ＭリードモードとＳＲＡＭライトモードにおける動作波
形が示される。
【０２０５】図１０において、マスタクロックＫの第１
サイクルの立上がりエッジにおいてチップイネーブルＥ
＃を“Ｌ”に設定し、ライトイネーブルＷＥ＃、および
制御クロックＣＣ１＃およびＣＣ２＃は“Ｈ”に設定す
ると、ＳＲＡＭリードモードが設定される。出力イネー
ブルＧ＃が“Ｌ”にあれば次のクロックＫの立上がりで
データが読出される。
【０２０６】ＳＲＡＭリードモードからＳＲＡＭライト
モードへ変換するために、マスタクロックＫの第３サイ
クルの立上がりエッジでチップイネーブルＥ＃を“Ｈ”
に立上げる。これによりＳＲＡＭ部分に対するディセレ
クトＳＲＡＭモードが設定され、クロックＫの第２サイ
クルにおいて指定されたＳＲＡＭメモリセルデータがマ
スタクロックＫの第３クロックの立上がりエッジで確定
状態となった後に出力ハイインピーダンス状態となる。
【０２０７】マスタクロックＫの第４サイクルにおいて
チップイネーブルＥ＃およびライトイネーブルＷＥ＃を
ともに“Ｌ”に設定しかつ制御クロックＣＣ１＃および
ＣＣ２＃を“Ｈ”に設定するとＳＲＡＭライトモードが
設定される。このときに与えられていたＳＲＡＭアドレ
スＡｓ０〜Ａｓ１１が取込まれ、かつこのときの４ビッ
トのマスクデータＭ０〜Ｍ３（図１０においてＭ３とし
て示す）と内部書込データＤ３が取込まれる。マスクデ
ータＭ３に従って書込データＤ３の所定のビットに対し
書込みマスクがかけられる。以降このチップイネーブル
Ｅ＃およびライトイネーブルＷＥ＃が“Ｌ”にあり、制
御クロックＣＣ１＃およびＣＣ２＃がともにマスタクロ
ックＫの立上がりエッジで“Ｈ”にあればＳＲＡＭライ
トモードが繰返され、かつクロックのＫの立上がりエッ
ジで書込データＤおよびマスクデータＭが取込まれ、デ
ータの書込が行なわれる。
【０２０８】マスタクロックＫの第９サイクルにおいて
チップイネーブルＥ＃は“Ｌ”、ライトイネーブルＷＥ
＃、制御クロックＣＣ１＃およびＣＣ２＃を“Ｈ”に設
定することによりＳＲＡＭリードモードが設定される。
出力イネーブルＧ＃が“Ｌ”にあればマスタクロックＫ
の第１０サイクルおよび第１１サイクルの立上がりエッ
ジにおいてＳＲＡＭリードモードにおいて読出されたデ
ータＱ８およびＱ９がそれぞれ確定状態となる。マスタ
クロック１２の立上がりエッジよりも先に出力イネーブ
ルＧ＃を“Ｈ”とすると、ライトイネーブルＷＥ＃が
“Ｈ”にあれば、入出力ピンＤＱはハイインピーダンス
状態となる。
【０２０９】上述のように、ＳＲＡＭアレイへのアクセ
スは高速であるため、データの書込もクロックＫの１サ
イクルで完了する。
【０２１０】またこの図１０に見られるように、ディセ
レクトＳＲＡＭモードを利用することにより、リード動
作からライト動作への切換時において、読出されたデー
タ（Ｑ２）が次のサイクルの書込データ（Ｄ３）に悪影
響を及ぼすことがなく確実なデータの書込を実行するこ
とができる。
【０２１１】図１１はＳＲＡＭライトモード時における
データの流れを示す図である。図１１において、ワード
線ドライブ回路１１８ａが駆動され、ＳＲＡＭアレイ１
０９における行選択動作を実行し、コラムデコーダ１２
０がまた動作しＳＲＡＭアレイ１０４の１つのメモリセ
ルを選択する。この選択されたＳＲＡＭアレイ１０４内
のメモリセルへブロック１２２を介してデータが書込ま
れる。
【０２１２】図９および図１１に示すようにＳＲＡＭリ
ードモードおよびＳＲＡＭライトモードにおいては、デ
ータ転送回路およびＤＲＡＭアレイの動作と無関係にＳ
ＲＡＭアレイへのデータの書込みおよびＳＲＡＭアレイ
からのデータの読出しが実行されている。したがってＳ
ＲＡＭアレイへのアクセス時において、これと並行して
データ転送回路とＤＲＡＭアレイとの間のデータ転送を
実行することができる。図１に示すようにＤＲＡＭコン
トロール回路１２８とＳＲＡＭコントロール回路１３２
とが別々に設けられているためにこのような動作を実行
することができる。
【０２１３】［バッファリードトランスファ］バッファ
リードトランスファモードはリード転送バッファからＳ
ＲＡＭへデータを転送するモードである。このモードに
おいては、データ転送回路から１６ビットのデータが同
時にＳＲＡＭアレイへ転送される。図１２に示すよう
に、バッファリードトランスファモードは、マスタクロ
ックＫの立上がりエッジにおいてチップイネーブルＥ＃
および制御クロックＣＣ２＃を“Ｌ”に、ライトイネー
ブルＷＥ＃および制御クロックＣＣ１＃を“Ｈ”に設定
することにより実現される。図１２においては他の動作
モードをも併せて示す。
【０２１４】バッファリードトランスファモードにおい
ては、そのときに与えられるＳＲＡＭアドレスＡｓ０〜
Ａｓ３を“Ｌ”に設定することによりこのデータ転送動
作が保証される。すなわちこのＳＲＡＭ列アドレスビッ
トＡｓ０〜Ａｓ３を“Ｌ”に設定することにより、１６
ビットの一括データ転送動作が保証される。次に図１２
を参照してこのバッファリードトランスファモードの動
作を他の動作モードとともに説明する。
【０２１５】図１２において、マスタクロックＫの第１
サイクルの立上がりエッジにおいては、ＳＲＡＭリード
モードが設定される。そのときに与えられたＳＲＡＭア
ドレスＣ１にしたがってＳＲＡＭリード動作が実行さ
れ、マスタクロックＫの第２サイクルの立上がりエッジ
で出力データＱ１が確定状態となる。
【０２１６】マスタクロックＫの第２サイクルの立上が
りエッジでチップイネーブルＥ＃が“Ｈ”に設定されて
いるため、このマスタクロックＫの第２サイクルはディ
セレクトＳＲＡＭモードとなり、マスタクロックＫの第
３クロックの立上がりにおいては、出力はハイインピー
ダンス状態である。このときまたマスタクロックＫの第
３サイクルの立上がりエッジにおいてチップイネーブル
Ｅ＃および制御クロックＣＣ２＃がともに“Ｌ”に設定
されかつライトイネーブルＷＥ＃および制御クロックＣ
Ｃ１＃が“Ｈ”に設定される。これによりバッファリー
ドトランスファモードが設定される。このときＳＲＡＭ
アドレスＡｓ０〜Ａｓ３が“Ｌ”に設定される。ＳＲＡ
ＭアドレスＡｓ４〜Ａｓ１１にしたがってＳＲＡＭアレ
イにおいて行の選択動作が行なわれる。１行には１６ビ
ットのＳＲＡＭメモリセルが接続される。この接続され
た１６ビットのＳＲＡＭメモリセルへリード転送バッフ
ァ１４０からデータが一括して転送される。
【０２１７】ＳＲＡＭアレイはビット線プリチャージな
どの動作のためのＲＡＳプリチャージ期間を必要としな
い。リード転送バッファからデータを転送された後には
すぐにＳＲＡＭアレイへアクセスすることができる。図
１２においてはマスタクロックＫの第４サイクルの立上
がりエッジにおいてチップイネーブルＥ＃が“Ｌ”、ラ
イトイネーブルＷＥ＃および制御クロックＣＣ１＃なら
びにＣＣ２＃が“Ｈ”に設定され、ＳＲＡＭリードモー
ドが設定されている。それによりマスタクロックＫの第
５サイクルの立上がりエッジにおいてＳＲＡＭメモリセ
ルからデータが読出される。
【０２１８】次いでマスタクロックＫの第５サイクルの
立上がりエッジにおいてチップイネーブルＥ＃を“Ｈ”
に設定することによりディセレクトＳＲＡＭモードが設
定され、この第５サイクルはＳＲＡＭは非選択状態とな
り、出力は所定時間経過後ハイインピーダンス状態とな
る。
【０２１９】第６サイクルにおいてマスタクロックＫの
立上がりエッジにおいてチップイネーブルＥ＃および制
御クロックＣＣ２＃がともに“Ｌ”に設定され、ライト
イネーブルＷＥ＃および制御クロックＣＣ１＃が“Ｈ”
に設定されバッファリードモードが設定される。これに
よりＳＲＡＭアレイにおいて１６ビットのメモリセルが
選択され、選択された１６ビットのＳＲＡＭメモリセル
へリード転送バッファ１４０からデータが転送される。
次いで、マスタクロックＫの第７サイクルにおいて、チ
ップイネーブルＥ＃およびライトイネーブルＷＥ＃を
“Ｌ”に設定し、制御クロックＣＣ１＃およびＣＣ２＃
をともに“Ｈ”に設定すると、ＳＲＡＭのライトモード
が設定される。そのときに与えられているデータＤ５が
マスクデータＭ５に従ってＳＲＡＭ内の選択されたメモ
リセルへ書込まれる。
【０２２０】マスタクロックＫの第８サイクルにおいて
は、チップイネーブルＥ＃が“Ｌ”に設定され、ライト
イネーブルＷＥ＃、および制御クロックＣＣ１＃および
ＣＣ２＃がともに“Ｈ”に設定され、ＳＲＡＭリードモ
ードが設定される。しかしながら出力イネーブルＧ＃が
このとき“Ｈ”であるため装置外部においては出力ハイ
インピーダンス状態となる。
【０２２１】マスタクロックＫの第９サイクルにおいて
再びバッファリードトランスファ動作が行なわれ、リー
ド転送バッファからＳＲＡＭアレイへのデータ転送が行
なわれる。
【０２２２】マスタクロックＫの第１０サイクルにおい
てＳＲＡＭライトモードが設定され、この第１０サイク
ルにおいてＳＲＡＭアレイ内の選択されたメモリセルへ
データが書込まれる。
【０２２３】上述のようにバッファリードトランスファ
モードを設定することにより、キャッシュミス時におい
て、高速でＳＲＡＭアレイへキャッシュブロックを一括
して転送することができ、キャッシュミス時におけるア
クセス時間を大幅に短縮することができる。バッファリ
ード転送モードに従ってＳＲＡＭアレイにデータが転送
された後は高速でＳＲＡＭアレイへアクセスすることが
できるためである。
【０２２４】図１３は、バッファリードトランスファモ
ード時におけるデータの流れを示す図である。バッファ
リードトランスファモードにおいては、ワード線ドライ
ブ回路１１８ａがＳＲＡＭアレイ１０４における１行を
選択し、この選択された１行（１６ビット）へリード転
送バッファ１４０から一括して１６ビットのデータが伝
達される。リードデータ転送バッファ１４０は後に詳細
に説明するが１６ビットのデータを一括して転送するこ
とができるように１６個のバッファを備えている。
【０２２５】［バッファライトトランスファモード］バ
ッファライトトランスファモードはＳＲＡＭアレイから
データ転送回路に含まれるライトデータ転送バッファ
（テンポラリバッファを含む）へデータを転送するモー
ドである。図１４にバッファライトトランスファモード
時における制御信号の状態を示す。
【０２２６】バッファライトトランスファモードは、マ
スタクロックＫの立上がりエッジにおいてチップイネー
ブルＥ＃、ライトイネーブルＷＥ＃および制御クロック
ＣＣ２＃を“Ｌ”に設定し、かつ制御クロックＣＣ１＃
を“Ｈ”に設定することにより指定される。バッファラ
イトトランスファモードにおいてはＳＲＡＭアドレスＡ
ｓ０〜Ａｓ３をすべて“Ｌ”に設定する必要がある。デ
ータ転送動作を確実に行なうためである。バッファライ
トトランスファモード時においては、マスクレジスタ１
４６に含まれるマスクビット（マスクデータ）がすべて
リセット状態（“０”状態）に設定される。ＳＲＡＭア
レイからライト転送バッファ１４４に転送されたデータ
をすべてＤＲＡＭアレイへ転送する必要があるためであ
る。
【０２２７】図１４を参照してバッファライトトランス
ファモードを含む動作について説明する。図１４におい
て、マスタクロックＫの第１サイクルの立上がりエッジ
においてＳＲＡＭリードモードが指定される。これによ
りＳＲＡＭアレイにおいてメモリセルの選択が行なわ
れ、選択されたメモリセルのデータがマスタクロックＫ
の第２サイクルの立上がりエッジで確定状態となる。
【０２２８】マスタクロックＫの第２サイクルの立上が
りエッジでチップイネーブルＥ＃が“Ｈ”に立上げら
れ、ディセレクトＳＲＡＭモードが指定され、ＳＲＡＭ
が非選択状態となり、出力はハイインピーダンス状態と
なる。マスタクロックＫの第３サイクルにおいてチップ
イネーブルＥ＃、ライトイネーブルＷＥ＃および制御ク
ロックＣＣ２＃が“Ｌ”に設定され、制御クロックＣＣ
１＃が“Ｈ”に設定されバッファライトトランスファモ
ードが指定される。バッファライトトランスファモード
においては、ＳＲＡＭアドレスＡｓ０〜Ａｓ３はすべて
“Ｌ”に設定される。残りのＳＲＡＭアドレスＡｓ４〜
Ａｓ１１を用いＳＲＡＭアレイにおいて１行（１６ビッ
ト）が選択され、この選択された１６ビットのＳＲＡＭ
メモリセルのデータが同時にライト転送バッファへ転送
される（テンポラリバッファにラッチされる）。
【０２２９】マスタクロックＫの第４サイクルにおいて
ＳＲＡＭリードモードが指定され、ＳＲＡＭアドレスＡ
ｓ０〜Ａｓ１１に従ったメモリセルの選択動作が行なわ
れ、選択されたメモリセルのデータが読出される。マス
タクロックＫの第５サイクルにおいて再びディセレクト
ＳＲＡＭモードが指定され、マスタクロックＫの第５サ
イクルはＳＲＡＭは非選択状態とされ、出力はハイイン
ピーダンス状態となる。
【０２３０】マスタクロックＫの第７サイクルにおいて
ＳＲＡＭライトモードが指定される。このとき出力イネ
ーブルＧ＃は“Ｈ”であり、マスクデータＭ５（マスク
ビットＭ０〜Ｍ３）に従ったデータの書込がＳＲＡＭア
レイに対して実行される。
【０２３１】マスタクロックＫの第９サイクルにおいて
バッファライトトランスファモードが指定され、ＳＲＡ
Ｍアレイの１行が選択され、該選択された１行に接続さ
れるメモリセルのデータがライトデータ転送バッファへ
転送される。マスタクロックＫの第１０サイクルにおい
てＳＲＡＭライトモードが指定され、ＳＲＡＭアレイへ
のデータの書込が実行される。
【０２３２】図１５はバッファライトトランスファモー
ドにおけるデータの流れを示す図である。図１５におい
て、ワード線ドライブ回路１１８ａが駆動され、ＳＲＡ
Ｍアレイ１０４において１行が選択され、この選択され
た１行に接続されるメモリセルデータがライトデータ転
送バッファへ転送される。ここでライトデータ転送バッ
ファには与えられたデータを一時的に格納するためのテ
ンポラリバッファが設けられており、実際にはテンポラ
リバッファ１４２においてラッチされる。このテンポラ
リバッファ１４２へＳＲＡＭアレイ１０４の転送データ
を一旦ラッチする構成とすることにより、ＳＲＡＭアレ
イ１０４からデータを退避させ（キャッシュミス時）そ
の動作と並行してＤＲＡＭアレイからキャッシュデータ
をリードデータ転送バッファ１４０を介して転送する並
行動作を実行することができ、キャッシュミス時におけ
るデータの転送を高速に行なうことができ、アクセス時
間を短縮することができる。以下の説明においてもＳＲ
ＡＭアレイからライトデータ転送バッファへのデータ転
送はデータがテンポラリバッファに格納される状態を示
す。
【０２３３】［バッファリードトランスファ／ＳＲＡＭ
リード］バッファリードトランスファおよびＳＲＡＭリ
ード（以下、バッファリードトランスファ／ＳＲＡＭリ
ードと称す）モードにおいては、リードデータ転送バッ
ファからＳＲＡＭアレイへデータが伝達され、さらにＳ
ＲＡＭアドレスに従ってＳＲＡＭアレイからこの転送さ
れたデータのうちの１ビット（×４ビットの場合合計４
ビット）のデータが出力される。
【０２３４】バッファリードトランスファ／ＳＲＡＭリ
ードモードは、マスタクロックＫの立上がりエッジでチ
ップイネーブルＥ＃および制御クロックＣＣ１＃を
“Ｌ”に設定し、かつライトイネーブルＷＥ＃および制
御クロックＣＣ２を“Ｈ”に設定することにより指定さ
れる。図１６にバッファリードトランスファ／ＳＲＡＭ
リードモードを含む動作シーケンスにおける制御信号の
状態を示す。
【０２３５】図１６において、マスタクロックＫの第１
サイクルの立上がりエッジにおいて、ＳＲＡＭリードモ
ードが指定されＳＲＡＭアレイにおけるメモリセルの選
択動作が実行され、この選択されたＳＲＡＭメモリセル
のデータが読出される。
【０２３６】マスタクロックＫの第２サイクルの立上が
りエッジにおいてチップイネーブルＥ＃および制御クロ
ックＣＣ１＃を“Ｌ”に設定しライトイネーブルＷＥ＃
および制御クロックＣＣ２＃を“Ｈ”に設定する。この
制御信号の状態の組合せにより、バッファリードトラン
スファ／ＳＲＡＭリードモードが指定される。この動作
モード時においては、ＳＲＡＭアレイにおいて１行が選
択され、この選択された１行のメモリセルへリードデー
タ転送バッファ（ＤＴＢＲ）から同時にデータが伝達さ
れる。このデータ伝達後、ＳＲＡＭブロックアドレスＡ
ｓ０〜Ａｓ３に従ってメモリセル（列）の選択動作が実
行され、この選択されたメモリセルへ伝達されたデータ
が読出される。
【０２３７】マスタクロックＫの第３サイクルにおいて
も再びバッファリードトランスファ／ＳＲＡＭリードモ
ードが指定され、リードデータ転送バッファ（ＤＴＢ
Ｒ）からＳＲＡＭアレイへのデータの転送およびこの転
送されたデータ（１６ビット）からの１ビットの選択が
行なわれる。ここで、リードバッファトランスファ／Ｓ
ＲＡＭリードモードがマスタクロックＫの連続するサイ
クルで実行されるのは、後に説明するＤＲＡＭのページ
モードを利用してＤＲＡＭアレイからリードデータ転送
バッファへのデータ転送を各クロックサイクルごとに行
なうことができるためである。このＤＲＡＭのページモ
ードの実現は、ＤＲＡＭアレイ部の駆動を行なうための
制御回路部分と、ＳＲＡＭアレイに関連する動作を駆動
するための制御部分とを独立に設けたため可能となる。
【０２３８】マスタクロックＫの第５サイクルにおいて
ディセレクトＳＲＡＭモードが指定され、この第５サイ
クルにおいてＳＲＡＭは非選択状態となり、出力ハイイ
ンピーダンス状態となる。
【０２３９】マスタクロックのＫの第６サイクルにおい
てＳＲＡＭリードモードが指定され、マスタクロックＫ
の第７および第８サイクルそれぞれにおいてバッファリ
ードトランスファ／ＳＲＡＭリードモードが連続して行
なわれ、マスタクロックＫの第９サイクルにおいてＳＲ
ＡＭリードモードが指定される。ＳＲＡＭリードモード
およびバッファリードトランスファ／ＳＲＡＭリードモ
ードを連続して実行できるのは、後に詳細に説明する
が、キャッシュヒット時においてＳＲＡＭリードモード
が実行され、キャッシュミス時においてＤＲＡＭアレイ
においてセンスアンプのラッチ機能を利用し、ＤＲＡＭ
アレイにおいては１行のメモリセルのデータがラッチ状
態とされているためである。外部装置であるたとえばＣ
ＰＵが要求するデータがＳＲＡＭアレイに存在しないも
のの、ＤＲＡＭアレイにおいてセンスアンプがラッチし
ている場合にはこのＤＲＡＭセンスアンプがラッチして
いるデータをリードデータ転送バッファへ転送し、次い
でこのリードデータ転送バッファからＳＲＡＭアレイに
転送しデータを読出す動作を行なうことにより実現され
る。このような動作モードを実現するための構成につい
ては後に詳細に説明する。
【０２４０】図１７はバッファリードトランスファ／Ｓ
ＲＡＭリードモード時におけるデータの流れを示す図で
ある。図１７において、ワード線ドライブ回路１１８ａ
によりＳＲＡＭアレイ１０４における１行が選択され
る。この選択された１行に対しリードデータ転送バッフ
ァ（ＤＴＢＲ）１４０からデータが同時に伝達される。
次いでコラムデコーダ１２０からの列選択信号にしたが
って、ＳＲＡＭアレイ１０４おけるメモリセルが選択さ
れ、この選択されたメモリセルのデータがセンスアンプ
／ＩＯコントロールブロック１２２を介して出力され
る。
【０２４１】［バッファライトトランスファ／ＳＲＡＭ
ライト］バッファライトトランスファおよびＳＲＡＭラ
イト（以下、バッファライトトランスファ／ＳＲＡＭラ
イトと称す）モードには、ＳＲＡＭアレイへデータが書
込まれるとともに、このデータ書込みを受けたメモリセ
ルを含む行のデータがライトデータ転送バッファ（テン
ポラリバッファ）（ＤＴＢＷ）へ転送される。この転送
動作はマスタクロックＫの１クロックサイクルで完了す
る。バッファライトトランスファ／ＳＲＡＭライトモー
ド時においては、マスクレジスタにおけるマスクビット
はすべてリセット状態とされ、ライトデータ転送バッフ
ァ（ＤＴＢＷ）からすべてのデータがＤＲＡＭアレイへ
転送される。
【０２４２】バッファライトトランスファ／ＳＲＡＭラ
イトモードには、マスタクロックＫの立上がりエッジで
チップイネーブルＥ＃、ライトイネーブルＷＥ＃、およ
び制御クロックＣＣ１＃をすべて“Ｌ”に設定し、制御
クロックＣＣ２＃を“Ｈ”に設定する。これによりＳＲ
ＡＭアレイへのデータの書込およびＳＲＡＭアレイから
ライトデータ転送バッファへのデータ転送が実行され
る。このバッファライトトランスファ／ＳＲＡＭライト
モードを含む動作における外部信号の状態を図１８に示
す。
【０２４３】図１８において、マスタクロックＫの第１
サイクルは、チップイネーブルＥ＃が“Ｈ”であり、Ｓ
ＲＡＭは非選択状態となる（ディセレクトＳＲＡＭモー
ド）。マスタクロックＫの第２サイクルにおいてチップ
イネーブルＥ＃、ライトイネーブルＷＥ＃および制御ク
ロックＣＣ１＃が“Ｌ”に設定され、かつ制御クロック
ＣＣ２＃が“Ｈ”に設定される。この信号の状態によ
り、バッファライトトランスファ／ＳＲＡＭライトモー
ドが指定される。このモードにおいては、そのときに与
えられているＳＲＡＭアドレスＡｓ０〜Ａｓ１１がすべ
て取込まれ、ＳＲＡＭアレイにおける行および列の選択
が実行され、選択されたＳＲＡＭメモリセルへ外部から
のデータが書込まれる。またこのときこの書込み完了後
または並行してＳＲＡＭアレイにおいて選択された１行
に接続されるメモリセルのデータがライトデータ転送バ
ッファ（ＤＴＢＷ）（より正確にはテンポラリバッフ
ァ）へ転送される。マスタクロックＫの第３サイクルに
おいても同様バッファライトトランスファ／ＳＲＡＭラ
イトモードが実行される。
【０２４４】マスタクロックＫの第４サイクルにおいて
ＳＲＡＭリードモードが指定されるものの、出力イネー
ブルＧ＃が“Ｈ”であり、出力はハイインピーダンス状
態とされる。
【０２４５】マスタクロックＫの第５サイクルにおいて
ＳＲＡＭリードモードが指定され、ＳＲＡＭアレイに対
するデータの読出が行なわれる。出力イネーブルＧ＃が
“Ｌ”であり、このサイクルで読出されたデータＱ３が
出力される。
【０２４６】マスタクロックＫの第７サイクルにおいて
出力イネーブルＧ＃を“Ｈ”とし、出力をハイインピー
ダンス状態とする。それにより次に行なわれるデータ書
込動作に対しマスタクロックＫの第６サイクルにおいて
読出されたデータが悪影響を及ぼすのを防止する。
【０２４７】マスタクロックＫの第８サイクルないし第
１０サイクルにおいてチップイネーブルＥ＃、ライトイ
ネーブルＷＥ＃および制御クロックＣＣ１＃が“Ｌ”で
あり、制御クロックＣＣ２が“Ｈ”に設定され、このサ
イクルにおいてバッファライトトランスファ／ＳＲＡＭ
ライトモードに従った動作が実行される。このバッファ
ライトトランスファ／ＳＲＡＭライトモードの動作を実
行することにより、キャッシュヒット時におけるライト
スルー動作（ＳＲＡＭアレイに書込まれたデータをその
ままＤＲＡＭアレイへ転送する）が実現される。
【０２４８】図１９は、バッファライトトランスファ／
ＳＲＡＭライトモード動作時におけるデータの流れを示
す図である。図１９において、ワード線ドライブ回路１
１８ａによりＳＲＡＭアレイ１０４における１行が選択
される。コラムデコーダ１２０によりＳＲＡＭアレイ１
０４における１列が選択される。この選択された列によ
りＳＡ＋ＩＯコントロールブロック１２２を介して書込
データが伝達される。この書込データの転送後ＳＲＡＭ
アレイ１０４においてワード線ドライブ回路１１８ａに
より選択された１行のメモリセルがライトデータ転送バ
ッファ（ＤＴＢＷ）１４４へ転送される。正確にはテン
ポラリバッファ１４２に転送される。
【０２４９】［バッファリード］バッファリードモード
時においては、リードデータ転送バッファから直接デー
タが出力される。ＳＲＡＭアレイに対するデータの転送
によるその内容の書換えは行なわれない。このバッファ
リードモードを実行することにより、ＳＲＡＭアレイに
格納されたキャッシュデータに影響を及ぼすことなくデ
ータを読出すことができる。
【０２５０】バッファリードモードはマスタクロックＫ
の立上がりエッジにおいてチップイネーブルＥ＃、制御
クロックＣＣ１＃およびＣＣ２＃を“Ｌ”に設定し、ラ
イトイネーブルＷＥ＃を“Ｈ”に設定する。バッファリ
ードモードにおいては、リードデータ転送バッファ（Ｄ
ＴＢＲ）からデータ入出力ピンＤＱへデータが伝達され
る。このバッファリードモードにおいては、ＳＲＡＭの
行選択用アドレスＡｓ４−Ａｓ１１はすべて“Ｌ”に設
定される。バッファリードモード動作を保証し、ＳＲＡ
Ｍアレイのデータが変更しないことを確実にするためで
ある。ＳＲＡＭアドレスＡｓ０〜Ａｓ３がこのリードデ
ータ転送バッファ（ＤＴＢＲ）における１つのバッファ
を選択するために利用される。バッファリードモード動
作を含む動作シーケンスの一例を図２０に示す。
【０２５１】図２０において、マスタクロックＫの第１
サイクルにおいてＳＲＡＭリードモードが指定され、Ｓ
ＲＡＭアレイからデータが読出される。次いでマスタク
ロックＫの第２サイクルにおいてチップイネーブルＥ
＃、制御クロックＣＣ１＃およびＣＣ２＃が“Ｌ”に設
定され、ライトイネーブルＷＥ＃が“Ｈ”に設定され、
バッファリードモードが指定される。このバッファリー
ドモード時において、リードデータ転送バッファ（ＤＴ
ＢＲ）におけるデータがＳＲＡＭアレイを介して（ＳＲ
ＡＭアレイは非選択状態）データ入出力ピンＤＱ０〜Ｄ
Ｑ３へ伝達される。リードデータ転送バッファ（ＤＴＢ
Ｒ）におけるバッファの選択のためにはＳＲＡＭブロッ
クアドレスＡｓ０〜Ａｓ３が利用される。
【０２５２】このバッファリードサイクルはマスタクロ
ックＫの１サイクルで完了する。マスタクロックＫの第
３サイクルおよび第４サイクルにおいてＳＲＡＭリード
モードが指定され、ＳＲＡＭアレイからデータが読出さ
れる。
【０２５３】マスタクロックＫの第１０サイクルではＳ
ＲＡＭリードモードが指定されるものの、出力イネーブ
ルＧ＃が“Ｈ”であり、出力はハイインピーダンス状態
である。マスタクロックＫの第１１ないし第１３サイク
ルにおいてバッファライトトランスファ／ＳＲＡＭライ
トモード動作が実行される。
【０２５４】バッファリードモードにより、高速でＣＲ
Ｔ表示装置上にグラフィックデータを表示することがで
きる。一方、ＳＲＡＭリードモードにおいてＣＰＵがＳ
ＲＡＭアレイから必要なデータを読出し、データの処理
を行なった後、バッファライトモードとＤＲＡＭライト
トランスファモード動作によりこの処理後のデータをＤ
ＲＡＭアレイへ書込む。この動作によれば、ＣＤＲＡＭ
をグラフィック分野におけるビデオメモリとして効率的
に利用することができる。
【０２５５】図２１はバッファリードモード時における
データの流れを示す図である。図２１において、このバ
ッファリードモード動作時においてワード線ドライブ回
路１１８ａは動作しない。ＳＲＡＭアレイ１０４は非選
択状態のプリチャージ状態を維持する。リードデータ転
送バッファ１４０からのデータはＳＲＡＭアレイ１０４
を通過する。ＳＲＡＭアレイ１０４における列をコラム
デコーダ１２０およびＳＡ＋ＩＯコントロールブロック
１２２により選択しデータ入出力ピンＤＱへデータを伝
達する。この構成においてもＳＲＡＭアレイ１０４はプ
リチャージ状態または非選択状態であるため（ビット線
電位は転送データにより変化するものの）、リードデー
タ転送バッファ１４０から転送されたデータはＳＲＡＭ
アレイ１０４の格納するデータに何ら影響を及ぼさな
い。
【０２５６】［バッファライト］バッファライトモード
は外部から与えられる書込データをＳＲＡＭメモリセル
へ書込むことなくライトデータ転送バッファ（ＤＴＢ
Ｗ）へ書込む動作モードである。バッファライトモード
のためには、チップイネーブルＥ＃、ライトイネーブル
ＷＥ＃、制御クロックＣＣ１＃およびＣＣ２＃をすべて
“Ｌ”に設定する。この制御信号の状態においては、Ｓ
ＲＡＭアレイにおける行選択動作は実行されない。バッ
ファライトモード動作を保証するために、ＳＲＡＭアド
レスＡｓ４〜Ａｓ１１をすべて“Ｌ”にすることが要求
される。バッファライトモード動作を含む一連の動作シ
ーケンスにおける制御信号の状態を図２２に示す。
【０２５７】図２２において、マスタクロックＫの第１
サイクルの立上がりエッジにおいては、チップイネーブ
ルＥ＃が“Ｈ”でありＳＲＡＭは非選択状態となる（デ
ィセレクトＳＲＡＭモード）。マスタクロックＫの第２
サイクルの立上がりエッジでチップイネーブルＥ＃、ラ
イトイネーブルＷＥ＃および制御クロックＣＣ１＃およ
びＣＣ２＃がすべて“Ｌ”に設定され、バッファライト
モードが指定される。この状態においては、ＳＲＡＭア
レイは駆動されず、外部から与えられたデータ（Ｄ１）
がライトデータ転送バッファ（ＤＴＢＷ）へ書込まれ
る。アドレスＡｓ４−Ａｓ１１は“Ｌ”に設定される。
ＳＲＡＭブロックアドレスＡｓ０〜Ａｓ３にしたがって
ライトデータ転送バッファ（ＤＴＢＷ）の選択が行なわ
れ、選択されたライトデータ転送バッファ（ＤＴＢＷ）
へのデータの書込が行なわれる。バッファライトモード
が指定された場合、そのときの外部マスクデータＭ０〜
Ｍ３に従ってマスクレジスタにおけるマスクデータが修
正される。マスクデータＭ０〜Ｍ３が書込を示す“０”
であればマスクレジスタの対応のビットがマスク解除を
示すリセット状態とされる。データ書込を受ける転送バ
ッファに対応するマスクレジスタのマスクビットのみが
リセット状態とされる。
【０２５８】マスタクロックＫの第３サイクルおよび第
４サイクルにおいてＳＲＡＭリードモードが指定され、
ＳＲＡＭアレイからデータの読出が実行される。マスタ
クロックＫの第５サイクルにおいてチップイネーブルＥ
＃が“Ｈ”に設定され、ディセレクトＳＲＡＭモードが
指定される。
【０２５９】マスタクロックＫの第６サイクルないし第
１１サイクルにおいて、チップイネーブルＥ＃、ライト
イネーブルＷＥ＃、および制御クロックＣＣ１＃および
ＣＣ２＃がすべて“Ｌ”に設定され、バッファライトモ
ードが指定される。これにより各クロックサイクルにお
いてライトデータ転送バッファ（ＤＴＢＷ）へのデータ
の書込が実行される。
【０２６０】このバッファライトモード動作を実行する
ことにより、ＳＲＡＭアレイにおいてはメモリセル選択
が行なわれていないため、ＳＲＡＭアレイにおける格納
データに影響を及ぼすことなくライトデータ転送バッフ
ァ（ＤＴＢＷ）へデータを書込むことができる。この後
ライトデータ転送バッファ（ＤＴＢＷ）からＤＲＡＭア
レイへデータを転送することにより、ＳＲＡＭアレイに
格納されたデータ（キャッシュデータ）に対し影響を及
ぼすことなくＤＲＡＭアレイへデータを書込むことがで
きる。すなわちグラフィックデータの書込を高速で実行
することが可能となる。
【０２６１】図２３はバッファライトモード時における
データの流れを示す図である。バッファライトモード時
においては、ワード線ドライブ回路１１８ａが駆動され
ない。コラムデコーダ１２０によりテンポラリバッファ
１４２における対応のバッファが選択され、該選択され
たバッファへデータが書込まれる。次に、ＤＲＡＭアレ
イ部を駆動する部分の動作について説明する。
【０２６２】［ＤＲＡＭ系］図２４はＤＲＡＭアレイに
関連する動作モードおよび各動作モードを実現するため
の制御信号の状態を一欄にして示す図である。図２４に
示すように、ＤＲＡＭアレイ部に関連する動作には、Ｄ
ＲＡＭ部へのクロックの伝達を禁止し、ＤＲＡＭアレイ
の動作サイクルを実効的に長くするためのＤＲＡＭパワ
ーダウンモード、ＤＲＡＭの動作を禁止するＤＲＡＭ
ＮＯＰモード、ＤＲＡＭアレイを駆動するＤＲＡＭアク
ティベートモード、ＤＲＡＭアレイからリードデータ転
送バッファへデータを転送するＤＲＡＭリードトランス
ファモード、ＤＲＡＭアレイへライトデータ転送バッフ
ァからデータを転送するＤＲＡＭライトトランスファモ
ード、ＤＲＡＭをプリチャージ状態にするためのＤＲＡ
Ｍプリチャージモード、およびＤＲＡＭアレイのオート
リフレッシュを実行するためのＤＲＡＭオートリフレッ
シュモードを含む。このＤＲＡＭアレイを駆動するため
の部分はさらに、ＣＢＲＡＭの特殊モード、およびデー
タ入出力ピンの配置などを決定するコマンドデータをコ
マンドレジスタ（図１には示さず）に設定するためのコ
マンドレジスタセットモードを含む。以下各動作モード
について説明する。
【０２６３】［ＤＲＡＭパワーダウン］ＤＲＡＭパワー
ダウンモードにおいては、ＤＲＡＭ部へはマスタクロッ
クが与えられない。ＤＲＡＭの動作速度はＳＲＡＭの動
作速度よりも遅い。ＤＲＡＭアレイにおける行選択およ
びアクセスには数クロックサイクル必要とする。データ
転送モードにおいても同様である。各動作においては、
マスタクロックＫにしたがって動作の持続期間および制
御信号発生タイミング等が決定される。したがってこの
ＤＲＡＭパワーダウンモードにおいてマスタクロックが
ＤＲＡＭコントロール回路（図１の参照符号１２８）へ
与えられない場合には、その前のクロックサイクルにお
ける状態を維持する。
【０２６４】図２５に示すように、ＤＲＡＭパワーダウ
ンモードは、マスタクロックＫの立上がりエッジにおい
てＤＲＡＭクロックマスクＣＭｄを“Ｈ”に設定する。
次のサイクルからＤＲＡＭはパワーダウンモードとな
る。図２５においては、マスタクロックＫの第２サイク
ルのクロックの立上がりエッジでＤＲＡＭクロックマス
クＣＭｄを“Ｈ”に設定することにより、マスタクロッ
クＫの第３クロックサイクル以降ＤＲＡＭパワーダウン
モードになる状態が示される。ＤＲＡＭの動作を中断さ
せることにより消費電力の低減を図る。
【０２６５】［ＤＲＡＭ ＮＯＰ］ＤＲＡＭ ＮＯＰモ
ードは、ＤＲＡＭの新しい動作を禁止するモードであ
る。ＤＲＡＭ部分は前のサイクルのプリチャージ状態ま
たは活性状態を維持する。活性状態のときには、内部ク
ロックに従って動作は進行する。
【０２６６】図２６に示すように、ＤＲＡＭ ＮＯＰモ
ードはマスタクロックＫの立上がりエッジにおいてＤＲ
ＡＭクロックマスクＣＭｄを“Ｌ”に設定し、次のサイ
クルにおいてマスタクロックＫの立上がりエッジでロウ
アドレスストローブＲＡＳ＃およびコラムアドレススト
ローブＣＡＳ＃をともに“Ｈ”に立上げる。ロウアドレ
スストローブＲＡＳ＃およびコラムアドレスストローブ
ＣＡＳ＃がともに“Ｈ”であり、ＤＲＡＭ部分は非選択
状態すなわちスタンバイのプリチャージ状態を維持する
（前のサイクルでプリチャージ状態が設定されたと
き）。
【０２６７】このＤＲＡＭアレイに関連する動作におい
ても、図２４に一欄にして示すようにＳＲＡＭアレイの
動作に関連する制御信号の状態は任意である。したがっ
てＤＲＡＭアレイの動作と独立にＳＲＡＭアレイにおけ
る動作を実行することができる。以下のＤＲＡＭアレイ
に関連する動作の説明においても同様である。またＤＲ
ＡＭアレイクロックマスクＣＭｄは“Ｌ”のとき次のク
ロックサイクルにおけるマスタクロックＫの伝達を可能
とする。ＤＲＡＭクロックマスクＣＭｄが“Ｈ”であれ
ば次のクロックサイクルにおけるマスタクロックＫのＤ
ＲＡＭコントロール回路への伝達が禁止される。ＤＲＡ
Ｍ ＮＯＰモードが指定された場合、ＤＲＡＭは、前の
サイクルでプリチャージ状態が指定された場合にはプリ
チャージ状態を維持し、活性状態とされた場合にはその
活性状態を維持する。ＤＲＡＭＮＯＰはＤＲＡＭ部分が
新しい動作モードに入らないことを保証する。
【０２６８】［ＤＲＡＭアクティベート］ＤＲＡＭアク
ティベートモードにおいては、ＤＲＡＭアレイが活性化
される。ＤＲＡＭアクティベートモードの指定には、前
のクロックサイクルにおいてＤＲＡＭクロックマスクＣ
Ｍｄが“Ｌ”のとき、次のクロックサイクルにおけるマ
スタクロックＫの立上がりエッジでロウアドレスストロ
ーブＲＡＳ＃を“Ｌ”に設定し、コラムアドレスストロ
ーブＣＡＳ＃を“Ｈ”およびデータ転送指示ＤＴＤ＃を
“Ｈ”に設定する。この状態においては、ＤＲＡＭアド
レスＡｄがＤＲＡＭアレイにおける行指定用のロウアド
レスとして取込まれ、行選択動作およびセンスアンプに
よるメモリセルデータの検知、増幅およびラッチが実行
される。
【０２６９】［ＤＲＡＭプリチャージ］ＤＲＡＭプリチ
ャージモードは、ＤＲＡＭをスタンバイ状態すなわちプ
リチャージ状態に設定する。このプリチャージモードを
実行することによりＤＲＡＭアクティベートモードを終
了させることができる。ＤＲＡＭプリチャージモード
は、マスタクロックＫの立上がりエッジにおいてＤＲＡ
ＭマスククロックＣＭｄを“Ｌ”とし、次のクロックサ
イクルにおけるマスタクロックＫの立上がりエッジにお
いてロウアドレスストローブＲＡＳ＃およびデータ転送
指示ＤＴＤ＃をともに“Ｌ”に設定しかつコラムアドレ
スストローブＣＡＳ＃を“Ｈ”に設定することにより指
定される。このＤＲＡＭプリチャージモードが指定され
るとＤＲＡＭはプリチャージ状態に復帰する。すなわち
ＤＲＡＭアレイにおいて活性状態の行（選択行）が非選
択状態とされ次の活性サイクルを待つ状態となる。ＤＲ
ＡＭアレイにおいて異なる行を選択する場合にはＤＲＡ
Ｍアクティベートモードを一旦ＤＲＡＭプリチャージサ
イクルで終了させた後に新たにＤＲＡＭアクティベート
モードを実行することが必要とされる。
【０２７０】［ＤＲＡＭリードトランスファ］ＤＲＡＭ
リードトランスファモードは、リードデータ転送バッフ
ァ（ＤＴＢＲ）へＤＲＡＭアレイからデータを転送する
モードである。ＤＲＡＭアレイからリードデータ転送バ
ッファ（ＤＴＢＲ）へのデータ転送とリードデータ転送
バッファからＳＲＡＭアレイおよびデータ入出力回路へ
のデータ転送は別々の制御系により実行される。
【０２７１】ＤＲＡＭリードトランスファモードのため
には、ＤＲＡＭアクティベートモード指定中において、
マスタクロックＫの立上がりエッジでロウアドレススト
ローブＲＡＳ＃を“Ｌ”に設定し、データ転送指示ＤＴ
Ｄ＃を“Ｈ”に設定し、コラムアドレスストローブＣＡ
Ｓ＃を“Ｌ”に設定する。このときＤＲＡＭアドレス入
力Ａｄ４〜Ａｄ１１を列アドレスとして図１に示すコラ
ムブロックデコーダ１１２が動作し、ＤＲＡＭアレイに
おいて選択された行に接続されるメモリセルのうち対応
の列ブロック（データブロック）が選択され、この選択
されたデータブロックに含まれるメモリセルデータがリ
ードデータ転送バッファ（ＤＴＢＲ）へ転送される。
【０２７２】この転送動作を保証するために、アドレス
Ａｄ０〜Ａｄ３は“Ｌ”に設定することが要求される。
ＤＲＡＭリードトランスファモード設定時においては、
所定期間中他の動作はすべて禁止される。ＤＲＡＭリー
ドトランスファモードが指定されてから所定のクロック
期間が経過した後リード転送バッファ（ＤＴＢＲ）のデ
ータが確定状態となる。このＤＲＡＭリード転送モード
が指定されてからリードデータ転送バッファ（ＤＴＢ
Ｒ）内のデータが新しいデータにより確定状態となるま
でに要求される時間は「レイテンシ」と呼ばれ、後に説
明するコマンドレジスタに設定されたコマンドデータに
より決定される。
【０２７３】リードデータ転送バッファ（ＤＴＢＲ）は
ラッチ機能を備えており、前のサイクルのデータを保持
している。このレイテンシを設定しかつデータ転送時間
をマスタクロックＫにより決定することにより、確実に
リードデータ転送バッファ（ＤＴＢＲ）の内容を新しい
データに書換えかつ正確なデータの転送／読出ができ
る。このリードデータ転送バッファ（ＤＴＢＲ）のデー
タの変更時のアクセス動作を禁止することにより誤った
データがリードデータ転送バッファ（ＤＴＢＲ）に格納
されるまたはそこから読出されるのを防止する。
【０２７４】図２７はＤＲＡＭプリチャージモード、Ｄ
ＲＡＭアクティベートモードおよびＤＲＡＭリードトラ
ンスファモード指定時における外部制御信号の状態およ
びリードデータ転送バッファの保持データの状態を示す
図である。以下、図２７を参照してＤＲＡＭの動作シー
ケンスについて説明する。
【０２７５】図２７において、マスタクロックＫの第２
サイクルの立上がりエッジでＤＲＡＭクロックマスクＣ
Ｍｄが“Ｌ”となり、マスタクロックＫのＤＲＡＭコン
トロール回路（図１の参照番号１２８）への伝達が許可
される。
【０２７６】マスタクロックＫの第３サイクルにおける
立上がりエッジにおいてロウアドレスストローブＲＡＳ
＃およびデータ転送指示ＤＴＤ＃はともに“Ｌ”に設定
されかつコラムアドレスストローブＣＡＳ＃が“Ｈ”と
される。ＤＲＡＭプリチャージモードが指定される。
【０２７７】ＲＡＳプリチャージ時間ｔＲＰ（ＤＲＡＭ
部分の各信号線をプリチャージするのに最小限必要とさ
れる時間）が経過した後、マスタクロックＫの第７サイ
クルにおいてロウアドレスストローブＲＡＳ＃が“Ｌ”
に設定され、コラムアドレスストローブＣＡＳ＃および
ＤＴＤ＃がともに“Ｈ”に設定され、ＤＲＡＭアクティ
ベートモードが指定される。ここで、前のサイクル（第
６サイクル）においてＤＲＡＭクロックマスクＣＭｄは
“Ｌ”に立下がっている。以下の説明において、動作モ
ード指定時における前のサイクルではすべてＤＲＡＭク
ロックマスクＣＭｄは“Ｌ”であるため、とくに必要な
場合を除いて説明しない。
【０２７８】ＤＲＡＭアクティベートモードが指定され
ると、そのときに与えられていたＤＲＡＭアドレスＡｄ
０〜Ａｄ１１がＤＲＡＭアレイにおける行指定用ロウア
ドレスとして取込まれ行選択動作が実行され、選択され
たメモリセルのデータがセンスアンプにより検知増幅さ
れてラッチされる。
【０２７９】ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過し
た後、マスタクロックＫの第１０サイクルにおいて、ロ
ウアドレスストローブＲＡＳ＃およびデータ転送指示Ｄ
ＴＤ＃がともに“Ｈ”に設定され、コラムアドレススト
ローブＣＡＳ＃が“Ｌ”に設定される。これによりＤＲ
ＡＭリードトランスファモードが指定される。ＤＲＡＭ
アクティベートモードにより選択された行に接続される
メモリセルのうち、そのときに与えられていたＤＲＡＭ
アドレスＡｄ４〜Ａｄ１１にしたがってメモリセルブロ
ックが選択され、所定の時間経過後（図２７において２
クロックのレイテンシ）リードデータ転送バッファ（Ｄ
ＴＢＲ）のデータが新しいデータに変更される。
【０２８０】ＤＲＡＭリードトランスファモードが指定
されたとき、レイテンシがｎクロックサイクルならば、
ＤＲＡＭリードトランスファ開始サイクルから第（ｎ−
１）番目のクロックサイクルにおける新たな動作モード
の指定は禁止される。ＤＲＡＭアレイからリードデータ
転送バッファ（ＤＴＢＲ）へのデータ転送時において
は、リードデータ転送バッファはロックアウト状態とな
る。この期間中バッファリード動作（すなわちこのリー
ドデータ転送バッファ（ＤＴＢＲ）からデータを読出す
動作）はすべて禁止される。リードデータ転送バッファ
（ＤＴＢＲ）のデータが不安定なためである。
【０２８１】レイテンシが決定するクロックサイクルが
経過すると、新たな動作モードを指定することが可能と
なる。マスタクロックＫの第１２サイクルにおいて、ロ
ウアドレスストローブＲＡＳ＃およびデータ転送指示Ｄ
ＴＤ＃がともに“Ｌ”になり、コラムアドレスストロー
ブＣＡＳ＃が“Ｈ”となり、ＤＲＡＭプリチャージモー
ドが指定される。これによりＤＲＡＭアレイはプリチャ
ージ状態に復帰し、次のアクセスに備える。
【０２８２】図２８はＤＲＡＭリードトランスファモー
ドにおけるデータの流れを示す図である。図２８に示す
ように、ＤＲＡＭリードトランスファモードにおいて
は、ＤＲＡＭアレイ１０２において選択された行のうち
所定数のメモリセルのブロックを選択し、この選択され
たメモリセルブロックのデータをリードデータ転送バッ
ファ１４０へ伝達する。ここで、ＤＲＡＭリード転送モ
ード動作を保証するために、ＤＲＡＭアドレスＡｄ０〜
Ａｄ３はすべて“Ｌ”に設定される。このＤＲＡＭアレ
イ部の動作において、ＤＴＢＲロックアウト期間を除い
てＳＲＡＭアレイに関連する動作は任意に実行すること
ができる。したがって、ＤＲＡＭアレイからのリードデ
ータ転送バッファ（ＤＴＢＲ）へのデータ転送と並行し
てＳＲＡＭアレイへアクセスしてデータの書込または読
出を行なうこともでき、またライトデータ転送バッファ
（ＤＴＢＷ）へのデータの書込も実行することができ
る。リードデータ転送バッファ（ＤＴＢＲ）へのデータ
転送に影響を及ばなければよい。
【０２８３】［ＤＲＡＭライトトランスファ］ＤＲＡＭ
ライトトランスファモード時においては、ライトデータ
転送バッファ（ＤＴＢＷ）に保持されているデータがマ
スクレジスタに保持されているマスクデータにしたがっ
てＤＲＡＭアレイにおける選択されたメモリセルブロッ
クへ書込まれる。図２９に示すように、ＤＲＡＭアクテ
ィベートサイクル実行後の所定時間経過後（ＲＡＳ−Ｃ
ＡＳ遅延時間ｔＲＣＤ経過後）のマスタクロックＫの立
上がりエッジにおいてロウアドレスストローブＲＡＳ＃
を“Ｈ”に設定しかつコラムアドレスストローブＣＡＳ
＃およびデータ転送指示ＤＴＤ＃をともに“Ｌ”に設定
する。それによりＤＲＡＭライトトランスファモードが
指定される。そのときに与えられていたＤＲＡＭアドレ
スＡｄ４〜Ａｄ１１が列ブロック（メモリセルブロッ
ク）選択用アドレスＣｏｌとして取込まれ、メモリセル
のブロックの選択動作が行なわれる。この選択されたメ
モリセルのブロックに対しライトデータ転送バッファ
（ＤＴＢＷ）からデータが同時に伝達される。ＤＲＡＭ
ライトトランスファモードはその動作を保証するため
に、ＤＲＡＭアドレスＡｄ０〜Ａｄ３を“Ｌ”に設定す
ることが要求される。ＤＲＡＭライトトランスファモー
ドが指定された最初の１クロックサイクル（図２９の第
１０クロックサイクル）においてはＤＲＡＭアレイに対
する新たな動作はすべて禁止される。
【０２８４】ＤＲＡＭライトトランスファモードが指定
された最初のサイクルに続く次のサイクルにおいては、
マスクレジスタのマスクデータはすべてセット状態（デ
ータ転送禁止）に設定される。次のデータの誤重複書込
を禁止するためである。
【０２８５】図２９において、ＲＡＳサイクル期間ｔＲ
ＡＳが経過した後、マスタクロックＫの第１２サイクル
においてロウアドレスストローブＲＡＳ＃およびデータ
転送指示ＤＴＤ＃がともに“Ｌ”に設定され、コラムア
ドレスストローブＣＡＳ＃が“Ｈ”に設定されＤＲＡＭ
プリチャージモードが指定される。ここで、ＤＲＡＭラ
イトトランスファモードが指定された最初の１クロック
サイクルにおいてはライトデータ転送バッファ（ＤＴＢ
Ｗ）はロックアウト状態とされる。すなわちライトデー
タ転送バッファに対するアクセスはこのサイクル中すべ
て禁止される。ＳＲＡＭアレイに関連する動作は自由に
設定し実行することができる。
【０２８６】図３０はＤＲＡＭライトトランスファモー
ド時におけるデータの流れを示す図である。図３０にお
いて、ライトデータ転送バッファ１４４に格納されたデ
ータがマスクレジスタ１４６に設定されているマスクデ
ータにしたがってＤＲＡＭアレイ１０２へ転送される。
ＤＲＡＭアレイ１０２においては、すでに行が選択され
ており、ＤＲＡＭライトトランスファモード時において
この選択された行における複数のメモリセルのブロック
が選択される。この選択された複数のメモリセルのブロ
ックへライトデータ転送バッファ１４４からデータが転
送される。図３０から明らかなように、ＳＲＡＭアレイ
１０４へはこの期間アクセスすることができ、またリー
ドデータ転送バッファ１４０へも外部からアクセスする
ことができる。
【０２８７】次にＤＲＡＭ部の具体的構造について説明
する。図３１は図１に示すＤＲＡＭコントロール回路と
マスク回路の構成の一例を示す図である。図３１におい
て、Ｋバッファ１２４は、外部クロックＫを受け内部マ
スタクロックＫｉを発生する。
【０２８８】マスク回路１２６は、ＤＲＡＭクロックマ
スクＣＭｄをＫバッファ１２４からの内部クロックＫｉ
を１クロック間遅延させるシフトレジスタ２０２と、こ
のシフトレジスタ２０２からの遅延クロックマスクＣＭ
ｄＲにしたがって内部マスタクロックＫｉを通過させる
ゲート回路２０４を含む。図３１においては、ゲート回
路２０４は遅延クロックマスクＣＭｄＲが“Ｈ”のとき
に内部マスタクロックＫｉの伝達を禁止するｐチャネル
ＭＯＳ（絶縁ゲート型電界効果）トランジスタにより示
される。あるサイクルにおいて、クロックマスクＣＭｄ
が“Ｈ”の状態に設定された場合には、次のサイクルに
おいて内部マスタクロックＫｉの伝達が禁止されるた
め、ＤＲＡＭマスタクロックＤＫの発生が停止される。
【０２８９】ＤＲＡＭコントロール回路１２８は、ＤＲ
ＡＭマスタクロックＤＫの立上がりエッジでロウアドレ
スストローブＲＡＳ＃を取込み内部ロウアドレスストロ
ーブＲＡＳ＃を発生するＲＡＳバッファ２０６と、ＤＲ
ＡＭマスタクロックＤＫの立上がりエッジでコラムアド
レスストローブＣＡＳ＃をラッチし内部コラムアドレス
ストローブＣＡＳ＃を発生するＣＡＳバッファ２０８
と、ＤＲＡＭマスタクロックＤＫに応答してこの立上が
りエッジでデータ転送指示ＤＴＤ＃を取込み内部転送指
示ＤＴＤを発生するＤＴＤバッファ２１０と、ＤＲＡＭ
マスタクロックＤＫの立上がりエッジで内部制御信号Ｒ
ＡＳ、ＣＡＳおよびＤＴＤを取込みその信号の状態によ
り指定されたモードを判別するとともに、判別された動
作モードにしたがって必要な制御信号を発生するＤＲＡ
Ｍ制御信号発生回路２１２を含む。
【０２９０】ＤＲＡＭ制御信号発生回路２１２はまたＤ
ＲＡＭマスタクロックＤＫにしたがってデータ転送時に
必要とされるレイテンシの期間の監視などを実行する。
ＤＲＡＭ制御信号発生回路２１２は、ＤＲＡＭアレイ部
の駆動およびデータ転送回路（リードデータ転送バッフ
ァおよびライトデータ転送バッファ）とＤＲＡＭアレイ
との間のデータ転送動作に必要とされる各制御信号を発
生する。図３１においては、転送系回路の動作を制御す
るための転送制御信号φＤＴと、信号ＲＡＳに関連する
回路（ＤＲＡＭアレイにおける行選択動作等）の動作を
制御するためのＲＡＳ系制御信号φＲＡとＣＡＳ系の動
作（列選択動作等）に関連する回路部分の動作を制御す
るための制御信号φＣＡを代表的に示す。
【０２９１】アドレスバッファ１０８は、ＤＲＡＭマス
タクロックＤＫとＲＡＳ系制御信号φＲＡに応答して外
部ＤＲＡＭアドレスＡｄを取込みＤＲＡＭロウアドレス
Ａｄｒを発生するロウバッファ２１４と、ＤＲＡＭマス
タクロックＤＫとＣＡＳ系制御信号φＣＡとに応答して
ＤＲＡＭアドレスＡｄをラッチしＤＲＡＭ列アドレスＡ
ｄｃを発生するコラムバッファ２１６を含む。ロウアド
レスＡｄｒは図１に示すロウデコーダ１１０へ与えら
れ、コラムバッファ２１６からの列アドレスのうち上位
の所定のビットが図１に示すコラムブロックデコーダ１
１２へ与えられる。また動作モードに応じては、後に説
明するが、コマンドレジスタへのコマンドデータとして
のこの列アドレスＡｄｃまたはＡｄｒが利用される。列
アドレスＡｄｃはまたデータ転送モードの種類（これも
後に説明する）を指定するために利用される。
【０２９２】上述のようにこのＤＲＡＭコントロール回
路１２８はＤＲＡＭアレイの動作とＤＲＡＭアレイとデ
ータ転送回路との間のデータ転送動作のみを制御する。
ＳＲＡＭアレイ部分の動作とは独立である。これによ
り、上述のように、ＳＲＡＭコントロール回路１３２へ
与えられる制御信号の状態と無関係に、ＤＲＡＭアレイ
の駆動およびＤＲＡＭアレイとデータ転送回路との間の
データ転送を実行することができる。
【０２９３】［チップレイアウト］図３２はＣＤＲＡＭ
のアレイの具体的レイアウトを示す図である。図３２に
おいて、ＣＤＲＡＭ１００は、矩形状のチップに配置さ
れる。ＣＤＲＡＭ１００は、各々が４Ｍビットの記憶容
量を備える４つのＤＲＡＭメモリマットＤＭ１、ＤＭ
２、ＤＭ３、およびＤＭ４と、チップ中央部にＤＲＡＭ
メモリマットそれぞれに対応して配置され、各々が４Ｋ
ビットの記憶容量を備えるＳＲＡＭメモリマットＳＭ
１、ＳＭ２、ＳＭ３、およびＳＭ４と、ＤＲＡＭメモリ
マットＡＭ１〜ＤＭ４とＳＲＡＭメモリマットＳＭ１〜
ＳＭ４のそれぞれの間に配置されるデータ転送回路ＤＴ
Ｂ１、ＤＴＢ２、ＤＴＢ３、およびＤＴＢ４を含む。
【０２９４】ＤＲＡＭメモリマットＤＭ１〜ＤＭ４の各
々は、図３２においては、４×１６の６４個のメモリブ
ロックＭＢＡに分割された状態が示される。メモリブロ
ックＭＢＡは２５６行２５６列に配置されたメモリセル
を備える。ＤＲＡＭメモリマットＤＭ１〜ＤＭ４それぞ
れは、図示された行ブロックＲＢすべてを横切るように
配置される１６対のグローバルＩＯ線対を含む。図３２
において、それぞれが４対のグローバルＩＯ線対を含む
大グローバルＩＯ線対ＢＧＩＯを示す。一本のグローバ
ルＩＯ線に対しＤＲＡＭアレイの６４列が対応する。こ
の６４列のうちの１列が１つのグローバルＩＯ線対に接
続される。１つのＤＲＡＭメモリマットにおいて１６列
が同時に選択される。メモリブロックＭＢＡにおいては
同時に４列が選択される。
【０２９５】同時に選択された４列をグローバルＩＯ線
対に接続するために４対のローカルＩＯ線対が設けられ
る。ローカルＩＯ線対は対応のメモリブロックＭＢＡに
おいてのみ利用される。ＤＲＡＭメモリマットＤＭ１〜
ＤＭ４それぞれにおいては、選択された行（ワード線）
を含むメモリブロックのみが活性化され、残りのメモリ
ブロックはプリチャージ状態を維持する。この部分活性
化方式（ブロック分割方式）で駆動することにより消費
電力の低減を図る。
【０２９６】この選択されたＤＲＡＭ行に接続されるメ
モリセルのうち、１６列のメモリセルが選択され、この
選択された１６ビットのメモリセルのデータがローカル
ＩＯ線対へ伝達され、続いてグローバルＩＯ線対へ伝達
される。図３２においてＬＩＯ４分割として示すのは、
この分割ブロックにおいて４対のローカルＩＯ線対ＬＩ
Ｏが設けられており、対応のブロックに設けられたグロ
ーバルＩＯ線対ＢＧＩＯ（４対のグローバルＩＯ線対）
にそれぞれ接続される構成を示す。
【０２９７】データ転送回路ＤＴＤ１〜ＤＴＤ４はそれ
ぞれグローバルＩＯ線対に対応して１６個設けられる。
ＳＲＡＭメモリマットＳＭ１〜ＳＭ４のそれぞれは２５
６行１６列に配置されたスタティック型メモリセルを備
える。データ転送時においてはこのＳＲＡＭメモリマッ
トＳＭ１〜ＳＭ４それぞれにおいて１行が選択され、こ
の１行に接続される１６ビットのスタティック型メモリ
セルとデータ転送回路との間でのデータ転送が実行され
る。
【０２９８】ＣＤＲＡＭ１００の短辺方向に沿って隣接
するメモリマットの間にＤＲＡＭロウデコーダおよびロ
ウ系制御回路が配置される。ＤＲＡＭメモリマットＤＭ
１およびＤＭ３の間にＤＲＡＭロウデコーダ／ロウ系制
御回路ＲＤＣ１が設けられ、ＤＲＡＭメモリマットＤＭ
２およびＤＭ４の間にロウデコーダ／ロウ系制御回路Ｒ
ＤＣ２が設けられる。ＤＲＡＭロウデコーダ／ロウ系制
御回路は、対応のＤＲＡＭメモリマットにおいて、行の
選択動作を行なうとともに、この選択されたメモリセル
のデータの検知増幅を行なうためのセンスアンプの駆
動、およびビット線のプリチャージなどの動作を実行す
る。
【０２９９】ＣＤＲＡＭ１００の中央部にＳＲＡＭ制御
回路および一部のＤＲＡＭ制御回路が配置される。この
一部のＤＲＡＭ制御回路としてはＤＲＡＭメモリマット
における列を選択するためのコラムブロックデコーダお
よびその列選択動作を制御する回路および各種周辺回路
を含む。ＳＲＡＭ制御回路はＳＲＡＭロウデコーダ、Ｓ
ＲＡＭコラムデコーダ、および図１に示すＳＲＡＭコン
トロール回路を含む。
【０３００】ＣＤＲＭの中央部において入出力回路ＩＯ
１およびＩＯ２が設けられる。入出力回路ＩＯ１はＤＲ
ＡＭメモリマットＤＭ１およびＤＭ２とＳＲＡＭメモリ
マットＳＭ１およびＳＭ２のデータの入出力を行なうた
めの回路であり、入出力データＤＱ０およびＤＱ１の入
出力をする。入出力回路ＩＯ２はＤＲＡＭメモリマット
ＤＭ３およびＤＭ４とＳＲＡＭメモリマットＳＭ３およ
びＳＭ４に対する入出力データＤＱ２およびＤＱ３の入
出力を行なう。
【０３０１】ＣＤＲＡＭ１００のチップ中央部において
データの入出力を行なうことにより、データの入出力を
行なうための信号線の配線が短くなり、高速でデータの
入出力を行なうことが可能となる。またチップ中央部に
ＳＲＡＭメモリマットを配置するため、このＳＲＡＭメ
モリマットに対するデータの入出力を行なうための配線
長が短くなり、また高速でＳＲＡＭへのアクセスを実行
することができる。
【０３０２】［アレイ構造］図３３はＳＲＡＭアレイ
（図３２に示すＳＲＡＭメモリマットまたは図１に示す
ＳＲＡＭアレイ）の構成を示す図である。ＳＲＡＭアレ
イ１０４は、行および列のマトリックス状に配列された
スタティック型メモリセルＳＭＣを含む。１行のスタテ
ィック型メモリセルＳＭＣが１本のＳＲＡＭワード線Ｓ
ＷＬに接続され、一列に配列されたスタティック型メモ
リセルＳＭＣが１つのＳＲＡＭビット線対ＳＢＬに接続
される。図３３においては、３本のＳＲＡＭワード線Ｓ
ＷＬ１〜ＳＷＬ３を代表的に示す。スタティック型メモ
リセルＳＭＣは、交差結合されたｐチャネルＭＯＳトラ
ンジスタＰ１およびＰ２と、交差結合されたｎチャネル
ＭＯＳトランジスタＮ１およびＮ２を含む。トランジス
タＰ１およびＮ１が第１のインバータを構成し、トラン
ジスタＰ２およびＮ２が第２のインバータを構成する。
この第１および第２のインバータの入力および出力が交
差接続され、インバータラッチ回路を構成する。
【０３０３】スタティック型メモリセルＳＭＣはさら
に、ＳＲＡＭワード線ＳＷＬ上の信号電位に応答して、
トランジスタＰ１およびＮ１の接続ノードをＳＲＡＭビ
ット線ＳＢＬａへ持続するｎチャネルＭＯＳトランジス
タＮ３と、ＳＲＡＭワード線ＳＷＬ上の信号電位に応答
して、トランジスタＰ２およびＮ２の接続ノードをＳＲ
ＡＭビット線＊ＳＢＬａへ接続するｎチャネルＭＯＳト
ランジスタＮ４を含む。
【０３０４】ＳＲＡＭビット線対ＳＢＬそれぞれに対し
て、ＳＲＡＭセンスアンプＳＳＡおよび双方向転送ゲー
トＢＴＧが設けられる。双方向転送ゲートＢＴＧは、後
に説明するＤＲＡＭアレイから延びるグローバルＩＯ線
対ＧＩＯａまたはＧＩＯｂに接続される。双方向転送ゲ
ートＢＴＧには、代表的に示す転送制御信号φＴＳＤお
よびφＴＤＳが与えられる。
【０３０５】図３３に示す構成において、ＳＲＡＭワー
ド線ＳＷＬ１〜ＳＷＬ３のそれぞれには、ＤＲＡＭアレ
イとＳＲＡＭアレイとの間の１回のデータ転送動作によ
り転送されるデータビットの数に等しいメモリセルが接
続される（本実施例においては１６ビット）。
【０３０６】図３４は、ＤＲＡＭアレイの配置を示す図
である。図３４においては、図３２に示すメモリブロッ
クＭＢＡの１／２に対応する部分の構成が示される。す
なわち２対のグローバルＩＯ線対ＧＩＯａおよびＧＩＯ
ｂと、２対のローカルＩＯ線対ＬＩＯａおよびＬＩＯｂ
が配置される。ＤＲＡＭメモリブロックＭＢｉｊは、行
列状に配置された複数のダイナミック型メモリセルＤＭ
Ｃを含む。ダイナミック型メモリセルＤＭＣは、１個の
メモリトランジスタＱ０と、１個のメモリキャパシタＣ
０とを含む。メモリキャパシタＣ０の一方電極（セルプ
レート）には、一定の電位Ｖｇｇ（通常、Ｖｃｃ／２の
中間電位）が与えられる。
【０３０７】メモリブロックＭＢｉｊはさらに、各々に
１行のＤＲＡＭセル（ダイナミック型メモリセル）ＤＭ
Ｃが接続されるＤＲＡＭワード線ＤＷＬと、各々に１列
のＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビット線対
ＤＢＬを含む。ＤＲＡＭビット線対ＤＢＬは、相補なビ
ット線ＢＬおよび／ＢＬを含む。ＤＲＡＭセルＤＭＣ
は、ＤＲＡＭワード線ＤＷＬとＤＲＡＭビット線対ＤＢ
Ｌとの交点にそれぞれ配置される。
【０３０８】ＤＲＡＭビット線対ＤＢＬそれぞれに対し
て、対応のビット線対上の電位差を検知し増幅するため
のＤＲＡＭセンスアンプＤＳＡが設けられる。ＤＲＡＭ
センスアンプＤＳＡは、交差結合されたｐチャネルＭＯ
ＳトランジスタＰ３およびＰ４を含むＰチャネルセンス
アンプ部分と、交差結合されたｎチャネルＭＯＳトラン
ジスタＮ５およびＮ６を含むｎチャネルセンスアンプ部
分とを含む。
【０３０９】ＤＲＡＭセンスアンプＤＳＡは、センスア
ンプ活性化信号／φＳＡＰＥおよびφＳＡＮＥに応答し
てｐチャネルＭＯＳトランジスタＴＲ１およびｎチャネ
ルＭＯＳトランジスタＴＲ２からそれぞれ発生されるセ
ンスアンプ駆動信号／φＳＡＰおよびφＳＡＮによりそ
の動作が制御される。
【０３１０】ｐチャネルセンスアンプ部分は、センスア
ンプ駆動信号／φＳＡＰに応答して高電位側のビット線
の電位の動作電源電位Ｖｃｃレベルにまで昇圧する。ｎ
チャネルセンスアンプ部分は、センスアンプ駆動信号φ
ＳＡＮに応答して、低電位側のビット線の電位をたとえ
ば接地電位レベルの電位Ｖｓｓへ放電する。
【０３１１】ｐチャネルＭＯＳトランジスタＴＲ１は、
センスアンプ活性化信号／φＳＡＰＥが“Ｌ”となった
ときには、動作電源電位Ｖｃｃレベルのセンスアンプ駆
動信号／φＳＡＰを発生し、ＤＲＡＭセンスアンプＤＳ
Ａの一方電源ノードへ伝達する。ｎチャネルＭＯＳトラ
ンジスＴＲ１は、センスアンプ活性化信号φＳＡＮＥが
“Ｈ”となったときに接地電位Ｖｓｓレベルのセンスア
ンプ駆動信号φＳＡＮをＤＲＡＭセンスアンプの他方電
源ノードへ伝達する。
【０３１２】ここで、センスアンプ駆動信号φＳＡＮお
よび／φＳＡＰが伝達される駆動信号線は、スタンバイ
時においては、中間電位Ｖｃｃ／２にプリチャージされ
る。ただし、図面の煩雑化を避けるために、このセンス
アンプ駆動信号線をプリチャージするための回路は示し
ていない。
【０３１３】ＤＲＡＭビット線対ＤＢＬ各々に対して、
プリチャージ／イコライズ信号φＥＱに応答して活性化
され、対応のビット線対の各ビット線を所定のプリチャ
ージ電位Ｖｂｌにプリチャージしかつビット線ＢＬおよ
び／ＢＬのプリチャージ電位をイコライズするプリチャ
ージ／イコライズ回路ＤＥＱが設けられる。プリチャー
ジ／イコライズ回路ＤＥＱはプリチャージ電位Ｖｂｌを
ビット線ＢＬおよび／ＢＬにそれぞれ伝達するためのｎ
チャネルＭＯＳトランジスタＮ７およびＮ８と、ビット
線ＢＬおよび／ＢＬの電位をイコライズするためのｎチ
ャネルＭＯＳトランジスタＮ９を含む。
【０３１４】このＤＲＡＭメモリブロックＭＢｉｊはさ
らに、ＤＲＡＭビット線対ＤＢＬそれぞれに対して設け
られ、コラム選択線ＣＳＬ上の信号電位に応答して導通
し、対応のＤＲＡＭビット線対ＤＢＬをローカルＩＯ線
対ＬＩＯへ接続するＤＲＡＭ列選択ゲートＣＳＧを含
む。コラム選択線ＣＳＬは２対のＤＲＡＭビット線に対
し共通に設けられ、これにより同時に２つのＤＲＡＭビ
ット線対ＤＢＬが選択される。一対のローカルＩＯ線対
ＬＩＯａおよびＬＩＯｂが、同時に選択される２対のＤ
ＲＡＭビット線からのデータをそれぞれ受ける。ローカ
ルＩＯ線対ＬＩＯａおよびＬＩＯｂにはそれぞれビット
線イコライズ／プリチャージ回路ＤＥＱと同様のプリチ
ャージ／イコライズ回路が設けられる。このプリチャー
ジ／イコライズ回路はまた図面の煩雑化を避けるために
示していない。
【０３１５】メモリブロックＭＢｉｊはさらに、ブロッ
ク活性化信号φＢＡに応答してローカルＩＯ線対ＬＩＯ
ａおよびＬＩＯｂをそれぞれグローバルＩＯ線対ＧＩＯ
ａおよびＧＩＯｂへ接続するＤＲＡＭＩＯゲートＩＯＧ
ａおよびＩＯＧｂを含む。ＣＤＲＡＭにおいては、選択
された行（ワード線）を含むブロックのみが選択状態と
される。この選択状態とされたブロックに対してのみＤ
ＲＡＭＩＯゲートＩＯＧａおよびＩＯＧｂが導通する。
ブロックを選択するための制御信号φＢＡは、たとえば
ワード線を選択するために用いられるＤＲＡＭロウアド
レスの上位ビットの４ビットにより発生される（１６個
の行ブロック（各２５６行）のうち１つの行ブロックの
みが接続状態とされる構成のとき）。
【０３１６】［データ転送動作：ページモード転送］次
に、このＤＲＡＭアレイとＳＲＡＭアレイとの間のデー
タ転送動作について説明する。以下の説明においては、
アレイ間のデータ転送動作を説明するために、データ転
送ゲートは簡略化して考える。
【０３１７】図３５は双方向転送ゲートＢＴＧの原理的
構成を示す図である。図３５において双方向転送ゲート
ＢＴＧは、転送指示信号φＴＳＤに応答して、ＳＲＡＭ
ビット線対ＳＢＬ上のデータをグローバルＩＯ線対ＧＩ
Ｏへ伝達する３状態バッファＤＲ１と、転送指示信号φ
ＴＤＳに応答して活性化され、グローバルＩＯ線対ＧＩ
Ｏ上のデータをＳＲＡＭビット線対ＳＢＬ上へ伝達する
３状態バッファＤＲ２を含む。このバッファＤＲ１およ
びＤＲ２はまた実際の機能としてラッチ機能を備える。
双方向転送ゲートの詳細構成については後に説明する。
まず、図３６に示す動作波形図を併せて参照してＤＲＡ
ＭアレイからＳＲＡＭアレイへのデータ転送動作につい
て説明する。
【０３１８】時刻ｔ１以前においては、ＳＲＡＭアレイ
およびＤＲＡＭアレイはともにスタンバイ状態（プリチ
ャージ状態）にある。
【０３１９】プリチャージ指示信号φＥＱは活性状態の
“Ｈ”にある間ＤＲＡＭプリチャージ／イコライズ回路
ＤＥＱが活性状態にあり、ＤＲＡＭビット線対ＤＢＬを
所定のプリチャージ電位Ｖｂｌにプリチャージし、ビッ
ト線ＢＬおよび／ＢＬの電位をイコライズしている。同
様にローカルＩＯ線対ＬＩＯａおよびグローバルＩＯ線
対ＧＩＯの電位は中間電位にプリチャージされている
（この回路構成は図示せず）。
【０３２０】時刻ｔ１において、プリチャージ指示信号
φＥＱが“Ｌ”に立下がると、プリチャージ／イコライ
ズ回路ＤＥＱが不活性状態となり、ＤＲＡＭビット線対
ＤＢＬが所定のプリチャージ電位でフローティング状態
となる。同様に、センスアンプ駆動信号φＳＡＮおよび
／φＳＡＰを伝達する信号線も中間電位Ｖｃｃ／２でフ
ローティング状態となる。この後、与えられたＤＲＡＭ
アドレス信号にしたがってＤＲＡＭロウデコーダによる
行選択動作が実行される。
【０３２１】時刻ｔ２において、ＤＲＡＭアレイにおい
て１本のＤＲＡＭワード線ＤＷＬが選択され、この選択
されたワード線ＤＷＬの電位が立上がる。選択されたＤ
ＲＡＭワード線は１つの行ブロックに含まれるすべての
メモリブロックＭＢＡ（ＭＢｉｊ）において共通に延び
ている。選択されたＤＲＡＭワード線ＤＷＬに接続され
る１行のメモリセルがそれぞれ対応のＤＲＡＭビット線
対ＤＢＬ（ＤＲＡＭビット線ＢＬまたは／ＢＬ）に接続
され（メモリトランジスタＱ０が導通状態となる）、Ｄ
ＲＡＭビット線対ＤＢＬの電位がそれぞれ接続されるメ
モリセルのデータにしたがって変化する。図３６におい
ては、３対のＤＲＡＭビット線対ＤＢＬ１、ＤＢＬ２お
よびＤＢＬ３においてデータ“１”を格納するメモリセ
ルが選択され、その関連のビット線ＢＬ（または／Ｂ
Ｌ）の電位が上昇した状態を示す。
【０３２２】時刻ｔ３においてセンスアンプ活性化信号
φＳＡＮＥが“Ｈ”に立上がり、センスアンプ駆動信号
φＳＡＮが中間電位Ｖｃｃ／２から接地電位Ｖｓｓレベ
ルの“Ｌ”へと立下がる。これによりＤＲＡＭセンスア
ンプＤＳＡに含まれるｎチャネルセンスアンプ部が活性
化され、ＤＲＡＭビット線対ＤＢＬの低電位側のビット
線電位が接地電位Ｖｓｓレベルへと低下する。
【０３２３】時刻ｔ４において、センスアンプ活性化信
号／φＳＡＰＥが“Ｌ”に立下がり、センスアンプ駆動
信号／φＳＡＰが中間電位Ｖｃｃ／２から動作電源電位
Ｖｃｃレベルへと立上がる。これによりＤＲＡＭセンス
アンプＤＳＡに含まれるｐチャネルセンスアンプ部分が
活性化され、ＤＲＡＭビット線対において高電位のビッ
ト線電位が電源電位Ｖｃｃレベルにまで昇圧される。
【０３２４】時刻ｔ５において、ＤＲＡＭコラムブロッ
クデコーダからの列選択信号にしたがって、コラム選択
線ＣＳＬが選択され、この選択されたコラム選択線ＣＳ
Ｌ１の電位が“Ｈ”に立上がる。これにより１つのメモ
リブロックＭＢｉｊにおいて２対のＤＲＡＭビット線対
ＤＢＬ（メモリブロックＭＢＡにおいて４対のＤＲＡＭ
ビット線対）がＤＲＡＭ列選択ゲートＣＳＧを介してロ
ーカルＩＯ線対ＬＩＯａおよびＬＩＯｂに接続される。
ローカルＩＯ線対ＬＩＯａおよびＬＩＯｂ（図３６にお
いて総称的に符号ＬＩＯで示す）の電位がプリチャージ
電位Ｖｃｃ／２から選択されたＤＲＡＭビット線対ＤＢ
Ｌから伝達されたデータに従って変化する。
【０３２５】時刻ｔ６において、ブロック活性化信号φ
ＢＡが選択されたワード線を含むブロックに対してのみ
“Ｈ”に立上がり、ＤＲＡＭＩＯゲートＩＯＧ（ゲート
ＩＯＧａおよびＩＯＧｂを総称的に示す）が導通状態と
なる。これにより、ローカルＩＯ線対ＬＩＯａ上の信号
電位がグローバルＩＯ線対ＧＩＯ上へ伝達される。選択
されたメモリブロック（選択されたワード線を含むブロ
ック）の指定は、ＤＲＡＭワード線選択に用いられるロ
ウアドレス信号の上位ビットをデコードすることにより
実行される。
【０３２６】残りの非選択メモリブロックにおいては、
センス動作が実行されておらず、プリチャージ状態を維
持している。上述の一連の動作により、図３２に示す垂
直方向に配列される１６個のメモリブロックＭＢＡのう
ち１つのメモリブロックＭＢＡのみが双方向転送ゲート
回路に接続される（４個の双方向転送ゲートＢＴＧと接
続される）。
【０３２７】ＳＲＡＭにおいては、時刻ｔｓ１１におい
て、ＳＲＡＭロウデコーダによる行選択動作が行なわれ
ＳＲＡＭアレイにおいて１本のＳＲＡＭワード線ＳＷＬ
（合計４本のＳＲＡＭワード線）が選択され、選択され
たＳＲＡＭワード線ＳＷＬ（図３６においてはＳＲＡＭ
ワード線ＳＷＬ１）の電位が“Ｈ”に立上がる。ＤＲＡ
Ｍ部分における行選択動作とＳＲＡＭ部分における行選
択動作とは非同期的に実行される。ＳＲＡＭにおけるバ
ッファリードトランスファモード動作の指定はＤＲＡＭ
におけるＤＲＡＭリードトランスファモードと独立に実
行されるためである。
【０３２８】ＳＲＡＭワード線ＳＷＬに接続されるＳＲ
ＡＭセルのデータのそれぞれが対応のＳＲＡＭビット線
対ＳＢＬ上に伝達される。ＳＲＭビット線対ＳＢＬの電
位がプリチャージ電位（またはイコライズ電位）Ｖｃｃ
／２から対応のＳＲＡＭセルの記憶情報に従って変化す
る。図３３においては、ＳＲＡＭビット線対ＳＢＬの電
位をイコライズするための回路構成は示していない。Ｃ
ＤＲＡＭにおいては、ＳＲＡＭへのアクセスサイクル指
定時（マスタクロックＫの立上がりエッジにおいてＳＲ
ＡＭアレイへのアクセス動作が指定されたとき）に、ワ
ンショットのパルス信号が発生されＳＲＡＭビット線対
ＳＢＬのイコライズが実行されてもよい。
【０３２９】時刻ｔ７において、データ転送指示信号φ
ＴＤＳが一定期間“Ｈ”に立上がる。グローバルＩＯ線
対ＧＩＯ上には、すでにＤＲＡＭセルのデータが伝達さ
れており、またＳＲＡＭビット線対ＳＢＬにはＳＲＡＭ
セルが接続されている。データ転送指示信号φＴＤＳに
応答して双方向転送ゲートＢＴＧが活性化され、グロー
バルＩＯ線対ＧＩＯ上の信号電位が対応のＳＲＡＭビッ
ト線対ＳＢＬ上へ伝達される。これにより、ＤＲＡＭセ
ルからＳＲＡＭセルへのデータ伝達が実行される。前述
のごとく、１つのメモリブロックＭＢｉｊにおいて２ビ
ットのＤＲＡＭメモリセルが選択されており、１６対の
グローバルＩＯ線対ＧＩＯ上へそれぞれメモリセルデー
タが伝達されている。合計１６ビットのＤＲＡＭセルの
データがデータ転送回路を介して一括してＳＲＡＭセル
へ伝達される。
【０３３０】データ転送指示信号φＴＤＳの活性化され
る時刻ｔ７が、ブロック活性化信号φＢＡが立上がる時
刻ｔ６およびＳＲＡＭワード線ＳＷＬの選択が行なわれ
る時刻ｔｓ１１の両者よりも後の時点であるという関係
を満足する限り、時刻ｔｓ１１と時刻ｔ１ないし時刻ｔ
６との前後関係は任意である。ＳＲＡＭアレイからデー
タアレイへのデータ転送を指示する信号φＴＳＤはこの
サイクルにおいては非活性状態の“Ｌ”に維持される。
【０３３１】時刻ｔｓ１２において、ＳＲＡＭアレイ２
におけるワード線選択動作が完了する。これにより１６
ビットのメモリセルのデータ伝送が完了する。次いで再
び時刻ｔｓ２１においてＳＲＡＭアレイにおけるＳＲＡ
Ｍワード線ＳＷＬが選択状態とされる。
【０３３２】一方、ＤＲＡＭアレイにおいては、ＤＲＡ
Ｍワード線ＤＷＬが選択状態を維持している（ＤＲＡＭ
プリチャージモードは指定されていないためである）。
再び時刻ｔ５′においてＤＲＡＭリードトランスファモ
ードが指定されると、コラム選択線ＣＳＬ１が非選択状
態となり、時刻ｔ５′において次のコラム選択線ＣＳ２
が選択状態となる。この動作は、通常、ページモードと
して知られている。時刻ｔ５′において新しいコラム選
択線ＣＳＬ２を選択することにより、ローカルＩＯ線対
ＬＩＯはコラム選択線ＣＳＬ２により選択されたメモリ
セルのデータにしたがってその電位が変化する。これ
は、ローカルＩＯ線対ＬＩＯおよびグローバルＩＯ線対
ＧＩＯの電位は、さらにコラム選択線ＣＳＬの非選択移
行時に一旦プリチャージ状態に復帰する構成が利用され
てもよい。この間、ブロック選択信号φＢＡは“Ｈ”を
維持している。ローカルＩＯ線対ＬＩＯ上に接続された
新しいデータがグローバルＩＯ線対ＧＩＯ上に伝達され
る。コラム選択線の活性化期間はレイテンシにより決定
されていてもよい。
【０３３３】時刻ｔ７′において、再びデータ転送信号
φＴＤＳが発生される。時刻ｔ７′においてすでにグロ
ーバルＩＯ線対ＧＩＯの電位は安定状態となっており、
またＳＲＡＭアレイおいて、新たにＳＲＡＭワード線Ｓ
ＷＬ２に接続されるメモリセルのデータがそれぞれＳＲ
ＡＭビット線対ＳＢＬ上に伝達されており同様安定状態
となっている。双方向転送ゲートＢＴＧを介してグロー
バルＩＯ線対ＧＩＯ上の１６ビットのデータがＳＲＡＭ
ワード線ＳＷＬ２に接続される１６ビットのメモリセル
へ一括して転送される。
【０３３４】時刻ｔｓ２２において、ＳＲＡＭアレイに
おけるワード線ＳＷＬ２の選択動作が完了し、次いで新
しいＳＲＡＭワード線ＳＷＬ３が時刻ｔｓ３１において
選択状態となる。ＳＲＡＭアレイにおけるワード線ＳＷ
Ｌの選択／非選択は信号Ｅ＃、ＷＥ＃、ＣＣ１＃および
ＣＣ２＃の状態の組合せにより決定される。ＳＲＡＭは
高速で動作することができるため、ＤＲＡＭの高速モー
ドよりもさらに高速で動作することができる。さらに、
データ転送時において、ＳＲＡＭにおいては十分に次の
新しいワード線を選択状態とすることができる。
【０３３５】ＤＲＡＭアレイにおいて、時刻ｔ６′にお
いて新たにコラム選択線ＣＳＬ３が選択状態とされ、応
じてローカルＩＯ線対ＬＩＯおよびグローバルＩＯ線対
ＧＩＯ上の電位が変化する。時刻ｔ７′においてデータ
転送指示信号φＴＤＳが発生れ、ＤＲＡＭビット線対Ｄ
ＢＬ３上のデータがＳＲＡＭビット線対ＳＢＬ上へ伝達
される。
【０３３６】時刻ｔ１において、ＤＲＡＭワード線ＤＷ
Ｌが非選択状態となり、データ転送サイクルが完了し、
ＤＲＡＭアレイがスタンバイ状態に復帰する（ＤＲＡＭ
プリチャージモード動作の実行）。
【０３３７】ＳＲＡＭアレイにおいて、時刻ｔｓ３２に
おいてＳＲＡＭワード線ＳＷＬ３の電位が“Ｌ”の電位
へ立下がり、ＳＲＡＭビット線対ＳＢＬの電位がプリチ
ャージ電位に復帰する。ここで、ＳＲＡＭビット線対Ｓ
ＢＬの電位はスタンバイ時には中間電位にプリチャージ
される状態が示される。クランプトランジスタにより電
源電位レベルにプリチャージされてもよい。
【０３３８】ＤＲＡＭブロックデコーダは８本の選択線
ＣＳＬを同時に選択する。１本のコラム選択線ＣＳＬは
２対のＤＲＡＭビット線対ＤＢＬを選択する。ＤＲＡＭ
アレイからＳＲＡＭアレイへのデータ転送はグローバル
ＩＯ線対に対し並列に実行される。したがって、１６ビ
ットのデータが一括して転送される。このデータ転送サ
イクルを複数回繰返することにより、１６ビット、３２
ビット、４８ビットと転送データ量を増加することがで
きる。
【０３３９】上述の説明においては、ＤＲＡＭアレイか
らＳＲＡＭアレイへのデータ転送が一段階で実行されて
いる。本発明のＣＤＲＡＭにおいては、ＤＲＡＭアレイ
からデータ転送回路へのデータ転送動作とこの双方向デ
ータ転送回路からＳＲＡＭアレイへのデータ転送動作と
は独立に実行される。しかしながらその動作原理はここ
で示すものと同様であり、ＤＲＡＭアレイにおけるＤＲ
ＡＭセンスアンプをラッチ手段として利用することによ
り、ＤＲＡＭのページモードを利用してＳＲＡＭアレイ
へ高速でデータを大量に転送することができる。
【０３４０】ＳＲＡＭアレイ部へは時刻ｔｓ３２以降外
部からアクセスすることができる。一方、ＤＲＡＭにお
いては、時刻ｔ８の時点からＲＡＳプリチャージ時間ｔ
ＲＰが経過するまではＤＲＡＭアレイへアクセスするこ
とができない。この構成により、ＤＲＡＭアレイから大
量のデータを高速でＳＲＡＭアレイへ転送し、この転送
データに対し外部から高速でＳＲＡＭへアクセスするこ
とができる。したがって、たとえばキャッシュミス動作
時において、ＤＲＡＭアレイから転送されたデータをこ
のデータ転送完了後即座に読出すこともできる。
【０３４１】ＤＲＡＭリードトランスファモードとＳＲ
ＡＭのバッファリードトランスファモードとを繰返し実
行することにより、複数のデータブロックをＤＲＡＭア
レイからＳＲＡＭアレイへ転送することが可能となる。
【０３４２】図３７は、ＤＲＡＭアレイからＳＲＡＭア
レイへのデータ転送動作を模式的に示す図である。以
下、図３７を参照してデータ転送動作について説明す
る。
【０３４３】図３７（Ａ）において、まずＤＲＡＭアレ
イにおいてＤＲＡＭワード線ＤＷＬ１が選択状態とされ
る。データブロックＤ１は１回の転送動作により転送さ
れる複数ビットのメモリセルを含む（本実施例において
は１６ビットのメモリセル）。ＳＲＡＭアレイにおいて
は、このときすでにＳＲＡＭワード線が選択状態とされ
ていてもよい。ＤＲＡＭアレイからＳＲＡＭアレイへの
転送動作前（正確には双方向転送ゲートからＳＲＡＭア
レイへのデータ転送動作）前に選択動作が完了していれ
ばよい。
【０３４４】図３７（Ｂ）において、ＤＲＡＭアレイに
おけるＤＲＡＭワード線ＤＷＬ１のデータブロックＤ１
が双方向転送ゲートＢＴＧを介してＳＲＡＭアレイのＳ
ＲＡＭワード線ＳＷＬ１の選択されたメモリセルへ一括
して転送される。
【０３４５】図３７（Ｃ）において、データブロックＤ
１が非選択状態となり、またＳＲＡＭアレイにおいて次
のワード線ＳＷ２が選択状態とされる。その状態におい
て、ＤＲＡＭアレイにおいて新たに選択されたデータブ
ロックＤ２が双方向転送ゲートＢＴＧを介してＳＲＡＭ
ワード線ＳＷＬ２メモリセルへ伝達される。その後、デ
ータブロックＤ２が非選択状態とされ、またＳＲＡＭワ
ード線ＳＷＬ２が非選択状態とされる。
【０３４６】図３７（Ｄ）において、高速モード（ＤＲ
ＡＭリードトランスファモード）が実行され、ＤＲＡＭ
ワード線ＤＷＬ１上の次のデータブロックＤ３が選択さ
れ、ＳＲＡＭアレイにおいて新たに選択された別のＳＲ
ＡＭワード線ＳＷＬ３へ双方向転送ゲートＢＴＧを介し
てこのＳＲＡＭワード線ＳＷＬ３に接続されるメモリセ
ルへ伝達される。
【０３４７】上述のように、ＤＲＡＭの高速モード（ペ
ージモード）を利用して高速で大量のデータをＳＲＡＭ
アレイへ転送することができる。
【０３４８】本実施例においては、より正確にいえば、
双方向転送ゲートのデータ転送動作は２段階である。す
なわち第１段階はＤＲＡＭアレイから双方向転送ゲート
へのデータ転送、第２段階は双方向転送ゲートからＳＲ
ＡＭアレイへのデータ転送である。これらのデータ転送
動作は別々の制御系により実行される。双方向転送ゲー
トはバッファリードまたはバッファライトのモード指定
により直接外部からアクセスすることができる。したが
って、ＳＲＡＭアレイとＤＲＡＭアレイとの間のデータ
転送のみならず、外部から連続的にデータを書込むバー
ストライトモードなどを実行することかできる。ＳＲＡ
Ｍアレイは非選択状態であり、この格納データは影響を
受けない（ただしバッファリードまはたバッファライト
モードのとき）。
【０３４９】図３８は、ＳＲＡＭアレイからＤＲＡＭア
レイへのデータ転送動作を示す信号波形図である。図３
８に示す動作波形図は、図３６に示す動作波形図と、デ
ータ転送指示信号φＴＤＳに代えてデータ転送指示信号
φＴＳＤが発生されていることおよびデータの転送方向
がＳＲＡＭアレイからＤＲＡＭアレイにあり、ＤＲＡＭ
アレイビット線対ＤＢＬの電位がＳＲＡＭアレイから伝
達されたデータに応じて変化する点が異なっているだけ
である。この場合においては、ＤＲＡＭアレイからＳＲ
ＡＭアレイへのデータ転送時と同様の動作がＤＲＡＭア
レイおよびＳＲＡＭアレイにおいて実行されている。指
定される動作モードが異なるだけである。すなわち、Ｓ
ＲＡＭアレイ部分において、バッファライトトランスフ
ァモードまたはバッファライトトランスファ／ライトモ
ードが指定され、ＤＲＡＭにおいてはＤＲＡＭライトト
ランスファモードが指定される。このため、その詳細な
動作説明は省略する。
【０３５０】図３９はＤＲＡＭアレイへのＳＲＡＭアレ
イからのデータ転送動作を模式的に示す図である。この
場合においても図３７に示す模式図とデータブロックの
転送方向が異なるだけであり、詳細説明は省略する。こ
のモードを利用すれば、ＳＲＡＭアレイからＤＲＡＭア
レイへの高速データ転送のみならず、バーストライトモ
ードを実現することができる（双方向転送ゲートへ外部
から直接データを書込むことができるためである）。
【０３５１】［ＩＯ部］図４０はＳＲＡＭ部分のＩＯ部
分の構成を示す図である。図１に示す構成においては、
双方向転送ゲートへ外部からアクセスする場合には、Ｓ
ＲＡＭアレイを介してデータの書込および読出が行なわ
れている。ＳＲＡＭアレイの非選択状態を維持する必要
がある。このときの入出力部の構成を示す。ＳＲＡＭビ
ット線対ＳＢＬそれぞれに対して設けられたＳＲＡＭセ
ンスアンプＳＳＡについては示していないが各ＳＲＡＭ
ビット線対に対して設けられている。ＳＲＡＭビット線
対ＳＢＬそれぞれに対してＳＲＡＭ列選択ゲート３０２
が設けられる。列選択ゲート３０２へはコラムデコーダ
（図１の参照符号１２０）からの列選択信号ＣＤが与え
られる。これにより１６ビットのＳＲＡＭビット線対Ｓ
ＢＬのうちの１つのＳＲＡＭビット線対が選択される。
【０３５２】内部データバス１２３（図１参照）は書込
データを伝達するための外部書込データ線対１２３ａ
と、読出データをメインアンプ回路へ伝達するための読
出データ伝達線１２３ｂを含む。読出データ伝達線１２
３ｂは対をなす信号線により構成されてもよい。
【０３５３】内部書込データ伝達線対１２３ａはＤｉｎ
バッファ回路（入力バッファ回路）から発生される相補
なデータを伝達する書込データ線ＤＢＷおよび＊ＤＢＷ
を含む。内部書込データ線対１２３ａは書込回路３０３
に接続される。書込回路３０３は、内部書込データ線対
１２３ａからの内部書込データを増幅し、内部データ線
ＤＢＷａおよび＊ＤＢＷａへその増幅したデータを伝達
する。
【０３５４】書込回路３０３は、ｎチャネルＭＯＳトラ
ンジスタＴ３０１、Ｔ３０２、Ｔ３０３およびＴ３０４
を含む。トランジスタＴ３０２およびＴ３０３のゲート
が内部書込データ線ＤＢＷに接続され、トランジスタＴ
３０１およびＴ３０４のゲートが内部書込データ線＊Ｄ
ＢＷに接続される。トランジスタＴ３０２およびＴ３０
４の接続部が内部データ線ＤＢＷａに接続され、トラン
ジスタＴ３０１およびＴ３０３の接続部が内部データ線
＊ＤＢＷａに接続される。
【０３５５】トランジスタＴ３０１およびＴ３０２は導
通状態のときに動作電源電位Ｖｃｃのレベルの信号を伝
達する。トランジスタＴ３０３およびＴ３０４は、導通
状態のとき接地電位Ｖｓｓを伝達する。内部データ線Ｄ
ＢＷａおよび＊ＤＢＷａにはこの与えられたデータを増
幅するためのセンスアンプＳＳＡａが設けられる。セン
スアンプＳＳＡａのデータがメインアンプ回路へ伝達さ
れる。次に動作について簡単に説明する。
【０３５６】内部書込データ線ＤＢＷに“Ｈ”のデータ
が伝達された場合を考える。内部書込データ線＊ＤＢＷ
には“Ｌ”のデータが伝達される。トランジスタＴ３０
２およびＴ３０３が導通状態となる。したがって、書込
回路３０３からは、トランジスタＴ３０２を介して
“Ｈ”のデータが内部データ線ＤＢＷａへ伝達され、他
方の内部データ線＊ＤＢＷａへはトランジスタＴ３０３
を介して“Ｌ”のデータが伝達される。
【０３５７】データ読出時においては、入力バッファ回
路（Ｄｉｎバッファ回路）から内部書込データ線ＤＢＷ
および＊ＤＢＷへともに“Ｌ”のデータが伝達される。
書込回路３０３の出力はハイインピーダンス状態とな
る。ＳＲＡＭセンスアンプＳＳＡａが活性化される。選
択された列選択ゲート回路３０２を介してＳＲＡＭビッ
ト線対ＳＢＬが内部データ線ＤＢＷａおよび＊ＤＢＷａ
に接続される。この内部データ線ＤＢＷａおよび＊ＤＢ
Ｗａ上に伝達されたデータがＳＲＡＭセンスアンプＳＳ
Ａａで増幅された後メインアンプ回路へデータ伝達線１
２３ｂを介して伝達される。
【０３５８】この図４０に示す構成を利用することによ
り、ＳＲＡＭアレイを介して直接データ転送バッファ
（双方向転送ゲート回路）へデータを書込むことができ
る。ただしＳＲＡＭアレイを介して双方向転送ゲートＢ
ＴＧ（またはバッファ回路）へアクセスする場合にはＳ
ＲＡＭアレイと転送ゲートとを接続し、ＳＲＡＭアレイ
におけるＳＲＡＭビット線対ＳＢＬのイコライズ状態を
解放する必要がある。ＳＲＡＭワード線は非選択状態と
される。これによりＳＲＡＭアレイにおける格納データ
に影響を及ぼすことなくＳＲＡＭアレイを介して双方向
転送バッファ（双方向転送ゲート回路）へ外部からアク
セスすることができる。双方向転送ゲートまたは双方向
転送バッファ回路はＳＲＡＭビット線対それぞれに対し
て設けられているためである。
【０３５９】内部データ線１２３として、書込データ伝
達線１２３ａと読出データ伝達線１２３ｂと別々に設け
ることにより、データ書込および読出を共通の内部デー
タバスを介して行なう構成に比べて入出力回路のレイア
ウト設計が容易となる。
【０３６０】［データ転送バッファ回路］先のページモ
ード動作を利用した動作説明においては、双方向転送ゲ
ートＢＴＧを単に説明を容易にする目的で３状態バッフ
ァとして説明している。この双方向転送ゲートはラッチ
機能を備える。この双方向転送ゲートにラッチ機能を持
たせることにより実現される動作モードについて以下に
説明する。
【０３６１】図４１は、双方向転送ゲートのより具体的
な構成を示す図である。この双方向転送ゲートは、ＤＲ
ＡＭアレイからのデータすなわちグローバルＩＯ線対Ｇ
ＩＯのデータを受けるためのリード転送バッファ２１０
と、ＳＲＡＭアレイからのデータ（ＳＲＡＭアレイに格
納されたデータまたは外部から与えられるデータ）を受
けるためのライト転送バッファ２５０を含む。
【０３６２】リード転送バッファ２１０は、データ転送
指示信号φＴＤＳ１に応答して導通するゲート２１２
と、ゲート２１２を介して与えられたデータをラッチす
るためのラッチ回路２３０と、ラッチ回路２３０のラッ
チデータを反転するインバータ回路２１８と、転送指示
信号φＴＤＳ２に応答して導通し、インバータ回路２１
８の出力データをＳＲＡＭビット線対ＳＢＬ上へ伝達す
るゲート２２０を含む。ラッチ回路２３０は、大きな駆
動能力を有するインバータ回路２１４と、小さな駆動力
を有するインバータ回路２１６を含む。インバータ回路
２１４の出力はインバータ回路２１６の入力に接続さ
れ、インバータ回路２１６の出力がインバータ回路２１
４の入力に接続される。このインバータ回路２１４およ
び２１６の駆動力に違いを設けることにより、データの
ラッチ機能とともに一方方向へのデータ転送を高速で実
行することができる。
【０３６３】ライト転送バッファ２５０は、転送指示信
号φＴＳＤ２に応答して導通し、ＳＲＡＭビット線対Ｓ
ＢＬ上のデータを伝達するゲート２６０と、ゲート２６
０を介して与えられるデータを反転するインバータ回路
２５８と、インバータ回路２５８の出力をラッチするた
めのラッチ回路２３２と、転送指示信号φＴＳＤ１に応
答してラッチ回路２３２の出力をグローバルＩＯ線対Ｇ
ＩＯ上へ伝達するゲート２５２を含む。ラッチ回路２３
２は、大きな駆動能力を有するインバータ回路２５４
と、小さな駆動能力を有するインバータ回路２５６を含
む。インバータ回路２５４の出力がインバータ回路２５
６の入力に接続され、インバータ回路２５６の出力がイ
ンバータ回路２５４の入力に接続される。
【０３６４】転送指示信号φＴＤＳ１およびφＴＳＤ１
は、ロウアドレスストローブＲＡＳ＃、コラムアドレス
ストローブＣＡＳ＃およびデータ転送指示ＤＴＤ＃に従
って、図１に示すＤＲＡＭコントロール回路から発生さ
れる。
【０３６５】転送指示信号φＴＤＳ２およびφＴＳＤ２
は、チップイネーブルＥ＃、ライトイネーブルＷＥ＃、
制御クロックＣＣ１＃およびＣＣ２＃にしたがって図１
に示すＳＲＡＭコントロール回路１３２から発生され
る。図４１に示す双方向転送バッファの動作についてそ
の動作波形図である図４２を参照して説明する。
【０３６６】上述のごとく、ＤＲＡＭアレイとＳＲＡＭ
アレイとはそれぞれ独立に駆動することができる。図４
２において、ＳＲＡＭ部分に対しては、マスタクロック
Ｋの第１サイクルないし第６サイクルまではチップイネ
ーブルＥ＃が“Ｌ”にあり、ライトイネーブルＷＥ＃お
よび制御クロックＣＣ１＃およびＣＣ２＃がともに
“Ｈ”であるため、ＳＲＡＭリードモードが指定されて
おり、マスタクロックＫの立上がりエッジで与えられた
ＳＲＡＭアドレスＡｓに従ってスタティック型メモリセ
ルの選択が行なわれ、この選択されたメモリセルのデー
タが読出される。
【０３６７】ＤＲＡＭ部分においては、マスタクロック
Ｋの第３クロックにおいてロウアドレスストローブＲＡ
Ｓ＃が“Ｌ”に立下がる。これによりＤＲＡＭアクティ
ベートモードが指定され、そのときに与えられているＤ
ＲＡＭアドレスＡｄが行アドレスとして取込まれ、行選
択動作が実行される。ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ
が経過すると、コラムアドレスストローブＣＡＳ＃が
“Ｌ”に立下がる。転送方向指示ＤＴＧ＃は“Ｈ”であ
る。これによりＤＲＡＭリードトランスファモードが指
定され、そのときに与えられていたＤＲＡＭアドレスＡ
ｄをブロックアドレスとして、ＤＲＡＭアレイにおいて
メモリセルブロックが選択され、この選択されたメモリ
セルのデータがリード転送バッファ２１０へ伝達される
（図４１において転送制御信号φＴＤＳ１が“Ｈ”とな
る）。
【０３６８】ＤＴＢＲロックアウト期間が経過すると
（この期間はレイテンシにより決定される）、ＳＲＡＭ
部分において、制御クロックＣＣ１＃が“Ｌ”に立下が
り、バッファリードトランスファ／リードモードが指定
される。これにより図４１に示す転送制御信号φＴＤＳ
２が“Ｈ”となり、ラッチ回路２３０にラッチされてい
たデータがＳＲＡＭビット線対ＳＢＬに伝達される。こ
のＳＲＡＭビット線対ＳＢＬに伝達されたデータは、Ｓ
ＲＡＭリードトランスファ／リードモード指示時に与え
られたＳＲＡＭアドレスＡｓによりさらに選択され、デ
ータが読出される。すなわち図４２においてマスタクロ
ックＫの第８サイクルからＤＲＡＭアレイから転送され
た新たなデータｂ１…が連続的に読出される。
【０３６９】マスタクロックＫの第８サイクルにおい
て、ロウアドレスストローブＲＡＳ＃および転送方向指
示ＤＴＤ＃がともに“Ｌ”となり、ＤＲＡＭプリチャー
ジモードが指定され、ＤＲＡＭはプリチャージ状態に復
帰する。
【０３７０】図４３はＤＲＡＭとＳＲＡＭの並列動作を
模式的に示す図である。図４３（Ａ）において、ＳＲＡ
Ｍアレイにおいては、外部から与えられるＳＲＡＭアド
レスＡｓにしたがってデータの読出が実行される。この
ＳＲＡＭアレイにおけるデータ読出動作と並行して、Ｄ
ＲＡＭにおいて行およびメモリセルブロックＭＤＢ０の
選択が実行され、この選択されたメモリセルブロックＭ
ＤＢ０が転送バッファＤＴＢＲへ転送され、そこに保持
される。
【０３７１】図４３（Ｂ）において、バッファリードト
ランスファ／リード動作が実行され、リード転送バッフ
ァＤＴＢＲに配置されているデータがＳＲＡＭアレイへ
転送され、このメモリセルデータブロックＭＤＢ０（１
６ビット）から１ビットのデータが同時に読出される。
この動作を繰返すことにより、高速でアクセスすること
ができる。
【０３７２】とくにグラフィック用途においては、次に
アクセスされるべき番地は予め知ることができる。すな
わち、ＣＲＴディスプレイにおいては１走査線上のデー
タが順次アクセスされる。このＣＲＴ上に表示されるデ
ータのアドレスは連続している。したがって常に次にア
クセスされるべき番地を知ることができる。このＣＤＲ
ＡＭをグラフィック用途に利用することにより、ＤＲＡ
Ｍアレイにおいて次にアクセスされるべきデータを予め
選択し、リード転送バッファにおいてラッチしておく動
作を実行することにより、高速でグラフィックデータの
処理を実行することができる。
【０３７３】また後に説明するがこの動作モードを利用
することにより、ＤＲＡＭアレイにおけるセンスアンプ
を補助的なキャッシュとして利用することができ、キャ
ッシュミス時のペナルティを低減することもできる。こ
の動作については後に詳細に説明する。
【０３７４】図４４はＤＲＡＭアレイとＳＲＡＭアレイ
を並列に駆動する際の別の動作態様を示す図である。図
４４においては、図４２に示す動作と異なり、マスタク
ロックＫの第１０サイクルにおいて再びＤＲＡＭリード
トランスファモードを指定する。これによりリード転送
バッファへ現在選択されているＤＲＡＭの行のうちの別
のメモリセルブロックのデータが転送される。
【０３７５】マスタクロックＫの第（ｎ＋１）サイクル
において、制御クロックＣＣ１＃を“Ｌ”、制御クロッ
クＣＣ２＃を“Ｈ”に設定する。これによりバッファリ
ードトランスファ／リードモードが指定され、リード転
送バッファＤＴＢＲに格納されていたデータがＳＲＡＭ
アレイへ転送されるとともに、この転送されたメモリセ
ルデータブロックのうちのデータがさらに選択されて読
出される。この動作を繰返すことにより、大量のデータ
を高速で読出すことができる。
【０３７６】この動作モードすなわちＤＲＡＭの高速モ
ード（ページモード）を利用することにより、データ転
送動作を高速で実行することができる。すなわち図４３
（Ａ）および（Ｂ）に示す動作が繰返し実行される。Ｄ
ＲＡＭアレイのプリチャージモードが指定されるまで、
ページモード動作に従ってＤＲＡＭアレイからＳＲＡＭ
アレイへのデータ転送を実行することができる。このと
き逆にまたＳＲＡＭアレイからＤＲＡＭアレイへデータ
のブロックをページモードに従って転送することができ
る。さらに、ライトデータ転送バッファ回路へは外部か
ら直接データを書込むことができるため、バッファライ
トモードを行なって次いでＤＲＡＭライトトランスファ
モードを指定すればＤＲＡＭアレイへページモードに従
ってデータの書込を行なうことができる。
【０３７７】［マスクレジスタ］図１に示すように、ラ
イトデータ転送バッファに対してはマスクレジスタが設
けられる。外部からバッファライトモードでデータをラ
イトデータ転送バッファへ書込んだとき不要データがＤ
ＲＡＭアレイへ転送されるのを防止する必要があるため
である。以下このマスクレジスタの機能について簡単に
説明し、その詳細構成については後に双方向転送ゲート
のより詳細な構成とともに説明する。
【０３７８】図４５は１ビットのライトデータ転送バッ
ファ回路に対応するマスクレジスタの構成の一例を示す
図である。図４５において、マスクレジスタ２９０は、
インバータ回路２６６および２６８からなるラッチ回路
２６１と、セット指示信号φＳに応答してこのラッチノ
ードＬＮへ電源電位Ｖｃｃレベルの信号を伝達するゲー
ト２６２と、リセット指示信号φＲに応答してラッチノ
ードＬＮへ接地電位Ｖｓｓレベルの信号を伝達するゲー
ト２６４と、ラッチ回路２６１のラッチデータに従って
ライトデータ転送バッファ（ＤＴＢＷ）２５０の出力デ
ータを選択的にグローバルＩＯ線対ＧＩＯへ伝達するゲ
ート２７０を含む。セット指示信号φＳが与えられると
マスクレジスタ２９０は、マスクセットデータを格納
し、ライトデータ転送バッファ（ＤＴＢＷ）２５０から
の書込データの転送を禁止する。リセット指示信号φＲ
が与えられると、このマスクレジスタ２９０は、ライト
データ転送バッファ（ＤＴＢＷ）の出力するデータを通
過させる。
【０３７９】図４６は、マスクデータセットおよびリセ
ット指示信号を発生するための制御回路の構成の一例を
示す図である。マスクデータセット／リセット指示信号
発生系は、ＳＲＡＭブロックアドレスＡｓ０〜Ａｓ３を
デコードするデコーダ２７２と、デコーダ２７２の列選
択信号ＣＤとバッファライトモード指示信号φＢＷとを
受けるＡＮＤ回路２７４と、ＡＮＤ回路２７４の出力と
バッファライトトランスファモード（バッファライトト
ランスファ／ライトモードを含む）指示信号φＢＷＴと
を受けるＯＲ回路２７８と、信号φＴＳＤ１の立下がり
に応答してワンショットのパルスを発生するパルス発生
回路２８０と、回路２８０の出力とマスクデータセット
指示信号φＭＳとを受けるＯＲ回路２８２を含む。ＯＲ
回路２７８からマスクデータリセット指示信号φＲが発
生され、ＯＲ回路２８２からマスクデータセット信号φ
Ｓが発生される。
【０３８０】バッファライトモードが指定されたときに
はこのデータが書込まれたライトデータ転送バッファに
対してのみマスクデータがリセット状態とされる。ＳＲ
ＡＭアレイからのデータ転送を示すときにはすべてのビ
ットに対するマスクデータがリセット状態とされる。ま
たマスクデータセット信号φＭＳ（これは後に説明する
コマンドレジスタから発生される）が発生されたときに
はこのマスクレジスタ２９０がセット状態となる。マス
クイネーブルＭ０〜Ｍ３が利用されるとき、マスクイネ
ーブルＭ０〜Ｍ３が活性状態となるとゲート回路２７４
の出力を“Ｌ”に設定する構成が用いられる。
【０３８１】図４７はマスクレジスタの機能を模式的に
示す図である。図４７（Ａ）において、外部からの書込
データ（ＤＱ）がライトデータ転送バッファＤＴＢＷへ
書込まれたとき、マスクレジスタＭＲにおいて、この書
込を受けたライト転送バッファに対応するマスクデータ
のみがリセット状態とされる。したがってＤＲＡＭアレ
イ（ＤＲＡＭ）へデータを転送するＤＲＡＭライトトラ
ンスファモード時においては、このライトデータ転送バ
ッファＤＴＢＷにおいて書込を受けた転送バッファから
のデータのみが伝達される。
【０３８２】図４７（Ｂ）においては、ＳＲＡＭアレイ
からライトデータ転送バッファＤＴＢＷへデータが転送
される。この状態においてマスクレジスタＭＲのマスク
データはすべてリセット状態となる。したがってＳＲＡ
Ｍアレイから伝達されたデータはすべてＤＲＡＭアレイ
へ伝達される。
【０３８３】上述のようにライトデータ転送バッファ
（ＤＴＢＷ）に対しマスクレジスタを設けることによ
り、外部から直接ライトデータ転送バッファへデータを
書込むとき、必要なデータのみをＤＲＡＭアレイへ書込
むことが可能となる。
【０３８４】上述のようにライトデータ転送バッファに
対しマスクレジスタを設けることにより、このＣＤＲＡ
ＭをＣＰＵのメインメモリとして用いる場合と、グラフ
ィックデータ格納のために用いる場合との両方に容易に
利用することが可能となる。
【０３８５】また図４１に示すようにリード転送バッフ
ァとライト転送バッファとを別々に設けることにより、
読出されるべきデータがＤＲＡＭアレイからリードデー
タ転送バッファへ伝達される前にライトデータ転送バッ
ファへデータを格納することができ（ＳＲＡＭアレイか
らまたは外部から）、高速でアクセスを行なうことがで
きる。
【０３８６】さらに、このマスクレジスタを設けること
により、ＤＲＡＭアレイにおいて、必要なデータのみを
書換えることができ（マスクデータをリセットすること
ができるため）、リードモディファイライト動作を用い
て一旦ＤＲＡＭアレイからデータを読出し、このデータ
読出を受けたメモリセルのデータを外部から書換える必
要がなく、高速で必要なデータの書換を実行することが
できる。
【０３８７】図１に示す双方向データ転送バッファ回路
の構成において、ライトデータ転送バッファが一時レジ
スタを備えているのは、確実に必要なデータのみをＤＲ
ＡＭアレイへ転送するためである。通常、ＤＲＡＭライ
トトランスファモードが指定されたとき、ＤＲＡＭアレ
イが活性状態にあれば、このライトデータ転送バッファ
のデータがＤＲＡＭアレイ内の指定されたメモリセルブ
ロックに書込まれる。このときにはマスクレジスタによ
り書込みに対するマスクが実行される。マスクレジスタ
がセットされたビットに対しては書込は行なわれない。
ライトデータ転送バッファ（図１の符号１４４）と一時
レジスタ（図１の符号１４２）との間のデータの転送を
ＤＲＡＭアドレスＡｄの最下位２ビットを用いて制御す
る。このレジスタ１４２および１４４の間のデータ転送
は、ＤＲＡＭアクティベートコマンドが発行された後Ｒ
ＡＳ＃レイテンシが経過しなおかつこのＤＲＡＭライト
トランスファモードが指定された後ＣＡＳ＃レイテンシ
が経過したサイクルで終了する。ＤＲＡＭアドレスＡｄ
０が“０”のときこのレジスタ１４２および１４４の間
のデータ転送は実行されず、“１”であればデータ転送
が実行される。
【０３８８】［ＤＲＡＭオートリフレッシュ］ＤＲＡＭ
アレイのメモリセルは定期的にリフレッシュを実行する
必要がある。このためオートリフレッシュモードが設け
られる。図４８にオートリフレッシュモード時の各制御
信号の状態を示す。図４８に示すように、ＤＲＡＭオー
トリフレッシュモードはマスタクロックＫの立上がりエ
ッジでロウアドレスストローブＲＡＳ＃、コラムアドレ
スストローブＣＡＳ＃を“Ｌ”に設定し、データ転送指
示ＤＴＤ＃を“Ｈ”に設定する。このＤＲＡＭオートリ
フレッシュモードにおいては、内部に設けられたアドレ
スカウンタからの出力がロウアドレスとして用いられ、
行選択動作およびリフレッシュ動作が実行される。リフ
レッシュサイクル完了時にこのアドレスカウンタのカウ
ント値が１つインクリメントされる。このＤＲＡＭオー
トリフレッシュモードを行なうための構成は明確には示
していないが図１に示すＤＲＡＭコントロール回路１２
８に含まれる。ＤＲＡＭオートリフレッシュモードの後
ＤＲＡＭアレイを駆動するための動作モードを行なうた
めには、一旦ＤＲＡＭプリチャージモード動作を実行す
る必要がある。このモードは標準ＤＲＡＭにおけるＣＡ
ＳビフォＲＡＳ（ＣＢＲ）リフレッシュモードに類似す
る。このリフレッシュモードはＤＲＡＭプリチャージモ
ードを実行することにより、活性状態の行が非選択状態
とされ、リフレッシュ動作が完了する。
【０３８９】このＤＲＡＭオートリフレッシュモードを
実行するための構成は図１に示すＤＲＡＭコントロール
回路１２８内に設けられる。信号ＲＡＳ＃、ＣＡＳ＃お
よびＤＴＤ＃がマスタクロックＫの立上がりエッジにお
ける状態をモニタし、この状態が設定されたときＤＲＡ
Ｍオートリフレッシュモードが指定されたと判別し、こ
の判別結果に従ってアドレスカウンタのカウント値を外
部から与えられるＤＲＡＭアドレスＡｄに代えてロウア
ドレスとして与える構成が利用されればよい。すなわ
ち、通常の標準ＤＲＡＭにおけるＣＢＲモード検出部に
この制御信号ＲＡＳ＃、ＣＡＳ＃およびＤＴＤ＃の状態
判別回路が利用されればよい。
【０３９０】外部から与えられるＤＲＡＭアドレスがリ
フレッシュアドレスとして利用されてもよい。
【０３９１】［セットコマンドレジスタ］ＣＤＲＡＭは
コマンドレジスタ（図１に示さず）を備えており、入出
力ピンの配置（マスクイネーブル、ＩＯ分離の指定）、
ＤＲＡＭリードトランスファモード時のレイテンシおよ
びＤＲＡＭライトトランスファモード時のレイテンシの
設定および出力モード（ラッチ、トランスペアレントお
よびレジスタモード）の指定等を行なうことができる。
【０３９２】セットコマンドレジスタモード（ＳＣＲモ
ード）のためには、図４９に示すようにマスタクロック
Ｋの立上がりエッジで、ロウアドレスストローブＲＡＳ
＃、コラムアドレスストローブＣＡＳ＃およびデータ転
送指示ＤＴＤ＃をすべて“Ｌ”に設定する。このときＤ
ＲＡＭアドレスＡｄ０〜Ａｄ１１がコマンドデータＣｍ
ｄとして取込まれ、必要な内部モードが指定される。
【０３９３】図４９においては、マスタクロックＫの第
３クロックにおいてＤＲＡＭプリチャージモードが指定
され、ＲＡＳプリチャージ時間ｔＲＰが経過した後、マ
スタクロックＫの第７サイクルにおいてロウアドレスス
トローブＲＡＳ＃、コラムアドレスストローブＣＡＳ＃
およびデータ転送指示ＤＴＤ＃がすべて“Ｌ”に設定さ
れ、セットコマンドレジスタモードが指定される。この
第７サイクルのマスタクロックＫの立上がりエッジにお
いてＤＲＡＭアドレスＡｄ０〜Ａｄ１１がセットコマン
ドデータとして取込まれ、内部状態の設定が実行され
る。このセットコマンドレジスタモード時において、Ｄ
ＲＡＭアレイのオートリフレッシュが同時に実行され
る。ＤＲＡＭのアレイへのアクセス時においてはマスタ
クロックＫの立上がりエッジからできるだけ早い時期に
ＤＲＡＭアレイ内においてワード線を立上げる必要があ
る。このためモード判定の数をできるだけ少なくする必
要がある（モード判定に要する時間を短縮するため）。
このためＤＲＡＭアレイ内においては、セットコマンド
レジスタモード時においてオートリフレッシュが実行さ
れる。したがって、オートリフレッシュを解除するため
マスタクロックＫの第１２サイクルにおいてプリチャー
ジモード動作が実行される。
【０３９４】しかしながら、このモード時においてコマ
ンドレジスタへのデータの設定のみが実行されるように
構成され、ＤＲＡＭの動作には何ら影響を及ぼさないよ
うにされてもよい。これは、ＳＣＲ（セットコマンドレ
ジスタ）モード時においては、コマンドレジスタが直接
ＤＲＡＭアドレスバッファを介さずにＤＲＡＭアドレス
Ａｄ０〜Ａｄ１１を受ける構成が利用されれば容易に実
現される。
【０３９５】図５０はコマンドデータとそのときに指定
される内容との対応関係を一欄にして示す図である。図
５０において、ＤＲＡＭアドレスＡｄ１１〜Ａｄ７は将
来の拡張のために保存される。アドレスＡｄ４〜Ａｄ６
によりアクセスレイテンシ（ＤＲＡＭリード転送モード
およびＤＲＡＭライト転送モード時におけるレイテンシ
すなわちデータ転送バッファにおける転送タイミングを
決定するクロック数）を設定するために利用される。ア
クセスレイテンシとしては、クロックＫの速度（サイク
ル数）に応じて４種類準備される。
【０３９６】アドレスＡｄ２およびＡｄ３は出力モード
を決定するために利用される。アドレスビットＡｄ２お
よびＡｄ３がともに“Ｌ”であればトランスペアレント
出力モードが指定される。アドレスビットＡｄ２が
“Ｈ”、アドレスビットＡｄ３が“Ｌ”であればラッチ
出力モードが指定される。アドレスビットＡｄ２が
“Ｌ”、アドレスビットＡｄ３が“Ｈ”であればレジス
タ出力モードが指定される。
【０３９７】アドレスビットＡｄ１は出力ピン配置を指
定するために用いられる。アドレスビットＡｄ１が
“Ｌ”であれば、ＤＱ共通配置が指定される。この状態
においては、外部からの書込データに対してマスクをか
けるマスクイネーブル（マスクデータ）を入力すること
ができる。アドレスビットＡｄ１が“Ｈ”であればＤＱ
分離モードが設定される。データの入出力が別々のピン
端子を介して実行される。
【０３９８】アドレスビットＡｄ０はマスクレジスタの
マスクデータを設定するために利用される。アドレスビ
ットＡｄ０が“Ｌ”であればマスクレジスタのマスクデ
ータは変更されない。アドレスビットＡｄ０が“Ｈ”で
あればすべてのマスクデータがセット状態に指定され
る。電源投入後においてマスクデータの状態は不安定で
ある。したがって、ダミーサイクル時にバッファライト
モードをした後にＤＲＡＭアレイへデータを転送する動
作を実行した場合、マスクデータが不定であり最初のサ
イクルにおいて不安定にマスクがかかった状態でＤＲＡ
Ｍライトトランスファモードが実行されることが考えら
れる。この状態を防止するために、電源投入後において
マスクレジスタのマスクデータをすべてセット状態に指
定する。この動作について次に説明する。
【０３９９】図５１は図４６に示すマスクレジスタデー
タ制御系の構成を示す図である。図５１に示すようにラ
イトデータ転送バッファＤＴＢＷに対し転送指示信号φ
ＴＳＤ１が所定期間立上がると（この期間はレイテンシ
により決定される）、マスクレジスタ２９０（図４５参
照）のマスクデータがリセット状態にあれば対応のグロ
ーバルＩＯ線対ＧＩＯへデータがライトデータ転送バッ
ファから転送され、転送データに従って電位が変化す
る。ライトデータ転送バッファの転送動作が終了する
と、パルス発生回路２８０からワンショットのパルスが
発生され、セット信号φＳが発生され、マスクレジスタ
の格納データはセット状態とされる。
【０４００】電源投入後の初期状態において、バッファ
ライトモードに従ってライトデータ転送バッファへデー
タを書込み、続いてこのその書込データをＤＲＡＭアレ
イへ転送する場合、マスクデータは正確に設定される必
要がある。このため、初期状態時においてマスクレジス
タのマスクデータをこのようなバッファライトモードが
実行される前にセット状態に指定する必要がある。この
動作を実現するためにマスクレジスタの１つのマスクデ
ータをコマンドによりセット状態に指定する。
【０４０１】図５２に示すように、ＣＤＲＡＭへの電源
電圧の投入後マスタクロックＫが所定回数ＤＲＡＭ部へ
伝達される。このときダミーサイクルが実行されるが、
ロウアドレスストローブＲＡＳ＃、コラムアドレススト
ローブＣＡＳ＃およびデータ転送指示ＤＴＤ＃はともに
“Ｈ”でありＤＲＡＭはＤＲＡＭ ＮＯＰモードとな
る。周辺回路に対しＤＲＡＭマスタクロックＤＫが伝達
され、与えられたマスタクロックＤＫにしたがって動作
を実行し、周辺回路の初期化が実行される。これは標準
のＤＲＡＭにおける初期化動作と同様である。この状態
において、マスクレジスタにおけるマスクデータは不定
状態である。
【０４０２】ＤＲＡＭライトトランスファモードをこの
ダミーサイクル中に実行すればマスクレジスタは確実に
セット状態に設定することができる。しかしながらＤＲ
ＡＭライトトランスファモードにおいてはライトデータ
転送バッファからＤＲＡＭアレイへのデータ転送が実行
される。転送バッファ内のデータは不定データであり、
ＤＲＡＭアレイの状態が不定となる。したがってこのよ
うなＤＲＡＭライトトランスファモードを用いてマスク
レジスタのマスクデータをダミーサイクル中に設定する
のは好ましくない。
【０４０３】そこで、ダミーサイクルが終了した後、ロ
ウアドレスストローブＲＡＳ＃、コラムアドレスストロ
ーブＣＡＳ＃、およびデータ転送指示ＤＴＤ＃を“Ｌ”
に設定してセットコマンドレジスタモードを実行する。
この構成によりマスクレジスタに対するマスクセット信
号φＭＳが“Ｈ”に立上がり、マスクレジスタのデータ
が確実にセット状態に指定される（図４５参照）。
【０４０４】図５３はＳＣＲモード動作に関連する部分
の構成を示す図である。図５３において、ＳＣＲモード
関連系は、ロウアドレスストローブＲＡＳ＃、コラムア
ドレスストローブＣＡＳ＃およびデータ転送指示ＤＴＤ
＃のＤＲＡＭマスタクロックＤＫの立上がりエッジ時の
状態に応答してＳＣＲモードが指定されたことを検出す
るＳＣＲモード検出回路４００と、このＳＣＲモード検
出回路４００からのＳＣＲモード検出信号に応答してそ
のときに与えられているアドレスＡｄをコマンドデータ
として取込み必要な信号を発生するコマンドレジスタ４
０２と、ロウアドレスストローブＲＡＳ＃、コラムアド
レスストローブＣＡＳ＃およびデータ転送指示ＤＴＤ＃
のＤＲＡＭマスタクロックＤＫの立上がり時における状
態の組合せに従ってオートリフレッシュモードが指定さ
れたことを検出するオートリフレッシュモード検出回路
４０４と、オートリフレッシュモード検出回路４０４か
らのオートリフレッシュ検出信号に応答してオートリフ
レッシュ動作を実行するオートリフレッシュ制御回路４
０６を含む。
【０４０５】このオートリフレッシュ制御回路４０６
は、アドレスカウンタと、このアドレスカウンタ出力と
外部からのアドレスとをマルチプレクスしてアドレスバ
ッファまたはＤＲＡＭロウデコーダへ与えるマルチプレ
クス回路を含む。図５３に示すように、ＳＣＲモードが
検出された場合には、オートリフレッシュ制御回路４０
６はまた、ＳＣＲモード検出回路４００からのＳＣＲモ
ード検出信号に応答してＤＲＡＭアレイのオートリフレ
ッシュを実行する。
【０４０６】図５４は、ＳＣＲモードに関連する部分の
他の構成例を示す図である。図５４に示す構成において
は、ＳＣＲモードが指定された場合には、コマンドレジ
スタ４０２のみが駆動される。オートリフレッシュ制御
回路４０６はオートリフレッシュモードが指定された場
合にのみ駆動される。ＳＣＲモードが指定された場合に
はＤＲＡＭアレイのオートリフレッシュを実行するよう
に構成しているのは、判定すべき動作モードの数を低減
し、できるだけ早くＤＲＡＭアレイにおけるワード線選
択を実行するためである。
【０４０７】図５４に示すようにＳＣＲモード指定時に
おいてはコマンドレジスタのみを駆動する構成とすれ
ば、ＤＲＡＭアレイのページモード動作時およびプリチ
ャージ動作期間においてもコマンドレジスタに対しコマ
ンドデータをセットすることができる。これによりＤＲ
ＡＭアレイの動作サイクル中において選択的にコマンド
データを変更することができる。
【０４０８】図５５はコマンドレジスタをセットするセ
ットコマンドレジスタモードを含むＤＲＡＭアレイの動
作シーケンスの一例を示す図である。図５５において、
マスタクロックＫの第１サイクルにおいてＤＲＡＭアク
ティベートモードが指定され、ＤＲＡＭアレイにおける
行選択動作が実行される。
【０４０９】マスタクロックＫの第４サイクルにおい
て、ＤＲＡＭライトトランスファモードが指定され、Ｄ
ＲＡＭアレイにおいてメモリセルのブロックが選択さ
れ、ライトデータ転送バッファに格納されていたデータ
が選択されたメモリセルブロックへ転送される。所定期
間経過後（レイテンシが３の場合を示す）再びマスタク
ロックＫの第７サイクルにおいてＤＲＡＭライトトラン
スファモードが指定される。この２回目のライトトラン
スファモードにおいてデータ転送中のマスタクロックＫ
の第９サイクルにおいてセットコマンドレジスタモード
が指定される（ＲＡＳ＃、ＣＡＳ＃およびＤＴＤ＃がす
べて“Ｌ”）。このときに与えられていたアドレスがコ
マンドデータとして取込まれコマンドレジスタにセット
される。
【０４１０】第１２サイクルにおいて再びＤＲＡＭライ
トトランスファモードが指定されてライトデータ転送バ
ッファからＤＲＡＭアレイへのデータ転送が実行され
る。マスタクロックＫの第１５サイクルにおいてＤＲＡ
Ｍプリチャージモードが指定され、ＤＲＡＭアレイはプ
リチャージ状態に復帰する。
【０４１１】この図５５に示すように、セットコマンド
レジスタモード時においてコマンドレジスタに対するデ
ータのセットのみを実行することにより、ＤＲＡＭアレ
イの動作に何ら悪影響を及ぼすことなくコマンドデータ
の変更を実行することができる。
【０４１２】この構成を実現するためには、ＤＲＡＭア
レイに与えられたアドレスＡｄ０〜Ａｄ１１をＤＲＡＭ
アレイの行および列選択用とコマンドレジスタへのセッ
ト用とに分ける必要がある。この構成を図５６に示す。
【０４１３】図５６において、ＤＲＡＭアドレスＡｄ０
〜Ａｄ１１を受け、内部ロウアドレスおよびコラムアド
レスを発生するアドレスバッファ１０８は、ロウアドレ
スラッチ指示信号φＲＡＳとコラムアドレスラッチ指示
信号φＣＡＳに応答して与えられたアドレスＡｄ０〜Ａ
ｄ１１をそれぞれロウアドレスおよびコラムアドレスと
してラッチしＤＲＡＭロウデコーダおよびＤＲＡＭコラ
ムブロックデコーダへ伝達する。コマンドレジスタ４０
２は、セットコマンドレジスタモード検出信号φＳＣＲ
に応答して、このＤＲＡＭアドレスＡｄ０〜Ａｄ１１を
コマンドデータとして取込む。このようにＤＲＡＭアド
レスＡｄ０〜Ａｄ１１をアドレスバッファ１０８および
コマンドレジスタ４０２へそれぞれ別々に与えることに
より、セットコマンドレジスタモード指定時においてＤ
ＲＡＭアレイの動作に悪影響を及ぼすことなくコマンド
データをセットすることが可能となる。
【０４１４】［コマンドレジスタによる入出力制御］図
５７はコマンドデータによる入出力の制御を行なうため
の構成を示す図である。図５７において、コマンドレジ
スタ４０２が、セットコマンドレジスタモード検出信号
φＳＣＲに応答して与えられたＤＲＡＭアドレスＡｄ１
〜Ａｄ０をラッチするラッチ回路４１０、４１２、４１
４、および４１６を含む。ラッチ回路はＤＲＡＭアドレ
スＡｄ０〜Ａｄ１１に応じて１２個設けられるが、この
４個のラッチ回路のみを代表的に示す。ラッチ回路４１
０はＤＲＡＭアドレスＡｄ１をラッチし、ラッチ回路４
１２および４１４はそれぞれＤＲＡＭアドレスＡｄ２お
よびＡｄ３をラッチする。
【０４１５】入出力部は、入力データピンＤ０〜Ｄ３に
接続される入力回路４２４ｂと、データ入出力ピンＤＱ
０〜ＤＱ３（Ｑ０〜Ｑ３）に接続される入力回路４２４
ａと、データ入出力ピンＤＱ０〜ＤＱ３に接続される出
力回路４２２を含む。入力回路４２４ａおよび４２４ｂ
の一方のイネーブル／ディスエーブルは入力制御回路４
２３により行なわれる。入力制御回路４２３はコマンド
レジスタ４０２に含まれるラッチ回路４１０からの信号
により入力回路４２４ａおよび４２４ｂの一方をイネー
ブル状態とする。
【０４１６】出力回路４２２は、内部データ出力線４２
１ａ上に伝達されたデータを出力制御回路４２０からの
制御信号φ１，／φ１およびφ２に従った所定のタイミ
ングでデータを出力する。データ出力モードとして、ト
ランスペアレントモード１，トランスペアレントモード
２、ラッチモードおよびレジスタモードがある。出力制
御回路４２０はコマンドレジスタ４０２のラッチ回路４
１２および４１４から与えられるＤＲＡＭアドレスＡｄ
２およびＡｄ３によりその出力モードを選択する。まず
入力制御回路の動作について説明する。
【０４１７】図５８は入力制御回路と入力回路の構成を
示す図である。図５８において、入力制御回路４２３
は、コマンドレジスタ４０２からのコマンドＣＭを受け
るバッファ４３５と、コマンドＣＭを反転するインバー
タバッファ４３４と、バッファ４３５の出力に応答し
て、入力回路４２４ｂの出力を内部書込データ線４２１
ｂへ伝達するゲート４３６を含む。
【０４１８】入力回路４２４ａは、ＤＲＡＭクロックＤ
Ｋに応答して与えられた入力ＤＱを取込む入力バッファ
４３１と、入力バッファ４３１の出力を入力回路４２４
ｂの出力に応答して選択的に内部書込データ線４２１ｂ
上に伝達するゲート回路４３２を含む。入力バッファ４
３１は、入力制御回路４２３に含まれるインバータ回路
４３４の出力が“Ｌ”のとき不動作状態とされる（出力
ハイインピーダンス状態）。
【０４１９】コマンドＣＭは、アドレスビットＡｄ１が
“Ｈ”のときに“Ｈ”となる。この状態はＤＱ分離状態
が指定されたことを現わす。すなわち、入力バッファ４
３１は不動作状態とされ、入力回路４２４ｂから書込デ
ータＤが内部書込データ伝達線４２１ｂ上へ伝達され
る。入力回路４２４ｂはＤＲＡＭマスタクロックＤＫに
応答して与えられたデータＤを取込み内部書込データを
生成する。アドレスビットＡｄ１が“Ｌ”のとき、コマ
ンドＣＭは“Ｌ”となる。この状態は共通ＤＱモードす
なわちマスクイネーブルモードが指定されたことを表わ
す。入力制御回路４２３においてゲート４３６が遮断状
態となる。入力回路４２４ｂの出力は内部書込データ線
４２１ｂ上へ伝達されない。入力回路４２４ｂからはマ
スクデータＭが出力される。入力バッファ４３１は、Ｄ
ＲＡＭマスタクロックＤＫに従ってデータを取込み、マ
スクデータＭに従って選択的にゲート４３２を介して内
部書込データを内部書込データ伝達線４２１ｂ上へ伝達
する。これによりデータ書込時にマスクをかけることが
できる。
【０４２０】図５９は出力回路の具体的構成の一例を示
す図である。図５９において、出力回路４２２は、出力
制御回路４２０からの制御信号φ１および／φ１に応答
して、読出データバスＤＢおよび＊ＤＢ（データ線４２
１ａ）上のデータをラッチするための第１の出力ラッチ
９８１と、クロック信号φ２に応答して、第１の出力ラ
ッチ９８１のラッチデータまたはデータバスＤＢ、＊Ｄ
Ｂ上のデータを通過させる第２の出力ラッチ９８２と、
出力ラッチ９８２からのデータを受け、ゲート回路９８
４の出力に応答して出力データとして外部ピンＤＱへ伝
達する出力バッファ９８３を含む。ゲート回路９８４は
出力イネーブルＧ＃に同期して発生される出力イネーブ
ル信号φＧとディセレクトＳＲＡＭモードを示す信号φ
ＤＥＳを受ける。ゲート回路９８４の出力が“Ｈ”のと
き出力バッファ９８３は出力ハイインピーダンス状態と
される。
【０４２１】第１の出力ラッチ９８１は、クロック信号
φ１および／φ１に応答して活性化されるクロックトイ
ンバータＩＣＶ１およびＩＣＶ２を含む。クロックトイ
ンバータＩＣＶ１の入力および出力は、クロックトイン
バータＩＣＶ２の出力および入力にそれぞれ接続され
る。第１の出力ラッチ９８１は、クロック信号φ１が
“Ｈ”のときに、クロックトインバータＩＣＶ１および
ＩＣＶ２がイネーブル状態とされ、ラッチ状態となる。
クロック信号φ１が“Ｌ”のとき、クロックトインバー
タＩＣＶ１およびＩＣＶ２はディスエーブル状態とさ
れ、第１の出力ラッチ９８１はラッチ動作を行なわな
い。
【０４２２】第２の出力ラッチ９８２は、クロック信号
φ２が“Ｌ”のとき、その入力Ａおよび＊Ａへ与えられ
たデータをラッチし、出力Ｑおよび＊Ｑから出力する。
第２の出力ラッチ９８２は、クロック信号φ２が“Ｈ”
のとき、その入力Ａおよび＊Ａの信号状態にかかわら
ず、クロック信号φ２が“Ｌ”のときにラッチしたデー
タを出力Ｑおよび＊Ｑから出力する。ラッチ動作を制御
するクロック信号φ１および／φ１ならびにφ２はマス
タクロックＫ（ＤＲＡＭマスタクロックＤＫ）に同期し
た信号であり、出力制御回路４２０によりその発生タイ
ミングが制御される。
【０４２３】図６０は、第２の出力ラッチ９８２の具体
的構成の一例を示す図である。図６０において、第２の
出力ラッチ９８２は、入力Ａ（＊Ａ）に与えられた信号
をそのＤ入力に受け、クロック信号φ２をそのクロック
入力ＣＬＫに受けるＤ型フリップフロップＤＥＦを含
む。Ｄ型フリップフロップＤＦＦの出力Ｑから、第２の
出力ラッチ９８２の出力Ｑ（＊Ｑ）が得られる。Ｄ型フ
リップフロップＤＦＦはダウンエッジトリガ型であり、
クロック信号φ２が“Ｌ”に立下がるタイミングでこの
入力Ａへ与えられた信号を取込み、クロック信号φ２が
“Ｌ”の間、その取込んだ入力Ａをそのまま出力する。
【０４２４】クロック信号φ２が“Ｈ”の場合には、入
力端子Ｄへ与えられる入力信号Ａの状態にかかわらず、
先にラッチしたデータを持続的に出力する。Ｄ型フリッ
プフロップＤＦＦは入力Ａおよび入力＊Ａに対してそれ
ぞれ設けられる。第２の出力ラッチ９８２は他の構成を
備えてもよく、クロック信号φ２に応答してラッチ状態
およびスルー状態を実現することのできる回路構成であ
ればどのような回路構成であってもよい。
【０４２５】図６１は、出力制御回路４２０の具体的構
成の一例を示す図である。出力制御回路４２０は、マス
タクロックＫを所定の時間遅延させる遅延回路９９１
ａ、９９１ｂ、および９９１ｃと、遅延回路９９１ａの
出力に応答して所定のパルス幅を有するワンショットの
パルス信号を発生するワンショットパルス発生回路９９
２ａと、遅延回路９９１ｂの出力に応答して所定のパル
ス幅を有するワンショットのパルス信号を発生するワン
ショットパルス発生回路９９２ｂと、遅延回路９９１ｃ
の出力に応答して所定のパルス幅を有するワンショット
のパルス信号を発生するワンショットパルス発生回路９
９２を含む。ワンショットパルス発生回路９９２ａから
クロック信号φ１および／φ１が発生される。
【０４２６】ワンショットパルス発生回路９９２ｂとワ
ンショットパルス発生回路９９２ｃの出力はＯＲ回路９
９３へ与えられる。ＯＲ回路９９３からクロック信号φ
２が発生される。遅延回路９９１ｂの遅延時間は遅延回
路９９１ｃの遅延時間よりも短い。ワンショットパルス
発生回路９９２ａ〜９９２ｃのイネーブル／ディスエー
ブルはコマンドレジスタから与えられる２ビットのアド
レスＡｄ２およびＡｄ３により生成されたコマンドデー
タにより設定される。この２ビットのコマンドデータ
（アドレスＡｄ２およびＡｄ３）が出力モードしてラッ
チモードを示している場合、ワンショットパルス発生回
路９９２ａおよび９９２ｃがイネーブル状態とされ、ワ
ンショットパルス発生回路９９２ｂはディスエーブル状
態とされる。次に、この図５９ないし６１を参照してデ
ータ出力回路の動作を説明する。
【０４２７】（ｉ） ラッチ出力モード まず、図６２にラッチ出力モード時における動作波形図
を示す。ラッチ出力モードの設定は、セットコマンドレ
ジスタモード時において、アドレスビットＡｄ３を
“Ｌ”かつアドレスビットＡｄ２を“Ｈ”に設定するこ
とにより指定される。このとき、ワンショットパルス発
生回路９９２ａおよび９９２ｃがイネーブル状態とされ
る。今、出力イネーブル信号Ｇ＃がデータ出力を示す活
性状態の“Ｌ”にあり、図５９においてゲート回路９８
４はメインアンプ９８３をイネーブル状態にしている状
態を考える。また動作モードとしてＳＲＡＭリードモー
ドが指定された状態を考える。
【０４２８】マスタクロックＫの立上がりエッジでＳＲ
ＡＭアドレスＡｓ（Ａｎ）がアドレスバッファに取込ま
れ、ＳＲＡＭアレイにおいて、対応のＳＲＡＭワード線
ＳＷＬｎが選択され、ＳＲＡＭビット線対ＳＢＬにデー
タＲＤｎが現われる。
【０４２９】ワンショットパルス発生回路９９２ａは、
マスタクロックＫの立上がりに応答して所定のタイミン
グで所定期間“Ｌ”となるワンショットパルスを発生す
る。クロック信号φ１が“Ｌ”で立下がると第１の出力
ラッチ９８１はラッチ動作が禁止される。このとき、ク
ロック信号φ２は“Ｈ”にあり、第２の出力ラッチ９８
２はラッチ状態を維持しており、前のサイクルで読出さ
れたデータＱｎ−１をラッチして出力している。
【０４３０】外部アドレスＡｓにしたがって選択された
６４ビット（１６×４）のＳＲＡＭビット線対ＳＢＬ上
のデータＲＤｎのうちさらにブロックアドレスにしたが
って選択された４ビットのデータが内部出力データバス
ＤＢおよび＊ＤＢ上へ伝達される。データバスＤＢおよ
び＊ＤＢ上のデータＤＢｎが確定した状態でクロック信
号φ１が“Ｈ”に立上がる。これにより第１の出力ラッ
チ９８１がラッチ状態となりこの確定データＤＢｎをラ
ッチする。
【０４３１】続いてワンショットパルス発生回路９９２
ｃからワンショットパルスが発生され、信号φ２が
“Ｌ”に立下がる。第２の出力ラッチ９８２はこの第１
の出力ラッチ９８１によりラッチされたデータＤＢｎを
信号φ２の立下がりに応答して新たに取込み、出力端子
ＤＱへ出力バッファ９８３を介して伝達する。
【０４３２】クロック信号φ２の発生はマスタクロック
Ｋの立下がりに同期して行なわれており、マスタクロッ
クＫの立下がりに応答してこのサイクルで選択されたデ
ータＤＢｎが出力データＱｎとして出力される。クロッ
ク信号φ２は次にマスタクロックＫが立上がるまでに
“Ｈ”に立上がる。第２の出力ラッチ９８２は、内部出
力データバスＤＢおよび＊ＤＢ上のデータとは関係なく
確定データＤＢｎを持続的に出力する。続いて、クロッ
ク信号φ１は“Ｌ”に立下がり、第１の出力ラッチ９８
１のラッチ状態を解放し、次のサイクルすなわち次の確
定データのラッチ動作に備える。上述の動作を繰返すこ
とにより、マスタクロックＫの立上がりに応答して前の
サイクルで読出されたデータが順次確定データとして出
力される。
【０４３３】（ｉｉ） レジスタ出力モード 次に、図６３を参照してレジスタ出力モードについて説
明する。レジスタ出力モードの設定は、セットコマンド
レジスタモードにおいてアドレスビットＡｄ３を“Ｈ”
に設定し、アドレスビットＡｄ２を“Ｌ”と設定するこ
とにより実現される。このレジスタ出力モードにおいて
は、ワンショットパルス発生回路９９２ｂがイネーブル
状態とされ、ワンショットパルス発生回路９９２ｃがデ
ィスエーブル状態とされる。この場合、マスタクロック
Ｋの立上がりに応答してワンショットパルス発生回路９
９２ｂから“Ｌ”に立下がるワンショットのパルスが発
生される。クロック信号φ１はこのとき“Ｈ”にあるた
め、前のサイクルで読出されたデータＤＢｎ−１を第２
の出力ラッチ９８２がラッチする。
【０４３４】レジスタ出力モードにおいては、クロック
信号φ２の“Ｌ”への降下タイミングがマスタクロック
Ｋの立上がりに応答して決定される。したがって、マス
タクロックＫの（ｎ＋１）回目のサイクル時にはこの出
力ピン端子ＤＱには、ｎ回目のクロックサイクルにおけ
る読出データＤＢｎが出力データＱｎとして出力され
る。すなわち、ラッチ出力モードとレジスタ出力モード
とでは、クロック信号φ２の活性化タイミングすなわち
“Ｌ”への移行タイミングか異なっているだけである。
これにより、１サイクル前に読出されたデータが出力さ
れ続いて今回のサイクルで読出されたデータが出力され
るラッチ出力モードと、（ｎ＋１）回目のサイクルにお
いてｎ回目のサイクルにおける読出データが出力される
レジスタ出力モードが実現される。
【０４３５】（ｉｉｉ） トランスペアレント出力モー
ド 次に、図６４を参照してトランスペアレントモードにつ
いて説明する。まず、図６４（Ａ）を参照して第１のト
ランスペアレント出力モードについて説明する。第１の
トランスペアレント出力モードはアドレスビットＡｄ２
およびＡｄ３をともに“Ｌ”と設定することにより指定
される。第１のトランスペアレント出力モードにおいて
は、クロック信号φ１およびφ２は“Ｌ”のままであ
る。このとき、第１の出力ラッチ９８１はラッチ動作か
ら解放されており、また内部の出力ラッチ９８２もスル
ー状態となっている。したがって、この場合には出力デ
ータＱｎとしては内部データバスＤＢおよび＊ＤＢ上に
伝達された読出データＤＢｎがラッチされることなくそ
のまま出力される。したがって、ＳＲＡＭビット線対Ｓ
ＢＬのデータが無効データ（ＩＮＶ）の場合にはこれに
したがって出力ピンＤＱにも無効データＩＮＶが出現す
る。
【０４３６】第２のトランスペアレント出力モード（ト
ランスペアレント２）は、アドレスビットＡｄ２および
Ａｄ３をともに“Ｈ”と設定することにより指定され
る。図６４（Ｂ）に示すように、第２のトランスペアレ
ント出力モードが指定された場合クロック信号φ１が発
生される。クロック信号φ１が“Ｈ”の期間、第１の出
力ラッチ９８１がラッチ動作を行なう。したがって、Ｓ
ＲＡＭビット線対ＳＢＬのデータＲＤｎが無効状態とな
っても、データバスＤＢおよび＊ＤＢのデータが第１の
出力ラッチ９８１により有効データとしてラッチされ所
定期間（クロック信号φ１の“Ｈ”の間）出力されるた
め、無効データＩＮＶが出力される期間が短くなる。第
２のトランスペアレント出力モードにおいてクロック信
号φ２は“Ｌ”に維持される。
【０４３７】なお上述の構成において、第２の出力ラッ
チ９８２としてダウンエッジトリガタイプのＤ型フリッ
プフロップを用いている。これはクロック信号φ２の極
性を変えればアップエッジトリガ型のラッチ回路を用い
てもよい。また第１の出力ラッチ９８１も他のラッチ回
路を用いても実現することができる。
【０４３８】図６２ないし６４の動作波形図において
は、チップイネーブルＥ＃および出力イネーブルＧ＃が
ともに活性状態の“Ｌ”の状態にあり、各クロックサイ
クルにおいて出力ハイインピーダンス状態を設定されて
いない状態を示している。次にチップイネーブルＥ＃と
出力イネーブルＧ＃による出力ハイインピーダンス状態
の設定について説明する。
【０４３９】［データ出力タイミング］ ［トランスペアレント出力モード］図６５はトランスペ
アレント出力モード時におけるチップイネーブルＥ＃お
よび出力イネーブルＧ＃と出力データとの関係を示す図
である。トランスペアレント出力モードにおいては、内
部データバスＤＢおよび＊ＤＢ上のデータが直接出力バ
ッファに伝達される。マスタクロックＫの立上がりエッ
ジにおいてチップイネーブルＥ＃が“Ｈ”にあればディ
セレクトＳＲＡＭモードとなり、出力ハイインピーダン
ス状態となる。また出力イネーブルＧ＃が“Ｈ”にあれ
ば出力ハイインピーダンス状態となる。
【０４４０】図６５（Ａ）に示すように、出力イネーブ
ルＧ＃が先に“Ｌ”の活性状態にある状態を考える。こ
の状態においては、マスタクロックＫの立上がりエッジ
においてチップイネーブルＥ＃が“Ｌ”であればそのサ
イクルにおいてデータの読出が実行される。マスタクロ
ックＫの立上がりエッジから時間ｔＫＨＱＺ経過後に出
力ハイインピーダンス状態が解放されて読出データが伝
達される。マスタクロックＫの立上がりエッジから時間
ｔＫＨＡ経過後に有効データが出力される。
【０４４１】マスタクロックＫの立上がりエッジにおい
てチップイネーブルＥ＃が“Ｈ”であれば、このマスタ
クロックＫの立上がりエッジから時間ｔＫＨＱＸ経過後
出力ハイインピーダンス状態となる。
【０４４２】図６５（Ｂ）に示すように、マスタクロッ
クＫの立上がりエッジでチップイネーブルＥ＃を“Ｌ”
に立下げてデータ読出動作を実行した場合、このサイク
ルはデータ読出サイクルとなる。このとき出力イネーブ
ルＧ＃がチップイネーブルＥ＃よりも遅く“Ｌ”に立下
がると、このサイクル（図６５（Ｂ）においてサイクル
１）で読出されたデータは出力イネーブルＧ＃が立下が
ってから時間ｔＧＬＱ経過後に有効データとして出力さ
れる。次にマスタクロックＫが立上がり同様にしてチッ
プイネーブルＥ＃が“Ｌ”に設定された場合、図６５
（Ａ）に示す状態と同様このサイクル（サイクル２）で
読出されたデータが出力される。このサイクルにおいて
出力イネーブルＧ＃を“Ｈ”に立上げると時間ｔＧＨＱ
経過後出力ハイインピーダンス状態となる。
【０４４３】なお図６５（Ａ）および（Ｂ）において破
線で示す信号状態は、破線で示すチップイネーブルＥ＃
の状態が設定された場合に破線で示す出力データが現わ
れることを示す。
【０４４４】［レジスタ出力モード］このモードは、内
部データバスＢＤおよび＊ＤＢと出力バッファとの間に
出力レジスタを設けた出力モードである。１サイクル遅
れてデータが出力される。すなわち、図６６（Ａ）に示
すように、出力イネーブルＧ＃が“Ｌ”にあるとき、ク
ロックＫの第１サイクルでチップイネーブルＥ＃を
“Ｌ”にしたとき、このマスタクロックＫの第１サイク
ルは読出モードとなる。このサイクル１で読出されたデ
ータは次のサイクル２で読出される。すなわち次のマス
タクロックの立上がりエッジから時間ｔＫＨＱＺ経過後
に読出データが出力され、時間ｔＫＨＡＲ経過後に有効
データが出力される。次のクロックサイクル３における
マスタクロックＫの立上がりエッジから時間ｔＫＨＱＸ
経過すると出力ハイインピーダンス状態となる。サイク
ル２において再びチップイネーブルＥ＃が“Ｌ”であれ
ば、図６６（Ａ）において破線で示すようにサイクル３
において有効データが出力される。
【０４４５】一方、出力イネーブルＧ＃が“Ｈ”にある
出力ハイインピーダンス状態においてチップイネーブル
Ｅ＃を“Ｌ”に立下げてデータ読出動作を実行した状態
を考える。この状態においては図６６（Ｂ）に示すよう
に、サイクル１で読出されたデータはサイクル２におい
て出力イネーブルＧ＃が“Ｌ”に立下げられてから時間
ｔＧＬＱ経過後に有効データとして出力される。第２サ
イクルにおいてチップイネーブルＥ＃が“Ｌ”であれ
ば、サイクル３において有効データが出力される。この
クロックサイクル３において出力イネーブルＧ＃を
“Ｈ”に立上げると時間ｔＧＨＱ経過後出力ハイインピ
ーダンス状態となる。
【０４４６】［ラッチ出力モード］ラッチ出力モード
は、内部データバスＤＢおよび＊ＤＢと出力バッファと
の間に出力ラッチ回路を設ける出力モードである。今、
図６７（Ａ）に示すように、マスタクロックＫの第１サ
イクルにおいてチップイネーブルＥ＃を“Ｌ”に立下
げ、データ読出動作を行なった場合を考える。この場合
は第１サイクルにおけるマスタクロックＫの立下がりエ
ッジから時間ｔＫＬＱＺ経過後にデータが出力され、こ
の立下がりエッジから時間ｔＫＬＡ経過後に有効データ
が出力される。このデータは次のクロックサイクル（サ
イクル２）のクロックの立下がりエッジから時間ｔＫＬ
ＱＸ経過後出力ハイインピーダンス状態となる。サイク
ル２においてチップイネーブルＥ＃が“Ｌ”に立下げら
れていればこのマスタクロックＫの立下がりから時間ｔ
ＫＬＱＺが経過した後データが出力される（破線で示
す）。図６７（Ａ）に示す動作においては出力イネーブ
ルＧ＃はすでに“Ｌ”の状態となっている。
【０４４７】次に図６７（Ｂ）に示すように、出力イネ
ーブルＧ＃が遅れて“Ｌ”となる状態を考える。マスタ
クロックＫの第１サイクルにおいてチップイネーブルＥ
＃を立下げてデータ読出を行なった場合、出力イネーブ
ルＧ＃をこのマスタクロックＫの第１サイクル中に
“Ｌ”に立下げた場合、出力イネーブルＧ＃の立下がり
エッジから時間ｔＧＬＱ経過後にサイクル１で読出され
たデータが出力される。サイクル２において再びデータ
読出が実行された場合、このサイクル２におけるマスタ
クロックＫの立下がりエッジから時間ｔＫＬＱＺ経過後
にこのサイクル２で読出されたデータが出力される。出
力イネーブルＧ＃を次いで“Ｈ”に立上げると（チップ
イネーブルＥ＃による出力制御を行なわないと想定す
る）、この出力イネーブルＧ＃の立上がりエッジから時
間ｔＧＨＱ経過後出力ハイインピーダンス状態となる。
【０４４８】トランスペアレント出力モードにおいて
は、出力データが有効な期間は内部バス上に有効データ
が現われている期間に限られる。ラッチ出力モードにお
いては読出データがラッチされて出力されるため、内部
データバスに無効データが現われている期間であっても
外部には有効データが出力される。したがって、外部処
理装置であるＣＰＵ等が出力データを取込むための期間
を十分とることができる。レジスタ出力モードにおいて
は、１サイクル遅れて前のサイクルのデータが出力され
る。この場合、いわゆるパイプライン動作を実現するこ
とができ、高速でデータの読出を行なうことができる。
上述のような出力モードをコマンドレジスタにおけるコ
マンドデータにより設定することにより、ユーザはシス
テムに応じた出力モードを選択することが可能となる。
【０４４９】［信号パラメータ］図６８は各信号に要求
されるセットアップ期間およびホールド時間を一欄にし
て示す図である。このＣＤＲＡＭは、マスタクロックＫ
の立上がりエッジにおける制御信号の状態の組合せによ
り動作モードを決定し、この決定された動作モードにし
たがって指定された動作を実行している。外部から与え
られる信号はすべてパルス状に与えられる。外部信号に
要求されるセットアップ時間（マスタクロックＫが立上
がるまでにその信号を確定状態とするために要求される
時間）およびホールド時間（マスタクロックＫが立上が
ってからその信号を確定状態に維持するのに要求される
時間）はすべての外部信号に対して同一となる。それに
より外部の装置は信号発生のタイミングを容易に決定す
ることができる。信号発生タイミングおよび信号を不確
定状態にするタイミングをすべての信号に対して同一と
することができるためである。
【０４５０】マスタクロックＫのクロックサイクル時間
は最小８ｎｓ、最大１００ｎｓである。マスタクロック
Ｋは“Ｈ”期間ｔＫＨと“Ｌ”期間ｔＫＬを備える。Ｄ
ＲＡＭクロックマスクＣＭｄは、セットアップ時間ｔＣ
ＭＤＳとホールド時間ｔＣＭＤＨを有する。ロウアドレ
スストローブＲＡＳ＃は、セットアップ時間ｔＲＳとホ
ールド時間ｔＲＨを有する。コラムアドレスストローブ
ＣＡＳ＃はセットアップ時間ｔＣＳとホールド時間ｔＣ
Ｈを含む。データ転送指示ＤＴＤ＃はセットアップ時間
ｔＤＴＳとホールド時間ｔＤＴＨを含む。ＳＲＡＭクロ
ックマスクＣＭｓはセットアップ時間ｔＣＭＳＳとホー
ルド時間ｔＣＭＳＨを含む。チップイネーブルＥ＃は、
セットアップ時間ｔＥＳとホールド時間ｔＥＨを有す
る。
【０４５１】ライトイネーブルＷＥ＃はセットアップ時
間ｔＷＳとホールド時間ｔＷＨを有する。制御クロック
ＣＣ１＃は、セットアップ時間ｔＣ１Ｓとホールド時間
ｔＣ１Ｈとを含む。制御クロックＣＣ２＃はセットアッ
プ時間ｔＣ２Ｓと、ホールド時間ｔＣ２Ｈを含む。ＤＲ
ＡＭアドレスＡｄ０〜Ａｄ１１およびＳＲＡＭアドレス
Ａｓ０〜Ａｓ１１はともにセットアップ時間ｔＡＳおよ
びホールド時間ｔＡＨを含む。マスクイネーブルＭ０〜
Ｍ３はセットアップ時間ｔＭＳとホールド時間ｔＭＨを
有する。入力データＤＱ０〜ＤＱ３またはＤ０〜Ｄ３は
セットアップ時間ｔＤＳとホールド時間ｔＤＨを有す
る。セットアップ時間が、最小値２ないし３ｎｓであ
り、ホールド時間は、最小値は３ないし４ｎｓである。
内部信号の立上がり／立下がり時間は２ｎｓである（た
だし０Ｖないし３Ｖの変化の場合）。
【０４５２】［ピン配置］図６９はこの発明に従うＣＤ
ＲＡＭを収納するパッケージの外観およびピン配置を示
す図である。このＣＤＲＡＭは、リードピッチ０．６５
ｍｍ、４００ｍｉｌのＴＳＯＰ（シン・スモール・アウ
トラインパッケージ）のタイプＩＩに収納される。
【０４５３】ピン番号１、１５、１７、３１、４６、４
８のピン端子には電源電圧Ｖｃｃが与えられる。ピン番
号１２、１６、２０、３２、４３、および４７、５１、
および６２のピン端子へ接地電位Ｖｓｓが与えられる。
ピン番号２ないし４、２８ないし３０、３３ないし３５
および５９ないし６１のピン端子にはＤＲＡＭアドレス
Ａｄ０〜Ａｄ１１が与えられる。ピン番号２２ないし２
４、３７ないし４１、および５３ないし５６のピン端子
へはＳＲＡＭアドレスＡｓ０〜Ａｓ１１が与えられる。
ピン番号５および６のピン端子へはそれぞれ制御クロッ
クＣＣ２＃およびＣＣ１＃が与えられる。ピン番号７お
よび８のピン端子へはライトイネーブルＷＥ＃およびチ
ップイネーブルＥ＃がそれぞれ与えられる。ピン番号９
および１０のピン端子へはＤＲＡＭクロックマスクＣＭ
ｄおよびＳＲＡＭクロックマスクＣＭｓがそれぞれ与え
られる。
【０４５４】ピン番号１１のピン端子へマスタクロック
Ｋが与えられる。ピン番号２５ないし２６のピン端子へ
はロウアドレスストローブＲＡＳ＃、コラムアドレスス
トローブＣＡＳ＃およびデータ転送指示ＤＴＤ＃がそれ
ぞれ与えられる。ピン番号１３の、１９、４４および５
０のピン端子へは入力データＤ０〜Ｄ３またはマスクイ
ネーブルＭ０〜Ｍ３がそれぞれ与えられる。ピン番号１
４、１８、４５、および４９のピン端子へは出力データ
Ｑ０〜Ｑ３が与えられるかまたは入出力データピン端子
ＤＱ０〜ＤＱ３として利用される。
【０４５５】ピン番号３６、４２、５２、５７および５
８のピンは無接続状態（ＮＣ）となる。
【０４５６】この図６９に示すピン配置において、パッ
ケージの中央部に配置された電源電圧Ｖｃｃおよび接地
電位Ｖｓｓがデータの入出力部のために利用される。ピ
ン番号１２および１５のピン端子にそれぞれ与えられる
接地電位Ｖｓｓおよび電源電圧Ｖｃｃはピン番号１３お
よび１４のピン端子に現われるデータＭ０／Ｄ０および
ＤＱ０／Ｑ０を駆動するために利用される。ピン番号１
７および２０のピン端子に与えられる電源電圧Ｖｃｃお
よび接地電位Ｖｓｓはピン番号１８および１９のピン端
子に現われるデータＤＱ１／Ｑ１およびＭ１／Ｄ１を駆
動する回路に利用される。ピン番号４３および４６のピ
ン端子へ与えられる接地電位Ｖｓｓおよび電源電圧Ｖｃ
ｃはピン番号４４および４５のピン端子へ現われるデー
タＭ２／Ｄ２およびＤＱ２／Ｑ２を駆動する回路に利用
される。ピン番号４８および５１のピン端子に与えられ
る電源電圧Ｖｃｃおよび接地電位Ｖｓｓはピン番号４９
および５０のピン端子に現われるデータＤＱ3 ／Ｑ３お
よびＭ３／Ｄ３を駆動する回路に利用される。各回路に
応じて電源電圧および接地電位を分配することにより、
内部のノイズの影響の低減を図る。
【０４５７】上述の実施例においては、データの入出力
をＳＲＡアレイのビット線を介して行なっている。デー
タの入出力はＳＲＡＭアレイのビット線を介することな
く、双方向転送ゲートとＳＲＡＭアレイとの接続部から
データの入出力を行なうことも可能である。この場合、
図１に示す構成において、センスアンプ＋ＩＯブロック
１２２とＳＲＭコラムデコーダ１２０をＳＲＡＭアレイ
１０４と双方向データ転送回路１０６との間に配置する
構成を利用すればよい。
【０４５８】また、図１に示す構成において、双方向デ
ータ転送回路１０６にＤＲＡＭアドレスバッファ１０８
から与えられる４ビットのコマンド（コマンド（０〜
３））については説明していない。これはデータ転送回
路における動作の種類を指定するものであり、第２の実
施例と同様に実行されるため後に詳細に説明する。
【０４５９】［実施例２］図７０はこの発明の第２の実
施例であるＣＤＲＡＭの全体の構成を示す図である。図
７０において、図１に示すＣＤＲＡＭの構成要素と対応
する部分には同一の参照番号を付し、その詳細説明を省
略する。
【０４６０】図７０に示すＣＤＲＡＭは、双方向データ
転送回路１０６とＳＲＡＭアレイ１０４との間にコラム
デコーダ１２０およびセンスアンプ＋ＩＯブロック１２
２が設けられる。この配置構成により、双方向データ転
送回路１０６の各バッファへ外部から直接アクセスする
ことができる。
【０４６１】また図７０に示すＣＤＲＡＭは、入出力回
路１４３５が外部からのデータＤＱ０〜ＤＱ３およびＭ
０〜Ｍ３（またはＤ０〜Ｄ３）を受けるＤｉｎバッファ
１４３４およびマスク回路１４３６と、端子ＤＱ０〜Ｄ
Ｑ３（またはＱ０〜Ｑ３）へデータを出力するメインア
ンプ回路１４３８を含む。入出力回路１４３５は外部か
らの出力イネーブルＧ＃によりそのメインアンプ回路１
４３８のデータ出力タイミングが決定されるのみなら
ず、新たに与えられるＤＱコントロールＤＱＣによりデ
ータの入出力タイミングが決定される。
【０４６２】ＤＱコントロールＤＱＣは、この入出力回
路１４３５の活性／非活性のみを制御する。ＤＱコント
ロールＤＱＣが“Ｈ”のとき入出力回路は活性状態とさ
れ、ＤＱコントロールＤＱＣが“Ｌ”のときにはＤｉｎ
バッファ１４３４およびマスク回路１４３６およびメイ
ンアンプ回路１４３８は非活性状態とされる。共通ＤＱ
配置構成において、Ｄｉｎバッファ回路１４３４とメイ
ンアンプ回路１４３８のいずれが活性化されるかはライ
トイネーブルＷＥ＃により決定される。
【０４６３】図７０に示すＣＤＲＡＭはさらに、チップ
セレクトＣＳ＃がＫバッファタイミング回路１４２４へ
与えられる。Ｋバッファタイミング発生回路１４２４は
また外部からのマスタクロックＫを受ける。チップセレ
クトＣＳ＃はＤＲＡＭアレイの動作、ＳＲＡＭアレイの
動作、およびＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送、データ転送回路とＤＲＡＭアレイとのデー
タ転送およびデータ転送回路１０６とＳＲＡＭアレイと
のデータ転送動作のみを制御する。他の構成は図１に示
すものと本質的に同様である。ただしＳＲＡＭコントロ
ール回路１４３２へ与えられる制御クロックが制御クロ
ックＣＣ０＃およびＣＣ１＃の名称に変化する。この名
称の変化に応じて、データ転送時におけるデータ転送動
作の種類が増加する。このデータ転送動作については後
に詳細に説明する。
【０４６４】この図７０に示すＣＤＲＡＭにおいても、
コラムブロックデコーダ１１２によりＤＲＡＭアレイ１
０２（１つのメモリマット）においてメモリセルのブロ
ック（１６ビット）が同時に選択される。また、ＳＲＡ
Ｍアレイ１０４においては１行に１６ビットのメモリセ
ルが接続される。応じて双方向データ転送回路も１６ビ
ットの転送ゲートバッファを備える。まずＤＱコントロ
ールＤＱＣの機能について説明する。
【０４６５】［ＤＱコントロール］図７１は、図７０に
示すＫバッファタイミング回路およびマスク回路の具体
的構成を示す図である。図７０に示すＣＤＲＡＭにおい
ては、チップセレクトＣＳ＃によりＤＲＡＭコントロー
ル回路１２８およびＳＲＡＭコントロール回路４３２は
ともに活性化／非活性化が制御される。図１に示すＣＤ
ＲＡＭにおいてはチップイネーブルＥ＃によりＳＲＡＭ
コントロール回路１３２のみが制御される。したがっ
て、ＤＲＡＭコントロール回路１２８に含まれる制御ク
ロックバッファ（外部からの制御信号をラッチする回
路）は、図３１に示すように、ＤＲＡＭマスタクロック
ＤＫに応答して動作しているだけである。この図７０に
示すＣＤＲＡＭにおいては、ＤＲＡＭコントロール回路
およびＳＲＡＭコントロール回路ともにチップセレクト
ＣＳ＃とマスタクロックＫに従って与えられたデータを
取込む。ここで図７１においては、このＳＲＡＭコント
ロール回路およびＤＲＡＭコントロール回路をコントロ
ール回路１４５２として示す。
【０４６６】図７１において、Ｋバッファタイミング回
路１４２４は、マスタクロックＫを受け内部クロックを
発生するＫバッファ１４６０と、Ｋバッファからの内部
クロックに応答してチップセレクトＣＳ＃を取込むＣＳ
バッファ１４６２とを含む。マスク回路１４５０（図７
０に示すマスク回路１２６および１３０を総称的に示
す）は、Ｋバッファ１４６０からの内部クロックに応答
してクロックマスクＣＭを１クロックサイクル遅延させ
て出力するシフトレジスタ１４６４と、シフトレジスタ
１４６４からのマスクデータに従ってＫバッファ１４６
０からの内部クロックを選択的に通過させてマスタクロ
ックＫｉを発生する選択ゲート１４６６を含む。この第
２の実施例においては、マスクデータＣＭが“Ｌ”のと
きには内部マスタクロックＫｉの発生を禁止する。
【０４６７】コントロール回路１４５２はＣＳバッファ
１４６２からの内部チップセレクトＣＳをイネーブル入
力ＥＮＡに受けて活性状態とされる。コントロール回路
１４５２は活性状態のときこのマスク回路１４５０から
与えられるマスタクロックＫｉに従って動作する。した
がって、チップセレクトＣＳが不活性状態の“Ｈ”のと
きこのＣＤＲＡＭは非選択状態であり、コントロール回
路１４５２は非活性状態となる。
【０４６８】図７２は、コントロール回路１４５２の構
成を示す図である。出力イネーブルＧ＃はマスタクロッ
クＫと非同期で発生される。このときＤＱコントロール
ＤＱＣもマスタクロックＫと非同期で発生されてもよ
い。
【０４６９】チップセレクトＣＳによりＤＲＡＭコント
ロール回路およびＳＲＡＭコントロール回路４３２はと
もに活性／非活性が制御される。外部制御クロックＲＡ
Ｓ＃、ＣＡＳ＃、ＤＴＤ＃、ＣＣ０＃、ＣＣ１＃、ＤＱ
ＣおよびＷＥ＃は、ともにマスタクロックＫとチップセ
レクトＣＳとにより内部に取込まれる。したがって、外
部制御クロックを取込むバッファ回路の構成はすべて図
６に示すものと同じ構成となる。そこで制御クロックバ
ッファ１４８０を、これらの外部制御クロックを取込む
ためのバッファとして代表的に示す。制御クロックφＥ
♯により外部制御信号を代表させる。
【０４７０】図７２において、コントロール回路１４５
２は、マスタクロックＫｉとチップセレクトＣＳ＃とに
応答して外部制御クロックφＥ＃を取込む制御クロック
バッファ１４８０と、チップセレクトＣＳおよびマスタ
クロックＫｉに応答して動作し制御クロックバッファ１
４８０から与えられる制御クロックの状態の組合せに従
って必要な制御信号を発生する制御信号発生回路１４８
２を含む。
【０４７１】ＤＲＡＭアドレスバッファ１０８は、図３
１に示す構成と同様の構成を備え、ＳＲＡＭアドレスバ
ッファ１１６は、図６に示す構成と同様の構成を備える
（ただしチップイネーブルＥに代えてチップセレクトＣ
Ｓが与えられる）。ＫバッファおよびＣＳバッファの構
成は図７に示す構成と同じである。図７１および図７２
に示すように、チップセレクトＣＳが“Ｈ”の場合コン
トロール回路１４５２は非活性状態となり、内部動作は
実行されない。この状態はクロックマスクＣＭの信号の
状態と無関係である。すなわちマスタクロックＫｉが与
えられるか否かに関わらず、コントロール回路１４５２
はチップセレクトＣＳが“Ｈ”のとき非活性状態とな
る。
【０４７２】クロックマスクＣＭが“Ｌ”のとき次のサ
イクルにおいては、マスタクロックＫｉは発生されな
い。コントロール回路１４５２においては図７２に示す
構成から明らかなように、新たな外部制御信号φＥ＃の
取込は行なわない。したがってクロックマスクＣＭが
“Ｌ”となったとき、次のサイクルにおいては、マスタ
クロックＫｉは発生されないため、コントロール回路１
４５２はその前のサイクルの状態を維持することにな
る。すなわち前のサイクルにおいてチップセレクトＣＳ
が“Ｈ”であればコントロール回路１４５２は非活性状
態である。このとき、チップセレクトＣＳが“Ｌ”の活
性状態に変化しても、マスタクロックＫｉが与えられて
いないため、コントロール回路１４５２は前のサイクル
の状態を維持する。すなわちＣＤＲＡＭはパワーダウン
モード（ＤＲＡＭ部分およびＳＲＡＭ部分両者ともに）
状態となる。
【０４７３】また前のサイクルにおいてチップセレクト
ＣＳが“Ｌ”の活性状態にありそのサイクルにおいてク
ロックマスクＣＭが“Ｌ”となると、次のクロックサイ
クルにおいてチップセレクトＣＳ＃が“Ｈ”の非活性状
態となってもそのときマスタクロックＫｉは与えられな
い。したがって前のサイクルにおいて出力されるデータ
がこのサイクルにおいても出力される。
【０４７４】図７３は、図７０に示す入出力回路１４３
５の動作を制御するための構成を示す図である。図７３
において、入出力回路制御系は、出力イネーブルＧ＃を
クロックＫと非同期で取込み内部出力イネーブルを発生
するＧバッファ１４９２と、外部からのＤＱコントロー
ルＤＱＣ＃をチップセレクトＣＳおよび内部マスタクロ
ックＫｉに応答して取込み内部ＤＱコントロールＤＱＣ
を発生するＤＱＣバッファ１４９０を含む。ＤＱＣバッ
ファ１４９０は、出力イネーブルＧ＃と同様マスタクロ
ックＫと非同期で取込まれて内部ＤＱコントロールが発
生される構成が用いられてもよい。
【０４７５】入出力回路１４３５は、ＤＱＣバッファ１
４９０の出力に応答して活性／非活性を制御されるＤｉ
ｎバッファ１４３４と、内部ＤＱコントロールＤＱＣと
内部出力イネーブルＧとチップセレクトＣＳとを受けて
メインアンプ回路１４３８を活性化／非活性化するゲー
ト回路１４９４を含む。ゲート回路１４９４は、ＤＱコ
ントロールＤＱＣが“Ｈ”、出力イネーブルＧが“Ｌ”
およびチップセレクトＣＳが“Ｌ”となったときにメイ
ンアンプ回路１４３８を活性状態とする。チップセレク
トＣＳが“Ｈ”にあればメインアンプ回路１４３８は出
力ハイインピーダンス状態となる。またＤＱコントロー
ルＤＱＣが“Ｌ”のとき出力ハイインピーダンス状態と
なる。
【０４７６】Ｄｉｎバッファ１４３４はＤＱＣバッファ
１４９０からの内部ＤＱコントロールＤＱＣにより活性
／非活性化される。書込データを生成するか否かは内部
書込指示信号φＷにより決定される。すなわちＤｉｎバ
ッファ１４３４は、ＤＱコントロールＤＱＣが“Ｈ”に
ありかつデータ書込指示φＷが活性状態となったときの
み内部書込データを発生する。
【０４７７】図７４は、出力イネーブル、ＤＱコントロ
ールおよびチップセレクトによる出力状態の制御シーケ
ンスを示す図である。図７４において、マスタクロック
Ｋの第１サイクルにおいては、チップセレクトＣＳ＃が
“Ｈ”であり、この第１サイクルはＮＯＰ（ノーオペレ
ーション）サイクルである。ＤＲＡＭコントロール回路
およびＳＲＡＭコントロール回路は動作せず、また出力
はハイインピーダンス状態となる。
【０４７８】マスタクロックＫの第２サイクルにおい
て、チップセレクトＣＳ＃が“Ｌ”に立下がり、出力イ
ネーブルＧ＃が“Ｌ”、ＤＱコントロールＤＱＣが
“Ｈ”であれば、データ読出動作が実行され（実行され
る動作は他の制御信号の状態の組合せにより決定され
る。ここではその動作については説明しない。後に詳細
に説明する）、データＱ１が出力される。
【０４７９】マスタクロックＫの第３サイクルにおいて
チップセレクトＣＳ＃が再び“Ｈ”となると、ＮＯＰモ
ードが指定され、このＣＤＲＡＭは動作を行なわない。
したがって再び出力ハイインピーダンス状態となる。
【０４８０】マスタクロックＫの第４サイクルにおい
て、再びチップセレクトＣＳ＃が“Ｌ”となるとこのと
きに与えられたアドレスＡｓにしたがってデータ読出動
作が実行され、読出データＱ２が得られる。
【０４８１】マスタクロックＫの第５サイクルにおい
て、チップセレクトＣＳ＃および出力イネーブルＧ＃が
ともに“Ｌ”であっても、ＤＱコントロールＤＱＣが
“Ｌ”であるため、入出力回路は動作せず、このサイク
ルは出力ハイインピーダンス状態となる。
【０４８２】第６サイクルにおいてチップセレクトＣＳ
＃を“Ｌ”とし、ＤＱコントロールＤＱＣを“Ｈ”とし
た場合、このサイクルの途中で出力イネーブルＧ＃を
“Ｈ”に立上げた場合、この出力イネーブルＧ＃の立上
がりに応答して、出力はハイインピーダンス状態とな
る。出力イネーブルＧ＃の立上がりタイミングに従って
不確定データまたは確定データが少しの期間出力され
る。
【０４８３】上述のように、チップセレクトＣＳ＃とＤ
ＱコントロールＤＱＣとを別々に設けることにより、Ｃ
ＤＲＡＭにおいて内部動作をさせた状態においてデータ
の入出力のみをＤＱコントロールＤＱＣで制御する構成
を実現でき、キャッシュＤＲＡＭの拡張およびバンク切
換を容易に実行することができ、またバンク構成の自由
度も広くすることができる。この構成例について説明す
る。
【０４８４】［ＤＱコントロールによるメモリの構成の
変更］図７５は、３２ビット幅データを必要とする外部
処理装置であるＣＰＵに対するメモリシステムの構成例
を示す図である。図７５において、各々が４ビット単位
でデータの入出力を行なうＣＤＲＡＭＣＤＲ＃０〜ＣＤ
Ｒ＃７が３２ビットデータバス１００２に接続される。
ＣＤＲＡＭＣＤＲ＃０およびＣＤＲ＃１はＤＱコントロ
ールＤＣＱ−０によりその入出力が制御される。ＣＤＲ
ＡＭＣＤＲ＃２およびＣＤＲ＃３はＤＱコントロールＤ
ＱＣ−１によりデータの入出力が制御される。ＣＤＲＡ
ＭＣＤＲ＃４およびＣＤＲ＃５はＤＱコントロールＤＱ
Ｃ−２によりデータの入出力が制御される。ＣＤＲＡＭ
ＣＤＲ＃６およびＣＤＲ＃７はＤＱコントロールＤＱＣ
−３によりデータの入出力が制御される。
【０４８５】ＣＤＲＡＭＣＤＲ＃０〜ＣＤＲ＃７へはチ
ップセレクトＣＳ＃のみならず他の制御信号も共通に与
えられる。図７５においてはチップセレクトＣＳ＃のみ
を代表的に示す。図７５に示すメモリシステムにおいて
は、バイト単位でメモリが制御される。３２ビットデー
タの場合８ビット単位でデータが構成されるためであ
る。したがって、ＤＱコントロールＤＱＣ−０〜ＤＱＣ
−３を同時に活性状態とすれば３２ビットのデータの入
出力が行なわれ、１つのＤＱコントロールＤＱＣ−ｉを
活性状態とすれば８ビットのデータが得られる。８ビッ
トデータ、１６ビットデータおよび３２ビットのデータ
を容易に出力することができる。この場合、チップセレ
クトＣＳ＃はＣＤＲＡＭＣＤＲ＃０〜ＣＤＲ＃７すべて
に共通に与えられており、これらは内部で動作を実行し
ている。したがってＤＱコントロールＤＱＣ−０〜ＤＱ
Ｃ−３のみを制御することにより高速でデータを入出力
することができる。この構成により、データバスが１６
ビットであっても３２ビットであってもまたさらに６４
ビットと多くなっても容易にメモリシステムの構成を変
更することができる。
【０４８６】また一般に、データのバス幅が固定されて
いる場合において、メモリ容量を増加させる場合バンク
構成を利用することが多い。このバンク構成の切換も容
易に実行することができる。以下ＤＱコントロールを用
いたバンク切換について説明する。
【０４８７】今図７６に示すように、４メガビットの記
憶容量を備えるメモリプレインを４面備える４Ｍ×４ビ
ットのＣＤＲＡＭを８個用いてメモリシステムを構築し
た場合を考える。図７５に示す場合と同様に、２つのＣ
ＤＲＡＭを１つの組とし、バイト単位での入出力制御を
行なう。
【０４８８】この場合、図７７に示すように、キャッシ
ュ（ＳＲＡＭ）においては、１セットが３２ビット×１
６ビットのブロックを備える２５６セットが格納され
る。１つのＣＤＲＡＭは×４ビット構成であり、４×８
の合計３２ビットとなり、ＳＲＡＭアレイの１行には１
６ビットのメモリセルが接続されるためである。この場
合、メインメモリ（ＤＲＡＭアレイ）の構成は３２ビッ
トの幅を有するブロック（１６ビット）が１ページにわ
たって配列される。ページの数はワード線の数に対応す
るため４Ｋページとなる。１ページは６４ブロックとな
る。今この構成を備えるメモリシステムを用いてメモリ
容量を２倍にするすなわち３２メガビットのメモリシス
テムを構築する場合を考える。
【０４８９】図７８にメモリシステムの構築の一例を示
す。図７８においては、ＣＤＲＡＭＣＤＲ＃０〜ＣＤＲ
＃７がチップセレクトＣＳ０＃により選択され、ＣＤＲ
ＡＭＣＤＲ＃８〜ＣＤＲ＃１５がチップセレクトＣＳ１
＃により選択される。ＣＤＲＡＭＣＤＲ＃０、ＣＤＲ＃
１、ＣＤＲ＃８、およびＣＤＲ＃９は同じＤＱコントロ
ールＤＱＣ−０によりデータの入出力が制御される。以
下同様に図７８において図面の垂直方向に配列されるＣ
ＤＲＡＭに対しては共通のＤＱコントロールＤＱＣが与
えられる。
【０４９０】図７８に示すメモリシステムの構成の場
合、ＣＤＲＡＭＣＤＲ＃０〜ＣＤＲ＃７またはＣＤＲＡ
ＭＣＤＲ＃８〜ＣＤＲ＃１５が選択状態とされて動作す
る。したがって、１６個のＣＤＲＡＭＣＤＲ＃０〜ＣＤ
Ｒ＃１５のうち動作状態となっているＣＤＲＡＭは常に
８個であり、メモリシステムにおいて設けられるＣＤＲ
ＡＭの全体のうちの１／２であり、すなわち消費電力を
低減することができる。
【０４９１】しかしながら図７９に示すように、キャッ
シュのセット数は増加するものの、ブロックサイズは変
化しない。すなわち図７９に示すようにキャッシュＣＡ
Ｃ＃１はメインメモリＭＥＭ＃１とデータの転送を行な
うことができ、またキャッシュＣＡＣ＃２はメインメモ
リＭＥＭ＃２とデータの転送を行なうことができるだけ
であるからである。データの転送は対応するキャッシュ
とメインメモリとの間でしか実行することができないた
めである。
【０４９２】図８０は、ＤＱコントロールを利用するメ
モリシステムの他の構成例を示す図である。図８０にお
いて、メモリシステムは、１６個のＣＤＲＡＭＣＤＲ＃
０〜ＣＤＲ＃１５を含む。この図８０に示すメモリシス
テムにおいては、２種類のＤＱコントロールＤＱＣ０お
よびＤＱＣ１が用いられる。この２種類のＤＱコントロ
ールＤＱＣ０およびＤＱＣ１両者がともに活性状態とな
ったとき、対応のＣＤＲＡＭは入出力活性状態とされ
る。ＣＤＲＡＭＣＤＲ＃０〜ＣＤＲ＃７に対して第２の
ＤＱコントロールＤＱＣ１−０が共通に与えられる。Ｃ
ＤＲＡＭＣＤＲ＃８〜ＣＤＲ＃１５に対し第２のＤＱコ
ントロールＤＱＣ１−１が共通に与えられる。
【０４９３】ＣＤＲＡＭＣＤＲ＃０、ＣＤＲ＃１、ＣＤ
Ｒ＃８、およびＣＤＲ＃９に対し第１のＤＱコントロー
ルＤＱＣ０−０が与えられる。ＣＤＲＡＭＣＤＲ＃２、
ＣＤＲ＃３、ＣＤＲ＃１０、およびＣＤＲ＃１１に対し
第１のＤＱＣコントロールＤＱＣ０−１が与えられる。
同様にして、ＣＤＲＡＭＣＤＲ＃４、ＣＤＲ＃５、ＣＤ
Ｒ＃１２、ＣＤＲ＃１３に対しＤＱコントロールＤＱＣ
０−２が与えられ、ＣＤＲＡＭＣＤＲ＃６、ＣＤＲ＃
７、ＣＤＲ＃１４およびＣＤＲ＃１５に対しＤＱコント
ロールＤＱＣ０−３が与えられる。
【０４９４】ＣＤＲＡＭＣＤＲ＃０〜ＣＤＲ＃１５に対
し、共通にチップセレクトＣＳ＃が与えられる。他の制
御クロックも同様にこのＣＤＲＡＭＣＤＲ＃０〜ＣＤＲ
＃１５に対し共通に与えられる（図示せず）。
【０４９５】図８０に示すメモリシステムの構成におい
ては、ＣＤＲＡＭＣＤＲ＃０〜ＣＤＲ＃１５はチップセ
レクトＣＳ＃により共通に活性／非活性（選択／非選
択）が制御される。データの入出力のみがＤＱコントロ
ールＤＱＣ０およびＤＱＣ１により制御される。チップ
セレクトＣＳが活性状態となれば、ＣＤＲＡＭＣＤＲ＃
０〜ＣＤＲ＃１５においてＤＲＡＭアレイの駆動、ＳＲ
ＡＭアレイの駆動、および内部でのデータの転送が共通
に実行される（外部制御クロックは共通に与えられてい
る）。したがってこの場合キャッシュのブロックサイズ
が図７９に示す構成の場合の２倍となる。２倍となった
キャッシュのブロックにおける半分の領域が第２のＤＱ
コントロールＤＱＣ１（ＤＱＣ１−０およびＤＱＣ−
１）により制御される。
【０４９６】この図７８ないし図８１に示すようにＤＱ
コントロールによりデータの入出力のみを制御する構成
とすれば、バンク切換時においてＣＤＲＡＭを内部で動
作させながら出力ハイインピーダンス状態とすることが
でき、またデータの入力をも禁止することができ、この
バンク切換時における誤ったデータの入出力を防止する
ことができる。
【０４９７】また図８０に示すように２種類のＤＱコン
トロールを用いてバンクの切換を実行する構成の場合、
データの入出力のみがＤＱコントロールで制御されてお
り、内部でＣＤＲＡＭは内部動作を実行しており、より
高速でバンク切換時においてデータの入出力を実行する
ことができる。
【０４９８】図８２は、図８０に示すメモリシステムを
実現するための構成を示す図である。図８２において、
第１のＤＱコントロールＤＱＣ０と第２のＤＱコントロ
ールＤＱＣ１とを受けるゲート回路１１００が設けられ
る。このゲート回路１１００は図７３に示す構成におい
て、ＤＱＣバッファの次段に設けられてもよく、またＤ
ＱＣバッファの前段に設けられてもよい。ゲート回路１
１００は、第１および第２のＤＱコントロールＤＱＣ０
とＤＱＣ１がともに“Ｈ”の活性状態となったときにＤ
ＱコントロールＤＱＣを活性状態とし、図７３に示すゲ
ート回路１４９４へ与えるとともにＤｉｎバッファ１４
３４へ与える。図８２に示すゲート回路１１００を利用
することにより、バッファの切換およびメモリ増設を容
易に実現することが可能となる。
【０４９９】［全体の機能的構成］図８３は、この発明
の第２の実施例であるＣＤＲＡＭの機能的構成を示す図
である。図８３において、ＤＲＡＭアレイＤＲＡは４Ｋ
行×６４列×１６ブロック×４（ＩＯ）の記憶容量を備
える。１つのブロックにおいては６４列のＤＲＡＭビッ
ト線対が配置されており、この１つのブロックにおいて
１列が選択される。ＳＲＡＭアレイＳＲＡは２５６行×
１６列×４（ＩＯ）の記憶容量を備える。ＳＲＡＭアレ
イにおいて１行が選択され、この選択された１行の１６
ビットとＤＲＡＭアレイにおいて選択された１６ビット
（各ブロックから１ビット）との間でデータ転送を行な
うことができる。
【０５００】コラムデコーダＣＯＬＤはリードデータ転
送バッファＤＴＢＲ（１６ビット×４（ＩＯ））から４
ビットを選択し、ＩＯ回路ＩＯＣを介してデータ入出力
ピンＤＱへこの読出されたデータを伝達する。またコラ
ムデコーダＣＯＬＤはさらに、ＩＯ回路ＩＯＣから与え
られた４ビットのデータをライトデータ転送バッファＤ
ＴＢＷ（１６ビット×４（ＩＯ））の対応の４ビットへ
伝達する。コラムデコーダＣＯＬＤはさらに、ＳＲＡＭ
アレイへのデータ書込時においてはＩＯ回路ＩＯＣから
の４ビットのデータをＳＲＡＭアレイＳＲＡ内の４ビッ
トのメモリセルへ書込む。さらにコラムデコーダＣＯＬ
Ｄは、後に説明するが、リードデータ転送バッファＤＴ
ＢＲに格納された１６×４ビットのデータをそのままラ
イトデータ転送バッファＤＴＢＷへ転送する機能を備え
る（この構成については後に説明する）。
【０５０１】ＤＲＡＭコントロール回路１２８（図７０
参照）はＤＲＡＭアレイＤＲＡからリードデータ転送バ
ッファＤＴＢＲへのデータ転送とライトデータ転送バッ
ファＤＴＤＷからＤＲＡＭアレイＤＲＡへのデータ転送
動作を制御する。後に説明するが、ライトデータ転送バ
ッファＤＴＢＷからＤＲＡＭアレイへのデータ転送時に
同時にリードデータ転送バッファＤＴＢＲへデータが転
送される動作が実行される動作モードが新たに設けられ
ており、このデータ転送をもＤＲＡＭコントロール回路
１２８が制御する。
【０５０２】ＳＲＡＭコントロール回路１４３２（図７
０参照）はＳＲＡＭアレイＳＲＡからデータ入出力端子
ＤＱへのデータの読出し、データ入出力端子ＤＱからＳ
ＲＡＭアレイＳＲＡへのデータの書込み、リードデータ
転送バッファＤＴＢＲからＳＲＡＭアレイＳＲＡへのデ
ータの転送、ＳＲＡＭアレイＳＲＡからライトデータ転
送バッファＤＴＢＷへのデータの転送、ライトデータ転
送バッファＤＴＢＷへの入出力端子ＤＱからのデータの
書込み、リードデータ転送バッファＤＴＢＲから入出力
端子ＤＱへのデータの読出し、データ入出力端子ＤＱか
らのデータのＳＲＡＭアレイＳＲＡおよびライトデータ
転送バッファＤＴＢＷへのデータの書込み、リードデー
タ転送バッファＤＴＢＲからのデータのデータ入出力端
子ＤＱへの読出しとともにＳＲＡＭアレイＳＲＡへのデ
ータ転送の各動作を制御する。
【０５０３】図８４はデータ転送部のより具体的な構成
を示す図である。図８４においては、一対のグローバル
ＩＯ線対ＧＩＯと一対のＳＲＡＭビット線対ＳＢＬに関
連する部分が示される。Ｄｉｎバッファ１６３４および
メインアンプ１６３８はそれぞれ１ビットのデータの入
力／出力を行なう。
【０５０４】図８４において、ＤＲＡＭアレイへのデー
タを転送するための経路は、ＤＲＡＭアレイへの転送デ
ータをラッチしかつ転送するためのライトデータ転送バ
ッファおよびこの転送動作に対しマスクをかけるマスク
レジスタを含む書込データ転送回路１６２０と、動作モ
ードに応じてＤｉｎバッファ１６３４からの書込データ
および後に説明する第１のセンスアンプ１６１２からの
データの一方を選択して書込データ転送回路１６２０へ
与えるセレクタ１６１５を含む。セレクタ１６１５は、
バッファライトモード（書込データ転送回路１６２０へ
外部書込データを書込む動作モード）においては信号φ
ＢＷに応答して活性化され、コラムデコーダ１６１６か
らの選択信号に応答してこのＤｉｎバッファ１６３４か
らの書込データを書込データ転送回路１６２０へ伝達す
る。
【０５０５】セレクタ１６１５は、またＳＲＡＭアレイ
からのライトデータ転送バッファへのデータ転送動作ま
たは後に説明するリードデータ転送バッファＤＴＢＲか
らのデータを格納する動作モード時においては信号φＤ
Ｗに応答してこの与えられた信号を書込データ転送回路
１６２０へ伝達する。書込データ転送回路１６２０はま
た信号φＤＷおよびφＢＷに応答して与えられたデータ
をラッチし、転送指示信号φＤＷＴに応答して与えられ
たデータをグローバルＩＯ線対ＧＩＯ上へ伝達する。
【０５０６】ＤＲＡＭアレイからのデータを転送する経
路は、グローバルＩＯ線対ＧＩＯ上のデータをラッチ
し、かつ出力する読出データ転送回路１６１０と、この
読出データ転送回路１６１０上のデータを受けて信号φ
ＢＲに応答してＳＲＡＭビット線対ＳＢＬ上へ伝達する
ＳＢＬドライブ回路１６１１を含む。読出データ転送回
路１６１０は信号φＤＲに応答して与えられたデータを
ラッチしかつ次いで転送する。この信号φＤＲはしたが
って、ラッチ指示信号と転送指示信号両者を含んでお
り、ラッチ動作はＤＲＡＭコントロール回路の制御の下
に発生され、転送指示信号はＳＲＡＭコントロール回路
の制御の下に発生される。図８４においては両信号（す
なわちラッチ指示および転送指示）を１つの制御信号φ
ＤＲで総称的に示す。
【０５０７】データを読出す経路は、読出データ転送回
路１６１０およびＳＲＡＭビット線対ＳＢＬ上のデータ
の一方を選択するセレクタ１６１３と、セレクタ１６１
３からのデータを増幅する第１のセンスアンプ１６１２
と、この第１のセンスアンプ１６１２の出力をさらに増
幅する第２のセンスアンプ１６１４を含む。第２のセン
スアンプ１６１４はコラムデコーダ１６１６からの選択
信号が与えられたときのみ活性状態となり増幅動作を実
行する。非選択状態においては出力はハイインピーダン
ス状態である。第１のセンスアンプ１６１２は、セレク
タ１６１３からデータを与えられるときには常に増幅動
作を実行する。
【０５０８】セレクタ１６１３は、バッファライト転送
モード（ＳＲＡＭアレイから書込データ転送回路１６２
４へのデータの転送動作）においては信号φＢＷＴに応
答してＳＲＡＭビット線対ＳＢＬのデータを選択する。
セレクタ１６１３は、またバッファリード（読出データ
転送回路１６１０（ＤＴＢＲ）に格納されたデータを装
置外部へ読出す）モードおよび後に説明する第２の転送
モード（読出データ転送回路１６１０の格納データを書
込データ転送回路１６２０へ転送する動作モード）のと
き信号φＤＸに応答して読出データ転送回路１６１０か
らのデータを選択する。
【０５０９】セレクタ１６１３はまたＳＲＡＭビット線
対ＳＢＬ上のデータを読出すＳＲＡＭリードモード時に
おいて信号φＲに応答してＳＲＡＭビット線対ＳＢＬ上
のデータを選択する。
【０５１０】書込ドライブ回路１６１８は、コラムデコ
ーダ１６１６の出力に応答して、Ｄｉｎバッファ１６３
４から与えられた書込データを増幅しＳＲＡＭビット線
対ＳＢＬ上へ伝達する。コラムデコーダ１６１６は、列
ブロック（同時に選択される１６ビットのメモリセルの
ブロックであり、図７０に示すコラムブロックデコーダ
により選択された列ブロック）から１ビットを選択する
ときに活性状態とされる。
【０５１１】図８４においては、書込ドライブ１６１８
および第２のセンスアンプ１６１４はともにコラムデコ
ーダ１６１６の出力により駆動されている。書込ドライ
ブ回路１６１８はＳＲＡＭアレイへデータ書込動作モー
ド時において動作可能状態とされ、また第２のセンスア
ンプ１６１４はデータ読出動作時において動作可能状態
とされる。各動作モードにおいて実際に活性化されるか
否かがコラムデコーダ１６１６の出力により決定され
る。次にこの第２の実施例におけるＣＤＲＡＭの動作に
ついて説明する。
【０５１２】図８５はこの発明の第２の実施例であるＣ
ＤＲＡＭのＳＲＡＭコントロール回路が関連する動作を
実現するための外部制御信号の状態およびそのときに実
現される動作を一覧にして示す図である。実現される動
作は、第１の実施例と同様である。外部制御クロックＣ
Ｃ０＃およびＣＣ１＃がこの第２の実施例においては用
いられていることおよびクロックマスクＣＭｓ＃の論理
が反転しており、“Ｌ”のときには次のサイクルにおい
てＳＲＡＭパワーダウンモードとデータサスペンド状態
（持続的な同一データの入力／出力）が実現される点が
異なる。
【０５１３】さらに、チップセレクトＣＳ＃とＤＱコン
トロールＤＱＣが追加されている点が異なる。チップセ
レクトＣＳ＃が“Ｈ”のとき、出力はハイインピーダン
ス（Ｈｉ−Ｚ）状態となり、このＣＤＲＡＭはＤＲＡＭ
部分およびＳＲＡＭ部分ともに動作しない。
【０５１４】ＳＲＡＭクロックマスクＣＭｓ＃が“Ｌ”
のときには、「ＳＲＡＭパワーダウンモード」が指定さ
れ、クロックの伝達が禁止され内部サイクルの状態を維
持するため、データサスペンド状態となる。
【０５１５】チップセレクトＣＳ＃が“Ｌ”であり、か
つＳＲＡＭクロックマスクＣＭｓ＃が“Ｈ”のときに
は、このＣＤＲＡＭは選択状態であり、ＳＲＡＭコント
ロール回路へはマスタクロックが与えられる。以下の説
明においてはこのチップセレクトＣＳ＃およびクロック
マスクＣＭｓ＃がそれぞれ“Ｌ”および“Ｈ”の状態に
あるとして説明する。
【０５１６】制御クロックＣＣ０＃およびＣＣ１＃がと
もに“Ｈ”にあれば、「ディセレクトＳＲＡＭモード」
が指定され、出力がハイインピーダンス状態となる。内
部での動作は実行されている。この場合ＤＱコントロー
ルＤＱＣの状態は任意である。
【０５１７】［ＳＲＡＭリード］制御クロックＣＣ１＃
を“Ｌ”に設定し、制御クロックＣＣ０＃、ライトイネ
ーブルＷＥ＃を“Ｈ”に設定するとＳＲＡＭリードモー
ドが指定される。ＳＲＡＭアレイにおいてデータが選択
される。このとき、ＤＱコントロールＤＱＣを“Ｈ”に
設定するとこのＳＲＡＭアレイから読出されたデータが
出力される。
【０５１８】図８６はＳＲＡＭリードモード動作時にお
けるデータの流れを示す図である。図８６において、Ｓ
ＲＡＭリードモード動作時においては、ＳＲＡＭアレイ
１０４において行が選択され、この行に接続されるメモ
リセルのデータが第１のセンスアンプ１５１２で増幅さ
れた後第２のセンスアンプ１５１４へ伝達される。列デ
コーダ１５１６がこの１６ビットのうちの１ビット（Ｉ
Ｏが４の場合）を選択し、対応の第２のセンスアンプ１
５１４を活性状態とする。選択された４ビット（ＩＯが
４ビット構成の場合、以下の説明においても同様とす
る）が第２のセンスアンプ１５１４で増幅されてメイン
アンプ回路１４３８へ伝達される。ＤＱコントロールＤ
ＱＣが“Ｈ”であれば、メインアンプ回路１４３８が活
性状態とされ、この読出されたデータが入出力端子ＤＱ
へ伝達される（ここで図８６においてはデータ入出力構
成としては、共通ＤＱ配置が選択された状態を示す。以
下の説明においても同様とする）。
【０５１９】この状態においてＤＱコントロールＤＱＣ
が“Ｌ”であれば、メインアンプ回路１４３８は動作せ
ず、ディセレクトＳＲＡＭモードと同様となる。
【０５２０】［ＳＲＡＭライトモード］制御クロックＣ
Ｃ０＃を“Ｈ”に設定し、制御クロックＣＣ１＃および
ライトイネーブルＷＥ＃を“Ｌ”にセットすると「ＳＲ
ＡＭライトモード」が指定される。ＤＱコントロールＤ
ＱＣが“Ｈ”にあれば、そのときに与えられた外部デー
タが取込まれ内部書込データが生成される。この生成さ
れた内部書込データはそのときに与えられているＳＲＡ
ＭアドレスＡｓ０〜Ａｓ１１に従って選択されたメモリ
セルへ書込まれる。
【０５２１】図８７に示すようにＳＲＡＭライトモード
動作においてＤＱ出力端子に与えられたデータは、Ｄｉ
ｎバッファ１４３４を介して書込ドライブ回路１５１８
へ与えられる。書込ドライブ回路１５１８は列デコーダ
１５１６からの列選択信号に応答してこの与えられたデ
ータをＳＲＡＭアレイ１０４における対応のメモリセル
へ書込む。
【０５２２】［バッファリードトランスファモード］制
御クロックＣＣ０＃およびＤＱコントロールＤＱＣをと
もに“Ｌ”に設定し、制御クロックＣＣ１＃およびライ
トイネーブルＷＥ＃を“Ｈ”に設定するとバッファリー
ドトランスファモードが指定される。ＤＱコントロール
ＤＱＣを“Ｌ”に設定して出力ハイインピーダンス状態
とするのは、リード転送バッファ回路から転送されたデ
ータが誤って出力されるのを防止するためである。
【０５２３】このデータにおいて、リードデータ転送バ
ッファ回路（ＤＴＢＲ）にラッチされているデータがＳ
ＲＡＭアレイへ同時に転送される。この場合、ＳＲＡＭ
アドレスＡｓ４〜Ａｓ１１がＳＲＡＭロウアドレスとし
て利用され、行選択動作が実行される。
【０５２４】図８８に示すように、バッファリードトラ
ンスファモード動作時において、リードデータ転送バッ
ファ回路（ＤＴＢＲ）１５１０の１６ビットのデータが
ＳＲＡＭアレイ１０４の選択された行へ同時に伝達され
る。
【０５２５】ここで、図８５において「ユース」と記さ
れているのはそこにラッチされているデータが利用され
ることを示す。また「ロード／ユース」として示されて
いるのはこのデータがラッチされかつ利用されることを
示す。
【０５２６】［バッファライトトランスファモード］制
御クロックＣＣ１＃を“Ｈ”に設定し、制御クロックＣ
Ｃ０＃、ライトイネーブルＷＥ＃およびＤＱコントロー
ルＤＱＣを“Ｌ”に設定するとバッファライトトランス
ファモードが指定される。この場合、ＳＲＡＭアレイか
らライトデータ転送バッファ回路へデータが伝達され
る。後に詳細に説明するが、ライトデータ転送バッファ
回路およびマスクレジスタ回路はともにテンポラリラッ
チ回路を含んでおり、２段のラッチ回路構成を備える。
バッファライトトランスファモードにおいてはこのライ
トデータ転送バッファ回路に含まれるテンポラリラッチ
にＳＲＡＭアレイからのデータが格納される。このとき
同様にマスクレジスタ回路においてこのテンポラリマス
クレジスタのマスクデータがすべてリセット状態とされ
る。ＳＲＡＭアドレスＡｓ４〜Ａｓ１１がＳＲＡＭロウ
アドレスとして取込まれてＳＲＡＭアレイにおける行選
択動作が実行され、選択された行のメモリセルのデータ
がライトデータ転送バッファ回路へ転送される。
【０５２７】図８９に示すように、バッファライトトラ
ンスファモード動作時において、ＳＲＡＭアレイ１０４
において選択された行に接続されるメモリセルのデータ
が第１のセンスアンプ１５１２により増幅された後にラ
イトデータ転送バッファ回路１５２０（正確にはそこに
含まれるテンポラリレジスタ）に格納される。
【０５２８】［バッファリードトランスファおよびリー
ドモード］制御クロックＣＣ０＃を“Ｌ”に設定し、か
つ制御クロックＣＣ１＃、ライトイネーブルＷＥ＃およ
びＤＱコントロールＤＱＣを“Ｈ”に設定するとバッフ
ァリードトランスファおよびリードモードが指定され
る。この場合、リードデータ転送バッファ回路に格納さ
れているデータがＳＲＡＭアレイへ転送されるととも
に、外部へデータが伝達される。この場合には、ＳＲＡ
ＭアドレスＡｓ０〜Ａｓ１１がすべて利用される。図８
５に明らかなように、バッファリードトランスファモー
ドとバッファリードトランスファおよびリードモードと
はＤＱコントロールＤＱＣの状態が異なっているだけで
ある。このとき、ＤＱコントロールＤＱＣにより入出力
回路のみならず、列デコーダの活性／非活性をも制御す
るように構成してもよい。
【０５２９】図９０に示すように、バッファリードトラ
ンスファおよびリードモード動作時においては、リード
データ転送バッファ回路１５１０から１６ビットのデー
タがＳＲＡＭアレイ１０４の選択された行へ伝達される
とともに、第１のセンスアンプ１５１２および第２のセ
ンスアンプ１５１４を介して、列デコーダ１５１６によ
り選択された１６ビットのうちの１ビット（正確にはＩ
Ｏが４であり、４ビット）のデータがデータ入出力端子
ＤＱへ伝達される。
【０５３０】［バッファライトトランスファおよびライ
トモード］制御クロックＣＣ０＃およびライトイネーブ
ルＷＥ＃をともに“Ｌ”に設定し、制御クロックＣＣ１
＃およびＤＱコントロールＤＱＣを“Ｈ”に設定する
と、バッファライトトランスファおよびライトモードが
指定される。このモードにおいては、外部から与えられ
た書込データがＳＲＡＭアレイの対応のメモリセルへ書
込まれるとともに、この書込まれたデータはまたライト
データ転送バッファ回路に含まれる対応のレジスタに書
込まれる。この場合においても、ライトデータ転送バッ
ファ回路においてはテンポラリレジスタに対してこのデ
ータ書込を受けたメモリセルが接続される１行のデータ
が転送される。そのときマスクレジスタのマスクデータ
はすべてリセット状態とされる。
【０５３１】すなわち図９１に示すように、データ入力
端子ＤＱへ与えられたデータがＤｉｎバッファ１４３４
を介して書込ドライブ回路１５１８へ与えられ、この書
込ドライブ回路１５１８が列デコーダ１５１６からの列
選択信号に従って活性化されＳＲＡＭアレイ１０４の対
応のメモリセルへデータを書込む。データ書込を受けた
メモリセルを含む選択行の１行のメモリセルのデータが
第１のセンスアンプ１５１２を介してライトデータ転送
バッファ回路１５２０へ伝達される。ここで、図９１に
おいては、書込ドライブ回路１５１８を介して書込デー
タがＳＲＡＭアレイ１０４の対応のメモリセルへ書込ま
れた後に第１のセンスアンプ１５１２を介してライトデ
ータ転送バッファ回路１５２０へ１行のメモリセルのデ
ータが伝達されているように示している。
【０５３２】しかしながらこの書込ドライブ回路１５１
８のＳＲＡＭアレイ１０４のメモリセルへのデータ書込
と並行してＳＲＡＭアレイ１０４の選択された行のメモ
リセルのデータを第１のセンスアンプ１５１２を介して
ライトデータ転送バッファ回路１５２０へ転送するとと
もに、このライトデータ転送バッファ回路１５２０にお
いては書込ドライブ回路１５１８と同様のタイミングで
対応のレジスタへのデータの書込が実行される構成が利
用されてもよい。
【０５３３】ここで、この構成において列デコーダ１５
１６が書込ドライブ回路１５１８および第２のセンスア
ンプ１５１４のみを駆動するように示されている。しか
しながら列デコーダ１５１６はまたライトデータ転送バ
ッファ回路１５２０に含まれるレジスタの選択機能をも
備えている。
【０５３４】このバッファライトトランスファおよびラ
イトモード動作時においてもＤＱコントロールＤＱＣを
“Ｌ”に設定すればバッファライトトランスファ動作の
みが実行される。
【０５３５】［バッファリードモード］制御クロックＣ
Ｃ０＃およびＣＣ１＃をともに“Ｌ”に設定し、ライト
イネーブルＷＥ＃およびＤＱコントロールＤＱＣを
“Ｈ”に設定するとバッファリードモードが指定され
る、バッファリードモード動作においては、ＳＲＡＭア
ドレス（ブロックアドレス）Ａｓ０〜Ａｓ３にしたがっ
てリードデータ転送バッファ回路においてデータが選択
され、該選択されたデータが出力される。この場合、Ｄ
ＱコントロールＤＱＣを“Ｌ”に設定すれば、データの
読出が実行されず、ディセレクトＳＲＡＭモード動作が
行なわれる。
【０５３６】バッファリードモード動作時においては図
９２に示すようにリードデータ転送バッファ回路１５１
０からのデータが第１のセンスアンプ１５１２により増
幅された後、列デコーダ１５１６からの列選択信号に従
って対応の第２のセンスアンプのみが活性化され、活性
化された第２のセンスアンプの出力がメインアンプ回路
１４３８へ伝達され、次いでそのメインアンプ回路１４
３８から読出データがデータ入出力端子ＤＱへ伝達され
る。
【０５３７】［バッファライトモード］制御クロックＣ
Ｃ０＃、およびＣＣ１＃ならびにライトイネーブルＷＥ
＃を“Ｌ”に設定し、ＤＱコントロールＤＱＣを“Ｈ”
に設定すると、バッファライトモードが指定される。こ
の場合、ブロックアドレスＡｓ０〜Ａｓ３に従ってライ
トデータ転送バッファ回路における対応のレジスタが選
択され、該選択されたレジスタへ外部からのデータが書
込まれる。この場合、ライトデータ転送バッファ回路に
おいては、データ書込を受けたレジスタに対するマスク
データのみがリセット状態とされる。
【０５３８】すなわち図９３に示すように、バッファラ
イトモード時においては、列デコーダ１５１６からの列
選択信号（この経路は示さず）によりライトデータ転送
バッファ回路１５２０における対応のレジスタが選択さ
れ、その選択されたレジスタへＤｉｎバッファ１４３４
からの書込データが書込まれる。
【０５３９】この図８５に示す一覧表においては、ＤＲ
ＡＭアレイの動作に関連する部分の制御信号およびその
ＤＲＡＭアドレスの状態を示していない。ＳＲＡＭアレ
イの駆動とＤＲＡＭアレイの駆動とはそれぞれ独立に実
行される。したがって図８５に示す表において、ＤＲＡ
Ｍアレイの動作に関連する制御信号およびＤＲＡＭアド
レスの状態は任意である。
【０５４０】図９４は、ＤＲＡＭアレイの動作モードと
そのときの制御信号の状態およびデータ転送バッファの
状態を一覧にして示す図である。図９４においては、Ｄ
ＲＡＭアレイ部の動作は、ＳＲＡＭアレイ部の動作およ
びデータ入出力と無関係であり、ＳＲＡＭに関連する制
御信号ＣＣ０＃、ＣＣ１＃、ＷＥ＃およびＤＱＣの状態
は任意である。したがってそれらの制御信号の状態を示
していない。
【０５４１】［ＤＲＡＭパワーダウンモード］先のサイ
クルにおいてＤＲＡＭクロックマスクＣＭｄ＃が“Ｌ”
であれば、ＤＲＡＭアレイはＤＲＡＭパワーダウンモー
ドに入り、先のサイクルで指定された状態を維持する。
チップセレクトＣＳ＃はＳＲＡＭ部分およびＤＲＡＭ部
分が新しい動作状態に入るのを防止するために用いられ
る。第１の実施例において、チップイネーブルＥ＃はＳ
ＲＡＭコントロール部分に対してのみ与えられており、
ＤＲＡＭ部分においては用いられていない。第２の実施
例においては、チップセレクトＣＳ＃はＤＲＡＭコント
ロール部分にへも与えられている。このチップセレクト
ＣＳ＃を“Ｈ”の不活性状態とすれば、ＤＲＡＭは何ら
動作しないノーオペレーション（ＮＯＰ）モードとな
る。したがって図７１に示す構成においてコントロール
回路１４５２の入力ＥＮＡへ与えられる内部チップセレ
クトＣＳはコントロール回路１４５２をリセット状態に
する。その動作可能／不可能状態を制御するために利用
される。
【０５４２】チップセレクトＣＳ＃がＫバッファ１４２
４（図７０参照）へ与えられており、このチップセレク
トＣＳ＃が“Ｈ”の場合には、マスタクロックＫはＤＲ
ＡＭコントロール回路１２８およびＳＲＡＭコントロー
ル回路１４３２両者へ与えられない構成が用いられても
よい。さらにコントロール回路内部においては、チップ
セレクトＣＳが“Ｈ”のとき新しい制御信号の取込みを
禁止する。
【０５４３】［ＤＲＡＭノーオペレーションモード］チ
ップセレクトＣＳ＃が“Ｌ”のとき（以下の動作説明は
すべてこの条件を満足するものとする）、先のサイクル
においてクロックマスクＣＭｄ＃が“Ｈ”（この条件は
以下の動作説明においては同一であるとする）、ロウア
ドレスストローブＲＡＳ＃およびコラムアドレスストロ
ーブＣＡＳ＃がともに“Ｈ”にあれば、ＤＲＡＭのノー
オペレーションモード（ＤＮＯＰモード）が指定され
る。この場合、ＤＲＡＭアレイにおいては前のサイクル
の状態が維持され、新しい動作を実行しない。このモー
ドは、ＤＲＡＭ部分が新しい動作モードに入るのを防止
するために用いられる。先のサイクルにおいてある動作
モードが指定されていた場合ＤＲＡＭノーオペレーショ
ンモードが指定されてもその状態においては、内部で先
のサイクルで指定された動作が実行されている。
【０５４４】［ＤＲＡＭリードトランスファモード］ロ
ウアドレスストローブＲＡＳ＃およびデータ転送指示Ｄ
ＴＤ＃をともに“Ｈ”に設定し、コラムアドレスストロ
ーブＣＡＳ＃を“Ｌ”に設定すると、ＤＲＡＭリードト
ランスファモードが指定される。ＤＲＡＭリードトラン
スファモードにおいては、ＤＲＡＭアレイにおいてアド
レスＡｄ４ないしＡｄ９を列ブロックアドレスとして図
７０に示すブロックデコーダ１１２によりメモリセルブ
ロック（列ブロック）が選択され、この選択された列ブ
ロック（メモリセルブロック）のデータをリードデータ
転送バッファ回路へ転送する。
【０５４５】すなわち図９５に示すように、ＤＲＡＭア
レイ１０２において選択された列ブロック（メモリセル
ブロックまたはデータブロック）が選択され、該選択さ
れた列ブロックがリードデータ転送バッファ回路１５１
０へ転送されるとともにそこでラッチされる。
【０５４６】［ＤＲＡＭアクティベートモード］ロウア
ドレスＲＡＳ＃を“Ｌ”に設定し、コラムアドレススト
ローブＣＡＳ＃およびデータ転送指示ＤＴＤ＃をともに
“Ｈ”に設定すると、ＤＲＡＭアクティベートモードが
指定される。このモードにおいては、そのときに与えら
れたアドレスＡｄ０〜Ａｄ１１がＤＲＡＭロウアドレス
として取込まれ、このロウアドレスに従ってＤＲＡＭア
レイ内における行選択動作が実行される。ＤＲＡＭアク
ティベートモードは、次に説明するＤＲＡＭプリチャー
ジモードが指定されるまで行選択状態を維持する。この
ＤＲＡＭアクティベートモードを効果的に利用すること
により、ＤＲＡＭのセンスアンプをデータラッチ状態と
することができ、ページモードを利用したデータ転送を
実現することができる（第１の実施例と同様である）。
【０５４７】［ＤＲＡＭプリチャージモード］ロウアド
レスストローブＲＡＳ＃およびデータ転送指示ＤＴＤ＃
をともに“Ｌ”に設定し、コラムアドレスストローブＣ
ＡＳ＃を“Ｈ”に設定すると、ＤＲＡＭプリチャージモ
ードが指定される。このモードにおいては、ＤＲＡＭア
レイにおける選択ワード線が非選択状態へと移行し、Ｄ
ＲＡＭは初期状態（スタンバイ状態）に復帰する。ＤＲ
ＡＭアレイにおいて異なる行を選択する場合には、ＤＲ
ＡＭアクティベートモードと次のＤＲＡＭアクティベー
トモードとの間にこのＤＲＡＭプリチャージモードを実
行することが必要とされる。
【０５４８】［オートリフレッシュモード］アドレスス
トローブＲＡＳ＃およびＣＡＳ＃をともに“Ｌ”に設定
し、データ転送指示ＤＴＤ＃を“Ｈ”に設定すると、Ｄ
ＲＡＭ部はオートリフレッシュモードが指定される。こ
のモードにおいては、ＣＤＲＡＭ内部に設けられたアド
レスカウンタ（図７０においては明確に示さず）からリ
フレッシュアドレスが発生され、このリフレッシュアド
レスに従ってメモリセルデータのリフレッシュが実行さ
れる。第１の実施例と同様このオートリフレッシュモー
ドを完了させるためには、ＤＲＡＭプリチャージモード
を実行することが要求される。このときに与えられたＤ
ＲＡＭアドレスがリフレッシュアドレスとして利用され
てもよい。
【０５４９】［ライトデータ転送バッファ回路からＤＲ
ＡＭアレイへのデータ転送動作モード］このＤＲＡＭア
レイへのライトデータ転送バッファ回路からのデータの
転送モードは４種類存在する。ライトデータ転送バッフ
ァ回路からＤＲＡＭアレイへのデータ転送動作は、ロウ
アドレスストローブＲＡＳ＃を“Ｈ”に設定し、コラム
アドレスストローブＣＡＳ＃およびデータ転送指示ＤＴ
Ｄ＃をともに“Ｌ”に設定することにより指定される。
この状態においては、このときに与えられていたアドレ
スＡｄ４〜Ａｄ９がブロックデコーダ１１２（図７０参
照）に与えられＤＲＡＭアレイにおいて選択された列ブ
ロック（メモリセルブロックまたはデータブロック）に
対するデータの転送が実行される。
【０５５０】データ転送モードには４種類存在する。以
下この４つのデータ転送モード動作について説明する。
【０５５１】図９６はＤＲＡＭライトトランスファモー
ド（４つのデータ転送モードを総称的に表わす）におけ
る制御信号の状態を示す図である。マスタクロックＫの
第１サイクルに立上がりエッジにおいてロウアドレスス
トローブＲＡＳ＃が“Ｌ”に設定され、ＤＲＡＭアクテ
ィベートモードが指定される。このときに与えられてい
たアドレスＡｄ０〜Ａｄ１１がＤＲＡＭロウアドレスと
して取込まれ、ＤＲＡＭアレイにおける行選択動作が実
行される。
【０５５２】予め定められたレイテンシ（コラムアドレ
スストローブＣＡＳ＃を立下げてもよいのに必要とされ
るクロック数）が経過した後、マスタクロックＫの第４
サイクルにおいて、コラムアドレスストローブＣＡＳ＃
およびデータ転送指示ＤＴＤ＃がともに“Ｌ”に設定さ
れる。これによりＤＲＡＭライトトランスファモード
（ＤＷＴモード）が指定される。ライトトランスファモ
ードにおいては、ＤＲＡＭアレイにおいて列ブロック
（メモリセルのブロックまたはデータブロック）を選択
する動作が実行される。アドレスとしてはＡｄ４〜Ａｄ
１１が利用される。残りの下位アドレスＡｄ０〜Ａｄ３
がこのライトトランスファモードの形式を指定するため
のコマンドとして利用される。
【０５５３】図９４に示す一覧表においては、下位アド
レスビットＡｄ０〜Ａｄ１のみが利用される状態が示さ
れる。残りのアドレスビットＡｄ２およびＡｄ３は将来
の機能拡張のために保存される。このコラムアドレスス
トローブＣＡＳ＃の立下がり時に与えられるＤＲＡＭ列
ブロックアドレスと同時にＤＲＡＭライトトランスファ
モード指定用のコマンドデータを与える構成とすること
により、データ転送モード指定用に余分にピン端子を必
要とすることがなくなり、チップ面積を低減することが
できる。
【０５５４】また外部制御装置もこのライトトランスフ
ァモード指定時に必要とされるデータを容易に生成して
ＣＤＲＡＭへ与えることができ、システム全体としての
制御も容易となる。この間の事情についてライトトラン
スファモードの詳細説明に移る前に説明する。
【０５５５】図９７は、ＣＤＲＡＭを用いるデータ処理
システムの構成の一例を示す図である。図９７におい
て、このデータ処理システムは、必要なデータの加工を
実行する外部処理装置としてのＣＰＵ２００２と、メイ
ンメモリおよびキャッシュメモリとして機能するＣＤＲ
ＡＭ２０００と、ＣＤＲＡＭ２０００の動作モードなど
を決定するキャッシュコントローラ２００４と、ＣＰＵ
２００２からのＳＲＡＭアドレスＡ０〜Ａ１１をラッチ
するＳＲＡＭアドレスラッチ２００６と、ＣＰＵ２００
０からのアドレスＡ１０〜Ａ２１をＤＲＡＭロウアドレ
スとしてラッチする行ラッチ２００８と、ＣＰＵ２００
２からのアドレスＡ４〜Ａ９をＤＲＡＭコラムブロック
アドレスとしてラッチする列ラッチ２０１０と、行ラッ
チ２００８および列ラッチ２０１０からのアドレスをマ
ルチプレクスしてＣＤＲＡＭ２０００へ与えるマルチプ
レクサ２０１４を含む。マルチプレクサ２０１４は列ラ
ッチ２０１０からのアドレスとコマンドラッチ２０１２
からのコマンドデータとを同一のタイミングでＣＤＲＡ
Ｍへ与える。
【０５５６】キャッシュコントローラ２００４は、ＣＰ
Ｕ２００２からのキャッシュアドレスＡ０〜Ａ１１にし
たがってキャッシュミス／キャッシュヒットを判定し該
判定結果に従った制御信号を発生する回路部分を含む。
ラッチ２００６からＣＤＲＡＭ２０００のＳＲＡＭアド
レスＡｓ０〜Ａｓ１１が発生される。マルチプレクサ２
０１４からはＣＤＲＡＭ２０００のＤＲＡＭアドレスＡ
ｄ０〜Ａｄ１１が発生される。
【０５５７】図９７に示すアドレスの構成においては、
ＣＰＵ２００２から与えられるアドレスビットＡ１２〜
Ａ２１がキャッシュのタグアドレスとして利用される。
ＣＰＵアドレスビットＡ１０およびＡ１１がウェイアド
レスとして利用される。ＣＰＵアドレスビットＡ４〜Ａ
９がセットアドレスとして利用される。ＣＰＵアドレス
ビットＡ０〜Ａ３がブロックアドレスとして利用され
る。ＣＰＵアドレスビットＡ２２〜Ａ３１（アドレスが
３２ビットの場合）はチップセレクトアドレスとして利
用される。すなわち図９７に示すアドレスの配置は４ウ
ェイセットアソシャティブ方式のマッピングがキャッシ
ュとメインメモリとの間で実現されている構成を示す。
【０５５８】キャッシュコントローラ２００４は、図示
しないチップセレクトアドレスをデコードしチップセレ
クト信号（またはチップイネーブル（第１の実施例の場
合））を発生する。
【０５５９】図９７に示す構成においては、マルチプレ
クサ２０１４は同じタイミングでＤＲＡＭ列アドレスと
ライトデータ転送モード用コマンドデータを発生するこ
とができる。したがって動作速度に悪影響を及ぼすこと
なくライトトランスファモードの種類を決定することが
できる。またライトトランスファモードの種類識別用の
コマンドデータの発生方法としても、この制御方法は容
易である。
【０５６０】次に、このライトトランスファモードの各
動作について説明する。 ［ＤＲＡＭライトトランスファ１モード］このモードは
ＤＲＡＭ列アドレスと同時に与えられたアドレスビット
Ａｄ０およびＡｄ１をともに“０”に設定することによ
り指定される。このモードにおいては、ライトデータ転
送バッファＤＴＢＷにテンポラリレジスタからのデータ
がロードされるとともにロードされたデータがＤＲＡＭ
アレイへ転送される。このライトデータ転送バッファ回
路におけるテンポラリレジスタからデータ転送バッファ
ＤＴＢＷへのデータ転送と同期して転送マスク回路にお
いてもテンポラリレジスタからのマスクデータがマスク
レジスタへ転送され、このデータ転送に対しマスクがか
けられる。このモードにおいてはデータ転送完了後テン
ポラリレジスタのマスクデータがセット状態とされる。
【０５６１】ここで、ライトデータ転送バッファ回路の
テンポラリレジスタ１４２、ライトデータ転送バッファ
ＤＴＢＷは図７０において参照符号１４２および１４４
でそれぞれ示している。マスクレジスタ回路に対して
は、このテンポラリレジスタを示していない。この詳細
構成については後に説明する。現在の説明においては、
データ転送動作を明確にするために構成は少し簡略化さ
れる。
【０５６２】図９８に示すように、ＤＲＡＭライトトラ
ンスファ１モードにおいては、ライトデータ転送バッフ
ァ（ＤＴＢＷ）１５２０からデータがＤＲＡＭアレイ１
０２へ伝達される。ＤＲＡＭアレイ１０２においては、
列ブロック（メモリセルのブロックまたはデータブロッ
ク）が選択されており、この選択された列ブロックへデ
ータが同時に書込まれる。
【０５６３】［ＤＲＡＭライトトランスファ１／リード
モード］このモードはアドレスビットＡｄ０およびＡｄ
１をそれぞれ“１”および“０”と設定することにより
指定される。このモードにおいては、ライトデータ転送
バッファ回路（ＤＴＢＷ）のデータがＤＲＡＭアレイ内
の選択された列ブロックへ伝達されるとともにさらにリ
ードデータ転送バッファ回路へも転送される。このデー
タ書込を受けたメモリセルを含む列ブロックからのデー
タをリードデータ転送バッファ回路（ＤＴＢＲ）へ転送
する。これによりキャッシュミスライト動作時におい
て、次に同一ブロックが指定された場合データの読出を
このリードデータ転送バッファ回路から行なうことがで
きるとともに、リードデータ転送バッファ回路（ＤＴＢ
Ｒ）からＳＲＭＡアレイ１０４へデータを書込むことに
より、ミスアクセスされたＳＲＡＭアレイ１０４内の内
容を書換えることができ、キャッシュミス時におけるペ
ナルティを低減することができ、高速動作するＣＤＲＡ
Ｍが得られる。
【０５６４】すなわち図９９に示すように、ＤＲＡＭラ
イトトランスファ／リード１モード動作時において、ラ
イトデータ転送バッファ回路（ＤＴＢＷ）１５２０から
ＤＲＡＭアレイ１０２内の選択された列ブロックへデー
タが転送される（マスクレジスタのマスクデータに従っ
たマスクの動作が実行される）とともに、ＤＲＡＭアレ
イ１０２内のこの選択された列ブロックのデータがリー
ドデータ転送バッファ回路（ＤＴＢＲ）１５１０へ伝達
される。
【０５６５】［ＤＲＡＭライトトランスファ２モード］
このモードは列ブロックアドレスビットＡｄ０およびｄ
１をそれぞれ“０”および“１”と設定することにより
指定される。この動作モード時においては、ライトデー
タ転送バッファ回路（ＤＴＢＷ）からＤＲＡＭアレイ内
の選択された列ブロックへのデータ転送が実行される。
この場合、ライトデータ転送バッファ回路においては、
テンポラリレジスタからライトデータ転送バッファ（Ｄ
ＴＢＷ）へのデータの転送は行なわれない。マスクレジ
スタにおいても同様である。
【０５６６】ライトデータ転送バッファ回路において
は、テンポラリレジスタと実際にＤＲＡＭアレイへデー
タを転送するバッファレジスタ部分とは切離される。Ｄ
ＲＡＭライトトランスファ２モードを繰返し実行すれ
ば、同じデータがＤＲＡＭアレイへ伝達される。ＤＲＡ
Ｍアレイにおいてページモードで列ブロックを選択すれ
ば高速でＤＲＡＭアレイ内のデータを同一データで書換
えることができる。すなわちグラフィック処理用途にお
いていわゆる「塗りつぶし」を高速で実現することがで
きる。データ転送動作は見掛け上は図９８に示すものと
同じとなる。同一データが転送されるか否かの違いが生
じるだけである。
【０５６７】［ＤＲＡＭライトトランスファ２／リード
モード］このモードはアドレスビットＡｄ０およびＡｄ
１を“１”に設定することにより指定される。この動作
モードにおいてはＤＲＡＭライトトランスファ２モード
に加えてさらにＤＲＡＭアレイの選択された列ブロック
のデータがリードデータ転送バッファ回路（ＤＴＢＲ）
へ転送される動作が付け加えられる。この動作モードに
おいても高速で「塗りつぶし」を実現することができ、
グラフィックデータ処理用途に極めて効果的なＣＤＲＡ
Ｍを得ることができる。
【０５６８】［データ転送動作のまとめ］図１００はＤ
ＲＡＭアレイからリードデータ転送バッファ回路へのデ
ータ転送動作シーケンスを示す波形図である。以下図１
００を参照してＤＲＡＭアレイからリードデータ転送バ
ッファ回路へのデータ転送動作について説明する。
【０５６９】マスタクロックＫの第１サイクルにおいて
ロウアドレスストローブＲＡＳ＃を“Ｌ”に設定し、コ
ラムアドレスストローブＣＡＳ＃およびデータ転送指示
ＤＴＤ＃を“Ｈ”に設定すると、ＤＲＡＭアクティベー
トモード（ＡＣＴ）が指定される。ＤＲＡＭ部分におい
ては、そのときに与えられたアドレスＡｄ０〜Ａｄ１１
をロウアドレスとして行選択動作が実行される。
【０５７０】ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過し
たサイクル、すなわちマスタクロックＫの第４サイクル
において、コラムアドレスストローブＣＡＳ＃が“Ｌ”
に設定され、ロウアドレスストローブＲＡＳ＃およびデ
ータ転送指示ＤＴＤ＃が“Ｈ”に設定されると、ＤＲＡ
Ｍリードトランスファモード（ＤＲＴ）が指定される。
ＤＲＡＭアレイにおいて選択行のうち与えられたアドレ
スを列ブロックアドレス（Ｃ１）として列ブロック（メ
モリセルのブロックまたはデータブロック）の選択が行
なわれ、この選択された列ブロックのデータがリードデ
ータ転送バッファ回路へ伝達される。いまレイテンシと
して３クロックサイクルが仮定される。
【０５７１】レイテンシは、先の第１の実施例において
も述べたように、新しいデータがリードデータ転送バッ
ファ回路からＳＲＡＭアレイおよび／またはデータ入出
力ピンＤＱへ伝達するのに必要とされるクロック数であ
り、リードデータ転送バッファ回路のアクセス時間と考
えることができる。レイテンシをｎクロックサイクルと
した場合、第（ｎ−１）サイクルは「ＤＴＢＲロックア
ウト」状態とされる。すなわちリードデータ転送バッフ
ァ回路からのデータ転送が禁止される（このサイクルに
おいてはリードデータ転送バッファ回路へアクセスする
動作モードが禁止状態とされる）。マスタクロックＫの
第７サイクルにおいてリードデータ転送バッファ回路の
データは確定状態となり、このサイクルにおいて、ＤＲ
ＡＭ部分においては再びＤＲＡＭリードトランスファモ
ードが指定される。マスタクロックＫの第１サイクルに
より指定された行において別の列ブロックの選択が列ブ
ロックアドレス（Ｃ２）にしたがって選択され、ＣＡＳ
レイテンシの経過後その新たに選択された列ブロック
（メモリセルのブロックまたはデータブロック）のデー
タがリードデータ転送バッファ回路へ転送される。
【０５７２】一方ＳＲＡＭ部分においては、マスタクロ
ックＫの第７サイクルにおいて制御クロックＣＣ０＃お
よびＣＣ１＃がともに“Ｌ”に設定され、ライトイネー
ブルＷＥ＃が“Ｈ”に設定される。ＤＱコントロールＤ
ＱＣは“Ｈ”であり、データの入出力は可能状態であ
る。この状態においてはバッファリードモードが指定さ
れ、そのときに与えられているアドレスＡｓ０〜Ａｓ３
にしたがってコラムデコーダが選択動作を実行し、リー
ドデータ転送バッファ回路に格納されたデータのうち対
応のデータを読出す。すなわちマスタクロックＫの第８
サイクルにおいてデータＢ１が読出される。すなわち、
ＤＲＡＭリードトランスファモード動作を実行し、レイ
テンシ経過時のサイクルにおいてバッファリードモード
（ＢＲ）動作を実行することにより、このバッファリー
ドトランスファモード動作が指定されてから時間ｔＣＡ
Ｃ経過後に読出データを得ることができる。
【０５７３】マスタクロックＫの第１０サイクルにおい
て列ブロックアドレス（Ｃ２）により選択されたデータ
がリードデータ転送バッファ回路に格納される。このサ
イクルにおいて再びバッファリードモード動作（ＢＲ）
が実行され、各クロックサイクルごとにこのリードデー
タ転送バッファ回路に格納されたデータ（Ｂ２、Ｂ３、
Ｂ４およびＢ５）が順次読出される。
【０５７４】このバッファリードモード動作と並行し
て、マスタクロックＫの第１２サイクルにおいて再びＤ
ＲＡＭリードトランスファモードが指定され、３クロッ
クサイクル経過後にリードデータ転送バッファ回路のデ
ータが確定状態となる。ＳＲＡＭアレイ部分において、
この第１４サイクルはリードデータ転送バッファ回路へ
のアクセスが禁止状態とされるため、そのときに与えら
れているＳＲＡＭアドレスは無視される（ＤＴＢＲロッ
クアウト期間のため）。
【０５７５】マスタクロックＫの第１５サイクルにおい
て再びバッファリードモード動作が指定され、このリー
ドデータ転送バッファ回路に格納されたデータ（Ｂ６）
が読出される。
【０５７６】マスタクロックＫの第１５サイクルにおい
てロウアドレスストローブＲＡＳ＃およびデータ転送指
示ＤＴＤ＃が“Ｌ”に設定され、コラムアドレスストロ
ーブＣＡＳ＃が“Ｈ”に設定され、ＤＲＡＭプリチャー
ジモード（ＰＣＧ）が指定される。これによりＤＲＡＭ
アレイにおいて選択された行が非選択状態へと移行す
る。
【０５７７】上述のように、ＤＲＡＭリードトランスフ
ァモードとバッファリードモードを組合せて利用するこ
とにより、ＳＲＡＭアレイに何ら影響を及ぼすことなく
リードデータ転送バッファ回路を介してＤＲＡＭアレイ
のデータを読出すことができる。この動作モードはＤＲ
ＡＭのページモードを利用して実行することができるた
め（ＤＲＡＭアクティベートモード動作がＤＲＡＭプリ
チャージモード動作が実行されるまで持続される）、高
速でデータの読出を行なうことができる。
【０５７８】図１０１は、ライトデータ転送バッファ回
路からＤＲＡＭアレイへのデータ転送動作シーケンスを
示す波形図である。以下、図１０１を参照してこのライ
トデータ転送バッファ回路からＤＲＡＭアレイへデータ
を転送するＤＲＡＭライトトランスファモード動作につ
いて説明する。
【０５７９】マスタクロックＫの第１サイクルにおい
て、ロウアドレスストローブＲＡＳ＃が“Ｌ”に設定さ
れ、コラムアドレスストローブＣＡＳ＃およびデータ転
送指示ＤＴＤ＃がともに“Ｈ”に設定され、ＤＲＡＭア
クティベートモード（ＡＣＴ）が指定され、ＤＲＡＭア
レイにおいて行選択動作が実行される。
【０５８０】一方、ＳＲＡＭ部分においては、マスタク
ロックＫの第１サイクルないし第４サイクルにおいてバ
ッファライトモード（ＢＷ）動作が実行され、データＢ
１〜Ｂ４がそれぞれマスタクロックＫの第２サイクルな
いし第４サイクルにおいて順次ライトデータ転送バッフ
ァ回路に含まれるテンポラリレジスタに格納される。バ
ッファライトモード（ＢＷ）の指定は制御クロックＣＣ
０＃およびＣＣ１＃およびライトイネーブルＷＥ＃をす
べて“Ｌ”に設定し、かつＤＱコントロールＤＱＣは
“Ｈ”に設定することにより実現される。
【０５８１】マスタクロックＫの第４サイクルにおい
て、ロウアドレスストローブＲＡＳ＃を“Ｈ”に設定し
かつコラムアドレスストローブＣＡＳ＃およびデータ転
送指示ＤＴＤ＃をともに“Ｌ”に設定することによりＤ
ＲＡＭライトトランスファ１モード（ＤＷＴ１）動作が
指定される。このＤＲＡＭライトトランスファ１モード
か指定されると、テンポラリレジスタに格納されていた
データ（Ｂ１〜Ｂ４）がライトデータ転送バッファ（Ｄ
ＴＢＷ）へ転送される。ライトデータ転送バッファ（Ｄ
ＴＢＷ）へ転送されたデータはレイテンシ（３クロック
サイクル）経過後にＤＲＡＭアレイにおいて選択された
列ブロック（メモリセルのブロックまたはデータブロッ
ク）へ格納される。
【０５８２】このレイテンシが経過したとき、すなわち
マスタクロックＫの第７サイクルにおいて再びコラムア
ドレスストローブＣＡＳ＃およびデータ転送指示ＤＴＤ
＃が“Ｌ”に設定され、ロウアドレスストローブＲＡＳ
＃が“Ｈ”に設定される。このモードにおいて、そのと
きに与えられているＳＲＡＭアドレスＡｓ０〜Ａｓ３を
コマンドデータとして設定することによりＤＲＡＭライ
トトランスファ２（ＤＷＴ２）モードが指定される。こ
のＤＲＡＭライトトランスファ２モードが指定される
と、テンポラリレジスタとライトデータ転送バッファ
（ＤＴＢＷ）が切離され、テンポラリレジスタからライ
トデータ転送バッファ（ＤＴＢＷ）へのデータ転送が行
なわれない。ライトデータ転送バッファ（ＤＴＢＷ）に
格納されたデータがＤＲＡＭアレイ内において選択され
た列ブロックへレイテンシ経過後に伝達される。
【０５８３】ここで、図１０１において、ＤＲＡＭライ
トトランスファモードにおいて、モードの指定はＤＲＡ
Ｍライトトランスファモード指定時におけるＤＲＡＭア
ドレスＡｄ０〜Ａｄ３により行なわれる。したがって、
ＳＲＡＭ部分における動作に悪影響を及ぼすことなくＤ
ＲＡＭライトトランスファモードの指定を行なうことが
できる。
【０５８４】マスタクロックＫの第１０サイクルにおい
て再びバッファライトモード（ＢＷ）が指定され、デー
タＢ５、Ｂ６およびＢ７がマスタクロックＫの第１０な
いし第１２サイクルにおいてライトデータレジスタ（テ
ンポラリレジスタ）に格納される。
【０５８５】マスタクロックＫの第１２サイクルにおい
て再びＤＲＡＭライトトランスファ１モードが指定さ
れ、テンポラリレジスタに格納されたデータＢ５〜Ｂ７
がライトデータ転送バッファへ転送される。所定のレイ
テンシの期間が経過後この新しいデータＢ５〜Ｂ７がＤ
ＲＡＭの選択された列ブロックへ格納される。ここで、
マスタクロックＫの第１３サイクルにおいてＳＲＡＭ部
分においてはバッファライトモード（ＢＷ）モードが指
定されている。しかしながらこの動作モードは、ライト
データ転送バッファこのサイクルにおいてはテンポラリ
レジスタの格納データがライトデータ転送バッファへ転
送されているため、テンポラリレジスタへのアクセスは
禁止されている。したがってこのマスタクロックＫの第
１３サイクルにおいて指定されるバッファライトモード
動作は実行されない。
【０５８６】マスタクロックＫの第１５サイクルにおい
てＤＲＡＭプリチャージモード（ＰＣＧ）動作が指定さ
れ、ＤＲＡＭアレイはプリチャージ状態に復帰する。
【０５８７】すなわちこのＤＲＡＭライトトランスファ
モードにおいては、テンポラリレジスタとライトデータ
転送バッファとが設けられているため、ＳＲＡＭ部分に
おける動作とパイプライン的または独立にＤＲＡＭアレ
イのデータ転送を行なうことができる。ライトトランス
ファ１モードにおいてはその第１サイクルにおいてテン
ポラリレジスタとライトデータ転送バッファとを接続
し、次のサイクルが始まる以前にこのテンポラリレジス
タとライトデータ転送バッファとを切離す。この切離し
時においてテンポラリレジスタに対応するマスクレジス
タ回路内のマスクデータをすべてセット状態に設定す
る。
【０５８８】このテンポラリレジスタとライトデータ転
送バッファとが切離された後にテンポラリレジスタへデ
ータをＳＲＡＭアレイからまたは外部から書込むことが
できる。
【０５８９】ＤＲＡＭライトトランスファ２モード動作
においては、テンポラリバッファとライトデータ転送バ
ッファとが切離されたままである。したがって、テンポ
ラリレジスタからライトデータ転送バッファへのデータ
転送は行なわれず、前のサイクルにおいてライトデータ
転送バッファに格納されたデータがＤＲＡＭアレイの選
択列へ転送される。
【０５９０】ＤＲＡＭライトトランスファモードにおい
て、ＤＲＡＭアレイへのデータ転送とともにリードデー
タ転送バッファ回路へ動作を転送するモードが設けられ
ている。これはキャッシュメモリとして利用する場合に
効果的である。
【０５９１】［ライトトランスファ動作制御系］図１０
２は、ＤＲＡＭライトトランスファ動作を制御するため
の構成を示す図である。図１０２において、ライトトラ
ンスファ制御系は、内部のＤＲＡＭマスタクロックＤ
Ｋ、内部ロウアドレスストローブＲＡＳ、内部コラムア
ドレスストローブＣＡＳおよび内部データ転送指示ＤＴ
Ｄに応答してＤＲＡＭライトトランスファモードが指定
されたことを検出するライトトランスファ検出回路２１
１０と、信号ＤＫ、ＲＡＳ、ＣＡＳおよびＤＴＤに従っ
て、ＤＲＡＭライトトランスファモードが指定されたと
き、そのときに与えられたＤＲＡＭ列アドレスの下位２
ビットＡｄ０およびＡｄ１を格納するコマンドレジスタ
２１１２と、信号ＤＫ、ＲＡＳ、ＣＡＳ、およびＤＴＤ
に応答して、ＤＲＡＭアレイからリードデータ転送バッ
ファ回路２１０６へのデータ転送が指示されたことを検
出するリードトランスファ検出回路２１１４を含む。ラ
イトトランスファ検出回路２１１０、コマンドレジスタ
２１１２、およびリードトランスファ検出回路２１１４
は図７０に示すＤＲＡＭコントロール回路１２８に含ま
れる。コマンドレジスタ２１１２は下位ビットアドレス
Ａｄ0 およびａｄ１のみを受けるように示している。ア
ドレスビットＡｄ０〜ａｄ３が利用されてもよい（機能
拡張のために）。
【０５９２】ライトトランスファ検出回路２１１０は、
ＤＲＡＭライトトランスファモードが指定されたとき、
ライトデータ転送バッファ（ＤＴＢＷ）２１００からＤ
ＲＡＭアレイ（図１０２においてグローバルＩＯ線対Ｇ
ＩＯを示す）へのデータ転送を指定する信号φＢＤと、
ＤＲＡＭライトトランスファモードが指定されたとき、
テンポラリレジスタ２１０４からライトデータ転送バッ
ファ（ＤＴＢＷ）２１００へのデータ転送を行なうため
の転送信号φＴＢＥを発生する。
【０５９３】制御系はさらに、ライトトランスファ検出
回路２１１０からの信号φＴＢＥとコマンドレジスタ２
１１２からのアドレスビットＡｄ１を受け、ＤＲＡＭラ
イトトランスファ１モード（テンポラリレジスタからラ
イトデータ転送バッファへのデータ転送が行なわれる）
が指定されたとき、転送指示信号を発生するゲート回路
２１１６と、コマンドレジスタ２１１２からのアドレス
ビットＡｄ０と信号φＴＢＥとを受け、リードデータ転
送バッファ（ＤＴＢＲ）２１０６へのデータ転送を含む
ライトトランスファモードが指定されたときに該モード
検出信号を発生するゲート回路２１１８と、リードトラ
ンスファ検出回路２１１４からのリードトランスファモ
ード検出信号φＤＲＭとゲート回路２１１８との出力と
に応答して、ＤＲＡＭアレイからリードデータ転送バッ
ファへのデータ転送を指示する信号を発生するゲート回
路２１２０と、ゲート回路２１２０の出力に応答して、
リードデータ転送バッファ（ＤＴＢＲ）２１０６へのデ
ータ転送を駆動するドライブ信号φＤＲを発生するリー
ドトランスファドライブ回路２１２２を含む。リードト
ランスファドライブ回路２１１２は、ゲート回路２１１
８の出力およびリードトランスファモード検出信号φＤ
ＲＭの一方が活性状態となったときにリードデータ転送
バッファ（ＤＴＢＲ）２１０６へのデータ転送をドライ
ブする信号φＤＲを発生する。
【０５９４】ライトデータ転送バッファ（ＤＴＢＷ）２
１００とテンポラリレジスタ２１０４との間には転送ゲ
ート２１０２が設けられる。転送ゲート２１０２はゲー
ト回路２１１６の出力に応答してテンポラリレジスタ２
１０４の出力をライトデータ転送バッファ（ＢＴＤＷ）
２１００へ転送する。
【０５９５】上述の構成を利用することにより、ＤＲＡ
Ｍライトトランスファモードの種類を検出し、該検出さ
れた動作モードにしたがって正確にデータ転送動作を実
行することができる。
【０５９６】次にこのＤＲＡＭライトトランスファ２モ
ード（リードデータ転送バッファ回路へのデータ転送を
行なうモードを含む）の動作について説明する。
【０５９７】［ＤＲＡＭライトトランスファ２モード］
今、図１０３に示すように、バッファライト（ＢＷ）モ
ードにしたがってライトデータ転送バッファ回路へデー
タを書込み、続いてライトトランスファ１（ＤＷＴ１）
モードを実行し、続いて複数回ＤＲＡＭライトトランス
ファ２（ＤＷＴ２）モードを実行した場合を考える。Ｄ
ＲＡＭライトトランスファモードの種類の指定は、各モ
ードにおいてＤＲＡＭアドレスＡｄの下位２ビットＡ０
およびＡ１（Ａｄ０およびＡｄ１に対応）の値を指定す
ることにより、行なわれる。
【０５９８】図１０４（Ａ）は、このＤＷＴ１モード時
におけるデータの流れを示す図である。図１０４（Ａ）
に示すように、ＤＲＡＭライトトランスファ１モードに
おいては、テンポラリレジスタに格納された１６ビット
のデータＤ１〜Ｄ１６がライトデータ転送バッファ回路
（ＤＴＢＷ）へ転送される。このとき同様にマスクレジ
スタにおいてもテンポラリレジスタとの階層構造を備え
ているため、このテンポラリマスクレジスタのマスクデ
ータがマスクレジスタへ格納される。ライトデータ転送
バッファ回路（ＤＴＢＷ）に格納されたデータＤ１〜Ｄ
１６はマスクレジスタに格納されたマスクデータＭ１〜
Ｍ１６にしたがってマスクをかけられて、ＤＲＡＭアレ
イにおいて選択された列ブロック（斜線領域Ａ）に転送
される。テンポラリマスクレジスタのマスクデータは、
マスクレジスタへのマスクデータへの転送後すべてセッ
ト状態とされる。続いてバッファライト（ＢＷ）モード
でテンポラリレジスタにデータの書込みが行なわれたと
き対応のマスクデータがリセット状態とされるようにす
るためである。
【０５９９】図１０４（Ｂ）は、ＤＲＡＭライトトラン
スファ２モードにおけるデータの流れを示す図である。
このＤＲＡＭライトトランスファ２モードにおいては、
図１０４（Ｂ）に示すように、テンポラリレジスタから
ライトデータ転送バッファ回路（ＤＴＢＷ）へのデータ
転送は実行されない。したがってライトデータ転送バッ
ファ回路（ＤＴＢＷ）における格納データは前のサイク
ルにテンポラリレジスタから転送されたデータである。
マスクレジスタにおいても、テンポラリマスクレジスタ
からのマスクデータの転送は実行されない。したがっ
て、前のサイクルと同じデータがＤＲＡＭアレイ内にお
いて選択された行の異なる列ブロックに転送される。Ｄ
ＲＡＭアレイにおいては、列ブロック単位で同じデータ
が書込まれる。
【０６００】図１０４（Ｂ）に示す動作を繰返し実行す
ることにより、図１０５に示すように、ディスプレイ装
置の表示画面ＣＲＴの所定の領域Ｂを高速で同一のデー
タで変更することができる。グラフィック処理における
いわゆる「塗りつぶし」動作を高速で実行することがで
きる。なおマスクレジスタの構成については、後に詳細
に説明する。
【０６０１】このＤＲＡＭライトトランスファモードに
おいては、マスクレジスタのマスクデータによりＤＲＡ
Ｍアレイへのデータ転送にマスクをかけることができ
る。したがって、ＤＲＡＭアレイのデータを外部書込デ
ータで書換える場合、いわゆるリードモディファイライ
トモードを実行する必要がなく、高速でＤＲＡＭアレイ
の内容を変更することができる。
【０６０２】ＣＤＲＡＭは製造後チップ単体または回路
に組込んた状態において正常に動作しているかのテスト
が行なわれる。すなわち図１０６に示すようにＣＤＲＡ
Ｍ２５００に対しテスタ２５１０から様々なパターンを
持つテストパターンが与えられ、そのテストパターンに
よるＣＤＲＡＭ２５００の動作状態を識別することによ
りＣＤＲＡＭ２５００が正常に動作しているか否かを判
別する必要がある。この場合、ＣＤＲＡＭのテストが容
易に実現されるのがテストの信頼性およびテスト時間の
短縮の観点から好ましい。そこで、次にテストを容易に
実行するための構成について説明する。
【０６０３】［セットコマンドレジスタモード］セット
コマンドレジスタモード（ＳＣＲサイクル）は、図１０
７に示すようにマスタクロックＫの立上がりエッジでロ
ウアドレスストローブＲＡＳ＃、コラムアドレスストロ
ーブＣＡＳ＃、およびデータ転送指示ＤＴＤ＃をともに
“Ｌ”に設定することにより指定される。このときＤＲ
ＡＭアドレスがコマンドデータとなる。コマンドデータ
はコマンドレジスタに格納され、ＣＤＲＡＭのピン配置
（ＩＯ構成）、レイテンシおよび出力モード（トランス
ペアレント、レジスタ、およびラッチ）の設定が実行さ
れる。このようなコマンドデータをテスタで容易に発生
することができるのが望ましい。
【０６０４】図１０８は、セットコマンドレジスタサイ
クル時におけるコマンドデータの構成を示す図である。
ＤＲＡＭアドレスＡｄのうち下位９ビットＡｄ０〜Ａｄ
８をコマンドの内容とし、コマンドレジスタへ格納す
る。アドレスビットＡｄ９は、ＤＲＡＭライトトランス
ファモードにおけるリードデータ転送バッファ回路への
データ転送の有無を示すビットとして利用される。
【０６０５】アドレスビットＡｄ１０は、ＤＲＡＭライ
トトランスファモードがＤＷＴ１モードを含むかＤＷＴ
２モードを含むかを示すために用いられる。アドレスビ
ットＡｄ１１はテストモードをセット／リセットするた
めに利用される。テストモードか指定された場合には、
ＤＲＡＭライトトランスファモード時においてコマンド
データＡｄ０〜Ａｄ３が設定されるがそのときのコマン
ドデータは無視される。
【０６０６】この構成とすれば、テスタは、ＤＲＡＭア
ドレスＡｄ０〜Ａｄ１１を用いてコマンドデータのみを
発生することができる。ＤＲＡＭ列ブロックアドレスと
ＤＲＡＭライトトランスファモードの種類を示すコマン
ドデータとを同時に与える必要はない。したがって、テ
スタの構成が容易となり、かつコマンドデータの設定を
容易に行なうことができ、信頼性の高いテストを実現す
ることができる。
【０６０７】図１０９はテストモード時におけるコマン
ドデータとＤＲＡＭライトトランスファモードとの対応
関係を示す図である。図１０９に示すように、セットコ
マンドレジスタモードにおいて、アドレスビットＡｄ１
１が“１”（“Ｈ”）であればテストモードがセットさ
れ、“０”であればテストモードはリセットされる。テ
ストモードがセットされた状態において、アドレスビッ
トＡｄ１０およびＡｄ９がともに“０”であれば、ＤＷ
Ｔ１モードが指定される。アドレスビットＡｄ１０およ
びＡｄ９が“０”および“１”にそれぞれあれば、ＤＷ
Ｔ１Ｒモードが指定される。
【０６０８】アドレスビットＡｄ１０およびＡｄ９がそ
れぞれ“１”および“０”であればＤＷＴ２モードが指
定される。アドレスビットＡｄ１０およびＡｄ９がとも
に“１”であればＤＷＴ２Ｒモードが指定される。
【０６０９】テストモード時においては、セットコマン
ドレジスタモードにしたがってテストモードリセットが
実行されるかまたはオートリフレッシュモードが実行さ
れるまで持続的にテストモード状態となる。テストモー
ド状態においてはＤＲＡＭアレイのオートリフレッシュ
が実行される。これに代えてコマンドレジスタの設定の
みがセットコマンドレジスタサイクルにおいて実行され
るように構成されてもよい。
【０６１０】図１１０はテストモードのセット／リセッ
トに応じてＤＲＡＭライトトランスファモードの指定を
行なうための回路構成例を示す図である。図１１０にお
いて、テストモード制御系は、内部制御信号ＲＡＳ、Ｃ
ＡＳ、ＤＴＤおよびＤＲＡＭマスタクロックＤＫを受
け、セットコマンドレジスタ（ＳＣＲ）モードが指定さ
れたか否かを判別するＳＣＲモード検出器２６００と、
ＳＣＲモード検出回路２６００からのＳＣＲモード検出
に応答してＤＲＡＭアドレスＡｄ０〜Ａｄ１１をコマン
ドデータとしてラッチするコマンドレジスタ２６０２
と、コマンドレジスタ２６０２からのアドレスＡｄ１１
に対応するデータを受け、テストモードが指定されたか
否かを判別するテストモード検出回路２６０４とを含
む。
【０６１１】ＳＣＲモード検出回路２６００は、マスタ
クロックＤＫの立上がりエッジで信号ＲＡＳ、ＣＡＳお
よびＤＴＤがすべて“Ｌ”となったときにＳＣＲモード
が指定されたと判断する。コマンドレジスタ２６０２は
このＳＣＲモード検出回路２６００からのＳＣＲモード
検出に応答してそのときに与えられていたＤＲＡＭアド
レスＡｄ０〜Ａｄ１１をラッチする。コマンドレジスタ
２６０２は、図１１０において、単なるラッチ回路のよ
うに示される。ＤＷＴモード検出回路２１１０およびコ
マンドレジスタ２１１２は図１０１に示すものと同様で
あり、ＤＲＡＭライトトランスファモードの種類を検出
するための回路構成である。コマンドレジスタ２１１２
はＤＲＡＭライトトランスファモードの種類を示すコマ
ンドデータをＤＷＴモード検出回路２１１０からのＤＷ
Ｔモード検出に応答してラッチする。
【０６１２】テストモード制御系はさらに、テストモー
ド検出回路２６０４の出力に応答して、コマンドレジス
タ２６０２からのアドレスＡｄ９およびＡｄ１０とコマ
ンドレジスタ２１１２からのアドレスＡｄ０およびＡｄ
１（ここで内部信号はアドレスと同じ符号を用いている
がコマンドデータである）の一方を通過させるための選
択ゲート回路２６０６を含む。選択ゲート回路２６０６
では、テストモード検出回路２６０４がテストモードを
検出している場合には転送ゲート２６１１と２６１３が
オン状態となり転送ゲート２６１５および２６１７がオ
フ状態となる。これにより図１０２に示すゲート回路２
１１６および２１１８へはそれぞれアドレスＡｄ１０と
Ａｄ９が伝達される。テストモードがリセット状態とさ
れたとき、テストモード検出回路２６０４の出力は
“Ｌ”となり、転送ゲート２６１１および２６１３がオ
フ状態、転送ゲート２６１５および２６１７がオン状態
となる。
【０６１３】テストモード動作がＳＣＲモードにより指
定された場合、再びこのＳＣＲモードを用いてテストモ
ードリセット（ビットＡｄ１１を“０”に設定する）が
実行されるかまたはオートリフレッシュモード（ＡＲＦ
モード）が指定されるまでテストモードが維持される。
テストモード動作時においては、したがってテストモー
ド検出回路２６０４の出力が持続的に“Ｈ”となり、Ｄ
ＲＡＭライトトランスファモード指定時においてコマン
ドレジスタ２１１２からのコマンドデータは無視され、
ＳＣＲモード設定時において指定されたアドレスＡｄ１
０およびＡｄ９がＤＲＡＭライトトランスファモードの
種類識別ビットとして伝達される。
【０６１４】この図１１０に示す構成では、コマンドレ
ジスタ２６０２および２１１２へ外部アドレスＡｄ０〜
Ａｄ１１が与えられている。ＤＲＡＭアレイにおいてＳ
ＣＲモードが指定されたときオートリフレッシュが実行
されるため内部アドレスとしてリフレッシュアドレスが
発生される場合も考えられ、この状態を防止するためで
ある。またこの外部アドレスをコマンドデータしとて取
込む構成とすることにより、ＤＲＡＭアレイの活性状態
（ＤＲＡＭアクティベートモードが実行されている）に
おいてコマンドレジスタにこのＤＲＡＭの動作に悪影響
を及ぼすことなくコマンドデータを設定することができ
る。
【０６１５】［キャッシュ動作］図１１１はキャッシュ
システムの構成の一例を示す図である。図１１１におい
て、キャッシュシステムは、外部処理装置としてのＣＰ
Ｕ３０００と、メインメモリおよびキャッシュメモリと
して機能するＣＤＲＡＭ３２００と、ＣＤＲＡＭ３２０
０へのアクセスを制御するためのキャッシュ制御回路３
１００を含む。ＣＤＲＡＭ３２００はそれぞれ独立に駆
動されるＳＲＡＭ部３２１０およびＤＲＡＭ部３２３０
と、ＳＲＡＭ部分３２１０とＤＲＡＭ部分３２３０との
間のデータ転送および装置外部とのデータの出力を行な
うための双方向データ転送回路（ＤＴＢ）３２２０を含
む。
【０６１６】キャッシュ制御回路３１００は、ＣＰＵ３
０００から与えられるセットアドレスをデコードし、対
応のセットを選択する信号を発生するデコーダ３１０２
と、各セットごとにタグアドレスを格納するタグメモリ
３１０６と、タグメモリに格納されたタグアドレスに対
応するＳＲＡＭ部３２１０とＤＲＡＭ部３２３０の内容
が異なっているか否かを記憶するダーティビットメモリ
３１０４と、ＣＰＵ３０００からのチップセレクトおよ
びタグアドレスを受け、タグメモリ３１０６においてデ
コーダ３１０２により指定されたセットのタグアドレス
を読出し、タグアドレスが一致しているか否かを判別す
るとともにチップセレクトアドレスがＣＤＲＡＭ３２０
０を指定しているか否かを判断し、該判断結果に従って
制御信号を発生するコントローラ３１０８と、キャッシ
ュミス時（タグアドレスの不一致時）ＣＰＵ３００から
のタグアドレスをタグメモリ３１０６の対応のセットへ
格納するとともに、このタグメモリ３１０６から読出さ
れた内部アドレスをＣＤＲＡＭ３２００へ与える（コピ
ーバック動作）セレクタ３１００を含む。
【０６１７】ＣＤＲＡＭ３２００において、ＳＲＡＭ部
３２１０における１行はＤＲＡＭ部３２３０における任
意の列ブロックとデータの転送を行なうことができる。
したがって任意のマッピング（ダイレクトマッピング、
セットアソシャティブおよびフルアソシャティブ）を実
現することができる。
【０６１８】図１１１において、マルチプレクス回路３
３００は、ＤＲＡＭ部３２３０へのアクセス時にロウア
ドレスとコラムアドレスとを時分割的に多重化して与え
るとともに、ＣＰＵ３０００からのアドレスとキャッシ
ュ制御回路３１００内のセレクタ３１１０からのアドレ
スの一方をも選択する。次に動作について説明する。
【０６１９】ＣＤＲＡＭ３２００において、ＤＲＡＭア
レイにおいてはＤＲＡＭアクティベートモード（ＡＣＴ
モード）により１行を選択状態に維持することができ
る。この１行に接続されるメモリセルのデータはＤＲＡ
Ｍセンスアンプにより増幅しかつラッチされている。本
発明においてはこのＤＲＡＭセンスアンプをキャッシュ
として利用する。
【０６２０】［ライトバック方式のキャッシュシステ
ム］ライトバック方式においては、キャッシュミス時に
キャッシュメモリの内容がメインメモリへ転送される。
すなわちＳＲＡＭ部３２１０からＤＲＡＭ部分３２３０
へデータが転送される（コピーバック動作）。このライ
トバック方式のキャッシュメモリにおけるＣＤＲＡＭ３
２００へのアクセス方式には２種類存在する。すなわ
ち、（ａ）データ書込時においてアロケイトしない（Ｓ
ＲＡＭ部へデータを書込まない）と、（ｂ）リード動作
時およびライト動作時ともにキャッシュミス時にはＳＲ
ＡＭアレイへデータを書込む（アロケイトする）。
【０６２１】（ｉ） アロケイト無しモード まず、このアロケイトしない場合のＣＤＲＡＭへのアク
セス動作について図１１２および図１１３に示す動作フ
ロー図を参照して説明する。
【０６２２】ＣＰＵ３０００からアクセス要求があると
（ステップＳ２）、次いでその動作はデータ読出動作で
あるかデータ書込動作であるかの判別が行なわれる（ス
テップＳ４）。アクセス要求があるか否かの判別は、図
１１１に示すコントローラ３１０８により行なわれる
（チップセレクト端子）。
【０６２３】ステップＳ４においてデータ読出動作であ
ると判別されると、次いでＣＰＵ３０００が要求したデ
ータがＳＲＡＭアレイに格納されているか否かの判別が
行なわれる（ステップＳ６）。ＳＲＡＭアレイにＣＰＵ
３０００が要求するデータがあると判別された場合（こ
れは、キャッシュ制御回路３１００において外部メモリ
に格納されたタグアドレスとＣＰＵ３０００から与えら
れるタグアドレスとの一致／不一致をみることにより判
別される）、ＳＲＡＭリードモード（ＳＲサイクル）が
指定される（ステップＳ７）。これにより、ＳＲＡＭア
レイにおいて、ＣＰＵアドレスからのセットおよびブロ
ックアドレスに従ったメモリセルの選択が行なわれ、選
択されたＳＲＡＭメモリセルのデータが読出される。ス
テップＳ７の後再びステップＳ２へ戻る。
【０６２４】ステップＳ６において、ＣＰＵ３０００が
要求するデータがＳＲＡＭアレイに存在しないと判別さ
れたとき（キャッシュミス）、まずダーティビットがオ
ン状態であるかオフ状態であるかの判別が行なわれる
（ステップＳ８）。ダーティビットがオフ状態の場合、
キャッシュの内容とメインメモリの内容は一致してい
る。すなわちＳＲＡＭアレイにおけるデータの変更は、
既にＤＲＡＭアレイのメモリセルのデータに反映されて
いる。この場合、次いで同一ページがアクセスされてい
るか否かの判別が行なわれる。すなわち、ＣＰＵが現在
ＤＲＡＭアレイにおいて選択状態とされている行を指定
するか否かの識別が行なわれる（ステップＳ１０）。
【０６２５】ここで、ＤＲＡＭアレイにおいては、それ
より先のサイクルにおいて選択された行が常時選択状態
を維持している。この同一ページであるか否かの判別
は、ＣＰＵからのタグアドレスおよびセットアドレスの
一部またはＣＰＵアドレスがＤＲＡＭロウアドレスに対
応しており、このアドレス部分を比較することにより行
なわれる。この動作は、図１１１に示すコントローラ３
１０８内において実行される。現在選択状態とされてい
るＤＲＡＭの行は、前のサイクルにおいてキャッシュミ
ス時においてタグメモリに格納されたタグアドレスに従
って選択された行であるかまたはＣＰＵアドレスにより
指定された行である。コピーバック動作後再びＣＰＵア
ドレスに従って新たな行が選択状態とされてもよい。ま
たタグアドレスに従って選択された行が選択状態とされ
てもよい。いずれの構成が用いられてもよい。
【０６２６】ステップＳ１０において、同一ページでな
いと判別された場合、すなわち、ＤＲＡＭアレイの別の
行を指定していると判別された場合、ＤＲＡＭプリチャ
ージモード（ＰＣＧサイクル）が実行される（ステップ
Ｓ１２）。これによりＤＲＡＭアレイにおいて、現在選
択状態とされていた行が非選択状態となる。
【０６２７】次いで、ＤＲＡＭアクチベートモード（Ａ
ＣＴサイクル）動作が実行される（ステップＳ１４）。
これにより、現在与えられているＣＰＵアドレスに従っ
てＤＲＡＭアレイ内の１行が選択状態とされ、この選択
された１行に接続されるメモリセルのデータがＤＲＡＭ
センスアンプにより検知増幅されかつラッチされる。
【０６２８】ステップＳ１０において同一ページと判別
された場合、およびステップＳ１４においてＤＲＡＭア
クチベートモード動作が実行された後、ＤＲＡＭリード
トランスファモード（ＤＲＴサイクル）が実行される
（ステップＳ１６）。これにより、ＤＲＡＭアレイの選
択された行に接続されるメモリセルのうち、コラムブロ
ックアドレスが指定する列ブロックのデータがリードデ
ータ転送バッファ回路へ転送される。
【０６２９】次いで、バッファリードトランスファ／リ
ードモード（ＢＲＴＲサイクル）動作が実行される（ス
テップＳ１８）。この動作モードにおいては、リードデ
ータ転送バッファ回路に格納されたデータのＳＲＡＭア
レイ内のＣＰＵアドレスにより選択された行へ伝達され
るとともに、ＣＰＵアドレスに従ってこのＳＲＡＭアレ
イへのデータ転送動作と並行してデータが読出される
（リードデータ転送バッファ回路から直接読出されても
よい）。
【０６３０】ステップＳ８において、ダーティビットが
オン状態であれば、ＳＲＡＭアレイとＤＲＡＭアレイの
対応のセットの内容が異なっている状態を示す。この場
合、ＳＲＡＭバッファライトトランスファモード（ＢＷ
Ｔサイクル）が実行される（ステップＳ９）。これによ
り、ＳＲＡＭアレイ内のＣＰＵアドレスにより選択され
た行のメモリセルのデータがライトデータ転送バッファ
回路へ伝達される。次いで、ステップＳ１０と同様にし
て、同一ページがアクセスされているか否かの判別が実
行される（ステップＳ１１）。
【０６３１】ステップＳ１１において、同一ページでな
いと判定された場合には、ＤＲＡＭプリチャージモード
（ＰＣＧサイクル）およびＤＲＡＭアクチベートモード
（ＡＣＴサイクル）動作が順次実行される（ステップＳ
１３およびＳ１５）。これにより、ＤＲＡＭアレイにお
いて、ＣＰＵから現在与えられているアドレスに従って
行選択が行なわれ、選択された行に接続されるメモリセ
ルのデータがセンスアンプにより検知増幅されラッチさ
れる。次いでＤＲＡＭリードトランスファモード（ＤＲ
Ｔサイクル）およびバッファリードトランスファ／リー
ドモード（ＢＲＴＲサイクル）が実行される（ステップ
Ｓ１７およびＳ１９）。これにより、キャッシュミスか
つページミスの場合においても高速でデータが読出され
る。
【０６３２】次いで次のアクセス要求を待つ（ステップ
Ｓ２１）。次のアクセス要求が同一ページを指定してい
るか否かの判別が実行される（ステップＳ２７）。この
ときの同一ページであるか否かの判別は、ステップＳ９
においてバッファライトトランスファモード（ＢＷＴサ
イクル）によりライトデータ転送バッファ回路に格納さ
れたメモリセルが属する行と、現在ＤＲＡＭアレイにお
いて選択されている行が同一行であるか否かの判別が実
行される。これは、タグアドレスを用いて実行される。
ステップＳ２３において同一ページであると判断された
場合には、ＤＲＡＭライトトランスファ１モード（ＤＷ
Ｔ１サイクル）が実行される（Ｓ２９）。これにより、
ライトデータ転送バッファ回路に格納されていたデータ
がＤＲＡＭアレイの対応の位置に転送される。
【０６３３】同一ページでない場合には、再びＤＲＡＭ
プリチャージモード（ＰＣＧサイクル）およびＤＲＡＭ
アクチベートモード（ＡＣＴサイクル）が順次実行され
（ステップＳ２５およびＳ２７）、ライトデータ転送バ
ッファ回路に格納されているメモリセルが格納されるべ
きＤＲＡＭアレイ内の行が選択状態とされる。ステップ
Ｓ２７の後にはステップＳ２９へ移る。これにより、Ｓ
ＲＡＭアレイ内のセットの内容とＤＲＡＭアレイの対応
のセットの内容が一致する。
【０６３４】ステップＳ１８およびＳ２９の後は再びス
テップＳ２に戻り、次のアクセスを待つ。
【０６３５】ステップＳ４において、データ書込動作と
判別された場合、図１１３に示すデータフローが実行さ
れる。データ書込動作が指定された場合、まず、ＳＲＡ
Ｍアレイ内にＣＰＵがアクセス要求するメモリセルが存
在するか否かの判別が行なわれる（ステップＳ３０）。
書込まれるべきメモリセルがＳＲＡＭアレイ内に存在す
ると判別された場合すなわちキャッシュヒット時におい
ては、ＳＲＡＭライトモード（ＳＷサイクル）が実行さ
れ（ステップＳ３２）、ＣＰＵアドレスに従ってＳＲＡ
Ｍアレイの対応のメモリセルへデータが書込まれる。次
いで、制御回路３１００内の対応のダーティビットがオ
ン状態とされる。これにより、ＳＲＡＭアレイとＤＲＡ
Ｍアレイの対応のデータブロックの内容が異なっている
状態が示される（ステップＳ３４）。ステップＳ３４が
完了すると、図１１２に示すステップＳ２に戻る。
【０６３６】ステップＳ３０においてキャッシュミスと
判別された場合、まずバッファライトモード（ＢＷサイ
クル）が実行される（ステップＳ３１）。これにより、
ＳＲＡＭのＣＰＵアドレスに従って書込データがライト
データ転送バッファ回路の対応の位置に書込まれる。次
にこの書込データをライトデータ転送バッファ回路にラ
ッチした状態で、次のアクセス要求を待つ（ステップＳ
３３）。次のアクセス要求が与えられると、このアクセ
ス要求が、現在ＤＲＡＭアレイにおいて選択状態とされ
ている行を指定しているか否かの判別が行なわれる（ス
テップＳ３５）。
【０６３７】ＣＰＵが現在ＤＲＡＭアレイにおいて選択
状態とされている行と異なる行をアクセス要求している
と判別された場合には、ステップＳ３７およびＳ３９が
実行され、ＤＲＡＭアレイのプリチャージおよびアクチ
ベートが実行され、ＣＰＵアドレスに対応する行が選択
状態とされる。この後、ＤＲＡＭライトトランスファモ
ード（ＤＷＴサイクル）が実行され、ライトデータ転送
バッファ回路に格納されていたデータがＤＲＡＭアレイ
の現在選択状態とされている行の対応の位置に書込まれ
る（ステップＳ４１）。ステップＳ３５において同一ペ
ージがアクセスされていると判別された場合においても
ステップＳ４１が実行される。ステップＳ４１の完了
後、ステップＳ２へ戻る。
【０６３８】上述のように、ＤＲＡＭ部分のセンスアン
プをキャッシュとして利用することにより、ＣＰＵが要
求するメモリセルのデータがＳＲＡＭ部分に格納されて
おらずかつＤＲＡＭアレイにおいてセンスアンプにより
ラッチされている場合、高速でデータの書込または読出
を実行することができる。
【０６３９】また、ライトデータ転送バッファ回路から
ＤＲＡＭアレイへのデータ転送において、ＣＰＵがＤＲ
ＡＭアレイの同一行をアクセスする限り、連続してコマ
ンドＤＷＴ（ＤＷＴ１）が実行され、高速でデータの書
込を実行することができる。
【０６４０】（ｉｉ） アロケイト動作モード 図１１４および図１１５は、ライトバックを行なうキャ
ッシュメモリにおいて、キャッシュミス時にアロケイト
する場合のキャッシュメモリへのアクセス動作を示すフ
ロー図である。以下、図１１４および図１１５を参照し
て、ＣＤＲＡＭのアクセス動作について説明する。
【０６４１】図１１４は、データ読出時における動作を
示すフロー図である。図１１４に示す動作フローは、図
１１２に示すアロケイトしない前の動作フローと同じで
あり、対応する動作ステップには同一のステップ番号を
つけ、その説明を省略する。
【０６４２】図１１５は、ライトバックを実現するキャ
ッシュシステムにおいて、アロケイトする場合における
データ書込動作を示すフロー図である。データ書込動作
時において、まずステップＳ５０において、キャッシュ
ヒットであるか否かの判別が行なわれる。キャッシュヒ
ットであると判別された場合、ＳＲＡＭライトモード
（ＳＷサイクル）が実行される（ステップＳ５１）。Ｃ
ＰＵアドレスに従ってＳＲＡＭアレイ内の対応のメモリ
セルへデータが書込まれる。次いで、キャッシュ制御回
路３１００において、ＣＰＵアドレスが指定するセット
に対応するダーティビットがオン状態に設定される（ス
テップＳ５２）。次いで、図１１４に示すステップＳ２
へ戻る。
【０６４３】ステップＳ５０においてキャッシュミスと
判別された場合、まずバッファライトモード（ＢＷサイ
クル）が実行される（ステップＳ５３）。次いで、ＣＰ
Ｕのアクセス要求は現在ＤＲＡＭアレイにおいて選択状
態とされている行上のメモリセルを指定しているか否か
の判別が行なわれる（ステップＳ５４）。ＣＰＵアドレ
スと現在選択状態とされているＤＲＡＭアレイの行のロ
ウアドレスとが不一致の場合には、ＤＲＡＭプリチャー
ジモード（ＰＣＧサイクル）が実行され（ステップＳ５
５）、次いでＣＰＵアドレスに従ってＤＲＡＭアレイア
クチベートモード（ＡＣＴサイクル）動作が実行される
（ステップＳ５６）。
【０６４４】ステップＳ５４において同一ページと判別
された場合およびステップＳ５６の後、ＤＲＡＭライト
トランスファ１／リードモード（ＤＷＴ１Ｒサイクル）
が実行される（ステップＳ５７）。これにより、ライト
データ転送バッファ回路に格納されたデータが、ＤＲＡ
Ｍアレイにおいて選択された行においてさらに対応の列
ブロックの位置へ書込まれる。コマンドＤＷＴ１Ｒによ
り、ＤＲＡＭアレイへのデータ書込とともに、この選択
された列ブロックのデータが、リードデータ転送バッフ
ァ回路へ転送される。次いで、バッファリードトランス
ファモード（ＢＲＴサイクル）が実行される（ステップ
Ｓ５８）。これにより、リードデータ転送バッファ回路
に転送されたデータがＳＲＡＭアレイの対応の行に格納
される。これにより、書込データがＤＲＡＭアレイおよ
びＳＲＡＭアレイの両者に格納される。
【０６４５】次いで、ダーティビットがオン状態である
かオフ状態であるかの判別が行なわれる（ステップＳ５
９）。ダーティビットがオフの場合には、ステップＳ２
へ戻る。ダーティビットがオン状態の場合、バッファラ
イトトランスファモード（ＢＷＴサイクル）が実行さ
れ、ＣＰＵアドレスが指定するＳＲＡＭメモリセルデー
タがライトデータ転送バッファ回路へ転送される（ステ
ップＳ６０）。次いで、次のアクセス要求が与えられる
と（ステップＳ６１）、このときのＣＰＵがアクセス要
求したデータが、現在ＤＲＡＭアレイにおいて選択状態
とされた行上に存在するか否かの判別が行なわれる（ス
テップＳ６２）。同一ページでないと判別された場合、
プリチャージモード（ＰＣＧサイクル）およびＤＲＡＭ
アクチベートサイクルモード（ＡＣＴサイクル）が順次
実行され（ステップＳ６３およびＳ６４）、ＣＰＵアド
レスに従ってＤＲＡＭアレイの行選択動作が実行され
る。ステップＳ６２において同一ページであると判別さ
れたかまたはステップＳ６４の完了の後、ＤＲＡＭライ
トトランスファモード（ＤＷＴサイクル）が実行され
る。これにより、ライトデータ転送バッファ回路に格納
されていたデータがＤＲＡＭアレイの選択行上の対応の
位置に転送される（ステップＳ６５）。上述の動作モー
ドにより、ＤＲＡＭアレイにおいては、常時、ＣＰＵア
ドレスに従った行が選択状態とされ、キャッシュミス時
においてＤＲＡＭセンスアンプを擬似キャッシュとして
利用することができ、キャッシュミス時におけるアクセ
ス時間のペナルティを最小とすることができる。
【０６４６】［ライトスルーモード］ライトスルーモー
ドにおいては、ＳＲＡＭアレイへデータを書込んだ場合
には必ずその書込んだデータはＤＲＡＭアレイの対応の
メモリセルへ書込まれる。この場合のアロケイトの有無
に応じて動作フローが異なる。
【０６４７】（ａ） アロケイト有りのライトスルー方
式 図１１６および図１１７は、ライトスルー方式のアロケ
イトを行なう場合の動作を示すフロー図である。以下、
図１１６および図１１７を参照してキャッシュメモリシ
ステムにおけるＣＤＲＡＭへのアクセス動作について説
明する。
【０６４８】まず図１１６を参照して、データ読出動作
について説明する。ＣＰＵからアクセス要求があると
（ステップＳ７０）、その動作がデータ読出動作である
かデータ書込動作であるかの判別が行なわれる（ステッ
プＳ７２）。データ読出動作と判別された場合、次いで
キャッシュのヒット／ミスが判別される（ステップＳ７
４）。キャッシュヒットの場合には、ＳＲＡＭリードモ
ード（ＳＲサイクル）動作が実行され、ＳＲＡＭアレイ
のＣＰＵアドレスが指定するメモリセルのデータが読出
される（ステップＳ７５）。ステップＳ７５の後はステ
ップＳ７０へ戻る。
【０６４９】キャッシュミスの場合には、まずＣＰＵア
ドレスは現在ＤＲＡＭアレイにおいて選択状態とされて
いる行を指定しているか否かの判別が行なわれる（ステ
ップＳ７６）。ＣＰＵアドレスが現在選択状態にあるＤ
ＲＡＭアレイにおける行を指定していると判別された場
合には、ＤＲＡＭリードトランスファモード（ＤＲＴサ
イクル）動作が実行される（ステップＳ７８）。これに
より、ＤＲＡＭアレイ内のＣＰＵアドレスが指定する列
ブロックのデータがリードデータ転送バッファ回路へ転
送される。ステップＳ７６において、ＣＰＵアドレスは
別のＤＲＡＭ行を指定していると判別された場合、ＤＲ
ＡＭプリチャージモード（ＰＣＧサイクル）およびＤＲ
ＡＭアクチベートモード（ＡＣＴサイクル）が実行され
る（ステップＳ７７およびＳ７９）。ＤＲＡＭアレイに
おいて、ＣＰＵアドレスが指定する行が選択状態とさ
れ、ＤＲＡＭセンスアンプにより、この選択された行に
接続されるメモリセルのデータがラッチされる。ステッ
プＳ７９の後、ステップＳ７８が実行され、このＣＰＵ
アドレスが指定するデータブロックがリードデータ転送
バッファ回路に転送される。
【０６５０】次いで、バッファリードトランスファ／リ
ードモード（ＢＲＴＲサイクル）が実行され（ステップ
８０）、リードデータ転送バッファ回路に格納されたデ
ータがＳＲＡＭアレイ内の対応の位置へ転送されるとと
もに、ＣＰＵが要求するデータが読出される。ステップ
Ｓ８０の完了後はステップＳ７０に戻る。
【０６５１】図１１６に示すステップＳ７２において、
ライトモードが指定されたと判別された場合、図１１７
に示す動作が実行される。まず、キャッシュヒット／ミ
スの判別が実行される（ステップＳ８２）。キャッシュ
ヒットと判別された場合、バッファライトトランスファ
／ライトモード（ＢＷＴＷサイクル）動作が実行され
る。これにより、外部からの書込データがＳＲＡＭアレ
イのＣＰＵアドレスが指定するメモリへ書込まれるとと
もにライトデータ転送バッファ回路内の対応のレジスタ
へ書込まれる。この動作モードにおいては、ライトデー
タ転送バッファ回路において、ＳＲＡＭアレイ内の選択
された行のデータと書込データとが格納される。
【０６５２】ステップＳ８４の後、次のアクセス要求が
与えられると（ステップＳ８６）、このアクセス要求
は、ＤＲＡＭアレイにおいて選択状態とされている行を
指定しているか否かの判別が行なわれる（ステップＳ８
８）。同一行を指定していると判別された場合すなわち
同一ページを指定していると判別された場合、ＤＲＡＭ
ライトトランスファモード（ＤＷＴサイクル）が実行さ
れる（ステップＳ９０）。これにより、ライトデータ転
送バッファ回路に格納されていたデータがＤＲＡＭアレ
イの選択された列（ＣＰＵアドレスにより指定された）
に転送される。
【０６５３】一方、ステップＳ８８において、ＤＲＡＭ
アレイ内の選択された行と異なる行が指定された場合に
は、ＣＰＵアドレスが指定する行を選択状態とするため
に、ＤＲＡＭプリチャージモード（ＰＣＧサイクル）お
よびＣＰＵアドレスに従ったＤＲＡＭアクチベートモー
ド（ＡＣＴサイクル）動作が順次実行される（ステップ
Ｓ９２およびＳ９４）。ステップＳ９４により、ＤＲＡ
Ｍアレイにおいて、ＣＰＵアドレスに従った行が選択状
態とされ、選択された行に接続されるメモリセルのデー
タがセンスアンプにより検知増幅されかつラッチされた
後には、ステップＳ９０へ戻り、ＤＲＡＭライトトラン
スファモード動作が実行される。
【０６５４】ステップＳ８２において、キャッシュミス
と判別された場合には、まずバッファライトモード（Ｂ
Ｗサイクル）動作が実行される（ステップＳ８１）。こ
れにより、外部からの書込データがライトデータ転送バ
ッファ回路内の対応のバッファに書込まれる。この状態
で次のアクセス要求を待つ。次のアクセス要求が与えら
れると（ステップＳ８３）、ステップＳ８８と同様にし
て、同一ページであるか否かの判別が行なわれ、同一ペ
ージであると判別された場合には、ＤＲＡＭライトトラ
ンスファ１モード（ＤＷＴ１サイクル）動作が実行され
る（ステップＳ８７）。これによりライトデータ転送バ
ッファ回路において格納されていた書込データがＤＲＡ
Ｍアレイ内の選択された列へ転送される。
【０６５５】一方、ステップＳ８５において、異なるペ
ージが指定されていると判別された場合には、ＤＲＡＭ
プリチャージモードおよびＤＲＡＭアクチベートモード
が順次実行され（ステップＳ８９およびＳ９１）、ＣＰ
Ｕアドレスが指定する行がＤＲＡＭアレイにおいて選択
状態とされる。この後、ステップＳ８７が実行され、ラ
イトデータ転送バッファ回路に書込まれていたデータが
ＤＲＡＭアレイの対応の位置へ転送される。ステップＳ
９０およびＳ８７の後は、ステップＳ７０へ戻る。
【０６５６】（ｂ） アロケイト無しのライトスルー 図１１８および図１１９は、ライトスルー方式のキャッ
シュメモリにおいてアロケイト無しとした場合のＣＤＲ
ＡＭのアクセス動作を示すフロー図である。以下、図１
１８および図１１９を参照してこの動作フローについて
説明する。図１１８においては、データ読出動作時のフ
ローが示される。これは図１１６に示すライトスルーの
アロケイト有りの場合の動作と同じであり、対応するス
テップに同一の参照番号を付し、その説明は省略する。
【０６５７】次に、図１１９に示す動作フロー図を参照
してこのライトスルー方式でのアロケイト無しの場合の
データ書込動作について説明する。
【０６５８】ステップＳ１００において、キャッシュヒ
ット／ミスの判別が行なわれる。キャッシュヒットと判
別された場合には、バッファライトトランスファライト
モード（ＢＷＴＷサイクル）が実行される（ステップＳ
１０２）。このサイクルＢＷＴＷにより、外部からの書
込データがＳＲＡＭアレイ内の対応のメモリセルへ書込
まれるとともに、この書込を受けたデータを含むＳＲＡ
Ｍ内のデータブロック（１行）がライトデータ転送バッ
ファ回路へ書込まれる。この状態で次のアクセスが与え
られるのを待つ。
【０６５９】次のアクセス要求が与えられると（ステッ
プＳ１０４）、このＣＰＵアドレスは、ＤＲＡＭアレイ
において現在選択状態とされている行を指定しているか
否かの判別が実行される（ステップＳ１０６）。ＣＰＵ
アドレスが、ＤＲＡＭアレイ内の選択行を指定している
場合には、ＤＲＡＭライトトランスファモード（ＤＷＴ
サイクル）が実行される（ステップＳ１０８）。これに
より、ライトデータ転送バッファ回路に格納されていた
データが、ＤＲＡＭアレイ内の選択行の対応の列ブロッ
クに伝達される。
【０６６０】ステップＳ１０６において、ＣＰＵアドレ
スがＤＲＡＭアレイ内の選択行を指定していないと識別
された場合には、ＤＲＡＭプリチャージモード（ＰＣＧ
サイクル）が実行され、ＤＲＡＭアレイがプリチャージ
状態に復帰する（ステップＳ１１０）。次いで、ＣＰＵ
アドレスを用いて、ＤＲＡＭアクチベートモード（ＡＣ
Ｔサイクル）が実行され、ＤＲＡＭアレイにおいて１行
が選択され、該選択された行に接続されるメモリセルの
データがセンスアンプにより検知され増幅されかつラッ
チされる（ステップＳ１１２）。この後、ステップＳ１
０８が実行され、ライトデータ転送バッファ回路に格納
されているデータがこのＤＲＡＭ選択行の対応の位置へ
伝達される。
【０６６１】ステップＳ１００において、キャッシュミ
スと判定された場合には、まずバッファライトモード
（ＢＷサイクル）が実行され、ライトデータ転送バッフ
ァ回路に外部からのデータが書込まれる（ステップＳ１
０１）。次いで、ＤＲＡＭアレイにおいて選択されてい
る行をＣＰＵアドレスが指定しているか否かの判別が実
行され（ステップＳ１０３）、ＣＰＵアドレスがＤＲＡ
Ｍ内の選択行を指定していると判別された場合（すなわ
ち、同一ページを指定していると判別された場合）、Ｄ
ＲＡＭライトトランスファ１／リードモード（ＤＷＴ１
Ｒサイクル）が実行される（ステップＳ１０５）。これ
によりライトデータ転送バッファ回路に格納されていた
データがＤＲＡＭアレイ内の選択行の対応の位置へ伝達
されるとともに、リードデータ転送バッファ回路にまで
転送される。
【０６６２】一方、ステップＳ１０３において、同一ペ
ージが指定されていないと判別された場合には、まずＤ
ＲＡＭプリチャージモード（ＰＣＧサイクル）が実行さ
れ（ステップＳ１０７）、次いでＣＰＵアドレスに従っ
てＤＲＡＭアクチベートモード（ＡＣＴサイクル）が実
行される（ステップＳ１０９）。これにより、ＣＰＵア
ドレスが指定するページがＤＲＡＭアレイにおいて選択
状態とされ、次いでＤＷＴ１Ｒサイクルが実行される
（ステップＳ１０５）。次いで、バッファリードトラン
スファモード（ＢＲＴサイクル）が実行され、リードデ
ータ転送バッファ回路に格納されていたデータがＳＲＡ
Ｍアレイ内のＣＰＵアドレスが指定する行上に伝達され
る。
【０６６３】上述のように、データ書込動作時におい
て、ＳＲＡＭアレイまたはライトデータ転送バッファ回
路にデータを書込めば、すぐに他の番地に対するヒット
動作を行なうことができ、高速アクセスを実現すること
ができる。
【０６６４】［双方向データ転送回路の詳細構成］図１
２０は双方向データ転送回路の構成を示す図である。図
１２０において、双方向データ転送回路は、ＤＲＡＭ部
分３５００へデータを転送するためのライトデータ転送
回路３５２０と、ライトデータ転送回路３５２０の書込
データの転送に対しマスクをかけるためのマスク回路３
５３０を含む。ライトデータ転送回路は、一時的にデー
タを格納するためのテンポラリライトデータレジスタＴ
ＤＴＢＷと、テンポラリレジスタＴＤＴＢＷからのデー
タを受けてＤＲＡＭ部３５００へ転送するライトデータ
転送バッファＤＴＢＷを含む。ライトデータ転送バッフ
ァＤＴＢＷはまたときにはリードデータ転送バッファＤ
ＴＢＲへもデータを転送する。
【０６６５】マスク回路３５３０は、テンポラリマスク
レジスタＴＭＲと、テンポラリマスクレジスタＴＭＲか
らのマスクデータを受けるマスタマスクレジスタＭＲ
と、マスタマスクレジスタＭＲからのマスクデータを受
けて、ライトデータ転送バッファＤＴＢＷからのライト
データに対しマスクをかけるマスクゲート回路３５４０
を含む。まず、簡単にこのライトデータ転送に対しマス
クをかける動作について説明する。
【０６６６】まず図１２１を参照して、バーストライト
モード動作を実行した場合の動作について説明する。こ
の場合、外部から与えられるデータが、コラムデコーダ
の出力に従ってテンポラリレジスタＴＤＴＢＷの対応の
レジスタに書込まれる。このテンポラリレジスタＴＤＴ
ＢＷへのデータの書込と並行して、テンポラリマスクレ
ジスタＴＭＲにおいて、対応のレジスタのマスクデータ
がリセット状態とされる。リセットされたマスクデータ
はデータの通過を許可する。セット状態のマスクデータ
はデータの通過を禁止する。
【０６６７】次に図１２２を参照して、ＤＲＡＭアレイ
へのライトデータの転送動作について説明する。ＤＲＡ
Ｍライトトランスファ１モードが指定されたとき、テン
ポラリレジスタＴＤＴＢＷの格納するデータがライトデ
ータ転送バッファＤＴＢＷへ転送される。この転送と並
行してテンポラリマスクレジスタＴＭＲのマスクレジス
タがマスタマスクレジスタＭＲへ転送され、次いでマス
クゲート回路３５４０へ伝達される。マスクゲート回路
３５４０はこの与えられたマスクデータに従ってライト
データ転送バッファＤＴＢＷからのライトデータに対し
マスクをかけてＤＲＡＭアレイへ転送する。
【０６６８】テンポラリレジスタＴＤＴＢＷおよびＴＭ
Ｒから対応のバッファＤＴＢＷおよびＭＲへのデータの
転送はデータ転送が指定された最初のサイクルにおいて
実行される。この最初のサイクルの終了時テンポラリマ
スクレジスタＴＭＲのマスクデータはすべてセット状態
とされる。次のサイクルからバッファライトモードに従
ってライトデータ転送回路（テンポラリデータレジス
タ）へデータを書込むことが可能となる。このマスクレ
ジスタを設けることにより必要なデータのみをＤＲＡＭ
アレイへ書込むことが可能となる。ＳＲＭＡアレイから
データ転送を受けた場合、テンポラリマスクレジスタの
マスクデータはすべてリセットされる。この場合ライト
データ転送バッファのデータはすべてＤＲＡＭアレイ部
へ転送される。次に具体的に動作波形図を参照してこの
ライトデータの転送動作について説明する。
【０６６９】図１２３は、ＳＲＡＭアレイから転送され
たデータをＤＲＡＭアレイへ書込む際の双方向データ転
送回路の動作を示す波形図である。図１２３において、
まずマスタクロックＫの第１サイクルにおいてＤＲＡＭ
部においてＤＲＡＭアクティベートモード（ＡＣＴサイ
クル）動作が行なわれる。これによりＤＲＡＭアレイに
おいて行選択動作が実行される。一方ＳＲＡＭアレイに
おいては、制御クロックＣＣ０＃、ＣＣ１＃、およびラ
イトイネーブルＷＥ＃の条件により、バッファライトト
ランスファモード（ＢＷＴサイクル）が指定される。そ
れによりＳＲＡＭアレイにおいて選択された１行のメモ
リセル（１６ビット）のデータがテンポラリデータレジ
スタ（ｄａｔａ０〜ｄａｔａ１５）に転送される。この
ＳＲＡＭアレイからテンポラリデータレジスタへのデー
タ転送サイクルにおいて、テンポラリマスクレジスタの
マスクデータｍａｓｋ１〜ｍａｓｋ１５がすべてリセッ
トされる。
【０６７０】マスタクロックＫの第４サイクルにおい
て、コラムアドレスストローブＣＡＳ＃およびデータ転
送指示ＤＴＤ＃によりＤＲＡＭライトトランスファ１モ
ード（ＤＷＴ１サイクル）が指定される。このＤＷＴ１
サイクルにおいて、テンポラリレジスタに格納されたデ
ータｄａｔａ０〜ｄａｔａ１５がライトデータ転送バッ
ファＤＴＢＷ＜０−１５＞（ＤＴＢＷ０〜ＤＴＢＷ１５
を示す）へ転送される。ＤＷＴ１サイクルの第１サイク
ル完了時においてテンポラリマスクレジスタのマスクデ
ータはすべてセット状態とされる。マスタクロックＫの
第５サイクルからＳＲＡＭアレイからテンポラリデータ
レジスタへのデータ転送が実行可能である。
【０６７１】ＤＷＴ１サイクルのレイテンシが経過した
後においては、ＤＲＡＭアレイへすでにライトデータ転
送バッファＤＴＢＷから書込データがすべてマスクデー
タに従って転送されている。マスタクロックＫの第７サ
イクルにおいて再びＢＷＴサイクルが決定され、テンポ
ラリマスクレジスタのマスクデータがすべてリセットさ
れる。マスタクロックＫの第８サイクルにおいてＤＲＡ
Ｍライトトランスファ２（ＤＷＴ２）モード動作が指定
される。この場合、テンポラリデータレジスタとライト
データ転送バッファとの間のデータ転送動作は実行され
ない。ライトデータ転送バッファに格納されたデータが
ＤＲＡＭアレイの選択されたメモリセルブロックへ伝達
される。
【０６７２】マスタクロックＫの第９サイクル以降は、
ＮＯＰ（ノーオペレーション）モードが指定されてお
り、そのＣＤＲＡＭの内部状態は変化しない。
【０６７３】ＳＲＡＭアレイからライトデータの転送時
においてテンポラリマスクレジスタのマスクデータはす
べてリセット状態とされる。一方ライトデータ転送バッ
ファからＤＲＡＭアレイへのデータ転送時においては、
すなわちテンポラリデータレジスタからライトデータ転
送バッファへのデータ転送時においてはそのサイクル
（クロックサイクル）完了時にテンポラリマスクレジス
タのマスクデータがすべてセット状態とされる。
【０６７４】図１２４は、バッファライトモード動作を
行なった場合のマスクデータの変化を示す信号波形図で
ある。図１２４において、マスタクロックＫの第１クロ
ックサイクルにおいて、ＤＲＡＭアクティベートモード
（ＡＣＴサイクル）が実行される。一方において、ＳＲ
ＡＭ部分においては、バーストライトモード（ＢＷサイ
クル）が実行され、外部から与えられたデータがアドレ
スＡｓ０〜Ａｓ３に従ってテンポラリデータレジスタの
対応のレジスタへ書込まれる（ｄａｔａ０として示
す）。このデータ書込と並行して、対応のテンポラリマ
スクレジスタのマスクデータ（ｍａｓｋ０）がリセット
される。以降繰返し最大１６ビットのデータをテンポラ
リデータレジスタへ書込むことができる（テンポラリデ
ータレジスタおよびライトデータ転送バッファは１６ビ
ットの幅を備える）。この各データの書込において対応
のテンポラリマスクレジスタのマスクデータがリセット
される。マスタクロックＫの第４サイクルにおいて、Ｄ
ＲＡＭ部分において、ＤＷＴ１サイクルが発生される。
この動作モードが指定されると、この第１サイクル（マ
スタクロックＫの第４クロックサイクル）においてテン
ポラリデータレジスタからライトデータ転送バッファへ
のデータ転送が行なわれる。この第１サイクルの完了時
において、テンポラリマスクレジスタのマスクデータが
すべてセットされる。ライトデータ転送バッファへ転送
された書込データは次いでＤＲＡＭアレイの選択された
メモリセルブロックへ伝達される。テンポラリデータレ
ジスタからライトデータ転送バッファへのデータ転送後
すなわちＤＷＴ１サイクルのモードの第２サイクルにお
いて、テンポラリデータレジスタへデータを書込むこと
ができる。図１２４においては、再びマスタクロックＫ
の第５サイクルからバッファライト（ＢＷ）動作が実行
される。データ書込と並行して、対応のテンポラリマス
クレジスタのマスクデータがリセットされる。
【０６７５】上述のような動作を実行することにより、
確実にマスクデータを転送してＤＲＡＭアレイへのデー
タ転送に対しマスクをかけることができる。またテンポ
ラリレジスタとライトデータ転送バッファと２段構成と
することにより、ＤＲＡＭアレイへのデータ転送中にお
いても外部またはＳＲＡＭアレイからライトデータを転
送することができ、高速アクセスが可能となる。
【０６７６】図１２５はライトデータ転送系の構成を示
す図である。図１２５において、ライトデータ転送バッ
ファ回路３５２０は、テンポラリデータレジスタ４００
２とライトデータ転送バッファ４００４を含む。テンポ
ラリデータレジスタ４００２とライトデータ転送バッフ
ァ４００４はともにインバータラッチの構成を備える。
【０６７７】ライトデータ転送バッファ回路３５２０は
さらに、ＳＲＡＭセンスアンプの出力／ＳＳＡ０を受け
るトランスファゲート４０１０と、バッファライトトラ
ンスファイネーブル信号ＢＷＴＥに応答してオン状態と
なるトランスファゲート４０１２と、ＳＲＡＭセンスア
ンプの出力ＳＳＡ０に応答してオン状態となる転送ゲー
ト４０１８と、バッファライトトランスファイネーブル
信号ＢＷＴＥに応答してオン状態となる転送ゲート４０
２０と、バッファライトモード動作時において、選択さ
れたレジスタに対してのみ発生されるバッファゲートラ
イト信号ＤＹＷに応答してオン状態となるトランスファ
ゲート４０１４および４０１６を含む。このバッファゲ
ートライト信号ＤＹＷは、データ書込時においてデータ
書込を受けるレジスタに対してのみ発生される。ＳＲＡ
Ｍセンスアンプの出力ＳＳＡ０および／ＳＳＡ０は図８
４に示す第１のセンスアンプ１６１２の出力に対応す
る。
【０６７８】転送ゲート４０１０および４０１２は直列
に接続され、両者がオン状態となったときテンポラリデ
ータレジスタ４００２のラッチノード／Ｅを接地電位レ
ベルに設定する。転送ゲート４０１８および４０２０は
ＳＲＡＭセンスアンプの出力ＳＳＡ０およびバッファラ
イトトランスファイネーブル信号ＢＷＴＥがともに
“Ｈ”となったときにテンポラリデータレジスタ４００
２のラッチノードＧを接地電位に設定する。センスアン
プの出力／ＳＳＡ０およびＳＳＡ０は互いに相補な信号
である。したがってバッファライトトランスファモード
が指定されたとき、接続ゲート４０１２および４０２０
がともにオン状態となり、テンポラリデータレジスタ４
００２のラッチノード／ＥおよびＥに相補のデータがラ
ッチされる。
【０６７９】バッファライトモードが指定された場合に
はバッファゲートライト信号ＢＹＷがデータ書込を受け
るデータレジスタに対してのみ発生される。これにより
ゲート４０１４および４０１６がオン状態となり、内部
書込データ線ＤＢＷおよび／ＤＢＷ上のデータがテンポ
ラリデータレジスタ４００２によりラッチされる。この
内部書込データ線、ＤＢＷおよび／ＤＢＷにも相補なデ
ータが伝達される。
【０６８０】ライトデータ転送バッファ回路３５２０は
さらに、テンポラリデータレジスタ４００２のラッチノ
ード／Ｅの出力に応答してオン状態となる転送ゲート４
０２２と、ＤＲＡＭライトトランスファイネーブル信号
ＤＷＴＥに応答してオン状態となる転送ゲート４００４
と、テンポラリデータレジスタ４００２のラッチノード
Ｅの出力に応答してオン状態となる転送ゲート４０２６
と、ＤＲＡＭライトトランスファイネーブル信号ＤＷＴ
Ｅに応答してオン状態となる転送ゲート４０２４を含
む。転送ゲート４０２２および４０２３は直列に接続さ
れており、テンポラリデータレジスタ４００２のラッチ
ノード／Ｅにラッチされているデータの反転データをラ
イトデータ転送バッファ４００４のラッチノード／Ｆへ
ＤＲＡＭライトトランスファイネーブル信号ＤＷＴＥに
応答して伝達する。転送ゲート４０２４および４０２６
は直列に接続されており、テンポラリデータレジスタ４
００２のラッチノードＥの反転データをライトデータ転
送バッファ４００４のラッチノードＦへＤＲＡＭライト
トランスファイネーブル信号ＤＷＴＥに応答して伝達す
る。
【０６８１】マスク回路３５３０は、テンポラリマスク
レジスタ４００６と、マスタマスクレジスタ４００８
と、マスクゲート回路３５４０を含む。レジスタ４００
６および４００８はともにインバータラッチで構成され
る。
【０６８２】マスク回路３５３０はさらにバッファゲー
トライト信号ＤＹＷに応答してテンポラリマスクレジス
タ４００６のラッチノード／Ｇを接地電位に設定するた
めの転送ゲート４０２８と、バッファライトトランスフ
ァイネーブル信号ＢＷＴＥに応答してテンポラリマスク
レジスタ４００６のラッチノード／Ｇを接地電位に設定
するための転送ゲート４０３０と、コマンドレジスタか
ら発生されるマスクレジスタセットコマンド／ＭＲＳに
応答してオン状態となる転送ゲート４０３２と、バッフ
ァゲートライト信号ＢＹＷに応答してオン状態となる転
送ゲート４０３４と、ＤＲＡＭライトトランスファイネ
ーブル信号ＤＷＴＥに応答してオン状態となる転送ゲー
ト４０３６を含む。
【０６８３】転送ゲート４０３２、４０３４および４０
３６は互いに直列に接続されており、各ゲートに与えら
れる信号が“Ｌ”となったときにオン状態となる。ゲー
ト４０３２、４０３４および４０３６がすべてオン状態
となったときに電源電位レベルの信号がテンポラリマス
クレジスタ４００６のラッチノード／Ｇに伝達される。
【０６８４】マスク回路３５３０はさらに、テンポラリ
マスクレジスタ４００６のラッチノード／Ｇのデータに
応答してオン状態となる転送ゲート４０３７と、ＤＲＡ
Ｍライトトランスファイネーブル信号ＤＷＴＥに応答し
てオン状態となる転送ゲート４０３９と、テンポラリマ
スクレジスタ４００６のラッチノードＧの出力に応答し
てオン状態となる転送ゲート４０４０と、ＤＲＡＭライ
トトランスファイネーブル信号ＤＷＴＥに応答してオン
状態となる転送ゲート４０３０を含む。転送ゲート４０
３７および４０３９は直列に接続されており、両者がオ
ン状態となったとき接地電位レベルの信号をマスタマス
クレジスタ４００８のラッチノード／Ｈへ伝達する。
【０６８５】転送ゲート４０３８および４０４０は直列
に接続されており、両者がともにオン状態となったとき
にマスクレジスタ４００８のラッチノードＨへ“Ｌ（接
地電位レベル）”の信号を伝達する。テンポラリマスク
レジスタ４００６はそのマスクノード／Ｇが“Ｈ”に設
定されたときセット状態となり、“Ｌ”に設定されたと
きにリセット状態となる。
【０６８６】マスクゲート回路３５４０は、ＤＲＡＭラ
イトデータイネーブル信号ＤＷＤＥとライトデータ転送
バッファ４００４のラッチノード／Ｆの出力とマスクレ
ジスタ４００８のラッチノード／Ｈの出力とを受ける３
入力ゲート回路４０４２と、ゲート回路４０４２の出力
を反転するインバータ回路４０４６と、ＤＲＡＭライト
データイネーブル信号ＤＷＤＥと、ライトデータ転送バ
ッファ４００４のラッチノードＳのラッチデータとマス
クレジスタ４１００のラッチノード／Ｈのラッチデータ
とを受ける３入力ゲート回路４０４４と、ゲート回路４
０４４の出力を反転するインバータ回路４０４８を含
む。
【０６８７】ゲート回路４０４２はその３入力がすべて
“Ｈ”となったときにのみその出力を“Ｌ”に設定する
（ＮＡＮＤ回路である）。ゲート回路４０４４はその３
入力がすべて“Ｈ”となったときのみに“Ｌ”の信号を
出力する。
【０６８８】マスクゲート回路３５４０とグローバルＩ
Ｏ線ＧＩＯａおよび／ＧＩＯａの間には書込アンプ３５
５０が設けられる。書込アンプ３５５０は、インバータ
回路４０４６の出力をそのゲートに受けるｎチャネルＭ
ＯＳトランジスタ４０５２および４０５４と、インバー
タ回路４０４８が出力をそのゲートに受けるｎチャネル
ＭＯＳトランジスタ４０５０および４０５６を含む。ト
ランジスタ４０５０および４０５４は直列に電源電位と
接地電位との間に接続され、トランジスタ４０５２とト
ランジスタ４０５６は電源電位との間に直列に接続され
る。トランジスタ４０５０および４０５４の接続部がグ
ローバルＩＯ線ＧＩＯａに接続され、トランジスタ４０
５２および４０５６の接続点がグローバルＩＯ線／ＧＩ
Ｏａに接続される。
【０６８９】次に動作について簡単に説明する。ＳＲＡ
Ｍアレイからライトデータを転送する場合においては、
バッファゲートライト信号ＤＹＷは発生されず“Ｌ”の
状態にある。ＳＲＡＭビット線対ＳＢＬ上のデータがＳ
ＲＡＭセンスアンプにより増幅されて転送ゲート４０１
０および４０１６のゲートへ伝達される。今、仮に、セ
ンスアンプ出力ＳＳＡ０が“Ｈ”にあるとする。この場
合転送ゲート４０１０がオフ状態となり転送ゲート４０
１８がオン状態となる。
【０６９０】ＳＲＡＭセンスアンプの出力が確定する
と、次いでバッファライトトランスファイネーブル信号
ＢＷＴＥが“Ｈ”に立上がり、転送ゲート４０１２およ
び４０２０がオン状態となる。今、転送ゲート４０１０
がオフ状態、転送ゲート４０１８がオン状態であるた
め、テンポラリデータレジスタ４００２のラッチノード
Ｅおよび／Ｅにはそれぞれ“Ｌ”および“Ｈ”の電位が
伝達されラッチされる。
【０６９１】一方、マスク回路３５３０においては、バ
ッファライトトランスファイネーブル信号ＢＷＴＥの立
上がりに応答して転送ゲート４０３０がオン状態とな
り、テンポラリマスクレジスタ４００６のラッチノード
／ＧおよびＧの電位がそれぞれ“Ｌ”および“Ｈ”とな
る。今マスクレジスタセットビット／ＭＲＳが“Ｌ”に
設定されているとする。転送ゲート４０３２、４０３４
および４０３６はオン状態である。転送ゲート４０３０
がバッファライトトランスファイネーブル信号ＢＷＴＥ
に応答してオン状態となると、ラッチノード／Ｇの電位
がラッチノードＧの電位よりも少し下がる。この電位の
低下がテンポラリマスクレジスタ４００６内のインバー
タにより増幅されてそれぞれラッチノードＧおよび／Ｇ
の電位が“Ｈ”および“Ｌ”となる。
【０６９２】上述の一連の動作により、ＳＲＡＭアレイ
からライトデータ転送バッファ回路へのデータ転送にお
いて、テンポラリデータレジスタ４００２へのデータ転
送と同期してテンポラリマスクレジスタ４００６のマス
クデータがリセットされる。
【０６９３】バッファライトモード時すなわち外部から
のデータをライトデータ転送バッファ回路へ書込む場合
には、バッファゲートライト信号ＢＹＷが対応のライト
データ転送バッファに対してのみ発生される。この場合
には転送ゲート４０１４および４０１６を介して外部書
込データがテンポラリデータレジスタ４００２へ伝達さ
れ、一方、対応のテンポラリマスクレジスタ４００６が
リセットされる。
【０６９４】次いで、ライトデータ転送バッファからＤ
ＲＡＭアレイへのデータ転送を示すＤＲＡＭライトトラ
ンスファイネーブル信号（ＤＷＴＥ）が発生される（Ｄ
ＲＡＭライトトランスファモードの指定により）。これ
により転送ゲート４０２３、４０２４、４０３９および
４０３８がオン状態となる。今、テンポラリデータレジ
スタのラッチノードＥおよび／Ｅの電位はそれぞれ
“Ｌ”および“Ｈ”である（ＳＲＡＭセンスアンプ出力
ＳＳＡ０が“Ｈ”としている）。これにより、転送ゲー
ト４０２２がオン状態、転送ゲート４０２６がオフ状態
となり、データ転送バッファ４００４のラッチノードＦ
および／Ｆがそれぞれ“Ｈ”および“Ｌ”となる。
【０６９５】一方マスタマスクレジスタ４００８におい
ては、ラッチノード／Ｇの電位が“Ｌ”であり、転送ゲ
ート４０３７がオフ状態、転送ゲート４０４０がオン状
態である。したがってラッチノードＨ、／Ｈはそれぞれ
“Ｌ”および“Ｈ”となる。
【０６９６】ＤＲＡＭライトトランスファイネーブル信
号ＷＲＴＥが発生されている間、転送ゲート４０３６が
オフ状態となる。転送ゲート４０３０はオフ状態であ
る。テンポラリマスクレジスタ４００６のラッチノード
／Ｇはインバータラッチによりその電位がラッチされて
いるもののこの期間フローティング状態となる。次いで
ＤＲＡＭライトトランスファイネーブル信号ＤＷＴＥが
“Ｌ”に立下がると、転送ゲート４０３６がオン状態と
なり、電源電位レベルの信号がラッチノード／Ｇへ伝達
され、テンポラリマスクレジスタ４００６の格納するマ
スクデータがセット状態とされる（ラッチノード／Ｇの
電位が“Ｈ”）。
【０６９７】ライトデータ転送バッファ４００４および
マスタマスクレジスタ４００８へのデータの転送後、Ｄ
ＲＡＭライトデータイネーブル信号ＤＷＤＥが発生され
る。これにより、ライトデータ転送バッファ４００４の
格納データおよびマスタマスクレジスタ４００８の格納
するマスクデータがマスクゲート回路３５４０へ与えら
れる。今ライトデータ転送バッファ４００４のラッチノ
ードＦの電位が“Ｈ”にあり、ラッチノードＦの電位は
“Ｌ”である。またマスクレジスタ４００８のラッチノ
ード／Ｈの電位は“Ｈ”である。これによりゲート回路
４０４２の出力が“Ｈ”、ゲート回路４０４４の出力が
“Ｌ”となる。このゲート回路４０４２および４０４４
の出力はインバータ回路４０４６および４０４８により
反転される。これにより書込ドライバ（アンプ）３５５
０において、トランジスタ４０５０および４０５６がオ
ン状態、トランジスタ４０５２および４０５４がオフ状
態となる。グローバルＩＯ線ＧＩＯａの電位が“Ｈ”と
なり、グローバルＩＯ線／ＧＩＯａの電位が“Ｌ”とな
る。
【０６９８】マスタマスクレジスタ４００８のラッチノ
ード／Ｈの電位が“Ｌ”にあり、データ転送に対しマス
クをかける状態の場合には、ゲート回路４０４２および
４０４４の出力がともに“Ｈ”となり、インバータ回路
４０４６および４０４８の出力が“Ｌ”となる。それに
より書込アンプ３５５０のトランジスタ４０５０、４０
５２、４０５４および４０５６がすべてオフ状態とな
り、グローバルＩＯ線ＧＩＯａおよび／ＧＩＯａの電位
が変化せず、このライトデータ転送バッファ回路からの
データは転送されない。
【０６９９】上述の一連の動作を実行することにより、
高速かつ確実に書込データを転送することができる。ま
たテンポラリレジスタからライトデータ転送バッファへ
データ転送後テンポラリマスクレジスタのマスクデータ
は常にセット状態とされる。バッファライトモードにお
いても、マスタマスクレジスタへのデータ転送後すなわ
ち信号ＢＷＴＥが発生された後テンポラリマスクレジス
タ４００６のマスクデータはセット状態とされる。この
一連の動作の波形を図１２６に示す。
【０７００】なお図１２６において、ＳＷＬはＳＲＡＭ
ワード線を示し、ＳＢＬはＳＲＡＭビット線対を示し、
ＤＷＬはＤＲＡＭワード線を示す。破線はバッファライ
ト時の動作波形を示す。
【０７０１】図１２７はリードデータ転送バッファ回路
の構成を示す図である。図１２７において、リードデー
タ転送バッファ回路は、ＤＲＡＭプリアンプイネーブル
信号ＤＰＡＥに応答してグローバルＩＯ線ＧＩＯａおよ
び／ＧＩＯａ上の電位を増幅する読出アンプ５００４お
よび５００８と、読出アンプ５００４および５００８に
より増幅されたデータをさらにＤＲＡＭプリアンプイネ
ーブル信号ＤＰＡＥに応答して増幅するプリアンプ５０
０６と、プリアンプ５００６により増幅されたデータを
ラッチするためのスレーブデータレジスタ５０００と、
スレーブデータレジスタ５０００に格納されたデータを
ＤＲＡＭリードトランスファイネーブル信号ＤＲＴＥに
応答して受けるマスタデータレジスタ５００２を含む。
【０７０２】読出アンプ５００４は、グローバルＩＯ線
ＧＩＯａ上の信号をゲートに受けるｐチャネルＭＯＳト
ランジスタ５０４０と、グローバルＩＯ線ＧＩＯａ上の
信号をそのゲートに受けるｎチャネルＭＯＳトランジス
タ５０４４と、ＤＲＡＭプリアンプイネーブル信号ＤＰ
ＡＥに応答して導通状態となるｎチャネルＭＯＳトラン
ジスタ５０４２を含む。トランジスタ５０４０、５０４
２、および５０４４は電源電位と接地電位との間に直列
に接続される。トランジスタ５０４０とトランジスタ５
０４２の接続ノードから増幅された出力が得られる。
【０７０３】読出アンプ５００８は、グローバルＩＯ線
／ＧＩＯａ上の信号をそれぞれゲートに受けるｐチャネ
ルＭＯＳトランジスタ５０４１およびｎチャネルＭＯＳ
トランジスタ５０４５と、ＤＲＡＭプリアンプイネーブ
ル信号ＤＰＡＥに応答してオン状態となるｎチャネルＭ
ＯＳトランジスタ５０４３を含む。トランジスタ５０４
１、５０４３および５０４５が電源電位と接地電位との
間に直列に接続される。トランジスタ５０４１とトラン
ジスタ５０４３の接続ノードからグローバルＩＯ線／Ｇ
ＩＯａ上の信号の増幅したものが出力される。
【０７０４】プリアンプ５００６は、電源電位とノード
Ｊとの間に並列に接続されるｐチャネルＭＯＳトランジ
スタ５０６０および５０６２と、電源電位とノード／Ｊ
との間に並列に接続されるｐチャネルＭＯＳトランジス
タ５０６４および５０６６を含む。トランジスタ５０６
０および５０６６はそのゲートにＤＲＡＭプリアンプイ
ネーブル信号ＤＰＡＥを受ける。トランジスタ５０６２
のゲートはノード／Ｊに接続され、トランジスタ５０６
４のゲートはノードＪに接続される。
【０７０５】スレーブデータレジスタ５０００は、イン
バータラッチの構成を備える。プリアンプ５００６の出
力ノードＪおよび／Ｊとスレーブデータレジスタ５００
０のラッチノードＮおよび／Ｎとの間にはそれぞれノー
ドＪおよび／Ｊの信号電位に応答して選択的にオン状態
となり、ノードＮおよび／Ｎへ電源電位を伝達するｐチ
ャネルＭＯＳトランジスタ５０６８および５０７０が設
けられる。
【０７０６】スレーブデータレジスタ５０００に対しさ
らにＤＲＡＭプリアンプイネーブル信号ＤＰＡＥに応答
してオン状態となるｎチャネルＭＯＳトランジスタ５０
７２および５０７４と、ノードＪおよび／Ｊ上の信号を
ゲートに受けるｎチャネルＭＯＳトランジスタ５０７６
および５０７８が設けられる。トランジスタ５０７２お
よび５０７６はスレーブデータレジスタ５０００のラッ
チノードＮと接地電位との間に直列に接続される。トラ
ンジスタ５０７４および５０７８はラッチノード／Ｎと
接地電位との間に直列に接続される。
【０７０７】マスタデータレジスタ５００２はインバー
タラッチの構成を備える。このマスタデータレジスタ５
００２に対し、ＤＲＡＭリードトランスファイネーブル
信号ＤＲＰＥに応答してオン状態となるｎチャネルＭＯ
Ｓトランジスタ５０８０および５０８２と、スレーブデ
ータレジスタ５０００のラッチノードＮおよび／Ｎの信
号をそのゲートに受けるｎチャネルＭＯＳトランジスタ
５０８４および５０８６が設けられる。トランジスタ５
０８０および５０８４がマスタデータレジスタ５００２
のラッチノードＮと接地電位との間に直列に接続され
る。トランジスタ５０８２および５０８６はラッチノー
ド／Ｎと接地電位との間に直列に接続される。
【０７０８】リードデータ転送バッファ回路はさらに、
マスクデータレジスタ５００２のラッチノードＮおよび
／Ｎの電位をそれぞれ反転増幅するインバータ回路５０
５２および５０５４と、バッファリードトランスファイ
ネーブル信号に応答してインバータ回路５０５２および
５０５４の出力をそれぞれＳＲＡＭビット線ＳＢＬａお
よび／ＳＢＬａへ伝達する転送ゲート５０５８および５
０５６を含む。マスタデータレジスタ５００２のラッチ
ノードＮおよび／Ｎの信号は信号線Ｂｕｆおよび／Ｂｕ
ｆを介して図８４に示すセレクタ（１６１３）を介して
第１のセンスアンプへ伝達される。この信号線Ｂｕｆお
よび／Ｂｕｆの経路はバッファリードモード動作時にお
いてリードデータ転送バッファからデータを読出す経路
を与える。
【０７０９】次に動作について説明する。ＤＲＡＭリー
ドトランスファモードが指定されると、ＤＲＡＭアレイ
において行およびメモリセルブロックの選択が行なわ
れ、グローバルＩＯ線ＧＩＯａおよび／ＧＩＯａ上の信
号電位がこの読出されたＤＲＡＭメモリセルのデータに
応じて変化する。
【０７１０】次いでＤＲＡＭプリアンプイネーブル信号
ＤＰＡＥが発生されると、読出アンプ５００４および５
００８とプリアンプ５００６が活性化される。今グロー
バルＩＯ線ＧＩＯａ上の信号電位が“Ｈ”、グローバル
ＩＯ線／ＧＩＯａの信号電位が“Ｌ”とする。この場
合、ノードＪおよび／Ｊの電位はそれぞれ“Ｌ”および
“Ｈ”となる。このノードＪおよび／Ｊに伝達された信
号電位はトランジスタ５０６２および５０６４により高
速で増幅される。トランジスタ５０６０および５０６６
はＤＲＡＭプリアンプイネーブル信号にＤＰＡＥに応答
してオフ状態となっている。トランジスタ５０６０およ
び５０６６はノードＪおよび／Ｊを電源電位にプリチャ
ージするために用いられる。トランジスタ５０６２およ
び５０６４はプリチャージ状態（ＤＲＡＭプリアンプイ
ネーブル信号“Ｌ”のとき）のときノードＪおよび／Ｊ
を同一電位に保持する機能を備える。
【０７１１】ノードＪおよび／Ｊに伝達された信号はト
ランジスタ５０６８、５０７０、５０７６、５０７８、
５０７２および５０７４を介してスレーブデータレジス
タ５０００へ転送される。トランジスタ５０７２および
５０７４はＤＲＡＭプリアンプイネーブル信号ＤＰＡＥ
に応答してオン状態にある。
【０７１２】今ノードＪの電位が“Ｌ”、ノード／Ｊの
電位が“Ｈ”である。したがって、トランジスタ５０６
８および５０７８がオン状態、トランジスタ５０７０お
よび５０７６がオフ状態となる。これによりスレーブデ
ータレジスタ５０００のラッチノードＮおよび／Ｎの電
位はそれぞれ“Ｈ”、および“Ｌ”となる。この一連の
動作によりリードデータ転送バッファ回路におけるスレ
ーブデータレジスタへのデータ転送動作が完了する。
【０７１３】次いで、ＤＲＡＭリードトランスファイネ
ーブル信号が発生される。これによりトランジスタ５０
８０および５０８２がオン状態となり、スレーブデータ
レジスタ５０００のラッチノードＮおよび／Ｎに格納さ
れているデータがマスタデータレジスタ５００２のラッ
チノードＮおよび／Ｎへ伝達される。今、ラッチノード
Ｎの電位が“Ｈ”であるため、トランジスタ５０８４が
オン状態、トランジスタ５０８６がオフ状態となる。こ
れによりラッチノードＮおよび／Ｎの信号電位がそれぞ
れ“Ｌ”および“Ｈ”となる。この一連の動作によりリ
ードデータ転送バッファ回路におけるマスタデータレジ
スタ５００２へのデータの格納が完了する。ラッチノー
ドＮ、／Ｎの信号電位は信号線Ｂｕｆおよび／Ｂｕｆを
介して読出すことができる。すなわちレイテンシ経過
後、バッファリードモード動作を行なうことにより、こ
のリードデータ転送バッファ回路に格納されたデータを
高速で読出すことができる。
【０７１４】ＳＲＡＭアレイへのデータ転送時にはバッ
ファリードトランスファイネーブル信号ＢＲＴＥが発生
される。これによりインバータ回路５０５２および５０
５４の出力がＳＲＡＭビット線ＳＢＬａおよび／ＳＬＢ
ａ上へゲート５０５８および５０５６を介して伝達され
る。この図１２７に示す構成において、インバータ回路
５０５２および５０５４はバッファリードトランスファ
イネーブル信号ＢＲＴＥに応答して活性状態とされる３
状態インバータ回路の構成であってもよい。
【０７１５】図１２８に、図１２７に示すリードデータ
転送バッファ回路の動作波形図を示す。図１２８におい
て、グローバルＩＯ線ＧＩＯａおよび／ＧＩＯａは中間
電位（Ｖｃｃ／２：Ｖｃｃが電源電圧レベル）にプリチ
ャージされている状態が示されるが、図１２８において
破線で示すように電源電位レベルにプリチャージされる
構成が利用されてもよい。また図１２８において、ＳＲ
ＡＭビット線ＳＢＬａおよび／ＳＢＬａのプリチャージ
電位が中間電位の場合が示されるが、この場合において
も破線で示すようにクランプ回路を用いて電源電圧レベ
ルにプリチャージする構成が用いられてもよい。ＤＲＡ
Ｍビット線の被選択期間はレイテンシにより決定されて
もよい。信号ＤＷＤＥの発生タイミングはレイテンシに
より決定される。信号ＤＰＡＥの発生期間がマスタクロ
ックにより決定されてもよい。それは図１２６に示す動
作波形図においても同様である。
【０７１６】上述のようにリードデータ転送バッファ回
路も、スレーブデータレジスタとマスタレジスタと２段
のラッチ回路構成とすることによりデータ転送を確実に
行なうことができるものであって、レイテンシ制御（確
定データがＳＲＡＭアレイまたはデータ入出力ピンＤＱ
に上がるまでに要する時間の制御）を容易かつ確実に行
なうことが可能となる。
【０７１７】図１２９は、このデータ転送に関連する制
御を行なうための回路構成を示す図である。図１２９に
おいて、ＳＲＡＭ制御回路６０００は、内部制御クロッ
クＣＣ０、ＣＣ１およびライトイネーブルＷＥに応答し
てライトデータ転送バッファ回路へのデータ書込動作モ
ードを指定する信号ＢＷＴ、リードデータ転送バッファ
回路からデータを読出す（データ入出力ピンまたはＳＲ
ＡＭアレイへ）動作を示す信号ＢＲＴを発生し、かつデ
ータの書込かデータの読出のいずれであるかを示す信号
Ｗ／Ｒを発生する。ＳＲＡＭドライブ回路６００６は、
信号ＢＷＴおよびＢＲＴに応答して必要な制御信号、バ
ッファライトトランスファイネーブルＢＷＴＥ、バッフ
ァリードトランスファイネーブルＢＲＴＥなどを発生す
るとともにＳＲＡＭアレイにおける行の選択およびセン
スアンプ駆動を実行する。
【０７１８】コラムデコーダ６００２は、ブロックアド
レスＡｓ０〜Ａｓ３をデコードし、対応のビット位置を
選択する信号を発生する。ゲート回路６００４は、マス
クイネーブルＭの反転信号およびＳＲＡＭ制御回路６０
００からのデータの入出力動作を示す信号Ｗ／Ｒに応答
してこのコラムデコーダ６００２から発生されたビット
選択信号を選択的に通過させてバッファゲートライト信
号ＢＹＷを発生する。ゲート回路６００４は、データ書
込が指定されたとき（ＢＷモード時）においてのみバッ
ファゲートライト信号ＢＹＷとしてコラムデコーダ６０
０２の出力を通過させる。コラムデコーダ６００２のビ
ット選択信号ＲＹＷはまたデータ出力系におけるビット
選択のために用いられる。
【０７１９】コラムデコーダ６００２はＳＲＡＭ制御回
路６０００の制御の下に、装置外部とデータの入出力を
行なう動作モードすなわちＳＲＡＭリードモード、ＳＲ
ＡＭライトモード、バッファリードモード、およびバッ
ファライトモードなどの装置外部とのデータの入出力を
行なうモードが指定されたときのみ活性化される構成が
利用されてもよい。ＳＲＡＭドライブ回路６００６にお
いてマスタクロックＫが与えられているのは、データ転
送時においてクロックに応答して転送制御信号を発生す
る構成が利用されるためである。この構成によりレイテ
ンシの制御が行なわれる。レイテンシの長さはコマンド
レジスタに予め設定される。
【０７２０】ＤＲＡＭ制御回路６００８は、マスタクロ
ックＫと、ロウアドレスストローブＲＡＳとコラムアド
レスストローブＣＡＳとデータ転送指示ＤＴＤに従って
指定されたモードを判別し、ＤＲＡＭライトトランスフ
ァモードを示す信号ＤＷＴ、ＤＲＡＭリードトランスフ
ァモードを示す信号ＤＲＴなどを発生する。ＤＷＴ１Ｒ
モードおよびＤＷＴ２Ｒモードが指定された場合、この
信号ＤＷＴおよびＤＲＴ両者が発生される。ＤＲＡＭド
ライブ回路６００９は、信号ＤＷＴおよびＤＲＴに応答
して必要な信号、すなわちＤＲＡＭプリアンプイネーブ
ル信号ＤＰＡＥ、ＤＲＡＭリードトランスファイネーブ
ル信号ＤＲＴＥ、ＤＲＡＭライトトランスファイネーブ
ル信号ＤＷＴＥ、およびＤＲＡＭライトデータイネーブ
ル信号ＤＷＤＥなどを発生する。ＤＲＡＭドライブ回路
６００９はまたＤＲＡＭアレイにおける行および列の選
択動作をも駆動する（選択されたワード線電位の立上
げ、ＤＲＡＭセンスアンプの駆動等）。
【０７２１】図１２５に示すマスクレジスタセット／Ｍ
ＲＳはセットコマンドレジスタサイクルにおいてコマン
ドレジスタに設定される。図１２９に示す反転マスクイ
ネーブル／Ｍはデータ書込時にマスクイネーブルピンＭ
０〜Ｍ３から与えられる。
【０７２２】［実施例３］ ［ピン配置および信号の定義］図１３０はこの発明の第
３の実施例によるＣＤＲＡＭのピン配置を示す図であ
る。図１３０を参照して、このＣＤＲＡＭは、７０ピ
ン、４００ｍｉｌＴＳＯＰ（タイプＩＩ）のパッケージ
に収納される。このパッケージはリードピッチが０．６
５ｍｍであり、パッケージ長は２３．４９ｍｍである。
信号入出力は通常のＴＴＬレベルよりも低いＬＶＴＴＬ
とインタフェースをとることができる。ＴＴＬコンパー
チブルデバイスへこのＣＤＲＡＭはまた直接接続するこ
とができる。またこのＣＤＲＡＭはたとえばＣＰＵであ
る外部データ処理装置に直接接続される。すなわち後に
説明するように、このＣＤＲＡＭはキャッシュヒット／
ミスの判定を行なうコントローラを内蔵している。
【０７２３】ピン番号２７のピン端子にマスタクロック
ＣＬＫが与えられる。ＣＤＲＡＭはこのマスタクロック
ＣＬＫに同期して外部信号を取込むとともに、内部動作
のクロック周波数がこのマスタクロックにより決定され
る。
【０７２４】ピン番号１１、１３、１４、１６、１９、
２１、２２、２４、４７、４９、５０、５２、５５、５
７、５８および６０の端子がデータ入出力端子ＤＱ０な
いしＤＱ１５として利用される。このＣＤＲＡＭは一例
として、２20ワード・１６ビットの記憶容量のダイナミ
ックメモリアレイと、２10ワード・１６ビット構成のス
タティックＲＡＭを備える。
【０７２５】ピン番号２ないし５、３７ないし４５、お
よび６１ないし６９の端子にアドレス信号ビットＡ０〜
Ａ２１が与えられる。このアドレス信号ビットＡ０〜Ａ
２１は、ＤＲＡＭアレイまたはＳＲＡＭアレイを指定す
るメモリアドレスとバンクアドレスを含む。ＣＤＲＡＭ
を複数用いてメモリシステムを構築した場合、このメモ
リシステムは最大４バンクに分割することができる。１
バンク構成の場合、アドレス信号ビットＡ０〜Ａ１９が
メモリアドレスとして用いられ、アドレス信号ビットＡ
２０およびＡ２１は用いられない。
【０７２６】バンク数が２の場合、アドレス信号ビット
Ａ０〜Ａ７およびＡ９〜Ａ２０がメモリアドレスとして
用いられ、アドレス信号ビットＡ８がバンクアドレスと
して用いられる。この場合、アドレス信号ビットＡ２１
は用いられない。バンク数が４の場合には、アドレス信
号ビットＡ０〜Ａ７およびＡ１０〜Ａ２１がメモリアド
レスとして用いられ、アドレス信号ビットＡ８およびＡ
９がバンクアドレスとして用いられる。
【０７２７】ピン番号２８および２９のピン端子へバイ
トイネーブル信号ＢＥ０♯およびＢＥ１♯がそれぞれ与
えられる。バイトイネーブル信号ＢＥ０♯はデータ書込
時において下位バイト（ＤＱ０〜ＤＱ７）を制御し、バ
イトイネーブル信号ＢＥ１♯は上位バイト（ＤＱ８〜Ｄ
Ｑ１５）を制御する。データ読出時においては、このバ
イトイネーブル信号ＢＥ０♯およびＢＥ１♯は無視さ
れ、１６ビットの端子ＤＱ０〜ＤＱ１５がすべてドライ
ブされる。
【０７２８】ピン番号６のピン端子へアドレスステータ
ス信号ＡＤＳ♯が与えられる。このアドレスステータス
信号ＡＤＳ♯は先の実施例におけるチップイネーブル信
号Ｅ♯に対応するものであり、この信号ＡＤＳ♯がマス
タクロックＣＬＫの立上がりエッジで活性状態（以下に
述べる実施例では“Ｌ”レベル）のときに外部制御信号
およびアドレスが取込まれるとともに、ＣＤＲＡＭはそ
の内部のＳＲＡＭアレイとＤＲＡＭアレイとの間でのデ
ータ転送を行なうデータ転送サイクルへ入る。
【０７２９】ピン番号８の端子へ与えられるメモリ／Ｉ
Ｏ信号Ｍ／ＩＯ♯、ピン番号９のピン端子へ与えられる
ライト／リード信号Ｗ／Ｒ♯、およびピン番号７のピン
端子へ与えられるデータ／コード信号Ｄ／Ｃ♯は、その
状態の組合せに従って動作内容を規定する。これらの信
号Ｍ／ＩＯ♯、Ｄ／Ｃ♯およびＷ／Ｒ♯はアドレスステ
ータス信号ＡＤＳ♯が活性状態となったときに取込まれ
る。
【０７３０】（ｉ） Ｍ／ＩＯ♯＝Ｄ／Ｃ♯＝Ｗ／Ｒ♯
＝０（＝“Ｌ”） 何ら応答せず、次のアドレスサイクルを待つ。
【０７３１】（ｉｉ） Ｍ／ＩＯ♯＝Ｄ／Ｃ♯＝０およ
びＷ／Ｒ♯＝１（＝“Ｈ”） この場合にも何ら応答はせず、アドレスサイクルを待
つ。
【０７３２】（ｉｉｉ） Ｍ／ＩＯ♯＝Ｗ／Ｒ♯＝０か
つＤ／Ｃ♯＝１ この場合にはコマンドレジスタの内容が読出される（デ
ータ入出力端子上へ）。
【０７３３】 （ｉｖ） Ｍ／ＩＯ♯＝０かつＤ／Ｃ♯＝Ｗ／Ｒ♯＝１ この場合にはコマンドレジスタへ所定のデータが書込ま
れ、特定の動作モードなどが指定される。
【０７３４】 （ｖ） Ｍ／ＩＯ♯＝１かつＤ／Ｃ♯＝Ｗ／Ｒ♯＝０ この場合には、メモリから命令などのコードが読出され
る。
【０７３５】 （ｖｉ） Ｍ／ＩＯ♯＝Ｗ／Ｒ♯＝１かつＤ／Ｃ♯＝０ この場合には応答せず、アクセス要求を待つアドレスサ
イクルＴａへ戻る。
【０７３６】（ｖｉｉ） Ｍ／ＩＯ♯＝Ｄ／Ｃ♯＝１か
つＷ／Ｒ♯＝０ この場合には、メモリからデータが読出される。
【０７３７】 （ｖｉｉｉ） Ｍ／ＩＯ♯＝Ｄ／Ｃ♯＝Ｗ／Ｒ♯＝１ この場合にはメモリへデータが書込まれる。
【０７３８】ピン番号３２のピン端子へは信号ＡＤＣ１
／ＣＭＥ♯が与えられる。信号ＣＭＥ♯はコマンドレジ
スタイネーブル信号であり、コマンドレジスタリードま
たはコマンドレジスタライトコマンドが与えられたとき
次のサイクルでこの信号が活性状態となると、コマンド
レジスタ内容のリードまたはライトが実行される。すな
わち、コマンドレジスタリードまたはライトコマンドが
与えられるとき、このコマンドレジスタイネーブル信号
ＣＭＥ♯は“Ｈ”であり、次のサイクルで“Ｌ”の活性
状態に設定される。信号ＡＤＣ１はアドレス制御信号で
あり、これはバンクアドレスを示す。
【０７３９】ピン番号３１のピン端子へはバーストラー
スト信号ＢＬＡＳＴ♯が与えられる。このバーストラー
スト信号ＢＬＡＳＴ♯はＣＰＵのデータ転送サイクルの
最後を示す。すなわち、メモリに対するデータの読出、
書込およびコマンドレジスタへのデータ書込時における
最後のデータであることを示す。この信号ＢＬＡＳＴ♯
が活性状態となると、次のサイクルはアドレスサイクル
Ｔａとなり、次のアドレス指定を待つ。
【０７４０】ピン番号３０のピン端子へはデータホール
ド／スリープ信号ＤＨ♯／ＳＰ♯が与えられる。データ
サイクルＴｄ、データウエイトサイクルＴｄｗまたはデ
ータホールドサイクルＴｄｈ（これらの各サイクルにつ
いては後に説明する）においては、この信号ＤＨ♯／Ｓ
Ｐ♯はデータホールド信号ＤＨ♯として用いられて出力
バッファを制御する。データホールド信号ＤＨ♯が活性
状態となると、ＣＤＲＡＭはデータホールドサイクルへ
Ｔｄｈへ入り、その出力データを次のクロックサイクル
の終了まで保持する。
【０７４１】アドレスサイクルＴａの間、この信号はス
リープ信号ＳＰ♯として用いられ、スリープモード動作
を制御する。スリープ信号ＳＰ♯が３２クロックサイク
ルの間活性状態を連続して維持すれば、このＣＤＲＡＭ
はスリープサイクルＴｓに入る。スリープサイクルＴｓ
の間このスリープ信号ＳＰ♯はクロック信号と非同期な
非同期信号として取扱かわれる。
【０７４２】ピン番号３４のピン端子へはリセット信号
ＲＳＴ♯が与えられる。このリセット信号ＲＳＴ♯はＣ
ＤＲＡＭをリセットする。リセット動作時においては、
ＣＤＲＡＭは、（ｉ）すべてのコマンドレジスタの格納
値をデフォルト値に設定する、（ｉｉ）ＤＲＡＭアレイ
の初期化を開始する、（ｉｉｉ）タグメモリの有効ビッ
トをリセットする。このリセット信号ＲＳＴ♯はマスタ
クロックＣＬＫと非同期に取込まれる。信号ＤＳ♯およ
びＳＰ♯が活性状態となっているときにはこのリセット
信号ＲＳＴ♯は無視される。
【０７４３】ピン番号３３へは信号ＡＤＣ０／ＲＥＦ♯
が与えられる。リフレッシュ信号ＲＥＦ♯はオートリフ
レッシュサイクルを示す。この信号ＲＥＦ♯は入力信号
または出力信号となる（後にその構成については詳細に
説明する）。この信号ＲＥＦ♯が出力信号となるか入力
信号となるかはコマンドレジスタにより決定される。リ
フレッシュ信号ＲＥＦ♯が入力として設定された場合に
は、この信号はマスタクロックＣＬＫの立上がりエッジ
でサンプリングされ、次のクロックサイクルからオート
リフレッシュ動作が始まる。このリフレッシュ信号ＲＥ
Ｆ♯が出力信号として設定された場合には、信号ＲＥＦ
♯は内蔵のリフレッシュタイマにより制御され、マスタ
クロックＣＬＫに同期して出力される。この出力状態の
リフレッシュ信号ＲＥＦ♯はメモリシステムにおける他
の入力リフレッシュ信号ＲＥＦ♯に設定されたＣＤＲＡ
Ｍを制御する。したがって、ＣＤＲＡＭメモリシステム
は１つのＣＤＲＡＭに同期してリフレッシュを実行する
ことができるため、後に説明するようにセルフリフレッ
シュを通常動作時にも実行することができる。
【０７４４】信号ＡＤＣ０はバンクアドレスを示す。先
に説明したアドレス制御信号ＡＤＣ１とともにこの信号
ＡＤＣ０は信号ＡＤＳ♯の活性化時にサンプリングされ
る。
【０７４５】上述の信号はすべてこのＣＤＲＡＭに与え
られる入力信号である（ただし出力状態に設定されたリ
フレッシュ信号ＲＥＦ♯を除く）。このＣＤＲＡＭは内
部にコントローラを備えており、その内部の動作状態を
外部装置へ知らせるための出力信号を備える。
【０７４６】ピン番号２６のピン端子へはバーストレデ
ィ信号ＢＲＤＹが出力される。このバーストレディ信号
ＢＲＤＹ♯は、ＣＤＲＡＭ内部でデータ転送サイクルが
完了しており、このＣＤＲＡＭへアクセスすることがで
きることを示す。
【０７４７】ピン番号１０のピン端子からは信号ＬＭＥ
♯／ＫＥＮ♯が出力される。キャッシュイネーブル信号
ＫＥＮ♯はＣＤＲＡＭ内で実行されるデータ転送サイク
ルはキャッシュ可能であることを示す。すなわち外部Ｃ
ＰＵは、自身の内蔵のキャッシュにアクセスしたデータ
を格納することができることを示す。キャッシュ不能領
域（後に説明するが、このＣＤＲＡＭはキャッシュとし
て利用できない領域とキャッシュとして利用できる領域
とを含む）のデータを読出す場合には、少なくとも１ウ
エイトサイクルこの信号を不活性状態とするために必要
とする。
【０７４８】ローカルメモリイネーブル信号ＬＭＥ♯は
このＣＤＲＡＭが選択されたことを示す。このローカル
メモリイネーブル信号はヒット信号および／またはバス
方向制御信号として用いられる。
【０７４９】［内部構成］図１３１は、この発明の第３
の実施例であるＣＤＲＡＭの内部構成を概略的に示すブ
ロック図である。図１３１において、ＣＤＲＡＭ７００
０は、図１１１に示す外部の制御装置３１００を内蔵す
る。すなわち、ＣＤＲＡＭ７０００は、ＤＲＡＭアレイ
７００１と、ＳＲＡＭアレイ７００２と、このＤＲＡＭ
アレイ７００１とＳＲＡＭアレイ７００２との間のデー
タ転送を行なうための双方向データ転送回路（ＤＴＢ）
７００３と、外部アドレス信号ビットＡ０〜Ａ２１を取
込みかつスクランブルして内部アドレス信号を発生する
アドレスバッファ／スクランブル回路７００４と、この
アドレスバッファ／スクランブル回路７００４からの内
部アドレス信号ビットＡ８〜Ａ１９を受けるロウアドレ
スバッファ７００６と、このロウアドレスバッファ７０
０６が出力するアドレスをデコードし、ＤＲＡＭアレイ
７００１における行を選択するロウデコーダ７００８
と、アドレスバッファ／スクランブル回路７００４から
のアドレス信号ビットＡ０〜Ａ７を受けて内部列アドレ
スを発生するコラムアドレスバッファ７０３０と、コラ
ムアドレスバッファ７０３０からの内部列アドレス信号
をラッチするラッチ回路７０３２と、ラッチ回路７０３
２からのアドレス信号をデコードしてＤＲＡＭアレイ７
００１における対応の列ブロックを選択状態とするコラ
ムデコーダ７０３４を含む。
【０７５０】ＣＤＲＡＭ７０００はさらに、ＳＲＡＭア
レイ７００２の格納するデータのアドレスすなわちタグ
アドレスを格納するタグメモリ（ＴＧ）７０３６と、ア
ドレスバッファ／スクランブル回路７００４からのアド
レス信号ビットＡ１０−Ａ１９とタグメモリ７０３６か
らのタグアドレスとを比較し、キャッシュヒット／ミス
を判定する判定回路７０３８と、ロウアドレスバッファ
７００６がラッチする内部ロウアドレスとアドレスバッ
ファ／スクランブル回路７００４から与えられたアドレ
ス信号ビットＡ８−Ａ１９を比較し、ページヒット／ミ
スを判定する判定回路７０２０と、キャッシュミス時に
タグメモリ７０３６からのタグアドレスを格納するリタ
ーンアドレスラッチ回路７０２４と、各種外部制御信号
および判定回路からのページヒット／ミスおよびキャッ
シュヒット／ミス指示に応答して各種必要な制御を実行
するとともに外部制御信号ＬＭＥ♯／ＫＥＮ♯およびＢ
ＲＤＹ♯を発生するＤＲＡＭ制御およびキャッシュ／リ
フレッシュ制御部７０２６を含む。
【０７５１】ＤＲＡＭ制御およびキャッシュ／リフレッ
シュ制御部７０２６はＤＲＡＭアレイ７００１の駆動、
ＳＲＡＭアレイ７００２の駆動、双方向転送回路（ＤＴ
Ｂ）７００３の転送動作、ラッチ回路７００８および７
０３２のラッチデータの変更動作を制御する。キャッシ
ュミス時にありかつページヒット時においては、ラッチ
回路７０３２のラッチするアドレスはコラムアドレスバ
ッファ７０３０から与えられるアドレスに変更される。
キャッシュミス時においてページミスである場合には、
ラッチ回路７００８および７０３２のラッチするアドレ
スが変更される。ラッチ回路７００８がラッチするアド
レスはこのときリターンアドレスラッチ回路７０２４か
ら与えられるリターンアドレスで変更される（コピーバ
ックのため）。同様にこのときラッチ回路７０３２がラ
ッチするデータもリターンアドレスラッチ回路７０２４
のラッチするアドレス信号により置換される（コピーバ
ック時）。ここで、ロウデコーダ７００８は、その与え
られたアドレスをラッチする機能を備えている。これに
より、ＤＲＡＭアレイ７００１においては、常時１行が
選択状態とされており、ＤＲＡＭアレイ７００１におけ
るセンスアンプの擬似キャッシュとしての利用およびペ
ージモード転送が可能となる。またラッチ回路７０３２
を設けることにより、ページモード転送時において、Ｄ
ＲＡＭ列ブロックを選択してデータ転送を行ないかつフ
ァーストコピーバックモード動作も実現できる。
【０７５２】なお、先のピン配置の説明においては詳細
に説明していないが、電源電圧Ｖｃｃおよび接地電位Ｖ
ｓｓはこのチップ中央部においてデータ入出力部のみが
利用する電源電圧ＶｃｃＱおよび接地電位ＶｓｓＱ入力
ピンを含む。図１３１においては、この各データピンの
間に配置される電源電圧供給端子ＶｃｃＱ（０−３）お
よび接地電位供給端子ＶｓｓＱ（０−３）と他の回路部
分に与えられる電源電圧Ｖｃｃおよび接地電位Ｖｓｓと
を示す。
【０７５３】ＤＲＡＭ制御およびキャッシュ／リフレッ
シュ制御部７０２６は、マスタクロックＣＬＫの立上が
りエッジで外部制御信号をサンプリングし、その信号の
状態の組合せに従って必要な動作制御を行なうととも
に、判定回路７０３８および７０２０からのキャッシュ
ヒット信号およびページヒット信号に応じて必要なデー
タ転送動作およびラッチアドレスの変更を実行する。
【０７５４】ＣＤＲＡＭの内部にタグアドレスを格納す
るタグメモリ７０３６を設けるとともに、内部でキャッ
シュヒット／ミスおよびページヒット／ミスを判定する
回路を設けることにより、任意のバンク構成のメモリシ
ステムを容易に構築することができるとともに、高速で
ヒット／ミス時の動作を実行することができる。
【０７５５】［コマンドの種類］ＣＤＲＡＭは、前述の
ごとく、マスタクロックＣＬＫの立上がりエッジで各外
部制御信号を取込み（サンプリングし）、そのときの外
部制御信号の状態に従って必要な動作を実行している。
この外部制御信号はすべて外部のたとえばＣＰＵである
データ処理装置から与えられる。したがって、図１３１
に示すＤＲＡＭ制御およびキャッシュ／リフレッシュ制
御部７０２６はこの外部のＣＰＵから与えられる命令
（コマンド）をデコードし、必要な動作を制御する機能
を備える。
【０７５６】図１３２および図１３３は各種コマンドと
そのときの外部制御信号の状態を示す図である。図１３
２および図１３３において、符号“Ｖ”は「有効」を示
し、符号“Ｘ”は「Ｄｏｎ’ｔ ｃａｒｅ（ドントケ
ア）」状態を示し、符号“Ｌ”は「論理ローレベル」を
示し、符号“Ｈ”は「論理ハイレベル」を示す。さら
に、符号“Ｈｉ−Ｚ”は「ハイインピーダンス状態」を
示し、符号“ＤＩＳ”は「ディスエーブル」状態を示
し、符号“ＥＮＡ”はイネーブル状態を示す。またデー
タ入出力部ＤＱのコマンドレジスタリードＣＭＲＲおよ
びコマンドレジスタライトＣＭＲＷにおいては、データ
入出力端子ＤＱ０〜ＤＱ７が用いられており、残りのデ
ータ入出力端子ＤＱ８〜ＤＱ１５はハイインピーダンス
状態に設定される。入出力端子ＤＱにおいて符号“Ｒ
Ｄ”は読出データを示し、符号“ＷＤ”は「書込デー
タ」を示す。
【０７５７】さらに、シャドーＲＡＭは、仮想記憶アド
レスから実記憶アドレスへ変換するアドレス変換テーブ
ルを作成するために用いられるシャドーテーブルなどと
して利用される領域を示す。これにより容易に仮想記憶
空間を確定することができる。
【０７５８】次に、各種動作について順に説明する。 ［リード（バースト、キャッシャブル）モード］リード
（バースト、キャッシャブル）コマンドは、アドレスス
テータスＡＤＳ♯の立下がり時に信号Ｍ／ＩＯ♯、Ｄ／
Ｃ♯をともに“Ｈ”に設定し、信号Ｗ／Ｒ♯は“Ｌ”に
設定することにより指定される。この動作モード時にお
いては、図１３４に示すように、次のクロックサイクル
から出力データＤＯＵＴがマスタクロックＣＬＫの立上
がりに同期して確定状態となり順次出力される。信号Ｂ
ＬＡＳＴ♯を“Ｌ”と立下げることによりこのバースト
リードモードが終了したことが指定され、データ入出力
端子ＤＱは次のクロックサイクルから出力ハイインピー
ダンス状態となる（次のサイクルがアドレスサイクルの
場合）。この状態においては、ローカルメモリイネーブ
ル信号ＬＭＥ♯、キャッシュイネーブル信号ＫＥＮ♯お
よびバーストレディ信号ＢＲＤＹ♯がデータ出力時にお
いて“Ｌ”に設定される。
【０７５９】なお図１３４に示すサイクルＴａは、デー
タ入出力サイクルの準備サイクルであり、外部アドレス
は次のデータサイクルまたはデータ維持サイクルにおけ
るマスタクロックＣＬＫの立上がりエッジでサンプリン
グされる。
【０７６０】アドレスステータス信号ＡＤＳ♯が活性状
態となり、かつメモリ／ＩＯ信号Ｍ／ＩＯ♯が“Ｈ”の
ときにＣＤＲＡＭがデータサイクルＴｄに入る。このデ
ータサイクルＴｄにおいては、ＣＤＲＡＭはデータの入
出力を実行する。このデータサイクルＴｄにＣＤＲＡＭ
が入ると、ＣＤＲＡＭは、バーストラースト信号ＢＬＡ
ＳＴ♯が活性状態となるまでこの状態を維持する。
【０７６１】なお、ローカルメモリイネーブル信号ＬＭ
Ｅ♯およびバーストレディ信号ＢＲＤＹ♯は、不活性状
態移行時においては一旦“Ｈ”の状態に移行した後にハ
イインピーダンス状態となり、キャッシュイネーブル信
号ＫＥＮ♯は活性状態からそのままハイインピーダンス
状態に移行する。これは外部信号線がローカルメモリイ
ネーブル信号ＬＭＥ♯およびバーストレディ信号ＢＲＤ
Ｙ♯に対しては、それぞれ“Ｈ”にプルアップされてお
り、後に説明するように、多くの信号線を高速で駆動し
て“Ｈ”レベルに保持する必要があるためである。キャ
ッシュイネーブル信号ＫＥＮ♯は“Ｌ”レベルでハイイ
ンピーダンス状態に設定される。これによりキャッシュ
ヒット／ミスの判定を高速で実行する。
【０７６２】ここで、バーストモードとは、連続アドレ
スを順次アクセスする動作モードであり、１つのアドレ
スが与えられたときそれに続くアドレス位置のメモリセ
ルが順次アクセスされる動作モードを示す。
【０７６３】［リード（バースト、ノンキャッシャブ
ル）モード］図１３５に示すように、この動作モード時
においては、図１３４に示す動作モードと同様にクロッ
クサイクル１において、リードコマンドが与えられる。
しかしながらこの場合、外部ＣＰＵがアクセスを要求す
るデータがキャッシュメモリ内に存在しないため、ＤＲ
ＡＭアレイから転送されたデータを読出す。このため、
サイクルＴｄｗにおいて、キャッシュイネーブル信号Ｋ
ＥＮ♯は“Ｈ”に立上げられ、キャッシュミスを示し、
キャッシュとしてはいけないことを外部ＣＰＵに知らせ
る。このときまた有効データは伝わっていないため、バ
ーストレディ信号ＢＲＤＹ♯も“Ｈ”に立上がる。必要
なデータが揃うと、すなわちクロックサイクル３からデ
ータが順次出力される。このときには、出力データＤＯ
ＵＴはキャッシュ領域になかったデータであるため、キ
ャッシュイネーブル信号ＫＥＮ♯は次のサイクルすなわ
ちサイクル４から“Ｌ”に立下がる。バーストレディ信
号ＢＲＤＹ♯は最初の出力データからバーストモードで
有効データが出力されることを示すために“Ｌ”に立下
がる。
【０７６４】ここで、クロックサイクル１におけるサイ
クルＴｄｗはデータウエイトサイクルを示し、必要なデ
ータが揃うまで待合せる状態を示す。
【０７６５】［リード（ノンバースト、キャッシャブ
ル）モード］図１３６に示すように、この動作モードに
おいてはバーストモードでのデータ転送（ＣＰＵに対す
る）を行なわない。先の図１３４および図１３５に示す
動作モードと同様に、アドレスステータス信号ＡＤＳ♯
の立下がりに応答して、外部アドレスが取込まれる。次
のデータサイクルＴｄにおいて、バーストラースト信号
ＢＬＡＳＴ♯を“Ｌ”とする。これにより、１ワードの
データがアクセスされたことが示され、データ入出力端
子ＤＱはデータサイクルＴｄの次のサイクルはアドレス
サイクルＴａに戻る。このとき、出力データＤＯＵＴが
有効データであることを示すためローカルメモリイネー
ブル信号ＬＭＥ♯およびバーストレディ信号ＢＲＤＹ♯
がともに“Ｌ”に立下がり、またキャッシュヒットであ
ったため、キャッシュイネーブル信号ＫＥＮ♯が“Ｌ”
に立下がる。
【０７６６】［リード（ノンバースト、キャッシャブ
ル、データホールド）］図１３７に示すように、この動
作モード時においては、まずサイクル１において、リー
ドコマンドを与える。リードコマンドが与えられたた
め、次のクロックサイクル２において有効データが出力
される（キャッシュヒット）。このときノンバーストで
あるため、サイクル２においてバーストラースト信号Ｂ
ＬＡＳＴ♯が“Ｌ”に立下がる。
【０７６７】データホールド／スリープ信号ＤＨ♯／Ｓ
Ｐ♯を３０Ｔサイクル期間以上“Ｌ”に維持する。これ
によりデータ保持モードが指定され、サイクル２で出力
されたデータＤＯＵＴがその状態で保持される。出力デ
ータが、データホールド／スリープ信号ＤＨ♯／ＳＰ♯
が“Ｈ”の不活性状態になってから１つ後のクロックサ
イクルでハイインピーダンス状態となる。
【０７６８】［リード（ノンバースト、ノンキャッシャ
ブル）］この動作モード時においては、図１３８に示す
ように、サイクル１において、リードコマンドが与えら
れる。この場合、ノンキャッシャブル領域へのアクセス
であるため、メインメモリすなわちＤＲＡＭアレイから
メモリセルデータが出力される。このため、サイクル２
においてはデータウエイトサイクルＴｄｗ状態となり、
出力データＤＱは無効データである。サイクル３におい
て有効データＤＯＵＴが出力される。ノンバーストであ
るため、バーストラースト信号ＢＬＡＳＴ♯が“Ｌ”に
立下がり、１ワードデータの読出が完了する。
【０７６９】次のサイクル４において、バーストラース
ト信号ＢＬＡＳＴ♯を“Ｈ”とするとともに新しいリー
ドコマンドを与える。この場合、サイクル６に有効デー
タＤＯＵＴが出力される。このときまたノンバーストで
あるため、バーストラースト信号ＢＡＬＳＴ♯が“Ｌ”
に設定される。各データのアクセス時において、ローカ
ルメモリイネーブル信号ＬＭＥ♯が“Ｌ”となり、有効
データが出力されたサイクルにおいてのみバーストレデ
ィ信号ＢＲＤＹ♯が“Ｌ”となる。ノンキャッシャブル
なデータの読出動作であるため、キャッシュイネーブル
信号ＫＥＮ♯は出力データに対して、ともに“Ｈ”とな
る。
【０７７０】［リード（ノンバースト、ノンキャッシャ
ブル、ホールド）］図１３９に示すように、この動作モ
ード時においては、リードコマンドが与えられる。サイ
クル２において、データウエイトサイクルＴｄｗからデ
ータサイクルＴｄに入り、サイクル３から有効データが
出力される。このときバーストラースト信号ＢＬＡＳＴ
♯を“Ｌ”に設定し、１ワードのデータが出力される。
このとき、データホールド／スリープモード信号ＤＨ♯
／ＳＰ♯を最大３０Ｔ（Ｔは１クロックサイクル）間
“Ｌ”に設定することにより、この有効データが持続的
に出力される。キャッシュイネーブル信号ＫＥＮ♯は、
有効データが出力された後、次のクロックサイクルに入
ってから“Ｈ”に入る。
【０７７１】［ミスリード（バースト、キャッシャブ
ル）］図１４０に示すように、まずリードコマンドが与
えられる。キャッシュミスの場合には、次のクロックサ
イクルでは有効データは出力されない。所定のクロック
サイクル（レイテンシにより決定される：これについて
は後に説明する）が経過した後、有効データＤＯＵＴが
出力される。バーストラースト信号ＢＬＡＳＴ♯が
“Ｌ”に立下がることにより、最終の出力データが出力
された後、出力ハイインピーダンス状態となる。キャッ
シュイネーブル信号ＫＥＮ♯は、キャッシャブルデータ
であることを示すため、キャッシュイネーブル信号ＫＥ
Ｎ♯を“Ｌ”に立下げる。
【０７７２】［ミスリード（ノンバースト、キャッシャ
ブル）］図１４１に示すように、リードコマンドが与え
られてキャッシュミスの場合、所定の時間経過後に有効
データＤＯＵＴが出力される。バーストラースト信号Ｂ
ＬＡＳＴ♯により、１ワードが出力された後、次のアド
レスサイクルＴａに入る。再びキャッシュミスであるた
め、データウエイトサイクルＴｄｗに入り、所定期間経
過後有効データが出力される。
【０７７３】［ミスリード（ノンバースト、キャッシャ
ブル、ホールド）］図１４２に示すように、まずキャッ
シャブルリードコマンドが与えられ、キャッシュミスの
場合に、データ転送が実行される。この場合、所定時間
経過後に有効データが出力される。キャッシャブルであ
るため、データウエイトサイクルＴｄｗからデータサイ
クルＴｄに移行時においてキャッシュイネーブル信号Ｋ
ＥＮ♯が“Ｌ”となる。有効データが出力されたときの
みバーストレディ信号ＢＲＤＹ♯が“Ｌ”になる。信号
ＤＨ♯／ＳＰ♯が所定の最大３０Ｔ期間“Ｌ”に設定さ
れるとデータ保持モードに入り、有効データが保持され
る。信号ＤＨ♯／ＳＰ♯を“Ｈ”に立上げると、次のク
ロックサイクルで出力データは出力ハイインピーダンス
状態となる。
【０７７４】［ライト（バースト）］図１４３に示すよ
うに、まずアドレスサイクルＴａにおいて、アドレスス
テータス信号ＡＤＳ♯を“Ｌ”に設定し、かつ信号Ｍ／
ＩＯ♯、Ｄ／Ｃ♯およびＷ／Ｒ♯を“Ｈ”に設定するこ
とにより、データ書込モードが指定される。ここで、デ
ータ書込がキャッシャブルであるかノンキャッシャブル
であるかは関係がない。どちらの場合も、ＳＲＡＭアレ
イまたはデータ転送回路へデータが書込まれるため、同
じタイミングで有効データＤＩＮが取込まれ、順次書込
まれる。キャッシュイネーブル信号ＫＥＮ♯が“Ｌ”と
なり、順次ＣＰＵ内部のキャッシュデータが書込まれる
ことを示す。バーストラースト信号ＢＬＡＳＴ♯が
“Ｌ”となると、次のマスタクロックＣＬＫの立上がり
でローカルメモリイネーブル信号ＬＭＥ♯およびバース
トレディ信号ＢＲＤＹ♯がともに“Ｈ”に立上がった後
にハイインピーダンス状態となる。キャッシュイネーブ
ル信号ＫＥＮ♯は“Ｌ”の状態からハイインピーダンス
状態となる。図により、サイクル１において与えられた
アドレスＡＤＤから隣接するアドレスへ順次データが書
込まれる。
【０７７５】［ライト（ノンバースト）］図１４４に示
すように、まずサイクル１において、ライトコマンドを
与える。ノンバーストであるため、次のクロックサイク
ルにおいて、有効データが取込まれたとき、バーストラ
ースト信号ＢＬＡＳＴ♯が“Ｌ”に立上がる。これによ
り、ローカルメモリイネーブル信号ＬＭＥ♯およびバー
ストレディ信号ＢＲＤＹ♯がともに“Ｈ”に立上がり、
次いで、キャッシュイネーブル信号ＫＥＮ♯とともに次
のクロックサイクルでハイインピーダンス状態となる。
【０７７６】［ミスライト（バースト）］図１４５に示
すようにまずライトコマンドを与える。キャッシュミス
であるため、必要なアドレスのメモリセルがキャッシュ
に配置されるまで、データの書込は待合せられる。この
待合せ期間が終了すると、順次データが書込まれる。こ
の場合において、データの書込開始タイミングは後に説
明するレイテンシにより決定される。
【０７７７】バーストラースト信号ＢＬＡＳＴ♯が
“Ｌ”となることによりバーストライト動作が完了す
る。
【０７７８】［ミスライト（ノンバースト）］図１４６
に示すように、まずサイクル１すなわちアドレスサイク
ルＴａにおいて、ライトコマンドを与える。キャッシュ
ミス時においては、所定時間経過後（図１４６において
は第２クロックサイクル）において必要なメモリセルが
選択状態とされ、データ書込を行なうことができる。こ
のとき、有効データ書込時においては、外部制御信号Ｌ
ＭＥ♯、ＫＥＬ♯およびＢＲＤＹ♯の“Ｌ”となる。
【０７７９】［電源投入時の初期化］図１４７に示すよ
うに、電源投入時において、まずリセット信号ＲＳＴ♯
を“Ｌ”に立下げる。図１４７においては、スリープサ
イクルＴｓからこのＣＤＲＡＭを作動状態とするための
動作シーケンスが一例として示される。スリープサイク
ルＴｓは、内部のセルフリフレッシュ回路および内部電
圧発生回路を除いてすべての回路が動作停止状態とされ
る動作サイクルである。これにより消費電力の低減を図
る。また内部マスタクロックの発生も行なわれておら
ず、すべての入力信号の取込すなわちサンプリングも行
なわれない。
【０７８０】次いで初期化サイクルＴｉが実行される。
この初期化サイクルにおいては、リセット信号ＲＳＴ♯
が“Ｌ”の活性状態とされ、かつ信号ＤＨ♯／ＳＰ♯を
“Ｈ”の不活性状態とする。この信号ＤＨ♯／ＳＰ♯は
最低１５Ｔ期間不活性状態の“Ｈ”に維持することによ
り、ＣＤＲＡＭの内部の初期化が実行される。この初期
化動作時には先に説明したコマンドレジスタ内容の初期
化、ＤＲＡＭの初期化、双方向転送回路の保持データの
初期化などが実行される。初期化サイクルＴｉが始まっ
てから最低１００Ｔ期間経過後でなければ最初のアクセ
スは行なうことができない。内部回路が確実に初期状態
に復帰していることを保障するためである。
【０７８１】［ＣＰＵリセット（ＣＤＲＡＭはリセット
されない）］図１４８に示すように、ＣＰＵがリセット
状態とされ、ＣＤＲＡＭがリセットされていない状態に
おいて初期化を行なう場合には、ＣＰＵリセット時にお
いては、リセット信号ＲＳＴ♯は“Ｌ”の活性状態に維
持される。この状態においては、信号ＤＨ♯／ＳＰ♯は
“Ｌ”に維持されている。初期化が行なわれないことを
保障するためである。ＣＰＵのリセットが解除される
と、リセット信号ＲＳＴ♯が“Ｈ”に立上がる。その
後、信号ＤＨ♯／ＳＰ♯を“Ｈ”の不活性状態に立上げ
る。このとき、初期化サイクルＴｉすなわちＣＰＵリセ
ット解除時において、リセット信号ＲＳＴ♯が“Ｈ”に
立上がったとき、信号ＤＨ♯／ＳＰ♯をトグルするすな
わち一旦“Ｈ”に立上げてから再び“Ｌ”に立下げるこ
とは禁止される。ＣＤＲＡＭの初期化動作が行なわれる
のを防止するためである。この場合、スリープモードか
ら抜け出す場合の動作時も同様である。
【０７８２】［スリープモード設定］図１４９に示すよ
うに、スリープモードを設定するためには、リセット信
号ＲＳＴ♯およびリフレッシュ信号ＲＥＦ♯をともに
“Ｈ”に設定し、かつデータホールド／スリープモード
信号ＤＨ♯／ＳＰ♯を“Ｌ”に設定する。この信号ＤＨ
♯／ＳＰ♯を最低３２Ｔ期間持続すると、ＣＤＲＡＭは
スリープモードに入る。この状態においては、内部動作
は実行されず、セルフリフレッシュ動作が実行されるだ
けである。
【０７８３】［スリープモード解除］スリープモードを
解除するためには、図１５０に示すように、リセット信
号ＲＳＴ♯およびリフレッシュ信号ＲＥＦ♯をともに
“Ｈ”に設定した後、“Ｌ”状態の信号ＤＨ♯／ＳＰ♯
を“Ｈ”に立上げる。この信号ＤＨ♯／ＳＰ♯は、立上
げ時においてトグルすることは許されない。ＣＤＲＡＭ
が初期化動作を実行するのを防止するためである。ＣＤ
ＲＡＭは信号ＤＨ♯／ＳＰ♯、ＲＳＴ♯およびＲＥＦ♯
がともに“Ｈ”状態になってから最低１５Ｔ期間経過後
でなければ最初のアクセスを行なうことができない。内
部回路が確実に動作可能状態に設定されることを保障す
るためである。
【０７８４】［コマンドレジスタリード／ライト］コマ
ンドレジスタをリードライトするためのコマンドレジス
タでアクセスするモードは「コマンドレジスタインデッ
クスセット」コマンドＣＭＩＳとコマンドレジスタのデ
ータを読出す「コマンドレジスタリード」コマンドＣＭ
ＲＲおよびコマンドレジスタへデータを書込む「コマン
ドレジスタライト」コマンドＣＭＲＷがある。コマンド
インデックスは、数個設けられたコマンドレジスタを特
定するためのものである。このコマンドレジスタのリー
ドライトについては後にコマンドレジスタの構成および
動作とともに詳細に説明する。
【０７８５】図１５１において、データをアクセスする
かインデックスをアクセスするかはアドレスビットＡ０
により指定される。コマンドレジスタはアドレスデータ
信号ＡＤＳ♯およびメモリ／ＩＯ♯をともに“Ｌ”に立
下げる。データのリードを行なうかライトを行なうかは
信号Ｗ／Ｒ♯により決定される。レジスタインデックス
をセットする場合には、この信号Ｗ／Ｒ♯は“Ｈ”およ
び“Ｌ”のいずれであってもよい。
【０７８６】次のサイクルでコマンドレジスタイネーブ
ル信号ＣＭＥ♯を“Ｌ”に立下げる。これにより、コマ
ンドレジスタへのアクセスが実行される。このコマンド
レジスタイネーブル信号ＣＭＥ♯が“Ｌ”の活性状態と
された後、コマンドレジスタに対するデータの書込／読
出が実行される。
【０７８７】図１５２は、各サイクルの状態遷移を一覧
にして示す図である。サイクルＴｃ１は、コマンドサイ
クル１であり、このサイクルはアドレスステータス信号
ＡＤＳ♯が活性状態となりかつ信号Ｍ／ＩＯ♯が“Ｌ”
のときに設定される。このサイクルＴｃ１の後コマンド
レジスタイネーブル信号ＣＭＥ♯がモニタされる。この
モニタの結果、信号ＣＭＥ♯が活性状態となれば、ＣＤ
ＲＡＭはＴｃ２サイクルへ入る。もしこのとき、信号Ｃ
ＭＥ♯が不活性状態にあれば、ＣＤＲＡＭはアドレスサ
イクルＴａへ戻る。
【０７８８】第２のコマンドサイクルＴｃ２は、上述の
第１のコマンドサイクルＴｃ１に続いて実行される。こ
のサイクルにおいては、ＣＤＲＡＭはコマンドレジスタ
に対しデータの書込または読出を実行する。この前に
は、コマンドレジスタインデックスセットコマンドによ
り、アクセスされるべきコマンドが指定されている。こ
のコマンドレジスタインデックスを設定するためには、
アドレスが用いられる。各状態遷移において実行される
信号条件は以下のとおりである。
【０７８９】Ａ：（アドレスサイクルＴａからデータサ
イクルＴｄへの移行）：信号ＡＤＳ♯が活性状態にあ
り、かつ信号Ｍ／ＩＯ♯が“Ｈ”にありかつこのデバイ
スが選択状態にありかつリセット信号ＲＳＴ♯が不活性
状態にありかつバーストレディ信号ＢＲＤＹ♯が活性状
態にあるときに実現される。
【０７９０】Ｂ：この状態は、アドレスサイクルＴａか
らデータウエイトサイクルＴｄｗへ移行する状態を示
す。信号ＡＤＳ♯が活性状態にあり、かつ信号Ｍ／ＩＯ
♯が“Ｈ”にあり、デバイスが選択状態にあり、かつリ
セット信号ＲＳＴ♯が不活性状態にあり、かつ信号ＢＲ
ＤＹ♯が不活性状態にあるときに実行される。
【０７９１】Ｃ：この状態遷移は、データウエイトサイ
クルＴｄｗからデータサイクルＴｄへの移行を示す。こ
の状態は、信号ＤＨ♯が不活性状態となり、リセット信
号ＲＳＴ♯が不活性状態にあり、かつ信号ＢＲＤＹ♯が
活性状態となったときに実現する。
【０７９２】Ｄ：この状態遷移は、データサイクルＴｄ
を繰返す。この状態は、データ保持信号ＤＨ♯が不活性
状態にありかつバーストラースト信号ＢＬＡＳＴ♯が不
活性状態にありかつリセット信号ＲＳＴ♯が不活性状態
にありかつバーストレディ信号ＢＲＤＹ♯が活性状態に
あるときに実行される。
【０７９３】Ｅ：データサイクルＴｄからデータウエイ
トサイクルＴｄｗへの移行は、信号ＤＨ♯が不活性状態
にあり、かつバーストラースト信号ＢＬＡＳＴ♯が不活
性状態にあり、かつリセット信号ＲＳＴ♯が不活性状態
にあり、かつ信号ＢＲＤＹ♯が不活性状態となったとき
に実行される。
【０７９４】Ｆ：データウエイトサイクルＴｄｗの継続
は、信号ＤＨ♯、ＲＳＴ♯およびＢＲＤＹ♯がすべて不
活性状態のときに実現される。
【０７９５】Ｇ：データサイクルＴｄからアドレスサイ
クルＴａへの復帰は、信号ＤＨ♯およびＲＳＴ♯がとも
に不活性状態にありかつバーストラースト信号ＢＬＡＳ
Ｔ♯が活性状態となったときに実行される。
【０７９６】Ｈ：データサイクルＴｄｗからデータホー
ルドサイクルＴｄｈへの移行は、データホールド信号Ｄ
Ｈ♯が活性状態となりかつリセット信号ＲＳＴ♯が不活
性状態のときに実行される。
【０７９７】Ｉ：データホールドサイクルＴｄｈからデ
ータサイクルＴｄへの移行は、信号ＤＨ♯、ＢＬＡＳＴ
♯およびＲＳＴ♯がすべて不活性状態にありかつバース
トレディ信号ＢＲＤＹ♯が活性状態のときに実行され
る。
【０７９８】Ｊ：データホールドサイクルＴｄｈからデ
ータウエイトサイクルＴｄｗへの移行は、信号ＤＨ♯、
ＢＬＡＳＴ♯、ＲＳＴ♯およびＢＲＤＹ♯がすべて不活
性状態となったときに実行される。
【０７９９】Ｋ：データホールドサイクルＴｄｈからア
ドレスサイクルＴａへの移行は、信号ＤＨ♯およびＲＳ
Ｔ♯がともに不活性状態にありかつバーストラースト信
号ＢＬＡＳＴ♯が活性状態となったときに実行される。
【０８００】Ｌ：アドレスサイクルＴａから第１のコマ
ンドサイクルＴｃ１への移行は、アドレスステータス信
号ＡＤＳ♯を活性状態とし、かつメモリ／ＩＯ信号Ｍ／
ＩＯｃを“Ｌ”としかつリセット信号ＲＳＴ♯を不活性
状態とすることにより実現される。
【０８０１】Ｍ：第１のコマンドサイクルＴｃ１から第
２のコマンドサイクルＴｃ２への移行は、コマンドレジ
スタイネーブル信号ＣＭＥ♯を活性状態としかつリセッ
ト信号ＲＳＴ♯を不活性状態とすることにより実現され
る。
【０８０２】Ｎ：第１のコマンドサイクルＴｃ１からア
ドレスサイクルＴａへの移行は、信号ＣＭＥ♯およびＲ
ＳＴ♯をともに不活性状態とすることにより実現され
る。
【０８０３】Ｏ：第２のコマンドサイクルＴｃ２からア
ドレスサイクルＴａへの移行は、リセット信号ＲＳＴ♯
を不活性状態としたときに実現される。
【０８０４】Ｐ：アドレスサイクルＴａの維持は、アド
レスステータス信号ＡＤＳ♯およびリセット信号ＲＳＴ
♯をともに不活性状態としたときに実現される。
【０８０５】Ｑ：各サイクルから初期化サイクルＴｉへ
の移行は、リセット信号ＲＳＴ♯を活性状態に設定する
ことにより実現される。
【０８０６】Ｒ：初期化サイクルＴｉからアドレスサイ
クルＴａへの移行は、リセット信号ＲＳＴ♯を不活性状
態とすることにより実現される。
【０８０７】Ｓ：アドレスサイクルＴａからスリープサ
イクルＴｓへの移行は、スリープモード信号ＳＰ♯を活
性状態としかつリセット信号ＲＳＴ♯を不活性状態とし
たときに実現される。このとき、信号ＳＰ♯は最低３２
Ｔサイクル期間活性状態を持続する必要がある。
【０８０８】Ｔ：スリープサイクルＴｓの持続は、スリ
ープモード信号ＳＰ♯を活性状態とすることにより実現
される。このとき、スリープモード信号ＳＰ♯はクロッ
クと非同期的にサンプリングされる。
【０８０９】Ｕ：スリープサイクルＴｓからアドレスサ
イクルＴａへの復帰はスリープモード信号ＳＰ♯を不活
性状態とすることにより実現される。スリープモードを
解除し、アクセス可能とするためには、このスリープモ
ード信号ＳＰ♯を不活性状態としてから最低１５Ｔの期
間が必要とされる。
【０８１０】［コマンドレジスタ］図１５３はコマンド
レジスタのデータのリード／ライトを行なうための制御
信号の真理値および各サイクルの動作を一覧にして示す
図である。
【０８１１】図１５３（Ａ）を参照して、コマンドレジ
スタのアクセスのサイクルは信号Ｍ／ＩＯ♯、Ｄ／Ｃ
♯、Ｗ／Ｒ♯およびＣＭＥ♯およびアドレス信号ビット
Ａ０を用いて実現される。これは図１５１に示すタイミ
ングチャートに示される各制御信号の状態をより詳細に
示す。コマンドレジスタへのアクセス時には信号Ｄ／Ｃ
♯は“１”に設定され、かつ信号Ｍ／ＩＯ♯が“Ｌ”に
設定される。コマンドレジスタイネーブル信号ＣＭＥ♯
が“Ｌ”の状態に設定されたときに、先のクロックサイ
クルで与えられた信号の取込が行なわれ、指定された動
作が実行される。アドレス信号ビットＡ０が０であれば
コマンドレジスタインデックスセットＣＭＩＳサイクル
が指定される。アドレス信号ビットＡ０が１であり、ラ
イト／リード信号Ｗ／Ｒ♯が０であれば、コマンドレジ
スタリードサイクルＣＭＲＲが設定され、アドレス信号
ビットＡ０が１であり、かつライト／リード信号Ｗ／Ｒ
♯が“１”の場合にはコマンドレジスタライトサイクル
ＣＭＲＷが指定される。
【０８１２】コマンドイネーブル信号ＣＭＥ♯が“１”
の場合には、コマンドレジスタへの動作は何ら実行され
ない。
【０８１３】図１５３（Ｂ）を参照して、コマンドレジ
スタへのデータ書込時すなわち所定のモードを設定する
場合には、コマンドレジスタインデックスセットＣＭＩ
ＳおよびコマンドレジスタライトサイクルＣＭＲＷが順
次実行される。コマンドレジスタインデックスセットサ
イクルＣＭＩＳにより、そのときに与えられたデータ入
出力端子ＤＱ０〜ＤＱ７に従ってコマンドレジスタイン
デックス００ｈ−１Ｃｈから１つのコマンドレジスタが
選択される。ここで、コマンドレジスタに付されたイン
デックス００ｈ−１Ｃｈは１６進表示である。
【０８１４】コマンドレジスタライトサイクルＣＭＲＷ
においては、選択されたレジスタインデックスへデータ
入出力端子ＤＱ０〜ＤＱ７へ与えられたデータが書込ま
れる。上述の動作を繰返すことにより、すべての必要な
コマンドレジスタに対しデータの書込を行なうことがで
きる。
【０８１５】コマンドレジスタの格納データを読出す場
合には、コマンドレジスタインデックスセットサイクル
ＣＭＩＳおよびコマンドレジスタリードサイクルＣＭＲ
Ｒが実行される。これにより、選択されたコマンドレジ
スタインデックスの１つの格納データが読出される。す
べての必要なコマンドレジスタの内容を読出す場合に
は、上述の動作を繰返す。
【０８１６】［コマンドレジスタインデックス００ｈ］
図１５４に示すように、このコマンドレジスタインデッ
クス００ｈは８ビット幅を備える。ビット７は、後に説
明するオートリフレッシュ制御用ピンＲＥＦ♯の入力ピ
ンまたは出力ピンの設定が行なわれる。ビット７が０に
設定された場合には、ＲＥＦ♯端子は信号入力ピンとし
て機能し、ビット７が１の場合には、ＲＥＦ♯端子は信
号出力端子となる。このビット７が“１”の場合には、
ＲＥＦ♯端子の状態は、内蔵のリフレッシュタイマによ
り制御される。すなわち、ＲＥＦ♯端子は、出力端子と
して機能する場合には、内蔵のリフレッシュタイマから
のリフレッシュ要求信号を出力する。
【０８１７】ビット６はヒットライト時のキャッシュ動
作を指定する。すなわちヒットライト時にライトバック
を行なうか否かを設定する。
【０８１８】ビット５はミスライト時のキャッシュ動作
を指定し、アロケイトするか否かを指定する。
【０８１９】ビット３および４はリフレッシュ間隔を設
定する。このリフレッシュ間隔の設定はマスタクロック
の周波数および動作モード（スリープモード時）などに
応じて適当な値に設定される。
【０８２０】ビット２は、バスサイズを指定するために
用いられる。このバスサイズは後に説明するシャドーＲ
ＡＭアドレスを決定するために用いられる。バスサイズ
としては３２ビットバスおよび６４ビットバスが準備さ
れる。
【０８２１】ビット０および１は、メモリバンクの数を
指定するために用いられる。メモリバンクの数に従って
アドレスの構成が変化する。
【０８２２】［インデックス０１ｈ］図１５５にインデ
ックス０１ｈのコマンドレジスタの構成を示す。以下の
説明において、コマンドレジスタはすべて８ビット幅を
備える。ビット５−７はマスタクロックの周波数を設定
するために用いられる。周波数としては、３３ＭＨｚ、
４０ＭＨｚ、５０ＭＨｚおよび６６ＭＨｚが利用可能で
ある。
【０８２３】ビット２−４は、ウエイトサイクル数を設
定するために用いられる。すなわち、アクセスサイクル
時において、有効データが出力されるまでのウエイト期
間を設定する。ノンウエイトの場合には、アクセスサイ
クルでは次のサイクルで有効データが出力される。ビッ
ト２、３および４はそれぞれバーストサイクル、ライト
サイクルおよびリードサイクルに対するウエイト状態を
設定する。ビット０および１はバースト長およびバース
トの形式を設定する。バースト長としては４が準備され
る。バーストのタイプとしては、交互に異なるデータが
与えられるインタリーブと、同一の処理装置からアクセ
スされるシーケンシャルとがある。インタリーブ態様
は、後に説明する画像処理システムにおいて、ビデオ処
理装置とＣＰＵとが交互にアクセスする場合に利用され
る。
【０８２４】［インデックス０２−０３ｈ］図１５６に
インデックス０２−０３ｈのコマンドレジスタの構成を
示す。このインデックス０２および０３ｈのコマンドレ
ジスタはノンキャッシャブルエリアを設定するために用
いられる。ノンキャッシャブルエリアは、ＣＰＵがキャ
ッシュとしてＤＲＡＭアレイのデータをＳＲＡＭアレイ
へ格納するのではなく、直にＤＲＡＭアレイへアクセス
する領域を示す。
【０８２５】インデックス０２ｈのコマンドレジスタ
は、そのビット７がＣＰＵアドレスエリア（０Ｃ０００
０−０Ｃ７ＦＦＦｈ）の領域をキャッシャブルとするか
ノンキャッシャブルとするかを指定するために用いられ
る。インデックス０２ｈのコマンドレジスタのビット４
ないし６はノンキャッシャブルメモリブロックのサイズ
が指定される。ブロックサイズとしては、６４Ｋビッ
ト、１２８Ｋビット、２５６Ｋビットおよび５１２Ｋビ
ットが準備される。
【０８２６】インデックス０２ｈのコマンドレジスタの
ビット０−３およびインデックス０３ｈのコマンドレジ
スタのデータビット０−７はノンキャッシャブルメモリ
ブロックの開始アドレスを指定するために利用される。
ここで、先に図１５４に示すインデックス００ｈのビッ
ト２で指定されたバスサイズに従って、ＣＤＲＡＭアド
レスの構成が変化する。このコマンドレジスタインデッ
クス０２および０３ｈにより設定されるノンキャッシャ
ブルメモリブロックの開始アドレスを先のインデックス
００ｈのコマンドレジスタのビット２の項において説明
したコマンドレジスタアドレスに対応する。
【０８２７】［インデックス０４−０５ｈ］図１５７に
インデックス０４−０５ｈのコマンドレジスタの構成を
示す。このインデックス０４および０５ｈのコマンドレ
ジスタは、ノンキャッシャブルエリアを設定するために
用いられる。先のインデックス０２および０３ｈのコマ
ンドレジスタではアドレス信号ビットＡ２１−Ａ１４
（またはＡ２０−Ａ１３）によりノンキャッシャブルエ
リアが決定されているが、その領域はＣＰアドレスエリ
ア０Ｃ００００−０Ｃ７ＦＦＦｈの領域のいずれかに設
定される。この図１５７に示すインデックス０４および
０５ｈのコマンドレジスタは任意の領域にノンキャッシ
ャブルエリアを設定することができる。インデックス０
４ｈのコマンドレジスタのビット４ないし６はノンキャ
ッシャブルメモリブロックのサイズを指定するために用
いられる。インデックス０４ｈのコマンドレジスタのビ
ット０ないし３およびインデックス０５ｈのビット０な
いし７はノンキャッシャブルメモリブロックの開始アド
レスを指定するために用いられる。この場合、すなわち
インデックス０４および０５ｈが指定するノンキャッシ
ャブルエリアはアドレス信号ビットＡ１４ないしＡ２１
（またはＡ１３ないしＡ２０）により決定される。
【０８２８】［インデックス０６ｈ−０７ｈ］図１５８
にインデックス０６ｈ−０７ｈの構成を示す。図１５８
に示すように、このインデックス０６ｈおよび０７ｈの
コマンドレジスタはテストモードを指定するために用い
られる。設定されるテストモードとしては、リフレッシ
ュカウンタテストとすべてのアドレスエリアのノンキャ
ッシャブルエリアとするテストモードの２つがある。リ
フレッシュカウンタテストは、ＤＲＡＭアレイのリフレ
ッシュ動作のために利用されるリフレッシュアドレス発
生用のカウンタが正常に機能するか否かをテストするモ
ードである。すべてのアドレスエリアのノンキャッシュ
化は、ＤＲＡＭアレイのメモリセルの良／不良をテスト
するために用いられる。インデックス０７ｈのコマンド
レジスタは、将来の機能強化のために利用される。
【０８２９】［インデックス１０ｈ−１Ｃｈ］インデッ
クス１０ｈないし１Ｃｈのコマンドレジスタは、図１５
９および図１６０に示すように、シャドーＲＡＭエリア
のリード／ライトを制御するために利用される。シャド
ーＲＡＭエリアとしては、ＣＰＵアドレスエリア０ＤＣ
０００−０ＦＦＦＦＦｈの領域が準備される。各インデ
ックスごとにＣＰＵアドレスエリアが割り当てられる。
各ＣＰＵアドレスエリアに対するリード／ライトのイネ
ーブル／ディスエーブルはコマンドレジスタインデック
スにおけるビットＷおよびＲのビット値により設定され
る。
【０８３０】［リード／ライトレイテンシ］アクセスが
行なわれてから有効データが書込まれるかまたは読出さ
れるまでに必要なクロック数すなわちレイテンシを図１
６１に示す。周波数コマンドは先に図１５５を参照して
説明したインデックス０１ｈのレジスタのビット５−７
により設定される。各クロック周波数に従ってレイテン
シの長さが設定される。リード動作時においては、ヒッ
ト時にはアクセスした次のクロックサイクルで有効デー
タが出力され、続いて以降のクロックサイクルごとにデ
ータが出力される。ミス時においては、有効データが出
力されるまでに所定のクロックサイクルを必要とする。
【０８３１】「ノンダーティ」および「ダーティ」はそ
れぞれダーティビットのオフおよびオン状態を示す。す
なわちＳＲＡＭキャッシュに格納されたデータがＤＲＡ
Ｍアレイの対応のメモリセルと格納するデータと異なっ
ている状態にあるか否かを示す。ダーティビットがオン
のダーティ状態時においては、ＳＲＡＭアレイの内容を
ＤＲＡＭアレイへ書戻す必要がある。この外部アクセス
と並行してＣＤＲＡＭ内部では、ＳＲＡＭアレイとＤＲ
ＡＭアレイとの間でのデータ転送が実行されている（先
に説明したページモード転送、ファーストコピーバック
モードとを参照）。このデータ転送に必要とされるサイ
クル数を図１６１においては（ ）で示す。ミス動作が
連続した場合には、先のミス動作が完了するまで待合せ
る必要がある。
【０８３２】ライト動作時において、ヒット／ミスにか
かわらずレイテンシが同じであるのは、データ転送ゲー
トへ直接書込むことができるためである。
【０８３３】［セットアップ／ホールド時間］ＣＤＲＡ
Ｍにおいては、マスタクロックＣＬＫに同期してデータ
の入力および出力が実行される。このため、各マスタク
ロックＣＬＫの立上がりエッジに対し、入力信号のセッ
トアップ時間およびホールド時間が指定される。
【０８３４】図１６２は入力信号のセットアップ時間お
よびホールド時間を示す。また図１６３に出力信号の確
定状態を示す。出力信号はマスタクロックＣＬＫの立上
がりから所定時間経過後に有効状態となり、またマスタ
クロックＣＬＫの立上がりから所定期間経過後に不確定
状態となる。
【０８３５】［出力回路］図１６４に示すように、ＣＤ
ＲＡＭは、通常、複数個用いられてメモリシステムを構
成する。図１６４においては、４行４列に配置されたＣ
ＤＲＡＭＣＲ００〜ＣＲ３３により４つのバンクが形成
された状態が一例として示される。バンク♯０はＣＤＲ
ＡＭＣＲ００〜ＣＲ０３により構成され、バンク♯１
は、ＣＤＲＡＭＣＲ１０〜ＣＲ１３により構成され、バ
ンク♯２はＣＤＲＡＭＣＲ２０〜ＣＲ２３により構成さ
れ、バンク♯３はＣＤＲＡＭＣＲ３０〜ＣＲ３３により
構成される。ＣＤＲＡＭの各々は、８ビットバス７５０
１（符号７５０１ａ〜７５０１ｄを総称的に示す）。８
ビットデータバス７５０１ａ〜７５０１ｄは３２ビット
データバス７５０１ｅに接続される。またＣＤＲＡＭは
それぞれコントロールバス７５００（符号７５００ａ〜
７５００ｄを総称的に示す）に接続される。コントロー
ルバス７５００ａ〜７５００ｄはメインコントロールバ
ス７５００ｅに接続される。
【０８３６】ＣＤＲＡＭは、前述のごとく、自身が制御
信号を発生する。すなわち、バーストレディ信号ＢＲＤ
Ｙ♯、キャッシュイネーブル信号ＫＥＮ♯およびローカ
ルメモリイネーブル信号ＬＭＥ♯また出力に設定された
リフレッシュ指示信号ＲＥＦ♯である。これらの信号を
出力する部分は、通常信号線に対しワイヤードＯＲ接続
される構成がとられる。今、仮にバーストレディ信号Ｂ
ＲＤＹ♯を一例とする。この信号が活性状態となるのは
“Ｌ”のときであり、このとき、ＣＰＵは有効データが
出力されたことを知らされ、与えられた信号を処理する
とともに、キャッシュイネーブル信号ＫＥＮ♯の活性状
態（“Ｌ”レベル）に従ってその与えられたデータをＣ
ＰＵ内蔵のキャッシュ部へ格納する。
【０８３７】このような場合、出力部にＣＭＯＳインバ
ータを用いた場合、一方のトランジスタがオン状態とな
るため、常に信号線に電流が流れ、ＣＤＲＡＭの電力消
費が大きくなる。また、この信号出力部にクロックドイ
ンバータによるトライステートバッファを用いた場合、
そのクロック制御が必要とされ、回路構成が複雑とな
り、また装置規模も大きくなる。このため、このような
制御信号を発生する出力部としては図１６５（ａ）に示
すようなオープンドレイン構造を用い、信号線をプルア
ップ抵抗Ｒにより電源電位Ｖｃｃにプルアップする構成
をとることが考えられる。
【０８３８】図１６５（ａ）において、信号線９０１０
に出力トランジスタＯＴＡおよびＯＴＢが並列に接続さ
れる。出力トランジスタＯＴＡおよびＯＴＢはそれぞれ
ＣＤＲＡＭＣＲＡおよびＣＲＢにおいて、それぞれ出力
指示信号φ１およびφ２に応答してオン状態となり、信
号線９０１０を放電する。信号線９０１０にはプルアッ
プ抵抗Ｒが設けられる。ＣＤＲＡＭＣＲＡおよびＣＲＢ
が同時に信号を出力しないとする。すなわちトランジス
タＯＴＡおよびＯＴＢが同時にオン状態とはならない。
すなわちこれらのメモリは、図１６４に示す構成におい
て、異なるバンクに属する。この図１６５（ａ）に示す
回路の動作をその動作波形図である図１６５（ｂ）を参
照して説明する。
【０８３９】今、ＣＤＲＡＭＣＲＡにおいてリード指示
が与えられ、有効データが出力される場合を考える。こ
の場合、信号φ１がまず“Ｈ”に立上がり、出力トラン
ジスタＯＴＡが導通状態となる。これにより、プルアッ
プ抵抗Ｒにより電源電位Ｖｃｃにプルアップされていた
信号線９０１０の電位ＳｉｇＡは出力トランジスタＯＴ
Ａを介して高速で放電される。データ出力動作が完了す
ると、信号φ１が“Ｌ”に立下がる。これにより、信号
線９０１０はプルアップ抵抗Ｒにより電源電位Ｖｃｃレ
ベルにプルアップされる。抵抗Ｒの抵抗値は比較的大き
くされており、その消費電流が小さくされている。
【０８４０】次いでＣＤＲＡＭＣＲＢがアクセスされ、
信号φ２が“Ｈ”に立上がる。これにより出力トランジ
スタＯＴＢがオン状態となり、信号線５０１０を接地電
位レベルに放電する。所定の処理の完了後、信号φ２が
“Ｌ”に立下がり、信号線９０１０は再び電源電位Ｖｃ
ｃレベルに充電される。
【０８４１】上述のような出力部を用いることにより簡
易な回路構成で信号ＢＲＤＹ♯などの必要な信号をＣＰ
Ｕへ伝達することができる。
【０８４２】しかしながら、信号線９０１０はプルアッ
プ抵抗Ｒにより充電されるが、この信号線９０１０には
浮遊容量Ｃが存在する。したがって信号線９０１０上の
信号ＳｉｇＡが“Ｌ”から“Ｈ”に立上がるには、この
ＲＣ時定数で決定される時間が必要となる。
【０８４３】ＣＰＵはこの信号線９０１０上の信号Ｓｉ
ｇＡの状態に従って次のアクセスが可能か有効データが
与えられたかどうかを判別する。したがってこの信号線
９０１０上の信号ＳｉｇＡの立上がりが緩やかであり、
たとえば“Ｌ”であるとマスタクロックＣＬＫの立上が
りエッジで判別された場合、誤ったデータの取込みが行
なわれる場合が生じる。また、ＣＰＵはこの信号Ｓｉｇ
Ａの状態を判別して次のアクセスが可能か否かを判定す
るため、この場合、次のたとえばバンクを切換えて異な
るバンクのメモリをアクセスすることができなくなり、
高速で動作することができくなくなるということが考え
られる。プルアップ抵抗Ｒの抵抗値を小さくすれば、信
号線９０１０は高速で充電される。しかしながら、この
信号線９０１０に大きな電流が流れるため、メモリシス
テムの消費電力が増大するという欠点が生ずる。
【０８４４】図１６６は、この発明に従って改良された
出力部を備えるＣＤＲＡＭの構成を示す図である。図１
６６において、ＣＤＲＡＭの出力部は、信号線９０１０
を放電するための出力トランジスタ９０１１と、この信
号線９０１０を所定期間充電するためのトランジスタ９
０１２を含む。ＣＤＲＡＭＣＲＡの出力部は、信号φ１
Ｄに従って導通する出力トランジスタ９０１１ａと、信
号φ１Ｌに従って導通するｐチャネルＭＯＳトランジス
タ９０１２ａを含む。信号φ１Ｌは、信号φ１Ｄの立下
がりに応答して所定期間の間のみ“Ｌ”となる。ＣＤＲ
ＡＭＣＲＢも同様に信号φ２Ｄに応答して導通して信号
線９０１０を放電する出力トランジスタ９０１１ｂと、
信号線φ２Ｌに応答して信号線９０１０を所定期間の間
のみ充電するｐチャネルＭＯＳトランジスタ９０１２ｂ
を含む。ＣＤＲＡＭＣＲＡおよびＣＲＢに対してはそれ
ぞれマスタクロックＣＬＫが信号線９００９を介して与
えられる。次に、この図１６６に示す出力部の動作を図
１６７に示す動作波形図を参照して説明する。
【０８４５】まず、ＣＤＲＡＭＣＲＡが動作状態とな
り、所定の処理を行なう状態を考える。このとき、マス
タクロックＣＬＫの立上がりエッジから或る処理が実行
されて（図では□で示す）所定の時間経過後信号φ１Ｄ
が“Ｈ”に立上がり、信号線９０１０を接地電位レベル
へ放電する。次いで、所定時間経過後（データホールド
期間、バースト長などによりこの長さは変化する）、マ
スタクロックＣＬＫの立上がりエッジをトリガとして、
信号φ１Ｄが“Ｌ”に立下がる。この信号φ１Ｄの立下
がりをトリガとして、信号φ１Ｌが所定期間“Ｌ”に立
下がる。これにより、トランジスタ９０１１ａがオフ状
態、トランジスタ９０１２ａがオン状態となり、信号線
９０１０はトランジスタ９０１２ａを介して高速で充電
される。所定期間経過後トランジスタ９０１２ａはオフ
状態へ移行する。
【０８４６】このとき、図１６２に示すように、出力信
号はマスタクロックＣＬＫから所定期間の間は変化しな
い。すなわちプルダウン用のトランジスタ９０１１はオ
フ状態からオン状態に入るためには、マスタクロックＣ
ＬＫの立上がりエッジから所定時間経過後である。した
がって、この間トランジスタ９０１２ａをオン状態とし
ても、トランジスタ９０１１ｂはオン状態とならない。
このため、信号の衝突は生じず、またトランジスタ９０
１２ａからトランジスタ９０１１ｂに貫通電流が流れる
ことはなく、信号線９０１０は高速で充電される。この
ときまた信号φ１Ｌは信号φ１Ｄをトリガとして発生さ
れているため、トランジスタ９０１１ａおよび９０１２
ａが同時にオン状態とならず、このＣＤＲＡＭＣＲＡ内
部においての貫通電流も生じない。トランジスタ９０１
２ａは所定期間経過後オフ状態に移行するため、その消
費電力もごく僅かである。
【０８４７】次にこの信号線９０１０の信号Ｓｉｇの状
態に従って、外部ＣＰＵによりＣＤＲＡＭＣＲＢがアク
セスされ、同様にトランジスタ９０１１ｂがオン状態と
なり、信号線９０１０を放電する。この後、トランジス
タ９０１１ｂがオフ状態となった後、信号φ２Ｌが発生
され、トランジスタ９０１２ｂがオン状態となり、所定
期間信号線９０１０を高速で充電する。
【０８４８】ＣＤＲＡＭはすべてマスタクロックの立上
がりエッジをトリガとして動作しており、各信号のパラ
メータもこのマスタクロックＣＬＫの立上がりエッジを
基準として設定されている。したがって、このプルアッ
プ用トランジスタ９０１２ａおよび９０１２ｂを導通状
態とする期間を精密に設定することができる。
【０８４９】図１６８は、制御信号φＤおよびφＬを発
生するための回路構成を示す図である。図１６８におい
て、制御信号発生系は、与えられたコマンドに従って所
定の時間経過後にセット信号を発生する処理回路９０２
０と、処理回路９０２０からのセット信号に応答してセ
ットされ、クロック信号ＣＬＫの立上がりエッジでリセ
ットされるセット／リセットフリップフロップ９０２１
と、フリップフロップ９０２１の出力を判定するインバ
ータ回路９０２２と、インバータ回路９０２２の出力に
応答して所定のパルス幅を有するワンショットをパルス
を発生するワンショットパルス発生回路９０２３を含
む。セット／リセットフリップフロップ９０２１から制
御信号φＤが発生され、出力線放電用トランジスタ９０
１１をオン状態とする。ワンショットパルス発生回路９
０２３から発生されるワンショットパルスφＬが出力信
号線充電用トランジスタ９０１２をオン状態とする。
【０８５０】この図１６８に示す構成においては、信号
φＤがマスタクロックＣＬＫの立上がりエッジでリセッ
ト状態とされる。この信号φＤのリセット状態への移行
に応答して所定期間ワンショットパルスφＬが発生され
る。なお処理回路９０２０は、この図１６６に示す出力
部が出力する信号の内容に応じて変更される。またセッ
ト／リセットフリップフロップ９０２１は、マスタクロ
ックＣＬＫの立上がりエッジごとにリセットされる。し
かしながら、この構成としては、別の処理回路から、処
理完了後マスタクロックＣＬＫの立上がりエッジに応答
してリセット信号が発生される回路構成が用いられても
よい。また、このセット／リセットフリップフロップ９
０２１のセット能力がリセット能力よりも大きいように
構成されてもよい。
【０８５１】図１６９は制御信号発生の他の構成を示す
図である。図１６９において、制御信号発生系は、図１
６８に示すインバータ回路９０２２から与えられる信号
をセット入力に受け、マスタクロックＣＬＫをリセット
入力に受けるフリップフロップ９０２５を含む。フリッ
プフロップ９０２５はマスタクロックＣＬＫの立下がり
に応答してリセットされる。制御信号φＬはその相補出
力／Ｑから生成される。次にこの図１６９に示す回路の
動作をその動作波形図である図１７０を参照して説明す
る。
【０８５２】信号φＤが“Ｈ”のときインバータ回路９
０２２の出力は“Ｌ”である。この状態では、信号φＬ
はリセット状態を維持している。すなわち、“Ｈ”の状
態を維持している。信号φＤが“Ｌ”に立下がると、イ
ンバータ回路９０２２の出力が立上がり、フリップフロ
ップ９０２５はセット状態となる。これに応答して、信
号φＬがセット状態となり、“Ｌ”となる。次いでマス
タクロックＣＬＫが立下がるとフリップフロップ９０２
５がリセット状態とされ、信号φＬが“Ｈ”に立上が
る。このフリップフロップ９０２５としてはエッジトリ
ガタイプのフリップフロップであり、そのセット入力の
立上がりに応答してセットされ、マスタクロックの立下
がりに応答してリセット状態とされる構成が用いられて
もよい。またこのフリップフロップ９０２５は、そのセ
ット入力よりもリセット入力が大きくされてもよい。こ
れによりセット入力Ｓへ与えられる信号が活性状態の
“Ｈ”であってもマスタクロックＣＬＫの立下がりに応
答してフリップフロップ９０２５がリセット状態とされ
る。
【０８５３】上述のように、信号線９０１０にワイヤー
ドＯＲ接続されている回路の出力がマスタクロック信号
ＣＬＫに同期して出力される信号であれば、この同期用
のクロック信号に従って精密なタイミングで信号線の充
電を行なうことができ、少消費電流で高速で信号線をプ
ルアップ電位にまで上昇させることができる。
【０８５４】なお、上述の構成においては、信号線９０
１０は電源電位Ｖｃｃレベルにプルアップされている。
信号線９０１０が接地電位レベルにプルダウンされてい
る構成であってもよい。この場合、出力の駆動トランジ
スタが電源電位レベルへワイヤードＯＲ接続された信号
線を充電し、この出力部に設けられた駆動用トランジス
タの信号線を接地電位レベルへ放電する構成となる。す
なわち上述の構成のトランジスタの極性が変化する構成
となる。
【０８５５】［テストモード設定方法］図１５８に示す
ように、コマンドレジスタインデックス０６ｈおよび０
７ｈを用いれば、テストモードを設定してテストを実行
することができる。たとえばリフレッシュカウンタのチ
ェックまたはＤＲＡＭアレイへの直接アクセスを行なう
ことができる。この場合、ユーザが何ら必要としないテ
ストモードもある。たとえば、ダイナミック型メモリセ
ルのストレージキャパシタの一方電極であるセルプレー
トへは基準電圧（Ｖｃｃ／２）が通常与えられるが、こ
のセルプレート電圧を変動させてストレージキャパシタ
の耐圧特性などを測定して、それを保障する必要があ
る。この場合、セルプレート電圧は通常与えられる基準
電圧（Ｖｃｃ／２）よりもさらに上昇されて加速試験が
実行される。このようなテストモードはユーザが誤った
タイミングでメモリを動作させても入らないようにする
のが望ましい。以下このような構成について説明する。
【０８５６】図１７１は、この発明によるＣＤＲＡＭに
おけるテストモードの設定方法を示す図である。図１７
１において、テストモードはコマンドレジスタセットサ
イクル（Ｔｃ１またはＴｃ２）を連続２回繰返したとき
に設定される。このとき、２回目のサイクルではコマン
ドレジスタイネーブル信号ＣＭＥ♯を不活性状態の
“Ｈ”に設定する。この場合には、コマンドレジスタの
アクセスは実行されない。このとき与えられたアドレス
すなわちテストモード設定時に与えられたアドレス信号
ビットをテストモード指定用の信号とする。それにより
複数種類のテストモードのうち任意のテストモードへ入
ることができるとともに、特定のテストモードのみを動
作可能状態とすることができる。
【０８５７】テストモードの解除は、再度同一のコマン
ドレジスタセットコマンドを与える。この場合において
も、第１のコマンドサイクルＴｃ１または第２のコマン
ドサイクルＴｃ２が実行される。信号ＣＭＥ♯を“Ｈ”
に保持する。
【０８５８】上述のように信号のタイミングのみでテス
トモードへ入るようにし、特にアドレスキー（所定のア
ドレス信号ビットの組合せ）に従って特定のテストモー
ドへ入るようにすることにより、電源電圧Ｖｃｃ以上に
昇圧して信号を与えることによりテストモードに入る方
法に比べ、容易にかつ確実にテストモードへ入ることが
できるとともに、チップ実装後においてもこのテストモ
ードを容易に利用することができる。
【０８５９】またコマンドレジスタセットモードに従っ
てテストモードへ入るようにしているため、このテスト
動作時においては、コマンドレジスタ設定動作以外の任
意のコマンドを与えることができ、所望の回路動作をＣ
ＤＲＡＭに実行させることができる。
【０８６０】このテストモードに入る方法は、コマンド
レジスタを備える半導体記憶装置であればそのコマンド
レジスタセットサイクルを利用することができる。たと
えば図９４に示す信号の真理値を備えるＣＤＲＡＭにお
いては、信号ＲＡＳ♯、ＣＡＳ♯、およびＤＴＤ♯を利
用してコマンドレジスタを設定することができる。この
場合においては、図１７２に示すように外部クロック信
号Ｋの立上がりエッジでコマンドレジスタ設定用のコマ
ンドを与える。すなわち、外部信号ｅｘｔ．ＣＳ♯、ｅ
ｘｔ．ＲＡＳ♯、ｅｘｔ．ＣＡＳ♯、およびｅｘｔ．Ｄ
ＴＤ♯をすべて“Ｌ”に設定する。このコマンドを２ク
ロックサイクル連続して与える。この２クロック目のコ
マンドレジスタセットサイクルによりテストモードに入
り、そのときに実行されるテストモードは外部アドレス
信号ｅｘｔ．Ａｄにより設定される。このとき複数のテ
ストモードのうちから１つのテストモードが選択される
のではなく、特定のテストモードのみが所定のアドレス
キーに従って活性化される構成が利用されてもよい。残
りのテストモードはコマンドレジスタにセットされたテ
ストモードに従って実行する構成が利用されてもよい。
【０８６１】通常、製品のスペック上は、コマンドレジ
スタセットコマンドが与えられると、１ないし３サイク
ルの間他のコマンドの入力は禁止される。したがって、
このようなスペック上禁止される動作タイミングにより
テストモードに入ることにより、ユーザが誤ってテスト
モードに入り、ＣＤＲＡＭを誤動作させるのを防止する
ことができる。
【０８６２】図１７３は、このテストモード設定回路の
構成の一例を示す図である。図１７３において、コマン
ド検出回路９０３０は、外部制御信号を受けてコマンド
レジスタセットコマンドが入力されたことを検出するコ
マンド検出回路９０３０と、コマンド検出回路９０３０
からの検出信号をカウントするカウンタ９０３２と、カ
ウンタ９０３２からの２カウント信号に応答してそのと
き与えられたアドレス信号を所定のキーと比較し、一致
／不一致を判別するアドレスキー検出回路９０３５と、
アドレスキー検出回路９０３５からの一致検出信号に応
答して活性化されて所望のテストモードを設定するテス
ト回路９０３４を含む。テスト回路９０３４はカウンタ
９０３２からの３カウントアップ信号に応答してディス
エーブル状態とされる。コマンドレジスタ９０３３は、
コマンド検出回路９０３０からのコマンド検出信号に応
答して活性状態とされる。コマンドレジスタ９０３３へ
のアクセスは、この第３の実施例の構成の場合コマンド
イネーブル信号ＣＭＥ♯が活性状態となったときにのみ
アクセス可能とされる。
【０８６３】カウンタ９０３２は、連続するクロックサ
イクルにおいて２回コマンド検出信号が与えられたとき
にカウントアップ信号を発生してアドレスキー検出回路
９０３５へ与える。２カウントアップした後は、次に与
えられるコマンド検出信号に応答してテスト回路９０３
４をディスエーブル状態とする。テスト回路９０３４
は、アドレスキー検出回路９０３５からのキー検出信号
に応答して所定のテスト動作が可能なように設定する。
たとえばセルプレートバンプテストを実現する場合、セ
ルプレートへ接続される基準電圧源すなわちＶｃｃ／２
の電位を発生する基準電位発生源に接続されるノードを
外部電源供給端子に接続する。これにより容易にセルプ
レート電圧を昇圧することができる。テスト用内部電圧
発生回路へその接続が切換えられ、このテスト用内部電
圧発生回路がテスト回路９０３４の制御の下に所定の電
圧を発生するように構成されてもよい。テスト回路９０
３４がこのようなテスト用内部電圧発生回路を備えてい
てもよい。
【０８６４】図１７４はテストモード設定回路の他の構
成を示す図である。図１７４を参照して、カウンタ９０
４２は、コマンド検出回路９０４０からのコマンドレジ
スタ設定コマンドを検出し、その数をカウントする。テ
ストモード設定回路９０４４は、カウンタ９０４２から
の２カウントアップ信号に応答して活性化され、そのと
きに与えられたアドレスに従って所定のテストモードを
設定する。すなわちこのテストモード設定回路９０４４
はアドレス信号をデコードし、所定のテストモードを設
定する機能を備える。テスト回路９０４６はテストモー
ド設定回路９０４４により設定されたテストモードを実
現するようにその回路構成を設定する。このテスト回路
９０４４は図１７３に示すテスト回路９０３４と同様で
ある。
【０８６５】なお、図１７３および図１７４に示す構成
において、カウンタ９０３２の２カウントアップ信号に
従って所定のコマンドレジスタ９０３３のテストモード
指定信号が読出され、テスト回路へ与えられる構成が用
いられてもよい。この場合には、所定の特殊テストモー
ドはコマンドレジスタ９０３３に予め設定される。
【０８６６】図１７５は、図１７３および図１７４に示
すカウンタの構成の一例を示す図である。図１７５にお
いて、カウンタ９０３２（９０４２）は、コマンド検出
回路からのコマンド検出信号φに応答して所定のパルス
幅（２クロックサイクル）のパルスを発生するワンショ
ットパルス発生回路９０５０とコマンド検出信号φをカ
ウントするカウンタ回路９０５４と、カウンタ回路９０
５４からの２カウントアップ信号Ｃ２をセット入力Ｓに
受け、カウンタ回路９０５４の３カウントアップ信号Ｃ
３をリセット入力Ｒに受けるセット／リセットフリップ
フロップ９０５６と、フリップフロップ９０５６の出力
Ｑとワンショットパルス発生回路９０５０の出力を受け
るゲート回路９０５２を含む。ゲート回路９０５２は一
例としてＯＲゲートの構成を備える。ゲート回路９０５
２の出力が“Ｈ”のときにカウンタ回路９０５４は動作
可能状態となる。次にこの図１７５に示すカウンタ回路
の動作をその動作波形図である図１７６を参照して説明
する。
【０８６７】マスタクロックＣＬＫの立上がりでコマン
ドレジスタセットコマンドが与えられると、コマンド検
出信号φが立上がる。このコマンド検出信号φに応答し
てワンショットパルス発生回路９０５０からワンショッ
トパルスが発生され、ゲート９０５２の出力が“Ｈ”に
立上がる。これにより、カウンタ回路９０５４が動作可
能状態となり、そのときに与えられているコマンド検出
信号φをカウントする。これによりカウント値が１とな
る。
【０８６８】ワンショットパルス発生回路９０５０の出
力は２クロックサイクル期間のパルス幅を備える（図１
７６において破線で示す）。この期間内に続いてコマン
ド検出信号φが与えられると、カウンタ回路９０５４は
２カウントアップ信号Ｃ２を発生する。これによりフリ
ップフロップ９０５６がセットされ、その出力Ｑが
“Ｈ”に立上がる。このフリップフロップ９０５６の出
力Ｑの立上がりに応答して、ワンショットパルス発生回
路９０５０はそのパルス発生動作が禁止される。すなわ
ちワンショットパルス発生回路９０５０の出力が“Ｌ”
に立下がる。一方、ゲート９０５２はこのフリップフロ
ップ９０５６の出力Ｑに従って“Ｈ”の信号を持続的に
出力する。これによりカウンタ回路９０５４はカウント
動作可能状態を維持する。
【０８６９】３回目のコマンド検出信号φが与えられる
と、ワンショット発生回路９０５０はパルスを発生しな
い。カウンタ回路９０５４はこの３回目のコマンド検出
信号φに応答して３カウントアップ信号Ｃ３を“Ｈ”に
立上げる。これによりフリップフロップ９０５６の出力
Ｑが“Ｌ”に立下がり、カウンタ回路９０５４はリセッ
ト状態とされる。このフリップフロップ９０５６の出力
Ｑの立下がりに応答して、ワンショットパルス発生回路
９０５０はまた動作可能状態とされる。
【０８７０】連続してコマンド検出信号φが２回与えら
れない場合には、図１７６において破線で示すように、
コマンド検出信号φが最初に与えられてから２回目のク
ロック信号に応答してワンショットパルス発生回路９０
５０の出力が立下がり、応じてカウンタ回路９０５４の
カウント値はリセットされる。これにより確実に２回連
続してコマンド検出信号が与えられたことすなわちコマ
ンドレジスタセットコマンドが連続して２回与えられた
ことを確実に検出することができる。
【０８７１】［リフレッシュ制御］図１５４に示すよう
に、コマンドレジスタインデックス００ｈの第７ビット
はＲＥＦ♯端子を入力端子または出力端子に設定するこ
とができる。以下このＲＥＦ♯ピンの入力／出力の構成
について説明する。
【０８７２】図１７７に示すように、今ＣＤＲＡＭがＮ
バンクに配列された場合を考える。図１７７に示すよう
に、バンク０〜バンクＮはそれぞれバイト０ないしバイ
ト３の４バイトワード構成を備え、各バンクにおいてＣ
ＤＲＡＭの端子ＲＥＦ♯が共通に接続される。各バンク
において１つのＣＤＲＡＭの端子ＲＥＦ♯を出力端子に
設定し、残りのＣＤＲＡＭの端子ＲＥＦ♯を入力端子に
設定する。これにより各バンクにおいては、１つのＣＤ
ＲＡＭの制御の下にリフレッシュを実行することができ
る。
【０８７３】図１７８はＣＤＲＡＭのリフレッシュに関
連する部分の構成を示す図である。図１７８において
は、このリフレッシュ系の動作の理解を容易とするため
に標準ＤＲＡＭにおいて通常用いられる外部制御信号で
あるロウアドレスストローブ信号ｅｘｔ．ＲＡＳ♯によ
りメモリアクセスが指定される場合について説明する。
この第３の実施例におけるＣＤＲＡＭは内部にコントロ
ーラを備えており、アドレスステータス信号ＡＤＳ♯に
従って外部制御信号のサンプリングを行なっている。こ
のサンプリング結果に従って内部ＲＡＳ信号が必要に応
じて発生されている。この構成については後に簡単に説
明する。以下の説明においては、単にメモリアクセス信
号としての外部ロウアドレスストローブ信号ｅｘｔ．Ｒ
ＡＳ♯に従ってＲＡＳバッファ６０３０が内部ＲＡＳ信
号φＲＡＳ♯を発生している状態を示す（第１ないし第
３の実施例の共通に適用されるため）。内部ロウアドレ
スストローブ信号（内部ＲＡＳ信号）φＲＡＳ♯が
“Ｌ”の活性状態のとき、ＤＲＡＭアレイが活性状態と
されている。
【０８７４】図１７８を参照して、リフレッシュ制御系
は、リフレッシュ要求を発生するためのマスタ回路８０
１０とコマンドレジスタからのマスタ／スレーブ設定フ
ラグＭ／Ｓ♯に従ってこのマスタ回路８０１０からのリ
フレッシュ要求をリフレッシュ端子８０００へ伝達する
マスタ／スレーブ切換回路８０４０と、端子８０００に
与えられるリフレッシュ要求に応答してリフレッシュ動
作を実行するスレーブ回路８０２０を含む。
【０８７５】マスタ回路８０１０は、所定の時間間隔で
リフレッシュ要求φＲＥＦｓ♯を発生するセルフリフレ
ッシュタイマ８０１２と、セルフリフレッシュタイマ８
０１２からのリフレッシュ要求φＲＥＦｓ♯とＲＡＳバ
ッファ８０３０からの内部ＲＡＳ信号φＲＡＳ♯のアー
ビトレーションを行なう第１のアービタ８０１４を含
む。第１のアービタ８０１４は、内部ＲＡＳ信号φＲＡ
Ｓ♯が活性状態のときにリフレッシュ要求φＲＥＦｓ♯
が与えられたときには、この内部ＲＡＳ信号φＲＡＳ♯
が不活性状態となったときにリフレッシュ要求φＲＥＦ
♯を出力する。このとき、第１のアービタ８０１４は後
に構成は詳細に説明するが、マスタクロックＣＬＫに同
期してリフレッシュ要求φＲＥＦｓ♯を出力する。
【０８７６】マスタ／スレーブ切換回路８０４０は、マ
スタ／スレーブフラグＭ／Ｓ♯がマスタ状態を示してい
るときには第１のアービタ８０１４から与えられたリフ
レッシュ要求をリフレッシュ端子８０００へ伝達する。
切換回路８０４０は、スレーブ状態を指定された場合に
は、出力ハイインピーダンス状態となり、第１のアービ
タ８０１４の出力の伝達を禁止する。
【０８７７】スレーブ回路８０２０は、端子８０００を
介して与えられる（外部からまたは同一チップから）リ
フレッシュ要求とプリチャージ完了信号φＰＲのアービ
トレーションを行なう第２のアービタ８０２２と、第２
のアービタ８０２２からのリフレッシュ要求φＲＥＦａ
♯に応答してリフレッシュに必要な制御を行なうオート
リフレッシュ制御回路８０２４を含む。オートリフレッ
シュ制御回路８０２４は、リフレッシュ行を指定するた
めのアドレスカウンタを含み、このリフレッシュ要求φ
ＲＥＦａ♯が与えられたときリフレッシュアドレスカウ
ンタからのリフレッシュアドレスを行アドレスとしてＤ
ＲＡＭの行選択動作およびセンスアンプ活性化動作を実
行する。このオートリフレッシュ制御回路８０２４はリ
フレッシュ要求信号φＲＥＦａ♯に応答して所定の時間
幅（ＤＲＡＭアレイにおける行選択のおよびセンス動作
完了までに必要とされる時間を少なくとも含む時間幅）
の内部ＲＡＳ信号φＲＡＳａ♯を発生する。このＲＡＳ
バッファ８０３０は、外部ロウアドレスストローブ信号
ｅｘｔ．ＲＡＳ♯と内部ＲＡＳ信号φＲＡＳａ♯の論理
処理をして内部ＲＡＳ信号φＲＡＳ♯を発生する。
【０８７８】第２のアービタ８０２２は、ＲＡＳバッフ
ァ８０３０からのプリチャージ完了信号φＰＲが活性状
態となり、ＤＲＡＭアレイのプリチャージが完了したと
きに端子８０００を通してチップ外部または内部から与
えられるリフレッシュ要求をオートリフレッシュ制御回
路へ伝達する。第２のアービタ８０２２はまた、このリ
フレッシュ要求φＲＥＦａ♯のオートリフレッシュ制御
回路８０２４への伝達と同時に、ＲＡＳバッファ８０３
０に対しマスク信号φＭａｓｋ♯を与える。
【０８７９】この第２のアービタ８０２２から発生され
るマスク信号φＭａｓｋ♯に従ってＲＡＳバッファ８０
３０は外部ロウアドレスストローブ信号ｅｘｔ．ＲＡＳ
♯をマスクし、外部アクセスを禁止する。次にこの図１
７８に示すマスタ回路８０１０およびスレーブ回路８０
２０の動作を動作波形図である図１７９および図１８０
を参照して説明する。
【０８８０】まず図１７９を参照してマスタ回路８０１
０の動作について説明する。内部ＲＡＳ信号φＲＡＳ♯
が“Ｌ”のアクティブ状態にあるときにおいては、ＤＲ
ＡＭアレイに対しては外部からアクセスされており、Ｄ
ＲＡＭアレイは活性状態にある。この状態において、セ
ルフリフレッシュタイマ８０１２からリフレッシュ要求
φＲＥＦｓ♯が与えられると、第１のアービタ８０１４
は、φＲＡＳ♯が“Ｈ”に立上がり不活性状態となると
マスタクロックＣＬＫに同期してこのリフレッシュ要求
φＲＥＦｓ♯を伝達する。切換回路８０４０はフラグＭ
／Ｓ♯に従って作動状態とされており、この第１のアー
ビタ８０１４から与えられたリフレッシュ要求を端子８
０００へ伝達しかつスレーブ回路８０２０へ伝達する。
これにより、端子８０００から他のＣＤＲＡＭに対する
リフレッシュ要求が伝達される。
【０８８１】このとき、第１のアービタ８０１４から
は、外部マスタクロックｅｘｔ．ＣＬＫの立上がりに応
答して（同期して）外部リフレッシュ要求が出力され
る。この外部リフレッシュ要求ＲＥＦ♯はまたマスタク
ロックＣＬＫの立上がりをトリガとして不活性状態へ戻
り、第１のアービタ８０１４はまたこの内部リフレッシ
ュ要求φＲＥＦｓ♯を不活性状態に移行させる。これに
より、セルフリフレッシュタイマ８０１２は、またリセ
ット状態とされ、新たなカウント状態に入る。この構成
により、常に外部のマスタクロックＣＬＫに同期してリ
フレッシュ要求を発生することができる。
【０８８２】マスタチップ（フラグＭ／Ｓ♯が端子８０
００を出力端子に設定しているチップ）においては、第
２のアービタ８０２２がこの切換回路８０４０から与え
られたリフレッシュ要求のアービトレーションを実行す
る。第２のアービタ８０２０はこの切換回路８０４０か
ら与えられたリフレッシュ要求に応答してマスク信号φ
Ｍａｓｋ♯を発生する。第１のアービタ８０１４は、内
部ＲＡＳ信号φＲＡＳ♯が不活性状態となった後にマス
タクロックＣＬＫに同期してリフレッシュ要求を発生し
ている。したがって、マスク信号φＭａｓｋ♯は新たに
与えられるアクセス要求をマスクする機能を備える。
【０８８３】第２のアービタ８０２２は、リフレッシュ
要求を与えられると、ＲＡＳバッファ８０３０からのプ
リチャージ完了信号φＰＲが不活性状態となり、プリチ
ャージが完了したときにリフレッシュ要求φＲＥＦａ♯
を発生する。オートリフレッシュ制御回路８０２４はこ
のリフレッシュ要求φＲＥＦａ♯に従ってリフレッシュ
動作を実行する。すなわちアドレスカウンタからのカウ
ント値をマルチプレクサにより選択してＤＲＡＭロウデ
コーダへ与え、ＤＲＡＭロウデコーダの活性化、センス
アンプの駆動を実行する。このとき発生される内部ＲＡ
Ｓ信号φＲＡＳａ♯は所定の時間幅を有している。すな
わちオートリフレッシュ制御回路８０２４はリフレッシ
ュ要求φＲＥＦａ♯に応答して所定の時間幅を有するワ
ンショットパルス信号を内部ＲＡＳ信号φＲＡＳａ♯と
して発生する。
【０８８４】所定の時間が経過すると、リフレッシュ動
作が完了し、マスク信号φＭａｓｋ♯が不活性状態とな
り、ＲＡＳバッファ８０３０は外部アクセスを受け付け
る状態に復帰する。
【０８８５】スレーブチップ（フラグＭ／Ｓ♯により端
子８０００が入力端子として設定されたチップ）におい
ては、端子８０００を介して外部から与えられるリフレ
ッシュ要求に従ってリフレッシュ動作を実行する。した
がって、マスタチップからのリフレッシュ要求に従って
スレーブチップが同期してリフレッシュ動作を実行する
ことができる。このときマスタクロックに同期してリフ
レッシュ要求が与えられているため、タイミングのずれ
の影響を受けることなく確実に複数のＣＤＲＡＭが同時
にリフレッシュ動作を実行する。
【０８８６】上述のように第１のアービタ回路８０１４
および第２のアービタ回路８０２２を設けることによ
り、ＤＲＡＭアレイの活性化に対しアービトレーション
を行なってリフレッシュ動作を実行することができる。
したがって通常動作モード時においてもセルフリフレッ
シュを実行することが可能となる。次に各部の構成につ
いて説明する。
【０８８７】図１８１はプリチャージ完了信号φＰＲを
発生するための回路構成を示す図である。この回路は図
１７８に示すＲＡＳバッファ８０３０に含まれる。図１
８１を参照して、プリチャージ完了信号発生系は、内部
ＲＡＳ信号φＲＡＳ♯の立上がりを所定時間遅延させる
立上がり遅延回路９０６０を含む。この図１８１に示す
構成の場合、図１８２に示すように、内部ＲＡＳ信号φ
ＲＡＳ♯が不活性状態の“Ｈ”に立上がってから所定期
間経過した後にプリチャージ完了信号φＰＲが“Ｈ”に
立上がり、プリチャージが完了したことが知らされる。
プリチャージ完了信号φＰＲは内部ＲＡＳ信号φＲＡＳ
♯が“Ｌ”の活性状態に移行したときにほぼ同時に不活
性状態の“Ｌ”となる。
【０８８８】図１８３はプリチャージ完了信号発生系の
他の構成を示す図である。図１８３においてはカウンタ
９０６４が内部ＲＡＳ信号φＲＡＳ♯の立上がりに応答
して活性化され、マスタクロックＣＬＫを所定期間カウ
ントした後にプリチャージ完了信号φＰＲを活性状態の
“Ｈ”に立上げてプリチャージが完了したことを示す。
この場合、プリチャージ完了信号は、ワンショットパル
スの形態で発生されてもよく、内部ＲＡＳ信号φＲＡＳ
♯とプリチャージ完了信号φＰＲのＡＮＤ演算を行なっ
た信号がプリチャージ完了指示信号として生成されても
よい。このＡＮＤ演算を用いる場合には、ＤＲＡＭアレ
イの活性状態時すなわち内部ＲＡＳ信号φＲＡＳ♯が活
性状態の“Ｌ”のときには、プリチャージ完了信号φＰ
Ｒは“Ｌ”の不活性状態に保持される。
【０８８９】立上がり遅延回路９０６０およびカウンタ
９０６４が与える遅延時間は、ＲＡＳプリチャージ時間
程度であればよい。
【０８９０】図１８４は、図１７８に示す第１のアービ
タの構成の一例を示す図である。図１８４を参照して、
第１のアービタ８０１４は、リフレッシュ要求φＲＥＦ
ｓ♯を反転するインバータ回路８０１１と、切換回路８
０４０から出力されるリフレッシュ要求（ｅｘｔ．ＲＥ
Ｆ♯）を反転するインバータ回路８０６８と、インバー
タ回路８０６１の出力をセット入力Ｓに受け、インバー
タ回路８０６８の出力をリセット入力Ｒに受けるセット
／リセットフリップフロップ８０６２と、フリップフロ
ップ８０６２の出力Ｑと内部ＲＡＳ信号φＲＡＳ♯を受
ける２入力ＡＮＤ回路８０６３と、ＡＮＤ回路８０６３
の出力をマスタクロックＣＬＫの立上がりに応答してと
り込みラッチするラッチ回路８０６４と、ラッチ回路８
０６４の出力Ｑをセット入力Ｓに受けるフリップフロッ
プ８０６６を含む。フリップフロップ８０６６から外部
リフレッシュ要求ｅｘｔ．ＲＥＦ♯が発生される（切換
回路８０４０を介してリフレッシュ端子８０００へ与え
られる）。フリップフロップ８０６６は、マスタクロッ
クＣＬＫをその正入力に受け、フリップフロップ８０６
６の出力／Ｑを偽入力に受けるゲート回路８０６７の出
力によりリセットされる。すなわち、外部リフレッシュ
要求ｅｘｔ．ＲＥＦ♯が発生された後（“Ｌ”になった
とき）次のクロック信号ＣＬＫの立上がりでフリップフ
ロップ８０６６はリセットされ、外部リフレッシュ要求
ｅｘｔ．ＲＥＦ♯はリセットされる。次に動作について
簡単に説明する。
【０８９１】セルフリフレッシュタイマ８０１２（図１
７８参照）からリフレッシュ要求φＲＥＦｓ♯が与えら
れると、フリップフロップ８０６２はセット状態となる
（このときまだ外部リフレッシュ要求ｅｘｔ．ＲＥＦ♯
は“Ｈ”の不活性状態にある）。ゲート回路８０６３
は、内部ＲＡＳ信号φＲＡＳ♯が不活性状態の“Ｈ”と
なったときにこのフリップフロップ８０６２の出力Ｑを
通過させる。ラッチ回路８０６４は、マスタクロックＣ
ＬＫの立上がりに同期してこのゲート回路８０６３の出
力をとり込みラッチする。したがって、内部ＲＡＳ信号
φＲＡＳ♯が不活性状態となったときの次のクロック信
号ＣＬＫの立上がりに同期してリフレッシュ要求がラッ
チ回路８０６４にとり込まれてラッチされる。これによ
りラッチ回路８０６４の出力Ｑが“Ｈ”に立上がり、フ
リップフロップ８０６６がセット状態となり、その出力
／Ｑが“Ｌ”となる。これによりリフレッシュ要求が生
成される。ゲート回路８０６７は、このリフレッシュ要
求ｅｘｔ．ＲＥＦ♯が“Ｌ”の活性状態となると次のマ
スタクロックＣＬＫの立上がりに応答してフリップフロ
ップ８０６６をリセットする。これによりフリップフロ
ップ８０６６の出力／Ｑが“Ｌ”から“Ｈ”へとリセッ
トされる。
【０８９２】上述の構成により、内部ＲＡＳ信号φＲＡ
Ｓ♯が不活性状態のときのみ外部リフレッシュ要求が生
成される。外部リフレッシュ要求ｅｘｔ．ＲＥＦ♯が活
性状態となると、フリップフロップ８０６２はインバー
タ回路８０６８によりリセット状態とされ、そのフリッ
プフロップ８０６２の出力Ｑは“Ｌ”に立下がる。次い
でラッチ回路８０６４の出力Ｑは“Ｌ”となる。フリッ
プフロップ８０６６は何らセット状態とならず、リセッ
ト状態を維持することになる。
【０８９３】セルフリフレッシュタイマ８０１２から出
力されるリフレッシュ要求φＲＥＦｓ♯は所定の時間幅
を有するワンショットパルスであり、特にリセットする
必要はない。
【０８９４】図１８５は図１７８に示す第２のアービタ
の構成の一例を示す図である。図１８５において、第２
のアービタ８０２２は、外部リフレッシュ要求ｅｘｔ．
ＲＥＦ♯をマスタクロックＣＬＫの立上がりに同期して
とり込みラッチするラッチ回路８０７０と、ラッチ回路
８０７０の相補出力／Ｑに応答してセットされるフリッ
プフロップ８０７２を含む。フリップフロップ８０７２
の相補出力／Ｑからマスク信号φＭａｓｋ♯が発生され
る。
【０８９５】第２のアービタ８０２２はさらに、マスク
信号φＭａｓｋ♯とプリチャージ完了信号φＰＲを受け
るゲート回路８０７４と、ゲート回路８０７４から発生
されるリフレッシュ要求信号φＲＥＦａ♯に応答して活
性化され、マスタクロックＣＬＫを所定数カウントする
カウンタ８０７６を含む。カウンタ８０７６はマスタク
ロックＣＬＫを所定数カウントした後フリップフロップ
８０７２をリセットする。カウンタ８０７６はリフレッ
シュ動作期間を決定する。次に動作について簡単に説明
する。
【０８９６】外部リフレッシュ要求ｅｘｔ．ＲＥＦ♯が
活性状態の“Ｌ”に立下がると、クロック信号ＣＬＫの
立上がりに同期してラッチ回路８０７０がこの外部リフ
レッシュ要求ｅｘｔ．ＲＥＦ♯をとり込みラッチする。
これによりラッチ回路８０７０の相補出力／Ｑが“Ｈ”
に立上がりフリップフロップ８０７２をセットする。こ
れによりフリップフロップ８０７２の相補出力／Ｑから
出力されるマスク信号φＭａｓｋ♯が“Ｌ”の活性状態
に移行する。
【０８９７】マスク信号φＭａｓｋ♯が活性状態の
“Ｌ”となった後に、プリチャージ完了信号φＰＲが活
性状態の“Ｈ”となると、ゲート回路８０７４はリフレ
ッシュ要求φＲＥＦａ♯を発生する。カウンタ８０７６
はこのリフレッシュ要求φＲＥＦａ♯に応答してクロッ
クＣＬＫを所定数カウントし、所定数カウントした後に
フリップフロップ８０７２をリセットする。これにより
マスク信号φＭａｓｋ♯が“Ｈ”のリセット状態とな
り、ゲート回路８０７４の出力も“Ｈ”となり、リフレ
ッシュ要求φＲＥＦａ♯が不活性状態に移行する。
【０８９８】なおこの図１８５に示す構成においては、
第１のアービタから発生されるリフレッシュ要求φＲＥ
Ｆａ♯はリフレッシュ動作期間活性状態の“Ｌ”となっ
ている。これはワンショットのパルスの形態で発生され
る構成が用いられてもよい。すなわちゲート回路８０７
４の出力部にワンショットのパルス発生回路を設け、こ
のワンショットパルス発生回路の出力に応答してカウン
タ８０７６が起動される構成が利用されてもよい。カウ
ンタ８０７６は、図示しないが、所定のカウント値をカ
ウントアップしたときにそのカウント値が初期値にリセ
ットされる。
【０８９９】図１８６はＲＡＳバッファおよびリフレッ
シュ制御回路の具体的構成例を示す図である。図１８６
において、ＲＡＳバッファ８０３０は、外部ＲＡＳ信号
ｅｘｔ．ＲＡＳ♯とマスク信号φＭａｓｋ♯を受けるゲ
ート回路８０８０と、ゲート回路８０８０の出力をその
一方入力に受けるＮＯＲ回路８０８２を含む。ＮＯＲ回
路８０８２は、その他方入力にリフレッシュ制御回路８
０２４から発生される内部ＲＡＳ信号φＲＡＳａ♯を受
ける。
【０９００】リフレッシュ制御回路８０２４は、リフレ
ッシュ要求信号φＲＥＦａ♯に応答してリフレッシュを
検出するリフレッシュ検出回路８０９０と、リフレッシ
ュ検出回路８０９０からのリフレッシュ検出信号φＲＥ
Ｆａ♯に応答して所定の時間幅（リフレッシュ動作時
間）のパルス信号φＲＡＳａ♯を発生するパルス発生回
路８０９４と、パルス発生回路８０９４からの内部ＲＡ
Ｓ信号φＲＡＳａ♯の立上がり（不活性化）に応答して
そのカウント値を１増分するアドレスカウンタ８０９２
と、パルス発生回路８０９４からの内部ＲＡＳ信号φＲ
ＡＳａ♯に従ってアドレスカウンタ８０９２のカウント
値または外部アドレスを選択するマルチプレクサ８０９
６を含む。
【０９０１】マルチプレクサ８０９６の出力はＤＲＡＭ
ロウデコーダへ与えられる。このときマルチプレクサ８
０９６の出力はアドレスバッファを介してＤＲＡＭロウ
デコーダへ与えられてもよい。ゲート回路８０８２から
発生される外部ＲＡＳ信号はＤＲＡＭＲＡＳ系駆動回路
８０９６へ与えられる。このＤＲＡＭＲＡＳ系駆動回路
８０９６は、ＤＲＡＭロウデコーダの活性化、ワード線
の選択、およびセンスアンプの活性化などの動作を実行
する。
【０９０２】この図１８６に示す構成において、リフレ
ッシュ検出回路およびパルス発生回路８０９４は、図１
８５に示すようにリフレッシュ動作期間リフレッシュ要
求信号φＲＥＦａ♯が活性状態となる場合には特に設け
る必要はない。ワンショットパルスの形態でリフレッシ
ュ要求信号φＲＥＦａ♯が発生されるときにこのリフレ
ッシュ検出回路８０９０およびパルス発生回路８０９４
が必要とされる。
【０９０３】アドレスカウンタ８０９２は、リフレッシ
ュ検出回路８０９０からのリフレッシュ検出信号φＲＡ
に応答してそのカウント値を出力可能状態とするように
構成されてもよい。
【０９０４】この図１８６に示す回路構成は、第３の実
施例に示すＣＤＲＡＭにおいては、図１３１に示すＤＲ
ＡＭ制御およびキャッシュ／リフレッシュ制御部７０２
６に含まれる。この制御部７０２６は、外部ＲＡＳ信号
ｅｘｔ．ＲＡＳ♯を直接には受けていない。この場合、
外部ＲＡＳ♯信号の代わりに、制御部７０２６において
アドレスサイクルＴａへの復帰を検出する回路を設けて
おき、このアドレスサイクルＴａ復帰検出に応答してア
ービトレーションを行なう構成が利用されてもよい。
【０９０５】図１３１に示す制御部７０２６は、図１１
１に示す外部制御装置３１００の構成を備える。したが
ってＤＲＡＭアレイへのアクセス供給時において、コン
トローラ３１０８（図１１１参照）からＤＲＡＭアレイ
へのアクセス制御信号が発生される。したがって、この
外部制御信号よりもむしろこの制御部７０２６から発生
される内部ＲＡＳ信号が図１８６に示すゲート回路８０
８０へ与えられる構成となる。
【０９０６】またクロック信号の立上がりに同期してそ
のときの外部信号の状態の組合せにより各種動作が指定
される第１および第２の実施例の構成においては、この
外部アドレスストローブ信号ｅｘｔ．ＲＡＳ♯の代わり
に、アクティブコマンド検出信号が与えられる。このと
きに利用される外部制御信号はそれぞれの実施例におい
て用いられる制御信号により異なる。
【０９０７】なお第３の実施例において、信号ＲＡＳ♯
の代わりに、リフレッシュ要求時にはアドレスステータ
ス信号ＡＤＳ♯をマスクする構成が用いられてもよい。
【０９０８】図１８７はリフレッシュ制御部の他の構成
を示す図である。先に説明したように、スリープモード
時すなわち信号ＳＰ♯が所定期間以上“Ｌ”の活性状態
にされたときにはこのＣＤＲＡＭはスリープモードに入
る。スリープモードにおいては、内部回路は動作しな
い。したがってＣＰＵがアクセスすることもない。この
状態においては、セルフリフレッシュが実行される。こ
のための構成を以下に説明する。
【０９０９】図１８７を参照して、リフレッシュ制御部
は、スリープ指示信号Ｓｌｅｅｐを反転するインバータ
回路８７０２および８７０４と、インバータ回路８７０
２の出力とマスタ／スレーブフラグＭ／Ｓ♯を受けるＡ
ＮＤ回路８７００と、インバータ回路８７０４の出力と
リフレッシュ端子８０００または選択切換回路８０４０
から与えられるリフレッシュ要求を受けるゲート回路８
７０８と、第１のアービタ８０１４から与えられるリフ
レッシュ要求φＲＥＦ♯とスリープモード指示信号Ｓｌ
ｅｅｐを受けるゲート回路８７０６と、ゲート回路８７
０６および８７０８の出力を受けるゲート回路８７１０
を含む。ゲート回路８７１０から第２のアービタ８０２
０へリフレッシュ要求信号が伝達される。
【０９１０】ゲート回路８７０６は、リフレッシュ要求
φＲＥＦ♯が活性状態の“Ｌ”となり、スリープモード
検出指示信号Ｓｌｅｅｐが“Ｈ”の活性状態となったと
きに活性状態の信号を出力する。ゲート回路８７０８は
外部リフレッシュ要求ｅｘｔ．ＲＥＦ♯が活性状態にあ
りかつインバータ回路８７０４から与えられる信号が不
活性状態の“Ｈ”となったときに“Ｈ”の信号を出力す
る。ゲート回路８７１０は、ゲート回路８７０６および
８７０８の出力の一方が“Ｈ”となったときに“Ｌ”の
信号を出力する。ゲート回路８７００は切換回路８０４
０の出力状態を制御する。次に動作について簡単に説明
する。
【０９１１】通常動作モード時においてはスリープモー
ド指示信号Ｓｌｅｅｐは不活性状態にあり、ゲート回路
８７００はフラグＭ／Ｓ♯を通過させる。したがって切
換回路８０４０は、このフラグＭ／Ｓ♯に従って出力ハ
イインピーダンス状態またはリフレッシュ要求φＲＥＦ
♯通過状態のいずれかに設定される。ゲート回路８７０
６は、スリープモード指示信号Ｓｌｅｅｐが不活性状態
の“Ｌ”であるため、その出力は“Ｌ”に固定される。
一方、ゲート回路８７０８は、その正入力にインバータ
回路８７０４を介して“Ｈ”の信号を受け、バッファと
して動作する。したがってこの場合においては、端子８
０００または切換回路８４１０から与えられるリフレッ
シュ要求ｅｘｔ．ＲＥＦ♯に従ってリフレッシュ要求が
ゲート回路８７１０から発生され、第２のアービタ８０
２０がリフレッシュに必要なアービトレーションを行な
うため、マスタ／スレーブのいずれかの動作モードでリ
フレッシュ動作が実行される。
【０９１２】スリープモードが指定された場合スリープ
モード指示信号Ｓｌｅｅｐは“Ｈ”に立上がり、ゲート
回路８７００の出力が“Ｌ”となり、切換回路８０４０
はマスタ／スレーブのいずれにかかわらず、出力ハイイ
ンピーダンス状態となる。またゲート回路８７０８は、
インバータ回路８７０４を介してその正入力に“Ｌ”の
信号を受けるため、その出力は“Ｌ”固定となる。ゲー
ト回路８７０６が“Ｈ”のスリープモード指示信号Ｓｌ
ｅｅｐに応答してバッファとして動作し、第１のアービ
タ８０１４から発生されるリフレッシュ要求φＲＥＦ♯
に従ってリフレッシュ要求を発生する。このゲート回路
８７０６から発生されるリフレッシュ要求はゲート回路
８７１０により論理が反転され、負論理のリフレッシュ
要求として第２のアービタ８０２０へ与えられる。
【０９１３】したがって、スリープモード動作時におい
ては、そのチップ内部に設けられたセルフリフレッシュ
タイマから発生されるリフレッシュ要求に従ってリフレ
ッシュが実行される。スリープモード時においては、外
部からのアクセスはいずれのＣＤＲＡＭに対しても実行
されないため、それぞれの内部動作を同期させる必要は
ない。このときまた端子８０００は出力ハイインピーダ
ンス状態とされており、他の外部リフレッシュ要求ｅｘ
ｔ．ＲＥＦ♯を伝達する必要がなく、この信号線におけ
る充放電をなくすことができ、スリープモード時におけ
る消費電流を低減することが可能となる。
【０９１４】図１８８はメモリシステムの構成の他の例
を示す図である。先に示すメモリシステムの構成例（図
１７７参照）においては、バンクごとにリフレッシュ動
作が実行されている。図１８８に示す構成においては、
バンク如何にかかわらずすべてのリフレッシュ端子が相
互接続される。この場合には、メモリシステムのすべて
のＣＤＲＡＭＣＲ００〜ＣＲＮ４が同期してリフレッシ
ュ動作を実行する。この場合であっても上述の実施例と
同様の効果を得ることができる。
【０９１５】なお、上述の実施例の説明においては、Ｃ
ＤＲＡＭについて説明している。しかしながら、このリ
フレッシュをマスタ／スレーブ構成で実現する構成はＣ
ＤＲＡＭに限定されず、クロック信号に同期して外部信
号を取込む同期型半導体記憶装置であれば適用可能であ
る。
【０９１６】［データ転送方式］先の図９４に示すＤＲ
ＡＭの制御信号の真理値においては、書込データ転送ゲ
ートＤＴＢＷからＤＲＡＭアレイへのデータ転送のコマ
ンドとして、データ転送回路ＤＷＴＢのテンポラリーレ
ジスタとマスタレジスタとの間でのデータ転送を行なう
コマンドＤＷＴ１とテンポラリーレジスタとマスタレジ
スタとの間でのデータ転送を禁止するコマンドＤＷＴ２
が設けられている。ここで、新たな転送命令を作成す
る。
【０９１７】コマンドＤＲＴ１：ＤＲＡＭアレイからリ
ードデータ転送回路ＤＴＢＲへのデータ転送動作と同時
にライトデータ転送回路におけるテンポラリーレジスタ
（以下スレーブレジスタと称す）とマスタレジスタとの
間でのデータ転送を実行する。
【０９１８】コマンドＤＲＴ２：ＤＲＡＭアレイからリ
ードデータ転送回路ＤＴＢＲへのデータ転送を行なうと
ともに、ライトデータ転送回路におけるスレーブレジス
タとマスタレジスタとの間でのデータ転送を禁止する。
【０９１９】上述の２つのＤＲＡＭリードトランスファ
コマンドを設けることにより、ページモードでのデータ
転送とファーストコピーバックとを両立させることがで
きる。以下にこのコマンドを用いたデータ転送動作につ
いて説明する。
【０９２０】なお以上の説明において用いるコマンドは
先の図９４に示すコマンドと同じ意味で用いる。
【０９２１】まず、図１８９において、ＤＲＡＭに対し
アクティブコマンドＡＣＴを与え、ＤＲＡＭにおけるＣ
ＰＵアドレスに対応する行の選択を実行する。次いで、
ＤＲＡＭに対しＤＲＡＭリードトランスファ１コマンド
を与える。このとき同時にＳＲＡＭに対しバッファライ
トトランスファコマンドＢＷＴを与える。ＤＲＡＭアレ
イにおいては、アクティブコマンドＡＣＴに従って行選
択動作が実行され、続いてＤＲＡＭリードトランスファ
１コマンドＤＲＴ１に従ってこの選択行上のデータブロ
ックＢ１がリードデータ転送回路ＤＴＢＲへ転送され
る。コマンドＤＲＴ１はライトデータ転送回路ＤＴＢＷ
におけるスレーブレジスタからマスタレジスタへのデー
タ転送を指定する。したがって、コマンドＢＷＴに従っ
てＳＲＡＭアレイからスレーブレジスタＳＬＷへ転送さ
れたＳＲＡＭデータブロックＡ１は続いてマスタレジス
タＭＴＷにまで転送される。ここで、ＳＲＡＭアレイと
データ転送回路ＤＴＢＷおよびＤＴＢＲとの間のデータ
転送動作はＳＲＡＭ駆動部により実行され、またＤＲＡ
Ｍアレイとデータ転送回路ＤＴＢＷおよびＤＴＢＲとの
間のデータ転送回路はＤＲＡＭ駆動部により制御されて
いることを想起されたい。
【０９２２】ここで、図１８９においては、説明を簡略
化するために、ＤＲＡＭアレイからリードデータ転送回
路ＤＴＢＲのスレーブレジスタＳＬＲへコマンドＤＲＴ
１に従って転送されている状態が示される。この命令に
従って即座にデータ転送が行なわれるかどうかは用いら
れるクロックの周波数（レイテンシ）により異なる。
【０９２３】図１９０において、次いでＤＲＡＭノーオ
ペレーションコマンドＤＮＯＰを与え、ＳＲＡＭに対し
バッファライトトランスファコマンドＢＷＴを与える。
このサイクルにおいては、ＤＲＡＭは先のコマンドを続
けて実行しており、リードデータ転送回路ＤＴＢＲに対
しＤＲＡＭデータブロックＢ１がラッチされる。
【０９２４】一方、ＳＲＡＭにおいては、別の行が選択
され、対応のデータブロックＡ２がライトデータ転送回
路ＤＴＢＷのスレーブレジスタＳＬＷへ転送されてラッ
チされる。
【０９２５】図１９１において、再びＤＲＡＭに対しＤ
ＲＡＭノーオペレーションコマンドＤＮＯＰを与え、ま
たＳＲＡＭに対し、バッファリードトランスファリード
コマンドＢＲＴＲを与える。ＤＲＡＭにおいては先の動
作状態をそのまま維持している。ＳＲＡＭにおいては、
リードデータ転送回路ＤＴＢＲのマスタレジスタＭＴＲ
に格納されたデータブロックＢ１がＳＲＡＭアレイの選
択行に格納される。このときＳＲＡＭアレイにおいて
は、先にデータブロックＡ１が格納されていた行が選択
されている。これにより、データブロックＡ１の代わり
にデータブロックＢ１が格納される。この格納動作と並
列に必要なデータすなわちＣＰＵが要求したデータが出
力される。
【０９２６】上述の一連の動作により、キャッシュミス
時において、ＣＰＵが要求したデータを高速でＳＲＡＭ
アレイへ転送してすぐに読出すことができ、キャッシュ
ミス時のアクセス遅延を大幅に低減することができる。
この動作は、先に説明したようにファーストコピーバッ
クモードとして利用される。このとき、データブロック
Ａ１およびＡ２と２つ選択することにより、キャッシュ
のブロックサイズを２つとし、キャッシュサイズを大き
くすることができる。
【０９２７】図１９２において、ＤＲＡＭに対し、ＤＲ
ＡＭリードトランスファ２コマンドＤＲＴ２を与え、Ｓ
ＲＡＭに対しコマンド＊を与える。このコマンド＊はバ
ッファライトトランスファコマンドＢＷＴおよびバッフ
ァライトトランスファライトコマンドＢＲＴＷを除くコ
マンドである。ＤＲＡＭにおいては、データブロックＢ
１と同一行に存在し、別の列ブロックに属するデータブ
ロックＢ２が選択され、リードデータ転送回路ＤＴＢＲ
へ転送される。ＳＲＡＭに対しては、所望の動作が実行
される。しかしながらコマンド＊により、このライトデ
ータ転送回路ＤＴＢＷの内容は変化しない。
【０９２８】図１９３において、ＤＲＡＭに対しＤＲＡ
ＭノーオペレーションコマンドＤＮＯＰを与え、ＳＲＡ
Ｍに対しコマンド＊を与える。これにより、リードデー
タ転送回路ＤＴＢＲにおいて、そのマスタレジスタＭＴ
ＲにＤＲＡＭデータブロックＢ２が格納される。
【０９２９】図１９４において、ＤＲＡＭに対し、コマ
ンドＤＮＯＰを与え、ＳＲＡＭに対しバッファリードト
ランスファコマンドＢＲＴを与える。このときＳＲＡＭ
に対しては先のデータブロックＡ２が格納されていた行
が選択状態とされる。このコマンドＢＲＴに従って、リ
ードデータ転送回路ＤＴＢＲのマスタレジスタＭＴＲに
格納されていたデータブロックＢ２がＳＲＡＭアレイへ
転送される。これにより、ＳＲＡＭアレイにおいては、
データブロックＡ１およびＡ２がＤＲＡＭデータブロッ
クＢ１およびＢ２により置換される。すなわち、キャッ
シュのブロックサイズが、ＳＲＡＭの２行（３２ビッ
ト）となる。
【０９３０】図１９５において、ＤＲＡＭに対しプリチ
ャージコマンドＰＣＧを与える。ＳＲＡＭに対してはコ
マンド＊を与える。プリチャージコマンドＰＣＧによ
り、ＤＲＡＭアレイはプリチャージ状態に復帰する。続
いて、図１９６に示すように、ＤＲＡＭに対しアクティ
ブコマンドＡＣＴを与え、ＳＲＡＭに対しコマンド＊を
与える。ＤＲＡＭアレイにおいては、ＳＲＡＭデータブ
ロックＡ１およびＡ２が格納されるべき行がタグアドレ
スに従って選択される。ＳＲＡＭに対しはコマンド＊が
与えられ、ライトデータ転送回路ＤＴＢＷに対するデー
タの書換は何ら行なわれない。
【０９３１】図１９７において、ＤＲＡＭに対し、ＤＲ
ＡＭライトトランスファ２コマンドＤＷＴ２が与えられ
る。ＳＲＡＭに対しはコマンド＊が与えられる。コマン
ドＤＷＴ２では、ライトデータ転送回路ＤＴＢＷにおい
てスレーブレジスタＳＴＷとマスタレジスタＭＴＷとの
間でのデータ転送は実行されない。図１９７において
は、このコマンドＤＷＴ２が与えられたサイクルにおい
てマスタレジスタＭＴＷからＤＲＡＭ列へのデータ転送
が完了しないため、その転送動作を破線で示す。
【０９３２】図１９８において、ＤＲＡＭに対しコマン
ドＤＮＯＰを与え、ＳＲＡＭに対しコマンド＊を与え
る。これにより、ライトデータ転送回路ＤＴＢＷのマス
タレジスタＭＴＷに格納されていたデータブロックＡ１
がＤＲＡＭの対応の列に格納される。
【０９３３】図１９９において、次いでＤＲＡＭに対し
ＤＲＡＭライトトランスファ１コマンドＤＷＴ１を与
え、ＳＲＡＭに対しコマンド＊を与える。コマンドＤＷ
Ｔ１は、ライトデータ転送回路ＤＴＢＷにおけるスレー
ブレジスタＳＴＷのデータをマスタレジスタＭＴＷを介
してＤＲＡＭアレイへ転送するモードである。したがっ
てこの場合、データブロックＡ２がＤＲＡＭアレイの選
択行上へ伝達される。このとき、ＤＲＡＭアレイにおい
ては、先のコマンドＤＷＴ２により選択された行と同一
の行が選択状態とされており、データブロックＡ１が格
納された行と同じ行の異なる位置にデータブロックＡ２
が格納される。
【０９３４】図２００において、ＤＲＡＭに対しＤＲＡ
ＭノーオペレーションコマンドＤＮＯＰを与える。これ
により、ＤＲＡＭの選択行および列に対するデータブロ
ックＡ２の書込が完了する。このときＳＲＡＭに対する
コマンドは任意（Ｄｏｎ’ｔＣａｒｅ）である。この
後、ＤＲＡＭに対しプリチャージコマンドＰＣＧを与え
る。このプリチャージによりＤＲＡＭはプリチャージ状
態に復帰する。
【０９３５】上述の一連の動作により、ＳＲＡＭアレイ
のデータブロックＡ１およびＡ２をページモードに従っ
てコピーバックすることができる。すなわちファースト
コピーモードとページモードとを両立させることができ
る。
【０９３６】プリチャージ完了後、キャッシュヒット／
ミスに応じて、ＣＰＵが要求するアドレスに対応する行
をＤＲＡＭにおいて選択状態とする構成が用いられても
よい。
【０９３７】次に、キャッシュミス動作時の具体的動作
シーケンスについて説明する。図２０１は、ダーティビ
ットがオン状態におけるキャッシュミス時の動作を示す
タイミングチャート図である。図２０１においては、ク
ロックサイクルが６６ＭＨｚの場合の動作シーケンスが
示される。Ｔ１サイクルは、キャッシュミスであり、ア
ドレスステータス信号ＡＤＳ♯の立下がりに従ってサン
プリングされたアドレスがタグアドレスと一致しないと
きの動作を示す。また、ダーティビットがオン状態にあ
るため、キャッシュの内容とメインメモリの内容が異な
っており、キャッシュミス時にはメインメモリへキャッ
シュの内容を書戻す（ライトバックする）必要がある。
【０９３８】ページヒットリード時には以下の動作が実
行される。アクセス要求が行なわれてそれがキャッシュ
ミスでありかつページヒットの場合には、サイクル３に
おいて、コマンドＤＲＴ１およびＢＷＴが発生される。
これにより、ＳＲＡＭアレイからライトデータ転送回路
へのデータ転送動作が実行される。このときコマンドＤ
ＲＴ１であるため、ライトデータ転送回路においては、
スレーブレジスタからマスタレジスタへのデータ転送が
併せて実行される。またコマンドＤＲＴ１に従ってＤＲ
ＡＭアレイからリードデータ転送回路へのデータ転送が
実行される。
【０９３９】サイクル５において、コマンドＤＲＴ２お
よびＢＲＴＲが実行される。コマンドＤＲＴ１により格
納されたリードデータ転送回路の格納データがＳＲＡＭ
アレイへ転送されるとともにＣＰＵが要求するデータが
読出される。このときまたコマンドＤＲＴ２に従ってＤ
ＲＡＭアレイからリードデータ転送回路へのデータ転送
が実行される。ライトデータ転送回路におけるスレーブ
レジスタとマスタレジスタとの間のデータ転送は行なわ
れない。サイクル６からサイクル８において、ＳＲＡＭ
に対してはコマンドＳＲが与えられ、順次データが読出
される。サイクル７において、ＤＲＡＭにおいてはプリ
チャージコマンドが与えられ、ＤＲＡＭアレイはプリチ
ャージ状態に復帰する。
【０９４０】サイクル９において、コマンドＢＷＴが与
えられ、ＳＲＡＭアレイからライトデータ転送回路のス
レーブレジスタへのデータ転送が実行される。これによ
り、ライトデータ転送回路においては、２つのデータブ
ロックが格納される。
【０９４１】サイクル１０において、コマンドＡＣＴお
よびＢＲＴを与え、ＤＲＡＭアレイにおいて行選択動作
が行なわれ、一方コマンドＢＲＴに従って、サイクル５
におけるコマンドＤＲＴ２によりリードデータ転送回路
に格納されたデータブロックがＳＲＡＭアレイの対応の
行へ格納される。
【０９４２】サイクル１３において、コマンドＤＷＴ２
が実行され、ライトデータ転送回路のマスタレジスタに
格納されたデータがＤＲＡＭアレイの選択行上の対応の
位置に格納される。サイクル１５においてコマンドＤＷ
Ｔ１が与えられ、ライトデータ転送回路のスレーブレジ
スタに格納されていたデータがＤＲＡＭアレイの対応の
位置に格納される。これにより、ライトバック動作が完
了する。サイクル１６において、ＤＲＡＭアレイに対す
るアクセスを行なうことができ、サイクル１７において
ＤＲＡＭアレイに対するコマンドが発生される。
【０９４３】ページミスリード時においては以下の動作
が実行される。キャッシュミスに応答して、コマンドＰ
ＣＧおよびＢＷＴが与えられる。これによりＤＲＡＭア
レイはプリチャージ状態に復帰する。一方、ＳＲＡＭア
レイからライトデータ転送回路のスレーブレジスタへの
データ転送が行なわれる。次いでサイクル６において、
コマンドＡＣＴが与えられ、ＤＲＡＭにおいて行が選択
状態とされる。サイクル８において、コマンドＤＲＴ１
が与えられ、このＤＲＡＭの選択行上の対応の位置のデ
ータがリードデータ転送回路のスレーブレジスタにマス
タレジスタを介して格納される。ライトデータ転送回路
でもレジスタ間データ転送が行なわれる。
【０９４４】サイクル１０において、コマンドＤＲＴ２
およびＢＲＴＲを与える。コマンドＢＲＴＲに従って、
コマンドＤＲＴ１により転送されたデータがＳＲＡＭア
レイの対応の位置に格納される。またリードデータ転送
回路へはコマンドＤＲＴ２に従ってデータが転送され
る。このときライトデータ転送回路におけるマスタレジ
スタとスレーブレジスタとの間でのデータ転送は行なわ
れない。続いてコマンドＳＲが与えられ、順次データが
読出される。サイクル１２において、プリチャージコマ
ンドＰＣＧを与える。これによりＤＲＡＭアレイはプリ
チャージ状態に復帰する。
【０９４５】サイクル１４においてコマンドＢＷＴを与
え、サイクル１５においてコマンドＡＣＴおよびＢＲＴ
を与えることにより、ＤＲＡＭアレイおよびＳＲＡＭア
レイの行が選択され、ＳＲＡＭセルデータがライトデー
タ転送回路（スレーブレジスタ）に格納される。また、
コマンドＢＲＴに従って、サイクル１０のコマンドＤＲ
Ｔ２によりリードデータ転送回路に格納されていたデー
タがコマンドＤＷＴ（サイクル１４）により選択された
行の位置へ転送される。ＤＲＡＭにおいては、行が選択
され、続いてサイクル１８以降コマンドＤＷＴ２、およ
びＤＷＴ１がそれぞれ実行され、ライトデータ転送回路
に格納されていたデータが順次格納される。
【０９４６】ページミスライト時においては、以下の動
作が実行される。まずコマンドＰＣＧおよびＢＷが与え
られ、ライトデータ転送回路にデータが書込まれる。Ｄ
ＲＡＭアレイはプリチャージ状態に復帰する。サイクル
６において、コマンドＡＣＴを与え、ＤＲＡＭにおいて
行を選択する。次いでサイクル９において、コマンドＤ
ＷＴ１を与え、このライトデータ転送回路に書込まれた
データをＤＲＡＭアレイの選択行の対応の位置へ伝達す
る。
【０９４７】ページヒットライト時においては、コマン
ドＢＷおよびＤＷＴ１が与えられる。ライトデータ転送
回路のマスタおよびスレーブレジスタにそのときに与え
られたデータが書込まれる。
【０９４８】図２０２は、クロック信号が５０ＭＨｚの
場合の動作シーケンスを示すタイミングチャート図であ
る。図２０２においても、図２０１の場合と同様の条件
すなわちダーティビットがオン状態におけるミスリード
時およびミスライト時の動作シーケンスが示される。こ
の図２０２に示す動作シーケンスにおいては、ＤＲＡＭ
ノーオペレーション期間が図２０１に示す場合と比べて
短くなっている。また、コマンドＤＲＴ１およびＤＲＴ
２の発生順序が図２０１に示すタイミングチャートのそ
れと異なっている。バッファライトトランスファコマン
ドＢＷＴが１回与えられるときにＤＲＡＭリードトラン
スファコマンドが２回与えられる。したがって、この場
合にはコマンドＤＲＴ１およびＤＲＴ２のいずれが先に
発生されても、同様の動作が実現される。すなわちコマ
ンドＤＲＴ２およびＢＷＴが与えられた場合には、ＤＲ
ＡＭアレイからリードデータ転送回路へのデータ転送が
行なわれるとともにＳＲＡＭアレイからライトデータ転
送回路のスレーブレジスタへのデータ転送が実行され
る。コマンドＤＲＴ１およびＢＲＴＲが与えられた場合
には、このリードデータ転送回路に格納されたデータが
ＳＲＡＭアレイの対応の位置に書込まれるとともに、続
いて新たなＤＲＡＭセルデータがリードデータ転送回路
へ転送される。このときライトデータ転送回路におい
て、スレーブレジスタからマスタレジスタへのデータ転
送が実行される。続いてコマンドＢＷＴが与えられると
（サイクル８）、ライトデータ転送回路のスレーブレジ
スタにデータが格納される。したがってライトデータ転
送回路においては、サイクル３および８においてコマン
ドＢＷＴに従って転送されたＳＲＡＭデータが格納され
ている。したがって、先の図２０１に示す場合と同様の
動作を実現することができる。
【０９４９】図２０３は、マスタクロックの周波数が４
０ＭＨｚのときの動作シーケンスを示す。この図２０３
に示すタイミングチャート図は、図２０１に示すものと
同様であり、単にそのＤＲＡＭノーオペレーション期間
がクロック周波数の違いにより異なっているだけであ
り、同様の動作が実現される。
【０９５０】図２０４は、マスタクロックＣＬＫの周波
数が３３ＭＨｚのときの動作シーケンスを示す図であ
る。この図２０４に示す動作シーケンスは、図２０２に
示す動作シーケンスと同様であり、単にそのマスタクロ
ックの周波数に応じてＤＲＡＭノーオペレーション期間
が異なっているだけである。
【０９５１】このようにマスタクロックの周波数に従っ
てＤＲＡＭノーオペレーション期間が異なるのは、内部
でのデータ転送期間はレイテンシにより決定されてお
り、このレイテンシの期間はクロックの周波数に応じて
設定することができるためである。
【０９５２】図２０５は、ＤＲＡＭリードトランスファ
コマンドを設定するための制御信号の真理値を示す図で
ある。図２０５において、ＤＲＡＭノーオペレーション
コマンドのためには信号ＲＡＳ♯、ＣＡＳ♯、およびＤ
ＴＤ♯はすべて“Ｈ”に設定する。信号ＣＭｄ♯は
“Ｈ”である。ＤＲＡＭリードトランスファ１コマンド
ＤＲＴ１は、信号ＲＡＳ♯およびＤＴＤ♯をともに
“Ｈ”に設定し、信号ＣＡＳ♯を“Ｌ”に設定すること
により与えられる。ＤＲＡＭリードトランスファ２コマ
ンドＤＲＴ２には、信号ＲＡＳ♯およびＣＡＳ♯をとも
に“Ｈ”に設定し、信号ＤＴＤ♯を“Ｌ”に設定する。
このコマンドの発生方法は単なる一例であり、他の信号
の状態の組合せが用いられてもよい。
【０９５３】ライトデータ転送回路ＤＴＢＷおよびリー
ドデータ転送回路ＤＴＢＲはそれぞれ図１２５および図
１２７に示すものと同様の構成を備える。
【０９５４】制御信号発生系は図１２９に示すものと同
様の構成を備える。図１２５に示すライトデータ転送回
路において、テンポラリーレジスタ４００２すなわちス
レーブレジスタからマスタレジスタ４００４へのデータ
転送を制御するための信号ＤＷＴＥがこのコマンドに従
って活性化／不活性化される。
【０９５５】コントローラを内蔵する第３の実施例のＣ
ＤＲＡＭにおいては、このコントローラ７０２６が外部
制御信号とキャッシュヒット信号およびページヒット信
号に応じて信号を発生する。この場合、内部のＤＲＡＭ
駆動部およびＳＲＡＭ駆動部へ与えられる信号が第１お
よび第２の実施例に示すものと同様の信号の論理を満足
するように信号が発生されれば同様に実現することがで
きる。
【０９５６】図２０６は、このデータ転送回路の他の構
成を示す図である。図２０６において、ライトデータ転
送回路ＤＴＢＷはＮ段のレジスタ♯１〜♯Ｎを含む。こ
の場合、レジスタ♯１〜♯Ｎはそれぞれシフトレジスタ
構成を備え、与えられたデータのラッチおよびシフト動
作を実行する。この構成の場合、キャッシュのブロック
サイズをＮ倍にすることができる。すなわちページモー
ドで順次Ｎブロックのデータの転送をＤＲＡＭアレイと
ＳＲＡＭアレイとの間で行なうことができるからであ
る。ライトデータ転送回路ＤＴＢＷにおけるデータ転送
は、先の２段のレジスタの構成を拡張することにより得
られる。
【０９５７】なおこの図２０６に示すライトデータ転送
回路ＤＴＢＷにおいて、シフトレジスタ構成でなく、フ
ァーストイン・ファーストアウト型のレジスタであれば
同様の効果を得ることができる。
【０９５８】［画像処理システム］図２０７は、この発
明によるＣＤＲＡＭを用いた画像処理システムの構成の
一例を示す図である。図２０７において、画像処理シス
テムは、データの処理を行なうための外部処理装置とし
てのＣＰＵ９５００と、ＣＤＲＡＭ９５３０と、与えら
れたデータを表示装置上に表示するための画像表示装置
９５２０と、ＣＤＲＡＭへの画像表示のためのアクセス
とＣＰＵからのＣＤＲＡＭとの間のアクセスを制御する
ための高速ビデオインタフェース９５１０を含む。ＣＰ
Ｕ９５００はデータバス９５０５を介して高速ビデオイ
ンタフェース９５１０に接続される。
【０９５９】ＣＤＲＡＭ９５３０は、ビデオデータ（１
走査線分のデータ）を格納するＳＲＡＭ領域９５４０
と、ＤＲＡＭ領域９５５０を含む。ＤＲＡＭ領域９５５
０は、ビデオデータを格納するためのビデオエリア９５
６０を含む。ＳＲＡＭ９５４０とビデオエリア９５６０
との間でのデータ転送が行なわれる。ＣＰＵ９５００
は、動作周波数３３ＭＨｚで動作する。高速ビデオイン
タフェース９５１０は、動作速度６６ＭＨｚで動作し、
ＣＰＵおよび画像表示装置９５２０とＣＤＲＡＭ９５３
０のアクセスを調整する。ＤＲＡＭ領域９５５０からＳ
ＲＡＭ領域９５４０へのデータ転送（コマンドＤＲＴお
よびＢＲＴ）により、ＤＲＡＭ領域９５５０からＳＲＡ
Ｍ領域９５４０へビデオデータが転送される。ＣＰＵ９
５００は、高速ビデオインタフェース９５１０の制御の
下にバッファリードコマンドＢＲおよびバッファライト
コマンドＢＷに従ってＣＤＲＡＭ９５３０に設けられた
データ転送回路へ直接アクセスする。画像表示装置９５
２０はＳＲＡＭエリア９５４０へアクセスする。高速ビ
デオインタフェース９５１０はこのアクセスをインタリ
ーブ態様で実行する。
【０９６０】図２０８は、この図２０７に示す画像処理
システムの動作原理を概略的に示す図である。ビデオデ
ータの帰線期間（水平期間および垂直基線期間）におい
てＤＲＡＭエリア９５５０からＳＲＡＭ領域９５４０へ
のビデオデータの転送が実行される。この間ＣＰＵ９５
００はＣＤＲＡＭ９５３０へアクセスすることができな
い。この帰線期間以外の期間においては、ＣＰＵがＣＤ
ＲＡＭ９５３０へアクセスしてビデオデータの変更を行
なういわゆる「ビデオリフレッシュ」を実行することが
できる。すなわち、ＣＤＲＡＭ９５３０は、通常の、ラ
ンダムアクセスポートとシリアルアクセスポートとを備
えるビデオＲＡＭと同等の動作を実現することができ
る。
【０９６１】次にこの高速ビデオインタフェース９５１
０の制御動作について説明する。図２０９は、ＣＤＲＡ
Ｍを「トランスペアレント出力モード」で動作させたと
きのビデオデータ処理システムの動作を示すタイミング
チャート図である。図２０９において、ＣＫ３３はＣＰ
Ｕの動作速度であり、ＣＫ６６は高速ビデオインタフェ
ース９５１０がＣＤＲＡＭ９５３０へアクセスする動作
速度である。画像表示装置９５２０へは１６．５ＭＨｚ
の速度でビデオデータが伝達される。ビデオデータのア
クセスはコマンドＳＲを用いて実行される。また、図２
０９において、サイクルＴ１はビデオアクセスサイクル
であり、Ｔ２はＣＰＵアクセスサイクルである。
【０９６２】図２０９において、最初のサイクルにおい
て、コマンドＳＲによりビデオアドレスＶＩＤＥＯ０が
与えられ、このアドレスに従って次のクロック信号のＣ
Ｋ６６の立上がりに応答してビデオデータがＣＤＲＡＭ
バス上に与えられる。このデータは高速ビデオインタフ
ェース９５１０を介して画像表示装置９５２０へ与えら
れる。
【０９６３】次いでＣＰＵからのアクセスが行なわれ
る。このとき、コマンドＤＷＴおよびＢＷが与えられ、
ＤＲＡＭライトトランスファ動作およびバッファライト
動作が実行され、ＣＰＵからのデータがデータ転送回路
へ書込まれるとともにこの書込まれたデータがＤＲＡＭ
アレイへ転送される。次いでビデオアクセスが行なわ
れ、コマンドＳＲによりＳＲＡＭ領域９５４０からビデ
オデータＶＩＤＥＯ１が読出される。ＣＤＲＡＭ９５３
０においては、ＣＰＵからのコマンドに従ってデータ転
送が実行されている。次のサイクルにおいて、コマンド
ＤＲＴが与えられ、ＤＲＡＭからデータ転送回路へデー
タが転送され、バーストリード動作が実行される。この
バーストリード動作による有効データの出力は３クロッ
ク経過後である。ここで、ＣＤＲＡＭ９５３０へのアク
セスはクロックＣＫ６６に従って行なわれており、また
ＣＰＵはクロックＣＫ３３に従ってアクセス要求を出力
していることに注意されたい。以降コマンドＢＲおよび
ＳＲに従って順次ビデオデータとＣＰＵデータが出力さ
れる。このインタリーブ態様でＣＤＲＡＭと画像表示装
置とが交互にＣＤＲＡＭへアクセスすることにより、Ｃ
ＰＵはアクセスを中断されることなく（ＤＲＡＭ領域９
５５０からＳＲＡＭ領域９５４０へのビデオデータの転
送期間を除く）連続してＣＤＲＡＭへアクセスすること
ができ、高速でデータ処理を行なうことができる。
【０９６４】図２１０は、レジスタ出力モードでＣＤＲ
ＡＭがデータを出力する場合の画像処理システムの動作
を示すタイミングチャート図である。レジスタ出力モー
ドにおいては、先に図６６を参照して説明したように、
１クロックサイクル遅れてデータが出力される。トラン
スペアレント出力モードにおいては、アクセスされたサ
イクルの次のサイクルでデータが出力される。したがっ
て、レジスタ出力モードを用いれば、この図２１０に示
すように、先のデータが出力されているときに次のアド
レスを与えることができる。したがってＣＰＵと画像表
示装置が交互に同じ速度でＣＤＲＡＭへアクセスするこ
とができる。すなわち、ＣＰＵデータとビデオデータと
を同一速度で入出力することができる。
【０９６５】トランスペアレント出力モードであれば、
アドレスが与えられると次のクロック信号の立上がりに
有効データが出力される。したがって同一速度でＣＰＵ
データとメモリデータとを交互にアクセスしようとすれ
ばデータの衝突が生じる。今、この図２１０において、
ビデオデータＶＩＤＥＯ０とＣＰＵデータ４８６−０を
考える。トランスペアレント出力モードでＣＤＲＡＭが
動作している場合、アドレスＶＩＤＥＯ１が与えられる
と次のクロックサイクルでビデオデータＶＩＤＥＯ１が
出力される。このときには、ＣＰＵからの書込データ４
８６−０が与えられる。したがって、ＣＰＵデータとビ
デオデータとの衝突が生じる。レジスタ出力モードは１
クロックサイクル遅れてデータが出力されるため、この
ようなＣＰＵがＣＤＲＡＭに対しデータ書込を行なう場
合においても確実にデータの衝突を伴うことなくデータ
を書込むことができる。したがってより高速で動作する
画像処理システムを構築することができる。
【０９６６】図２１１は、標準ＤＲＡＭとＣＤＲＡＭの
動作速度の比較を示す図である。今図２１１（ａ）に示
すように１６行１６列に配置されたデータを書込む場合
を考える。図２１１（ｂ）に示すように、標準ＤＲＡＭ
においては、信号ＲＡＳを活性状態とした後信号ＣＡＳ
をトグルして各データを順次書込む必要がある。１行の
データが書込まれた後ＤＲＡＭアレイをプリチャージ状
態とし再び信号ＲＡＳおよびＣＡＳに従ってデータを書
込む必要がある。
【０９６７】一方、図２１１（ｃ）に示すようにＣＤＲ
ＡＭにおいては、データ書込時においては、バッファラ
イトコマンドＢＷに従ってデータ転送回路へデータを順
次書込んでいき、ＤＲＡＭに対しアクティブコマンドＡ
ＣＴを与え、次いでコマンドＤＷＴに従ってＤＲＡＭア
レイの行上へこの書込まれたデータを一括転送し、残り
の行のデータの書込を行なえばよい。このとき次の行を
アクセスする場合においても、コマンドＢＷに従ってデ
ータ転送回路へデータを書込みそれと同時にＤＲＡＭの
行の選択動作を行なうことができる。したがって何らＲ
ＡＳプリチャージ期間を必要とすることがないため、高
速でデータを書込むことができる。
【０９６８】この図２１１に示す説明においては、８ビ
ットが１つのキャッシュブロックすなわち転送サイズと
して説明している。
【０９６９】図２１２は、矩形領域においてページ境界
がある場合のデータ書込動作の比較を示す図である。ペ
ージ境界においては、ＤＲＡＭアレイの行が異なる。こ
の場合、すなわち図２１２（ａ）に示すように、データ
Ｄ１とデータＤ２の領域の境目にページ境界が存在し、
データＤ１とデータＤ２は異なるＤＲＡＭワード線に接
続される。この場合、図２１２（ｂ）に示すように、標
準ＤＲＡＭにおいては、まずページ境界に到達するまで
信号ＲＡＳおよびＣＡＳを用いてデータＤ１を書込む。
次いでＤＲＡＭのプリチャージを実行した後、残りの第
１行のデータＤ２およびＤ３を信号ＲＡＳおよびＣＡＳ
に従って書込む必要がある。またこの第２行の領域にお
いては、再び同様の動作を実行する必要がある。したが
ってページ境界および１６行×１６列の配列における行
の変換時においてＤＲＡＭアレイをプリチャージする必
要があり、ＲＡＳプリチャージ期間により高速でデータ
を処理することができない。
【０９７０】図２１２（ｃ）に示すようにＣＤＲＡＭの
場合、バッファライトコマンドＢＷによりデータを書込
んだ後、コマンドＤＷＴおよびＢＷＴＷに従ってデータ
の書込を行ないこれと並行して、このＤＲＡＭアレイへ
のプリチャージコマンドＰＣＧを与えるとともにバッフ
ァライトコマンドＢＷに従って順次データを書込むこと
ができる。このバッファライトコマンドＢＷによるデー
タ転送回路へのデータ書込と並行してデータＤ２および
Ｄ３を書込む行を選択状態とすることができ、この行の
終わりにおいてコマンドＤＷＴおよびＢＷＴＷに従って
データを転送することによりデータを所望の行へ書込む
ことができる。したがって、１６行×１６列の配列にお
ける行の代わりにおいてはプリチャージを実行する必要
があり、ウエイト期間が生じるものの、この１６行×１
６列の配列において、ＲＡＳプリチャージ期間は何ら存
在せず、高速でデータの書込を行なうことができる。
【０９７１】図２１３は１６行１６列に配列されたデー
タをＤＲＡＭアレイから読出すときの動作を示すタイミ
ングチャート図である。今、図２１３（ａ）に示すよう
に配列されたデータ群Ｄ１およびＤ２を読出す場合を考
える。データＤ１およびＤ２はそれぞれ１つの転送単位
となるブロックであるとする。
【０９７２】図２１３（ｂ）に同期型半導体記憶装置
（ＳＤＲＡＭ）を用いた場合のデータ読出シーケンスを
示す。同期型半導体記憶装置ＳＤＲＡＭは、クロックに
同期して高速でデータを読出すことができる。この同期
型半導体記憶装置はデータ入出力部にシリアルレジスタ
を備えており、クロックに同期してこのシリアルレジス
タへのデータの入力および出力を行なうことができる。
データ読出時において、内部で選択されたメモリセルデ
ータをシリアルデータに一括して格納した後に順次シリ
アルレジスタからクロック信号に同期してデータが読出
される。シリアルレジスタの数が８の場合、８ビットデ
ータを読出すごとに新たにデータをシリアルレジスタに
格納する必要がある。したがって、信号ＣＡＳがそのシ
リアルレジスタへのデータロードのために発生される。
このシリアルレジスタへのデータロード後シリアルレジ
スタからデータを順次読出す場合には、ＤＲＡＭアレイ
においてはプリチャージして別の行を選択状態とするこ
とができる。したがって同期型半導体記憶装置ＳＤＲＡ
Ｍを用いた場合、ほぼ連続してデータを読出すことがで
きる。
【０９７３】一方、図２１３（ｃ）に示すように、ＣＤ
ＲＡＭにおいては、コマンドＡＣＴおよびＤＲＴに従っ
て必要なデータをデータ転送回路に転送した後、コマン
ドＢＲＴＲによりデータ転送回路からＳＲＡＭアレイへ
データを転送した後順次コマンドＳＲに従ってデータを
読出すことができる。この場合においても、ＳＲＡＭア
レイからのデータ読出時において、ＤＲＡＭアレイにお
いてプリチャージおよび活性化を行なうことができるた
め、同期型半導体記憶装置ＳＤＲＡＭと同様の速度でデ
ータの読出を実行することができる。
【０９７４】図２１４はページ境界が存在する場合のデ
ータ読出時のＳＤＲＡＭとＣＤＲＡＭの動作を示すタイ
ミングチャート図である。今図２１４（ａ）に示すよう
に、同期型半導体記憶装置（以下、単にＳＤＲＡＭと称
す）のラップ長（連続してデータを読出すことのできる
データの長さ）が８である場合を考える。ＳＤＲＡＭの
場合、図２１４（ｂ）に示すように、ページ境界でＲＡ
Ｓプリチャージ状態に入った後再びＤＲＡＭアレイを活
性状態とし、リードレジスタ（データ出力時に設けられ
たシリアルレジスタ）にデータを格納した後、順次読出
し、続いて信号ＣＡＳのトグルにより新たなデータをシ
リアルレジスタに転送してデータを順次読出す必要があ
る。したがってこの場合においては、各ページ境界で大
きなＲＡＳプリチャージ時間およびＲＡＳ−ＣＡＳ遅延
時間が存在する。
【０９７５】一方、ＣＤＲＡＭの場合、図２１４に示す
ように、ページ境界が配列の途中に存在したとしても、
データ転送回路へデータを転送して順次読出し、それと
並行してＤＲＡＭアレイのプリチャージおよび活性化を
実行することができるため、ＤＲＡＭアレイのプリチャ
ージの影響は何ら存在せず、ＳＤＲＡＭよりも高速でデ
ータを読出すことができる。
【０９７６】図２１５は、リードモデファイライト時の
動作を示すタイミングチャート図である。今図２１５
（ａ）に示すような１６行１６列に配列されたデータを
すべてリードモデファイライトモードに従って書換える
場合を考える。図２１５（ｂ）に示すように、ＳＤＲＡ
Ｍにおいては、リードコマンドおよびライトコマンドは
それぞれ信号ＣＡＳの立下がりに応答して与えられるた
め、リードコマンドおよびライトコマンドのためにそれ
ぞれ２クロックが必要とされる。したがって、１行のデ
ータのリードモデファイライトを実行するためには、ラ
イト動作からリード動作を実行するまでに待ち時間が存
在することになり、高速でデータの変更を行なうことが
できない。
【０９７７】一方、ＣＤＲＡＭの場合、ＤＲＡＭアレイ
から転送回路を介してＳＲＡＭアレイにデータを書込ん
だ後、ＳＲＡＭアレイからのデータの読出および転送回
路へのデータの書込を交互に実行することによりこのデ
ータの変更を行なうことができる。必要データがライト
データ転送書込回路へすべて書込まれる前に、コマンド
ＤＲＴに従ってリードデータ転送回路へデータを転送し
た後に必要データがすべてライトデータ転送回路に書込
まれ、次いでコマンドＤＷＴに従ってライトデータ転送
回路に書込まれたデータがＤＲＡＭアレイへ転送され
る。したがってＤＲＡＭアレイにおいては、１行におい
てページ境界が存在しない場合には高速でデータの書換
を実行することができる。
【０９７８】図２１６は、三角形領域のデータを書込む
際の動作を示すタイミングチャート図である。図２１６
（ａ）に示すように１６行１６列の領域において三角形
状にデータＤ１およびＤ２が配列されたビデオデータを
書込む動作を考える。このとき、図２１６（ｂ）に示す
ように、ＳＤＲＡＭおよびＤＲＡＭにおいては、各行に
対応して信号ＲＡＳおよびＣＡＳをトグルしてデータを
書込む必要がある。したがって各行ごとにＲＡＳプリチ
ャージ時間およびＲＡＳ−ＣＡＳ遅延時間が生じる。
【０９７９】一方、ＣＤＲＡＭの場合、図２１６（ｃ）
に示すように、コマンドＢＷに従ってデータ転送回路へ
データを書込み、それと並行してＤＲＡＭアレイの行選
択動作を実行することができるため、ＤＲＡＭアレイの
プリチャージ時間は生じるものの、ＳＤＲＡＭおよびＤ
ＲＡＭの場合よりもＲＡＳ−ＣＡＳ遅延時間の期間をな
くすことができ、より高速でデータの書込を実行するこ
とができる。
【０９８０】上述のように、本発明のＣＤＲＡＭを用い
れば、高速でデータを処理することのできる画像処理シ
ステムを実現することができる。
【０９８１】
【発明の効果】以上のように、この発明によれば、ＤＲ
ＡＭ部分とＳＲＡＭ部分との動作制御を独立に実行する
ように構成し、かつＳＲＡＭアレイとＤＲＡＭアレイと
の間のデータ転送を行なう双方向転送回路へ外部から直
接アクセスすることができるように構成したため、メモ
リシステムにおいてキャッシュメモリとしても、またグ
ラフィック処理用途のビデオメモリとしても利用するこ
とのできる高機能高速の半導体記憶装置を実現すること
ができる。
【０９８２】請求項１の発明に従えば、ＤＲＡＭアレイ
の活性化中、連続的に異なるＤＲＡＭ列ブロックを選択
できるように構成したため、ＤＲＡＭアレイにおいてセ
ンスアンプにより１行のデータ（１ページのデータ）を
ラッチし続けることができ、またこのＤＲＡＭ部分と独
立に駆動されるＳＲＡＭアレイとの間のデータ転送をＤ
ＲＡＭのページモードを利用して行なうことができ、高
速でデータ転送を行なうことができ、キャッシュミス時
においてアクセス時間を大幅に短縮することができる。
【０９８３】請求項２の発明に従えば、ＳＲＡＭアレイ
とＤＲＡＭアレイとの間のデータ転送を行なうためのデ
ータ転送回路を、一時的にデータを格納するラッチ回路
で構成したため、外部から直接このデータ転送回路へア
クセスしてデータの入出力を行なうことが可能となる。
それにより、ＳＲＡＭアレイに格納されたデータに悪影
響を及ぼすことなくＤＲＡＭアレイのデータの入出力を
行なうことが可能となり、キャッシュシステムのみなら
ずグラフィック処理用途においても効果的な半導体記憶
装置が得られる。
【０９８４】請求項３の発明に従えば、請求項２に示す
データ転送回路がＤＲＡＭアレイへデータを転送するた
めの書込用バッファ回路と、ＤＲＡＭアレイからのデー
タを受けるためのリードデータ転送バッファと別々に備
え、それぞれがラッチ回路で構成されるめ、ＤＲＡＭア
レイとＳＲＡＭアレイとの間のデータ転送を互いに並行
して実行することができ、高速でデータ転送を行なうこ
とが可能となる。
【０９８５】請求項４の発明に従えば、双方向データ転
送回路がＤＲＡＭアレイへデータを転送するための複数
のラッチを備えるライト転送回路を含むとともに、この
ライト転送回路の各ラッチに対しデータ転送に対しマス
クをかけるためのマスク回路を設けたため、ＤＲＡＭア
レイの必要なメモリセルデータのみを変更することがで
き、高速かつ容易にＤＲＡＭアレイの格納データを書換
えることが可能となる。
【０９８６】請求項５の発明に従えば、請求項２におけ
る双方向データ転送回路が、与えられたデータを一時的
に格納するためのテンポラリレジスタ手段と、このテン
ポラリレジスタ手段から与えられたデータを受けてＤＲ
ＡＭアレイへ転送するバッファ回路と、ＤＲＡＭアレイ
に対するデータ転送に対しマスクをそれぞれ各ビット独
立にかけることのできるマスクデータを格納するテンポ
ラリマスクレジスタ手段と、このテンポラリマスクレジ
スタ手段のマスクデータを、テンポラリデータレジスタ
からバッファレジスタへのデータ転送と同期して受け
て、バッファレジスタ手段からＤＲＡＭアレイへのデー
タ転送に対しマスクをかけるマスタマスクレジスタとを
備えており、このテンポラリマスクレジスタ手段のマス
クデータを外部からデータが与えられたかＳＲＡＭアレ
イからデータが与えられたかに応じて選択的に設定する
ように構成したため、ＤＲＡＭアレイへ転送されるべき
データのみを確実に高速で転送することができる。
【０９８７】請求項６に係る発明によれば、テンポラリ
マスクレジスタのマスクデータはＳＲＡＭアレイからデ
ータ転送を受けた場合にはすべてリセット状態とされ、
外部からデータが書込まれた場合にはこのデータ書込を
受けたテンポラリデータレジスタに対するマスクデータ
のみがテンポラリマスクレジスタにおいてリセットされ
る構成とされているため、容易かつ確実に必要なデータ
のみをＤＲＡＭアレイに転送することができる。
【０９８８】請求項７に係る発明に従えば、請求項５ま
たは６における半導体記憶装置において、テンポラリデ
ータレジスタおよびテンポラリマスクレジスタをそれぞ
れバッファレジスタ手段およびマスタマスクレジスタと
切離してデータ転送を行なう構成としているため、同一
のデータを繰返しＤＲＡＭのメモリセルブロックへ書込
むことができ、高速で「塗りつぶし」などの動作を行な
うことができ、グラフィック処理用途において効果的な
半導体記憶装置を得ることができる。
【０９８９】請求項８に係る発明においては、ＤＲＡＭ
アレイと、ＳＲＡＭアレイと、このＳＲＡＭアレイとＤ
ＲＡＭアレイとの間のデータ転送を行なうための双方向
データ転送回路とを設け、このＤＲＡＭアレイに関連す
る動作とＳＲＡＭアレイおよびデータ入出力に関連する
動作とを別々の制御回路により独立に実行するように構
成したため、ＤＲＡＭのページモードなどの高速モード
を利用してデータの入出力を行なうことが可能となると
ともに、バーストライトモードなどの連続的なデータの
書込をも高速で行なうことができる。
【０９９０】請求項９に係る発明によれば、半導体記憶
装置の選択／非選択を制御する信号とデータの入出力の
みを禁止する信号とを別々に設けたため、メモリシステ
ム構築時においてメモリの拡張およびバンク切換を高速
で実現することのできる半導体記憶装置を得ることがで
きる。
【０９９１】請求項１０に係る発明によれば、請求項９
に記載の半導体記憶装置において、データの入出力に対
する制御信号を２つ設け、この２つの入出力制御信号の
論理積結果により入出力回路の能動／不能動化を制御す
るように構成したため、バンクの切換を高速かつ容易に
実現することができる。この半導体記憶装置がＤＲＡＭ
部分とＳＲＡＭ部分両者を含む場合、ＳＲＡＭが構成す
るキャッシュのサイズを容易に変更することができる。
【０９９２】請求項１１の発明によれば、請求項２にお
ける半導体記憶装置において、双方向データ転送回路
が、ＤＲＡＭアレイからのデータを格納しかつ一時的に
ラッチするラッチ回路を含むリードデータ転送バッファ
と、ＳＲＡＭアレイまたはデータ入出力ピンから直接デ
ータを受取ることのできるライトデータ転送バッファと
を含んでおり、読出データをＤＲＡＭアレイからリード
データ転送用バッファ回路へ格納する前に、ライトデー
タ転送バッファへデータの書込を行なうことができ、高
速でデータの入出力を行なうことができるとともに、キ
ャッシュのライトスルー動作をも高速で実行することの
できる半導体記憶装置を実現することができる。
【０９９３】請求項１２に係る発明に従えば、ＤＲＡＭ
アレイにおいてＤＲＡＭセンスアンプのデータラッチ機
能を利用し、ライトスルーモード時においてデータ書込
時にＳＲＡＭアレイへデータを書込むことのないすなわ
ちキャッシュミス時のアロケートなしのデータの書込を
行なうことができ、バーストライトモードに従って高速
でデータの書込を行なうことが可能となる。またデータ
書込後即座に別のアドレスに対するヒット動作を実行す
ることができ、高速で動作するキャッシュ内蔵の半導体
記憶装置を得ることができる。
【０９９４】請求項１３に係る発明に従えば、ライトス
ルーモードで動作するキャッシュメモリの半導体記憶装
置においてＤＲＡＭセンスアンプのラッチデータを利用
して高速でアクセスすることができ、キャッシュミス時
においてもペナルティが小さな半導体記憶装置を得るこ
とができる。
【０９９５】請求項１４に係る発明に従えば、ライトバ
ックモードの半導体記憶装置において、ＤＲＡＭセンス
アンプのラッチデータを利用して、キャッシュミス時に
ＳＲＡＭアレイへデータを書込む必要がなく、高速でデ
ータの書込を行なうことができるとともにバーストライ
トモードに従ったデータの書込を行なうことが可能とな
る。
【０９９６】請求項１５に係る発明に従えばライトバッ
クモードのキャッシュメモリにおいてＤＲＡＭセンスア
ンプのラッチデータを利用してキャッシュミス時におい
てもキャッシュミスのペナルティの少ないキャッシュ内
蔵半導体記憶装置を得ることができる。
【０９９７】請求項１６に係る発明に従えば、ＤＲＡＭ
部を駆動する制御回路と、ＳＲＡＭ部分およびデータの
入出力を制御するための第２の制御回路とに対しそれぞ
れ独立にクロックの伝達／非伝達を実行するように構成
したためＤＲＡＭ部分へのクロックの転送をＳＲＡＭ部
分の動作中禁止することができ、ＤＲＡＭ部分の消費電
力を大幅に低減することが可能となり、低消費電力の半
導体記憶装置が得られる。
【０９９８】請求項１７に係る発明に従えば、半導体記
憶装置の入出力ピン配置、動作モードなどを指定するデ
ータを格納するコマンドレジスタに対するコマンドデー
タとして、ＤＲＡＭの列選択用アドレスの所定のビット
を利用する構成としたため、制御ピン端子を増加させる
ことなくコマンドデータを入力することができる。この
とき、ＤＲＡＭアレイへデータ転送回路からデータを書
込むモードの種類を識別するコマンドデータをその動作
モード指定サイクルと同時に与えることができ、容易か
つ高速で外部装置に対する負荷を増大させることなく所
望の動作モードを設定することができる。
【０９９９】請求項１８に係る発明に従えば、ＤＲＡＭ
アレイ選択用のアドレスをすべてコマンドデータとして
取込みこのコマンドデータの一部をテストモードのセッ
ト／リセットの指定およびＤＲＡＭアレイへのデータ転
送モードの種類の設定を行なうように構成しているた
め、メモリテスタを用いて容易にコマンドデータの設定
を行なうことができ、メモリテスト装置に対する負荷を
増大させることなく容易かつ正確に試験を行なうことの
できる半導体記憶装置を実現することができる。
【１０００】請求項１９に係る発明に従えば、請求項１
８に係る半導体記憶装置においてセットコマンドレジス
タモード指定時においてＤＲＡＭアレイのオートリフレ
ッシュが同時に実行されるため、モード判別に要する時
間が短くなり高速でアクセスすることのできる半導体記
憶装置が実現できる。
【１００１】請求項２０に係る発明に従えば、請求項１
８に係る半導体記憶装置において、コマンドデータ設定
モード時においては、コマンドレジスタにコマンドデー
タを格納する動作のみが実行され、ＤＲＡＭアレイへの
動作に何ら影響を及ぼさないため、ＤＲＡＭの動作中に
おいてもコマンドデータの変更を容易に行なうことがで
きる。
【１００２】請求項２１に従う発明によれば、電源投入
後ＤＲＡＭアレイへのデータ転送に対しマスクをかける
ためのマスクデータをそれぞれセット状態とするように
構成したため、確実にマスクデータをセット状態とする
ことができる。
【１００３】請求項２２に係る発明に従えば、請求項２
１に係る半導体記憶装置において、電源投入に応答して
周辺回路に対し所定回数マスタクロックを与えて初期設
定するように構成したため確実に内部回路の状態を所定
の初期状態に設定することが可能となる。
【１００４】請求項２３に係る発明に従えば、ＤＲＡＭ
アレイの動作とＤＲＡＭアレイと双方向データ転送回路
との間とデータ転送動作を制御する第１の制御部と、Ｓ
ＲＡＭアレイの動作とＳＲＡＭアレイの双方向データ転
送回路との間のデータ転送動作および双方向データ転送
回路またはＳＲＡＭアレイに対する外部からのアクセス
を制御する第２の制御部とを別々に設けかつ第１および
第２の制御部を独立に動作するように構成したため、高
速に動作する多機能の半導体記憶装置を実現することが
できる。
【１００５】請求項２４に係る発明に従えば、ワイヤー
ド信号線を駆動する第１のトランジスタ素子の不活性化
時に所定期間のみ第２のトランジスタ素子を駆動して第
１のノードを所定電位に駆動しているため、第１のトラ
ンジスタ素子がワイヤードＯＲ接続される構成であって
も、外部信号線を高速で所定電位レベルに駆動すること
ができ、簡易な回路構成で高速アクセスを実現すること
ができる。
【１００６】請求項２５に係る発明においては、外部ク
ロック信号に同期して所定の状態の外部信号が連続して
２回以上与えられたときに特定のテストモードに入るた
め、タイミング条件のみでテスト動作を実現することが
でき、容易かつ確実にテストモードを設定することがで
きる。
【１００７】請求項２６に係る発明によれば、外部クロ
ック信号に同期して所定回数連続して所定の状態の組合
せの外部信号が与えられたときに特定のテストモード状
態に入り、次いでこの所定の状態の組合せの外部信号が
与えられたときにテストモードを解除する構成としたた
めに、容易かつ確実にテストモードに入ることができる
とともに、この間任意の命令を記憶装置へ与えることが
でき、所望の動作モードで半導体記憶装置を動作させて
テストを行なうことができる。また、テスト解除もクロ
ック信号に同期して行なわれるため、タイミング条件に
より設定することができ、確実にテストモードをリセッ
トすることができる。
【１００８】請求項２７に係る発明に従えば、リフレッ
シュ制御端子がモード設定手段により入力端子または出
力端子に設定されるため、１つの記憶装置の制御の下に
複数の半導体記憶装置が同期してリフレッシュ動作を実
行することができ、通常動作時においてもセルフリフレ
ッシュモードを実行することが可能となる。
【１００９】請求項２８に係る発明においては、スリー
プモード指示信号に応答して、内蔵のセルフリフレッシ
ュタイマに従ってリフレッシュを実行するように構成し
たため、他の半導体記憶装置へリフレッシュ要求を送出
する必要もなく、信号線の充放電に伴う消費電流を低減
することができる。
【１０１０】請求項２９に係る発明に従えば、ＤＲＡＭ
アレイから第１のデータ転送手段へのデータ転送時にＳ
ＲＡＭアレイからＤＲＡＭアレイへデータを転送する第
２の転送手段において、この第２の転送手段内のラッチ
間でのデータ転送を選択的に実行するように構成したた
め、ページモードを用いてファーストコピーバックを実
行することができ、キャッシュのブロックサイズを大き
くすることができるとともに、ページモードとファース
トコピーバックモードとを両立させることができ、キャ
ッシュミスペナルティを少なくして高速アクセスを実現
することができる。
【１０１１】請求項３０に係る発明に従えば、ＳＲＡＭ
アレイからＤＲＡＭアレイへのデータ転送を行なうため
の転送回路に複数のラッチ手段を設け、ＤＲＡＭアレイ
から第１の転送手段へのデータ転送時に選択的にこの第
２の転送手段内でラッチ間での転送動作を実行するよう
に構成したため、キャッシュブロックサイズを大きくす
ることができ、キャッシュヒット率を改善することがで
きる。また、ＳＲＡＭアレイとＤＲＡＭアレイとのデー
タ転送をページモードに従って実行するとともに、キャ
ッシュミス時におけるファーストコピーバック動作をも
ページモードで実行することができ、高速でデータ転送
を行なうことができる。
【１０１２】請求項３１に係る発明に従えば、第２の転
送手段がＮ段のファースト・イン・ファースト・アウト
型記憶手段を備えているため、キャッシュのブロックサ
イズを大きくすることができる。
【１０１３】請求項３２に係る発明に従えば、ＣＤＲＡ
Ｍをレジスタ出力モードで動作させ、ＣＰＵとビデオ処
理装置とのアクセスをインタリーブしてＣＤＲＡＭへア
クセスするように構成したため、ＣＰＵのアクセスとビ
デオ表示装置のためのアクセスとが衝突することなく、
高速でＣＤＲＡＭへアクセスすることができ、高速で画
像データの処理を行なうことのできる画像処理システム
を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る半導体記憶装置
の全体の構成を示すブロック図である。
【図２】図１に示す半導体記憶装置の制御信号の状態と
そのときに行なわれる動作モードとの対応関係を一覧に
して示す図である。
【図３】図１に示す半導体記憶装置のＳＲＡＭパワーダ
ウンモードの動作を示す波形図である。
【図４】図１に示す半導体記憶装置のディセレクトＳＲ
ＡＭモードの動作を示す信号波形図である。
【図５】図１に示す半導体記憶装置におけるＳＲＡＭコ
ントロール部の構成を示す図である。
【図６】図１に示す半導体記憶装置における外部信号を
受けるバッファ回路の構成の一例を示す図である。
【図７】図１に示す半導体記憶装置のチップイネーブル
信号を受けるバッファ回路の構成を示す図である。
【図８】図１に示す半導体記憶装置のＳＲＡＭリードモ
ード動作を示す信号波形図である。
【図９】ＳＲＡＭリードモード動作時におけるデータの
流れを示す図である。
【図１０】ＳＲＡＭライトモード動作を示す信号波形図
である。
【図１１】ＳＲＡＭライトモード動作時におけるデータ
の流れを示す図である。
【図１２】バッファリードトランスファモード動作を示
す信号波形図である。
【図１３】バッファリードトランスファモード動作時に
おけるデータの流れを示す図である。
【図１４】バッファライトトランスファモード動作を示
す波形図である。
【図１５】バッファライトトランスファモード時におけ
るデータの流れを示す図である。
【図１６】バッファリードトランスファ／ＳＲＡＭリー
ドモード動作を示す信号波形図である。
【図１７】バッファリードトランスファおよびＳＲＡＭ
リードモード動作時におけるデータの流れを示す図であ
る。
【図１８】バッファライトトランスファおよびＳＲＡＭ
ライト動作モードを示す波形図である。
【図１９】バッファライトトランスファおよびＳＲＡＭ
ライト動作モード時におけるデータの流れを示す図であ
る。
【図２０】バッファリードモード動作を示す波形図であ
る。
【図２１】バッファリードモード動作時におけるデータ
の流れを示す図である。
【図２２】バッファライトモード動作を示す信号波形図
である。
【図２３】バッファライトモード動作時におけるデータ
の流れを示す図である。
【図２４】図１に示す半導体記憶装置のＤＲＡＭに関連
する動作とその動作を実現するための制御信号の状態を
一覧にして示す図である。
【図２５】ＤＲＡＭパワーダウンモード動作を示す波形
図である。
【図２６】ＤＲＡＭ ＮＯＰモードを示す信号波形図で
ある。
【図２７】ＤＲＡＭリードトランスファモード動作を示
す信号波形図である。
【図２８】ＤＲＡＭリードトランスファモード動作時に
おけるデータの流れを示す図である。
【図２９】ＤＲＡＭライトトランスファモード動作を示
す信号波形図である。
【図３０】ＤＲＡＭライトトランスファモード動作時に
おけるデータの流れを示す図である。
【図３１】図１に示す半導体記憶装置においてＤＲＡＭ
部分に関連する動作を制御するための構成を示す図であ
る。
【図３２】この発明の一実施例である半導体記憶装置の
チップレイアウトを示す図である。
【図３３】この発明の一実施例である半導体記憶装置の
ＳＲＡＭアレイ部の構成を示す図である。
【図３４】この発明の一実施例による半導体記憶装置の
ＤＲＡＭアレイ部の構成を示す図である。
【図３５】双方向データ転送回路の原理的構成を示す図
である。
【図３６】図１に示す半導体記憶装置におけるＤＲＡＭ
アレイからＳＲＡＭアレイへのデータ転送動作を原理的
に示す波形図である。
【図３７】この発明の一実施例である半導体記憶装置に
おけるＤＲＡＭアレイからＳＲＡＭアレイへのデータ転
送動作を模式的に示す図である。
【図３８】この発明の一実施例における半導体記憶装置
にけおるＳＲＡＭアレイからＤＲＡＭアレイへのデータ
転送動作を示す信号波形図である。
【図３９】この発明の一実施例である半導体記憶装置に
おけるＳＲＡＭアレイからＤＲＡＭアレイへのデータ転
送動作を模式的に示す図である。
【図４０】この発明の一実施例である半導体記憶装置に
おけるＩＯ部分の構成を示す図である。
【図４１】この発明の一実施例である半導体記憶装置に
おける双方向データ転送回路の具体的構成の一例を示す
図である。
【図４２】この発明の一実施例である半導体記憶装置に
おける動作シーケンスの一例を示す図である。
【図４３】図４２に示す動作波形図により表わされる動
作を模式的に示す図である。
【図４４】この発明の一実施例である半導体記憶装置の
他の動作シーケンスを示す図である。
【図４５】ＤＲＡＭアレイへデータを転送する転送ゲー
トに対してマスクをかけるマスク回路の構成の一例を示
す図である。
【図４６】図４５に示すセット信号およびリセット信号
を発生するための回路構成例を示す図である。
【図４７】図４５に示すマスク回路の動作を模式的に示
す図である。
【図４８】ＤＲＡＭオートリフレッシュモード動作を示
す波形図である。
【図４９】セットコマンドレジスタモード動作を示す波
形図である。
【図５０】図４９に示すセットコマンドレジスタモード
時において設定されるコマンドデータとそのときに設定
される内容とを一覧にして示す図である。
【図５１】図４５に示すマスク回路の動作を示す信号波
形図である。
【図５２】この発明の一実施例である半導体記憶装置に
おける電源投入時における動作を示す波形図である。
【図５３】この発明の一実施例である半導体記憶装置に
おけるセットコマンドレジスタモード動作に関連する部
分の構成を示す図である。
【図５４】この発明の一実施例である半導体記憶装置に
おけるセットコマンドレジスタモードに関連する部分の
他の構成例を示す図である。
【図５５】図５４に示す回路構成を利用する半導体記憶
装置の動作シーケンスの一例を示す図である。
【図５６】この発明の一実施例である半導体記憶装置に
おけるコマンドレジスタとアドレスバッファに対するア
ドレスおよびコマンドデータの分配する形態の一例を示
す図である。
【図５７】この発明の一実施例である半導体記憶装置に
おけるデータ入出力部の構成例を示す図である。
【図５８】図５７に示す入力回路および入力制御回路の
構成例を示す図である。
【図５９】図５７に示す出力回路の構成例を示す図であ
る。
【図６０】図５９に示すラッチ回路の具体的構成例を示
す図である。
【図６１】図５７に示す出力制御回路の構成例を示す図
である。
【図６２】ラッチ出力モード動作を示す波形図である。
【図６３】レジスタ出力モード動作を示す波形図であ
る。
【図６４】トランスペアレント出力モード動作を示す信
号波形図である。
【図６５】トランスペアレント出力モード時における出
力データの出力タイミングを示す図である。
【図６６】レジスタ出力モード時における出力データの
出力タイミングを示す図である。
【図６７】ラッチ出力モード時におけるデータ出力タイ
ミングを示す図である。
【図６８】この発明の一実施例である半導体記憶装置の
外部信号の要求条件を示す図である。
【図６９】この発明の一実施例である半導体記憶装置を
収納するパッケージの外観およびピン配置を示す図であ
る。
【図７０】この発明の他の実施例である半導体記憶装置
の全体の構成を示す図である。
【図７１】図７０に示すＫバッファおよびマスク回路の
構成を示す図である。
【図７２】図７０に示すＤＲＡＭコントロール回路およ
びＳＲＡＭコントロール回路の構成例を示す図である。
【図７３】図７０に示す半導体記憶装置のデータ入出力
部の構成を示す図である。
【図７４】この発明の他の実施例である半導体記憶装置
のデータ出力動作シーケンスの一例を示す図である。
【図７５】この発明の他の実施例である半導体記憶装置
のメモリシステムの構築例を示す図である。
【図７６】この発明の他の実施例である半導体記憶装置
に用いられるＤＱコントロールの利点を説明するための
図である。
【図７７】図７６に示すメモリシステムのキャッシュと
メインメモリとの対応関係を示す図である。
【図７８】この発明の他の実施例の半導体記憶装置を用
いてバンク構成のメモリシステムを構築した場合の構成
を示す図である。
【図７９】図７８に示すメモリシステムにおけるキャッ
シュメモリとメインメモリとの間の対応関係を示す図で
ある。
【図８０】この発明の他の実施例である半導体記憶装置
によるメモリシステムの他の構築例を示す図である。
【図８１】図８0 に示すメモリシステムにおけるキャッ
シュメインメモリとの間の対応関係を示す図である。
【図８２】図８０に示すメモリシステム構築時における
ＤＱコントロールを発生するための構成を示す図であ
る。
【図８３】この発明の他の実施例である半導体記憶装置
の機能的構成を示す図である。
【図８４】この発明の他の実施例である半導体記憶装置
における双方向データ転送回路の構成を示すブロック図
である。
【図８５】この発明の他の実施例である半導体記憶装置
のＳＲＡＭ部分に関連する制御信号の状態とそのときに
実現される動作との対応関係を一覧にして示す図であ
る。
【図８６】ＳＲＡＭリードモード動作時におけるデータ
の流れを示す図である。
【図８７】ＳＲＡＭライトモード動作時におけるデータ
の流れを示す図である。
【図８８】バッファリードトランスファモード動作時に
おけるデータの流れを示す図である。
【図８９】バッファライトトランスファモード動作時に
おけるデータの流れを示す図である。
【図９０】バッファリードトランスファおよびリードモ
ード動作時におけるデータのながれを示す図である。
【図９１】バッファライトトランスファおよびライトモ
ード動作時におけるデータの流れを示す図である。
【図９２】バッファリードモード動作時のデータの流れ
を示す図である。
【図９３】バッファライトモード動作時におけるデータ
の流れを示す図である。
【図９４】ＤＲＡＭアレイに関連する動作とその動作を
実現する制御信号との対応関係を一覧にして示す図であ
る。
【図９５】ＤＲＡＭリードトランスファモード動作時に
おけるデータの流れを示す図である。
【図９６】ＤＲＡＭライトトランスファモード指定時に
おける動作を示す波形図である。
【図９７】この発明の他の実施例である半導体記憶装置
を利用するデータ処理システムの構築例を示す図であ
る。
【図９８】ＤＲＡＭライトトランスファ１モード動作時
におけるデータの流れを示す図である。
【図９９】ＤＲＡＭライトトランスファ１／リードモー
ド動作時におけるデータの流れを示す図である。
【図１００】ＤＲＡＭリードトランスファモード動作を
示す波形図である。
【図１０１】ＤＲＡＭライトトランスファモード動作を
示す波形図である。
【図１０２】この発明の他の実施例である半導体記憶装
置における双方向データ転送回路の動作を制御するため
の制御信号を発生する回路構成例を示す図である。
【図１０３】この発明の他の実施例である半導体記憶装
置の動作シーケンスの例を示す図である。
【図１０４】図１０２に示すＤＷＴ１モード動作時にお
ける動作、およびＤＷＴ２モード動作時におけるデータ
の流れを模式的に示す図である。
【図１０５】図１０４に示すＤＷＴ２モードの効果を説
明するための図である。
【図１０６】半導体記憶装置の機能テスト時におけるテ
スタとの接続状態を示す図である。
【図１０７】この発明の他の実施例である半導体記憶装
置におけるセットコマンドレジスタサイクルにおける外
部制御信号の状態を示す図である。
【図１０８】図１０７に示すコマンドデータの構成を示
す図である。
【図１０９】図１０８に示すコマンドデータとそのとき
に指定される動作モードとの対応関係を一覧に示す図で
ある。
【図１１０】図１０８に示すコマンドデータに従って半
導体記憶装置内部動作を制御する回路系の構成を示す図
である。
【図１１１】この発明の他の実施例である半導体記憶装
置を利用するデータ処理システムの構成例を示す図であ
る。
【図１１２】この発明の他の実施例である半導体記憶装
置におけるライトバックモード動作時におけるアロケイ
トなしの条件下のデータ読出シーケンスを示すフロー図
である。
【図１１３】この発明の他の実施例である半導体記憶装
置におけるライトバックモードアロケイトなしの条件に
おけるデータ書込シーケンスを示すフロー図である。
【図１１４】この発明の他の実施例である半導体記憶装
置におけるライトバックモードアロケイトありの条件に
おけるデータ読出動作シーケンスを示すフロー図であ
る。
【図１１５】この発明の他の実施例である半導体記憶装
置におけるライトバックモードアロケイトありの条件に
おけるデータ書込動作シーケンスを示すフロー図であ
る。
【図１１６】この発明の他の実施例である半導体記憶装
置におけるライトスルーモードでのアロケイトありの条
件におけるデータ読出動作シーケンスを示すフロー図で
ある。
【図１１７】この発明の他の実施例である半導体記憶装
置におけるライトスルーモードアロケイトありの条件に
おけるデータ書込動作シーケンスを示すフロー図であ
る。
【図１１８】この発明の他の実施例である半導体記憶装
置におけるライトスルーモードアロケイトなしの条件に
おけるデータ読出動作シーケンスを示すフロー図であ
る。
【図１１９】この発明の他の実施例である半導体記憶装
置におけるライトスルーモードアロケイトなしの条件に
おけるデータ書込動作シーケンスを示すフロー図であ
る。
【図１２０】この発明の他の実施例である半導体記憶装
置における双方向データ転送回路の構成例を示す図であ
る。
【図１２１】この発明の他の実施例である半導体記憶装
置におけるバッファライトモード動作時におけるデータ
の流れを示す図である。
【図１２２】この発明の他の実施例である半導体記憶装
置におけるＤＲＡＭライトトランスファモード動作時に
おけるデータの流れを示す図である。
【図１２３】この発明の他の実施例である半導体記憶装
置におけるマスクレジスタのセットおよびリセット動作
を示す信号波形図である。
【図１２４】この発明の他の実施例である半導体記憶装
置におけるマスクレジスタのマスクデータのセット／リ
セット動作を示す信号波形図である。
【図１２５】この発明に従う半導体記憶装置において用
いられる双方向データ転送回路におけるライトデータ転
送バッファ回路の具体的構成を示す図である。
【図１２６】図１２５に示すライトデータ転送バッファ
回路の動作を示す信号波形図である。
【図１２７】この発明に従う半導体記憶装置において用
いられる双方向データ転送回路におけるリードデータ転
送バッファ回路の具体的構成を示す図である。
【図１２８】図１２７に示すリードデータ転送バッファ
回路の動作を示す信号波形図である。
【図１２９】図１２５および１２７に示すデータ転送バ
ッファ回路において利用される制御信号を発生するため
の構成を示す図である。
【図１３０】この発明の第３の実施例であるＣＤＲＡＭ
のチップ配置を示す図である。
【図１３１】この発明の第３の実施例であるＣＤＲＡＭ
の内部の機能的構成を示す図である。
【図１３２】図１３１に示すＣＤＲＡＭの外部制御信号
とそのときに指定されるコマンドを一覧にして示す図で
ある。
【図１３３】図１３１に示すＣＤＲＡＭの外部制御信号
とそのときに実行される動作を一覧にして示す図であ
る。
【図１３４】図１３１に示すＣＤＲＡＭのデータ読出時
の動作を示すタイミングチャート図である。
【図１３５】図１３１に示すＣＤＲＡＭのデータ読出動
作を示すタイミングチャート図である。
【図１３６】図１３１に示すＣＤＲＡＭのデータ読出時
の動作を示すタイミングチャート図である。
【図１３７】図１３１に示すＣＤＲＡＭのデータ読出動
作を示すタイミングチャート図である。
【図１３８】図１３１に示すＣＤＲＡＭのデータ読出動
作を示すタイミングチャート図である。
【図１３９】図１３１に示すＣＤＲＡＭのデータ読出動
作を示すタイミングチャート図である。
【図１４０】図１３１に示すＣＤＲＡＭのデータ読出動
作を示すタイミングチャート図である。
【図１４１】図１３１に示すＣＤＲＡＭのデータ読出動
作を示すタイミングチャート図である。
【図１４２】図１３１に示すＣＤＲＡＭのデータ読出動
作を示すタイミングチャート図である。
【図１４３】図１３１に示すＣＤＲＡＭのデータ書込動
作を示すタイミングチャート図である。
【図１４４】図１３１に示すＣＤＲＡＭのデータ書込動
作を示すタイミングチャート図である。
【図１４５】図１３１に示すＣＤＲＡＭのデータ書込動
作を示すタイミングチャート図である。
【図１４６】図１３１に示すＣＤＲＡＭのデータ書込動
作を示すタイミングチャート図である。
【図１４７】図１３１に示すＣＤＲＡＭの電源投入時の
動作シーケンスを示すタイミングチャート図である。
【図１４８】図１３１に示すＣＤＲＡＭのＣＰＵリセッ
ト時の動作を示すタイミングチャート図である。
【図１４９】図１３１に示すＣＤＲＡＭのスリープモー
ド時の動作を示すタイミングチャート図である。
【図１５０】図１３１に示すＣＤＲＡＭのスリープモー
ド解除時の動作を示すタイミングチャート図である。
【図１５１】図１３１に示すＣＤＲＡＭのコマンドレジ
スタリード／ライト動作を示すタイミングチャート図で
ある。
【図１５２】図１３１に示すＣＤＲＡＭの状態遷移を示
す図である。
【図１５３】図１３１に示すＣＤＲＡＭのコマンドレジ
スタリード／ライトを実行するための外部制御信号の真
理値表およびコマンドレジスタリード／ライト動作を示
す図である。
【図１５４】コマンドレジスタ００ｈの構成および機能
を示す図である。
【図１５５】コマンドレジスタ０１ｈの構成および機能
を示す図である。
【図１５６】コマンドレジスタ０２ｈ、０３ｈの構成お
よびその機能を示す図である。
【図１５７】コマンドレジスタ０４ｈ、０５ｈの構成お
よびその機能を示す図である。
【図１５８】コマンドレジスタ０６ｈ、０７ｈの構成お
よびその機能を示す図である。
【図１５９】コマンドレジスタ１０ｈ、１６ｈの構成お
よびその機能を示す図である。
【図１６０】コマンドレジスタ１７ｈおよび１Ｃｈの構
成およびその機能を示す図である。
【図１６１】図１３１に示すＣＤＲＡＭのリード／ライ
ト時のレイテンシを一覧にして示す図である。
【図１６２】図１３１に示すＣＤＲＡＭの入力信号の各
パラメータを示す図である。
【図１６３】図１３１に示すＣＤＲＡＭの出力信号の各
パラメータを示す図である。
【図１６４】ＣＤＲＡＭにより構成されるメモリシステ
ムの構成を示す図である。
【図１６５】図１６４に示すＣＤＲＡＭのデータ信号出
力部の構成および動作を概略的に示す図である。
【図１６６】この発明により改良された信号出力部の構
成を示す図である。
【図１６７】図１６６に示す信号出力部の動作を示す信
号波形図である。
【図１６８】図１６６に示す制御信号を発生するための
回路構成を示す図である。
【図１６９】図１６８に示す回路の変形例を示す図であ
る。
【図１７０】図１６９に示す回路の動作を示す信号波形
図である。
【図１７１】特殊モード設定時の動作を示すタイミング
チャート図である。
【図１７２】特殊モード設定時の動作を示すタイミング
チャート図である。
【図１７３】テストモード設定回路の構成を示す図であ
る。
【図１７４】テストモード設定回路の他の構成を示す図
である。
【図１７５】図１７３および図１７４に示すカウンタの
構成の一例を示す図である。
【図１７６】図１７５に示すカウンタの動作を示すタイ
ミングチャート図である。
【図１７７】この発明に従う同期セルフリフレッシュ機
能を備えるメモリシステムの構成を示す図である。
【図１７８】図１７７に示すＣＤＲＡＭのそれぞれのリ
フレッシュに関連する部分の構成を示す図である。
【図１７９】図１７８に示すマスタ部分の動作を示す信
号波形図である。
【図１８０】図１７８に示すスレーブ部分の動作を示す
信号波形図である。
【図１８１】図１７８に示すプリチャージ完了信号を発
生するための構成を示す図である。
【図１８２】図１８１に示す回路の動作を示す信号波形
図である。
【図１８３】図１８１に示す回路の変形例を示す図であ
る。
【図１８４】図１７８に示す第１のアービタの構成の一
例を示す図である。
【図１８５】図１７８に示す第２のアービタの構成の一
例を示す図である。
【図１８６】図１７８に示すＲＡＳバッファおよびリフ
レッシュ制御回路の構成の一例を示す図である。
【図１８７】リフレッシュ制御系の他の実施例の構成を
示す図である。
【図１８８】同期型セルフリフレッシュ機能を備えるメ
モリシステムの他の構成例を示す図である。
【図１８９】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作を例示する図である。
【図１９０】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第２ステップを示す図である。
【図１９１】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第３ステップを示す図である。
【図１９２】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第４ステップを示す図である。
【図１９３】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第５ステップを示す図である。
【図１９４】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第６ステップを示す図である。
【図１９５】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第７ステップを示す図である。
【図１９６】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第８ステップを示す図である。
【図１９７】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第９ステップを示す図である。
【図１９８】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第１０ステップを示す図である。
【図１９９】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第１１ステップを示す図である。
【図２００】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作の第１２ステップを示す図である。
【図２０１】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送シーケンスを示すタイミングチャート図であ
る。
【図２０２】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送シーケンスを示す図である。
【図２０３】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作シーケンスのタイミングチャート図であ
る。
【図２０４】ＤＲＡＭアレイとＳＲＡＭアレイとの間の
データ転送動作シーケンスを示すタイミングチャート図
である。
【図２０５】リード転送命令と外部制御信号との対応関
係の一例を示す図である。
【図２０６】ＳＲＡＭアレイからＤＲＡＭアレイへのデ
ータ転送回路の他の構成例を示す図である。
【図２０７】この発明によるＣＤＲＡＭを用いた画像処
理システムの構成の一例を示す図である。
【図２０８】図２０７に示す画像処理システムにおける
動作を概略的に示す図である。
【図２０９】図２０７に示す画像処理システムにおける
ＣＤＲＡＭのアクセスシーケンスを示すタイミングチャ
ート図である。
【図２１０】図２０７に示す画像処理システムにおける
ＣＤＲＡＭのアクセスシーケンスを示すタイミングチャ
ート図である。
【図２１１】ＣＤＲＡＭへのビデオデータの書込動作シ
ーケンスを示すタイミングチャート図である。
【図２１２】ＣＤＲＡＭおよびＤＲＡＭへのビデオデー
タの書込動作を示すタイミングチャート図である。
【図２１３】ビデオデータのＳＤＲＡＭおよびＣＤＲＡ
Ｍのデータ読出動作を示すタイミングチャート図であ
る。
【図２１４】ビデオデータのＳＤＲＡＭおよびＣＤＲＡ
Ｍのデータ書込動作を示すタイミングチャート図であ
る。
【図２１５】ビデオデータのＳＤＲＡＭおよびＣＤＲＡ
Ｍのリードモデファイライト動作を示すタイミングチャ
ート図である。
【図２１６】ビデオデータのＳＤＲＡＭ／ＤＲＡＭおよ
びＣＤＲＡＭへのデータ書込動作を示すタイミングチャ
ート図である。
【図２１７】従来のキャッシュ内蔵半導体記憶装置の全
体の構成を示す図である。
【図２１８】図２１７に示す半導体記憶装置の要部の構
成を示す図である。
【図２１９】従来のキャッシュ内蔵半導体記憶装置の動
作シーケンスを説明する波形図である。
【図２２０】従来のキャッシュ内蔵半導体記憶装置にお
けるデータの転送を模式的に示す図である。
【図２２１】キャッシュ内蔵半導体記憶装置を用いる表
示装置を含むデータ処理システムの構成例を示す図であ
る。
【符号の説明】 １００ キャッシュ内蔵半導体記憶装置（ＣＤＲＡＭ） １０２ ＤＲＡＭアレイ １０４ ＳＲＡＭアレイ １０６ 双方向データ転送回路 １０８ ＤＲＡＭアドレスバッファ １１０ ロウデコーダ １１２ コラムブロックデコーダ １１４ センスアンププラスＩＯコントロールブロック １１６ ＳＲＡＭアドレスバッファ １２２ センスアンププラスＩＯコントロールブロック １２０ コラムデコーダ １２３ 内部データバス １２４ Ｋバッファ １２６ マスク回路 １３２ ＳＲＡＭコントロール回路 １３４ Ｄｉｎバッファ １３６ マスクセット回路 １３８ メインアンプ回路 １４０ リードデータ転送バッファ １４２ テンポラリデータレジスタ １４４ ライトデータ転送バッファ １４６ マスクレジスタ ＧＩＯ グローバルＩＯ線対 ＳＢＬ ＳＲＡＭビット線対 ２３０ リードデータ転送バッファラッチ ２３２ ライトデータ転送バッファラッチ ２５０ ライトデータ転送バッファ回路 ２６１ マスクレジスタ ４００ ＳＣＲモード検出回路 ４０２ コマンドレジスタ ４０４ オートリフレッシュモード検出回路 ４０６ オートリフレッシュ制御回路 ４２０ 出力制御回路 ４２２ 出力回路 ４２３ 入力制御回路 ４２４ａ 入力回路 ４２４ｂ 入力回路 ９８１ 第１のラッチ ９８２ 第２のラッチ ９８３ メインアンプ １４２４ Ｋバッファタイミング発生回路 １４３２ ＳＲＡＭコントロール回路 １４３５ データ入出力回路 １４３４ Ｄｉｎバッファ １４３６ マスク回路 １４３８ メインアンプ回路 １６１０ リードデータ転送バッファ回路 １６１１ ＳＢＬドライブ回路 １６１２ 第１のＳＲＡＭセンスアンプ １６１４ 第２のＳＲＡＭセンスアンプ １６１６ コラムデコーダ １６１８ 書込ドライブ回路 １６２０ ライトデータ転送バッファおよびマスク回路 １６３４ Ｄｉｎバッファ １６３８ メインアンプ回路 ２１００ ライトデータ転送バッファ回路 ２１０２ 転送ゲート ２１０４ テンポラリデータレジスタ ２１０６ リードデータ転送バッファ回路 ２１１０ ライトトランスファ検出回路 ２１１２ コマンドレジスタ ２１１４ リードトランスファ検出回路 ２１１６ ゲート回路 ２１１８ ゲート回路 ２１２０ ゲート回路 ２６００ ＳＣＲモード検出回路 ２６０２ コマンドレジスタ ２６０４ テストモード検出回路 ２６０６ 選択ゲート ３０００ ＣＰＵ ３１００ キャッシュ制御回路 ３２００ ＣＤＲＡＭ ３３００ マルチプレクス回路 ３５２０ ライトデータ転送バッファ回路 ３５３０ マスク回路 ３５５０ 書込アンプ ４００２ テンポラリデータレジスタ ４００４ ライトデータ転送バッファ ４００６ テンポラリマスクデータレジスタ ４００８ マスタマスクレジスタ ３５４０ マスクゲート回路 ５０００ スレーブデータレジスタ ５００２ マスタデータレジスタ ７００１ ＤＲＡＭアレイ ７００２ ＳＲＡＭアレイ ７００３ 双方向データ転送回路 ７００４ アドレスバッファスクランブル回路 ７００６ ロウアドレスバッファ ７００８ ラッチ回路 ７０３０ コラムアドレスバッファ ７０３２ ラッチ回路 ７０３４ ラッチ回路（コラムデコーダ） ７０３６ タグメモリ ７０３８ キャッシュヒット検出回路 ７０２０ ページヒット検出回路 ７０３４ ラッチ回路 ７０２６ ＤＲＡＭ制御およびキャッシュ／リフレッシ
ュ制御部 ＣＲ００〜ＣＲＮ４ ＣＤＲＡＭ ８０００ リフレッシュ端子 ８０１０ マスタ回路 ８０１２ セルフリフレッシュタイマ ８０１４ 第１のアービタ ８０２０ スレーブ回路 ８０２２ 第２のアービタ ８０２４ オートリフレッシュ制御回路 ８０３０ ＲＡＳバッファ ９０１０ 外部信号線 ９０１１ａ，９０１１ｂ 外部信号線駆動トランジスタ ９０１２ａ，９０１２ｂ 外部信号線充電用負荷トラン
ジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/41 (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 行および列のマトリックス状に配列され
    た複数のダイナミック型メモリセルを備えるＤＲＡＭア
    レイと、 第１のアドレスに応答して前記ＤＲＡＭアレイにおける
    行を選択するための行選択手段と、第２のアドレスに応
    答して前記ＤＲＡＭアレイにおける複数の列からなる列
    ブロックをする列ブロック選択手段とを含み、外部から
    与えられる制御信号に応答して前記ＤＲＡＭアレイを駆
    動するための第１の制御手段を備え、前記列ブロック選
    択手段は前記行選択手段が活性状態にあり行を選択して
    いる期間の間繰返し異なる列ブロックを選択することが
    可能であり、 行および列のマトリックス状に配列された複数のスタテ
    ィック型メモリセルを備えるＳＲＡＭアレイと、 前記第１および第２のアドレスと独立に与えられる第３
    のアドレスに応答して、前記ＳＲＡＭアレイにおける複
    数のメモリセルのブロックを選択するメモリセル選択手
    段を含み、外部から与えられる第２の制御信号に応答し
    て前記第１の制御手段と独立に前記ＳＲＡＭアレイを駆
    動するための第２の制御手段と、 データ転送指示に応答して、前記ＤＲＡＭアレイにおけ
    る選択された列ブロックと前記ＳＲＡＭアレイにおける
    選択されたメモリセルブロックとの間でのブロック単位
    でのデータ転送を行なうためのデータ転送手段とを備え
    る、半導体記憶装置。
  2. 【請求項２】 行および列のマトリックス状に配列され
    た複数のダイナミック型メモリセルを備えるＤＲＡＭア
    レイと、 行および列のマトリックス状に配列された複数のスタテ
    ィック型メモリセルを備えるＳＲＡＭアレイと、 前記ＤＲＡＭアレイにおいて、複数のメモリセルを同時
    に選択するための第１の選択手段と、 前記ＳＲＡＭアレイにおいて複数のメモリセルを同時に
    選択するための第２の選択手段と、 与えられたデータを一時的に格納するための複数のラッ
    チ手段を含み、前記ＤＲＡＭアレイの選択された複数の
    メモリセルと前記ＳＲＡＭアレイにおける選択された複
    数のメモリセルとの間での同時データ転送を行なうため
    のデータ転送手段と、 与えられたアドレスに従って前記データ転送手段におけ
    るラッチ手段へ直接アクセスしてデータを入出力するた
    めのアクセス手段とを備える、半導体記憶装置。
  3. 【請求項３】 前記データ転送手段は、前記ＤＲＡＭア
    レイから転送されるデータを受けるための読出転送手段
    と、前記ＤＲＡＭアレイへデータを転送するための書込
    転送手段とを含み、前記読出転送手段および前記書込転
    送手段はともに、与えられたデータを一時的に格納する
    ための複数のラッチ手段を含む、請求項２記載の半導体
    記憶装置。
  4. 【請求項４】 前記データ転送手段は、与えられたデー
    タを一時的に格納するための複数のラッチ手段を含み、
    与えられたデータを前記ＤＲＡＭアレイへ転送するため
    の書込転送手段と、前記書込転送手段の前記ラッチ手段
    のそれぞれに対応して設けられて各ラッチ手段の前記Ｄ
    ＲＡＭアレイへのデータ転送に対しマスクをかけるため
    のマスク手段とを含む、請求項２記載の半導体記憶装
    置。
  5. 【請求項５】 前記データ転送手段は、 与えられたデータを一時的に格納するための複数のラッ
    チ手段と、 前記ラッチ手段からのデータを受けて前記ＤＲＡＭアレ
    イへ転送するためのバッファ手段と、 前記複数のラッチ手段それぞれに対応して設けられ、対
    応のラッチ手段が格納するデータの前記ＤＲＡＭアレイ
    に対する転送に対しマスクをかけるか否かを示すマスク
    データを格納するための一時マスクレジスタ手段と、 前記一時マスクレジスタ手段からのマスクデータを前記
    ラッチ手段から前記バッファ手段へのデータ転送と同期
    して受け、前記バッファ手段から前記ＤＲＡＭアレイへ
    のデータ転送に対しマスクをかけるためのマスタマスク
    レジスタ手段と、 前記ラッチ手段が前記ＳＲＡＭアレイからデータを受け
    たかまたは外部から与えられる書込データを受けたかを
    示す動作モード指示に応答して、前記一時マスクレジス
    タ手段のマスクデータを設定するための制御手段とを備
    える、請求項２記載の半導体記憶装置。
  6. 【請求項６】 前記制御手段は、前記動作モード指示が
    前記ＳＲＡＭアレイから前記データ転送手段へのデータ
    転送を示しているとき前記一時マスクレジスタ手段のマ
    スクデータをすべてリセット状態に設定する手段と、 前記動作モード指示が前記データ転送手段へ外部からの
    書込データが与えられることを示したとき、該外部書込
    データを受けるラッチ手段に対応するマスクデータのみ
    をリセット状態とする手段とを含む、請求項５記載の半
    導体記憶装置。
  7. 【請求項７】 前記制御手段はさらに、 同じデータが繰返し前記ＤＲＡＭアレイへ転送されるべ
    きことを示す動作モード指示に応答して、前記ラッチ手
    段と前記バッファ手段とを切離しかつ前記一時マスクレ
    ジスタ手段と前記マスタマスクレジスタ手段とを切離す
    手段を含む、請求項５または６に記載の半導体記憶装
    置。
  8. 【請求項８】 行および列のマトリックス状に配列され
    た複数のダイナミック型メモリセルを備えるＤＲＡＭア
    レイと、 行および列のマトリックス状に配列された複数のスタテ
    ィック型メモリセルを備えるＳＲＡＭアレイと、 前記ＤＲＡＭアレイから伝達されたデータを受けかつ一
    時的に格納するための読出転送手段を含み、前記ＤＲＡ
    Ｍアレイと前記ＳＲＡＭアレイとの間でのデータ転送を
    行なうためのデータ転送手段と、 前記ＤＲＡＭアレイにおけるメモリセルを選択し、該選
    択されたメモリセルのデータを前記読出転送手段へ伝達
    するための第１の制御手段と、 前記第１の制御手段と並列かつ独立に動作し、前記ＳＲ
    ＡＭアレイにおいてスタティック型メモリセルを選択
    し、該選択されたスタティック型メモリセルへデータを
    入出力するための第２の制御手段と、 前記第１の制御手段と独立に動作し、前記読出転送手段
    から前記ＳＲＡＭアレイへデータを転送するための第３
    の制御手段とを備える、半導体記憶装置。
  9. 【請求項９】 行および列のマトリックス状に配列され
    た複数のダイナミック型メモリセルを備えるＤＲＡＭア
    レイと、 行および列のマトリックス状に配列された複数のスタテ
    ィック型メモリセルを備えるＳＲＡＭアレイと、 前記ＤＲＡＭアレイと前記ＳＲＡＭアレイとの間での複
    数ビット単位でのデータ転送を行なうためのデータ転送
    手段と、 前記ＳＲＡＭアレイおよび前記データ転送手段の一方と
    外部データ入出力ノードとの間でデータ転送を行なうた
    めのデータ入出力回路手段と、 第１の制御信号に応答して、少なくとも前記ＤＲＡＭア
    レイ、前記ＳＲＡＭアレイ、前記データ転送手段および
    前記データ入出力回路手段を非選択のスタンバイ状態に
    設定するための第１の制御手段と、 第２の制御信号に応答して、前記データ入出力回路手段
    のみの能動化および不能動化を制御するための第２の制
    御手段とを備える、半導体記憶装置。
  10. 【請求項１０】 前記第２の制御信号は、第１形式の制
    御信号と第２形式の制御信号とを含み、前記第２の制御
    手段は前記第１形式の制御信号と前記第２形式の制御信
    号の論理積をとって前記データ入出力回路手段のみを制
    御するための制御信号を発生する手段を含む、請求項９
    記載の半導体記憶装置。
  11. 【請求項１１】 前記データ転送手段は、与えられたデ
    ータを一時的に格納するためのラッチ手段を含みかつ前
    記ＤＲＡＭアレイから伝達されたデータを受けるための
    リード転送手段と、 前記ＳＲＡＭアレイから伝達されるデータまたはデータ
    入出力回路から与えられるデータを直接受け、与えられ
    たデータを前記ＤＲＡＭアレイへ伝達するためのライト
    転送手段とを含む、請求項２記載の半導体記憶装置。
  12. 【請求項１２】 行および列のマトリックス状に配列さ
    れた複数のダイナミック型メモリセルを有するＤＲＡＭ
    アレイと、前記ＤＲＡＭアレイにおける選択された行の
    接続されるメモリセルのデータを検知し増幅しかつラッ
    チするセンスアンプ手段と、行および列のマトリックス
    状に配列された複数のスタティック型メモリセルを備え
    るＳＲＡＭアレイと、与えられたデータをラッチする手
    段を含み、前記ＤＲＡＭアレイからのデータを受けるた
    めのリード転送手段と、与えられたデータを一時的に格
    納するラッチ手段を含み、前記ＳＲＡＭアレイにおける
    選択されたメモリセルのデータまたは外部から与えられ
    るデータを直接受けるための書込転送手段とを含む半導
    体記憶装置の駆動方法であって、 ＤＲＡＭアレイにおいて行を選択し、該選択された行に
    接続されるメモリセルのデータを前記センスアンプ手段
    により検知し増幅しラッチするステップを含み、 さらにデータ読出動作時において、 外部装置が要求するデータが前記ＳＲＡＭアレイに格納
    されているか否かを判別するステップと、 前記判別の結果が要求されたデータが前記ＳＲＡＭアレ
    イ内に存在していることを示しているとき、与えられた
    アドレスに従って前記ＳＲＡＭアレイの対応のメモリセ
    ルを選択し、該選択されたメモリセルのデータを読出す
    ステップと、 前記判別の結果が要求されたデータが前記ＳＲＡＭアレ
    イ内に存在しないことを示しているとき、前記与えられ
    たアドレスが前記ＤＲＡＭアレイにおける選択行を指定
    しているか否かを判定するステップと、 前記判定結果が前記与えられたアドレスが前記ＤＲＡＭ
    アレイの前記選択された行を指定していることを示して
    いるとき、前記ＤＲＡＭアレイにおいて複数の列を選択
    し、該選択された複数の列のデータを前記リード転送手
    段へ転送し、次いで前記与えられたアドレスに従って前
    記ＳＲＡＭアレイにおいて対応のメモリセルを選択し、
    前記リード転送手段から前記ＳＲＡＭアレイにおいて選
    択されたメモリセルへデータを転送するとともにさらに
    前記与えられたアドレスが指定する前記ＳＲＡＭアレイ
    内におけるメモリセルに格納されるデータを読出すステ
    ップと、 前記判定結果が、前記与えられたアドレスが前記ＤＲＡ
    Ｍアレイにおける前記選択された行と異なる行を指定し
    ていることを示すとき、 前記ＤＲＡＭアレイおよび前記センスアンプ手段を初期
    化し、次いで、前記与えられたアドレスに従って前記Ｄ
    ＲＡＭアレイにおいて対応の行を選択するステップと、 前記ＤＲＡＭアレイにおいて対応の行を選択した後、前
    記与えられたアドレスに従ってさらに前記ＤＲＡＭアレ
    イにおいて複数の列を選択し、該選択された複数の列の
    データを前記リード転送手段を転送するステップと、 前記リード転送手段へのデータ転送と同時または並行し
    て、前記与えられたアドレスに従って前記ＳＲＡＭアレ
    イにおいてメモリセルを選択し、該選択されたメモリセ
    ルへ前記リード転送手段からデータを転送するととも
    に、さらに並行して前記ＳＲＡＭアレイ内のメモリセル
    を選択し、該選択されたメモリセルのデータを読出すス
    テップとを含み、 データ書込動作モード時において、 前記外部装置がアクセス要求するアドレスのメモリセル
    が前記ＳＲＡＭアレイ内に存在しているとき、 前記与えられたアドレスに従って前記ＳＲＡＭアレイの
    対応のメモリセルへデータを書込むとともに前記ライト
    転送手段へ前記書込まれるべきデータを書込むステップ
    と、 前記与えられたアドレスが前記ＤＲＡＭアレイにおいて
    前記選択された行を指定してるとき、前記ＤＲＡＭアレ
    イにおいて列を選択し、該選択された列と前記ライト転
    送手段との間でのデータ転送を行なうステップと、 前記与えられたアドレスが前記ＤＲＡＭアレイにおける
    選択された行と異なる行を指定しているとき、前記ＤＲ
    ＡＭアレイおよび前記センスアンプ手段を初期化し、次
    いで前記与えられたアドレスに従って前記ＤＲＡＭアレ
    イにおいて行および列を選択し、次いでこのＤＲＡＭア
    レイにおける選択された列と前記ライト転送手段との間
    でのデータ転送を行なうステップとを含み、 前記外部装置がアクセス要求するアドレスのメモリセル
    が前記ＳＲＡＭアレイに存在しないとき、 前記与えられたアドレスに従って前記ライト転送手段へ
    データを書込むステップと、 前記与えられたアドレスが前記ＤＲＡＭアレイにおける
    選択された行を指定しているとき、前記与えられたアド
    レスに従って前記ＤＲＡＭアレイにおける列を選択し、
    該選択された列へ前記ライト転送手段からデータを転送
    するステップと、 前記与えられたアドレスが前記ＤＲＡＭアレイにおける
    選択された行を示していないとき、前記ＤＲＡＭアレイ
    および前記センスアンプ手段を初期化した後、前記与え
    られたアドレスに従って前記ＤＲＡＭアレイにおける行
    および列を選択し、該選択された列へ前記ライト転送手
    段からデータを転送するステップとを備える、半導体記
    憶装置の駆動方法。
  13. 【請求項１３】 前記書込動作モード時において、前記
    与えられたアドレスが前記ＤＲＡＭアレイにおける選択
    行を示していないとき、次に与えられるアドレスと前記
    与えられたアドレスが前記ＤＲＡＭアレイにおける同じ
    行を示すとき、前記ライト転送手段から前記ＤＲＡＭア
    レイの選択された複数の列のブロックへのデータ転送を
    次の動作サイクルまで延期するステップをさらに含む、
    請求項１２記載の半導体記憶装置の駆動方法。
  14. 【請求項１４】 行および列のマトリックス状に配列さ
    れた複数のダイナミック型メモリセルを備えるＤＲＡＭ
    アレイと、前記ＤＲＡＭアレイにおいて選択された行に
    接続されるメモリセルのデータを検知し増幅しかつラッ
    チするセンスアンプ手段と、行および列のマトリックス
    状に配列された複数のスタティック型メモリセルを備え
    るＳＲＡＭアレイと、複数のラッチ手段を含み、前記Ｄ
    ＲＡＭアレイにおける複数の列のブロックへデータを転
    送するためのライト転送手段と、複数のラッチ手段を含
    み前記ＤＲＡＭアレイの選択された複数の列のブロック
    からのデータを受けるためのリード転送手段とを含む半
    導体記憶装置の駆動方法であって、 前記ＤＲＡＭアレイにおいて行を選択し、前記センスア
    ンプ手段により前記選択された行に接続されるメモリセ
    ルのデータを検知し増幅しかつラッチするステップを含
    み、 データ読出動作モード時において、 外部装置が要求するデータが前記ＳＲＡＭアレイに存在
    しないとき、 与えられたアドレスに従って前記ＳＲＡＭアレイの複数
    のメモリセルを選択し、該選択されたメモリセルのデー
    タを前記ライト転送手段へ転送しそこに格納するステッ
    プと、 前記与えられたアドレスが前記ＤＲＡＭアレイにおいて
    選択された行を示すとき、 前記ＤＲＡＭアレイにおける選択行からさらに前記与え
    られたアドレスに従って複数の列のブロックを選択し、
    該選択された複数の列のブロックのデータを前記リード
    転送手段へ転送するステップと、 前記リード転送手段に転送されたデータをさらに、前記
    与えられたアドレスにより前記ＳＲＡＭアレイにおいて
    複数のメモリセルを選択し、該選択されたメモリセルへ
    転送するステップと、 前記与えられたアドレスによりさらに前記リード転送手
    段に転送されたデータから対応のデータを選択し読出す
    ステップとを含み、 前記与えられたアドレスが前記ＤＲＡＭアレイにおいて
    前記選択された行以外の行を指定するとき、 前記ＤＲＡＭアレイおよび前記センスアンプ手段を初期
    化した後前記与えられたアドレスに従って前記ＤＲＡＭ
    アレイにおける行および複数の列のブロックを選択し該
    選択された列のブロックのデータを前記リード転送手段
    へ転送するステップと、 前記与えられたアドレスに従って前記ＳＲＡＭアレイの
    複数のメモリセルを選択し、該選択されたメモリセルへ
    前記リード転送手段からデータを転送するとともに前記
    与えられたアドレスに従ってさらに前記リード転送手段
    に転送されたデータを選択して読出すステップとを含
    み、 さらに前記ＳＲＡＭアレイへのデータの転送およびデー
    タの読出しの後、同じアドレスが指定する前記ＳＲＡＭ
    アレイのデータと前記ＤＲＡＭアレイのデータとが異な
    ることを示すダーティビットのオン状態に従って、前記
    与えられたアドレスが指定する前記ＳＲＡＭアレイ内の
    メモリセルに対するアドレスに従って前記ＤＲＡＭアレ
    イにおいて行および複数の列を選択し、該選択された複
    数の列のブロックへ前記ライト転送手段からデータを転
    送するステップと、 前記ダーティビットがオフ状態のとき次のアクセスを待
    つステップとを備え、 データ書込動作時において、 与えられたアドレスに従って前記与えられたアドレスが
    指定するメモリセルが前記ＳＲＡＭアレイに存在すると
    き、 該与えられたアドレスに従って前記ＳＲＡＭアレイへア
    クセスし対応するスタティック型メモリセルへデータを
    書込むステップと、 前記ダーティビットをオン状態に設定するステップとを
    含み、 前記外部装置から与えられたアドレスが指定するメモリ
    セルが前記ＳＲＡＭアレイ内に存在しないとき、 前記与えられたアドレスに従って前記ライト転送手段へ
    データを書込むステップと、 前記与えられたアドレスが前記ＤＲＡＭアレイにおける
    前記選択された行を指定しているとき、前記与えられた
    アドレスに従って前記選択された行から列を選択し、該
    選択された列へ前記ライト転送手段からデータを転送す
    るステップと、 前記与えられたアドレスが前記ＤＲＡＭアレイにおける
    前記選択された行と異なる行を指定するとき、前記ＤＲ
    ＡＭアレイおよび前記センスアンプ手段を初期化し、前
    記与えられたアドレスに従って前記ＤＲＡＭアレイにお
    ける行および列を選択するステップと、 前記選択された列へ前記ライト転送手段からデータを転
    送するステップとを含む、半導体記憶装置の駆動方法。
  15. 【請求項１５】 前記書込動作モード時において、前記
    ライト転送手段への外部書込データの書込みの後、次の
    サイクルで与えられるアドレスが前記選択された行と同
    一行を指定するとき前記ライト転送手段から前記ＤＲＡ
    Ｍアレイへのデータ転送を次のサイクルまで延期するス
    テップをさらに備える、請求項１４記載の半導体記憶装
    置の駆動方法。
  16. 【請求項１６】 外部からパルス系列で与えられるクロ
    ック信号に同期して外部から与えられる制御信号を取込
    み内部制御信号を発生する半導体記憶装置であって、 行および列のマトリックス状に配列された複数のダイナ
    ミック型メモリセルを備えるＤＲＡＭアレイと、 前記クロック信号に応答して第１の外部制御信号を取込
    み前記ＤＲＡＭアレイを駆動するための制御信号を発生
    する第１の制御手段と、 行および列のマトリックス状に配列された複数のスタテ
    ィック型メモリセルを備えるＳＲＡＭアレイと、 装置外部とデータの入出力を行なうための入出力回路手
    段と、 前記入出力回路手段とデータの授受を行ない、かつ前記
    ＤＲＡＭアレイの選択されたメモリセルと前記ＳＲＡＭ
    アレイの選択されたメモリセルとの間でのデータ転送を
    行なうためのデータ転送手段と、 外部から与えられる第２の制御信号を前記クロック信号
    に応答して取込み前記ＳＲＡＭアレイおよび前記データ
    転送手段の少なくとも一方を駆動するための制御信号を
    発生するための第２の制御手段と、 第１のクロックマスク信号に応答して、前記クロック信
    号の前記第１の制御手段への転送を禁止するための第１
    のクロックゲート手段と、 第２のクロックマスク信号に応答して、前記クロック信
    号の前記第２の制御手段への転送を禁止するための第２
    のクロックゲート手段とを備える、半導体記憶装置。
  17. 【請求項１７】 パルス状に与えられるクロック信号に
    同期して外部信号を取込む半導体記憶装置であって、 行および列のマトリックス状に配列される複数のダイナ
    ミック型メモリセルを備えるＤＲＡＭアレイと、 行および列のマトリックス状に配列される複数のスタテ
    ィック型メモリセルを含むＳＲＡＭアレイと、 少なくとも前記ＤＲＡＭアレイの選択されたメモリセル
    と前記ＳＲＡＭアレイの選択されたメモリセルとの間で
    のデータ転送を行なうためのデータ転送手段と、 前記半導体記憶装置の特殊動作モードおよび前記半導体
    記憶装置のデータ入力および出力ピンの配置を設定する
    ためのコマンドデータを格納するためのコマンドレジス
    タ手段と、 前記クロック信号に応答して、前記ＤＲＡＭアレイの列
    選択用アドレスのうち所定数のビットをコマンドデータ
    として前記コマンドレジスタ手段に格納するための手段
    とを備える、半導体記憶装置。
  18. 【請求項１８】 パルス状に与えられるクロック信号に
    同期して外部信号を取込む半導体記憶装置であって、 行および列のマトリックス状に配列された複数のダイナ
    ミック型メモリセルを含むＤＲＡＭアレイと、 行および列のマトリックス状に配列された複数のスタテ
    ィック型メモリセルを含むＳＲＡＭアレイと、 前記ＤＲＡＭアレイの選択されたメモリセルと前記ＳＲ
    ＡＭアレイの選択されたメモリセルとの間でのデータ転
    送を少なくとも行なうためのデータ転送手段と、 前記半導体記憶装置の少なくとも特殊動作モードを指定
    するコマンドデータを格納するためのコマンドレジスタ
    手段と、 前記クロック信号に同期して与えられる外部制御信号の
    状態の組合せに応答して、前記ＤＲＡＭアレイの行およ
    び列選択用アドレス入力ノードへ与えられる信号をすべ
    てコマンドデータとして取込みかつその一部を前記デー
    タ転送手段における前記ＤＲＡＭアレイへのデータ転送
    モードの形式を指定するデータとしかつ前記半導体記憶
    装置のテストモードを指定するデータとして取込み前記
    コマンドレジスタ手段に格納する手段とを備える、半導
    体記憶装置。
  19. 【請求項１９】 前記テストモードが指定されたとき、
    前記ＤＲＡＭアレイのオートリフレッシュを実行する手
    段をさらに含む、請求項１８記載の半導体記憶装置。
  20. 【請求項２０】 前記外部制御信号の状態の組合せに応
    答して、前記コマンドレジスタ手段への前記コマンドデ
    ータのセットのみを実行する手段を含む、請求項１８記
    載の半導体記憶装置。
  21. 【請求項２１】 行および列のマトリックス状に配列さ
    れる複数のダイナミック型メモリセルを備えるＤＲＡＭ
    アレイと、 行および列のマトリックス状に配列された複数のスタテ
    ィック型メモリセルを備えるＳＲＡＭアレイと、 与えられたデータを一時的に格納しかつ該格納したデー
    タを前記ＤＲＡＭアレイの選択されたメモリセルへ伝達
    するためのライト転送手段と、 前記ライト転送手段の前記ＤＲＡＭアレイの選択された
    メモリセルへのデータ転送に対しマスクをかけるための
    マスクデータを格納するためのマスクデータレジスタ手
    段と、 電源投入に応答して、前記マスクデータレジスタ手段の
    マスクデータをすべてデータ転送に対しマスクをかける
    セット状態に設定するための制御手段とを備える、半導
    体記憶装置。
  22. 【請求項２２】 前記電源投入に応答して周辺回路のリ
    セット動作を所定回数繰返しかつ次いで前記制御手段を
    活性化するための手段をさらに備える、請求項２１記載
    の半導体記憶装置。
  23. 【請求項２３】 行および列のマトリックス状に配列さ
    れた複数のダイナミック型メモリセルを備えるＤＲＡＭ
    アレイと、 行および列のマトリックス状に配列される複数のスタテ
    ィック型メモリセルを備えるＳＲＡＭアレイと、 前記ＤＲＡＭアレイの選択されたメモリセルと前記ＳＲ
    ＡＭアレイの選択されたメモリセルとの間でのデータ転
    送を行なうためのデータ転送手段と、 第１のアドレスと第１の制御信号とに応答して、前記Ｄ
    ＲＡＭアレイの動作と前記ＤＲＡＭアレイと前記データ
    転送手段との間のデータ転送動作を制御するための第１
    の制御手段と、 前記第１の制御手段と別に設けられかつ互いに独立動作
    し、前記第１のアドレスと独立に与えられる第２のアド
    レスと第２の制御信号とに応答して、前記ＳＲＡＭアレ
    イの駆動、前記ＳＲＡＭアレイと前記データ転送手段と
    の間のデータ転送動作および前記データ転送手段と装置
    外部との間でのデータの入出力動作を制御するための第
    ２の制御手段とを備える、半導体記憶装置。
  24. 【請求項２４】 クロック信号に同期して動作する同期
    型半導体記憶装置であって、 第１のノードを第１のレベルの電位に駆動するための第
    １のトランジスタ素子、および前記第１のトランジスタ
    素子の不活性化に応答して、前記第１のノードを所定期
    間の間のみ第２のレベルの電位に駆動するための第２の
    トランジスタ素子を備える、同期型半導体記憶装置。
  25. 【請求項２５】 クロック信号に同期して外部信号を取
    込みかつ所定のテストモード動作が可能な同期型半導体
    記憶装置であって、 前記クロック信号に同期して、所定の状態の外部信号が
    ２以上の所定回数連続して与えられたことを検出する検
    出手段、および前記検出手段からの検出信号に応答し
    て、前記所定のテストモードを設定するテストモード設
    定手段を備える、同期型半導体記憶装置。
  26. 【請求項２６】 クロック信号に同期して複数の外部信
    号を取込みかつ所定のテストモード動作が可能な同期型
    半導体記憶装置であって、 前記クロック信号に同期して、前記複数の外部信号の所
    定の状態の組合せが２以上の所定回数連続して与えられ
    たことを検出する検出手段、 前記検出手段からの検出信号に応答して、所定のアドレ
    ス信号ビットを取込み、前記テストモードを設定し、そ
    れにより前記同期型半導体記憶装置を前記テストモード
    動作可能状態とするためのテストモード設定手段、およ
    び前記検出手段の検出の後、前記複数の外部信号の所定
    の状態の組合せが与えられたとき、前記テストモード設
    定手段をリセットするリセット手段を備える、同期型半
    導体記憶装置。
  27. 【請求項２７】 信号端子、 所定の時間間隔でリフレッシュ要求を発生するためのタ
    イマ手段、 モード設定信号に応答して、前記タイマ手段からのリフ
    レッシュ要求の前記信号端子への伝達を禁止または可能
    のいずれかに設定するモード設定手段、 前記信号端子に結合され、前記信号端子へ与えられるリ
    フレッシュ要求に応答してリフレッシュを実行する手段
    を備える、同期型半導体記憶装置。
  28. 【請求項２８】 スリープモード指示信号に応答して、
    前記タイマ手段からのリフレッシュ要求の前記信号端子
    への伝達を禁止する手段、および前記スリープモード指
    示信号に応答して、前記タイマ手段からのリフレッシュ
    要求を前記リフレッシュ実行手段へ伝達する手段をさら
    に備える、請求項２７記載の同期型半導体記憶装置。
  29. 【請求項２９】 複数のダイナミック型メモリセルを含
    むＤＲＡＭアレイ、 複数のスタティック型メモリセルを含むＳＲＡＭアレ
    イ、 少なくとも２段の直列に接続されたラッチ手段を含み、
    前記ＤＲＡＭアレイから前記ＳＲＡＭアレイへのデータ
    転送を行なうための第１の転送手段、 少なくとも２段の直列に接続されたラッチ手段を含み、
    前記ＳＲＡＭアレイから前記ＤＲＡＭアレイへのデータ
    転送を行なうための第２の転送手段、 第１の転送指示に応答して、前記ＤＲＡＭアレイから前
    記第１の転送手段へのデータ転送を行ないかつ前記第２
    の転送手段のラッチ手段間でのデータ転送を行なうため
    の第１の転送制御手段、および第２の転送指示に応答し
    て、前記ＤＲＡＭアレイから前記第１の転送手段へのデ
    ータ転送を行ないかつ前記第２の転送手段のラッチ間の
    データの転送を禁止する第２の転送制御手段を備える、
    半導体記憶装置。
  30. 【請求項３０】 複数のダイナミック型メモリセルを含
    むＤＲＡＭアレイと、 複数のスタティック型メモリセルを含むＳＲＡＭアレ
    イ、 少なくとも２段の直列に接続されたラッチ手段を含み、
    前記ＤＲＡＭアレイから前記ＳＲＡＭアレイへのデータ
    転送を行なうための第１の転送手段、 少なくとも２段の直列に接続されたラッチ手段を含み、
    前記ＳＲＡＭアレイから前記ＤＲＡＭアレイへのデータ
    転送を行なうための第２の転送手段、 第１の転送指示に応答して、前記ＳＲＡＭアレイから前
    記第２の転送手段の１つのラッチ手段へのみデータ転送
    を行なうための第１の転送制御手段、および第２の転送
    指示に応答して、前記ＳＲＡＭアレイから前記第２の転
    送手段の複数のラッチ手段へデータを転送するための第
    ２の転送制御手段を備える、半導体記憶装置。
  31. 【請求項３１】 前記第２の転送手段は、Ｎ段のファー
    スト・イン・ファースト・アウト型記憶手段を備え、こ
    こでＮは２以上の自然数である、請求項２９または３０
    に記載の半導体記憶装置。
  32. 【請求項３２】 第１のクロック信号に応答してアクセ
    ス要求を発生するデータ処理装置と、 第２のクロック信号に同期してアドレス信号が与えられ
    て該アドレス指定されたメモリセルデータを次のクロッ
    クサイクルで出力するレジスタ出力モードで動作するク
    ロック同期型半導体記憶装置と、 画像表示のためのビデオ処理装置と、 前記データ処理装置と前記ビデオ処理装置とを交互に前
    記クロック同期型半導体記憶装置へアクセスさせるため
    のアクセス制御手段とを備える、画像処理システム。
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