KR960006482B1 - 공통칩위에형성된다이나믹메모리와스태틱메모리를포함하는반도체메모리장치와그의동작방법 - Google Patents

Abstract

내용 없음

Description

공동 칩위에 형성된 다이나믹 메모리와 스태틱 메모리를 포함하는 반도체 메모리장치와 그의 동작 방법

제 1 도는 본 발명의 제 1 의 실시예에 따른 반도체 메모리장치의 전체 구성을 표시한 블록도.

제 2 도는 반도체 메모리장치의 제어신호의 상태와 그때에 실행되는 동작모드와의 대응 관계를 보여주는 표.

제 3 도는 제 1 도에 표시한 반도체 메모리장치의 에스램의 파워다운모드의 동작을 표시하는 파형도.

제 4 도는 제 1 도에 표시한 반도체 메모리장치의 비선택 에스램모드의 동작을 표시하는 파형도.

제 5 도는 제 1 도에 표시한 반도체 메모리장치에 있어서 에스램 제어부의 구성을 표시한 도면.

제 6 도는 제 1 도에 표시한 반도체 메모리장치에서 외부신호를 수신하는 버퍼회로의 구성의 일례를 표시하는 도면.

제 7 도는 제 1 도에 표시한 반도체 메모리장치의 칩 인에이블신호를 수신하는 버퍼회로의 구성을 표시하는 도면.

제 8 도는 제 1 도에 표시한 반도체 메모리장치의 에스램 읽기모드 동작을 표시하는 신호 파형.

제 9 도는 에스램 읽기모드 동작의 데이터 흐름을 표시하는 도면.

제 10 도는 에스램 쓰기모드 동작을 표시하는 신호 파형도.

제 11 도는 에스램 쓰기모드 동작시에 데이터의 흐름을 표시하는 도면.

제 12 도는 버퍼 읽기 전송모드 동작을 표시하는 신호 파형.

제 13 도는 버퍼 읽기 전송모드 동작시에 데이터의 흐름을 표시하는 도면.

제 14 도는 버퍼 쓰기 전송모드 동작을 표시하는 파형도.

제 15 도는 버퍼 쓰기 전송모드 동작시에 데이터의 흐름을 표시하는 도면.

제 16 도는 버퍼 읽기 전송/에스램 읽기모드 동작을 표시하는 신호 파형도.

제 17 도는 버퍼 읽기 전송 및 에스램 읽기모드 동작시에 데이터의 흐름을 표시하는 도면.

제 18 도는 버퍼 쓰기 전송 및 에스램 쓰기모드 동작을 표시하는 신호 파형도.

제 19 도는 버퍼 쓰기 및 에스램 쓰기모드 동작시에 있어서 데이터의 흐름을 표시하는 도면.

제 20 도는 버퍼 읽기모드 동작을 표시하는 신호 파형도.

제 21 도는 버퍼 읽기모드 동작시에 있어서 데이터의 흐름을 표시하는 도면.

제 22 도는 버퍼 쓰기모드 동작을 표시하는 신호 파형도.

제 23 도는 버퍼 쓰기모드 동작시에 있어서 데이터의 흐름을 표시하는 도면.

제 24 도는 제 1 도에 표시한 반도체 메모리장치의 디램(DRAM)에 관련한 동작과 그 동작을 실현하기 위한 제어신호의 상태를 도표로 표시한 도면.

제 25 도는 디램의 파워다운모드 동작을 표시한 파형도.

제 26 도는 디램의 NOP 모드를 표시한 신호 파형도.

제 27 도는 디램의 읽기 전송모드 동작을 표시하는 신호 파형도.

제 28 도는 디램의 읽기 전송모드 동작시에 있어서 데이터의 흐름을 표시하는 도면.

제 29 도는 디램의 쓰기 전송모드 동작을 표시하는 신호 파형도.

제 30 도는 디램의 쓰기 전송모드 동작시에 있어서 데이터의 흐름을 표시하는 도면.

제 31 도는 제 1 도에 표시한 반도체 메모리장치에 있어서 디램부에 관련한 동작을 제어하기 위한 구성을 표시한 도면.

제 32 도는 이 발명의 일실시예인 반도체 메모리장치의 칩 배치를 표시한 도면.

제 33 도는 이 발명의 일실시예인 반도체 메모리장치의 에스램 어레이부의 구성을 표시한 도면.

제 34 도는 이 발명의 일실시예인 반도체 메모리장치의 디램 어레이부의 구성을 표시한 도면.

제 35 도는 양방향 데이터 전송회로의 기본 구성을 표시한 도면.

제 36 도는 제 1 도에 표시한 반도체 메모리장치에 있어서 디램 어레이로부터 에스램 어레이로의 데이터 전송 동작의 원리를 보여주는 파형도.

제 37a-37d 도는 이 발명의 일실시예인 반도체 메모리장치에 있어서 디램 어레이로부터 에스램 어레이로 향하는 데이터 전송 동작을 표시한 도면.

제 38 도는 이 발명의 일실시예인 반도체 메모리장치에 있어서 에스램 어레이로부터 디램 어레이로의 데이터 전송 동작을 표시한 신호 파형도.

제 39a-39d 도는 이 발명의 일실시예인 반도체 메모리장치에 있어서 에스램 어레이로부터 디램 어레이로 향하는 데이터 전송 동작을 표시한 도면.

제 40 도는 이 발명의 일실시예인 반도체 메모리장치에 있어서 입출력(IO)부분의 구성을 표시한 도면.

제 41 도는 이 발명의 일실시예인 반도체 메모리장치에 있어서 양방향 데이터 전송회로의 구체적인 구성의 일례를 표시한 도면.

제 42 도는 이 발명의 일실시예인 반도체 메모리장치에 있어서 동작순서의 일례를 표시한 도면.

제 43a-43b 도는 제 42 도의 파형에 따른 동작을 표시한 도면.

제 44 도는 이 발명의 일실시예인 반도체 메모리장치의 다른 동작순서를 표시한 도면.

제 45 도는 디램 어레이에 데이터를 전송하는 전송게이트에 대해서 마스크하는 마스크회로의 구성의 일례를 표시하는 도면.

제 46 도는 제 45 도에 표시한 세트 및 리세트신호를 발생하기 위한 회로구성의 예를 표시한 도면.

제 47 도는 제 45 도에 표시한 마스크회로의 동작을 표시한 도면.

제 48 도는 디램 자동 리플래쉬모드 동작을 표시한 파형의 도면.

제 49 도는 세트 명령 레지스터모드 동작을 표시한 파형의 도면.

제 50 도는 제 49 도에 표시한 세트 명령 레지스터모드에서 설정된 명령 데이터와 그때에 설정된 내용을 표로 나타낸 도면.

제 51 도는 제 45 도에 표시한 마스크회로의 동작을 표시한 신호 파형도.

제 52 도는 이 발명의 일실시예인 반도체 메모리장치에 있어서 파워온일때의 동작을 표시한 파형도.

제 53 도는 이 발명의 일실시예인 반도제 메모리장치에 있어서 세트 명령 레지스터모드 동작에 관련된 부분의 구성을 표시한 도면.

제 54 도는 이 발명의 일실시예인 반도체 메모리장치에 있어서 세트 명령 레지스터모드에 관련된 다른 부분의 구성예를 표시한 도면.

제 55 도는 제 54 도에 표시한 회로구성을 이용하는 반도체 메모리장치의 동작 순서의 일례를 표시한 도면.

제 56 도는 이 발명의 일실시예인 반도체 메모리장치에 있어서 명령 레지스터와 어드레스 버퍼에 대한 어드레스 및 명령 데이터를 분배하는 형태의 일례를 표시한 도면.

제 57 도는 이 발명의 일실시예인 반도체 메모리장치에 있어서 데이터 입출력부의 구성예를 표시한 도면.

제 58 도는 제 57 도에 표시한 입력회로 및 입력 제어회로의 구성예를 표시한 도면.

제 59 도는 제 57 도에 표시한 출력회로의 구성예를 표시한 도면.

제 60 도는 제 59 도에 표시한 래치회로의 구체적 구성예를 표시한 도면.

제 61 도는 제 57 도에 표시한 출력 제어회로의 구성예를 표시한 도면.

제 62 도는 래치된 출력모드 동작을 표시한 파형의 도면.

제 63 도는 레지스터 출력모드 동작을 표시한 파형의 도면.

제 64a-64b 도는 트랜스패런트 출력모드 동작을 표시한 신호 파형의 도면.

제 65a-65b 도는 트랜스패런트 출력모드에 있어서 출력 데이터의 출력 타이밍을 표시한 도면.

제 66a-66b 도는 레지스터 출력모드시에 있어서 출력 데이터의 출력 타이밍을 표시한 도면.

제 67a-67b 도는 래치된 출력모드에 있어서 데이터 출력 타이밍을 표시한 도면.

제 68 도는 이 발명의 일실시예인 반도체 메모리장치의 외부신호의 요구 조건을 표시한 도면.

제 69 도는 이 발명의 일실시예인 반도체 메모리장치를 적재한 패키지의 의관 및 배치를 표시한 도면.

제 70 도는 이 발명의 다른 실시예인 반도체 메모리장치의 전체의 구성을 표시한 도면.

제 71 도는 제 70 도에 표시한 K 버퍼 및 마스크회로의 구성을 표시한 도면.

제 72 도는 제 70 도에 표시한 디램 제어회로 및 에스램 제어회로의 구성예를 표시한 도면.

제 73 도는 제 70 도에 표시한 반도체 기억장치의 데이터 입출력부의 구성을 표시한 도면.

제 74 도는 이 발명의 다른 실시예인 반도체 메모리장치의 데이터 출력동작 순서의 일례를 표시한 도면.

제 75 도는 이 발명의 다른 실시예인 반도체 메모리장치의 메모리 시스템의 구축예를 표시한 도면.

제 76 도는 이 발명의 다른 실시예인 반도체 메모리장치에 사용되는 DQ 제어의 장점을 설명하기 위한 도면.

제 77 도는 제 76 도에 표시한 메모리 시스템의 캐쉬와 메인 메모리와의 대응 관계를 표시한 도면.

제 78 도는 이 발명의 다른 실시예인 반도체 메모리장치를 사용하여 뱅크구조의 메모리 시스템이 구성되었을 경우의 구조를 표지한 도면.

제 79 도는 제 78 도에 표시한 메모리 시스템에 있어서 캐쉬 메모리와 주메모리와의 대응 관계를 표시한 도면.

제 80 도는 이 발명의 다른 실시예인 반도체 메모리장치에 대한 메모리 시스템의 다른 구축예를 표시한 도면.

제 81 도는 제 80 도에 표시한 메모리 시스템에 있어서의 캐쉬 메모리와 주메모리와의 대응 관계를 표시한 도면.

제 82 도는 제 80 도에 표시한 메모리 시스템 구축에 있어서 DQ 제어를 발생하기 위한 구성을 표시한 도면.

제 83 도는 이 발명의 다른 실시예인 반도체 메모리장치의 기능적 구성을 표시한 도면.

제 84 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서 양방향 데이터 전송회로의 구성을 표시한 블록도.

제 85 도는 이 발명의 다른 실시예인 반도체 메모리장치인 에스램부에 관련된 제어신호의 상태와 그때에 실현되는 동작과의 대응 관계를 표로 표시한 도면.

제 86 도는 에스램 읽기 동작에 있어서의 데이터 흐름을 표시한 도면.

제 87 도는 에스램 쓰기모드 동작에 있어서의 데이터 흐름을 표시한 도면.

제 88 도는 버퍼 읽기 전송모드 동작시에 있어서의 데이터 흐름을 표시한 도면.

제 89 도는 버퍼 쓰기 전송모드 동작시에 있어서의 데이터 흐름을 표시한 도면.

제 90 도는 버퍼 읽기 전송 및 읽기모드 동작시에 있어서의 데이터 흐름을 표시한 도면.

제 읽 도는 버퍼 쓰기 전송 및 쓰기모드 동작시에 있어서의 데이터 타흐름을 표시한 도면.

제 92 도는 버퍼 읽기모드 동작시에 데이터 흐름을 표시한 도면.

제 93 도는 버퍼 쓰기모드 동작시에 있어서의 데이터 흐름을 표시한 도면.

제 94 도는 디램 어레이에 관련한 동작과 그 동작을 실현하는 제어신호와외 대응 관계를 표로 표시한 도면.

제 95 도는 디램 읽기 전송모드 동작시에 있어서의 데이터의 흐름을 표시한 도면.

제 96 도는 디램 쓰기 전송모드 지정시에 있어서의 동작을 표시한 파형의 도면.

제 97 도는 이 발명의 다른 실시예인 반도체 메모리장치를 이용하는 데이터 처리 시스템의 구축예를 표시한 도면.

제 98 도는 디램 쓰기 전송 1모드 동작시에 있어서의 데이터의 흐름을 표시한 도면.

제 99 도는 디램 쓰기 전송 1/리드모드 동작시에 있어서의 데이터의 흐름을 표시한 도면.

제 100 도는 디램 읽기 전송모드 동작을 표시한 파형의 도면.

제 101 도는 디램 쓰기 전송모드 동작을 표시한 파형의 도면.

제 102 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서 양방향 데이터 전송회로의 동작을 제어하기 위한 제어신호를 발생하는 회로 구성예를 표시한 도면.

제 103 도는 이 발명의 다른 실시예인 반도체 메모리장치의 동작 순서의 예를 표시한 도면.

제 104a-104b 도는 제 102 도에 표시한 DWT1 모드 동작, 및 DWT2 모드 동작에 있어서의 데이터의 흐름을 표시한 도면.

제 105 도는 제 104 도에 표시한 DWT2 모드의 효과를 설명하기 위한 도면.

제 106 도는 반도체 메모리장치의 기능 테스트시에 있어서의 테스터와의 접속상태를 표시한 도면.

제 107 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 세트 명령 레지스터 싸이클에 있어서의 외부 제어신호의 상태를 표시한 도면.

제 108 도는 제 107 도에 표시한 명령 데이터의 구성을 표시한 도면.

제 109 도는 제 108 도에 표시한 명령 데이터와 그때 지정되는 동작모드와의 대응 관계를 표로 표시한 도면.

제 110 도는 제 108 도에 표시한 명령 데이터에 따라서 반도체 메모리장치의 내부 동작을 제어하는 회로의 구성을 표시하는 도면.

제 111 도는 이 발명의 다른 실시예인 반도체 메모리장치를 이용하는 데이터 처리 시스텝의 구성예를 표시한 도면.

제 112 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 되쓰기(write back)모드 동작에서 얼로케이트 없는 조건 아래 데이터 읽기 순서를 표시한 도면.

제 113 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 되쓰기모드에서 얼로케이트 없는 조건 아래 데이터 쓰기 순서를 표시한 도면.

제 114 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 되쓰기모드에서 얼로케이트 있음의 조건 아래 데이터 읽기 동작 순서를 표시한 도면.

제 115 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 되쓰기모드에서 얼로케이트 있음의 조건 아래 데이터 쓰기 동작 순서를 표시한 도면.

제 116 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 쓰기 스루(write through)모드에서 얼로케이트 있음의 조건 아래 데이터 읽기 동작 순서를 표시한 도면.

제 117 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 쓰기 스루모드에서 얼로케이트 있음의 조건 아래 데이터 쓰기 동작 순서를 표시한 도면.

제 118 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 쓰기 스루모드에서 얼로케이트 없음의 조건 아래 데이터 읽기 동작 순서를 표시한 도면.

제 119 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 쓰기 스루모드에서 얼로케이트 있음의 조건에 있어서의 데이터 쓰기 동작 순서를 표시한 도면.

제 120 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 양방향 데이터 전송회로의 구성예를 표시한 도면.

제 121 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 버퍼 쓰기모드 동작시에 있어서의 데이터의 흐름을 표시한 도면.

제 122 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 디램 쓰기 전송모드 동작시에 있어서의 데이터의 흐름을 표시한 도면.

제 123 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 마스크 레지스터의 세트 및 리세트 동작을 표시한 신호 파형의 도면.

제 124 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 마스크 레지스터의 마스크 데이터의 세트/리세트 동작을 표시한 도면.

제 125 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서의 양방향 데이터 전송회로에 있어서의 쓰기 데이터 전송버퍼회로의 구체적 구성을 표시한 도면.

제 126 도는 제 125 도에 표시한 쓰기 데이터 전송버퍼회로의 동작을 표시한 신호 파형의 도면.

제 127 도는 이 발명의 다른 실시예인 반도체 메모리장치에 있어서 사용되는 양방향 데이터 전송회로에 있어서의 읽기 데이터 전송버퍼회로의 구체적 구성을 표시한 도면.

제 128 도는 제 127 도에 표시한 읽기 데이터 전송버퍼회로의 동작을 표시한 신호 파형의 도면.

제 129 도는 제 125 도 및 제 127 도에 표시한 데이터 전송버퍼회로에 있어서 이용되는 제어신호를 발생하기 위한 구성을 표시한 도면.

제 130 도는 본 발명의 제 3 의 실시예에 따른 씨디램(CDRAM)의 칩 배열을 보여주는 도면.

제 131 도는 본 발명의 제 3 의 실시예에 따른 씨디램(CDRAM)의 내부의 기능적 구조를 보여주는 도면.

제 132 도는 제 131 도의 씨디램의 외부 제어신호와 그것에 대응하여 지정된 명령의 관계를 표로 나타낸 도면.

제 133 도는 제 131 도에 있는 씨디램의 외부 제어신호와 이에 대응해서 수행되는 동작을 보여주는 타이밍 챠트.

제 134 도는 제 131 도에 있는 씨디램의 데이터 읽기 동작을 보여주는 타이밍 챠트.

제 135 도는 제 131 도에 있는 씨디램의 데이터 읽기 동작을 보여주는 타이밍 챠트.

제 136 도는 제 131 도에 있는 씨디램의 데이터 읽기 동작을 보여주는 타이밍 챠트.

제 137 도는 제 131 도에 있는 씨디램의 데이터 읽기 동작을 보여주는 타이밍 챠트.

제 138 도는 제 131 도에 있는 씨디램의 데이터 읽기 동작을 보여주는 타이밍 챠트.

제 139 도는 제 131 도에 있는 씨디램의 데이터 읽기 동작을 보여주는 타이밍 챠트.

제 140 도는 제 131 도에 있는 씨디램의 데이터 읽기 동작을 보여주는 타이밍 챠트.

제 141 도는 제 131 도에 있는 씨디램의 데이터 읽기 동작을 보여주는 타이밍 챠트.

제 142 도는 제 131 도에 있는 씨디램의 데이터 읽기 동작을 보여주는 타이밍 챠트.

제 143 도는 제 131 도에 있는 씨디램의 데이터 쓰기 동작을 보여주는 타이밍 챠트.

제 144 도는 제 131 도에 있는 씨디램의 데이터 쓰기 동작을 보여주는 타이밍 챠트.

제 145 도는 제 131 도에 있는 씨디램의 데이터 쓰기 동작을 보여주는 타이밍 챠트.

제 146 도는 제 131 도에 있는 씨디램의 데이터 쓰기 동작을 보여주는 타이밍 챠트.

제 147 도는 제 131 도에 있는 씨디램에 파워온되는 시각에 있어서의 동작 순서를 보여주는 타이밍 챠트.

제 148 도는 제 131 도에 있는 씨디램이 CPU 리세트의 시각에 있을 때의 동작 순서를 보여주는 타이밍 챠트.

제 149 도는 제 131 도에 있는 씨디램이 슬리프모드에 있을 때의 동작 순서를 보여주는 타이밍 챠트.

제 150 도는 제 131 도에 있는 씨디램이 슬리프모드에서 해제되는 때의 동작 순서를 보여주는 타이밍 챠트.

제 151 도는 제 131 도에 있는 씨디램의 명령 레지스터 읽기/쓰기 동작을 보여주는 타이밍 챠트.

제 152 도는 제 131 도에 있는 씨디램의 상태 변화를 보여주는 타이밍 챠트.

제 153a 와 153b 도는 제 131 도에 있는 씨디램의 명령 레지스터 읽기/쓰기를 수행하기 위한 외부 제어신호와 씨디램의 명령 레지스터 읽기/쓰기 동작의 진리표.

제 154 도는 명령 레지스터 00h의 기능과 구조도.

제 155 도는 명령 레지스터 01h의 구조와 기능을 나타낸 도면.

제 156 도는 명령 레지스터 02h와 03h의 구조와 기능을 나타낸 도면.

제 157 도는 명령 레지스터 04h와 05h의 구조와 기능을 나타낸 도면.

제 158 도는 명령 레지스터 06h와 07h의 구조와 기능을 나타낸 도면.

제 159 도는 명령 레지스터 10h와 16h의 구조와 기능을 나타낸 도면.

제 160 도는 명령 레지스터 17h와 1Ch의 구조와 기능을 나타낸 도면.

제 161 도는 제 131 도에 있는 씨디램의 읽기/쓰기 시간에 있어서의 래턴시 기간을 표로 나타낸 도면.

제 162 도는 제 131 도에 있는 씨디램의 입력신호의 여러 퍼래미터를 나타낸 도면.

제 163 도는 제 131 도에 있는 씨디램의 출력신호의 여러 퍼래미터를 나타낸 도면.

제 164 도는 씨디램으로 구성된 메모리 시스템의 구조도.

제 165a 와 165b 도는 제 164 도에 있는 씨디램의 데이터신호 출력부의 구조와 동작을 나타낸 도면.

제 166 도는 본 발명의 개선된 신호 출력부의 개선된 구조를 나타낸 도면.

제 167 도는 제 166 도에 있는 신호 출력부의 동작을 보여주는 신호 파형의 다이어그램.

제 168 도는 제 166 도에 보여준 제어신호를 발생하기 위한 회로도.

제 169 도는 제 168 도에 보여준 회로를 수정한 도면.

제 170 도는 제 169 도의 회로의 동작을 나타내는 신호 파형의 다이어그램.

제 171 도는 특별한 모드가 세트되었을 때의 동작을 나타내는 타이밍 챠트.

제 172 도는 특별한 모드가 세트되었을 때의 동작을 나타내는 타이밍 챠트.

제 173 도는 테스트모드를 세트하는 회로의 구조도.

제 174 도는 테스트모드를 세트하는 회로의 다른 구조도.

제 175 도는 제 173 도와 174 도에 보여준 카운터의 구조의 한 예를 나타낸 도면.

제 176 도는 제 175 도에 있는 카운터의 동작을 나타내는 타이밍 챠트.

제 177 도는 본 발명에 따라서 동기된 셀프 리프레쉬 기능을 가진 메모리 시스템의 구조도.

제 178 도는 제 177 도에 보인 씨디램의 리프레쉬에 관계되는 부분의 구조도.

제 179 도는 제 178 도에 있는 마스터부의 동작을 나타내는 신호 파형의 다이어그램.

제 180 도는 제 178 도에 있는 슬레이브부의 동작을 나타내는 신호 파형의 다이어그램.

제 181 도는 제 178 도에서 보여주는 프리챠지 완료신호를 발생하기 위한 구조도.

제 182 도는 제 181 도에 있는 회로의 동작을 나타내는 신호 파형의 다이어그램.

제 183 도는 제 181 도에 있는 회로가 수정된 도면.

제 184 도는 제 178 도에 있는 제 1 의 중재기 구조의 한 예.

제 185 도는 제 178 도에 있는 제 2 의 중재기 구조의 한 예.

제 186 도는 제 178 도에 있는 RAS 버퍼와 리프레쉬 제어회로의 구조의 예.

제 187 도는 리프레쉬 제어회로의 다른 실시예의 구조도.

제 188 도는 동기된 셀프 리프레쉬 기능을 가진 메모리 시스템의 구조의 다른 예.

제 189 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 예.

제 190 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 제 2 단계를 보여주는 도면.

제 1읽 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 제 3 단계를 보여주는 도면.

제 192 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 제 4 단계를 보여주는 도면.

제 193 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 제 5 단계를 보여주는 도면.

제 194 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 제 6 단계를 보여주는 도면.

제 195 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 제 7 단계를 보여주는 도면.

제 196 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 제 8 단계를 보여주는 도면.

제 197 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 제 9 단계를 보여주는 도면.

제 198 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 제 10 단계를 보여주는 도면.

제 199 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작의 제 11 단계를 보여주는 도면.

제 201 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 순서를 보여주는 도면.

제 202 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 순서를 보여주는 도면.

제 203 도는 디램 어레이와 에스램 어레시 사이에서 데이터 전송 동작 순서의 타이밍 챠트.

제 204 도는 디램 어레이와 에스램 어레이 사이에서 데이터 전송 동작 순서를 보여주는 타이밍 챠트.

제 205 도는 읽기 전송 명령어와 외부 제어신호 사이의 대응의 예.

제 206 도는 에스램 어레이로부터 디램 어레이로 향하는 데이터 전송회로의 구조의 다른 예.

제 207 도는 본 발명에 따른 씨디램을 채택한 영상 처리 시스템의 한 예.

제 208 도는 제 207 도에 있는 영상 처리 시스템의 동작을 도표로 나타낸 도면.

제 209 도는 제 207 도에 있는 영상 처리 시스템 씨디램의 액세스 순서를 보여주는 타이밍 챠트.

제 210 도는 제 207 도에 있는 영상 처리 시스템 씨디램의 액세스 순서를 보여주는 타이밍 챠트.

제 211 도는 씨디램에 영상 데이터의 쓰기 동작의 순서를 보여주는 타이밍 챠트.

제 212 도는 씨디램과 디램에 대한 영상 데이터 쓰기 동작을 보여주는 다이밍 챠트.

제 213 도는 에스램과 씨디램의 영상 데이터 읽기의 동작을 보여주는 타이밍 챠트.

제 214 도는 에스램과 씨디램에 대한 영상 데이터 쓰기의 동작을 보여주는 타이밍 챠트.

제 215 도는 에스램과 씨디램의 영상 데이터에 읽기 수정 쓰기 동작을 보여주는 타이밍 챠트.

제 216 도는 에스램/디램과 씨디램에 대해 영상 데이터 쓰기의 동작을 보여주는 타이밍 챠트.

제 217 도는 캐쉬를 포함하는 종래의 반도체 메모리장치의 전체 구조도.

제 218 도는 제 217 도에 있는 반도체 메모리장치의 주요부의 구조도.

제 219 도는 캐쉬를 포함하는 종래의 반도체 메모리장치의 동작을 보여주는 파형의 다이어그램.

제 220 도는 캐쉬를 포함하는 종래의 반도체 메모리장치에서 데이터 전송을 도표로 나타낸 도면.

제 221 도는 캐쉬 내장 반도체 메모리장치를 사용하는 디스플레이를 포함하고 있는 데이터 처리 시스템의 구성예를 표시한 도면.

본 발명은 반도체 메모리장치(반도체 기억장치)에 관한 것으로서, 특히 대 기억 용량의 주메모리(메인 메모리)와 소기억용량의 고속 씨디램(CDRAM : 캐쉬 메모리)이 동일 칩위에 집적화된 반도체 메모리장치에 관한 것이다.

보다 특징적인 것은, 본 발명은 디램(DRAM : 다이나믹. 랜덤. 액세스. 메모리)과 에스램(SRAM : 스태틱. 랜덤. 액세스. 메모리)이 동일 칩위에 집적화된 씨디램 반도체 메모리장치에 관한 것이다.

(종래 기술)

(i) 주메모리로서 표준 디램의 사용

최근의 마이크로 프로세싱 유니트(MPU)의 동작 클럭 주파수는 25MHZ 또는 그 이상으로 대단한 고속으로 되어 있다.

데이터 처리 시스템에 있어서는 표준 디램은 비트 단가가 싸서 대 기억용량의 주메모리로 상용되는 일이 많다.

표준 디램은 액세스 시간이 단축되어 있지만, 마이크로 프로세서의 동작 속도는 표준 디램의 동작 속도보다 훨씬 더 빨리 증가하고 있다.

따라서, 표준 디램을 주메모리로 사용하는 데이터 처리 시스템에서는, 대기 상태의 증가가 불가피하다.

마이크로 프로세서와 표준 디램의 동작 속도의 갭은, 표준 디램이 다음과 같은 특성을 가지고 있기 때문에 불가피한 것이다.

(1) 행어드레스신호와 열어드레스신호가 시분할적으로 멀티플렉스(다중화)되어서 동일한 어드레스 핀 단자에 공급된다.

행어드레스는 행어드레스 스트로브신호(RAS)의 하강에서 장치의 내부로 받아들여진다.

열어드레스신호는 열어드레스 스트로브신호(CAS)의 하강에서 장치의 내부로 받아들여진다.

행어드레스 스트로브신호(RAS)는 메모리 사이클의 개시를 정의하고 행선택회로를 활성화시킨다.

열어드레스 스트로브신호(CAS)는 열선택회로를 활성화시킨다. 신호 RAS가 활성상태로 설정되는 시간부터 신호 CAS가 활성상태로 설정되는 시간까지 "RAS-CAS 지연 시간(TRCD)"이라 불리는 소정의 시간이 필요하기 때문에, 액세스 시간을 감소시키는 것에는 한계가 있다.

즉, 어드레스 다중화에 의한 액세스 시간의 감축에도 한계가 존재한다.

(2) 행어드레스 스트로브신호 RAS가 일단 상승되어서 디램을 대기상태로 설정했을 경우, 행어드레스 스트로브신호 RAS는 RAS 프리챠지 시간(TRP)이라고 부르는 시간이 경과할 때까지 다시 "L"로 하강할 수 없다.

RAS 프리챠지 시간 TRP는 디램의 여러가지 신호선을 소정전위에 확실하게 프리챠지하기 위해서 필요하게 된다.

이 RAS 프리챠지 시간 TRP에 의해서, 디램의 사이클을 짧게 할 수는 없다.

또, 디램의 사이클 시간을 감소시킬 때는, 디램에 있는 신호선의 충방전의 회수가 많아지며, 전류의 소비를 증가시키게 된다.

(3) 레이아웃의 개량, 회로의 고집적화, 공정기술의 개발등의 회로기술 및 구동방법의 개량등 응용상의 개선책에 의하여 디램의 고속화가 실현될 수 있다.

그러나, MPU의 고속화의 진전은 DRAM의 그것을 크게 상회한다. 반도체 메모리의 동작의 속도는 계층적이다.

예를들면, ECLRAM(에미터 결합 RAM) 및 스태틱 램과 같은 바이폴라 트랜지스터를 사용하는 고속 바이폴라 램이 있고, 모스트랜지스터(절연 게이트형 전계효과 트랜지스터)를 사용한 비교적 저속의 디램이 있다.

모스트랜지스터로 구성된 표준 디램에서는 수십 ns(나노초) 정도로 빠른 동작 속도(싸이클 시간)을 기대하기란 어렵다.

MPU의 동작속도와 표준 디램의 동작속도 사이의 차이(스피드갭)을 메꾸기 위하여, 응용면의 개선이 여러가지로 이루어지고 있다.

이와같이 개선의 주된 것은 다음 두 가지의 방법으로 이루어진다.

(1) 디램의 고속모드와 인터리브방식의 사용

(2) 고속 캐쉬 메모리(SRAM)의 외부 설치

첫째 방법 (1)은 스태틱 열모드 또는 페이지모드와 같은 고속모드를 사용하는 방법과, 고속모드와 인터리브 방식을 조합시키는 방법을 포함하고 있다.

스태틱모드에서는, 한가닥의 워드선(한개의 행)을 선택한 후 이 선택된 행의 메모리셀을 순차적으로 액세스하기 위하여 열어드레스만이 순차적으로 변경된다.

페이지모드에서는, 한가닥의 워드선을 선택한 후, 이 선택된 한가닥의 워드선에 접속된 메모리셀을 순차적으로 액세스하기 위하여 신호 CAS를 로글링함으로써 열어드레스신호를 순차적으로 받아들인다. 이들 모드중의 어느 것이든, 메모리셀은 신호 RAS를 로글링하지 않고 액세스될 수 있어서, 신호 RAS와 신호 CAS를 사용하는 통상의 액세스 방법보다도 더 고속의 액세스가 가능하다.

인터리브 방식에 있어서는, 다수의 메모리장치를 데이터 버스에 병렬로 설치하고, 다수의 메모리장치를 번갈아서 또는 순차적으로 액세스함으로써 액세스 시간이 효과적으로 단축된다.

디램의 고속모드의 사용 및 디램의 고속모드와 인터리브 방식과의 조합은 간단하고 또 비교적 효율적인 방법으로 표준의 디램을 고속의 디램으로 사용하는 방법이라고 알려져 있다.

둘째 방법 (2)는 메인 프레임에서 널리 이용되고 있다.

고속 캐쉬 메모리는 고가이다.

그러나, 저 가격이면서 고성능이 요구되는 퍼스널컴퓨터의 분야에 있어서는, 비용의 면에서는 희생하면서도 할 수 없이 이 방식이 일부에서 사용되고 있다.

고속 캐쉬 메모리를 제공하는 방법에는 다음과 같은 3종류의 가능성이 있다.

(a) 고속 캐쉬 메모리가 마이크로 프로세서 자체안에 내장된다.

(b) 고속 캐쉬 메모리가 마이크로 프로세서 외부에 설치된다

(c) 고속 캐쉬 메모리가 별도로 설치되지 않고, 표준 디램에서 지원되는 고속모드가 캐쉬로 사용된다(고속모드가 의사 캐쉬 메모리로 사용된다).

즉 캐쉬 힛트가 발생할 때는 표준 디램이 고속모드로 액세스되고, 캐쉬 미스의 시간에는 표준 디램은 정상모드로 액세스된다. 위에서 언급된 3개의 방법 (a)-(c)는 어떤 형태로든 데이터 처리 시스템에 채용되고 있다.

대부분의 마이크로 프로세서에 있어서, 주메모리는 뱅크구조로 구성되고, 비용면에서 디램에서는 불가피한 RAS 프리챠지 시간을 숨기기 위하여 인터리브 방법이 뱅크단위로 수행된다.

이 방법에 따르면, 실질적인 디램의 사이클 시간은 규격표에 있는 것의 약 절반으로 될 수가 있다.

메모리장치가 순서대로 액세스될 때에만 인트리브 방법이 효과적인 것이다.

동일한 메모리 뱅크가 연속해서 액세스되는 경우에는 비효율적이다. 또, 디램 자신의 액세스 시간의 본질적인 개선은 실현될 수 없다. 또한 메모리의 최소 단위는 적어도 두개 뱅크이어야 한다.

페이지모드 또는 스태틱 열모드등의 고속모드가 사용될 때는, 마이크로 프로세서가 어떤 페이지(지정된 한 행의 데이터)를 계속해서 액세스하는 경우에만 액세스 시간이 실질적으로 단축될 수 있다. 뱅크수가 비교적 큰, 예를들어 2-4인 경우에는, 다른 행들이 다른 뱅크에서 액세스될 수 있기 때문에 이 방법이 어느정도 효과적이다.

마이크로 프로세서가 요구하는 메모리의 데이터가 주어진 페이지안에 존재하지 않은 경우를 "미스 히트" 또는 "캐쉬 미스"라고 부른다. 통상적으로, 한 그룹의 데이터는 근접한 어드레스 또는 순차적인 어드레스에 지정된다.

고속모드에 있어서는, 어드레스의 절반인 행어드레스는 이미 지정되어 있으며, 그 때문에 캐쉬 미스의 가능성이 높다.

뱅크의 수가 30-40 정도로 크게 되면, 다른 페이지의 데이터가 다른 뱅크안에 지정될 수 있고, 그 때문에 캐쉬 미스율이 현저하게 감소된다.

그러나, 데이터 처리 시스템에 있어서 30-40개의 뱅크를 제공하는 일은 현실적이 아니다.

더구나, 캐쉬 미스가 발생한다면, 행어드레스를 재 선택하기 위하여 신호 RAS는 상승되고 디램은 프리챠지 싸이클로 되돌려져야 하며, 뱅크 구조의 특성을 회생시키게 된다.

위에서 언급된 둘째 방법 (2)의 경우, 마이크로 프로세서와 표준 디램과의 사이에 고속 캐쉬 메모리가 설치된다.

이 경우, 표준 디램은 비교적 낮은 동작 속도를 가져도 상관없다.

4메가비트 또는 16메가비트 정도의 대 기억 용량을 가진 표준 디램이 사용되고 있다.

퍼스널 컴퓨터등의 소규모 시스템에 있어서, 주메모리는 한개 또는 수개의 표준 디램 칩으로 구성할 수 있다.

메인 메모리가 예를들면 한개의 표준 디램으로 구성될 수 있는 소규모 시스템에 있어서는, 외부 고속 캐쉬 메모리를 설치하는 것이 그렇게 효율적인 것은 아니다.

표준 디램이 주메모리로 사용된다면, 고속 캐쉬 메모리와 주메모리 사이의 데이터 전송 속도는 표준 디램의 데이터 입출력 단자의 수에 의해 제한되며, 시스템의 속도를 증가시키려는 것에 대한 병목현상으로 된다.

고속모드가 의사 캐쉬 메모리로 사용될 경우, 그 동작 속도는 고속 캐쉬 메모리보다 느려지고, 소망의 시스템 성능을 실현한다는 것은 곤란하다.

디램 내부에 고속 캐쉬 메모리(SRAM)를 내장하는 것이 비교적 저렴하고 소규모인 시스템을 구축하는 방법으로서 제안되는데, 인터리브 방식 또는 고속 동작모드를 상용했을 경우에 생기는 시스템 성능이 회생되는 문제를 해소할 수 있다.

더 구체적으로 말하면, 주메모리로서는 디램을 사용하고 캐쉬 메모리로서는 에스램을 사용하는 계층적인 구조의 단일 칩 메모리가 구상될 수 있다.

이와 같은 계층적 구조의 단일 칩 메모리를 씨디램(캐쉬 디램 : CDRAM)이라고 부른다.

통상 씨디램에 있어서는, 디램과 에스램이 동일한 칩상에 집적된다. 캐시히드일 때에는, 에스램에 대한 액세스가 행하여지고, 캐쉬 미스일 때에는 디램에 대한 액세스가 실행된다.

즉, 고속 동작하는 에스램은 캐쉬 메모리로 사용하고, 대 기억 용량의 디램은 주메모리로 사용한다.

캐쉬의 소위 블록 사이즈는 에스램에서 1회의 데이터 전송으로 다시 쓰여지는 내용 즉 비트의 수로 생각될 수 있다.

일반적으로 블록 사이즈가 커지면, 캐쉬히트율은 상승한다.

그러나 동일한 캐쉬 메모리의 사이즈인 경우, 세트의 수가 블록 사이즈에 반비례하여 감소하며, 그 때문에 히트율은 감소된다.

예를들면, 캐쉬 사이즈가 4K비트이고 블록 사이즈가 1024비트이면, 세트수는 4개가 된다.

그러나, 블록 사이즈가 32비트이면, 세트수는 128이 된다.

그 때문에, 통상의 씨디램에 있어서는, 블록 사이즈는 아주 크게 만들어지고, 캐쉬히트율은 그렇게 개선될 수 없다.

블록 사이즈를 감소시킬 수 있는 구조는, 예를들면, 일본의 특허공개 공보 1-146187호로 공개되어 있다.

제 217 도는 위에서 언급한 공개 공보에 표시된 종래의 씨디램의 전체의 구성을 표시하는 도면이다.

제 217 도에 있어서, 종래의 씨디램은 행 및 열의 매트릭스로 배열된 다수의 다이나믹형 메모리셀을 포함하는 메모리셀 어레이(1)를 포함한다.

메모리셀 어레이(1)은 각각 다수의 열을 갖는 다수의 메모리블록 B#1-B#4으로 분할된다.

메모리블록 B#1-B#4는 워드선을 공유한다.

종래의 씨디램은, 외부로부터 공급되는 어드레스신호 A0-An를 외부 어드레스 스트로브신호 RAS에 응답하여 행어드레스 행어드레스신호 RA로서 받아들여서 내부 행어드레스신호를 발생하는 행어드레스버퍼(2)와, 외부 열어드레스 스트로브신호 CAS에 응답하여 어드레스신호 A0-An를 열어드레스신호 CA로 받아들여서 내부 열어드레스신호를 발생하는 열어드레스버퍼(4)와, 행어드레스버퍼(2)로부터 공급되는 내부 행어드레스신호에 응답하여 메모리셀 어레이(1)안에서 대응하는 행을 선택하는 신호를 발생하는 행디코더(6)과, 행디코더(6)으로부터 공급되는 행선택신호에 응답하여 메모리셀 어레이(1)의 선택된 행에 구동신호를 전달하고 지정된 행에 대응하는 워드선을 선택된 상태로 설정하는 워드 드라이버(8)과, 메모리셀 어레이(1)의 선택된 행에 접속된 메모리셀의 데이터를 검출하고, 증폭하고 또한 래치하는 센스 증폭기 군(10)과, 메모리셀 어레이(1)의 각 열에 대응하여 설치하는 다수의 데이터 레지스터를 포함한는 데이터 레지스터회로(14)와, 메모리셀 어레이(1)이 각 열과 데이터 레지스터회로(14)와의 사이에 데이터를 전송하기 위한 전송 게이트회로(12)와, 열어드레스버퍼(4)로부터 공급되는 내부 열어드레스신호를 데코드하여 메모리셀 어레이(1)의 대응하는 열 또는 데이터 레지스터회로(14)에서 대응하는 레지스터를 선택하는 입출력 게이트(16)과,신호 CH를 표시하는 외부에서 공급된 캐쉬히트/미스에 응답하여 메모리셀 어레이(1)에서 대응하는 블록을 선택하기 위한 블록디코더(18)과, 장치의 외부와 입출력을 행하기 위한 입력버퍼(24) 및 출력버퍼(26)과, 열어드레스버퍼(4)로부터 공급되는 내부 어드레스신호를 디코드하고 메모리셀 어레이(1)에서 대응하는 열 또는 데이터 레지스터회로(14)에서 대응하는 데이터 레지스터를 입출력 게이트회로(16)을 통해서 선택하여 입력버퍼(24) 및 출력버퍼(26)에 접속하기 위한 신호를 발생하는 열디코더(20), 및 외부로부터 공급되는 쓰기 인에이블신호 WE 및 열어드레스신호 CAS에 응답하여 입력버퍼(24) 및 출력버퍼(26)의 인에이블/디스에이블을 제어하는 읽기/쓰기 제어회로(28)도 포함하고 있다.

전송게이트회로(12) 및 데이터 레지스터회로(14)는 각각 메모리셀 어레이의 블록 B#1-B#4에 대응하는 블록으로 분할된다.

씨디램은, 외부로부터 공급된 캐쉬히트/미스신호 CH에 응답하여 열어드레스신호를 예를들면 블록 선택신호로서 열어드레스버퍼(4)의 하위 2비트를 블록디코더(18)에 전달하는 게이트회로(22)도 더 포함한다.

블록디코더(18)은 캐쉬히트/미스신호 CH가 "L"의 캐쉬 미스를 지시할 때 활성화되고, 메모리셀 어레이(1)에서 대응하는 메모리셀 블록을 선택하기 위하여 공급된 블록 어드레스신호를 디코드하고, 이 선택된 메모리셀 블록과 이 선택된 메모리셀 어레이 블록을 대응하는 데이터 레지스터와의 사이에서 데이터를 전송하기 위해서 전송게이트회로(12)를 블록단위로 구동한다.

제 218 도는 제 217 도에 표시한 반도체 메모리장치의 중요부분의 구성을 표시하는 도면이다.

제 218 도는, 2개의 메모리블록 B#1 및 B#2의 경계 영역의 구조를 표시한다.

제 218 도에 있어서, 감지증폭기군(10)은, 메모리 블럭 B#1의 각 비트선쌍 BL,/BL에 대응해서 설치되는 감지증폭기 SA#1과, 메모리 블럭 B#2의 비트선쌍 BL,/BL의 각각에 대응해서 설치되는 감지증폭기 SA#2를 포함한다.

감지증폭기 A#1 및 SA#2가 동작중에 있을 때는 그들에 대응하는 비트선쌍 BL,/BL의 신호를 차동적으로 증폭하고 또한 래치한다. 전송게이트회로(12)는 메모리블록 B#1의 비트선쌍 BL,/BL의 각각에 대응해서 설치되는 전송게이트 DT#1과 메모리 블럭 B#2의 비트선쌍 BL,/BL에 대응해서 설치되는 전송게이트 DT#2를 포함한다.

메모리 블럭 B#1에 대해서 설치된 전송게이트 DT#1은 메모리 블럭 B#2에 대해서 설치된 전송게이트 DT#2와 독립적으로 구동된다.

즉, 메모리 블럭 B#1에 대해서 설치된 전송게이트 DT#1은 메모리 블럭 B#1에 대해서 설치된 블럭디코더 회로 BD#1에 의해 구동되는 반면, 메모리 블럭 B#2에 대해서 설치된 전송게이트 DT#2는 메모리 블럭 B#2에 대해서 설치된 블럭디코더회로 BD#2에 의해 구동된다. 블럭디코더회로 BD#1 및 BD#2는 캐시미스일 때 제 217 에 표시된 게이트회로(22)로부터 전달되는 블럭 어드레스를 디코드하고, 이 블럭 어드레스가 대응한 메모리 블럭을 표시하고 있을 때에는 관계되는 전송게이트 DT(#1 또는 #2)를 구동한다.

데이터 레지스터회로(14)는 전송게이트 DT#1을 통해서 주어진 데이터를 래치하기 위한 메모리 블럭 B#1의 비트선쌍 BL,/BL의 각각에 대응하여 설치된 레지스터 DR#1과, 전송게이트를 DT#2를 통해서 메모리 블럭 B#2의 비트선쌍 BL,/BL의 각각에 나타나는 데이터를 수신하여 지정하는 레지스터 DR#2를 포함한다.

데이터 레지스터 DR(#1 및 #2)는 인버터 래치회로의 구조를 갖는다. 입출력 게이트회로(16)는 메모리 블럭 B#1 및 B#2의 비트선쌍 BL,/BL 각각에 대해서 설치되어 열디코더(20)로부터의 열선택신호에 답하여 대응하는 비트선쌍 BL,/BL을 내부 데이터 전달선쌍 IO에 접속하는 입출력 게이트 TG를 포함한다.

입출력 게이트 TG는 메모리 블럭 B#1 및 B#2의 비트선쌍 BL,/BL를 전송게이트회로(12) 및 데이터 레지스터회로(14)를 통해서 내부 데이터 전달선쌍 IO에 접속한다.

따라서, 전송게이트회로(12)가 오프상태(차단상태)일 때, 입출력게이트 TG는 데이터 레지스터회로(14)에 포함되는 데이터 레지스터를 내부 데이터 전달선쌍 IO에 접속한다.

다음에 제 219 도에 표시하는 동작파형도를 참조하여 제 217 도 및 제 218 도에 나타낸 반도체 메모리장치의 동작에 관해서 설명한다.

제 217 도에 표시한 반도체 메모리장치는, 외부 처리장치로서의 CPU와 CPU로부터의 요구에 따라서 반도체 메모리장치에 대한 액세스를 제어하는 제어장치를 포함한 시스텝안에서 사용된다.

제어장치는 데이터 레지스터회로(14)에 지정된 데이터의 태그 어드레스를 지정하는 태그 메모리를 포함하고, 태그 메모리에 지정된 태그 어드레스와 CPU로부터 공급된 어드레스(CPU 어드레스)의 태그 어드레스에 대응하는 부분과 일치/불일치를 판별하고 이 판별결과에 따라서 캐쉬히트/캐쉬 미스를 표시하는 신호 CH를 발생하는 비교회로를 포함하고, 이 비교회로의 판별 결과에 따라서 반도체 메모리장치에 대한 어드레스의 공급 및 액세스를 제어하는 제어회로(스테이트 머신 및 어드레스 멀티플렉서)를 포함한다.

어드레스는 시스템 클럭에 등기하여 CPU로부터 공급된다.

이 CPU 어드레스가 데이터 레지스터회로(14)에 지정된 데이터를 지정하고 있는 경우, 외부에 설치된 제어장치는 캐쉬히트신호 CH를 활성상태에 대응하는 "H"로 설정한다.

이때, 행어드레스 스트로브신호 /RAS가 활성상태인 "L"상태에 있는 경우이면, 외부의 제어장치는 열어드레스 스트로브신호 /CAS를 로글시키고 CPU 어드레스로부터 열어드레스 CA를 선별하여 반도체 메모리장치에 공급한다.

반도체 메모리장치에서는, 공급진 열어드레스 신호 CA를 열어드레스버퍼(4)가 받아들여서 내부 열어드레스신호를 발생시킨 다음 열디코더(20)에 공급해준다.

캐쉬히트신호 CH가 "H"에 있기 때문에, 게이트회로(22)의 출력은 "L"이며, 블럭디코더(18)은 디스에이블상태(또는 블럭 어드레스 전달 금지)에 있으며, 블럭 선택 동작은 실행되지 않는다.

이 경우, 열디코더(20)에 의해 열선택 동작이 행하여지고, 대응하는 데이터 레지스터는 내부 데이터선쌍 IO에 접속되며, 이 선택된 데이터 레지스터에 대한 데이터 쓰기 또는 데이터 읽기가 실행된다.

데이터를 쓰기인가 읽기인가의 결정은 쓰기 인에이블신호 /WE에 달려있다.

CPU가 요구하는 데이터가 데이터 레지스터회로(14)에 지정되어 있는 동안, 캐쉬히트신호 CH는 "H"에 있고, 데이터 레지스터회로(14)에서 대응하는 데이터 레지스터는 열어드레스신호 CA에 따라서 선택된다.

CPU 어드레스가 데이터 레지스터회로(14)에 지정된 데이터를 지정하지 않은 경우에는, 캐쉬히트신호 CH가 "L"인 상태에 있다. 캐쉬 미스에 있어서는, 외부의 제어장치는 신호 /RAS 및 /CAS를 일단 "H"인 상태로 상승시킨 후, 우선 행어드레스 스트로브신호 /RAS를 "L"로 하강시키는 동시에, CPU 어드레스로부터 행어드레스신호 RA를 선별하여 반도체 메모리장치에 공급한다.

반도체 기억장치에 있어서, 공급된 행어드레스신호 RA에 따라서 행어드레스버퍼(6), 디코더(6) 및 워드 드라이버(8)에 의해 메모리셀 어레이(1)에서의 행선택 동작이 실행되고, 선택된 행에 접속되는 메모리셀의 데이터가 감지증폭기군(10)에 의해 검지되어 증폭될 뿐만 아니라 래치된다.

이러한 동작에 병행해서, 열어드레스 스트로브신호 /CAS가 "L"로 낮아지고, CPU 어드레스로부터 열어드레스신호 CA가 추출되어서 반도체 메모리장치에 공급된다.

반도체 메모리장치에 있어서, 캐쉬히트신호 CH가 "L"이기 때문에, 블럭디코더(18)이 활성화되고, 공급된 열어드레스신호중의 블럭 어드레스신호가 블럭디코더(18)에 공급된다.

블럭디코더(18)은 이 블럭 어드레스를 디코드하고, 블럭 어드레스가 표시하는 메모리 블럭에 대응하여 설치된 전송게이트를 모두 활성상태로 만든다.

따라서, 선택된 메모리 블럭에서는, 감지증폭기 SA에 의해 래치되어 있던 데이터가 전송게이트를 통해서 데이터 레지스터 DR(#1 또는 #2)에 전달된다.

이것과 병행하여, 열디코더(20)에 열선택 동작을 수행하고, 입출력게이트회로(16)에 포함된 전송게이트 TG를 도통 상태로 하고, 데이터 레지스터 DR을 내부 레지스터 전달선쌍 IO에 접속한다. 이후, 이 메모리 어레이(1)에서 선택된 상태로 유지된 행에 따라, 캐쉬히트가 지속되면, 데이터 레지스터 DR(#1 또는 #1)가 열디코더(20)에 의해 선택되어서 액세스된다.

위에서 설명한 것 같이, 메모리 어레이블 블럭으로 분할하고, 데이터 레지스터를 블럭단위로 구동함으로써, 데이터 레지스터를 캐쉬로 이용할 수가 있다.

이 경우, 제 220 도에 표시한 것과 같이, 각 메모리 어레이 블럭 B#1-B#4의 각각에 대응하여 설치된 데이터 레지스터 DR#1-DR#4는 다른 행의 데이터를 지정할 수 있어서, 캐쉬히트율을 개선할 수 있음과 동시에, 캐쉬의 블럭 사이즈를 메모리 블럭에 포함된 것과 같은 수로 할 수 있고, 적절한 크기의 캐쉬 블럭 사이즈를 실현할 수가 있다. 위에서 설명한 반도체 메모리장치에서는, 디램 어레이가 주메모리로 사용되고, 데이터레지스터회로는 캐쉬로 이용될 수 있다.

주메모리와 캐쉬 사이의 데이터 전송은 블럭단위로 실행되므로, 데이터가 고속으로 전송될 수 있다.

위에서 상술한 반도체 기억장치의 응용, 즉 씨디램을 그래픽 데이터 처러에 응용하는 것을 논의하겠다.

제 221 도는 일반적인 그래픽 데이터 처리 시스템의 구성을 표시하는 도면이다.

제 221 도에 있어서, 시스템은, 처리장치로서의 CPU 30과, 씨디램 32와, 디스플레이장치로서의 터미날(CRT) 34와, 씨디램 32와 터미날 34 사이의 데이터 전송을 제어하기 위한 터미날 제어장치 36을 포함한다.

CPU 30, 씨디램 32 및 CRT 34는 내부 데이터베이스 38를 통해서 실행된다.

씨디램 32는, 디스플레이되어야 할 그래픽 데이터와, 여기서 나타내지지 않았지만 CPU 30에서 사용할 데이터를 모두 지정한다.

그래픽 데이터를 터미날 34에 디스플레이하는 경우, 씨디램 32와 터미날 34와의 사이에서의 데이터 전송은 터미날 제어장치 36의 제어아래에서 실행된다.

씨디램 32로부터 읽혀진 데이터가 데이터 버스 38을 통해서 터미날 34에 공급되어, 여기서 도시되지 않은 디스플레이의 화면위에 디스플레이된다.

씨디램 32에 지정된 데이터가 처리되려면, CPU 30이 씨디램 32에 액세스한다.

이 경우, 캐쉬 히트/캐쉬 미스의 판정결과에 따라서 CPU 30은 씨디램 32에 고속으로 액세스할 수 있어서, 데이터는 고속으로 처리될 수 있다.

CPU 30이 액세스하는 데이터는 씨디램 32의 캐쉬영역에 지정되어 있는 것이 바람직하다.

터미날 제어장치 36이 씨디램 32의 메모리 어레이(1)에 있는 데이터를 읽어서, 디스플레이하기 위하여 터미날 34에 전달한다고 가정한다.

이 경우, 씨디램에서는 위에서 설명한 구조, 즉 행선택 동작 및 열선택 동작이 터미날 제어장치 36의 제어 아래에서 수행되는 구조가 필요하다.

메모리 어레이(1)의 데이터는 데이터 레지스터회로(14)를 통해서 읽혀진다.

따라서, 이 경우에는, 캐쉬로 사용될 데이터 레지스터회로에 지정되어 있던 데이터는 터미날 34에 디스플레이될 데이터로 다시 쓰여진다.

비디오 카메라(도시하지 않음) 등에서 발생된 영상 데이터가 씨디램 32에 쓰여질 때는, 이 경우에 있어서도, 데이터 레지스터회로(14)에 지정되었던 캐쉬 데이터는 씨디램 32의 주메모리에 쓰기 위하여 공급된 영상 데이터로 다시 쓰여진다.

따라서, 위에서 상술한 씨디램에 있어서는, 캐쉬용 데이터가 변경되지 않으면, 주메모리의 데이터의 읽기 및 쓰기는 수행될 수 없다.

따라서, 그래픽 데이터와 디스플레이되지 않는 응용 프로그랭 등의 데이터가 모두 씨디램안에 지정된다는 것이 곤란하다.

종래의 씨디램의 구성에서는, 대기억용량의 디램 주메모리가 이용될 경우, 블럭 분할 배열이 채택된다.

이 경우, 제218도 또는 제220도에 표시한 메모리 어레이가 한개의 블럭으로 사용되는 블럭구조가 이용된다.

블럭 분할의 구성인 경우, 선택된 워드선을 포함한 블럭만이 활성화된다. 나머지의 다른 블럭은 불활성상태로 유지된다.

따라서 이용할 수 있는 레지스터의 수도 그에 따라서 적어지고, 캐쉬의 이용효율도 저하된다.

제218도에 표시한 씨디램의 구성에서와 같이, 한 행의 데이터 레지스터만이 설치되어 있는 경우에는, 실현될 수 있는 매핑방식은 직접 매핑방식밖에 없다.

세트어쏘시에이티브방식의 매핑을 실현하기 위해서는, 데이터 레지스터에 다수의 행을 설치할 필요가 있다.

직접 매핑방식 및 세트어쏘시에이티브방식은 결합될 수 없다. 한개의 매핑방식만이 실현될 수 있다.

위에서 상술한 구조의 씨디램인 경우, 데이터 레지스터의 1비트에 대한 액세스는 디램 어레이로부터 데이터 레지스터로 향하는 데이터 전송과 병행해서 실행될 수 있다.

그러나, 통상의 이중 포토 비디오램과는 달리, 디램부는, 디램부와 에스램부를 서로 독립적으로 구동함으로써 에스램 어레이에 대한 액세스에 영향을 끼치지 않고 에스램에 대한 액세스와 병행해서 액세스될 수 없다.

그러므로, 본 발명의 목적은 고속으로 데이터의 읽기 및 쓰기를 실행할 수 있는 새로운 구조의 씨디램(CDRAM)을 제공하는 것이다.

본 발명의 다른 목적은 그래픽 데이터 처리에 특히 적절한 씨디램을 제공하는 일이다.

본 발명의 또 다른 목적은, 캐쉬 데이터에 영향을 주지 않고 디램에 대한 데이터의 쓰기 및 읽기를 실행할 수 있는 씨디램을 제공하는 일이다.

본 발명에 따른 반도체 메모리장치는, 행 및 열의 매트릭스로 배열된 다수의 다이나믹 메모리셀을 가진 디램 어레이와, 행 및 열의 매트릭스로 배열된 다수의 스태틱 메모리셀을 가진 에스램 어레이와, 디램 어레이의 선택된 다수의 메모리셀과 애스램 어레이의 선택된 다수의 메모리셀과의 사이에서 데이터 전송을 동시에 수행하기 위한 데이터 전송수단을 포함한다.

본 발명에 따른 반도체 메모리장치는 디램 어레이에 관련한 동작의 제어와 에스램 어레이에 관련한 동작의 제어를 독립적으로 실행하는 제어수단과, 데이터 전송수단에 대해 외부에서 직접 액세스하는 수단도 더 구비한다.

더 나아가서, 본 발명에 따른 반도체 메모리장치는 여러가지의 독한 기능들을 실현하기 위한 새로운 구조를 포함한다.

간략하게 언급하면, 본 발명에 따른 반도체 메모리장치는 디램 어레이와 에스램 어레이 사이에서의 데이터 전송은, 디램 어레이와 에스램 어레이를 서로 독립적으로 구동하기 위하여 디램 어레이의 페이지모드를 이용함으로써 실행될 수 있다.

데이터 전송수단에 대한 액세스가 가능하기 때문에, 다시 말해서 데이터 전송수단에 대한 데이터의 쓰기와 읽기가 에스램을 통하지 않고 실행될 수 있기 때문에, 디램에 대한 데이터의 쓰기와 읽기가 에스램에 지정되어 있는 캐쉬 데이터에 아무런 영향을 주지 않고 실행될 수 있으며, 그 때문에 그래픽 데이터와 캐쉬데이터가 모두 디램 어레이에 지정될 수 있다.

본 발명이 가진 위의 목적과 다른 모든 목적들과, 특징과, 국면과, 장점들은 첨부된 도면을 참조하면서 상세하게 설명함으로써 더욱 분명해질 것이다.

(실시예 1)

제 1 도는 본 발명의 일실시예에 의한 반도체 메모리장치의 전체의 구성을 표시하는 블록도다.

반도체 메모리장치는 디램(DRAM)부와 에스램(SRAM)부를 구비하고, 또한 에스램부는 캐쉬 메모리로서 이용되므로, 이하의 설명에 있어서는, 씨디램(CDRAM) 또는 캐쉬 내장 반도체 기억장치라고 표기한다.

제 1 도에 있어서, 씨디램(CDRAM) 100은, 행 및 열의 매트릭스로 배열된 복수(다수)의 다이나믹 메모리셀을 구비한 디램 어레이 102와, 행 및 열의 매트릭스로 배열된 복수(다수)의 스태틱 메모리셀을 구비한 에스램 어레이 104와, 디램 어레이 102와 에스램 어레이 104와의 사이에서 데이터 전송을 수행하기 위한 데이터 전송회로 106을 포함한다.

씨디램 100은, 4비트 단위로 데이터의 입출력을 수행하는 구조를 가지고 있으며, 그에 따라 디램 어레이 102는, 4개의 메모리 평면 102a, 102b, 102c 및 102d를 포함하고 있다.

디램 어레이의 메모리 평면 102a-102d는 각각 동시에 입출력되는 데이터 비트중에서 다른 비트에 대응한다.

에스램 어레이 104도 마찬가지로, 4개의 메모리 평면 104a, 104b, 104c 및 104d를 포함하고 있다.

디램 어레이 메모리 평면 102a-102d와 에스램 어레이 메모리 평면 104a-104d와의 사이에서 각각 메모리 평면단위로 데이터를 전송하기 위하여, 데이터 전송회로 106도 4개의 평면 106a, 106b, 106c 및 106d를 포함하고 있다.

씨디램 100은, 디램 어레이를 구동하기 위해, 내부 어드레스를 발생하기 위하여 외부로부터 공급되는 디램 어드레스 Ad0-Ad11를 수신하는 디램 어드레스버퍼 108과, 디램 어레이 100에서 대응하는 행을 선택하기 위하여 디램 어드레스버퍼 108로부터 공급되는 내부 행어드레스 RW0-RW11을 수신하는 행디코더 110과, 디램 어레이에서 다수의 열(본 실시예에서는 16비트의 메모리셀)을 동시에 선택하기 위하여 디램 어드레스버퍼로부더 공급되는 내부 열어드레스신호중 소정의 비트 즉 열블럭 어드레스 COL4-COL9를 수신하는 열블럭 디코더 112와, 디램 어레이에서 선택된 메모리셀의 데이터를 감지하고 증폭하기 위한 감지증폭기, 및 디램 어레이 102에서 선택된 메모리셀과 데이터 전송회로와의 사이에서 데이터를 전송하기 위한 입출력제어장치를 포함한다.

제 1 도에 있어서, 감지증폭기와 입출력 제어장치는 하나의 블록 114로 표시되어 있다.

에스램 어드레스버퍼 108은 행어드레스와 열어드레스를 멀티플렉스로 한 형태로 수신한다.

어드레스 AD0-AD3의 4비트의 데이터는 데이터 전송회로에 있어서 데이터 전송모드를 표시하고, 마스크가 설정되어야 할 때에는 마스크 데이터의 세트/리세트를 표시하기 위한 명령으로 이용된다.

씨디램 100은, 내부 어드레스를 발생하기 위하여 외부로부터 공급원 에스램 어드레스신호 As0-As11를 수신하는 에스램 어드레스버퍼 116과, 에스램 어레이 104에서 대응하는 행을 선택하기 위하여 에스램 어드레스버퍼 116로부터의 어드레스 As4-As11를 디코드하는 행디코더 118과, 에스램 어레이 104에서 대응하는 열을 선택하는 동시에 데이터 전송회로 106에서 대응하는 전송게이트를 선택하기 위하여 에스램 어드레스버퍼 116으로부터 공급되는 열어드레스 As0-As3를 디코드하기 위한 열디코더 120과, 에스램 어레이 104에서 선택된 메모리셀의 데이터를 감지하고 증폭하는 동시에 열디코더 120의 출력에 의해서 에스램 어레이 104에서 선택된 열과 선택된 전송게이트를 내부 데이터 버스에 접속하는 입출력회로를 더 포함한다.

에스램의 감지증폭기와 입출력회로는 블록 122로 표시되어 있다. SRAM 어레이 104의 한개의 행은 16비트로 구비된다.

데이터 전송은 SRAM 어레이 104에서 선택된 한 행의 16비트와 16개의 전송게이트를 구비한 데이터 전송회로 106의 사이에서 동시에 수행된다.

따라서, 이 씨디램에서, 메모리 16비트의 데이터 전송은 한개의 평면에 대해 수행되고, 그에 따라서 합계 64비트의 데이터가 동시에 전송될 수 있다.

씨디램 100은, 외부로부터 주어지는, 예를들면 시스템 클록인 클록 K를 받아 내부 클록을 발생하기 위한K 버퍼 124와, K 버퍼 124로부터의 내부 클록에 대해 외부로부터 주어지는 제어신호 CMd에 따라서 마스크를 걸기 위한 클록 마스크회로 126과, 클록 마스크회로 126으로부터의 클록신호에 동기하여 외부로부터 주어지는 제어신호 RAS#, CAS# 및 DTD#를 받아들여 각 신호상태에 따라 필요한 제어신호를 발생하는 디램 제어회로 128과, 외부로부터 주어지는 제어신호 CMs에 따라서 K 버퍼 124로부터의 내부 클록신호에 대해 마스크를 거는 클록 마스크회로 130과, 클록 마스크회로 130으로부터의 내부 클록신호에 따라 외부 제어신호 E#, WE#, CC1# 및 CC2#를 받아서 각 제어신호의 상태의 조합에 따라 데이터 전송회로 106, 에스램어레이 104 및 후에 설명하는 입출력부의 동작을 제어하기 위한 제어신호를 발생하는 에스램 제어회로 132와, 내부 데이터 버스 123 위의 데이터로부터 외부 읽기 데이터를 생성하기 위하여 외부로부터 주어지는 제어신호 G#에 동기하여 활성화되는 주증폭기회로 138과, 내부 쓰기 데이터를 생성하기 위하여 에스램 제어회로 132의 제어아래 클록신호에 동기하여 외부 쓰기 데이터를 받아들이는 버퍼회로 Din 134와, 버퍼회로Din 134로부터 내부 데이터선 123에 쓰기 데이터의 전달에 대해 마스크를 제공하기 위하여 외부로부터 주어지는 마스크 데이터를 받아들이는 마스크 세트회로 136을 더 포함한다.

마스크 세트회로 136은 또 에스램 제어회로 132의 제어아래 클록신호에 동기하여 마스크 데이터를 받아들인다.

씨디램 100은, 데이터 입출력의 구성을 변경할 수가 있다.

그것은 입력 데이터(쓰기 데이터) D와 출력 데이터 Q와를 별도의 핀 단자를 통해서 전달되는 DQ 분리구성과, 쓰기 데이터 D 및 읽기 데이터(출력 데이터) Q를 동일한 핀 단자를 통해서 전달되는 마스크 쓰기모드를 구비한다.

쓰기 데이터에 대해 마스크를 거는 것은 데이터 입력과 데이터 출력이 동일한 핀 단자를 통해서 행하여지는 마스크 쓰기모드인 경우에만 가능하다.

쓰기 데이터 D0-D3가 DQ 분리 배치로 공급되는 핀 단자들은 마스크 쓰기모드에서 마스크 데이터(마스크 인에이블) M0-M3를 수신하기 위한 핀 단자로 사용된다.

도면의 번접성을 피하기 위해서 명확하게 표시되어 있지 않으나, 이 핀 단자의 설정은, 후에 설명하는 명령 레지스터에 의해 실행된다.

(외부 제어신호의 정의)

제 1 도에 표시한 씨디램 100에 있어서, 데이터의 입력 및 외부 제어신호의 받아들이기는 모두 외부 클록 K와 동기되어 실행된다.

외부 제어신호는 모두 펄스형태로 공급된다.

동작모드는, 외부 클록신호의 상승에지에서 외부 제어신호의 상태의 조합에 따라 결정된다.

외부 제어신호 G#의 입력만이 클록 K와 비동기적으로 실행된다.

다음에 여러가지의 외부 제어신호에 대해서 설명한다.

마스터 클록 K : 마스터 클록 K는 기본 타이밍 즉 씨디램 100의 클록 주파수를 작동시키고 입력신호를 받아들이는 타이밍을 결정한다.

필요한 외부신호의 타이밍 퍼래미터(단 후에 설명하는 G#은 제의) 등은 마스터 클록 K의 상승에지 또는하강에지를 기준으로 하여 정의된다.

디램 클록 마스크 CMd:디램 클록 마스크 CMd는, K 버퍼 124로부터 발생된 내부 디램 마스터 클록의 전달을 제어한다.

디램 클록 마스크가 외부 클록 K의 상승에지에서 활성상태이면, 그 다음의 클록 싸이클에서 내부 디램마스터 클록의 발생이 정지된다.

따라서, 그 다음의 싸이클에서 디램부의 제어신호를 받아들이는 동작이 정지되어서, 디램부에서의 소비전력이 감소된다.

행어드레스 스트로브 RAS# : 행어드레스 스트로브 RAS#는 마스터 클록 K와 함께 사용되어(만, 그때의신호 CMd, CAS#, DTD#의 상태에 의존한다) 디램부를 활성화 한다.

즉 디램 행어드레스의 래치 및 디램 어레이 102에서 행의 선택을 수행하는 동시에, 디램부를 초기상태로설정하는 프리챠지 싸이클을 개시시키는 동시에 디램 어레이와 데이터 전송회로 사이의 데이터 전송, 명령레지스터의 데이터의 설정, 자동 리프레쉬 싸이클의 개시, 디램 NOP 싸이클의 생성 및 디램의 동작정지(파워다운) 등을 실행하기 위해서 이용된다.

즉 행어드레스 스트로브 RAS#는, 디램부에 있어서 기본 동작 싸이클을 결정한다

열어드레스 스트로브 CAS# : 열어드레스 스트로브 CAS#는 마스터 클록 K와 함께 사용되어서 디램의 열어드레스를 래치하기 위하여 사용된다.

디램 액세스 싸이클에서 행어드레스 스트로브 RAS#가 이미 주어져 있을매, 계속적으로 공급되는 열어드레스 스트로브 CAS#에 의해서 데이터 전송회로로부터 디램 어레이로 데이터 전송 또는 디램 어레이로부터 데이터 전송회로로의 데이터 전송이 후에 실명하는 제어신호 DTD#에 따라서 실행된다.

데이터 전송지시 DTD# : 데이터 전송지시 DTD#는 디램 어레이(102)와 데이터 전송회로(106) 사이의 데이터의 전송 및 그 방향을 결정한다.

암의 싸이클에서 행어드레스 스트로브 RAS#가 "L',이면, 데이터 전송회로로부터 디램 어레이로 데이터를전송할 DRAM 쓰기 전송 싸이클이 열어드레스 스트로브 CAS# 및 데이터 전송지시 DTD#가 마스터 클록K의 상승에지와 함께 "L"일때 실행된다.

데이터 전송지시 DTD#가 "H"이면, 디램 어레이로부터 데이터 전송회로로 향하는 데이터 전송이 실행된다.

행어드레스 스트로브 RAS#와 동기되어 데이터 전송지시 DTD#가 "L"로 하강하면, 디램은 프리챠지모드에 들어가고 이 프리챠지 싸이클이 완료할 때까지 모든 디램부에 대한 액세스 동작이 금지된다.

디램 어드레스 Ad0-Ad11 : 디램 어레이(102)는 16M(메가) 비트의 기억용량을 구비하고 있다.

하나의 디램 메모리 평면은 4k행*64열*16블록으로 구성되어 있다.

한개의 블록은 64열을 포함하고 있다.

디램 어드레스 Ad0-Ad11에는, 디램 행어드레스와 디램 열어드레스가 다중화(멀티플렉스)되어 공급된다.

마스터 클록 K의 상승에지에서 행어드레스 스트로브 RAS#가 "L"일 매, 디램 어드레스 Ad0-Ad11은 디램 어레이의 행을 지정하는 행어드레스로 받아들여진다.

마스터 클록 K의 상승에지에서 열어드레스 스트로브 CAS#가 "L"일때는, 디램 어드레스 Ad4-Ad9은 디램 어레이의 16비트의 메모리셀(16블록 각각으로부터 1비트)를 지정하기 위한 블록 어드레스로 사용된다.

마스터 클록 K의 상승에지에서 행어드레스 스트로브 RAS#가 "L"일때, 리프레쉬가 지시되었을 경우에는 리프레쉬 어드레스가 표시될 수도 있다.

에스램 클록 마스크 CMs : 에스램 클록 마스크는 내부 에스램 마스터 클록(K 버퍼(124)에서 발생된다)의 전송을 제어한다.

에스램 클록 마스크가 마스터 클록 K의 상승에지에서 활성상태에 있으면, 내부 에스램 마스터 클록은 그다음의 싸이클에서 정지되고, 에스램부는 그 앞의 싸이클의 상태를 유지한다.

에스램 클록 마스크는 같은 입출력 데이터를 지속적으로 유지하기 위해서도 사용된다.

칩 인에이블 E# : 칩 인에이블 E#는 에스램부의 동작을 제어한다.

칩 인에이블 E#가 마스터 클록 K의 상승에지에서 "H"이면, 에스램부는 그 싸이클에서 비선택상태(대기상태)로 설정된다.

마스터 클록 K의 상승에지에서 칩 인에이블 E#가 "L"(단 에스램 클록 마스크는 그 앞의 싸이클에서 "L"이라고 가정)인 때, 에스램부는 그 싸이클에서 활성화 된다.

출력 인에이블(후에 설명한다) G#가 "L"인 경우에는, 칩 인에이블 E#는 출력 임피던스를 제어하고, 공동의 입출력 구조에서 데이터의 쓰기 및 읽기가 수행될 수 있다.

쓰기 인에이블 WE# : 쓰기 인에이블 WE#는 에스램부와 데이터 전송회로 안에 대해 쓰기 및 읽기 동작을제어한다.

마스터 클록 K의 상승에지에서 칩 인에이블 E#가 "L"일때, 데이터 전송회로로부터 데이터의 읽기와, 에스램 M 어레이로부터 데이터의 읽기와/또는 데이터 전송회로로부터 에스램 어레이로 향한 데이터 전송이"H" 레벨(후에 설명하는 제어신호 CC1# 및 CC2#의 상태에 의해서 결정됨)에 있는 쓰기 인에이블 WE#에 의해 수행된다.

쓰기 인에이블 WE#가 이때 "L"이면, 데이터 전송회로에 대한 데이터의 쓰기와, 에스램 어레이의 선택된 메모리셀에 대한 데이터의 쓰기와, 에스램 어레이로부터 데이터 전송회로로 향한 데이터의 전송중의 어느것인가가 행하여진다(이것은 제어신호 CC1# 및 CC2#에 의해 결정된다).

제어 클록 CC1#, CC2# : 이들 제어 클록 CC1# 및 CC2#는 에스램부에 대한 액세스와 데이터 전송회로에 대한 액세스를 제어한다.

칩 인에이블 E#가 마스터 클록 K의 상승에지에서 "L"인 때, 수행될 모드가 이 제어 클록 CC1# 및 CC2#에 의해서 결정된다.

이 동작모드에 대하여는 바로 이어서 간단히 설명하고 후에 상세히 설명한다.

CC1#=CC2#="L" = 버퍼 읽기/쓰기(WE#=H/L) 싸이클이 실행되어, 데이터 전송회로로부터 데이터의 읽기/데이터 전송회로에 대한 데이터의 쓰기가 실행된다.

CC1#="L", CC2#="H" : 버퍼 읽기/쓰기 전송 및 에스램 읽기/쓰기 싸이클(WE#=H/L)이다.

이 싸이클에서는 데이터 전송회로와 에스램 어레이 사이에 데이터 전송이 행하여지고, 또한 에스램 어레이에 대한 데이터의 읽기 또는 쓰기가 실행된다.

쓰기 동작 및 읽기 동작은 쓰기 인에이블 WE#의 값 "H" 또는 "L"에 의해 결정된다.

CC1#="H", CC2#="L" : 버퍼 읽기/쓰기 전송 싸이클(WE#=H/L) 이 실행된다.

에스램 어레이와 데이터 전송회로 사이에서 데이터 전송이 실행된다.

CC1#=CC2#="H" : 에스램 읽기/쓰기(WE#=H/L) 싸이클이 행하여진다.

에스램 어레이에 대한 데이터의 읽기/쓰기 동작이 실행된다.

에스램 어드레스 As0-As11, 에스램 어레이는 각각 256행 16열로 배열된 메모리셀을 포함하는 4개의 메모리 평면을 포함하고 있다.

SRAM 여레이가 캐쉬 메모리로 이용될 경우, 캐쉬의 블록 사이즈는 16*4(4비트의 IO)이다.

에스램 어드레스 As0-As3는 하나의 캐쉬 블록에 있어서 1비트를 선택하는 블록 어드레스로서 이용되는 반면, 에스램 어드레스 As4-As11은 에스램 어레이의 행을 선택하기 위한 행어드레스로 사용된다.

출력 인에이블 G# : 출력 인에이블 G#만은 마스터 클록 K와 비동기적으로 주어진다.

출력 인에이블 G#가 "H"가 되면, 출력은 DQ 분f1모드 및 공동 DQ 모드의 어느 것에 있어서도, 고d1a피던스상태로 설정된다.

입출력 DQ0-DQ3 : 입출력 DQ0-DQ3는, 명령 레지스터에 의해 공통 DQ 모드가 선택되어 있을때는, 씨디램의 데이터이다.

각 데이터의 상태는, 마스터 클록 K와 비동기적으로 공급되는 출력 인에이블 G#에 의해 제어된다.

데이터의 출력은, 명령 레지스터의 내용(후에 설명됨)에 따라서 트랜스패런트모드 래치된 모드 및 레지스터에 입력된 모드중의 하나의 형태로 수행된다.

입력 D0-D3 : DQ 분리모드가 명령 레지스터에 의해 설정되어 있을때는, 이들은 입력 데이터를 표시한다.

쓰기 버퍼 싸이클 또는 쓰기 에스램모드 등과 같은 데이터 쓰기에서는, 입력 데이터 D0-D3는 마스터 클록 K의 상승에지에서 래치된다.

마스크 인에이블 M0-M3 : 이들은, 공동 DQ 모드가 명령 레지스터에 설정될때 인에이블된다.

마스크 인에이블 M0-M3는 입출력 데이터 DQ0-DQ3에 대응해 있어서, 그에 대응한 DQ 비트가 마스크될 것인가 아닌가를 결정한다.

마스크 데이터의 설정은 마스터 클록 K의 상승에지에서 마스크 인에이블 M0-M3의 상태에 따라 결정된다.

에스램 쓰기 싸이클 또는 버퍼 쓰기 싸이클에서 데이터 전송회로에 대한 또는 에스램 어레이에 대한 데이터 쓰기를 하는 때에, 소정의 입력 데이터는 마스크된다.

상술한 제어신호의 설명에서 명백한 것 같이, 씨디램 100에서 디램부에 관련된 동작의 제어와 에스램부에관련된 동작의 제어는 각각 별도로 실행된다.

데어터 전송회로에 대해 직접 데이터 쓰기와 직접 데이터 읽기가 가능하다.

그러므로, 디램부와 에스램부가 제어를 용이하게 할 수 있도록 서로 독립적으로 구동될 수 있다.

디램의 페이지모드 등과 같은 고속모드를 이용하는 데이터 전송이 실현될 수 있고, 액세스시간은 캐쉬 미스시에도 단축되고, 버스트모드가 실현될 수 있다.

데이터 전송회로(106)이 외부로부터 직접 액세스될 수 있기 때문에, 에스램 어레이(104)에 지정된 데이터는 외부로부터 이 데이터 전송회로에 대해 직접 액세스한 때에도 하등의 영향을 받지 않는다.

그러므로, 그래픽 데이터와 캐쉬 데이터(외부 처리장치인 CPU가 이용하는 데이터)가 디램 어레이(102)안에 함께 지정될 수 있다.

제 1 도에 있어서, 데이터 전송회로106온 16개의 전송게이트를 포함한다.

전송게이트의 각각은, 디램 어레이(102)로부터 에스램 어레이 또는 입출력부로 데이터를 전달하기 위한 읽기 전송버퍼 104와, 에스램 어레이(104) 또는 내부 데이터 버스(123) 위에 쓰기 데이터를 지정하기 위한 임시 레지스터 142와, 임시 레지스터(142)에 지정된 데이터를 디램 어레이로 전송하기 위한 쓰기 전송버퍼144와, 쓰기 전송버퍼 144로부터 디램 어레이로 향하는 데이터 전송에 대해 마스크를 걸기 위한 마스크 레지스터 146을 포함한다.

제 1 도에 있어서, 씨디램 100은 접지전위 Vss및 전원전위 Vcc를 받는다.

전원전위 Vcc는 그대로 씨디램의 내부 동작 전원전압으로 이용될 수도 있고, 내부에서 강압된 전원전압이 내부 동작 전원전압으로서 이용될 수도 있다.

다음에 씨디램이 실현하는 각종 동작에 대해서 설명하고, 그후에 씨디램의 각 부분의 상세 구성에 대해서 설명한다.

제2도는, 에스램부에 관련한 동작을 결정하기 위한 제어신호의 상태를 표로 하여 표시한 도면이다.

제2도에 있어서는, 마스터 클록 K의 상승에지에서의 각 제어신호의 상태와 그 때에 행하여지는 동작 싸이클(모드)를 표시한다.

제2도에 있어서, 기호 "X "는 임의의 상태를 표시한다.

제2도에서 명백한 것 같이, 에스램 어레이에 관한 동작을 제어하는 경우, 디램 어레이에 관련하는 동작을 제어하기 위한 제어신호 CMd, RAS#, CAS# 및 DTD#의 상태는 정의되지 않고 임의로 설정된다.

에스램 어레이에 관련하는 동작의 제어는 제 1 도에 표시하는 에스램 제어회로 132에 의해 수행된다.

에스램 어레이에 관련하는 부분의 동작 싸이클은, 에스램 마스터 클록을 1싸이클 정지시키기 위한 에스램파워다운 싸이클과, 출력부를 고임피던스상태로 설정하기 위한 비선택 에스램 싸이클과, 에스램으로부터 데이터를 읽기 위한 에스램 읽기 싸이클, 및 에스램에 데이터를 쓰기 위한 에스램 쓰기 싸이클을 포함한다.

에스램부에 관련된 동작은, 버퍼 읽기 전송 싸이클과, 에스램 어레이와 데이터 전송회로 사이에서 데이터전송을 수행하기 위한 버퍼 읽기 전송 및 읽기 싸이클과 버퍼 쓰기 전송 및 쓰기 싸이클과, 데이터 전송회로에 직접 액세스하기 위한 버퍼 읽기 싸이클 및 버퍼 쓰기 싸이클을 포함하고 있다.

제2도의 포에 표시된 각 동작 싸이클에 대해서 설명한다.

(에스램 파워다운)

에스램 파워다운 사이에 있어서는, 1싸이클 기간 에스램 마스터 클록이 정지된다.

에스램 제어회로(B2)에 있어서의 클록에 동기한 제어신호의 받아들이기가 행하여지지 않는다.

에스램 감지증폭기(센스앰프)는 그 앞의 싸이클의 상태를 유지한다.

출력버퍼는 그때의 상태를 유지한다.

연속적으로 데이터를 출력하여 계속할 수가 있다.

에스램 파워다운 싸이클을 위해서는, 에스램 클록 마스크 CMS를 마스크 클록 K의 상승에지로 "H"에 설정한다.

다음의 클록 싸이클에 있어서 에스램은 에스램 파워다운 싸이클에 들어간다.

마스터 클록 K의 상승에지로 에스램 클록 마스크 CMS가 "L"이머, 다음의 싸이클의 마스터 클록 K의 상승에지로 칩 인에이블 E#를 "L", 쓰기의 인에이블 WE#, 제어 클록 CC1# 및 CC2#를 공히 "H"로 설정하면, 에스램 읽기모드가 설정된다.

이 경우, 다음의 마스터 클록 K의 상승에지로 에스램의 데이터가 읽혀진다.

이 읽혀진 데이터는 그때 에스램 파워다운모드에 들어가면, 지속적으로 출력된다.

제3도에 있어서, 마스터 클록 K의 제1싸이클에 있어서 에스램 클록 마스크 CMS를 "H"로 설정하면, 다음의 마스터 클록K의 제2싸이클로부터 에스램 파워다운모드에 들어간다.

마스터 클록 K의 제1싸이클에 있어서 에스램은 아직 파워다운모드에 들어가 있지 않았기 때문에, 그 때의 칩 인에이블신호 E#, 쓰기 인에이블 WE#, 제어 클록 CC1# 및 CC2#의 상태의 조합에 의해 에스램 읽기모드가 지정되어, 그때에 에스램 어드레스버퍼 116에 주어지고 있는 에스램 어드레스 AS0∼AS11에 따라서에스램 어레이에 있어서의 메모리셀의 선택이 행하여져, 당해 선택된 메모리셀의 데이터가 마스터 클록 K의 상승에지로 확정상태가 된다.

마스터 클록K의 제2싸이클로부터 에스램은파워다운모드에 들어가, 에스램 마스터 클록이 공급되지 않으므로, 내부 동작은 중단하고, 그 상태를 유지한다.

출력버퍼(주증폭기)는 이경우 다음의 에스램 마스터 클록이 주어질때까지 이 상태를 유지하기 위해서, 마스터 클록 K의 제2싸이클의 상승에지에 있어서 확정한 데이터 Q1이 지속적으로 출력된다.

마스터 클록 K의 제4싸이클 상승에지로 에스램 클록 마스크 CMS를 "L"로 설정하므로서 에스램은 다음의 마스터 클록 K의 제5싸이클의 상승에지로부터 시작하는 싸이클에 있어서 파워다운모드로부터 해방된다.

마스터 클록 K의 제5싸이클 상승에지에 있어서 칩 인에이블 E#, 쓰기 인에이블 WE# 및 제어 클록 CC1# 및 CC2#의 상태의 조합에 의해 다시 에스램 읽기 싸이클이 지정된다.

마스터 클록 K의 제5싸이클에 있어서는 파워다운모드로부터 해방되어 있기 때문에, 그때까지 같은 데이터를 Q1에 지속적으로 출력하고 있던 출력버퍼(제 1 도에 있어서는 주증폭기)가, 클록 K를 주어지므로서 일단 출력 고임피던스상태가 된다.

출력 데이터의 출현 타이밍은 후에 상세히 설명한다.

마스터 클록 K의 제5싸이클에 있어서 주어진 에스램 어드레스 AS0∼AS11에 따라서 에스램 어레이의 메모리셀의 선택 및 이 선택된 메모리셀의 데이터의 읽기가 행하여진다.

마스터 클록 K의 제6싸이클의 상승에지로 출력 데이터 Q가 확정상태로 된다.

마스터 클록 K의 제5싸이클의 상승에지에 있어서 에스램 클록 마스크 CMs는 "H"이며, 마스터 클록 K의 제6싸이클이 규정하는 싸이클은 파워다운모드가 된다.

따라서 출력 데이터 Q2가 지속적으로 출력된다.

이 상태는 에스램 클록 마스크 CMs가 "H"인 상태에 있는한 지속된다.

마스터 클록 K의 제8싸이클의 상승에지로 에스램 클록 마스크 CMs를 "L"로 강하하므로서, 마스터 클록K의 제14싸이클은 파워다운모드로부터 해방된다.

그것에 의해 출력 데이터 Q가 고임피던스상태가 된다.

상술한 것과 같이 에스램 파워다운모드를 이용하므로서 에스램부의 동작을 정지시킬 수가 있고, 에스램부에 의한 클록 K에 동기한 동작에 의한 전류소비를 감소시킬 수가 있다.

(C1 셀렉트 에스램)

상술한 것과 같이, 에스램은, 출력버퍼(제 1 도의 주증폭기(138))을 출력 고임피던스상태로 설정한다.

C1 셀렉트 에스램모드는, 마스터 클록 K의 상승 에지로 에스램 클록 마스크 CMs를 "L"로 설정하고, 다음의 마스터 클록 K의 상승 에지로 칩 인에이블 E#을 "H"로 설정한다.

이것에 의해 다음의 싸이클로부터 C1 셀렉트 에스램모드로 들어가, 에스램 어레이의 데이터 전송, 데이터입출력은 모두 디스에이블상태가 되어, 출력 고임피던스상태가 된다.

이 C1 셀렉트 에스램모드는, 에스램부를 비선택상태(비동작상태)로 하여, 출력 임피던스를 고임피던스상태로 설정할 수가 있기 때문에, 데이터 읽기 동작으로부터 데이터 기록 동작으로의 변경시에 이전의 싸이클에서 읽혀지 새롭게 주어진 쓰기 데이터와 읽기 데이터와의 충돌에 의한 미스 데이터의 쓰기를 방지할 수있다.

제4도에 표시하는 동작 파형도에 있어서, 마스터 클록 K의 제1싸이클의 상승 에지로 에스램 클록 마스크 CMs는 "L"이다.

이때 칩 인에이블 E#이 "L"이여, 쓰기 인에이블 WE#, 제어 클록 CC1# 및 CC2#가 모두 "H"이므로, 에스램 읽기모드가 지정된다.

마스터 클록K의 제1싸이클에서 주어진에스램 어드레스As0∼As11이 받아들여지고, 이 어드레스(제4도에 있어서는 C1으로 표시한다)에 대응하는 메모리셀의 데이터 Q1이 읽혀진다.

마스터 클록 K의 제2싸이클에 있어서 집 인에이블 E#을 "H"로 올리면, 에스램은 C1 셀렉트 에스램모드에 들어간다.

이 상태에 있어서는, 에스램부는 비선택상태가 되고, 마스터 클록 K의 제3클록에 있어서 출력은 고임피던스상태가 된다.

칩 인에이블 E#을 "L"로 내리면, C1 셀렉트 에스램모드는 해제되어, 그때의 다른 제어신호 WE#, CC1#및 CC2#의 상태에 따라서 에스램 읽기모드가 제어되어, 그때에 주어진 에스램 어드레스(제4도에 있어서 C2)에 따른 데이터의 읽기가 행하여져, 출력 데이터 Q2가 주어진다.

마스터 클록 K의 제6싸이클에 있어서 E#가 "H"가 되여, 이 마스터 클록 K의 제5사이클로부터 에스램은 C1 셀렉트 에스램모드가 지속되어, 출력 고임피던스상태가 유지된다.

C1 셀렉트 에스램모드에 있어서는, 에스램부는 마스터 클록 K의 1 싸이클 기간 비선택상태가 된다.

제5도는 에스램 파워다운모드 및 C1 셀렉트 에스램모드에 관련하는 부분의 구성을 표시하는 도면이다.

제5도에 표시하는 구성은, 제 1 도에 표시한 구성에 있어서 에스램 제어회로(B2) 및 클록 마스크회로(B0)의 주증폭기(138)의 구성에 대응한다. 제5도에 있어서, 에스램 제어회로(132)는, 마스터 클록 K를 받아 내부 클록 K₁를 발생하는 K버퍼(124)와, 내부 클록 K₁와 에스램 클록 마스크 CMs에 응답하여 에스램 마스터 클록 SK를 발생하는 마스크회로(130)을 포함한다.

마스크회로(130)은, 내부 클록 K₁에 응답하여 에스램 클록 마스크 CMs를 1클록 싸이클 기간 지연시키는 쉬프트 레지스터(152)와, 쉬프트 레지스터(152)로부터 클록 마스크 CMSR에 응답하여 내부 클록 K₁를 선택적으로 통과시키는 게이트회로(164)를 포함한다.

게이트회로(164)는, 예를들면 P채널 MOS 트랜지스터로된 전송게이트로 구성된다.

클록 마스크 CMSR이 "H"인 때, 내부 클록 K₁의 전송을 금지한다.

게이트회로(164)는 논리 게이트를 사용하어 구성되어도 좋다.

마스크회로(130)으로부터 에스램 마스터 클록 SK가 발생된다.

에스램 제어회로(132)는, 에스램용 클록 SK에 응답하여 칩 인에이블 E#을 래치하는 E버퍼(154)와, 에스램 마스터 클록 SK와 E버퍼로부티의 내부 칩 인에이블 E에 응답하여 쓰기 인에이블 WE#를 래치하여 내부 쓰기 인에이블 WE를 발생하는 WE버퍼(156)과, 내부 칩 인에이블 E와 에스램 마스터 클록 SK에 응답하여 제어클록 CC1# 및 CC2#을 래치하어 내부 제어클록 CC1 및 CC2를 각각 발생하는 CC1버퍼(158) 및CC2버 퍼 (160)을 포함한다.

에스램 제어회로(132)는 다시, E버퍼(154)로부터의 내부 칩 인에이블 E에 응답하여 활성화되어, 에스램마스터 클록 SK에 의해 타이밍이 규정되어서 버퍼(156), (158) 및 (160)로부터 주어진 쓰기 인에이블 WE, 제어클록 CC1 및 CC2를 받아서 그들의 상태의 조합에 따라서 필요한 제어신호를 발생하는 제어신호 발생회로(166)을 포함한다.

제어신호 발생회로(166)로부터는 에스램 어레이를 구동하기 위한 에스램 어레이 구동용 제어신호와 데이터 전송회로를 구동하기 위한 데이터 전송 구동 제어신호가 발생된다.

에스램 어레이와 데이터 전송회로와의 사이의 데이터 전송시에는 마스터 클록에 의해 그 전송 기간이 규정된다.

데이터를 확실하게 전송하기 위해서 씨디램은 다시, 출력 인에이블 G#을 받아서 내부 출력 인에이블 G를 발생하는 G버퍼(162)와, 내부 출력 인에이블 G와 제어신호 발생회로(166)로부터의 제어신호에 응답하여 주증폭기(138)을 제어하는 출력 제어회로(168)를 포함한다.

출력 제어회로(168)은 제 1 도에 표시하는 구성에 있어서 에스램 제어회로(132)에 포함된다.

출력 제어회로(168)은, G버퍼(162)로부터의 내부 출력 인에이블 G와 제어신호 발생회로로부터의 인에이블신호 E1과 받는 게이트회로(176)과, 게이트회로(176)의 출력과 쉬프트 레지스터(152)로부터의 클록 마스크 CMSR를 받는 게이트회로(178)를 포함한다.

게이트회로(176)은 그 양 입력에 주어진 신호가 공히 "L"인 때에 "H"의 신호를 발생한다.

게이트회로(178)은 적어도 한편의 입력이 "H"가 되면 "H"의 신호를 발생한다.

주증폭기(138)은, 내부 데이터 버스(123a)(제 1 도에 표시하는 내부 데이터 버스(123)중의 1비트 데이터선)상의 신호를 반전하는 인버터회로(172)와, 출력 제어회로(168)의 출력에 응답하여 인에이블 상태가 마스크 CMSR에 따라서 접속하는 접속 게이트(173)을 포함한다.

인버터회로(174)의 출력은 3상태 인버터회로(170)의 입력에 주어진다. 클록 마스크 CMSR가 "H"인 때 인버터회로(170) 과 인버터회로(174)가 래치회로를 구성한다.

다음에 동작에 대해서 간단히 설명한다.

쉬프트 레지스터(152)로부터는 1클록 싸이클 늦어진 클록 마스크 CMSR가 출력된다.

이 1클록 싸이클 늦어진 클록 마스크 CMSR에 따라서 게이트회로(164)가 내부 클록 K₁를 통과시킨다.

따라서, 외부에서 에스램 클록 마스크 CMS가 발생될 경우, 다음의 클록 싸이클에 있어서 에스램 마스터클록 SK의 에스램 제어회로(132)에 전달이 금지된다.

제어신호 발생회로(166)은 에스램 마스터 클록 SK에 의해 동작 타이밍이 규정되어서 필요한 내부 제어신호를 발생한다.

또 버퍼회로 154, 156, 158 및 160은 내부 칩 인에이블 E와 에스램 마스터 클록 SK에 따라서 주어진 데이터의 래치를 실행한다.

에스램 마스터 클록 SK가 주어지지 않는 경우에는 각 버퍼는 새로운 래치동작을 행하지 않는다. 마찬가지로 칩 인에이블 E가 발생되지 않는 경우에도 버퍼는 각각 동작하지 않는다.

칩 인에이블 E가 "H"의 비선택상태를 표시하고 있는 경우에는, 버퍼 156, 158 및 160은 동작하지 않는다.

이때 또 제어신호 발생회로(166)도 동작하지 않는다.

에스램 마스터 클록 SK가 클록 마스크 CMS에 의해 마스크 되는 경우는 이 마스크 클록 CMS가 발생되고 나서 다음의 사이클이다.

따라서 외부에서 에스램 클록 마스크 CMS가 주어졌을 경우, 그 싸이클에 있어서는 내부 칩 인에이블 E및 에스램 마스터 클록 SK가 발생되기 때문에, 주어진 제어신호에 따른 동작이 실행된다.

다음의 싸이클에 있어서는 내부 제어신호가 발생하지 않고, 제어신호 발생회로 166은 앞의 사이클의 상태를 유지한다.

제어신호 발생회로(166)은 칩 인에이블 E를 소정 기간 지연시켜 내부 칩 인에이블 E1을 발생한다.

이것에 의해 출력 타이밍이 정확하게 설정된다(이 발생 타이밍은 에스램 마스터 클록 SK에 의해 규정되기 때문이다).

클록 마스크 CMSR가 "H"인때, 3상태 인버터회로(170)은 동작상태에 있고, 또 접속 게이트(173)도 도통상태가 된다.

이것에 의해 인버터회로(170) 및 (174)에 의한 래치회로가 구성된다.

G버퍼(162)의 출력이 활성상태인 동안 인버터회로(170) 및 (174)에 의해 출력 데이터 DQ는 동일 데이터를 계속 유지한다.

칩 인에이블 E#가 "L"로 강하하면, 내부 칩 인에이블 E도 "L"로 내려가 제어신호 발생회로(166)은 칩 인에이블 E1을 "H"에 초기화한 후 다시 소정 시간 경과 후에 "L"로 내려간다.

따라서 클록 마스크 CMSR가 "L"인 경우, 인버터회로(170)이 출력 고임피던스상태가 되고, 소정 시간 경과 후에 내부 출력 인에이블 G가 "L"이면 내부 칩 인에이블 E1에 따라서 인버터회로(170)이 동작상태로되어, 새로운 출력 데이터가 나타난다.

상술한 것과 같이 또, 클록 마스크 CMSR 및 칩 인에이블 E#에 의해 출력의 임피던스상태를 설정할 수가있다.

제6도는 제5도에 표시한 버퍼회로의 구성의 일예를 표시하는 도면이다.

제6도에 있어서는, 제5도에 표시하고 있지 않은 에스램 어드레스버퍼의 구성을 표시한다.

버퍼(156), (158) 및 (160)은 제6도에 표시하는 버퍼와 같은 구성을 구비하고 있다.

제6도에 있어서 버퍼(116)은, 에스램 마스터 클록 K에 의해 출력상태가 결정되는 3상태 인버터회로(7011)과, 인버터회로(7011)의 출력을 받는 인버터회로(7013)과, 내부 칩 인에이블 E에 응답하여, 출력 인에이블상태가 되는 3상태 인버터회로(7014)를 포함한다.

인버터회로(7013)의 출력은 인버터회로(7013)로부터 내부 어드레스신호 int. AS가 발생된다. 다음에 동작에 대해서 간단하게 설명한다.

3상태 인버터회로(7011)은 내부 에스램 마스터 클록 SK가 "L"의 상태인 때에 활성상태가 되어, 외부로부터 주어지는 어드레스 AS를 반전하여 통과시킨다.

에스램 마스터 클록 SK가 "H"인 때에는 인버터회로(7011)은 출력 고임피던스상태가 된다.

따라서, 이 인버터회로(7011)은 에스램 마스터 클록 SK의 상승 에지로 그때 주어진 어드레스 AS를 받아들인다.

인버터회로(7014)는, 내부 칩 인에이블 E가 "L"의 칩 선택상태를 표시하고 있을 때는 인에이블상태가 되어, 칩 비선택상태를 표시하는 "H"에 칩 인에이블 E가 있을 때에는 인버터회로(7014)는 출력 고임피던스상태가 된다.

따라서 내부 클록 SK의 상승 에지에 있어서 집 인에이블 E가 "L"에 있으면, 인버터회로(7011)에 그때공급된 어드레스 AS가 그 인버터회로(7013) 및 (7014)에 의해 래치되어, 내부 에스램 어드레스가 발생된다.

제7도는 제5도에 표시하는 E버퍼 구성은 표시하는 도면이다.

제7도에 있어서 E버퍼(154)는, 전원 전위 V_cc에 소스가 접속되어, 그 게이트에 에스램 마스터 클록 SK를 받는 P채널 MOS 트랜지스터 Tr(700)과, P채널 MOS 트랜지스터 Tr(700)의 드레인에 그 소스가 접속되어, 그 게이트에 칩 인에이블 E#를 받는 P채널 MOS 트랜지스터 Tr(701)과, 그 게이트에 c1q 인에이블 E#을 받아, 그 드레인이 MOS 트랜지스터 Tr(701)의 드레인에 접속되는 N채널 MOS 트랜지스터 Tr(702)과, 그 드레인이 MOS 트랜지스터 Tr(702)의 소스에 접속되어, 그 게이트에 에스램 마스터 클록의 반전신호 /SK를 수신하는 n채널 MOS 트랜지스터 Tr(703)을 포함한다.

E버퍼(154)는, 에스램 마스터 클록 SK가 "H"인 때는 출력 고임피던스상태가 되고(트랜지스터 Tr(70) 및 Tr(703)이 모두 오프상태), 에스램 마스터 클록 SK가 "L"인 때에는 칩 인에이블 E#를 반전하여 내부칩 인에이블 E의 반전신호 /E를 발생한다.

이것에 의해, 에스램 마스터 클록 SK에 따라서 칩 인에이블 E#을 내부에 받아들일 수가 있다.

상술한 것과 같은 에스램 제어회로 및 주증폭기회로(138)의 구성을 이용함으로써 에스램 파워다운모드및 C1 셀렉트 에스램모드를 용이하게 실현할 수가 있다.

(에스램 읽기)

에스램 읽기모드는 에스램 어레이로부터 데이터를 읽는 모드다.

이 동작모드는 제8도에 표시한 것 같이, 마스터 클록 K의 상승 에지에 있어서 칩 인에이을 E#을 "L", 쓰기 인에이블 W#, 제어클록 CC1# 및 CC2#를 공히 "H"로 설정한다.

여기서 이하의 설명에 있어서는 에스램 클록 마스크 CMS는 "L"에 있다고 가정한다.

이때, 동시에 받아들인 에스램 어드레스 AS0∼AS11에 따라서 에스램 제어회로(132)(제 1 도 참조)의 제어하에 메모리셀 선택 동작이 실행되어, 선택된 에스램 어레이안의 메모리셀의 데이터가 내부 데이터 버스(123)(제 1 도 참조)상에 전달된다.

이때 출력 인에이블 G#이 "L" 있으면, 다음의 클록신호의 상승 에지에 있어서 확정 데이터가 출력된다. 에스램은 고속이다.

따라서 각 마스터 클록 K의 상승 에지에 있어서 이 에스램 읽기모드로 설정함으로써 다음의 클록 싸이클의 상승 에지로 확정 데이터가 출력된다(단 출력 인에이블 G#가 "L"인 경우).

출력 인에이블 G#를 "H"로 설정하면, 주증폭기회로(138)은 출력 고임피던스상태가 된다.

제9도는 에스램 읽기모드시에 있어서의 데이터의 흐름을 표시하는 도면이다.

이때, 제 1 도에 표시하는 에스램으로 디코더(118)에 대응하는 구동(118a)가 에스램 어드레스 AS4∼AS11를 기록하여 에스램 어레이(104)에 있어서의 1행을 선택한다.

에스램 어레이(104) 1행에는 16비트의 메모리셀에 접속된다.

이 16비트중의 1비트의 메모리셀이 열디코더(120)에 의해 선택된다.

열디코더(120)은 에스램 어드레스 AS0∼AS3를 디코드하며, 16비트중의 1비트의 메모리셀을 선택한다.

SA+IO 제어회로(122)는 이 에스램 어레이(104)에 있어서 선택된 메모리셀 데이터를 읽는다.

(에스램 쓰기)

에스램 쓰기모드는 에스램 어레이의 메모리셀에 데이터를 기록하는 동작모드이다.

이 에스램 쓰기모드를 위해서는, 제10도에 표시한 것과 같이, 마스터 클록 K의 상승 에지에 있어서 칩 인에이블 E# 및 쓰기 인에이블 WE#를 공히 "L"로 설정하고 또한 제어 클록 CC1# 및 CC2#를 공히 "H"로설정한다.

이 경우에 있어서도 전의 싸이클에 있어서는 에스램 클록 마스크 CMS는 "L"로 설정된다. 이 조건은(이후에 설명함), 클록 CMS는 "L"로 설정되어 있는 것으로 간주한다.

제10도에 있어서는, 마스크 데이터 MO∼MS가 사용되어 있으며, 공동 DQ 핀 배치의 상태에 있어서의 에스램 읽기모드와 에스램 쓰기모드에 있어서의 동작 파형이 표시된다.

제10도에 있어서, 마스터 클록 K의 제1사이클의 상승 에지에 있어서 칩 인에이블 E#을 "L"로 설정하고, 쓰기 인에이블 WE#, 및 제어 클록 CC# 및 CC2#는 "H"로 실정하면, 에스램 읽기모드가 설정된다.

출력 인에이블 G#이 "L"에 있으면 다음의 클록 K의 상승으로 데이터가 읽혀진다.

에스램 읽기모드로부터 에스램 쓰기모드로 변환하기 때문에, 마스터 클록 K의 제3의 싸이클의 상승 에지로 칩 인에이블 E#을 "H"로 상승한다. 이것에 의해 에스램부에 대한 C1 셀렉트 에스램모드가 설정되어, 클록 K의 제2의 싸이클에 있어서 지정된 에스램 메모리셀 데이터가 마스터 클록 K의 제3의 클록의 상승에지로 확정된 후에 출력 고임피던스상태로 된다.

마스터 클록 K의 제4사이클에 있어서, 집 인에이블 E# 및 쓰기 인에이블 WE#를 공히 "L"로 설정하고 또한 제어 클록 CC1# 및 CC2#를 "H"로 설정하면 에스램 쓰기모드가 설정된다.

이때에, 주어지고 있던 에스램 어드레스 AS0∼AS11가 받아들여지고, 또한 이때의 마스크 데이터 M0∼M3(제10도에 있어서 M3로서 표시한다)와 내부 쓰기 데이터 D3의 소정 비트에 대해 쓰기 마스크가 걸린다.

이후 이 칩 인에이블 E# 및 쓰기 인에이블 WE#가 "L"에 있고, 제어 클록 CC1# 및 CC2#가 공히 마스터클록 K의 상승 에지로 쓰기 데이터 및 마스크 데이터 M가 받아들여지고, 데이터의 쓰기가 행해진다.

마스크 클록 K의 제9싸이클에 있어서 칩 인에이블 E#은 "L", 쓰기 인에이블 WE#, 제어 클록 CC1# 및 CC2#를 "H"로 설정하므로서 에스램 읽기모드가 설정된다.

출력 인에이블 G#가 "L"에 있으면 마스터 클록 K의 제10싸이클 및 제11싸이클의 상승 에지에서 읽혀진 데이터 Q8 및 Q9이 각각 확정상태로 된다. 마스터 클록(12)의 상승 에지보다도 앞의 출력 인에이블 G#를 "H"로 하면, 쓰기 인에이블 WE#이 "H"이며, 입출력 핀 DQ는 고임피던스상태가 된다.

상술한 것과 같이, 에스램 어레이에의 액세스는 고속이므로, 데이터의 쓰기도 클록 K의 1 싸이클로 완료된다.

제10도에서 보는 것과 같이, C1 셀렉트 에스램모드를 이용하므로서, 읽기 동작으로부터 쓰기 동작에의 전환시에 읽혀진 데이터(Q2)가 다음의 싸이클의 쓰기 데이터(D3)에 악영향을 끼치는 일이 없이 확실한 데이터의 쓰기를 실행할 수가 있다.

제11도는 에스램 쓰기모드시에 있어서의 데이터의 흐름을 표시하는 도면이다.

제11도에 있어서, 워드선 구동회로(118a)가 구동되어, 에스램 어레이(109)에 있어서의 행선택 동작을 실행하고, 열 메모리셀을 선택한다.

이 선택된 에스램 어레이(104)안의 메모리셀에 블록(122)를 통해서 데이터가 쓰여진다.

제9도 및 제11도에 표시한 것과 같이, 에스램 읽기모드 및 에스램 쓰기모드에 있어서는, 데이터 전송회로및 디램 어레이의 동작과 관계없이 에스램 어레이에의 데이터의 쓰기 및 에스램 어레이로부터의 데이터의 읽기가 실행된다.

따라서 에스램 어레이에의 액세스시에 있어서, 이것과 병행하여 데이터 전송회로와 디램 어레이 사이의 데이터 전송을 실행할 수가 있다.

제 1 도에 표시한 것과 같이, 디램 제어회로(128)과 에스램 제어회로(132)가 별도로 설치되어 있기 때문에이와 같은 동작을 실행할 수가 있다.

(버퍼 읽기 전송)

버퍼 읽기 전송모드는 읽기 전송버퍼로부터 에스램에 데이터를 전송하는 모드이다.

이 모드에 있어서, 데이터 전송회로로부터 16비트의 데이터가 동시에 에스램 어레이에 전송된다.

제12도에 표시한 것과 같이, 버퍼 읽기 전송모드는, 마스터 클록 K의 상승 에지에서 칩 인에이블 E# 및 제어 클록 CC2#를 "L"에, 쓰기 인에이블 WE# 및 제어 클록 CC1#을 "H"로 설정하므로서 실현된다.

제12도에 있어서 다른 동작모드도 겸해서 표시한다.

버퍼 읽기 전송모드에 있어서는, 그 때 주어지는 에스램 어드레스 AS0∼AS3를 "L"에 설정하므로서 이데이터 전송 동작이 보장된다.

즉, 이 에스램 어드레스 비트 AS0∼AS3를 "L"에 설정하므로서, 16비트의 일괄 데이터 전송 동작이 보장된다.

다음에 제12도를 참조하여, 이 버퍼 읽기 전송모드의 동작을 다른 동작모드와 함께 설명한다.

제12도에 있어서, 마스더 클록 K의 제1싸이클의 상승 에지에 있어서는, 에스램 읽기모드가 설정된다.

그때에 주어지는 에스램 어드레스 C1에 따라서 에스램 읽기 동작이 실행되어, 마스터 클록 K의 제2싸이클의 상승 에지로 출력 데이터 Q1이 확정상태로 된다.

마스터 클록 K의 제2싸이클의 상승 에지로 칩 인에이블 E#이 "H"에 설정되어 있기 때문에, 이 마스터클록 K의 제2사이클은 C1 셀렉트 에스램모드가 되고, 마스터 클록 K의 제3사이클의 상승에 있어서는, 출력은 고임피던스상태이다.

이때 또 마스터 클록 K의 제3사이클의 상승 에지에 있어서 칩 인에이블 E# 및 제어 클록 CC2#가 공히"L"에 설정되며 또한 쓰기 인에이블 WE# 및 제어 클록 CC1#가 "H"에 설정된다.

이것에 의해 버퍼 읽기 전송모드가 설정된다.

이때 에스램 어드레스 AS0∼AS3가 "L"에 설정된다.

에스램 어드레스 AS4∼AS11에 따라서 에스램 어레이에 있어서 행의 선택 동작이 행하여진다.

1행에는 16비트의 에스램 메모리셀이 접속된다.

접속된 16비트의 에스램 메모리셀에 읽기 전송버퍼(140)로부터 데이터가 일괄하여 전송된다.

에스램 어레이는 비트 선 프리챠지 등의 동작을 필요로 하지 않는다.

읽기 전송버퍼로부터 데이터를 전송한 후에는 곧 에스램 어레이에 액세스 할 수 있다.

제12도에 있어서는, 마스터 클록 K의 제4사이클의 상승 에지에 있어서 칩 인에이블 E#가 "L", 쓰기 인에이블 WE# 및 제어 클록 CC1# 및 CC2#가 "H"로 설정되어, 에스램 읽기모드가 설정되어 있다.

그것에 의해 마스터 클록 K의 제5싸이클의 상승 에지에 있어서 에스램 메모리셀로부터 데이터가 읽혀진다.

이어서 마스터 클록 K의 제5싸이클의 상승 에지에 있어서 칩 인에이블 E#을 "H"로 설정하므로서 C1셀렉트 에스램모드가 설정되고, 제5싸이클은 에스램은 비선택상태가 되고, 출력은 소정 기간 경과 후 고임피던스로 된다.

제6싸이클에 있어서, 마스터 클록 K의 상승 에지에 있어서 칩 인에이블 E# 및 제어 클록 CC2#가 공히"L"로 설정되어, 쓰기 인에이블 WE# 및 제어 클록 CC1#이 "H"로 설정되어 버퍼 읽기모드가 설정된다.

이것에 의해 에스램 어레이에 있어서 16비트의 메모리셀이 선택되어, 선택된 16비트의 에스램 메모리셀에 읽기 전송버퍼(140)로부터 데이터가 전송된다.

이어서, 마스터 클록 K의 제7싸이클에 있어서, 칩 인에이블 E# 및 쓰기 인에이블 WE#를 "L"로 설정하고, 제어 클록 CC1# 및 CC2#를 공히 "H"로 설정하면, 에스램의 쓰기모드가 설정된다.

그때에 주어진 데이터 D5가 마스크 데이터 M5에 따라서 에스램안의 선택된 메모리셀에 기록된다.

마스터 클록 K의 제8싸이클에 있어서, 칩 인에이블 E#가 "L"로 설정되어, 쓰기 인에이블 WE# 및 제어클록 CC1# 및 CC2#가 공히 "H"로 설정되어, 에스램의 읽기모드가 설정된다.

그러나 출력 인에이블 G#가 이때 "H"이기 때문에 장치 외부에서는 출력 고임피던스상태가 된다.

마스터 클록 K의 제9싸이클에 있어서 다시 버퍼 읽기 전송 동작이 행하여져, 읽기 전송버퍼로부터 에스램 어레이에외 데이터 전송이 행하여진다. 마스터 클록 K의 제10싸이클에 있어서 에스램 쓰기모드가 설정되어, 제10싸이클에 있어서 에스램 어레이안의 선택된 메모리셀에 데이터가 기록된다.

상술한 것과 같이, 버퍼 읽기 전송모드를 설정하므로서, 캐쉬 미스시에 있어서 고속으로 에스램 어레이에캐쉬 블록을 일괄로 해서 전송할 수가 있고, 캐쉬 미스에 있어서의 액세스 시간을 대폭으로 단축할 수가 있다. 버퍼 읽기 전송모드에 따라서 에스램 어레이에 데이터가 전송되어 고속으로 에스램 어레이에 액세스 할 수가 있기 때문이다.

제13도는, 버퍼 읽기 전송모드시에 있어서의 데이터의 흐름을 표시하는 도면이다.

버퍼 읽기 전송모드에 있어서는, 워드선 구동회로(118a)가 에스램 어레이(104)에 있어서의 1행을 선택하고, 이 선택된 1행(16비트)에 읽기 데이터 전송버퍼(140)로부터 일괄하여 16비트의 데이터가 전달된다.

읽기 데이터 전송버퍼(140)은 후에 상세하게 설명하지만, 16비트의 데이터를 일괄하여 전송할 수가 있도록 16개의 버퍼를 구비하고 있다.

(버퍼 쓰기 전송모드)

버퍼 쓰기 전송모드는 에스램 어레이로부터 데이터 전송회로에 포함되는 쓰기 데이터 전송버퍼(임시버퍼를 포함한다)에 데이터를 전송하는 모드이다.

제14도에 버퍼 쓰기 전송모드시에서의 제어신호의 상태를 표시한다.

버퍼 쓰기 전송모드는, 마스터 클록 K의 상승 에지에 있어서, 칩 인에이블 E#, 쓰기 인에이블 WE# 및 제어 클록 CC2#를 "L"에 설정하고 제어 클럭 CC1#을 "H"로 설정하므로서 지정된다.

버퍼 쓰기 전송모드에 있어서는 에스램 어드레스 AS0∼AS3를 모두 "L"에 설정할 필요가 있다.

데이터 전송 동작을 확실하게 행하기 위한 것이다.

버퍼 쓰기 전송모드시에 있어서는, 마스크 레지스터(146)에 포함되는 마스크 비트(마스크 데이터)가 모두 리세트상태("0"상태) 에 설정된다.

에스램 어레이로부터 쓰기 전송버퍼(144)로 전송된 데이터를 전부 디램 어레이에 전송할 필요가 있기 때문이다.

제14도를 참조하여 버퍼 쓰기 전송모드를 포함하는 동작에 대해서 설명한다.

제14도에 있어서, 마스터 클록 K의 제1사이클의 상승 에지에 있어서 에스램 읽기모드가 지정된다.

이것에 의해 에스램 어레이에 있어서 메모리셀의 선택이 행하여져, 선택된 메모리셀의 데이터가 마스터클록 K의 제2싸이클의 상승 에지에서 확정상태로 된다.

마스터 클록 K의 제2사이클의 상승 에지로 칩 인에이블 E#가 "H" 상승되고, C1 셀렉트 에스램모드가 지정되고, 에스램이 비선택상태가 되고, 출력은 고임피던스상태로 된다.

마스터 클록 K의 제3사이클에 있어서 칩 인에이블 E#, 쓰기 인에이블 WE#, 제어 클록 CC2#가 "L"로설정되어, 제어 클록 CC1#가 "H"로 설정되어 버퍼 쓰기 전송모드가 지정된다.

버퍼 쓰기 전송모드에 있어서, 에스램 어드레스 AS0∼AS3는 모두 "L"에 설정된다.

나머지의 에스램 어드레스 AS4∼AS11을 사용하여 에스램 어레이에 있어서 1행 (16비트)가 선택되어, 이 선택된 16비트의 에스램 메모리셀의 데이터가 동시에 쓰기 전송버퍼에 전송된다(임시버퍼에 래치된다).

마스터 클록K의 제4싸이클에 있어서 에스램 읽기모드가 지정되어, 에스램 어드레스AS0-AS11에 따른 메모리셀의 선택 동작이 행하여져, 선택된 메모리셀의 데이터가 읽혀진다.

마스터 클록 K의 제5싸이클에 있어서 다시 C1 셀렉트 에스램모드가 지정되어, 마스터 클록 K의 제5싸이클은 에스램은 비선택상태로 되어, 출력은 고임피던스상태가 된다.

마스터 클록 K의 제7싸이클에 있어서 에스램 쓰기모드가 지정된다.

이때 출력 인에이블 G#는 "H"이머, 마스크 데이터 MS(마스크 비트 M0∼M3)에 따르는 데이터의 기록이 에스램 어레이에서 실행된다.

마스터 클록 K의 제9싸이클에 있어서 버퍼 쓰기 전송모드가 지정되어, 에스램 어레이의 일행이 선택되어, 당해 선택된 1행에 접속되는 메모리셀의 데이터가 쓰기 데이터 전송버퍼에 전송된다.

마스터 클록 K의 제10싸이클에 있어서 에스램 쓰기모드가 지정되어, 에스램 어레이에의 데이터의 기록이 실행된다.

제15도는 버퍼 쓰기 전송모드에 있어서의 데이터의 흐름을 표시하는 도면이다.

제15도에 있어서, 워드선 구동회로(118a)가 구동되어, 에스램 어레이(104)에 있어서 1행이 선택되어, 이선택된 1행에 접속되는 매모리셀의 데이터 전송버퍼에는 주어진 데이터를 일시적으로 지정하기 위한 임시버퍼가 설치되어 있고, 실제는 임시버퍼(142)에 있어서 래치된다.

이 임시버퍼(142)에 에스램 어레이(104)의 전송 데이터를 일단 래치하도록 구성하므로서, 에스램 어레이(104)로부터 데이터를 퇴피시켜(캐쉬 미스일 때) 그 동작과 병행하여 디램 어레이로부터 캐쉬 데이터를 읽기 데이터 전송버퍼(140)을 통해서 전송하는 병행 동작을 실행할 수가 있어, 캐쉬 미스시에 있어서의 데이터의 전송을 고속으로 행할 수가 있고, 액세스 시간을 단축할 수가 있다.

이하의 설명에 있어서도 에스램 어레이로부터 쓰기 데이터 전송버퍼에의 데이터 전송은 데이터가 임시버퍼에 격납되는 상태를 표시한다.

(버퍼 읽기 전송/에스램 읽기)

버퍼 읽기 전송 및 에스램 읽기모드에 있어서는, 읽기 데이터 전송버퍼로부터 에스램 어레이에 데이터가 전달되어, 한층 에스램 어드레스에 따라서 에스램 어레이로부터 전송된 데이터중 하나의 1비트(×4인 경우합계 4비트)의 데이터가 출력된다.

버퍼 읽기 전송 및 에스램 읽기모드는, 마스터 클록 K의 상승 에지로 칩 인에이블 E#, 및 제어 클록 CC1#를 "L"에 설정하고, 또한 쓰기 인에이블 WE# 및 제어 클럭 CC2#을 "H"로 설정하므로서 지정된다.

제16도에 버퍼 읽기 전송 및 에스램 읽기모드를 포함하는 동작 순서에 있어서의 제어신호의 상태를 표시한다.

제16도에 있어서, 마스터 클록 K의 제1싸이클의 상승 에지에 있어서, 에스램 읽기모드가 지정되는 에스램 어레이에 있어서의 메모리셀의 선택동작이 실행되어, 선택된 에스램 메모리셀의 데이터가 읽혀진다.

마스터 클록 K의 세2싸이클의 상승 에지에 있어서 칩 인에이블 E# 및 제어 클록 CC1#을 "L"로 설정하고 쓰기 인에이블 WE# 및 제어 클록 CC2#를 "H"로 설정한다.

이 제어신호의 상태의 조합에 의해, 버퍼 읽기 전송 및 에스램 읽기모드가 지정된다.

이 동작모드시에 있어서, 에스램 어레이에 있어서 1행이 선택되고, 이 선택된 1행의 메모리셀에 읽기 데이터 전송버퍼 DTBR로부터 동시에 데이터가 전달된다.

이 데이터 전달 후, 에스램 블록 어드레스 AS0∼AS3에 따라서 메모리셀(열)의 선택 동작이 실행되어, 이 선택된 메모리셀에 전달된 데이터가 읽혀진다.

마스터 클록 K의 제3싸이클에 있어서로 다시 버퍼 읽기 전송 및 에스램 읽기모드가 지정되어, 읽기 데이터 전송버퍼 DTBR로부터 에스램 어레이의 데이터의 전송 및 전송된 데이터(16비트)로부터 1비트의 선택이 행하여진다.

여기서, 버퍼 읽기 전송 및 에스램 읽기모드가 마스터 클록 K의 연속하는 싸이클로 실행되는 것은, 후에설명하는 디램의 페이지모드로 이용하여 디램 어레이로부터 읽기 데이터 전송버퍼에의 데이터 전송을 각 클록 사이클마다 행할 수가 있기 때문이다.

이 디램의 페이지모드의 실현은, 디램 어레이부의 구동을 행하기 위한 제어회로부와, 에스램 어레이에 관련된 로더의 정의하기 위한 제어부를 독립으로 설치했기 때문에 가능하게 된다.

마스터 클록 K의 제5싸이클에 있어서 C1 셀렉트 에스램모드가 지정되어, 이 제5싸이클에 있어서 에스램은 비선택상태가 되어, 출력 고임피던스상태가 된다.

마스터 클록 K의 제6싸이클에 있어서 에스램모드가 지정되어, 마스터 클록 K의 제7 및 8싸이클 각각에 있어서 버퍼 읽기 전송 및 에스램 읽기모드가 연속해서 행하여져서, 마스터 클록 K의 제9싸이클에 있어서 에스램 읽기모드가 지정된다.

에스램 읽기모드 및 버퍼 읽기 전송 및 에스램 읽기모드를 연속해서 실행하는 것은, 후에 설명하지만, 캐쉬히트시에 있어서 에스램 읽기모드가 실행되어, 캐쉬 미스시에 있어서 디램 어레이에 있어서 감지증폭기의 래치 기능을 이용하고, 디램 어레이에 있어서는 1행의 메모리셀의 데이터가 래치상태로 되어 있기 때문이다.

외부장치의 예를 를면 CPU가 요구하는 데이터가 에스램 어레이에 존재하지 않고 디램 어레이의 감지증폭기가 래치하고 있는 경우에는 이 디램 감지증폭기가 래치하고 있는 데이터를 읽기 데이터 전송버퍼에 전송하고, 이어서 이 읽기 데이터 전송버퍼로부터 에스램 어레이에 전송하는 데이터를 읽는 동작을 행하므로서 실현한다.

이와 같은 동작모드를 실현하기 위한 구성에 대해서는 후에 상세히 설명한다.

제17도는 버퍼 읽기 전송 및 에스램 읽기모드시에 있어서의 데이터의 표시하는 도면이다.

제17도에 있어서, 워드선 구동회로(118a)에 의해서 에스램 어레이(104)에 있어서의 1행이 선택된다.

이 선택된 1행에 대해 읽기 데이터 전송버퍼 DTBR(140)로부터 데이터가 동시에 전달된다.

이어서 열디코더(120)로부터의 열선택신호에 따라서, 에스램 어레이(104)에 있어서의 메모리셀이 선택되어, 이 선택된 메모리셀의 데이터가 감지증폭기/입출력 제어 블록(122)를 통해서 출력된다.

(버퍼 쓰기 전송/에스램 쓰기)

버퍼 쓰기 전송 및 에스램 쓰기모드에는, 에스램 어레이에 데이터가 기록되는 동시에, 이 데이터 쓰기를 수신한 메모리셀을 포함하는 행의 데이터가 쓰기 데이터 전송버퍼(임시버퍼)(DTBW)에 전송된다.

이 전송 동작은 마스크 클록 K의 1클록 싸이클로 완료된다.

버퍼 쓰기 전송/에스램 쓰기모드시에 있어서는, 마스크 레지스터에 있어서의 마스크 비트는 모두 리세트상태가 되고, 쓰기 데이터 전송버퍼(DTBW)로부터 모든 데이터가 디램 어레이에 전송된다.

버퍼 쓰기 전송 및 에스램 쓰기모드에는, 마스크 클록 K의 상승 에지를 칩 인에이블 E#, 쓰기 인에이블WE#, 및 제어 클록 CC1#를 모드 "L"에 설정하고, 제어 클록 CC2#를 "H"에 설정한다.

이것에 의해 에스램 어레이의 데이터의 쓰기 및 에스램 어레이로부터 쓰기 데이터 전송버퍼에의 데이터전송이 실행된다.

이 버퍼 버퍼 쓰기 전송 및 에스램 쓰기모드를 포함하는 동작에 있어서의 외부신호의 상태를 제18도에 표시한다.

제18도에 있이서, 마스터 클록 K의 제1사이클은, 칩 인에이블 E#가 "H"이며, 에스램은 비선택상태가 된다(비선택 에스램모드).

마스터 클록 K의 제2싸이클에 있어서 칩 인에이블 E#, 쓰기 인에이블 WE# 및 제어 클록 CC1#이 "L"에 설정되고, 또한 제어 클록 CC2#가 "H"로 설정된다.

이 신호의 상태에 의해, 버퍼 쓰기 전송 및 에스램 쓰기모드가 지정된다. 이 모드에 있어서, 그 때에 주어지고 있는 에스램 어드레스 As0∼As11이 모두 받아들여지고, 에스램 어레이에 있어서의 행 및 열의 선택이 실행되어, 선택된 에스램 메모리셀에 외부로부터의 데이터가 기록된다.

또 이때의 이 쓰기 완료 후 또는 병행하여 에스램 어레이에 있어서 선택된 1행에 접속되는 메모리셀의 데이터가 쓰기 데이터 전송버퍼(DTBW)(보다 정확하게는 임시버퍼)에 전송되어서, 마스터 클록 K의 제3싸이클에 있어서도 마찬가지로 버퍼 쓰기 전송 및 에스램 쓰기모드가 실행된다. 마스터 클록 K의 제4싸이클에 있어서 에스램 읽기가 지정되는 것의, 출력 인에이블 G#이 "H"이며, 출력은 고임피던스상태로 된다.

마스터 클록 K의 제5싸이클에 있어서 에스램 읽기모드가 지정되어, 에스램 어레이에 대한 데이터의 읽기가 행하여진다.

출력 인에이블 G#이 "L"이여, 이 싸이클로 읽혀진 데이터 Q3가 출력된다. 마스터 클록 K의 제7싸이클에 있어서 출력 인에이블 G#를 "H"로 하고, 출력 고임피던스상태로 한다.

그것에 의해 다음에 행하여질 데이터 쓰기 동작에 대해서 마스터 클록 K의 제6싸이클에 있어서 읽혀진 데이터가 악영향을 주는 것을 방지한다.

마스터 클록 K의 제8싸이클 내지 제10싸이클에 있어서 칩 인에이블 E#, 쓰기 인에이블 WE# 및 제어 클록 CC1#이 "L"이며, 제어 클록 CC2#가 "H"에 설정되어, 이 싸이클에 있어서 버퍼 쓰기 전송 및 에스램쓰기 모드에 따른 동작이 실행된다.

이 버퍼 쓰기 전송 및 에스램 쓰기모드의 동작을 실행하므로서, 캐쉬 히트시에 쓰기 스루 동작은 에스램 어레이에 쓰여진 데이터 그대로 디램 어레이에 전송한다)가 실현된다.

제19도는, 버퍼 쓰기 전송 및 에스램 쓰기모드 동작시에 있어서의 데이터의 흐름을 표시하는 도면이다.

제19도에 있어서, 워드선 구동회로(118a)에 의해 에스램(SRAM) 어레이(104)에 있어서 1행이 선택된다.

열디코더(120)에 의해 에스램 어레이(104)에 있어서의 1일이 선택된다.

이 선택된 열에 의해 SA+IO 제어 블록(112)를 통해서 쓰기 데이터가 전달된다.

이 쓰기 데이터의 전송후 에스램 어레이(104)에 있어서 워드선 구동회로(118a)에 의해 선택된 1행의 메모리셀이 쓰기 데이터 전송 버퍼(DTBW)(114)에 전송된다.

정확하게는 임시 버퍼(142)에 전송된다.

(버퍼 읽기)

버퍼 읽기모드시에 있어서는, 읽기 데이터 전송 버퍼로부터 직접 데이터가 출력된다.

에스램 어레이에 대한 데이터의 전송에 의해 그 내용의 고쳐쓰기는 행하여지지 않는다.

버퍼 읽기모드를 실행함으로서 에스램 어레이에 대한 데이터의 전송에 의해 그 내용의 고쳐쓰기는 행하여지지 않는다

이 버퍼 읽기모드를 실행함으로서 에스램 어레이에 대한 데이터의 전송에 의해 그 내용의 고쳐쓰기는 행하여지지 않는다.

이 버퍼 읽기모드를 실행하므로서, 에스램 어레이에 격납된 캐쉬 데이터에 영향을 끼치는 일 없이 데이터를 읽을 수 있다.

버퍼 읽기모드는 마스크 클록 K의 상승에지에 있어서 칩 인에이블 E#, 제어 클록 CC1# 및 CC2#를 "L"에 설정하고, 쓰기 인에이블 WE#을 "H"로 설정한다.

버퍼 읽기모드에 있어서는, 읽기 데이터 전송 버퍼(DTBR)로부터 데이터 입출력 DQ에 데이터가 전송된다.

이 버퍼 읽기모드에 있어서는, 에스램의 행선택용 어드레스 As4∼As11은 모두 "L"에 설정된다.

버퍼 읽기모드 동작을 보장하고, 에스램 어레이의 데이터가 변경되지 않음을 확실히 하기 위한 것이다.

에스램 어드레스 As0∼As3가 읽기 데이터 전송 버퍼(DTBR)에 있어서의 하나의 버퍼를 선택하기 위해서 이용된다.

버퍼 읽기모드 동작을 포함하는 순서의 일예를 제20도에 표시한다.

제20도에 있어서, 마스터 클록 K의 제1싸이클에 있어서 에스램 읽기모드가 지정되어, 에스램 어레이로부터 데이터가 읽혀진다.

이어서 마스터 클록K의 제2싸이클에 있어서 칩 인에이블E#, 제어 클록 CC1#에 설정되어, 쓰기 인에이블 WE#이 "H"에 설정되어, 버퍼 읽기모드가 지정된다.

이 버퍼 읽기모드시에 있어서 읽기 데이터 전송 버퍼(DTBR)에 있어서의 데이터가 에스램 어레이를 통해서(에스램 어레이는 비선택상태) 데이터 입출력된 DQ0-DQ3에 전달된다.

읽기 데이터 전송 버퍼의 선택을 위해서는 에스램 블록 어드레스 As0∼As3가 이용된다.

이 버퍼 읽기 싸이클은 마스터 클록 K의 1 싸이클로 완료된다.

마스터 클록 K이 제3싸이클 및 제4싸이클에 있어서 에스램 읽기모드가 지정되어, 에스램 어레이로부터 데이터가 읽혀진다.

마스터 클록 K의 제10싸이클에서는 에스램 읽기모드가 지정되는 것의 출력 인에이블 G#가 "H"이며, 출력은 고임피던스상태다.

마스터 클록 K의 제11-13싸이클에 있어서 버퍼 쓰기 전송 및 에스램 쓰기모드 동작이 실행된다. 버퍼 읽기모드에 의해, 고속으로 CRT 디스플레이장치상에 그래픽 데이터를 표시할 수가 있다.

한편 에스램 어레이로부터 필요한 데이터를 읽고, 데이터의 처리를 행한 후 버퍼 쓰기모드, 디램 쓰기 전송모드 동작에 의해 이 처리후의 데이터를 디램 어레이에 기록한다.

이 동작에 의하면, 씨디램을 그래픽 분야에 있어서의 비디오 메모리로서 효율적으로 이용할 수가 있다.

제21도는 버퍼 읽기모드시에 있어서의 데이터의 흐름을 표시하는 도면이다.

제21도에 있어서, 이 버퍼 읽기모드 동작시에 있어서 워드선 구동회로(118a)에 있어서, 이 버퍼 읽기모드 동작시에 있어서 워드선 구동회로(118a)는 동작하지 않는다.

에스램 어레이(104)는 비선택상태의 프리챠지 상태를 유지한다.

읽기 데이터 전송 버퍼(140)로부터의 데이터는 에스램 어레이(104)를 통과한다.

에스램 어레이(104)에 있어서 열은 열디코더(120) 및 SA+IO 제어 블록(122)에 의해 선택하고 데이터입출력핀 DQ에 데이터를 전달한다. 이 구성에 있어서는 에스램 어레이(104)는 프리챠지상태 또는 비선택상태이기 때문에(비트선 전위는 전송 데이터에 의해 변화하는 것), 읽기 데이터 전송 버퍼(140)로부터 전송된 데이터는 에스램 어레이(104)에 격납하는 데이터에 하등의 영향을 주지 않는다.

(버퍼 쓰기)

버퍼 쓰기모드는 외부로부터 주어지는 쓰기 데이터를 에스램 메모리셀에 쓰기를 하는 일 없이 쓰기 데이터 전송 버퍼(DTBW)에 쓰기를 하는 동작모드다.

버퍼 쓰기모드를 위해서는 집 인에이블 E#, 쓰기 인에이블 WE#, 제어 클록 CC1#, 제어 클록 CC2#를 모드 "L"에 설정한다.

이 제어신호의 상태에 있어서는, 에스램 어레이에 있어서의 행선택동작은 실행되지 않는다.

버퍼 쓰기모드 동작을 보장하기 위해서는, 에스램 어드레스 As4∼As11를 모두 동작 "L"로 하는 것이 요구된다.

버퍼 쓰기모드 동작을 포함하는 일련의 동작 순서에 있어서의 제어신호의 상태를 제22도에 표시한다.

제22도에 있어서, 마스터 클록 K의 제1싸이클의 상승에지에 있어서는, 칩인에이블 E#가 "H"이며 에스램은 비선택상태가 된다(비선택 에스램모드).

마스터 클록 K의 제2싸이클의 상승에지로 칩 인에이블 E#, 쓰기 인에이블 W# 및 제어 클록 CC1# 및CC2#가 모두 "L"에 설정되어, 버퍼 쓰기모드가 지정된다.

이 상태에 있어서는, 에스램 어레이는 구동되지 않고, 외부로부터 주어진 데이터(D1)이 쓰기 데이터 전송버퍼(DTBW)에 기록된다.

어드레스 As0-As3에 따라서 쓰기 데이터 전송 버퍼(DTBW)의 선택이 이루어져, 선택된 쓰기 데이터전송 버퍼(DTBW)의 데이터 기록이 행하여진다. 버퍼 쓰기모드가 지정될 경우, 그때의 외부 마스크 레지스터에 있어서의 마스크 데이터 M0-M3에 따라서 마스크 레지스터에 있어서의 마스크 데이터가 수정된다.

마스크 데이터 M0-M3가 쓰기를 표시하는 "0"이면 마스크 레지스터의 대응한 비트가 마스크 해제를 표시하는 리세트상태로 된다.

데이터 쓰기를 수신하는 전송 버퍼에 대응하는 마스크 레지스터의 마스크 비트만이 리세트상태로 된다.

마스터 클록 K의 제3싸이클 및 제4싸이클에 있어서 에스램 읽기모드가 지정되어, 에스램 어레이로부터 데이터의 읽기가 실행된다.

마스터 클록 K의 제5싸이클에 있어서 칩 인에이블 E#이 "H"에 설정되어, 비선택 에스램모드가 지정된다.

마스터 클록 K의 제6싸이클 내지 제11싸이클에 있어서, 집 인에이블 E#, 쓰기 인에이블 WE#, 제어 클록 CC1# 및 CC2#가 모두 "L"에 설정되어, 버퍼 쓰기모드가 지정된다.

이것에 의해 각 클록 싸이클에 있어서 쓰기 데이터 전송 버퍼(DTBW)에의 데이터의 쓰기가 실행된다.

버퍼 쓰기모드 동작을 실행하므로서, 에스램 어레이에 있어서의 메모리셀 선택이 행하여지지 않고 있기때문에, 에스램 어레이에 있어서의 격납된 데이터에 영향을 주는 일 없이 쓰기 데이터 전송 버퍼(DTBW)에 데이터 쓰기를 할 수가 있다.

이후 쓰기 데이터 전송 버퍼(DTBW)로부터 디램 어레이에 데이터를 전송하므로서, 에스램 어레이에 격납된 데이터(캐쉬 데이터)에 대해서 영향을 미치는 일 없이 디램 어레이에 데이터 쓰기를 할 수가 있다.

즉 그래픽 데이터의 쓰기를 고속으로 실행하는 것이 가능케 된다.

제23도는 버퍼 쓰기모드시에 있어서의 데이터의 흐름을 표시하는 도면이다. 버퍼 쓰기모드시에 있어서는, 워드선 구동회로(118a)가 구동되지 않는다.

열디코더(120)에 의해 임시 버퍼(142)에 있어서의 대응한 버퍼가 선택되어, 당해 선택된 데이터가 기록된다.

다음에 디램 어레이를 구동하는 부분의 동작에 관해서 설명한다.

제24도는 디램 어레이에 관련한 동작모드를 실현하기 위한 제어신호의 상태를 표로 표시하는 도면이다.

제24도에 표시한 것과 같이, 디램 어레이부에 관련한 동작에는, 디램에의 클록의 전달을 금지하고, 디램어레이의 동작 싸이클을 실효적으로 길게 하기 위한 파워다운모드, 디램의 동작을 금지하는 디램 NOP 모드, 디램 어레이를 구동하는 디램 활성화모드, 디램 어레이로부터 읽기 데이터 전송 버퍼에 데이터를 전송하는 디램 읽기 전송모드, 디램 어레이에 쓰기 데이터 전송 버퍼로부터 데이터를 전송하는 디램 쓰기 전송모드, 디램을 프리챠지상태로 하기 위한 디램 프리챠지모드, 및 디램 어레이의 자동 리프레쉬를 실행하기 위한디램 자동 리프레쉬모드를 포함한다.

이 디램 어레이를 구동하기 위한 부분은 더욱, 씨디램의 특수모드, 및 데이터 입출력핀의 배치등을 결정하는 명령 데이터를 명령 레지스터(제 1 도에 표시하지 않음)에 설정하기 위한 명령 레지스터 세트모드를 포함한다.

이하 각 동작모드에 대해서 설명한다.

(DMA 파워다운)

디램 파워다운모드에 있어서는, 디램부에는 마스터 클록이 주어지지 않는다.

디램의 동작속도는 에스램의 동작상태 보다도 늦다.

디램 어레이에 있어서 행선택 및 액세스에는 수 클록 싸이클이 필요하다.

데이터 전송모드에 있어서도 마찬가지다.

이 때문에, 각 동작에 있어서는, 마스터 클록 K에 따라서 이 지속기간 및 제어신호 발생 타이밍등이 결정된다.

따라서 이 디램 파워다운모드에 있어서 마스터 클록이 디램 제어회로(제 1 도의 참조부호(128))에 제공되지 않을 경우에는, 그 앞의 클록 싸이클에 있어서의 상태를 유지한다.

제25도에 표시한 것 같이, 디램 파워다운모드는, 마스터 클록 K의 상승에지에 있어서 디램 클록 마스크CMd를 "H"로 설정한다.

다음의 싸이클로부터 디램은 파워다운모드가 된다.

제25도에 있어서는, 마스터 클록 K의 제2싸이클의 클록의 상승에지를 디램 클록 마스크 CMd를 "H"에 설정하므로서, 마스터 클록 K의 제3싸이클 이후 디램 파워다운모드가 되는 상태가 표시된다.

디램의 동작을 중단시키므로서 소비전력의 절감을 도모한다.

(디램 NOP)

디램 NOP 모드는, 디램의 새로운 동작을 금지하는 모드이다.

디램부분은 암의 싸이클의 프리챠지상태 또는 활성상태를 유지한다.

제26도에 표시한 것과 같이, 디램 NOP 모드는 마스터 클록 K의 상승에지에 있어서 디램 클록 마스크CMd를 "L"로 설정하고, 다음의 싸이클에 있어서 마스터 클록 K의 상승에지로 행어드레스 스트로브 RAS#및 열어드레스 스트로브 CAS#가 공히 "H"이며, 디램부분은 비선택상태 즉 스탠드바이의 프리챠지상태를유지한다(이전의 싸이클로 프리챠지상태가 설정되었을 때).

디램 어레이에 관련한 동작에 있어서는, 제24도에 표시한 것과 같이 에스램 어레이의 동작에 관련한 제어신호의 상태는 임의다.

따라서 디램 어레이의 동작과 독립한 에스램 어레이에 있어서의 동작은 실행할 수가 있다.

이하의 디램 어레이에 관련한 동작의 설명에 있어서도 마찬가지다.

또 디램 어레이 클록 마스크 CMd는 "L"일 때 다음의 싸이클에서의 마스터 클록 K의 전송이 가능케 된다.

디램 클록 마스크 CMd가 "H"이면, 다음의 클록 싸이클에서의 마스터 클록 K의 디램 제어회로에 전송이 금지된다.

디램 NOP 모드가 지정되었을 경우, 디램은, 그전의 싸이클로 프리챠지상태가 지정되었을 경우에는 프리챠지상태를 유지하고, 활성상태로 되었을 경우에는 그 활성상태를 유지한다.

디램 NOP는 디램부분이 새로운 동작모드에 들어가지 않는 것을 보장한다.

(디램 활성화)

디램 활성화(액티베이트)모드에 있어서는, 디램 어레이가 활성화 된다.

디램 활성화모드의 지정에는, 이전의 클록 싸이클에 있어서 디램 클록 마스크 CMd가 "L"일 때, 다음의 클록 싸이클에서의 마스터 클록 K의 상승에지로 행어드레스 스트로브 RAS#를 "L"에 설정하고, 열어드레스 스트로브 CAS#를 "H" 및 데이터 전송표시 DTD#를 "H"로 설정한다.

이 상태에 있어서는, 디램 어드레스 Ad가 디램 어레이에서의 행지정용의 행어드레스로서 받아들여져, 행선택동작 및 감지증폭기에 의한 메모리셀 데이터의 감지, 증폭 및 래치가 실행된다.

(디램 프리챠지)

디램 프리챠지모드는, 디램을 스탠바이상태 즉 프리챠지상태에 설정한다.

이 프리챠지모드를 실행하므로서 디램 활성화모드를 종료시킬 수가 있다.

디램 프리챠지모드는, 마스터 클록 K의 상승에지에 있어서 디램 마스터 클록 CMd를 "L"로 하고, 다음의 클록 싸이클에서의 마스터 클록 K의 상승에지에 있어서 행어드레스 스트로브 RAS# 및 데이터 전송표시DTD#를 공히 "L"에 설정하고 또한 열어드레스 스트로브 CAS#를 "H"로 설정하므로서 지정된다.

이 디램 프리챠지모드가 지정되면 디램은 프리챠지상태로 복귀한다.

즉 디램 어레이에 있어서 활성상태안의 행(선택행)이 비선택상태로 되어 활성 싸이클을 기다리는 상태가된다.

디램 활성화모드를 일단 디램 프리챠지 싸이클로 종료시킨 후에 새롭게 디램 활성화모드를 실행하는 것이 필요하게 된다.

(디램 읽기 전송)

디램 읽기 전송모드는, 읽기 전송 버퍼(DTBW)에 디램 어레이로부터 읽기 데이터 전송 버퍼로부터 에스램 어레이 및 데이터 입출력회로에 데이터 전송은 별개의 제어계에 의해 실행된다.

디램 읽기 전송모드를 위해서는, 디램 활성화모드 지정중에, 마스터 클록 K의 상승에지로 행어드레스 스트로브 RAS#를 "L"로 설정하고, 데이터 전송표시 DTD#를 "H"에 설정하고, 열어드레스 스트로브 CAS#를"L"에 설정한다.

이때 디램 어드레스 입력 Ad4∼Ad11를 열어드레스로 하고 제 1 도에 표시하는 열블록 디코더(112)가 동작하고, 디램 어레이에 있어서 선택된 행에 접속되는 메모리셀중 대응한 열블록(데이터 블록)이 선택되어, 이 선택된 데이터 블록에 포함되는 메모리셀 데이터 전송버퍼(DTBR)에 전송된다. 전송동작을 보증하기위해서, 어드레스 Ad0-Ad3는 "L"로 설정하는 것이 요구된다.

디램 읽기 전송모드 설정시에 있어서는, 소정 기간중의 다른 동작은 모두 금지된다.

디램 읽기 전송모드가 지정되고나서 소정 클록기간이 경과한 후 읽기 전송 버퍼(DTBR)의 데이타가 확정 상태가 된다.

이 디램 읽기 전송모드가 지정되고 난 후 읽기 데이터 전송 버퍼(DTBR)안의 데이터가 새로운 데이터에 의해 확정 상태가 될 때까지 요구되는 시간은 래턴시(1atency)라 부르고, 후에 설명하는 명령 레지스터에 설정된 명령 데이터에 의해 결정된다.

읽기 데이터 전송 버퍼(DTBR)는 래치기능을 구비하고 있으며, 전의 싸이클인 데이터를 유지하고 있다.

이 래턴시를 설정하고 또한 데이터 전송시간을 마스터 클록 K에 의해 결정하므로서, 확실하게 읽기 데이터 전송 버퍼(DTBR)의 내용을 새로운 데이터로 기록하고 또한 정확한 데이터의 읽기를 할 수 있다.

이 읽기 데이터 전송 버퍼(DTBR)의 데이터의 변경시의 액세스 동작을 금지하므로서 잘못된 데이터가 읽기 데이터 전송 버퍼(DTBR)에 대해 지정되거나 읽혀지는 것을 방지한다.

제27도는 디램 프리챠지모드, 디램 활성화모드 및 디램 읽기 전송모드 지정시에서의 외부 제어신호의 상태 및 읽기 데이터 전송 버퍼의 유지 데이터의 상태를 표시하는 도면이다.

이하, 제27도를 참조하여 디램의 동작 순서에 대해서 설명한다.

제27도에 있어서, 마스터 클록 K의 제2싸이클의 상승에지로 디램 클록 마스터 CMd가 "L"로 되고, 마스터 클록 K는 디램 제어회로(제 1 도의 참조 번호(128))에 전달이 허가된다.

마스터 클록 K의 제3싸이클에서의 상승에지에 있어서 행어드레스 스트로브 CAS#가 "H"가 된다.

디램 프리챠지모드가 지장된다.

RAS 프리챠지 시간 tRP(디램부분의 각 신호선을 프리챠지하는데 최소한 필요로 하는 시간)이 경과한후, 마스터 클록 K의 제어 싸이클에 있어서 행어드레스 RAS#가 "L"에 설정되어, 디램 활성화모드가 지정된다.

여기서, 앞의 싸이클(제6싸이클)에 있어서 디램 클록 마스크 CMd는 "L"로 강하하고 있다.

이하의 설명에 있어서, 동작모드 지정시에 앞의 싸이클에서는 모두 디램 클록 마스크 CMd는 "L"이므로, 특히 필요한 경우를 제외하고는 설명되지 않는다.

디램 활성화모드가 지정되면, 그때에 주어진 디램 어드레스 Ad0∼Ad11이 디램 어레이에서의 행지정용 행어드레스로서 받아들여지고 행선택동작이 실행되어, 선택된 메모리셀의 데이터가 감지증폭기에 의해 감지되고, 증폭되어 래치된다.

RAS-CAS 지연시간 tRCD가 경과한 후, 마스터 클록 K의 제10싸이클에 있어서, 행어드레스 스트로브 RAS# 및 데이터 전송표시 DTD#가 동시에 "H"로 설정되어, 열어드레스 스트로브 CAS#가 "L"로 설정된다.

이것에 의해 선택된 행에 접속되는 메모리셀중, 그때 주어진 디램 어드레스 Ad0∼Ad11에 따라서 메모리셀 블록이 선택되어, 소정시간 경과후(제27도에 있어서 2클록의 래턴시) 읽기 데이터 전송 버퍼(DTBR)의 데이터가 새로운 데이터로 변경된다.

디램 읽기 트랜스퍼모드가 지정되었을 때, 래턴시가 n클록 싸이클이면, 디램 읽기 전송 개시 싸이클로부터 제(n-1)번째의 클록 싸이클에 있어서의 새로운 동작모드의 지정은 금지된다.

디램 어레이로부터 읽기 데이터 전송 버퍼(DTBR)에의 데이터 전송시에 있어서는, 읽기 데이터 전송 버퍼는 록아웃 상태가 된다.

이 기간중 버퍼 읽기 동작(즉 이 읽기 데이터 전송 버퍼(DTBR)로부터 데이터를 읽는 동작)은 모두 금지된다.

읽기 데이터 전송 버퍼(DTBR)의 데이터가 불안정하기 때문이다.

래턴시가 결정하는 클록 싸이클이 경과하면, 새로운 동작모드를 지정하는 것이 가능케 된다.

마스터 클록 K의 제12싸이클에 있어서, 행어드레스 스트로브 RAS# 및 데이터의 전송표시 DTD#가 공히"L"로 되며, 열어드레스 스트로브 CAS#가 "H"로 되고, 디램 프리챠지모드가 지정된다.

이것에의 디램 어레이는 프리챠지상태로 복귀하고, 다음의 액세스에 대비한다.

제28도는 디램 읽기 전송모드에 있어서의 데이터의 흐름을 표시하는 도면이다.

제28도에 표시한 것과 같이, 디램 읽기 전송모드에 있어서는, 디램 어레이(102)에 있어서 선택된 행중 소정 갯수의 메모리셀의 블록을 선택하고, 이 선택된 메모리셀 블록 데이터를 읽기 데이터 전송 버퍼(140)에 전송한다.

여기서, 디램 읽기 전송모드 동작을 보증하기 위해서, 디램 어드레스 Ad0∼Ad3는 모두 "L"에 설정된다.

이 디램 어레이부에 관련하는 동작은 임의로 실행할 수가 있다.

따라서, 디램 어레이로부터의 읽기 데이터 전송 버퍼(DTBR)에 데이터 전송과 병행하여 에스램 어레이에 액세스하여 데이터의 쓰기 또는 읽기를 실행할 수도 있고, 또 쓰기 데이터 전송 버퍼(DTBW)에 데이터의 쓰기도 실행할 수가 있다.

읽기 데이터 전송 버퍼(DTBR)는 데이터 전송에 영향을 주지 않으면 된다.

(디램 쓰기 전송)

디램 쓰기 전송모드시에 있어서는, 쓰기 데이터 전송 버퍼(DTBW)에 유지되어 있는 마스크 데이터에 따라서 디램 어레이에 있어서의 선택된 메모리셀 블록에 쓰여진다.

제29도에 표시한 것과 같이, 디램 활성화 싸이클 실행후의 소정시간 경과후(RAS-IAS 지연시간 tRCD경과후)의 마스터 클록 K의 상승에지에 있어서의 행어드레스 스트로브 RAS#를 "H"에 설정하고 또한 열어드레스 스트로브 CAS# 및 데이터 전송표시 DTD#를 공히 "L"로 설정한다.

그것에 의해 디램 쓰기 전송모드가 지정된다.

그때에 제공되었던 디램 어드레스 Ad4-Ad11이 열블록(메모리셀 블록)선택용 어드레스로 받아를여져서 메모리셀의 블록의 선택동작이 행하여진다.

이 선택된 메모리셀의 블록에 대해 쓰기 데이터 전송 버퍼(DTBW)로부터 데이터가 동시에 전달된다.

디램 쓰기 전송모드는 그 동작을 보증하기 위해서, 디램 어드레스 Ad0∼Ad3을 "L"로 설정하는 것이 요구된다.

디램 쓰기 전송모드가 지정된 최초의 1 클록 싸이클(제29도의 제10클록 싸이클)에 있어서는 디램 어레이에 대한 새로운 동작은 모두 금지된다. 디램 쓰기 전송모드가 지정된 최초의 싸이클에 이어지는 다음 싸이클에 있어서는, 마스터 레지스터의 마스크 데이터는 모두 세트상태(데이터 전송 금지)로 설정된다.

다음의 데이터의 오 중복 쓰기를 금지하기 때문이다.

제29도에 있어서, RAS 싸이클 기간 tRAS가 경과한 후, 마스터 클록 K의 제12싸이클에 있어서 행어드레스 스트로브 RAS# 및 데이터 전송지시 DTD#가 공히 "L"로 설정되어, 열어드레스 스트로브 CAS#가 "H"로 설정되어 디램 프리챠지모드가 지정된다.

여기서 디램 쓰기 전송모드가 지정된 최초의 1클록 싸이클에 있어서는 쓰기 데이터 전송 버퍼(DTBW)는 록아웃상태로 된다.

즉 쓰기 데이터 전송 버퍼에 대한 액세스는 이 싸이클동안 모두 금지된다.

에스램 어레이에 관련한 동작은 자유롭게 설정하여 실핼할 수가 있다.

제30도는 디램 쓰기 전송모드시에 있어서의 데이터의 흐름을 표시하는 도면이다.

제30도에 있어서의, 쓰기 전송 버퍼(144)에 격납된 데이터가 마스크 레지스터(146)에 설정되어 있는 마스크 데이터에 따라서 디램 어레이(102)에 전송된다.

디램 어레이(102)에 있어서는, 임의의 행이 선택되어 있어, 디램 쓰기 전송모드시에 있어서 이 선택된 행에서의 복수의 메모리셀의 블록이 선택된다.

이 선택된 복수의 메모리셀의 블록에 쓰기 데이터 전송 버퍼(144)로부더 데이터가 전송된다.

제30도에서 명백한 것과 같이, 에스램 어레이(104)에는 이 기간동안 액세스할 수가 있고, 또 읽기 데이터전송 버퍼(140)에도 외부로부터 액세스할 수가 있다.

다음에 디램부의 구체적 구조에 관해서 설명한다.

제31도는 제 1도에 표시하는 디램 제어회로 마스크회로의 구성의 일례를 표시하는 도면이다.

제31도에 있어서, K 버퍼(124)는 외부 클록 K를 받아 내부 마스터 클록 Ki를 발생한다.

마스터회로(126)은, 디램 클록 마스크 CMd를 K 버퍼(124)로부터의 내부 클록 Ki를 1클록간 지연시키는 쉬프트 레지스터(202)와, 이 쉬프트 레지스터(202)로부터의 지연 클록 마스크 CMdR에 따라서 내부 마스터클록 Ki를 통과시키는 게이트회로(204)를 포함한다.

제31도에 있어서는, 게이트회로(204)는 지연 클록 마스크 CMdR가 "H"인 때에 내부 마스터 클록 Ki의전송을 금지하는 P채널 MOS(절연 게이트형 전계효과) 트랜지스터에 의해 표시된다.

어느 싸이클에 있어서, 클록 마스크 CMd가 "H"의 상태로 설정되었을 경우에는, 다음의 싸이클에 있어서 내부 마스터 클록 Ki의 전송이 금지되므로, 디램 마스터 클록(DK)의 발생이 정지된다.

디램 제어회로(128)은, 디램 마스터 클록 DK의 상승에지로 행어드레스 스트로브 RAS#를 받아들여서 내부 행어드레스 스트로브 RAS#를 발생하는 RAS 버퍼(206)과, 디램 마스터 클록 DK의 상승에지로 열어드레스 스트로브 CAS#를 래치하고 내부 열어드레스 스트로브 CAS#를 발생하는 CAS 버퍼(208)과, 에스램 마스터 클록 DK에 응답하여 이 상승에지로 데이터 전송표시 DTD#를 받아들여서 내부 전송표시 DTD를발생하는 버퍼 DTD(210)과, 디램 마스터 클록 DK의 상승에지로 내부 제어신호 RAS, CAS 및 DTD를 받아들여서 그 신호의 상태에 의해 지정된 모드를 판별하는 동시에, 판별된 동작모드에 따라서 필요한 제어신호를 발생하는 제어신호 발생회로(212)를 포함한다.

디램 제어신호 발생회로(212)는 또 디램 마스터 클록 DK에 따라서 전송시에 필요로 하는 래턴시의 기간의 감시등을 실행한다.

디램 제어신호 발생회로(212)는, 디램 어레이부의 구동 및 데이터 전송회로(읽기 데이터 전송 버퍼 및 쓰기 데이터 전송 버퍼)와 디램 어레이사이의 데이터 전송 동작에 필요로 하는 각 제어신호를 발생한다.

제31도에 있어서의, 전송계회로의 동작을 제어하기 위한 전송제어신호 ODT와, 신호 RAS에 관련한 회로(디램 어레이에 있어서의 행선택동작등)의 동작을 제어하기 위한 RAS계 제어신호 ORA와 CAS계의 동작(열선택동작등)에 관련한 회로부분의 동작을 제어하기 위한 제어신호 OCA를 대표적으로 표시한다.

어드레스버퍼(108)은, 디램 마스터 클록 DK와 RAS계 제어신호 ORA에 응답하여 외부 어드레스 Adr를발생하는 행버퍼(214)와 디램 마스터 클록 DK와 CAS계 제어신호 OCA에 응답하여 디램 어드레스 Ad를 래치하고 디램 열어드레스 Adc를 발생하는 열버퍼(216)을 포함한다.

행어드레스 Adr는 제 1도에 표시한 행디코더(110)에 주어져서 열버퍼(216)로부터의 열어드레스중 상위의 소정 비트가 제 1도에 표시하는 열블록 디코더(112)에 주어진다.

또 동작모드에 따라서는 후에 설명하지만 명령 레지스터에 명령 데이터로서의 이 열어드레스 Adc 또는Aer가 이용된다.

열어드레스 Adc는 또 데이터 전송모드의 종류(이것도 후에 설명한다)를 지정하기 위해서 이용된다.

상술한 것과 같이, 이 디램 제어회로(128)은 디램 어레이의 동작과 디램 어레이와 데이터 전송회로 사이의 전송 동작만을 제어한다.

에스램 어레이부의 동작과는 독립한 것이다.

이에 의해, 상술한 것과 같이, 에스램 제어회로(132)에 주어지는 제어신호 상태와는 관계없이 디램 어레이의 구동 및 디램 어레이와 데이터 전송회로 사이의 데이터 전송을 실행할 수가 있다.

(칩 레이아웃)

제32도는 씨디램의 어레이의 구체적 레이아웃을 표시하는 도면이다.

제32도에 있어서, 씨디램 100은, 긱사각형의 칩에 배치된다.

씨디램(100)은, 각각 4M 비트의 메모리 용량을 구비하는 4개의 디램 메모리 매트 DM1, DM2, DM3 및DM4와, 디램 메모리 매트에 대응하여 에스램이 칩 중앙부에 배치된다.

4개의 디램 메모리 매트 DM1, DM2, DM3 및 DM4와, 에스램 메모리 매트 SM1, SM2, SM3 및 SM4는각각 4K 비트의 메모리 용량을 구비한다.

디램 메모리 매트 DM1-DM4와 SRAM 메모리 매트 SM1-SM4의 각각의 사이에 배치되는 데이터 전송회로 DTB1, DTB2, DTB3 및 DTB4에 포함된다.

디램 메모리 매트 DM1-DM4은 각각, 제32도의 경우, 4×16의 64개의 메모리 블록 MBA로 분할된 상태가 표시되어 있다.

메모리 블록 MBA는 256행×256열에 배치된 메모리셀을 구비한다.

디램 메모리 매트 DM1-DM4은 각각 도시된 행블록 RB 모두를 가로지르도록 배치되는 16쌍의 글로벌 입출력선쌍을 포함한다.

제32도에 있어서, 각각 4쌍의 글로벌 입출력쌍을 포함하는 대 글로벌 입출력선쌍 BGIO를 표시한다.

한가닥의 글로벌 입출력선에 대해 디램 어레이의 64열이 대응한다.

이 64열중의 1열이 하나의 글로벌 입출력선쌍에 접속된다.

하나의 디램 메모리 매트에 있어서 16열이 동시에 선택된다.

메모리 블록 MBA에 있어서는 동시에 4열이 선택된다.

이와 동시에 선택된 4일을 글로벌 입출력선쌍의 로컬 입출력선쌍이 설치된다.

로컬 입출력선쌍은 대응하는 메모리 블록 MBA에 있어서만이 이용된다.

디램 메모리 매트 DM1-DM4 각각에 있어서는 선택된 행(워드선)을 포함하는 블록만이 활성화 방식(블록 분할방식)으로 구동하므로서 소비전력의 저감을 꾀한다.

이 선택된 디램 행에 접속되는 메모리셀중 16열의 메모리셀이 선택되어, 이 선택된 16비트의 메모리셀의 데이터가 로컬 입출력선쌍에 전달되어, 이어서 글로벌 입출력선쌍에 전달된다.

제32도에서, 분할 블록 LI04에는 4쌍의 로컬 입출력선쌍 LI0가 설치되어서 대응의 블록에 설치된 글로벌 입출력선쌍 BGIO(4쌍의 글로벌 입출력선쌍)에 각각 접속되는 구성을 표시한다.

데이터 전송회로 DTD1-DTD4는 각각 글로벌 입출력선쌍에 대응하여 16개 설치된다.

에스램 메모리 매트 SM1-SM4의 각각은 256행 16열에 비치된 스태틱 메모리셀을 구비한다.

데이터 전송시에 있어서는, 이 에스램 메모리 매트 SM1-SM4 각각에서 1행이 선택되어, 이 행에 접속되는 16비트의 스태틱 메모리셀과 데이터 전송회로 사이에서 데이터 전송이 실행된다.

씨디램(100)의 단방향에 따라서 접속된 메모리 매트 사이에 디램 행디코더 및 행계 제어회로가 배치된다.

디램 메모리 매트 DM1 및 DM3의 사이에 디램 행디코더/행제어회로 RDC1이 설치되고, 디램 메모리 매xm DM1 및 DM4의 사이에 행디코더/행제어회로 RDI2가 설치된다.

디램 행디코더/행제어회로는 대응의 디램 메모리 매트에 있어서, 행의 선택동작을 행하는 동시에 이 선택된 메모리셀의 데이터를 감지하고 증폭하기 위한 증폭기의 구동 및 비트선의 프리챠지등의 동작을 실행한다.

씨디램(100)의 중앙부에 에스램 제어회로 및 일부의 디램 제어회로가 배치된다.

이 일부의 디램 제어회로로서는 디램 메모리 매트에 있어서의 일을 선택하기 위한 열블록 디코더 및 그열 선택동작을 제어하는 회로 및 각종 주변회로를 포함한다.

에스램 제어회로는 에스램 행디코더, 에스램 열디코더 및 제 1도에 표시하는 에스램 제어회로를 포함한다.

씨디램의 중앙부에 있어서 입출력회로 IO1 및 IO2가 설치된다.

입출력회로 IO1은 디램 메모리 매트 DM1 및 DM2와 에스램 메모리 매트 SM1 및 SM2의 데이터의 입출력을 행하기 위한 회로이며, 입출력 데이터 DQ0 및 DQ1의 입출력을 한다.

입출력회로 IO2는 디램 메모리 매트 DM3 및 DM4와 에스램 메모리 매트 SM3 및 SM4에 대한 입출력데이터 DQ2 및 DQ3의 입출력을 행한다.

씨디램(100)의 칩 중앙부에서 데이터의 입출력을 행하므로서, 데이터의 입출력을 행하기 위한 신호선의 배선의 길이가 짧아지고, 고속으로 데이터의 입출력을 행하는 것이 가능케 된다.

또 칩 중앙부에 에스램 메모리 매트를 배치하기 위해, 이 에스램 메모리 매트에 대한 데이터의 입출력을 행하기 위한 배선길이가 짧아져, 또 고속으로 에스램에의 액세스를 실행할 수가 있다.

(어레이 구조)

제33도는 에스램 어레이(제32도에 표시하는 에스램 메모리 매트 또는 제 1 도에 표시하는 에스램 어레이)의 구성을 표시하는 도면이다.

에스램 어레이(104)는 행 및 열의 매트릭상으로 배열된 스태틱 메모리셀 SMI를 포함한다.

1행의 스태틱 메모리셀 SMI가 한가닥의 에스램 워드선 SWL에 접속되어 일열에 배열된 스태틱 메모리셀 SMC가 하나의 에스램 비트선쌍 SBL에 접속된다.

제33도에 있어서는 3가닥의 에스램 워드선 SW11-SWL3를 대표적으로 표시한다.

스태틱 메모리셀 SM1는 차동 결합된 P채널 MOS 트랜지스터 P1 및 P2와 교차결합된 N채널 MOS 트랜지스터 N1 및 N2를 포함한다.

트랜지스터 P1 및 N1이 제1의 인버터를 구성하고 트랜지스터 P2 및 N2가 제2의 인버터를 구성한다.

제1 및 제2의 인버터 입력 및 출력이 교차 접속되어 인버터회로를 구성한다.

스태틱 메모리셀 SMC는 한층 더 ÷ 에스램 워드선 SWL상의 신호전위에 응답하여 트랜지스터 P1 및 N1의 접속노드를 에스램 비트선 SBL에 지속하는 N채널 MOS 트랜지스터 N3와 에스램 워드선 SWL상의 신호전위에 응답하여 트랜지스터 P2 및 N2의 접속노드를 에스램 비트선 SBL_a에 접속하는 n채널 MOS 트랜지스터 N4를 포함한다.

에스램 비트선쌍 SBL 각각에 대해서 에스램 감지증폭기 SSA 및 양방향 전송게이트 BTG가 설치된다.

양방향 전송게이트 BTG는 후에 설명하는 디램 어레이로부터 뻗은 글로벌 입출력선쌍 GIO_a또는 GIO_b에접속된다.

양방향 전송게이트 BTG에는 대표적으로 표시하는 전송제어신호 OTSD 및 OTDS가 제공된다.

제33도에 표시하는 구성에 있어서 에스램 워드선 SW11-SWL3의 각각에는 디램 어레이와 에스램 어레이 사이에 1회의 데이터 전송동작에 의해 전송되는 데이터 비트의 수와 같은 메모리셀이 접속된다(본 실시예에 있어서는 16비트)

제34도는, 디램 어레이의 배치를 표시하는 도면이다.

제34도에 있어서는 제32도에 표시하는 메모리 블록 MBA의 1/2에 대응하는 부분의 구성이 표시된다.

즉 2쌍의 글로벌 입출력선쌍 GIO_a및 GIO_b와 2쌍의 로컬 입출력선쌍 LIO_a및 LIO_b가 배치된다.

디램 메모리 블록 MBij는 매트릭스상으로 배치된 복수의 다이나믹 메모리셀 DMC를 포함한다.

다이나믹 메모리셀 DMC는 1개의 메모리 트랜지스터 Q0와 1개의 메모리 캐패시터 C0를 포함한다.

메모리 캐패시터 C0의 한편 전극(셀 플레이트)에는 일정한 전위 Vgg(통상, Vcc/2의 중간전위)가 주어진다.

메모리 블록 MBij는 더욱 각각에 일행의 디램 셀(다이나믹 메모리셀) DMC가 접속되는 디램 워드선 DWL와 각각에 일련의 디램 셀 DMC가 접속되는 디램 비트선쌍 DBL를 포함한다.

디램 비트선쌍 DBL는 상보인 비트선 BL 및 /BL를 포함한다.

디램 셀 DMC는 디램 워드선 DWL와 디램 비트선쌍 DBL와의 교점에 각각 배치된다.

디램 비트선쌍 DBL 각각에 대해서 대응의 비트선쌍 사이의 전위차를 감지하고 증폭하기 위한 디램 감지증폭기 DSA가 설치된다.

디램 감지증폭기 DSA는 교차 결합된 P채널 MOS 트랜지스터 P3 및 P4를 포함하는 P채널 감지증폭기부분과 교차 결합된 n채널 MOS 트랜지스터 N5 및 N6를 포함하는 n채널 감지증폭기 부분을 포함한다.

디램 감지증폭기 DSA는 감지증폭기 활성화 신호 /OSAP 및 OSANE에 응답하여 P채널 MOS 트랜지스터 TR1 및 n채널 MOS 트랜지스터 TR2로부터 각각 발생되는 감지증폭기 구동신호 /OSAP 및 OSAN에 의해 그 동작이 제어된다.

P채널 감지증폭기 부분은 감지증폭기 구동신호 /OSAP에 응답하여 고전위측의 비트선의 전위의 동작전위 Vcc 레벨까지 승압한다.

n채널 감지증폭기 부분은 감지증폭기 구동신호 OSAN에 응답하여 저전위측의 비트상의 전위를 예를 들면 접지전위레벨의 전위 Vss에 방전한다.

P채널 MOS 트랜지스터 TR1은 감지증폭기 활성화 /OSAPE가 "L"로 되었을 때는 동작전원전위 Vcc 레벨의 감지증폭기 구동신호 /OSAP를 발생시켜서 디램 감지증폭기 DSA의 한쪽 소스 노드에 전달한다.

n채닐 MOS 트랜지스터 TR1은 감지증폭기 활성화 신호 OSANE가 "H"로 되었을 때에는 접지전위 Vss레벨의 감지증폭기 구동신호 OSAN을 디램 감지증폭기의 다른 소스 노드에 전달한다.

여기서, 감지증폭기 구동신호 OSAN 및 /OSAP가 전달되는 구동신호선 스탠바이시에 있어서는 중간전위Vcc/2에 프리챠지된다.

단 도면의 번잡성을 피하기 위해서 이 감지증폭기 구동신호선을 프리챠지하기 위한 회로를 표시하지 않았다.

디램 비트선쌍 DBL 각각에 대해서 프리챠지/이퀄라이즈신호 OEQ에 응답하여 활성화되어서 대응의 비트선쌍의 각 비트선을 소정의 프리챠지전위 Vb1에 프리챠지하고 또한 비트선 BL 및 /BL의 프리챠지전위를이퀄라이즈하는 프리챠지/이퀄라이즈회로 DEQ가 설치된다.

프리챠지/이퀄라이즈회로 DEQ는 프리챠지전위 Vb1을 비트선 BL 및 /BL에 각각 전달하기 위한 n채널 MOS 트랜지스터 N7 및 N8과 비트선 BL 및 /BL의 전위를 이퀄라이즈하기 위한 n채널 MOS 트랜지스터 N9을 포함한다.

디램 메모리 블록 MBij는 더욱 디램 비트선쌍 DBL 각각에 대해서 설치되어 열선택선 CSL상의 신호전위에 응답하여 도통하고 대응의 디램 비트선쌍 DBL를 포함한다.

열선택선 CSL는 2쌍의 디램 비트선에 대해서 공통으로 설치되어 이것에 의해 동시에 2개의 디램 비트선쌍 DBL가 선택된다.

한쌍의 로컬 LIOa 및 LIOb가 동시에 선택되는 2쌍의 디램 비트선으로부터 데이터를 각각 받는다.

로컬 입출력선쌍 LIOa 및 LIOb에는 각각 비트선 이퀄라이즈/프리챠지회로 DEQ와 마찬가지인 프리챠지회로가 설치된다.

이 프리챠지회로는 또 도면의 번잡화를 피하기 위해서 표시하지 않았다.

메모리 블록 MBij는 그 위에 블록 활성화 신호 OBA에 응답하여 로컬 입출력선쌍 LIOa 및 LIOb를 각각글로벌 입출력선쌍 GIOa 및 GIOb에 접속하는 디램 입출력 게이트 IOGa 및 IOGb를 포함한다.

디램에 있어서는 선택된 행(워드선)을 포함하는 블록만이 선택상태가 된다.

이 선택상태로 된 블록에 대해서만 디램 입출력 게이트 IOGa 및 IOGb가 도통한다.

블록을 선택하기 위한 제어신호 OBA는 예를 들면 워드선을 선택하기 위해서 사용되는 디램 행어드레스의 상위 비트 4비트에 의해 발생된다(16개의 행블록(각 256행)중 한개의 행블록만이 접속상태로 되는 구성인때).

다음에 이 디램 어레이와 에스램 어레이 사이의 데이터 전송동작에 대해서 설명한다.

이하의 설명에 있어서는 어레이 사이의 데이터 전송 동작을 설명하기 위해서 데이터 전송게이트를 간략화하여 생각한다.

제35도는 양방향 전송게이트 BTG의 원리적 구성을 표시하는 도면이다.

제35도에 있어서, 양방향 전송게이트 BTG는 전송표시신호 OTSD에 응답하여 에스램 비트선쌍 SBL사의 데이터를 글로벌 입출력선쌍 GIO에 전달하는 3상태 버퍼 DR1과 전송표시신호 OTDS에 응답하여 활성화되어 글로벌 입출력선쌍 GIO상의 데이터를 에스램 비트선쌍 SBL상에 전달하는 3상태 버퍼 DR2를 포함한다.

이 버퍼 DR1 및 DR2는 또 실제의 기능으로서 래치기능을 구비한다.

양방향 전송게이트의 상세한 구성에 대해서는 후에 설명한다.

우선 제36도에 표시하는 동작 파형도를 겸해서 참조하여 디램 어레이로부터 에스램 어레이의 데이터 전송동작에 대해서 설명한다.

시각 t1 이전에 있어서는 에스램 어레이 및 디램 어레이는 공히 스탠바이상태(프리챠지상태)에 있다.

프리챠지 표시신호 OEQ는 활성상태의 "H"에 있는 사이에 디램 프리챠지/이퀄라이즈회로 DEQ가 활성상태에 있어서 디램 비트선쌍 DBL를 소정 프리챠지전위 Vb1에 프리챠지하여 비트선 BL 및 /BL의 전위를이퀄라이즈하고 있다.

마찬가지로 로컬 입출력선쌍 LIOa 및 글로벌 입출력선쌍 GIO의 전위는 중간전위로 프리챠지되어 있다(이 회로 구성은 도시하지 않았음).

시각 t1에 있어서, 프리챠지신호 OEQ가 "L"로 내려가면 프리챠지/이퀄라이즈회로 DEQ가 불활성 상태로된다.

마찬가지로 감지증폭기 구동신호 OSAN 및 /OSAP를 전달하는 신호선도 중간전위 Vcc/2로 플로트상태가 된다.

이후 주어진 디램 어드레스 신호에 따라서 디램 행디코더에 의한 행선택 동작이 실행된다.

시각 t2에 있어서, 디램 어레이에서 한가닥의 디램 워드선 DWL가 선택되어 이 선택된 워드선 DWL의 전위가 상승한다.

선택된 디램 워드선은 하나의 행블록에 포함되는 모든 메모리 블록 MBA(MBij)에 공동으로 배선되어 있다.

선택된 디램 워드선 DWL에 접속되는 일행의 메모리셀이 각각 대응한 디램 비트선쌍 DBL(디램 비트선BL 또는 /BL)에 접속되어(메모리 트랜지스터 Q0가 도통상태가 된다) 디램 비트선쌍 DBL의 전의가 각각 접속되는 메모리셀의 데이터에 따라서 변화한다.

제36도에 있어서는, 3쌍의 디램 비트선쌍 DBL1, DBL2 및 DBL3에 있어서 데이터 "1"를 격납하는 메모리셀이 선택되어 그와 관련한 비트선 BL(또는 /BL)의 전위가 상승한 상태를 표시한다.

시각 t3에 있어서, 감지증폭기 활성화 신호 OSANE가 "H"로 상승하고 감지증폭기 구동신호 OSAN이 중간전위 Vcc/2로부터 접지전위 Vss 레벨의 "L"로 하강한다.

이것에 의해 디램 감지증폭기 DSA에 포함되는 n채널 감지증폭부가 활성화되어 디램 비트선쌍 DBL의 저전위측의 비트선 전위가 접지전위 Vss 레벨로 저하한다.

시각 t4에 있어서, 감지증폭기 활성화 신호 /OSAPE가 "L"로 내려가 감지증폭기 구동신호 /OSAP가 중간전위 Vcc/2로부터 동작전원전위 Vcc 레벨로 상승한다.

이것에 의해 디램 감지증폭기 DSA에 포함되는 P채널 감지증폭기 부분이 활성화되어 디램 비트선쌍에 있어서 고전위의 비트선 전위가 전원전위 Vcc 레벨까지 승압된다.

시각 t5에 있어서, 디램 열블록 디코더로부터의 열선택신호에 따라서, 열선택선 CSL가 선택되어, 이 선택된 열선택선 CS11의 전위가 "H"로 상승한다.

이것에 의해 하나의 메모리 블록 MBij에 있어서 2쌍의 디램 비트선쌍 DBL(메모리 블록 MBA에 있어서4쌍의 디램 비트선쌍)이 디램 열선택게이트 CSG를 통해서 로컬 입출력선쌍 LIO_a및 LIO_a(제36도에 있어서 총칭적으로 부호 LIO로 표시한다)의 전위가 프리챠지전위 Vcc/2로부터 선택된 디램 비트선쌍 DBL로부터 전달된 데이터에 따라서 변화한다.

시각 t6에 있어서, 블록 활성화 신호BA가 선택된 워드선을 포함하는 블록에 대해서만 "H"로 상승한다.

디램 입출력 게이트 IOG(게이트 IOGa 및 IOGb를 총칭적으로 표시한다)가 도통상태가 된다.

이것에 의해, 로컬 입출력선쌍 Lio_a상의 신호전위가 글로벌 입출력선쌍 GIO상에 전달된다.

선택된 메모리 블록(선택된 워드선을 포함하는 블록)의 지정은, 디램 워드선 선택에 사용되는 행어드레스신호의 상위 비트를 디코드하므로서 실행된다.

나머지의 비선택 메모리 블록에 있어서는, 감지동작이 실행되지 않고, 프리챠지상태를 유지하고 있다.

상술한 일련의 동작에 의해, 제32도에 표시하는 수직방향에 배열되는 16개의 메모리 블록 MBA중 하나의 메모리 블록 MBA만이 양방향 전송게이트 회로에 접속된다(4개의 양방향 전송게이트 BTG와 접속된다).

에스램에 있어서는, 시각 ts11에 있어서, 에스램 행디코더에 의한 행선택 동작이 행하여져서 에스램 어레이에 있어서 한가닥의 에스램 워드선 SWL(합계 4가닥의 에스램 워드선)이 선택되어, 선택된 에스램 워드선 SWL(제36도에 있어서는 에스램 워드선 SWL1)의 전위가 "H"로 상승한다.

디램 부분에서의 행선택 동작과 에스램 부분에 있어서의 행선택 동작과는 비동기적으로 실행된다.

에스램에 있어서의 버퍼읽기 전송모드 동작의 지정은 디램에서의 디램 읽기 전송모드와 독립으로 실행되기 때문이다.

에스램 워드선 SWL에 접속되는 에스램 셀의 데이터의 각각이 대응한 에스램 비트선쌍 SBL상에 전송된다.

에스램 비트선쌍 SBL인 전위가 프리챠지전위(또는 이퀄라이즈전위) Vcc/2로부터 대응한 에스램 셀의 기억정보에 따라서 변화한다.

제33도에 있어서는, 에스램 비트선쌍 SBL의 전위를 이퀄라이즈하기 위한 회로 구성은 표시되어 있지 않다.

씨디램에 있어서는, 에스램에의 액세스 싸이클 지정시에(마스크 클록의 상승에지에 있어서 어레이에의 액세스 동작이 지정되어 있을때, 원 쇼트 펄스신호가 발생되어 에스램 비트선쌍 SBL의 이퀄라이즈가 실행되어도 좋다).

시각 t7에 있어서, 데이터 전송표시신호TDS가 일정기간 "H"로 상승한다.

글로벌 입출력선쌍 GIO상에는, 이미 디램 셀의 데이터가 전달되어 있고, 또 에스램 비트선쌍 SBL에는 에스램 셀이 접속되어 있다.

데이터 전송표시신호TDS에 응답하여 양방향 전송게이트 BTG가 활성화 되어, 글로벌 입출력선쌍 GIO상의 신호전위가 대응의 에스램 비트선쌍 SBL상에 전달된다.

이것에 의해, 디램 셀로부터 에스램 셀에게 데이터 전달이 실행된다.

전술한 것과 같이, 하나의 메모리 MBij 블록에 있어서 2비트의 메모리 디램 셀이 선택되어 있고, 16쌍의 글로벌 입출력선쌍 GIO상에 각각 메모리셀 데이터가 접속되어 있다.

합계 16비트의 디램 셀의 데이터가 데이터 전송회로를 통해서 일괄하여 에스램 셀에 전달된다.

데이터 전송표시신호TDS의 활성화 되는 시각 t7이 블록 활성화 신호 øBA가 상승하는 시각 t6 및 에스램 워드선 SWL의 선택이 이루어지는 시각 ts11의 양자 보다도 후의 시점이라는 관계를 만족하는 한, 시각 ts11과 시각 t1 내지 시각 t6와의 전후 관계는 임의다.

에스램 어레이로부터 데이터 어레이에게 데이터 전송을 지시하는 신호 øTSD는 이 싸이클에 있어서는 비활성 상태의 "L"로 유지된다.

시각 ts12에 있어서, 에스램 어레이(2)에 있어서의 워드선 선택동작이 완료한다.

이것에 의해 16비트의 메모리셀의 데이터 전송이 완료한다.

이어서 다시 시각 ts12에 있어서 에스램 어레이에 있어서의 에스램 워드선 SWL이 선택상태로 된다.

한편, 디램 어레이에 있어서는, 디램 워드선 DWL가 선택상태를 유지하고 있다(디램 프리챠지모드는 지정되어 있지 않기 때문이다).

다시 시각 t5′에 있어서, 디램 읽기 전송모드가 지정되면, 열선택선 CS11가 비선택 상태로 되고 시각 t5′에 있어서 다음의 열선택선 CSL2가 선택상태로 된다.

이 동작은, 통상 페이지모드로서 알려져 있다.

시각 t5′에 있어서 새로운 열선택선 CSL2를 선택하므로서, 로컬 입출력선쌍 LIO는 열선택선 CSL2에 의해 선택된 메모리셀의 데이터에 따라서 그 전위가 변화한다.

이것은, 로컬 입출력선쌍 LIO 및 글로벌 입출력선쌍 GIO의 전위는, 더욱이 열선택선 CSL의 비선택 이후에 일단 프리챠지상태로 복귀하는 구성이 이용되어도 된다.

이때, 블록선택신호 øBA는 "H"를 유지한다.

로컬 입출력선쌍 LIO상에 접속된 새로운 데이터가 글로벌 입출력선쌍 GIO상에 전달된다.

열선택선의 활성화 기간은 래턴시에 의해 결정해도 좋다.

시각 t7′에 있어서, 다시 데이터 전송신호 øTDS가 발생된다.

시각 t7′에 있어서, 이미 글로벌 입출력선쌍 GIO의 전위는 안정상태로 되어 있고, 또 에스램 어레이에 있어서, 새롭게 에스램 워드선 SWL2에 접속되는 메모리셀의 데이터가 각각 에스램 비트선쌍 SBL상에 전달되어 있어 똑같은 안정상태가 되어 있다.

양방향 전송게이트 BTG를 통해서 글로벌 입출력선쌍 GIO상의 16비트의 데이터가 에스램 워드선 SWL2에 접속되는 16비트의 데이터가 에스램 워드선 SWL2에 접속되는 16비트의 메모리셀에 일괄하여 전송된다.

시각 ts22에 있어서, 에스램 어레이에 있어서의 워드선 SWL2의 선택동작이 완료하고, 이어서 새로운 에스램 워드선 SWL3가 시각 ts31에 있어서 선택상태로 된다.

에스램 어레이에 있어서의 워드선 SWL의 선택/비선택은 신호 E#, WE#, CC1# 및 CC2#의 상태의 조합에 의해 결정된다.

에스램은 고속으로 동작할 수 있기 때문에, 디램의 고속모드 보다도 더욱 고속으로 동작할 수가 있다.

더욱, 데이터 전송시에 있어서, 에스램은 충분히 다음의 새로운 워드선을 선택상태로 할 수가 있다.

디램 어레이에 있어서, 시각 t6′에 있어 새롭게 열선택선 CSL3가 선택상태로 되어, 따라서 로컬 입출력선쌍 LIO 및 글로벌 입출력선쌍 GIO상의 전위가 변화한다.

시각 t7′에 있어서, 데이터 전송표시신호 øTDS가 발생되어, 디램 비트선쌍 DBL3상의 데이터가 에스램비트선쌍 SBL상에 전달된다.

시각 t1에 있어서, 디램 워드선 DWL가 비선택 상태가 되어, 데이터 전송 싸이클이 완료되고, 디램 어레이가 스탠바이상태로 복귀한다(디램 프리챠지모드 동작의 실행).

에스램 어레이에 있어서, 시각 ts32에서 에스램 워드선 SWL3의 전위가 "L"의 전위로 내려가고, 에스램비트선쌍 SBL의 전위가 프리챠지전위로 복귀한다.

여기서, 에스램 비트선쌍 SBL의 전위는 스탠바이시에는 중간전위로 프리챠지되는 상태가 표시된다.

클램프 트랜지스터에 의해 전원전위레벨로 프리챠지되어도 좋다.

디램 블록 디코더는 8가닥의 선택선 CSL를 동시에 선택한다.

한가닥의 열선택선 CSL는 2쌍의 디램 비트선쌍 DBL를 선택한다.

디램 어레이로부터 에스램 어레이에게 데이터 전송은 글로벌 입출력선쌍에 대해 병렬로 실행된다.

따라서, 16비트의 데이터가 일괄하여 전송된다.

이 데이터 전송 싸이클을 복수회 반복하므로서, 16비트, 32비트, 48비트로 전송 데이터량을 증가시킬 수 있다.

상술한 설명에 있어서, 디램 어레이로부터 에스램 어레이에게 데이터 전송이 일단계로 실행되고 있다.

본 발명의 씨디램에 있어서는, 디램 어레이로부터 데이터 전송회로에게 데이터 전송동작과 양방향 데이터전송회로로부터 에스램 어레이에게 전송동작은 독립으로 실행된다.

그러나 그 동작원리는 여기서 표시하는 것과 마찬가지이며, 디램 어레이에 있어서의 디램 감지증폭기를 래치수단으로 이용하므로서, 디램의 페이지모드를 이용하여 에스램 어레이에 고속으로 데이터를 대량 전송할 수 있다.

에스램 어레이부에는 시각 te32 이후 외부로부터 액세스할 수 있다.

한편, 디램에 있어서, 시각 t8의 시점에서 RAS 프리챠지 시간 t_RP가 경과하기까지는 디램 어레이에 액세스할 수 없다.

이 구성에 의해, 디램 어레이로부터 대량의 데이터를 고속으로 에스램 어레이에 전송하고, 그 전송 데이터에 대해 외부에서 고속으로 에스램에 액세스할 수 있다.

따라서, 예를 들면 캐쉬 미스 동작시에 있어서, 디램 어레이로부터 전송된 데이터를 이 데이터 전송 완료후 바로 읽을 수도 있다.

디램 읽기 전송모드와 에스램의 버퍼읽기 전송모드와를 반복하여 실행하므로써, 복수인 데이터 블록을 디램 어레이에서 에스램 어레이로 전송하는 것이 가능케 된다.

제37도는, 디램 어레이로부터 에스램 어레이에게 데이터 전송동작을 단계적으로 표시하는 도면이다. 이하, 제37도를 참조하여 데이터 전송동작에 대해서 설명한다.

제37도에 있어서, 우선 디램 어레이에 있어서 디램 워드선 DWL1이 선택상태로 된다.

데이터 블록 D1은 1회의 전송동작에 의해 전송되는 전송비트의 메모리셀을 포함한다(본 실시예에 있어서는 16비트의 메모리셀).

에스램 어레이에 있어서는, 이때 이미 에스램 워드선이 선택상태로 되어 있어도 된다.

디램 어레이로부터 에스램 어레이에게 전송동작(정확하게는 양방향 전송게이트로 부터 에스램 어레이의 데이터 전송동작)전에 선택동작이 완료해 있으면 된다.

제37(B)도에서 디램 어레이에서외 디램 워드선 DW11의 데이터 블록 D1이 양방향 전송게이트 BTG를통해서 에스램 어레이인 에스램 워드선 SW11의 선택된 메모리셀에 일괄 전송된다.

제37(C)도에서, 데이터 블록 D1이 비선택 상태가 되어, 또 에스램 어레이에서 다음의 워드선 SWL2가 선택상태가 된다.

그 상태에서, 디램 어레이에서 새롭게 선택된 데이터 블록 D2가 양방향 전송게이트 BTG를 통해서 에스램 워드선 SW2 메모리에 전달된다.

그후, 데이터 블록 D2가 비선택 상태가 되어, 또 에스램 워드선 SWL2가 비선택상태로 된다.

제37(D)도에서, 고속모드(디램 읽기 전송모드)가 실행되어, 디램 워드선 DW11상의 다음의 데이터 블록D3가 선택되어, 에스램 어레이에 있어서 새롭게 선택된 별개의 에스램 워드선 SWL3에 양방향 전송게이트 BTG를 통해서 이 에스램 워드선 SWL3에 접속되는 메모리셀에 전달된다.

상술한 것 같이, 디램의 고속모드(페이지모드)를 이용하여 고속으로 대량의 데이터를 에스램 어레이에 전송할 수 있다.

본 실시예에 있어서, 보다 정확하게 말하면, 양방향 전송게이트의 데이터 전송동작은 2단계이다.

즉, 제1단계는 디램 어레이로부터 어레이에게 보내는 데이터 전송과, 제2단계는 양방향 전송게이트로부터 에스램 어레이에게 보내는 데이터 전송이다.

이것들의 데이터 전송동작은 개개의 제어계에 의해 실행된다.

양방향 전송게이트와 버퍼읽기 또는 버퍼쓰기모드 지장에 의해 직접 외부로부터 액세스할 수 있다.

따라서, 에스램 어레이와 디램 어레이와의 사이의 데이터 전송 뿐만 아니라, 외부로부터 연속적으로 데이터를 기록하는 버퍼쓰기 모드등을 실행할 수 있다.

에스램 어레이는 비선택 상태이며, 이 격납 데이터는 영향을 받지 않는다(단, 버퍼읽기 또는 버퍼쓰기모드일때).

제38도는, 에스램 어레이로부터 디램 어레이의 데이터 전송동작을 표시하는 신호 파형도이다.

제38도에 표시하는 동작 파형도는, 제36도에 표시하는 동작 파형도와, 데이터 전송표시신호 øTDS로 바꾸어서 데이터 전송표시신호 øTDS가 발생되어 있는 것 및 데이터의 전송방향이 에스램 어레이로부터 디램 어레이이고, 디램 어레이 비트선쌍 DBL의 전위가 에스램 어레이로부터 전달된 데이터에 응해서 변화하는 점이 다를 뿐이다.

이 경우에 있어서는, 디램 어레이로부터 에스램 어레이의 데이터 전송때와 같은 동작이 디램 어레이 및 에스램 어레이에 있어서 실행된다.

지정되는 동작모드가 다를 뿐이다.

즉, 에스램 어레이 부분에 있어서, 버퍼쓰기전송모드 또는 버퍼읽기전송/쓰기모드가 지정되어, 디램에 있어서는 디램 쓰기전송모드가 지정된다.

그것을 위해, 그의 상세한 동작 설명을 생략한다.

제39도는 디램 어레이에 대한 에스램 어레이로부터의 데이터 전송동작을 단계적으로 표시하는 도면이다.

이 경우에 있어서도, 제37도에 표시한 것과는 데이터 블록의 전송방향이 다를 뿐이므로, 상세한 설명은 생략한다.

이 모드를 이용하면, 에스램 어레이로부터 디램 어레이로 고속 데이터 전송 뿐만 아니라, 버스트 쓰기모드를 실현할 수 있다(양방향 전송게이트에 외부로부터 직접 데이터를 기록할 수 있기 때문이다).

제40도는 에스램 부분의 입출력 부분의 구성을 표시하는 도면이다.

제 1 도에 표시하는 구성에 있어서는, 양방향 전송게이트에 외부로부터 액세스하는 경우, 에스램 어레이를 통해서 데이터의 쓰기 및 읽기가 수행된다.

에스램 어레이는 비선택 상태를 유지할 필요가 있다.

이때의 입력부의 구성을 표시한다.

에스램 비트선쌍 SBL 각각에 대해서 설치된 에스램 감지증폭기 SSA에 대해서는 표시되어 있지 않으나 각 에스램 비트선쌍에 대해서는 설치되어 있다.

에스램 비트선쌍 SBL 각각에 대해서 에스램 열선택 게이트(302)가 설치된다.

열선택 게이트(302)에는 열디코더(제 1도의 참조부호(120))로부터의 일선택 신호 CD가 제공된다.

이것에 의해 16비트의 비트선쌍 SBL중의 한쌍의 에스램 비트선쌍이 선택된다.

내부 데이터 버스(123)(제 1 도 참조)는 쓰기 데이터를 전달하기 위한 외부 쓰기 데이터선쌍(123a)와, 읽기 데이터를 주 증폭기회로에 전달하기 위한 읽기 데이터 전달선(123b)를 포함한다.

읽기 데이터 전달선(123b)는 쌍을 이루는 신호선에 의해 구성되어도 좋다.

내부 쓰기 데이터 전달선쌍(123a)는 Dim 버퍼회로(입력버퍼회로로부터 발생되는 상보 데이터를 전달하는 쓰기 데이터선 DBW 및 *DBW를 포함한다.)에, 내부 쓰기 데이터선쌍(123a)는 쓰기회로(303)에 접속된다. 쓰기회로(303)은, 내부 쓰기 데이터선쌍(123a)로부터의 내부 쓰기 데이터를 증폭하고, 내부 데이터선DBW_a및 *DBW_a에 증폭한 데이터를 전달한다.

쓰기회로(303)은, n채널 MOS 트랜지스터 T301, T302, T303 및 T304를 포함한다.

트랜지스터 T302 및 T303의 게이트가 내부 쓰기 데이터선 DBW에 접속되어, 트랜지스터 T301 및 T304의 게이트가 내부 쓰기 데이터선 *DBW에 접속된다.

트랜지스터 T302 및 T304의 접속부가 내부 데이터선 DBWa에 접속되어, 트랜지스터 T301 및 T303의 접속부가 내부 데이터선 *DBW_a에 접속된다.

트랜지스터 T301 및 T302는 도통상태인 때에 동작전원전위 Vcc인 레벨의 신호를 전달한다.

트랜지스터 T303 및 T304는, 도통상태인 때 접지전위 Vss를 전달한다.

내부 데이터선 DBW_a및 *DBW_a에는 이 주어진 데이터를 증폭하기 위한 감지증폭기 SSAa가 설치된다.

감지증폭기 SSAa의 데이터가 주 증폭기회로에 전달된다.

다음에 이 동작에 대해서 간단하게 설명한다.

내부 쓰기 데이터선 DBW에 "H"의 데이터가 전달됐을 경우를 고려한다.

내부 쓰기 데이터선 *DBW에는 "L"인 데이터가 전달된다.

트랜지스터 T302 및 T303이 도통상태로 된다.

따라서, 쓰기회로(303)으로부터는, 트랜지스터 T302를 통해서 "H"인 데이터가 내부 데이터선 DBW_a에전달되고, 다른 내부 데이터선 *DBW_a에는 트랜지스터 T303을 통해서 "L"의 데이터가 전달된다.

데이터 읽기에 있어서는, 입력버퍼회로(Dim 버퍼회로)로부터 내부 쓰기 데이터선 DBW 및 *DBW에 공히 "L"의 데이터가 전달된다.

쓰기회로(303)의 출력은 고임피던스상태로 된다.

감지증폭기 SSAa가 활성화 된다.

선택된 열선택 게이트회로(302)를 통해서 에스램 비트선쌍 SBL가 내부 데이터선 DBWa 및 *DBWa에 접속된다.

이 내부 데이터선 DBWa 및 *DBWa상에 전달된 데이터가 에스램 감지증폭기 SSAa로 증폭된 후 주 증폭기회로에 데이터 전달선(123b)를 통해서 전달된다.

제40도에 표시하는 구성을 이용하므로서, 에스램 어레이를 통해서 직접 데이터 전송버퍼(양방향 전송게이트회로)에 데이터를 기록할 수가 있다.

단, 에스램 어레이를 통해서 양방향 전송게이트 BTG(또는 버퍼회로)에 액세스하는 경우에는 에스램 어레이와 전송게이트를 접속하고, 에스램 어레이에서의 에스램 비트선쌍의 SBL의 이퀄라이즈상태를 해방할 필요가 있다.

에스램 워드선은 비선택 상태가 된다.

이것에 의해, 에스램 어레이에 있어서의 격납된 데이터에 영향을 주는 일이 없이 에스램 어레이를 통해서 양방향 전송버퍼(양방향 전송게이트회로)에 외부로부터 액세스할 수 있다.

양방향 전송게이트 또는 양방향 전송버퍼회로는 에스램 비트선쌍 각각에 대해서 마련되어 있기 때문이다.

내부 데이터선(123)으로서, 쓰기 데이터 전송선(123a)과 읽기 데이터 전송선(123b)은 따로따로 마련함으로써, 데이터 쓰기 및 읽기를 공통의 내부 데이터 버스를 통해서 행하는 구성에 비해서 입출력회로의 레이아웃 설계가 용이하게 된다.

(데이터 전송버퍼회로)

앞의 페이지 모드 동작을 이용한 동작 설명에 있어서는, 양방향 전송게이트 BTG를 단지 설명을 쉽게 할 목적으로 3상태 버퍼로서 설명하고 있다.

이 양방향 전송게이트는 래치기능을 구비한다.

이 양방향 전송게이트에 래치기능을 갖게 하므로서 실현되는 동작모드에 대해서 설명한다.

제41도는, 양방향 전송게이트의 보다 구체적인 구성을 표시하는 도면이다.

이 양방향 전송게이트는, 디램 어레이로부터의 데이터 즉 글로벌 입출력선쌍 GIO의 데이터를 받기 위한 읽기전송버퍼(210)과, 에스램 어레이로부터의 데이터(에스램 어레이에 격납된 데이터 또는 외부로부터 제공되는 데이터)를 받기 위한 전송버퍼(250)을 포함한다.

읽기전송버퍼(210)은, 데이터 전송표시신호 øTDS1에 응답하여 도통하는 게이트(212)와, 게이트(212)를통해서 주어진 데이터를 래치하기 위한 래치회로(230)와 래치회로(230)된 øTDS2에 응답하여 도통하고, 인버터회로(218)의 출력 데이터를 에스램 비트선쌍 SBL상에 전달하는 게이트(220)을 포함한다.

래치회로(230)은, 큰 구동능력을 가진 인버터회로(214)와, 작은 구동능력을 가진 인버터회로(216)을 포함한다.

인버터회로(214)의 출력은 인버터회로(216)의 입력에 접속되고, 인버터회로(216)의 출력은 인버터회로(214)의 입력에 접속된다.

이 인버터회로(214) 및 (216)의 구동력에 차이를 마련하므로서, 데이터의 래치기능과 함께 한편 방향에의 데이터 전송을 고속으로 실행할 수가 있다.

쓰기전송버퍼(250)은, 전송표시신호 øTSD2에 응답하여 도통하고, 에스램 비트선쌍 SBL상의 데이터를 전달하는 게이트(260)과 게이트(260)을 통해서 주어지는 데이터를 반전하는 인버터회로(258)과, 인버터회로(258)의 출력을 래치하기 위한 래치회로(232)와, 전송표시신호 øTSDI에 응답하여 래치회로(232)의 출력을 글로벌 입출력선쌍 GIO상에 전달하는 게이트(252)를 포함한다.

래치회로(232)도, 큰 구동능력을 갖는 인버터회로와, 작은 구동능력을 갗는 인버터회로를 포함하고 있다.

전송표시신호 øTDS1 및 øTDS2는, 행어드레스 RAS#, 열어드레스 스트로브 CAS# 및 데이터 전송표시 DTD#에 따라서, 제 1도에 표시하는 디램 제어회로로부터 발생된다.

전송신호 øTDS1 및 øTDS2는, 칩 인에이블 E#, 쓰기 인에이블 WE#, 제어클록 CC1# 및 CC2#에 따라서 제 1도에 표시하는 제어회로로부터 발생된다.

제41도에 표시하는 양방향 전송버퍼의 동작에 대해서 그의 동작 파형도인 제42도를 참조하여 설명한다.

상술한 것과 같이, 디램 어레이와 에스램 어레이는 각각 독립으로 구동할 수 있다.

제42도에 있어서, 에스램 부분에 대해서는, 마스터 클록 K의 제1싸이클 내지 제6싸이클까지는 칩 인에이블 B#가 "L"에 있고, 쓰기 인에이블 WE# 및 제어 클록 CC1# 및 CC2#가 공히 "H"이므로, 에스램 읽기모드가 지정되어 있고, 마스터 클록 K의 상승에지로 주어진 에스램 어드레스 As에 따라서 스태틱 메모리셀의 선택이 이루어져, 이 선택된 메모리셀 데이터가 읽혀진다.

디램 부분에 있어서는, 마스터 클록 K의 제3의 클록에 있어서 행어드레스 스트로브 RAS#가 "L"로 내려간다.

이것에 의해서, 디램 활성화 모드가 지정되고, 그때에 주어지는 디램 어드레스 Ad가 행어드레스로서 받아들여지고, 행선택 동작이 실행된다, RAS-CAS 지연시간 tRCD가 경과하면, 열어드레스 스트로브 CAS#가"L"로 내려간다.

전송방향 표시 DTG#는 "H"이다.

이것에 의해, 디램 읽기젼송모드가 지정되어, 그때에 제공된 디램 어드레스 Ad를 블록 어드레스로서, 디램 어레이에 있어서 메모리셀 블록이 선택되어, 이 선택된 메모리셀의 데이터가 읽기전송버퍼(210)에 전달된다(제41도에서 전송제어신호 øTDS1이 "H"가 된다).

DTBR 록아웃 기간이 경과하면(이 기간은 래턴시에 의해 결정된다) 에스램 부분에 있어서, 제어 클록 CC1#가 "L"로 하강하고, 버퍼읽기전송/읽기모드가 지정된다.

이것에 의해, 제41도에 표시하는 전송제어신호 øTDS2가 "H"로 되어, 래치회로(230)에 래치되어 있던 데이터가 에스램 비트선쌍 SBL에 전달된다.

이 에스램 비트선쌍 SBL에 전달된 데이터는, 에스램 읽기전송/읽기모드 표시때에 주어진 에스램 어드레스 As에 의해 다시 선택되어, 데이터가 읽혀진다.

즉 제42도에 있어서 마스터 클록 K의 제8싸이클로부터 시작하여, 디램 어레이로부터 전송된 새로운 데이터 b1… 연속적으로 읽혀진다.

마스터 클록 K의 제8싸이클에 있어서, 행어드레스 스트로브 RAS# 및 전송방향표시 DTD#가 공히 "L"로 되어, 디램 프리챠지모드가 지정되고, 디램은 프리챠지상태로 복귀한다.

제43도는 디램과 에스램의 병렬 동작을 단계적으로 표시하는 도면이다.

제43(A)도의 에스램 어레이에서, 외부로부터 주어지는 에스램 어드레스 As에 따라서 데이터의 읽기가 실행된다.

이 에스램 어레이에서의 데이터 읽기 동작과 병행하여, 디램에 있어서 행 및 메모리셀 블록의 선택이 실행되어, 이 선택된 메모리 블록 MDB0가 전송버퍼 DTBR에 전송되어, 그곳에 유지된다.

제43(B)도에 있어서, 버퍼읽기 전송/읽기 동작이 실행되고, 읽기 전송버퍼 DTB에 배치되어 있는 데이터는 에스램 어레이에 전송되어, 이 메모리셀 데이터 블록 MDB0(16비트)로부터 1비트의 데이터가 동시에 읽혀진다.

이 동작을 반복하므로서, 고속으로 액세스할 수 있다.

특히 그래픽용도에 있어서는, 다음에 액세스해야 할 번지는 사전에 알 수가 있다.

즉, CRT 디스플레이에 있어서는 1 주사선상의 데이터가 순차적으로 액세스 된다.

이 CRT상에 표시되는 데이터의 어드레스는 연속적이다.

따라서 항상 다음에 액세스해야 할 번지를 알 수 있다.

이 씨디램을 그래픽용도에 이용하므로서, 디램 어레이에 있어서 다음에 액세스 되어야 할 데이터를 사전에 선택하고, 읽기전송버퍼에서 래치해두는 동작을 실행하므로서, 고속으로 그래픽 데이터의 처리를 실행할 수 있다.

후에 설명하지만, 이 동작모드를 이용하므로서, 디램 어레이에서의 감지증폭기를 보조적인 캐쉬로서 이용할 수 있어서, 캐쉬 미스시의 페널티를 절감할 수 있다.

이 동작에 대해서는 후에 상세하게 설명한다.

제44도는 디램 어레이와 에스램 어레이를 병행하는 사이의 동작모양을 표시하는 도면이다.

제44도에 있어서는, 제42도에 표시하는 동작과 달리, 마스터 클록 K의 제10싸이클에 있어서 다시 디램 읽기전송모드를 지정한다.

이것에 따라, 읽기전송버퍼에 현재 선택되어 있는 디램의 행중의 다른 메모리셀 블록의 데이터가 전송된다.

마스터 클록 K의 제(n+1)싸이클에 있어서, 제어 클록 CC1#을 "L", 제어 클럭 CC2#를 "H"로 설정한다.

이것에 의해, 버퍼읽기 전송/읽기모드가 지정되고, 읽기전송버퍼 DTBR에 격납되어 있던 데이터가 에스램 어레이에 전송되는 동시에 이 전송된 메모리셀 데이터 블록의 데이터가 다시 선택되어서 읽혀진다.

이 동작을 반복하므로서, 대량의 데이터를 고속으로 읽을 수 있다.

이 동작모드 즉 디램의 고속모드(페이지모드)를 이용하므로서, 데이터 전송 동작을 고속으로 실행할 수있다.

즉 제43로(A) 및 (B)도에 표시하는 동작이 반복하여 실행된다.

디램 어레이의 프리챠지모드가 지정될 때까지, 페이지모드 동작에 따라서 디램 어레이로부터 에스램 어레이에의 데이터 전송을 실행할 수 있다. 이때, 역으로, 또 에스램 어레이로부터 디램 어레이에 데이터의 블록을 페이지모드에 따라서 전송할 수도 있다.

더우기, 쓰기 데이터 전송버퍼회로에는 외부로부터 직접 데이터를 기록할 수 있기 때문에, 버퍼쓰기모드를 수행하고, 이어서 디램 쓰기전송모드를 지정하면 디램 어레이에 페이지모드에 따라서 데이터의 쓰기를 행할수있다.

(마스크 레지스터)

제 1 도에 표시한 것 같이, 쓰기 데이터 전송버퍼에 대해서는 마스크 레지스터가 마련된다.

외부로부터 버퍼쓰기모드로 데이터를 쓰기 데이터 전송버퍼에 기록했을 때 불필요한 데이터가 디램 어레이에 전송되는 것을 방지할 필요가 있기 때문이다.

마스크 레지스터의 기능에 대해서 간단히 설명하고, 그 상세한 구성에 대해서는 후에 양방향 전송게이트의 보다 상세한 구성과 함께 설명한다. 제45도는 1비트의 쓰기 데이터버퍼회로에 대응하는 마스크 레지스터의 구성의 일례를 표시하는 도면이다.

제45도에서, 마스크 레지스터(290)은, 인버터회로(266) 및 (268)로 구성된 래치회로(261)과, 세트표시신호 øs에 응답하여 래치노드 LN에 전원전위 Vcc 레벨의 신호를 전달하는 게이트(262)와, 리세트 표시신호 øR에 응답하여 래치노드 LN에 접지전위 Vs 레벨의 신호를 전달하는 게이트(264)와, 래치회로(261)의 래치데이터에 따라서 쓰기 데이터 전송버퍼(DTBW)(250)의 출력 데이터를 선택적으토 글로벌 입출력선쌍 GIO에 전달하는 게이트(270)을 포함한다.

세트표시신호 øS가 주어지면 마스크 레지스터(290)은, 마스크 세트 데이터를 격납하고, 쓰기 데이터 전송버퍼(DTBW)(250)으로부터의 쓰기 데이터의 전송을 금지한다.

리세트전송버퍼(DTBW)의 출력하는 데이터를 통과시킨다.

제46도는, 마스크 데이터 세트 및 리세트 표시신호를 발생하기 위한 제어회로의 구성의 일예를 표시하는도면이다.

마스크 데이터/리세트 표시신호 발생은 에스램 블록 어드레스 As0-As3를 디코드하는 디코더(272)와, 디코더(272)의 열선택신호 CD와 버퍼쓰기모드 표시신호 øBW를 받는 AND회로(274)와 AND회로(274)의 출력과 버퍼쓰기 전송모드(버퍼쓰기전송/쓰기모드를 포함한다) 표시신호 øTSD1를 받는 OR회로(278)과, 신호 øTSD1의 하강에 응답하여 원 쇼트 펄스를 발생하는 펄스발생회로(280)과, 회로(280)의 출력과 마스크데이터 세트표시신호 ø_MS를 받는 OR회로(278)를 포함한다.

회로로부터 마스크 데이터 리세트 지시신호 ø_R가 발생되어, OR회로로부터 마스크 데이터 세트신호 øs가 발생된다.

버퍼쓰기모드가 지정됐을 때에는, 이 데이터가 기록된 쓰기 데이터 전송버퍼에 대해서만 마스크 데이터가 리세트상태로 된다.

에스램 어레이로부터의 데이터 전송을 표시할 때는 비트에 대한 마스크 데이터가 리세트상태로 된다.

또 마스크 데이터 세트신호 ø_MS(이것은 뒤에서 설명하는 명령 레지스터로부터 발생된다)가 발생됐을 때에는, 이 마스크 레지스터가 세트상태로 된다.

마스크 인에이블 M0-M3가 이용되는때, 마스크 인에이블 M0-M3가 활성상태가 되면 게이트회로(274)의 출력은 "L"에 설정하는 구성이 사용된다.

제47도는 마스크 레지스터의 기능을 체계적으로 표시하는 도면이다.

제47(A)도에 있어서, 외부로부터의 쓰기 데이터(DQ)가 쓰기 데이터 전송버퍼 DTBW에 기록됐을 때, 마스크 레지스터 MR에서, 이 쓰기를 수신한 쓰기전송버퍼에 대응하는 마스크 데이터만이 리세트상태로 된다.

따라서 디램 어레이에 데이터를 전송하는 디램 쓰기전송모드시에 있어서는 이 쓰기 데이터 전송버퍼 DTBW에 있어서 쓰기를 수신한 전송버퍼로부터의 데이터만이 전송된다.

제47(B)도에 있어서는, 에스램 어레이로부터 쓰기 데이터 전송버퍼 DTBW에 데이터가 전송된다.

이 상태에 있어서 마스크 레지스터 MR의 마스크 데이터는 모두 리세트상태가 된다.

따라서 에스램 어레이로부터 전달된 데이터는 모두 디램 어레이에 전달된다.

상술한 것 같이, 쓰기 데이터 전송버퍼(DTBW)에 대해 마스크 레지스터를 마련하므로서, 외부로부터 직접 쓰기 데이터 전송버퍼에 데이터를 기록할때 필요한 데이터만을 디램 어레이에 기록하는 것이 가능하다.

상술한 것 같이, 쓰기 데이터 전송버퍼에 대해서 마스크 레지스터를 마련하므로서, 이 씨디램을 CPU의 주 메모리로서 사용하는 경우와, 그래픽 데이터를 지정하기 위해서 사용하는 경우의 모두에 있어서 쉽게 실현가능하다.

또 제41도에 표시한 것 같이, 읽기전송버퍼와 쓰기전송버퍼를 따로따로 마련하므로서, 읽혀질 데이터가 디램 어레이로부터 읽기 데이터전송버퍼에 전달되기 전에 쓰기 데이터 전송버퍼에 데이터를 격납할 수 있어(에스램 어레이로부터 또는 외부로부터) 고속으로 액세스를 행할 수 있다.

더우기, 이 마스크 레지스터를 마련하므로서, 디램 어레이에 있어서, 필요한 데이터만으로 고쳐쓰기를 할수 있어(마스크 데이터를 리세트할 수 있으므로) 읽기수정 쓰기동작을 사용하여 일단 어레이로부터 데이터를 읽고, 이 데이터 읽기를 수신한 메모리셀의 데이터를 외부로부터 고쳐쓰기할 필요가 없고, 고속으로 필요한 데이터의 고쳐쓰기를 실행할 수 있다.

제 1도에 표시하는 양방향 데이터전송버퍼회로의 구성에서, 쓰기 데이터 전송버퍼가 임시 레지스터를 구비하고 있는 것은, 확실하게 필요한 데이터만을 디램 어레이에 전송하기 때문이다.

통상, 디램 쓰기전송모드가 지정됐을 때, 디램 어레이가 활성상태이면, 이 쓰기 데이터 전송버퍼의 데이터가 디램 어레이안의 지정된 메모리셀 블록에 쓰여진다.

이때에는, 마스크 레지스터에 의해 이 쓰기에 대한 마스크가 실행된다.

마스크 레지스터에 세트된 비트에 대해서는 쓰기가 행하여지지 않는다.

쓰기 데이터 전송버퍼(제 1 도의 부호(142))와 임시 레지스터(제 1 도의 부호(142))와의 사이의 데이터의 전송을 디램 어드레스 Ad의 최하위 2비트를 사용을 제어한다.

이 레지스터(142) 및 (144) 사이의 데이터 전송은, 디램 활성화 명령이 공급된 후 RAS# 래턴시가 경과하고 또한 이 디램 쓰기전송모드가 지정된 후 CAS# 래턴시가 경과한 사이클로 종료한다.

디램 어드레스 Ad0가 "0"인 때 이 레지스터(142) 및 (144)사이의 데이터 전송은 실행되지 않고, "1"이면데이터 전송이 실행된다.

(DRAM 자동 리프레쉬)

디램 어레이의 메모리셀은 정기적으로 리프레쉬를 실행할 필요가 있다.이를 위해 자동 리프레쉬모드가 설치된다.

제48로에 자동 리프레쉬모드시의 각 제어신호의 상태를 표시한다.

제48도에 표시한 것 같이, 디램 자동 리프레쉬모드는 마스터 클록 K의 상승에지로 행어드레스 스트로브RAS#, 열어드레스 스트로브 CAS#를 "L"로 설정하고, 데이터 전송표시 DTD#를 "H"로 설정한다.

이 디램 자동 리프레쉬모드에 있어서, 내부에 마련된 어드레스 카운터로부터의 출력이 행어드레스로서 사용되고, 행선택 동작 및 리프레쉬 동작이 실행된다.

리프레쉬 싸이클 완료시에 이 어드레스 카운터의 카운트값이 하나 증가된다.

이 디램 자동 리프레쉬모드를 행하기 위한 구성은 명확하게는 표시되어 있지 않으나 제 1 도에 표시하는 제어회로(128)에 포함된다.

디램 자동 리프레쉬모드의 후 디램 어레이를 구동하기 위한 동작모드를 행하기 위해서는, 일만 디램 프리챠지모드 동작을 실행할 필요가 있다.

이 모드는 표준 디램에 있어서 버퍼 CAS-RAS(iBR)의 리프레쉬모드에 유사하다.

이 리프레쉬모드는 디램 프리챠지모드를 실행하므로서, 활성상태의 행이 비선택 상태로 되어, 리프레쉬 동작이 완료된다.

디램 자동 리프레쉬모드를 실행하기 위한 구성은 제 1도에 표시하는 디램 제어회로(128)안에 마련된다.

신호 RAS#, CAS# 및 DTD#가 마스터 클록 K의 상승에지에서의 상태를 모니터하고, 이 상태가 설정됐을때 디램 자동 리프레쉬모드가 지정됐다고 판별하고, 이 판별결과에 따라서 어드레스 카운터의 카운트값을 외부로부터 제공되는 디램 어드레스 Ad로 바꾸어서 행어드레스로서 제공하는 구성이 이용되면 좋다.

즉, 동상의 표준 디램에 있어서의 CBR 모드 검출부에 이 제어신호 RAS#, CAS# 및 DTD#의 상태판별회로가 이용되면 좋다.

외부로부터 주어지는 디램 어드레스가 리프레쉬 어드레스로서 이용되어도 좋다.

(세트명령 레지스터)

씨디램은 명령 레지스터(제48도에 표시하지 않음)을 구비하고 있으며, 입출력 핀의 배치(마스크 인에이블, 입출력 분리의 지정), 디램 읽기전송모드시의 래턴시 및 디램 쓰기전송모드시의 래턴시의 설정 및 출력모드(래치, 트랜스패런트 및 레지스터모드)의 지정등을 행할 수 있다.

세트명령 레지스터모드(SCR 모드)를 위해서는, 제49도에 표시한 것 같이 마스터 클록 K의 상승에지로, 행어드레스 스트로브 RAS#, 열어드레스 스트로브 CAS# 및 데이터 전송표시 DTD#를 모두 "L"로 설정한다.

이때 디램 어드레스 Ad0-Ad11이 명령 데이터 CMD로서 받아들여져서, 필요한 내부 모드가 지정된다.

제49도에 있어서도, 마스터 클록 K의 제 3디램 클록에 있어서 프리챠지모드가 지정되어, RAS 프리챠지시간 tRP가 경과한 후, 마스터 클록 K의 제7싸이클에 있어서 행어드레스 스트로브 RAS#, 열어드레스 스트로브 CAS# 및 데이터 전송표시 DTD#가 모두 "L"로 설정되어, 세트명령 레지스터모드가 지정된다.

이 제7싸이클의 마스터 클록 K의 상승에지에 있어서 디램 어드레스 Ad0-Ad11이 세트명령 데이터로서 받아들여져, 내부상태의 설정이 실행된다.

이 세트명령 레지스터모드시에 있어서, 디램 어레이의 자동 리프레쉬가 동시에 실행된다.

디램의 어레이의 액세스시에 있어서는 마스터 클록 K의 상승에지로부터 가능하면 빠른 시기에 디램 어레이안에 있어서 워드선을 상승시킬 필요가 있다.

이를 위해 모드 판정의 단계를 가능한 적게 할 필요가 있다(모드 판정에 요하는 시간을 단축하기 위해).

이 때문에 디램 어레이내에 있어서는 세트명령 레지스터모드시에 있어서 자동 리프레쉬가 실행된다.

따라서, 자동 리프레쉬를 해제하기 위해 마스터 클록 K의 제12싸이클에 있어서 프리챠지모드 동작이 실행된다.

그러나, 이 모드시에 있어서 명령 레지스터에의 데이터의 설정만이 실행되도록 구성되어, 디램의 동작에는하등의 영향을 주지 않도록 해도 좋다.

이것은 SCR(세트명령 레지스터) 모드시에 있어서는, 명령 레지스터가 직접 디램 어드레스버퍼를 통하지않고 디램 어드레스 Ad0-Ad11를 받는 구성이 이용되면 용이하게 실현된다.

제50도는 명령 데이터와 그때에 지정되는 내용과의 대응관계를 일괄하여 표시하는 도면이다.

제50도에 있어서, 디램 어드레스 Ad0-Ad7은 장래의 확장을 위해서 보존된다.

어드레스 Ad4-Ad6에 의해 액세스 래턴시(디램 읽기전송모드 및 디램 쓰기전송모드시에 있어서의 래턴시 즉 데이터전송버퍼에서의 전송 타이밍을 결정하는 클록수)를 설정하기 위해서 이용된다.

액세스 래턴시로서는, 클록 K의 속도(싸이클수)에 응해서 4종류 준비된다.

어드레스 Ad2 및 Ad3는 출력모드를 결정하기 위해서 이용된다.

어드레스 비트 Ad2 및 Ad3가 공히 "L"이면 트랜스패런트 출력모드가 지정된다.

어드레스 비트 Ad2가 "H", 어드레스 비트 Ad2가 "L", 어드레스 비트 Ad3가 "H"이면 레지스터 출력모드가 지정된다.

어드레스 비트 Ad1은 출력 핀 배치를 지정하기 위해서 사용된다.

어드레스 비트 Ad1이 "L"이면, DQ 공동배치가 지정된다.

이 상태에 있어서는, 외부로부터의 쓰기 데이터에 대해서 마스크를 거는 마스크 인에이블(마스크 데이터)를 입력할 수 있다.

어드레스 비트 Ad1이 "H"이면 DQ 분리모드가 설정된다.

데이터의 입출력이 개개의 핀 단자를 통해서 실행된다.

어드레스 비트 Ad0는 마스크 레지스터의 마스크 데이터를 설정하기 위해서 이용된다.

어드레스 비트 Ad0가 "L"이면 마스크 레지스터의 마스크 데이터는 변경되지 않는다.

어드레스 비트 Ad0가 "H"이면 모든 마스크 데이터가 세트상태로 지정된다.

파워온 후에 있어서 마스크 데이터의 상태는 불안정하다.

따라서, 더미 싸이클시에 버퍼쓰기모드를 한 후에 디램 어레이에 데이터를 전송하는 동작을 실행했을 경우, 마스크 데이터가 불안하여 최초의 싸이클에 있어서 불안정하게 마스크가 걸린 상태로 디램 쓰기전송모드가 실행되는 것이 고려된다.

이 상태를 방지하기 위해서는, 파워온 후에 있어서 마스크 레지스터의 마스크 데이터를 모두 세트상태로 지정한다.

이 동작에 대해서 다음에 설명한다.

제51도는 제46도에 표시하는 마스크 레지스터 데이터 제어계의 구성을 표시하는 도면이다.

제51도에 표시하는 것 같이, 쓰기 데이터 전송버퍼에 대해 전송표시신호가 소정 기간 상승하면(이 기간은 래턴시에 의해 결정된다)와, 마스크 레지스터(290)(제45도 참조)의 마스크 데이터가 리세트상태에 있으면 대응의 글로벌선쌍에 데이터가 쓰기 데이터 전송버퍼로부터 전송된 전위에 따라서 변화한다.

쓰기 데이터 전송버퍼의 전송버퍼의 전송동작이 종료하면, 펄스발생회로(280)로부터 원 쇼트 펄스가 발생되어, 세트신호 øs가 발생되어, 마스크 레지스터의 지정 데이터는 세트상태가 된다.

파워온 후의 초기상태에 의하면, 버퍼쓰기모드에 따라서 쓰기 데이터 전송버퍼에 데이터를 기록하고, 계속해서 이 쓰기 데이터를 디램 어레이에 전송하는 경우, 마스크 데이터는 정확하게 설정될 필요가 있다.

이 때문에, 초기상태시에 있어서 마스크 레지스터를 이와같은 버퍼쓰기모드가 실행되기 전에 세트상태에 지정할 필요가 있다.

이 동작을 실현하기 위해서 마스크 레지스터의 한 마스크 데이터를 명령에 의해 세트상태로 지정한다.

제52도에 표시한 것 같이, 디램에의 파워온 후 마스터 클록 K가 소정 회수 디램부에 전달된다.

이때 더미 싸이클이 실행되지만, 행어드레스 스트로브 RAS#, 열어드레스 스트로브 CAS# 및 데이터 전송표시 DTD#는 공히 "H"이며 디램은 디램 NOP모드등이 된다.

주변회로에 디램 마스터 클록 DK가 전달되어, 공급된 마스터 클록 DK에 따라서 동작을 실행하고, 주변회로의 초기화가 실행된다.

이것은 표준 디램에 있어서의 초기와 동작과 마찬가지다.

이 상태에 있어서, 마스크 레지스터에 있어서의 마스크 데이터는 불안정상태다.

디램 쓰기 전송모드를 이 더미 싸이클 중에 실행하면 마스크 레지스터는 확실하게 세트상태로 설정할 수가 있다.

그러나 디램 쓰기 전송모드에 있어서는 쓰기 데이터 전송 버퍼로부터 디램 어레이의 데이터 전송이 실행된다.

전송 버퍼안의 데이터는 부정 데이터이며, 디램 어레이의 상태가 부정으로 된다.

따라서 이와 같은 디램 쓰기 전송모드를 사용하여 마스크 레지스터의 마스크 데이터를 더미 싸이클중에 설정하는 것은 바람직하지 못하다. 그래서, 더미 싸이클이 종료한 후, 행어드레스 스트로브 RAS#, 열어드레스 스트로브 CAS#, 및 데이터 전송 표시 DTD#를 "L"에 설정하고 세트 명령 레지스터모드를 실행한다.

이 구성에 의해 마스크 레지스터에 대한 마스크 세트신호 ΦMS가 "H"로 상승하고, 마스크 레지스터의 데이터가 확실하게 세트상태로 지정된다(제45도 참조).

제53도는 SCR 모드 동작에 관련하는 부분의 구성을 표시하는 도면이다.

제53도에 있어서, SCR 모드 관련계는 행어드레스 스트로브 RAS#, 열어드레스 스트로브 CAS# 및 데이터전송 표시 DTD#의 디램 마스터 클록의 상승에지시의 상태에 응답하여 SCR 모드가 지정된 것을 검출하는SCR 모드 검출회로 400과, 이 SCR 모드 검출회로(400)으로부터의 SCR 모드 검출신호에 응답하여 그때에주어지고 있는 어드레스 Ad를 명령 데이터로서 받아들여져 필요한 신호를 발생하는 명령 레지스터(402)와행어드레스 스트로브 RAS#, 열어드레스 스트로브 CAS# 및 데이터 전송 표시 DTD#의 디램 마스터 클록DK의 상승시에 있어서의 상태의 조합에 따라서 자동 리프레쉬모드가 지정된 것을 검출하는 자동 리프레쉬모드 검출회로(404)와, 자동 리프레쉬모드 검출회로(404)로부터의 자동 리프레쉬 검출신호에 응답하여 자동 리프레쉬 동작을 실행하는 자동 리프레쉬 제어회로(406)을 포함한다.

이 자동 리포레쉬 제어회로(406)은 어드레스 카운터와, 이 어드레스 카운터 출력과 외부로부터의 어드레스와 멀티플렉스하여 어드레스 버퍼 또는 디램 행디코더에 제공하는 멀티플렉스회로를 포함한다.

제53도에 표시한 것 같이, SCR 모드가 검출됐을 경우에는 자동 리프레쉬 제어회로(406)은 또, SCR 모드검출회로(400)으로부터의 모드 검출신호에 응답하여 디램 어레이의 자동 리프레쉬를 실행한다.

제54도는, SCR 모드에 관련하는 부분의 다른 구성예를 표시하는 도면이다.

제54도에 표시하는 구성에 있어서는, SCR 모드가 지정되었을 경우, 명령 레지스터(402)만이 구동된다. SCR 모드가 지정됐을 경우에는, 디램 어레이의 자동 리프레쉬를 실행하도록 구성하고 있는 것은, 판정해야할 동작모드의 수를 절감시켜, 가능한대로 빨리 디램 어레이에 있어서의 워드선 선택을 실행하기 때문이다.

제54도에 표시한 것 같이, SCR 모드 지정시에 있어서는 명령(커맨드) 레지스터만을 구동하는 구성으로하면 디램 어레이의 페이지모드 동작시 및 프리챠지 동작 시간에 있어서의 명령 레지스터에 대해 명령 데이터를 세트할 수 있다.

이것에 의해 디램 어레이의 동작 싸이클중에 있어서 선택적으로 명령 데이터를 변경할 수 있다.

제55도는 명령 레지스터를 세트하는 세트 명령 레지스터모드를 포함하는 디램 어레이의 동작 순서의 일례를 표시하는 도면이다.

제55도에 있어서 마스터 클록 K의 제1싸이클에 있어서 디램 활성화 모드가 지정되어 디램 어레이에 있어서의 행선택 동작이 실행된다.

마스터 클록 K의 제4싸이클에 있어서 디램 쓰기 전송모드가 지정되어 디램 어레이에 있어서 메모리셀의블록이 선택되어 쓰기 데이터 전송 버퍼에 격납되어 있던 데이터가 선택된 메모리셀 블록에 전송된다.

소정 기간 경과 후(래턴시가 3인 경우를 표시한다) 재차 마스터 클록 K의 제7싸이클에 있어서 디램 쓰기 전송모드에 있어서 데이터 전송중의 마스터 클록 K의 제9싸이클에 있어서 세트 명령 레지스터모드가 지정된다(RAS#,CAS# 및 DTD#가 모두 "L").

제21싸이클에 있어서 재차 디램 쓰기 전송모드가 지정되어서 쓰기 데이터 전송 버퍼로부터 디램 어레이에의 데이터 전송이 실행된다.

마스터 클록 K의 제15싸이클에 있어서 디램 프리챠지모드가 지정되어 디램 어레이는 프리챠지상태로 복귀한다.

제55도에 표시한 것 같이, 세트 명령 레지스터모드시에 있어서 명령 레지스터에 대한 데이터의 세트만을 실행하므로서 디램 어레이의 동작에 하등의 악영향을 주지 않고 명령 데이터의 번경을 실행할 수 있다.

이 구성을 실행하기 위해서는, 디램 어레이에 주어진 어드레스 Ad0-Ad11을 디램 어레이의 행 및 열선택용과 명령 레지스터에의 세트용으로 나눌 필요가 있다.

이 구성을 제56도에 표시한다.

제56도에 있어서, 디램 어드레스 Ad0-Ad11을 수신하여 내부 행어드레스 및 열어드레스를 발생하는 어드레스 버퍼(108)은 행어드레스 래치 표시신호 ΦRAS와 열어드레스 래치 표시신호 OCHS에 응답하여 주어진 어드레스 Ad0-Ad11를 각각 행어드레스 및 열어드레스로서 래치하고 디램 행디코더 및 디램 열 블록디코더에 전달한다.

명령 레지스터(402)는 세트 명령 레지스터모드 검출신호 ΦSCR에 응답하여 이 디램 어드레스 Ad0-Ad11을 명령 데이터로서 받아들인다.

이와 같이, 디램 어드레스 Ad0-Ad11을 어드레스 버퍼(108) 및 명령 레지스터(402)에 각각 별도로 제공하므로서 세트 명령 레지스터모드 지정시에 있어서 디램 어레이의 동작에 악영향을 주지 않고 명령 데이터를 세트하는 것이 가능케 된다.

(명령 레지스터에 의한 입출력 제어)

제57도는 명령 데이터에 의한 입출력의 제어를 행하기 위한 구성을 표시하는 도면이다.

제57도에 있어서, 명령 레지스터(402)가 세트 명령(커맨드) 레지스터모드 검출신호 OSCR에 응답하여 주어진 디램 어드레스 Ad0-Ad11를 래치하는 래치회로(410), (412), (414) 및 (416)을 포함한다.

래치회로는 디램 어드레스 Ad0-Ad11에 따라서 12개 마련되지만 이 4개의 래치회로만을 대표적으로 표시한다.

래치회로(410)은 디램 어드레스 Ad0-Ad11을 래치하고 래치회로(412) 및 (414)는 각각 디램 어드레스Ad2 및 Ad3를 래치한다.

입출력부는 입력 데이터 핀 D0-D3에 접속되는 입력회로(424b)와 데이터 입출력 핀 DQ0-DQ3(Q0-Q3)에 집속되는 입력회로(424a)와 데이터 입출력 핀 DQ0-DQ3에 접속되는 출력회로(422)를 포함한다.

입력회로(424a) 및 (424b)의 한편의 인에이블/디스에이블은 입력 제어회로(423)에 의해 이루어진다.

입력 제어회로(423)은 명령 레지스터(402)에 포함되는 래치회로(410)로부터의 신호에 의해 입력회로(424a) 및 (424b)의 한편을 인에이블상태로 한다.

출력회로(422)는 내부 데이터 출력선(421a)상에 전달된 데이터를 출력 제어회로(420)로부터의 제어신호 Φ1,/Φ1 및 Φ2에 따른 소정의 타이밍으로 데이터를 출력한다.

데이터 출력모드로서 전송모드 1, 전송모드 2, 래치모드 및 레지스터모드가 있다.

출력 제어회로(420)은 명령 레지스터(402)의 래치회로(412) 및 (414)로부터 주어지는 디램 어드레스 Ad2및 Ad3에 의해 그 출력모드를 선택한다.

먼지 입력 제어회로의 동작에 대해서 설명한다.

제58도는 입력 제어회로와 입력회로의 구성을 표시하는 도면이다.

제58도에 있어서, 입력 제어회로(423)은 명령 레지스터(402)로부터의 명령 CM을 수신하는 버퍼(435)의 출력에 응답하여, 입력회로(424b)의 출력을 내부 쓰기 데이터선(421b)에 전달하는 게이트(436)을 포함한다. 입력회로(424a)는 디램 클록 DK에 응답하여 주어진 입력 DQ를 받아들이는 입력 버퍼(431)과 입력 버퍼(431)의 출력을 입력회로(424b)의 출력에 응답하여 선택적으로 내부 쓰기 데이터선(421b)상에 전달하는 게이트회로(432)를 포함한다.

입력 버퍼(431)은 입력 제어회로(423)에 포함된 인버터회로(434)의 출력이 "L"인 때 부동작상태로 된다.(출력 고임피던스상태)명령 CM은 어드레스 비트 Ad1이 "H"로 된다.

이 상태는 DQ 분리상태가 지정된 것을 나타낸다.

즉 입력 버퍼(431)은 부동작상태가 되어 입력회로(424b)로부터 쓰기 데이터 D가 내부 쓰기 데이터 전달선(421b)상에 전달된다.

입력회로(424b)는 디램 마스터 클록 DK에 응답하여 주어진 데이터 D를 받아들여져서 내부 쓰기 데이터를 생성한다.

어드레스 비트 Ad1이 "L"인 때 명령 CM은 "L"로 된다.

이 상태는 공동 DQ 모드 즉 마스크 인에이블모드가 지정된 것을 표시한다. 입력 제어회로(423)에 있어서 게이트(436)이 차단상태로 된다.

입력회로(424b)의 출력은 내부 쓰기 데이터선(421b)상에 전달되지 않는다.

입력회로(424b)로 된 마스크 데이터 M이 출력된다.

입력 버퍼(431)은 디램 마스터 클록 DK에 따라서 선택적으로 게이트(432)를 통해서 내부 쓰기 데이터를 내부 쓰기 데이터 전송선(421b)상에 전달한다.

이것에 의해 데이터 쓰기에 있어서의 마스크를 걸 수 있다.

제59도는 출력회로의 구체적 구성의 일례를 표시하는 도면이다.

제59도에 있어서 출력회로(422)는 출력 제어회로(420)로부터의 제어신호 Φ1 및 /Φ1에 응답하여 읽기 데이터 버스 DB 및 *DB(데이터선(421a)상의 데이터를 래치하기 위한 제1의 출력 래치(981)과 클록신호 Φ2에 응답하여 제1의 출력 래치(981)의 래치 데이터 또는 데이터 버스 DB, *DB상의 데이터를 통과시키는 제2의 출력 래치(982)와 출력 래치(982)로부터의 데이터를 받아 게이트회로(984)의 출력에 응답하여 출력 데이터로서 외부 핀 DQ에 전달하는 출력 버퍼(983)을 포함한다.

게이트회로(984)는 출력 인에이블 G#에 동기하여 발생되는 출력 인에이블신호 ΦG와 비선택 에스램 모드를 표시하는 신호를 표시하는 신호 ΦDES를 받는다.

게이트회로(984)의 출력이 "H"인 매 출력 버퍼(984)은 출력 고임피던스상태로 된다.

제1의 출력 래치(981)은 클록신호 Φ1 및 /Φ1에 응답하여 활성화 되는 클록된 인버터 ICV1 및 ICV2를 포함한다.

클록 인버터 ICV1의 입력 및 출력은 클록된 인버터 ICV2의 출력 및 입력에 각각 접속된다.

제1의 출력 래치(981)는 클록신호 Φ1이 "H"인 때에 클록된 인버터 ICV1 및 ICV2가 인에이블상태가되어 래치상태로 된다.

클록신호 Φ1이 "L"인 때 클록된 인버터 ICV1 및 ICV2는 디스인에이블상태가 되어 제1의 출력 래치(981)는 래치 동작을 행하지 않는다.

제2의 출력 래치(982)는 클록신호 Φ2가 "L"인 때 그 입력 A 및 *A에 주어진 데이터를 래치하여 출력Q 및 *Q로부터 출력한다.

제2의 출력 래치(982)는 클록신호 Φ2가 "H"인 때 그 입력 A 및 *A의 신호상태에 불구하고 클록신호 Φ2가 "L"인 때에 래치한 데이터를 출력 Q 및 *Q로부터 출력한다.

래치 동작을 제어하는 클록신호 Φ1, /Φ1 및 Φ2는 마스터 클록 K(디램 마스터 클록 DK)에 동기한 신호이며 출력 제어회로(420)에 의해 그 발생 타이밍이 제어된다.

제59도는 제2의 출력 래치(982)의 구체적 구성의 일례를 표시하는 도면이다.

제59도에 있어서 제2의 출력 래치(982)는 입력 A(*A)에 주어진 신호를 그의 입력 D에 받아 클록 신호Φ2를 그 클록 입력 CLK에 받는 D형 플립플롭 DEF를 포함한다.

D형 플립플롭 DEF의 출력 Q로부터 제2의 출력 래치(982)의 출력 Q(*Q)가 얻어진다.

D형의 플립플롭 DEF는 다운에지 트리거형이며, 클록신호 Φ2가 "L"로 강하하는 타이밍으로 입력 A에 제공된 신호를 받아들여 클록신호 Φ2가 "L"인 사이에 받아들인 입력 A를 그대로 출력한다.

클록신호 Φ2가 "H"인 경우에는, 입력 단자 D에 제공되는 입력신호 A의 상태에 불구하고 앞의 래치된 데이터를 지속적으로 출력한다.

D형 플립플롭 DFF는 입력 A 및 입력 *A에 대해서 각각 마련된다.

제2의 출력 래치상태 및 스루상태를 실현할 수 있는 회로 구성이면 어떠한 회로 구성이라도 좋다.

제60도는 출력 제어회로(420)의 구체적 구성의 일례를 표시하는 도면이다.

출력 제어회로(420)은 마스터 클록 K를 소정의 시간 지연시키는 지연회로(991a),(991b) 및 (991c)와 지연회로(991a)의 출력에 응답하여 소정의 펄스폭을 갖춘 원 쇼트 펄스신호를 발생하는 원 쇼트 펄스 발생회로(992a)와 지연회로(991b)의 출력에 응답하여 소정의 펄스 폭을 갖춘 원 쇼트 펄스신호를 발생하는 원 쇼트 펄스 발생회로(992b)와 지연회로(991c)의 출력에 응답하여 소정의 펄스 폭을 갖춘 원 쇼트 펄스신호를발생하는 원 쇼트 펄스 발생회로(992)를 포함한다.

원 쇼트 펄스 발생회로(992a)로부터 클록신호 Φ1 및 /Φ1이 발생된다.

원 쇼트 펄스 발생회로(992b)와 원 쇼트 펄스 발생회로(992c)의 출력은 OR회로(993)에 제공된다.

OR회로(993)으로부터 클록신호 Φ2가 발생된다.

지연회로(991b)의 지연 시간은 지연회로(991c)의 지연 시간보다 짧다. 원 쇼트 펄스 발생회로(992a-992c)의 인에이블/디스인에이블은 명령 레지스터로부터 제공되는 2비트의 어드레스 Ad2 및 Ad3에 의해 생성된명령 데이터에 의해 설정된다.

이 2비트의 명령 데이터(어드레스 Ad2 및 Ad3)가 출력모드하여 래치모드를 표시하고 있는 경우 원 쇼트 펄스 발생회로(992a) 및 (992c)가 인에이블상태가 되어 원 쇼트 펄스 발생회로(992b)는 디스인에이블상태로 된다.

다음에 이 제59도 내지 제61도를 참조하여 데이터 출력회로의 동작을 설명한다.

제62도에 래치 출력모드시에 있어서의 동작 파형도를 표시한다.

래치 출력모드의 설정은 세트 명령 레지스터모드시에 있어서 어드레스 비트 Ad3을 "L" 또한 어드레스비트 Ad2를 "H"에 설정하므로서 지정된다. 이때 원 쇼트 펄스 발생회로(992a) 및 (992c)가 인에이블상태로 된다. 지금, 출력 인에이블신호 G#이 데이터 출력을 표시하는 활성상태의 "L"에 있고, 제59도에 있어서, 게이트회로(984)는 주 증폭기(983)을 인에이블상태로 하고 있는 상태를 고려한다.

또 동작모드로서 에스램 읽기모드가 지정된 상태를 고려한다.

마스터 클록 K의 상승에지로 에스램 어드레스 As(An)가 어드레스 버퍼로 받아들여져 에스램 어레이에 있어서 대응의 에스램 워드선 SWLn가 선택되어 에스램 비트선쌍 SBL에 데이터 RDn가 나타난다.

원 쇼트 펄스 발생회로(992a)는 마스터 클록 K의 상승에 응답하여 소정의 타이밍 소정 시간 "L"가 되는 원 쇼트 펄스를 발생한다.

클록신호 Φ1가 "L"로 내려가면 제1의 출력 래치(981)은 래치 동작이 금지된다.

이때 클록신호 Φ2는 "H"에 있고 제2의 출력 래치(982)는 래치상태를 유지해 있고 전의 싸이클로 읽혀진 데이터 Qn-1을 래치하여 출력하고 있다. 외부 어드레스 As에 따라서 선택된 64비트(16×4)의 에스램비트선쌍 SBL상의 데이터 RDn중 블록 어드레스에 따라서 선택된 4비트의 데이터가 내부출력 데이터 버스DB 및 *DB상에 전달된다.

데이터 버스 DB 및 *DB상의 데이터 DBn가 확정한 상태가 클록신호 Φ1이 "H"인 때 상승한다.

이것에 의해 제1의 출력 래치(981)가 래치상태가 되어 이 확정 데이터 DBn를 래치한다.

계속해서 원 쇼트 펄스 발생회로(992c)로부터 원 쇼트 펄스가 발생되어 신호 Φ2가 "L"로 강하한다.

제2의 출력 대치(982)는 이 제1의 출력 래치에(981)에 의해 래치된 데이터 DBn를 신호 Φ2의 강하에 응답하여 새롭게 받아들여지고 출력 단자 DQ에 출력 버퍼(983)을 통해서 전달한다.

클록신호 Φ2의 발생은 마스터 클록 K의 강하에 동기하여 이루어지고 마스터 클록 K의 상승에 응답하여 이 싸이클로 선택된 데이터 DBn가 출력 데이터 Qn으로서 출력된다.

클록신호 Φ2는 다음에 마스터 클록 K가 상승할 때까지 "H"로 상승한다. 제2의 출력 래치(982)는 내부출력 데이터 버스 DB 및 *DB상의 데이터와는 관계없이 확정 데이터 DBn을 지속적으로 출력한다.

계속해서 클록신호 Φ1은 "L"로 내러가고 제1의 출력 래치(981)의 래치상태를 해방하고 다음의 싸이클 즉 다음의 확정 데이터의 래치 동작을 구비한다.

상술의 동작을 반복하므로서 마스터 클록 K의 상승에 응답하여 앞의 싸이클로 읽혀진 데이터가 순차적 확정 데이터로서 출력된다.

제63도를 참조하여 레지스터 출력모드에 대해서 설명한다.

레지스터 출력모드의 설정은 세트 명령 레지스터모드에 있어서 어드레스 비트 Ad3를 "H"에 설정하고 어드레스 비트 Ad2를 "L"로 설정하므로서 실현된다.

이 레지스터 출력모드에 있어서는 원 쇼트 펄스 발생회로(992b)가 인에이블상태로 되어 원 쇼트 펄스 발생회로(992c)가 디스에이블상태로 된다.

이 경우, 마스터 클록 K의 상승에 응답하여 원 쇼트 펄스 발생회로(992b)로 부터 "L"로 내려가는 원 쇼트펄스가 발생된다.

클록신호 Φ1은 이때 "H"로 있기 때문에 앞의 싸이클로 읽혀진 데이터 DBn-1을 제2의 출력 래치(982)가 래치한다.

레지스터 출력모드에 있어서는, 클록신호 Φ가 "L"로 하강하는 타이밍이 마스터 클록 K의 상승에 응답하여 결정된다.

따라서 마스터 클록 K의 (n+1)회째의 이 출력 핀 단자 DQ에는 n회째의 클록 싸이클에 있어서의 읽기데이터 DBn이 출력 데이터 Qn으로서 출력된다.

즉, 래치 출력모드와 레지스터 출력모드는 클록신호 Φ2의 활성화 타이밍이 다를 뿐이다.

이것에 의해 1싸이클 앞에 읽혀진 데이터가 출력되는 모드, 즉 계속해서 이어지는 싸이클로 읽혀진 데이터가 출력되는 래치 출력모드와 (n+1)회째의 싸이클에서 n회째의 싸이클로 읽혀진 데이터가 출력되는 레지스터 출력모드가 실현된다.

제64도를 참조하여 트랜스패런트모드에 대해서 설명한다.

우선 제64(A)도를 참조하여, 제1의 트랜스패런트 출력모드에 대해서 설명한다.

제1의 트랜스패런트 출력모드는 어드레스 비트 Ad2 및 Ad3를 공히 "L"로 설정하므로서 지정된다.

제1의 트랜스패런트 출력모드에 있어서는, 클록신호 Φ1 및 Φ2는 "L"인 그대로 유지된다.

이때 제1의 출력 래치(981)은 래치 동작으로부터 해방되어 있고 또 내부의 출력 래치(982)도 스루상태로되어 있다.

따라서 이 경우에는, 출력 데이터 Qn으로서는 내부 데이터 버스 DB 및 *DB상에 전달된 읽기 데이터 DBn이 래치되는 일이 없이 그대로 출력된다. 따라서 에스램 비트선쌍 SBL의 데이터가 무효 데이터(INV)인 경우에는 이것에 따라서 출력 핀 DQ에도 무효 데이터 INV가 출력된다.

제2의 트랜스패런트 출력모드(트랜스패런트2)는 어드레스 비트 Ad2 및 Ad3를 공히 "H"로 설정하므로서 지정된다.

제64(B)도에 표시한 것과 같이, 제2의 트랜스패런트 출력모드가 지정된 경우 클록신호 Φ1이 발생된다. 클록신호 Φ1이 "H"인 기간동안, 제1의 출력 래치(981)이 래치 동작을 행한다.

따라서 에스램 비트선쌍 SBL인 데이터 RDn가 무효상태가 되도록 데이터 버스 DB 및 *DB의 데이터가 제1의 출력 래치(981)에 의해 유효 데이터로서 래치되어 소정기간(클록신호 Φ1의 "H"의 사이) 출력되므로 무효 데이터 INV가 출력되는 기간이 짧게 된다.

제2의 트랜스패런트 출력모드에 있어서 클록신호 Φ2는 "L"로 유지된다 또한 상술한 구성에 있어서, 제2의 출력 래치(982)로서 다운에지 트리거형인 D형 플립플롭을 사용한다.

이것은 클록신호 Φ2의 극성을 바꾸면 업에지 트리거형 래치회로를 사용해도 좋다.

또 제1의 출력 래치(981)도 다른 래치회로를 사용해도 실현할 수 있다. 제62도 내지 제64도의 동작 파형도에 있어서는, 칩 인에이블 E# 및 출력 인에이블 G#가 공히 활성상태인 "L"의 상태에 있고, 각 클록 싸이클에 있어서 출력 고임피던스상태를 설정하고 있지 않은 상태를 표시하고 있다.

다음에 칩 인에이블 E#과 출력인에이블 G#에 의한 출력 고임피던스상태의 설정에 대해서 설명한다.

(트랜스패런트 출력모드)

제65도는 트랜스패런트 출력모드시에 있어서의 칩 인에이블 E# 및 출력 인에이블 G#와 출력 데이터와의 관계를 표시하는 도면이다.

트랜스패런트 출력모드에 있어서는 내부 데이터 버스 DB 및 *DB의 데이터가 직접 출력 버퍼에 전달된다.

마스터 클록 K의 상승에지에 있어서 칩 인에이블 E#이 "H"에 있으면 디셀렉트 에스랩모드가 되어 출력고 임피이던스상태가 된다.

또 출력 인에이블 G#가 "H"에 있으면 출력 고임피던스상태가 된다. 제65(A)도에 표시한 것 같이, 출력인에이블 G#이 앞의 "L"인 활성상태에 있는 상태를 고려한다.

이 상태에 있어서는 마스터 클록 K의 상승에지에 있어서 칩 인에이블 E#이 "L"이면 그 싸이클에 있어서 데이터의 읽기가 실행된다.

마스터 클록 K의 상승에지로부터 시간 tKHQZ 경과 후에 출력 고임피던스상태가 해방되어서 읽기 데이터가 전달된다.

마스터 클록 K의 상승에지로부터 시간 tKHA 경과후에 유효 데이터가 출력된다.

마스터 클록 K의 상승에지에 있어서, 칩 인에이블 E#가 "H"이면, 마스터 클록 K의 상승에지로부터 시간 tKHQX 경과 후 출력 고 임피이던스상태로 된다.

제65도(B)도에 표시한 것과 같이, 마스터 클록 K의 상승에지로 칩 인에이블 E#을 "L"로 강하하여 데이터 읽기동작을 실행했을 경우, 이 싸이클은 데이터 읽기 싸이클이 된다.

이때 출력 인에이블 G#가 칩 인에이블 E#보다도 늦고 "L"로 내려가면, 이 싸이클(제65(B)도에 있어서 싸이클 1)으로 읽혀진 데이터는 출력 인에이블 G#가 강화된 후 시간 tg1q 경과 후 유효 데이터가 출력된다.

다음에 마스터 클록 K가 상승하여 마찬가지로 칩 인에이블 E#가 "L"로 설정되었을 경우, 제65(A)도에 표시하는 상태와 마찬가지로 이 싸이클(싸이클 2)로 읽혀진 데이터가 출력된다.

이 싸이클에 있어서 출력 인에이블 G#를 "H"로 상승시키면 시간 tghq 경과 후 출력 고임피던스상태가 된다.

또한 제65(A)도 및 (B)도에 있어서 파선으로 표시한 신호상태는 파선으로 표시하는 칩 인에이블 E#의 상태가 설정됐을 경우에 파선으로 표시하는 출력데이터가 나타나는 것을 표시한다.

(레지스터 출력모드)

이 모드는 내부 데이터 버스 DB 및 *DB와 출력 버퍼와의 사이에 출력 레지스터를 마련한 출력모드이다.

1 싸이클 늦어져서 데이터가 출력된다.

즉 제66(A)도에 표시한 것 같이, 출력 인에이블 G#가 "L"에 있을 때 클록 K의 제1싸이클로 칩 인에이블 E#을 "L"로 되면 마스터 클록 K의 제1싸이클은 읽기모드로 된다.

이 싸이클 1에서 읽기모드로 되면, 다음의 싸이클 2에서 데이터가 읽혀진다.

즉 다음의 마스터 클록의 상승에지로부터 시간 tKHQZ 경과후에 읽기 데이터가 출력되어 시간 tKHAR 경과후에 유효 데이터가 출력된다.

다음의 클록 싸이클 3의 마스터 클록 K의 상승에지로부터 시간 tKHQX가 경과하면 출력 고임피던스상태로 된다.

싸이클 2에 있어서 다시 칩 인에이블 E#가 "L"이면, 제66도(A)도에 있어서 파선으로 표시한 것 같이 싸이클 3에 있어서 유효 데이터가 출력된다.

한편 출력 인에이블 G#가 "H"에 있는 출력 고임피던스상태에 있어서 칩 인에이블 E#을 "L"로 하강시켜서 데이터 읽기 동작을 실행하는 상태를 고려한다.

이 상태에 있어서, 제66(B)도에 표시한 것 같이, 싸이클 1에서 읽혀진 데이터는, 싸이클 2에서 출력 인에이블 G#가 "L"로 하강되어 시간 tGLQ만큼 경과 후 유효 데이터로서 출력된다.

제2싸이클에서 칩 인에이블 E#이 "L"이면, 싸이클 3에 있어서 출력 인에이블 G#를 "H"로 상승하고 시간 tGHQ만큼 경과 후 출력 고임피던스 상태로 된다.

(래치 출력모드)

래치 출력모드는 내부 데이터 버스 DB 및 *DB와 출력 버퍼 사이에 출력 래치회로를 마련하는 출력모드이다.

지금 제67(A)도에 표시한 것 같이, 마스터 클록 K의 제1싸이클에 있어서 칩 인에이블 E#을 "L"로 하강시켜서 데이터 읽기 동작을 수행하였을 경우를 고려한다.

이 경우에는, 제1싸이클에 있어서의 마스터 클록 K의 하강 에지로부터 시간 tKLQZ만큼 경과 후 데이터가 출력되어 하강 에지로부터 시간 tKLA만큼 경과 후에 유효 데이터로 출력된다.

이 데이터는 다음의 클록 싸이클(싸이클 2)의 클록의 하강 에지로부터 시간 tKLQX가 경과된 후 출력 고임피던스상태로 된다.

싸이클 2에 있어서 집 인에이블 E#이 "L"로 하강되어 있으면 이 마스터 클록 K의 하강으로부터 시간tKLQ만큼 경과된 후 데이터가 출력된다(파선으로 표시함).

제67(A)도에 표시하는 동작에 있어서는 출력 인에이블 G#는 이미 "L"상태로 되어 있다.

제67(B)도에 표시한 것 같이, 출력 인에이블 G#이 "L"로 되는 상태를 생각한다.

마스터 클록 K의 제1싸이클에 있어서 칩 인에이블 E#을 하강시켜서 데이터 읽기를 수행하였을 경우, 출력 인에이블 G#을 이 마스터 클록 K의 제1싸이클로부터 시간 tGIO 경과 후에 싸이클 1에서 읽혀진 데이터가 출력된다.

싸이클 2에서 다시 데이터 읽기가 실행됐을 경우, 이 싸이클 2의 마스터 클록 K의 하강 에지로부터 시간 tKLQZ 경과 후에 이 싸이클 2에서 읽혀진 데이터가 출력된다.

출력 인에이블 G#을 다시 "H"로 상승시키면(칩 인에이블 E#에 의한 출력 제어를 행하지 않는다고 가정한다.), 이 출력 인에이블 G#의 상승에지로부터 시간 tGHQ 경과 후 출력 고임피던스상태로 된다.

트랜스패런트 출력모드에 있어서는, 출력 데이터가 유효한 기간은 내부 버스에 유효 데이터가 나타나고있는 기간으로 한정된다.

래치 출력모드에 있어서는, 읽기 데이터가 래치되어서 출력되므로 내부 데이터 버스에 무효 데이터가 나타나고 있는 기간일지라도 외부에는 유효 데이터가 출력된다.

따라서 외부 처리장치인 CPU 등이 출력 데이터를 받아들이기 위한 기간을 충분히 취할 수 있다.

레지스터 출력모드에 있어서는, 1싸이클 늦어져서 이의 싸이클의 데이터가 출력된다.

이 경우, 소위 파이프 라인 동작을 실현할 수가 있어서 고속으로 데이터의 읽기를 실행할 수 있다.

상술한 것과 같은 출력모드를 명령 레지스터의 명령 데이터에 의해 설정하므로 사용자는 시스템에 의한 출력모드를 선택하는 것이 가능케 된다.

(레전드 파라메터)

제68도는 각 신호에 요구되는 세트 업 기간 및 홀드 시간을 표로 표시한 도면이다.

이 씨디램은 마스터 클록 K의 상승에지에 있어서의 제어신호의 상태의 조합에 의해 동작모드를 결정하고 이 결정된 동작모드에 따라서 지정된 동작을 실행하고 있다.

외부로부터 주어지는 신호는 모두 펄스상으로 제공된다.

외부신호에 요구되는 세트 업 시간(마스터 클록 K가 상승할 때까지 그 신호를 확정상태로 하기 위해서 요구되는 시간) 및 홀드 시간(마스터 클록 K가 상승한 후 그의 신호를 확정상태로 유지하는데 요구되는 시간)은 모두 외부신호에 대해서 동일하게 된다.

그것에 의해 외부의 장치는 신호 발생 타이밍을 용이하게 결정할 수 있다. 신호 발생 타이밍 및 신호를 불확정상태로 하는 타이밍을 모든 신호에 대해서 동일하게 할 수가 있기 때문이다.

마스터 클록 K의 클록 싸이클 시간은 최소 8ns, 최내 100ns이다.

마스터 클록 K는 "H"인 기간 tKH와 "L"인 기간 tKL를 구비한다.

디램 클록 마스크 CMd는 세트 업 시간 tCMDS와 홀드 시간 tCMDH를 갖춘다. 행어드레스 스트로브RAS#는 세트 업 시간 tRS와 홀드 시간 tRH를 갖춘다.

열어드레스 스트로브 CAS#는 세트 업 시간 tCS와 홀드 시간 tCH를 포함한다.

데이터 전송 표시 DTD#는 세트 업 시간 tDS와 홀드 시간 tDTH를 포함한다.

에스램 클록 마스크 CMS는 세트 업 시간 tCMSS와 홀드 시간 tCMSH를 포함한다.

칩 인에이블 E#는 세트 업 시간 tES와 홀드 시간 tEH를 갖춘다.

쓰기 인에이블 WE#는 세트 업 시간 tWS와 홀드 시간 tWH를 갖춘다.

제어 클록 CC#1은 세트 업 시간 tC1S와 홀드 시간 tC1H를 포함한다.

제어 클록 CC#2은 세트 업 시간 tC2S와 홀드 시간 tC2H를 포함한다.

디램 어드레스 Ad0-Ad11 및 에스램 어드레스 As0-As11은 공히 세트업 시간 tAS 및 홀드 시간 tAH를 포함한다.

마스크 인에이블 M0-M3는 세트 업 시간 tMS와 홀드 시간 tMH를 갖춘다.

입력 데이터 DQ0-DQ3 또는 D0-D3는 세트 업 시간 tDS와 홀드 시간 tDH를 갖춘다.

세트 업 시간이 최소치 2 내지 3ns이여 홀드 시간은 최소치는 3-4ns다.

내부신호의 상승/하강 시간은 2ns다(단지 0V-3V의 변화인 경우).

(핀배치)

제69도는 이 명에 따르는 씨디램을 수납하는 패키지의 외관 및 핀배치를 표시하는 도면이다.

이 씨디램은 읽기 비치 0.65mm, 400mi1의 TSOP(신, 스몰, 아웃라인패키지의 타이프 II에 수납된다).

핀 번호(1),(15),(17),(31),(46),(48)의 핀 단자에는 전원 전압 Vcc가 제공된다.

핀 번호(12),(16),(20),(32),(43)-(47),(51)-(62)의 핀 단자에 접지 전위 Vss가 제공된다.

핀 번호(2)-(4),(28)-(30),(33)-(35) 및 (59)-(61)의 핀 단자에는 디램 어드레스 Ad0-Ad11이 제공된다.

핀 번호(22)-(24),(37)-(41) 및 (53)-(56)의 핀 단자에는 에스램 어드레스 As0-As11이 제공된다. 핀 번호(5)-(6)의 핀 단자에는 각각 제어 클록 CC2# 및 CC1#가 제공된다.

핀 번호(7) 및 (8)의 핀 단자에는 쓰기 인에이블 WE# 및 칩 인에이블 E#이 각각 제공된다.

핀 번호(9)-(10)의 핀 단자에는 디램 클록 마스크 CMd 및 에스램 클록 마스크 CMS가 각각 제공된다.

핀 번호(11)의 핀 단자에 마스터 클록 K가 제공된다.

핀 번호(25)-(26)의 핀 단자에는 행어드레스 스트로브 RAS#, 열어드레스 스트로브 CAS# 및 데이터 전송 표시 DTD#가 각각 제공된다,

핀 번호(13),(19),(44) 및 (50)의 핀 단자에는 입력 데이터 D0-D3도는 마스크 인에이블 M0-M3가 각각제공된다.

핀 번호(14),(18),(45) 및 (49)의 핀 단자에는 출력 데이터 Q0-Q3가 제공되든가 또는 입출력 데이터 핀단자 DQ0-DQ3로서 이용된다.

핀 번호(36),(42),(52),(57) 및 (58)의 핀은 무접속상태(NC)가 된다

이 제69도에 표시하는 핀 배치에 있어서 패키지의 중앙부에 배치된 전원 전압 Vcc 및 접지 전위 Vss가데이터의 입출력부를 위해서 이용된다.

핀 번호(12) 및 (15)의 핀 단자에 각각 제공되는 접지 전위 Vss 및 전원 전압 Vcc는 핀 번호(13) 및(14)의 핀 단자에 나타나는 데이터 M0/D0 및 DQ0/Q0를 구동하기 위해서 이용된다.

핀 번호(17) 및 (20)의 핀 단자에 제공되는 전원 전압 Vcc 및 접지 전위 Vss는 핀 번호(18) 및 (19)의 핀 단자에 나타나는 데이터 DQ1/Q1 및 M1/D1를 구동하는 회로에 이용된다.

핀 번호(43) 및 (46)의 핀 단자에 제공되는 접지 전위 Vcc 및 전원 전압 Vss는 핀 번호(44) 및 (45)의 핀 단자에 나타나는 데이터 M2/D2 및 DQ2/Q2를 구동하는 회로에 이용e된다.

핀 번호(48) 및 (51)의 핀 단자에 제공되는 전원 전압 Vcc 및 접지 전위 Vss는 핀 번호(49) 및 (50)의 핀 단자에 나타내는 데이터 LQ3/Q3 및 M3/D3를 구동하는 회로에 이용된다.

각 회로에 응해서 전원 전압 및 접지 전위를 분배하므로서 내부의 노이즈의 영향을 감소시킨다. 상술한 실시예에 있어서는, 데이터의 입출력을 에스램 어레이 비트선을 통해서 행하고 있다.

데이터의 입출력은 에스램 어레이 비트선을 통하는 일없이 양방향 전송게이트와 에스램 어레이와의 접속부로부터 데이터의 입출력을 행하는 것도 가능하다.

이 경우, 제 1 도에 표시하는 구성에 있어서, 감지증폭기 +IO 블록(122)와 SRM 열 디코더(120)을 에스램 어레이(104)와 양방향 데이터 전송회로(106)과의 사이에 배치하는 구성을 이용하면 된다.

또 제 1 도에 표시하는 구성에 있어서 양방향 데이터 전송회로(106)에 디램 어드레스 버퍼(108)로부터 제공되는 4비트의 명령(명령(0-3))에 대해서는 설명하고 있지 않다.

이것은 데이터 전송회로에 있어서의 동작의 종류를 지정하는 것이며 제2의 실시예와 마찬가지로 실행되기 때문에 후에 상세히 설명한다.

(실시예 2)

제70도는 본 발명의 제2의 실시예인 씨디램의 전체의 구성을 표시하는 도면이다.

제70도에 있어서 제 1 도에 표시하는 씨디램의 구성요소와 대응하는 부분에는 동일한 참조 부호를 붙이고 그 상세한 설명을 생략한다.

제70도에 표시하는 씨디램은 양방향 데이터 전송회로(106)과 에스램 어레이(104)와의 사이에 열 디코더(120) 및 감지증폭기 +IO 블록(122)이 설치된다

이 배치 구성에 의하면 양방향 데이터 전송회로(106)의 각 버퍼에 외부로부터 직접 액세스할 수가 있다. 제70도에 표시하는 씨디램은 입출력회로(1435)가 외부로부터의 데이터 DQ0-DQ3 및 M0-M3(또는 D0-D3)를 받는 Din 버퍼(143) 및 마스크회로(1436)과 단자 DQ0-DQ3(또는 Q0-Q3)에 데이터를 출력하는 주 증폭기회로(1438)를 포함한다.

입출력회로(1435)는 외부로부터의 출력 인에이블 G#에 의해 그 주 증폭기회로(1438)에 데이터 출력 타이밍이 결정될 뿐만 아니라 새롭게 주어지는 DQ 제어 DQC에 의해 데이터의 입출력 타이밍이 결정된다.

DQ 제어 DQC는 이 입출력회로(1435)의 활성/비활성만을 제어한다.

DQ 제어 DQC가 "H"인 때 입출력회로는 활성상태가 되어 DQ 제어 DQC가 "L"인 때에는 Din 버퍼(1434) 및 마스크회로(1436) 및 주 증폭기회로(1438)은 비활성상태로 된다.

공통 DQ 배치 구성에 있어서 Din 버퍼회로(1434)와 주 증폭기회로(1438)의 어느 것이 활성화 되느냐는 쓰기 인에이블 WE#에 의해 결정된다. 제70도에 표시하는 씨디램은 다시 칩 셀렉트 CS#가 K 버퍼 타이밍회로(1424)는 또 외부로부더의 마스터 클록 K를 받는다.

칩 셀렉트 CS#는 디램 어레이의 동작, 에스램 어레이의 동작 및 디램 어레이와 에스램 어레이와의 사이의 데이터 전송, 데이터 전송회로와 디램 어레이와의 데이터 전송 및 데이터 전송회로(106)과 에스램 어레이와의 데이터 전송 동작만을 제어한다.

다른 구성은 제 1 도에 표시하는 것과 본질적으로 같다.

단 에스램 제어회로(1432)에 주어지는 제어 클록이 제어 클록 CC0# 및 CC1#의 명칭으로 변화한다.

이 명칭의 변화에 응해서 데이터 전송시에 있어서의 데이터 전송 동작의 종류가 증가한다.

이 데이터 전송 동작에 대해서는 후에 상세하게 설명한다.

제70도에 표시하는 씨디램에 있어서도 열 블록디코더(112)에 의해 디램 어레이(102)(하나의 메모리 매트)에 있어서 메모리셀의 블록(16비트)가 동시에 선택된다

또 에스램 어레이(104)에 있어서는 1행에 16비트의 메모리셀이 접속된다. 따라서 양방향 데이터 전송회로도 16비트의 전송게이트 버퍼를 구비한다.

우선 DQ 제어 DQC의 기능에 대해서 설명한다.

(DQ 제어)

제71도는 제70도에 표시하는 K 버퍼 타이밍회로 및 마스크회로의 구체적 구성을 표시하는 도면이다.

제70도에 표시하는 씨디램에 있어서는 칩 셀렉트 CS#에 의해 디램 제어회로(128) 및 에스램 제어회로(432)와 함께 활성화/비활성화가 제어된다. 제71도에 표시하는 씨디램에 있어서는, 칩 인에이블 E#에 의해 에스램 제어회로(132)만이 제어된다.

따라서 디램 제어회로(128)에 포함되는 제어 클록 버퍼(외부로부터의 제어신호를 래치하는 회로)는 제31도에 표시하는 것과 같이 디램 마스터 클록 DK에 응답하여 동작하고 있을 뿐이다.

제70도에 표시하는 씨디램에 있어서는, 디램 제어회로 및 에스램 제어회로와 더불어 칩 셀렉트 CS#와 마스터 클록 K에 따라서 제공된 데이터를 받아들인다.

여기서 제71도에 있어서는 이 에스램 제어회로 및 디램 제어회로를 제어회로(1452)로서 표시한다.

제71도에 있어서 K 버퍼 타이밍회로(1424)는 마스터 클록 K를 받아 내부 클록을 발생하는 K 버퍼(1460)과 K 버퍼로부터의 내부 클록에 응답하여 칩 셀렉트 CS#를 받아들이는 CS 버퍼(1462)를 포함한다.

마스크회로(1450)(제70도에 표시하는 마스크회로(126) 및 (130)을 총칭적으로 표시한다)는 K 버퍼(1460)로부터의 내부 클록에 응답하여 클록 마스크 CM를 1 클록 싸이클 지연시켜서 출력하는 쉬프트 레지스터(1464)와 쉬프로 레지스터(1464)로부터의 마스크 데이터에 따라서 K 버퍼(1460)로부터의 내부 클록을 선택적으로 통과시켜서 마스터 클록 Ki를 발생하는 선택게이트(1446)을 포함한다.

제2의 실시예에 있어서는 마스크 데이터 CM가 "L"인 때에는 내부 마스터 클록 Ki의 발생을 금지한다. 제어회로(1452)는 CS 버퍼(1462)로부터의 내부 칩 셀렉트 CS를 인에이블 입력 ENA로 받아서 활성상태로 된다.

제어회로(1452)는 활성상태인 때 이 마스크회로(1450)으로부터 주어지는 마스터 클록 Ki에 따라서 동작한다.

따라서 칩 셀렉트 CS가 불활성상태인 "H"인 때 이 씨디램은 비선택상태이며 제어회로(1452)는 비활성상태가 된다.

제72도는 제어회로(1452)의 구성을 표시하는 도면이다.

출력 인에이블 G#은 마스터 클록 K와 비동기로 발생된다.

이때 DQ 제어 DQC도 마스터 클록 K와 비동기로 발생되어도 된다.

칩 셀렉트 CS에 의해 디램 제어회로 및 에스램 제어회로(432)는 공히 활성/비활성이 제어된다.

외부 제어 클록 RAS#, CAS#, DTD#, CC0#, CC1#, DQC 및 WE#는 공히 마스터 클록 K와 칩 셀렉트CS에 의해 내부에 받아들여진다.

따라서 외부 제어 클록을 받아들이는 버퍼회로의 구성은 모두 제6도에 표시하는 것과 같은 구성이다.

그래서 제어 클록 버퍼(1480)을 이들의 외부 제어 클록을 받아들이기 위한 버퍼로서 대표적으로 표시한다.

제72도에 있어서 제어회로(1452)는 마스터 클록 Ki와 칩 셀렉트 CS#에 응답하여 외부 제어 클록 ΦE#를 받아들이는 제어 클록 버퍼(1480)와 칩 셀렉트 CS 및 마스터 클록 Ki에 응답하여 동작하고 제어 클록 버퍼(1480)로부터 주어지는 제어 클록의 상태의 조합에 따라서 필요한 제어신호를 발생하는 제어신호 발생회로(1482)를 포함한다.

디램 어드레스 버퍼(108)는 제31도에 표시하는 구성과 마찬가지인 구성을 구비하고 에스램 어드레스 버퍼(116)은 제6도에 표시하는 구성과 마찬가지인 구성을 구비한다(단 칩 인에이블 E에 대신하여 칩 셀렉트CS가 제공된다).

K 버퍼 및 CS 버퍼의 구성은 제7도에 표시하는 구성과 같으나 제71도 및 제72도에 표시한 것 같이, 칩셀렉트 CS가 "H',인 경우 제어회로(1452)는 비활성상태가 되고 내부 동작은 실행되지 않는다.

이 상태는 클록 마스크 CM의 신호상태와 무관하다.

즉 마스터 클록 Ki가 제공되느냐 아니냐에 불구하고 제어회로(1452)는 칩 셀렉트 CS가 "H"인 비활성상태가 된다.

클록 마스크 CM가 "L"인 때 다음의 싸이클에 있어서는 마스터 클록 Ki는 발생되지 않는다.

제어회로(1452)에 있어서는 제72도에 표시하는 구성에서 명백한 것 같이, 새로운 외부 제어신호 ΦE#의 받아들이기는 행하지 않는다.

따라서 클록 마스크 CM이 "L"로 됐을 때 다음의 싸이클에 있어서는 마스터 클록 Ki는 발생되지 않으므로 제어회로(1452)는 그 전의 싸이클인 상태를 유지하게 된다.

즉 전의 싸이클에 있어서 칩 셀렉트 CS가 "H"이면 제어회로(1452)는 비활성상태다.

이때 칩 셀렉트 CS가 "L"인 활성상태로 변화해도 마스터 클록 Ki가 제공되어 있지 않아 제어회로(1452)는 앞의 싸이클인 상태를 유지한다.

즉 씨디램은 파워다운모드(디램부분 및 에스램부분 양자 공히)상태가 된다.

전의 싸이클에 있어서 칩 셀렉트 CS가 "L"의 활성상태에 있고 그 싸이클에 있어서 클록 마스크 CM가 "L"가 되면 다음의 클록 싸이클에 있어서 칩 셀렉트 CS#가 "H"이 비활성 상태가 되어도 그때 마스터 클록Ki는 주어지지 않는다.

따라서 앞의 싸이클에 있어서 출력되는 데이터가 이 싸이클에 있어서도 출력된다.

제73도는 제70도에 표시하는 입출력회로(1435)의 동작을 제어하기 위한 구성을 표시하는 도면이다.

제37도에 있어서 입출력회로제어계는 출력 인에이블 G#을 클록 K와 비동기로 받아들여 내부출력 인에이블을 발생하는 G 버퍼(1492)와 외부로부터의 DQ 제어 DQC#를 칩 셀렉트 CS 및 내부마스터 클록 Ki에 응답하여 받아들여 내부 DQ 제어 DQC를 발생하는 DQC 버퍼(1490)을 포함한다.

DQC 버퍼(1490)은 출력 인에이블 G#와 마찬가지로 마스터 클록 K와 비동기로 받아들여져서 내부 DQ제어에 발생되는 구성이 사용되어도 좋다.

입출력회로(1435)는 버퍼 DQC(1490)의 출력에 응답하여 활성/비활성이 제어되는 Din 버퍼(1434)와 내부DQ 제어 DQC와 내부 출력 인에이블 G와 칩 셀렉트 CS와를 수신하여 주 증폭기회로(1438)을 활성화/비활성화 하는 게이트회로(1494)를 포함한다.

게이트회로(1494)는 DQ 제어 DQC가 "H", 출력 인에이블 G가 "L" 및 칩 셀렉트 CS가 "L"로 됐을 때에 주 증폭기회로(1438)를 활성상태로 한다. 칩 셀렉트 CS가 "H"이면 주 증폭기회로(1438)은 출력 고임피던스상태가 된다.

또 DQ 제어 DQC가 "L"인 때 출력 고임피던스상태가 된다.

Din 버퍼(1343)는 DQ 버퍼(1490)로부터의 내부 LQ 제어 LQC에 의해 활성/비활성화 된다. 쓰기 데이터를 생성하느냐 아니냐는 내부 쓰기 표시신호 ΦW에 의해 결정된다.

즉 Din 버퍼(1434)는 DQ 제어 DQC가 "H"에 있고 또한 데이터 쓰기 표시 ΦW가 활성상태로 됐을 때만이 내부 쓰기 데이터를 발생한다.

제74도는 출력 인에이블, DQ 제어 및 칩 셀렉트에 의한 출력상태의 제어 순서를 표시하는 도면이다.

제74도에 있어서 마스터 클록 K의 제1싸이클에 있어서는 칩 셀렉트 CS#가 "H"이며 이 제1싸이클은 NOP(노오페례이션) 싸이클이다.

디램 제어회로 및 에스램 제어회로는 동작하지 않고 또 출력은 고임피던스상태가 된다.

마스터 클록 K의 제2싸이클에 있어서 칩 셀렉트 CS#가 "L"로 강하하고 출력 인에이블 G#가 "L"이고, DQ 제어 DQC가 "H"이면 데이터 읽기 동작이 실행되어(실행되는 동작은 다른 제어신호의 상태의 조합에 의해 결정되는데 여기서는 그 동작에 대해서는 설명하지 않고 후에 상세히 설명한다,) 데이터 Q1이 출력된다.

마스터 클록 K의 제3의 싸이클에 있어서 칩 셀렉트 CS#가 다시 "H"가 되면 NOP 모드가 지정되어 씨디램은 동작을 행하지 않는다.

따라서 다시 출력 고임피던스상태가 된다.

마스터 클록 K의 제4싸이클에 있어서 다시 칩 셀렉트 CS#가 다시 "L"가 되여, 이때에 제공된 어드레스AS에 따라서 데이터 읽기 동작이 실행되어 읽기 데이터 Q2가 얻어진다.

마스터 클록 K의 제5싸이클에 있어 칩 셀렉트 CS# 및 출력 인에이블 G#가 공히 "L"일지라도 DQ 제어DQ가 "L"이기 때문에 입출력회로는 동작하지 않고 이 싸이클은 출력 고임피던스상태가 된다.

제6싸이클에 있어서 칩 셀렉트 CS#를 "L"로 하고 DQ 제어 DQC를 "H"로 했을 경우 이 싸이클의 도중에서 출력 인에이블 G#를 "H"로 상승했을 경우 이 출력 인에이블 G#의 상승에 응답하여 출력은 고임피던스상태가 된다.

출력 인에이블 G#의 상승 타이밍에 따라서 불확정 데이터 또는 확정 데이터가 적은 기간 출력된다.

상술한 것과 같이, 칩 셀렉트 CS#와 DQ 제어 DQC와를 별도로 마련하므로서 씨디램에 있어서 내부 동작을 실행한 상태에 있어서 데이터의 입출력만을 DQ 제어 DQC로 제어하는 구성을 실현할 수 있고 캐쉬 디램의 확장 및 뱅크절환을 쉽게 실행할 수 있고 또 뱅크 구성의 자유도도 넓게 할 수가 있다.

이 구성에 대해서 설명한다.

(DQ 제어에 의한 메모리의 구성의 변경)

제75도는 32비트 폭 데이터를 필요로 하는 외부 처리장치인 CPU에 대한 메모리 시스텝의 구성예를 표시하는 도면이다.

제75도에 있어서 각각은 4비트 단위로 데이터의 입출력을 행하는 씨디램 CDR#0-CDR#7이 32비트 데이터 버스(10[02)에 접속된다.

씨디램 CDR#0 및 CDR#1은 LQ 제어 DCQ-0에 의해 그 입출력이 제어된다.

씨디램 CDR#2 및 CDR#3는 DQ 제어 DQC-1에 의해 데이터의 입출력이 제어된다.

씨디램 CDR#4 및 CDR#5는 DQ 제어 DQC-2에 의해 제어된다.

씨디램 CDR#6 및 CDR#7는 DQ 제어 DQC-3에 의해 데이터의 입출력이 제어된다.

씨디램 CDR#0∼DR#7에서는 칩 셀렉트 CS# 뿐만 아니라 타의 제어신호도 공통으로 제공된다.

제75도에 있어서는 칩 셀렉트 CS#만을 대표적으로 표시한다.

제75도에 표시하는 메모리 시스템에 있어서는, 바이트 단위로 메모리가 제어된다.

32비트 데이터인 경우 8비트 단위로 데이터가 구성되기 때문이다.

따라서, DQ 제어 DQC0∼3을 동시에 활성상태로 하면 32비트의 데이터의 입출력이 행하여져, 하나의 LQ제어 DQC-i를 활성상태로 하면 8비트의 데이터가 얻어진다·

8비트 데이터,16비트 데이터 및 32비트 데이터를 용이하게 출력할 수 있다.

이 경우, 칩 셀렉터 CS#는 씨디램 CDR#0∼7 모든 것에 공동으로 제공되어 있고, 이것들을 내부에서 동작을 실행하고 있다.

따라서 DQ 제어 DQC0∼3만을 제어하므로 고속으로 데이터를 입출력할 수 있다.

이 구성에 의해 데이터 버스가 16비트 일지라도 32비트 일지라도 또 더 64비트로 많아져도 용이하게 메모리 시스템의 구성을 변경할 수가 있다.

또 일반으로, 데이터의 버스 폭이 고정되어 있는 경우에 있어서, 메모리 용량을 증가시키는 경우 뱅크 구성을 이용하는 일이 많다.

이 뱅크 구성의 전환도 용이하게 실행할 수 있다.

이하 DQ 제어를 사용한 뱅크 전환에 대하여 설명한다.

제76도에 표시한 것과 같이, 4메가 비트의 기억용량을 구비하는 메모리 평면 4개를 구비한 4M*4비트의 씨디램을 8개 사용하여 메모리 시스템을 구축했을 경우를 생각한다.

제75도에 표시하는 경우와 마찬가지로, 2개의 씨디램을 1개의 조로서 바이트 단위로서의 입출력 제어를 행한다.

제77도에 표시한 것과 같이, 캐쉬(에스램)에 있어서는 1세트가 32비트*16비트의 블록을 구비하는 256세트가 격납된다.

하나의 씨디램은 4*4비트 구성이며 4*8의 합계 32비트가 되고, 에스램 어레이의 1행에는 16비트의 메모리셀이 접속되어 있기 때문이다.

이 경우, 주 메모리(디램 어레이)의 구성은 32비트의 폭을 갖춘 블록(16비트)가 1페이지에 걸쳐서 배열된다.

페이지의 수는 워드선의 수에 대응하기 때문에 4K 페이지가 된다.

1페이지는 64블록이 된다.

지금 이 구성을 구비하는 메모리 시스템을 사용하여 메모리 용량을 2배로 한다.

즉 32메가 비트의 메모리 시스템을 구축하는 경우를 생각한다.

제78도에 메모리 시스템의 구축의 일례를 표시한다.

제78도에 있어서 씨디램 CDR#0-CDR#7이 칩 셀렉트 CSO#에 의해 선택되어 씨디램 CDR#8-CDR#15가 칩 셀렉터 CS1#에 의해 선택된다.

씨디램 CDR#0, CDR#1, CDR#8 및 CDR#9은 DQ 제어 DQC0에 의해 데이터의 입출력이 제어된다.

이하 마찬가지로 제78도에 있어서, 도면의 수직방향으로 배열되는 씨디램에 대해서는 공통의 DQ 제어DQC가 주어진다.

제78로에 표시하는 메모리 시스템의 구성인 경우 씨디램 CDR#0-CDR#7 또는 씨디램 CDR#8-CDR#15가 선택상태로 되어서 동작한다.

따라서 16개의 씨디램 CDR#0-CDR#15중 동작상태토 되어 있는 씨디램은 항상 8개이며 메모리 시스템에 있어서 설치되는 씨디램의 전체중 1/2이다. 즉 소비전력을 저감할 수 있다.

제79도에 표시한 것 같이, 캐쉬의 세트 수는 증가하는 것으로 블록 사이즈는 변화하지 않는다.

즉 제79도에 표시한 것 같이, 캐쉬 CAC#2는 주 메모리 MEM#2와 데이터의 전송을 행할 수 있을 뿐이기 때문이다.

데이터의 전송은 대응하는 캐쉬와 주 메모리와의 사이에서만 실행할 수가 없기 때문이다.

제80도는 DQ 제어를 이용하는 메모리 시스템의 타의 구성예를 표시하는 도면이다.

제80도에 있어서 베모리 시스템은 16개의 씨디램 CDR#0-CDR#15를 포함한다.

제80도에 표시하는 메모리 시스템에 있어서는 2종류의 DQ 제어 DQC0 및 DQC1이 사용된다.

이러한 2종류의 DQ 제어 DQC0 및 DQ의 양자가 공히 활성상태로 될 때, 대응의 씨디램은 입출력이 활성상태가 된다.

씨디램 CDR#0-CDR#7에 대해서 제2의 DQ 제어 DQC1-0이 공동으로 제공된다.

씨디램 CDR#8-CDR#15에 대해서 제2의 DQ 제어 DQC1-1이 공동으로 제공된다.

씨디램 CDR#0, CDR#1, CDR#8 및 CDR#9에 대해서 제1의 DQ 제어 DQC0-0가 제공된다.

씨디램 CDR#2, CDR#3, CDR#10 및 CDR#11에 대해 제1의 DQC 제어 LQC0-1이 주어진다.

마찬가지로, 씨디램 CDR#4, CDR#5, CDR#12, CDR#13에 대해 DQ 제어 DQC0-2가 제공되어, 씨디램CDR#6, CDR#7, CDR#14 및 CDR#15에 대해 DQ 제어 DQC0-3이 제공된다.

씨디램 CDR#0-CDR#15에 대해 공통으로 칩 셀렉트 CS#가 제공된다.

다른 제어 클록과 마찬가지로, 이 씨디램 CDR#0-CDR#15는 칩 셀렉트 CS#에 의해 공통으로 활성/비활성(선택/비선택)이 제어된다.

데이터의 입출력만이 DQ 제어 LQC0 및 DQC1에 의해 제어된다.

칩 셀렉트 CS가 활성상태가 되면 씨디램 CDR#0-CDR#15에 있어서 디램 어레이의 구동, 에스램 어레이의 구동 및 내부에서의 데이터 전송이 공통으로 실행된다(외부 제어 클록은 공동으로 제어공되고 있다).

따라서 이 경우 캐쉬의 블록 사이즈가 제79도에 표시하는 구성의 경우의 2배가 된다.

2배로 원 캐쉬의 블록에 있어서는 반분인 영역이 제2의 DQ 제어 DQC1-(DQC1-0 및 DQC1-1)에 의해 제어된다.

제78도 내지 제81도에 표시한 것과 같이, 제어 DQ에 의해 데이터의 입출력만을 제어하는 구성으로 하면, 뱅크 전환시에 있어서 씨디램을 내부에서 동작시키면서 출력 고임피던스상태로 할 수 있고, 데이터의 입력도 금지할 수가 있어서, 이 뱅크 전환시에 있어서의 잘못된 데이터의 입출력을 방지할 수가 있다.

제80도에 표시한 것과 같이, 2종류의 DQ 제어를 사용하여 뱅크의 전환을 실행하는 구성인 경우, 내부에서 데이터의 입출력만이 DQ 제어로 제어되어 씨디램은 내부동작을 실행하고 있어서 뱅크 전환시에 보다 고속으로 데이터의 입출력을 실행할 수가 있다.

제82도는 제80도에 표시하는 메모리 시스템을 실현하기 위한 구성을 표시하는 도면이다.

제82도에서, 제1의 DQ 제어 DQC0와 제2의 DQ 제어 DQC1과를 받는 게이트회로(1100)이 마련된다.

이 게이트회로(1100)은 제73도에 표시하는 구성에 있어서, DQ 버퍼의 차단에 마련해도 좋고, 또 DQC 버퍼의 전단에 마련해도 좋다.

게이트회로(1100)은 제1 및 제2의 DQ 제어 DQC0와 DQC1이 공히 "H"의 활성상태로 됐을 때에 DQ 제어 DQC를 활성상태로 하고, 제73도에 표시하는 게이트회로(1494)에 제공하는 동시에 Din 버퍼(1434)에 제공한다.

제82도에 표시하는 게이트회로(1100)을 이용하므로써, 버퍼의 전환 및 메모리 증설을 용이하게 실현하는것이 가능케 된다.

제83도는 본 발명의 제2의 실시예인 씨디램의 기능적 구성을 표시하는 도면이다.

제83도에 있어서, 디램 어레이 DRA는 4K*64열*16블럭*4(IQ)의 기억용량을 구비한다.

하나의 블럭에 있어서는 64열의 디램 비트선쌍이 배치되어 있어서, 이 하나의 블록에서 1열이 선택된다.

에스램 어레이는 256행*16열*4(IQ)의 기억용량을 구비한다.

에스램 어레이에 있어서, 1행이 선택되어, 이 선택된 1행의 16비트와 디램 어레이에서 선택된 16비트(각 블록으로부터 1비트)와의 사이에서 데이터 전송을 행할 수가 있다.

열디코더 COLD는 읽기 데이터 전송버퍼 DTBR(16비트*4(IQ))로부터 4비트를 선택하고, IO 회로 IOC를 통해서 데이터 입출력된 DQ에 이 판독된 데이터를 전달한다.

또 열디코더 COLD는 더욱 IO 회로 IOC로부터 제공된 4비트의 데이터를 쓰기 데이터 전송버퍼 DTBW(16QLXM*4(IQ))의 대응한 4비트에 전달한다.

열디코더 COLD는 더욱 에스램 어레이의 데이터 기록시에 있어서는 입출력회로 IOC로부터의 4비트의 데이터를 에스램 어레이의 에스램 안의 4비트로 메모리셀에 기록한다.

그 위에 열디코더 COLD는 후에 설명하지만 읽기 데이터 전송버퍼 DTBR에 격납된 16*4비트의 데이터를 그대로 쓰기 데이터 전송버퍼 DTBW에 전송하는 기능을 구비한다(이 구성에 대해서는 후에 설명한다).

디램 제어회로(128)(제70도 참조)는 DRA로부터 읽기 데이터 전송버퍼 DTBR에의 데이터 전송과 쓰기데이터 전송버퍼 DTDW로부터 디램 어레이 DRA에의 데이터 전송동작을 제어한다.

후에 설명하지만 쓰기 데이터 전송버퍼 DTBW로부터 디램 어레이의 데이터 전송시에 읽기 데이터 전송퍼버 DTBR에 데이터가 전송되는 동작이 동시에 실행되는 동작모드가 새롭게 마련되어 있고 이 데이터 전송도 디램 제어회로(128)이 제어한다.

에스램 제어회로(1432)(제70도 창조)는 에스램 어레이 SRA로부터 데이터 입출력단자 DQ에의 데이터의 판독, 데이터 입출력단자 DQ로부러 에스램 어레이 SRA에의 데이터의 기록, 읽기 데이터 전송버퍼 DTBR로부터 에스램 어레이 SRA에의 데이터 전송, 에스램 어레이 SRA로부터 라이터 데이터 전송버퍼 DTBW에의 데이터의 기록, 읽기 데이터의 전송버퍼 DTBR로부터 입출력단자 DQ에의 데이터의 판독, 데이터 입출력 단자 DQ로부터의 데이터의 에스램 어레이 SRA 및 쓰기 데이터 전송버퍼 DTB에의 데이터의 기록, 읽기 데이터 전송버퍼 DTBR로부터의 데이터의 데이터 입출력 단자 DQ에의 판독과 동시에 에스램 어레이 SRA에의 데이터 전송의 각 동작을 제어한다.

제84도는 데이터 전송부의 보다 구체적인 구성을 표시하는 도면이다.

제84도에 있어서는 한 쌍의 글로벌 IO선상 GIO와 한쌍의 에스램 비트선쌍 SBL에 관련하는 부분이 표시된다. Din 버퍼(1634) 및 주 증폭기(1638)은 각각 1비트의 데이터의 입력/출력을 행한다.

제84도에 있어서, 디램 어레이에의 데이터를 전송하기 위한 경로는 디램 어레이에의 전송데이터를 래치하고 또한 전송하기 위한 쓰기 전송버퍼 및 이 전송동작에 대해 마스크를 거는 마스크 레지스터를 포함하는기록 데이터 전송회로(1620)과, 동작모드에 용해서 Din 버퍼(1634)로부터의 기록 데이터 및 후에 설명하는 제1의 감지증폭기(1612)로 부터의 데이터의 한편을 선택하여 기록 데이터 전송회로(1620)에 제공하는 셀렉터(1615) 를 포함한다.

셀렉터(1615)는, 버퍼 쓰기모드 9기록 데이터 전송회로(1620)에 외부기록 데이터를 기록하는 동작모드)에 있어서는 신호 0BW에 응답하여 활성화되어, 열디코더(1616)로부터의 선택신호에 응답하여 이 Din 버퍼(1643)로부터의 기록 데이터를 기록 데이터 전송회로(1620)에 전달한다.

셀렉터(1615)는 또 에스램 어레이로부터의 쓰기 데이터 전송버퍼에의 데이터 전송동작 또는 후에 설명하는 읽기 데이터 전송퍼버 DTBR로부터의 데이터를 격납하는 동작모드시에 있어서는 신호 0DW에 응답하여 이 제공된 신호를 기록 데이터 전송회로(1620)에 전달한다.

기록 데이터 전송회로(1620)은 또 신호 0DW에 응답하여 주어진 데이터를 래치하고, 전송표시신호 0DWT에 응답하여 제공된 데이터를 글로벌 IO선쌍 GIO상에 전달한다.

디램 어레이로부터의 데이터를 전송하는 경로는 글로벌 IO선쌍 GIO의 데이터를 래치하고 또한 출력하는 판독 데이터 전송회로(1610)과, 이 판독 데이터 전송회로(1610)상의 데이터를 받아서 신호 0BR에 응답하여 에스램 비트선쌍 SBL상에 전달하는 SBL 드라이브회로(1611)를 포함한다.

판독 데이터 전송회로(1610)은 신호 0DR에 응답하여 제공된 데이터를 래치하고 또한 이어서 전송한다.

이 신호 0DR는 따라서 래치 표시신호와 전송신호와 전송표시신호 양자를 포함하고 있으며 래치동작은 디램 제어회로의 제어하에 발생되면, 전송표시신호는 에스램 제어회로의 제어하에 발생된다.

제84도에 있어서는 양신호(즉 래치 표시 및 전송표시)를 하나의 제어신호 0DR로 총칭적으로 표시한다.

데이터를 판독하는 경로는, 판독 데이터 전송회로(1610) 및 에스램 비트선쌍 SBL상의 데이터의 한편을 선택하는 셀렉터(1613)과 셀렉터(1613)로부터의 데이터를 증폭하는 제1의 감지증폭기(1612)와 이 제1의 감지증폭기(1612)의 출력을 더욱 증폭하는 제2의 감지증폭기(1614)를 포함한다.

제2의 감지증폭기(1614)는 열디코더(1616)로부터의 선택신호가 제공됐을 때만 활성상태가 되어 증폭동작을 실행한다.

비선택상태에 있어서는 출력은 하이 임피던스상태이다 제1의 감지증폭기(1612)는 셀렉터(1613)로부터 데이터를 제공할 때에는 항상 증폭동작을 실행한다.

셀렉터(1613)은 버퍼 쓰기 전송모드(에스램 어레이로부터 기록 데이터 전송회로(1624)에의 데이터의 전송동작)에 있어서는 신호 0BWT에 응답하여 에스램 비트선쌍 SBL의 데이터를 선택한다.

셀렉터(1613)은 또 퍼버 읽기(판독 데이터 전송회로(1610)(DTBR)에 격납된 데이터를 장치외부에 판독한다) 모드 및 후에 설명하는 제2의 전송모드(판독 데이터 전송회로(1610)의 격납 데이터를 기록데이터 전송회로(1620)에 전송하는 동작모드)인 때 신호 0DX에 응답하여 판독 데이터 전송회로(1610)로부터의 데이터를 선택한다.

셀렉터(1613)은 또 SAM 비트선쌍 SLB상의 데이터를 판독하는 에스램 읽기모드시에 있어서 신호 0DX에 응답하여 에스램 비트선 SBL상의 데이터를 선택한다.

기록 드라이브회로(1618)은, 열디코더(1616)의 출력에 응답하여, Din 버퍼(1634)로부터 제공된 기록 데이터를 증폭하고 에스램 비트선쌍 SBL에 전달한다.

열디코더(1616)은, 열블록(동시에 선택되는 16비트의 메모리셀의 블럭이며, 제70도에 표시하는 열블록 디코더에 의해 선택된 열블럭)로부터 1비트를 선택할때는 활성상태로 된다.

제84도에 있어서는 기록 드라이브(1618) 및 제2의 감지증폭기(1614)는 공히 열디코더(1616) 출력에 의해 기동되고 있다.

기록 드라이브회로(1618)은 에스램 어레이에 데이터 기록모드시에 있어서 동작가능상태가 되어 또 제2의 감지증폭기(1614)는 데이터 판독동작시에 있어서 동작가능상태로 된다.

각 동작모드에 있어서 실제로 활성화되느냐 아니냐가 열디코더(1616)의 출력에 의해 결정된다. 다음에 이 제2의 실시예에 있어서의 씨디램의 동작에 대해서 설명한다.

제85도는 이 발명의 제2의 실시예인 씨디램의 에스램 제어회로가 관련하는 동작을 실현하기 위한 외부제어신호의 상태 및 그때에 실현되는 동작을 일란해서 표시하는 도면이다.

실현되는 동작은 제1의 실시예와 마찬가지이다.

외부 제어 클록 CC0# 및 CC1#가 이 제2의 실시예에 있어서는 사용되고 있는 것 및 클록 마스크 CMS#의 논리가 반전하고 있어, "L"인 때에는 다음의 싸이클에 있어서 에스램 파워 다운모드와 데이터 서스펜드상태(지속적인 동일 데이터의 입력/출력)이 실현된다.

그위에, 칩 셀렉트 CS#와 DQ 제어 DQC가 추가되어 있는 점이 틀리다.

칩 셀렉트 CS#가 "H"인때, 출력은 하이임피던스(Hi-Z) 상태가 되고, 이 씨디램은 디램 부분 및 에스램부분 공히 동작하지 않는다.

칩 셀렉트 CS#가 "L"이며, 또한 에스램 클록 마스크 CMS#가 "H"인 때에는, 이 씨디램은 선택상태이며,에스램 제어회로에는 마스터 클록이 제공된다.

이하의 설명에 있어서는 이 칩 셀렉트 CS# 및 클록 마스크 CMS#가 각각 "L" 및 "H"의 상태에 있는 것으로 하고 설명한다.

제어 클록 CC0# 및 CC1#이 공히 "H"에 있으면,「디 셀렉트 에스램모드」가 지정되어, 출력이 하이임피던스상태가 된다.

내부에서의 동작은 실행되고 있다.

이 경우 DQ 제어 DQC의 상태는 입의다.

(에스램 읽기)

제어 클록 CC1#를 "L"로 설정하고, 제어 클록 CC0#, 쓰기 인에이블 WE#를 "H"로 설정하면 에스램 읽기모드가 지정된다.

에스램 어레이에 있어서 데이터가 선택된다.

이때, DQ 제어 DQC를 "H"로 설정하면 이 에스램 어레이로부터 판독된 데이터가 출력된다.

제86도는 에스램 리트모드 동작시에 있어서의 데이터의 흐름을 표시하는 도면이다.

제86도에 있어서 에스램 읽기모드 동작시에 있어서는 메모리셀의 데이터가 제1의 감지증폭기(1512)로 증폭된 후 제2의 감지증폭기(1514)에 전달된다.

열디코더(1516)이 이 16비트중의 1비트(IO가 4인 경우)를 선택하고 대응의 제2의 감지증폭기(1514)를 활성상태로 한다.

선택된 4비트(IO가 4비트 구성인 경우, 이하의 설명에 있어서도 마찬가지로 한다)가 제2의 감지증폭기(1514)로 증폭되어서 주 증폭기회로(1438)에 전달된다.

DQ 제어 DQC가 "H"이면, 주 증폭기회로(1438)이 활성상태가 되어, 이 판독된 데이터가 입출력단자 DQ에 전달된다(여기서 제86도에 있어서는 데이터 입출력 구성으로서는 공통 DQ 배치가 선택된 상채를 표시한다. 이하의 설명에 있어서도 마찬가지다.).

이 상태에 있어서 DQ 제어 DQC가 "L"이면, 주증폭기회로(1438)은 동작하지 않고, 디셀렉트 에스램모드와 마찬가지가 된다.

(에스램 쓰기모드)

제어 클록 CC0#를 "H"로 설정하고 제어 클록 CC1# 및 쓰기 인에이블 WE#를 "L"로 세트하면 「에스램쓰기모드」가 지정된다.

DQ 제어 DQC가 "H"에 있으면, 그때에 제공된 외부 데이터가 받아들여져 내부 기록 데이터가 생성된다. 이 생성된 내부 기록 데이터는 그때에 제공되고 있는 에스램 어드레스 AS0-AS11에 따라서 선택된 메모리셀에 기록된다.

즉 제87도에 표시하는 것 같이 에스램 쓰기모드 동작에 있어서 DQ 출력 단자에 제공원 데이터는, Din 버퍼(1434)를 통해서 기록 드라이브회로(1518)에게 제공된다.

기록 드라이브회로(1518)은 열디코더(1516)로부터의 열선택신호에 응답하여 이 주어진 데이터를 에스램어레이(104)에 있어서의 대응한 메모리셀에 기록한다,

(버퍼 읽기 전송모드)

제어 클록 CC0# 및 DQ 제어 DQC를 공히 "L"에 설정하고 제어 클록 CC1# 및 쓰기 인에이블 WE#를"H"로 설정하면 버퍼 읽기 전송모드가 지정된다.

DQ 제어 DQC를 "L"로 설정하고 출력 하이 임피던스상태로 하는 것은, 읽기 전송버퍼회로로부터 전송된데이터가 잘못되어 출력되는 것을 방지하기 때문이다.

이 데이터에 있어서, 읽기 데이터 전송버퍼회로(DTBR)에 래치되어 있는 데이터가 에스램 어레이에 동시에 전송된다.

이 경우 에스램 어드레스 AS4-AS11이 에스램로 어드레스로서 이용되어, 행선택동작이 실행된다.

제88도에 표시한 것 같이, 버퍼 읽기 전송모드 동작시에 있어서 읽기 데이터 전송버퍼회로(DTBR)(1510)의 16비트의 데이터가 에스램 어레이(104)의 선택된 행에 동시에 전달된다.

여기서 제85도에 있어서 「유스」라고 기재되어 있는 것은 그것에 래치되어 있는 데이터가 이용되는 것을 표시한다.

(버퍼 쓰기 전송모드)

제어 클록 CC1#를 "H"로 실정하고, 제어 클록 CC0#, 쓰기 에이블 WE# 및 DQ 제어 DQC를 "L"로 설정하면 버퍼 쓰기 전송모드가 지정된다.

이경우 에스램 어레이로부터 쓰기 데이터 전송버퍼회로에 데이터가 전달된다.

후에 상세히 설명하지만 쓰기 데이터 전송버퍼회로 및 마스크 레지스터회로는 공히 임시 래치회로를 포함하고 있으여, 2잔의 래치회로 구성을 구비하고 있다.

버퍼 쓰기 트랜스러모드에 있어서는 이 쓰기 데이터 전송버퍼회로에 호람되는 임시 래치에 에스램 어레이로부터의 데이터가 격납된다.

이때 마찬가지로 마스크 레지스터회로에 있어서 이 임시 마스크 레지스터의 마스크 데이터가 모드 세트상태로 된다.

에스램 어드레스 AS4-AS11이 에스램로 어드레스로서 받아들여서 에스램 어레이에 있어서의 행선택동작이 실행되어, 선택된 행의 메모리셀의 데이터가 쓰기 데이터 전송버퍼회로에 전송된다.

제89도에 표시하는 것 같이, 버퍼 쓰기 전송모드 동작시에 있어서, 에스램 어레이(104)에 있어서 선택된 행에 집속되는 메모리셀의 데이터가 제1의 감지증폭기(1512)에 의해 증폭된 후에 쓰기 데이터 전송버퍼회로(1520)(정확하게는 그것에 포함되는 임시 레지스터)에 격납된다.

(버퍼 읽기 전송 및 읽기모드)

제어 클록 CC0#를 "L"로 설정하고, 또한 제어 클록 CC1#, 쓰기 인에이블 WE# 및 DQ 제어 DQC를 "H"로 설정하면 버퍼 읽기 전송 및 읽기 모드가 지정된다.

이 경우 읽기 데이터 전송버퍼회로에 격납되어 있는 데이터가 에스램 어레이에 전송되는 동시에, 외부에데이터가 전송된다.

이 경우에는 에스램 어드레스 AS0∼AS11이 모두 이용된다.

제89도에서 명백한 것과 같이, 버퍼 읽기 전송모드와 버퍼 읽기 전송 및 읽기모드는 모드 DQ 제어 DQC의 상태가 다르게 되어 있을 뿐이다.

이때, DQ 제어 DQC에 의해 입출력회로 뿐만 아니라, 열디코더의 활성/비활성도 제어하도록 구성해도 좋다.

제90도에 표시하는 것과 같이, 버퍼 읽기 전송 및 읽기모드 동작시에 있어서는, 읽기 데이터 전송버퍼회로(1510)로부터 16비트의 데이터가 에스램 어레이(104)의 선택된 행에 전달되는 동시에, 열디코더의 (1516)에 의해 선택된 16비트중의 1비트(정확하게는 IO가 4이며,4비트)의 데이터가 데이터 입출력 단자 DQ에 전달된다.

(버퍼 쓰기 전송 및 쓰기모드)

제어 클록 CC0# 및 쓰기 인에이블 WE#를 공히 "L"로 설정하고, 제어 클록 CC1# 및 DQ 제어 DQC를 "H"로 설정하며는, 버퍼 쓰기 전송 및 쓰기모드가 지정된다.

이 모드에 있어서는, 외부로부터 주어진 기록 데이터가 에스램 어레이의 대응인 메모리셀에 기록되는 동시에, 이 기록된 데이터는 또 쓰기 데이터 전송버퍼회로에 포함되는 대응의 레지스터에 기록된다.

이 경우에 있어서도, 쓰기 데이터 전송버퍼에 있어서는 임시 레지스터에 대해서 이 데이터 기록을 받은 메모리셀이 접속되는 1행의 데이터가 전송된다.

그때 마스크 레지스터의 마스크 데이터는 모드 리세트상태로 된다.

제91도에 표시하는 것과 같이, 데이터 입력단자 DQ에 제공된 데이터가 Din 버퍼(1434)를 통해서 기록 드라이브회로(1518)에 제공되어, 이 기록 드라이브회로(1518)이 열디코더(1516)로부터의 선택신호에 따라서 활성화되어 에스램 어레이(104)의 내용한 메모리셀에 데이터를 기록한다.

데이터 기록을 받은 메모리셀을 포함하는 선택행의 일행의 메모리셀의 데이터가 제1의 감지증폭기(1512)를 통해서 쓰기 데이터 전송버퍼회로(1520)에 전달된다.

여기서, 제91도에 있어서는, 기록 드라이브회로(1518)을 통해서 기록 데이터가 에스램 어레이(104)의 대응한 메모리셀에 기록된 후에 제1의 감지증폭기(1512)를 통해서 쓰기 데이터 전송버퍼회로(1520)에 일행의 메모리 데이터가 전달되도록 표시되어 있다.

그러나 이 기록 드라이브회로(1518)의 에스램 어레이(104)의 메모리셀에의 데이터 기록과 병행하여 에스램 어레이(104)의 선택된 행의 메모리셀의 데이터를 제1의 감지증폭기(1512)를 통해서 쓰기 데이터 전송버퍼회로(1520)에 전송하는 동시에, 이 쓰기 데이터 전송버퍼회로(1520)에 있어서는 기록 드라이브회로(1518)과 마찬가지의 타이밍으로 대응의 레지스터에의 데이터의 기록이 실행되는 구성이 이용되어도 좋다.

여기서, 이 구성에 있어서 열디코더(1516)이 기록 드라이브회로(1518) 및 제2의 감지증폭기(1514)만을 구동하도록 표시되어 있다.

그러나, 열디코더(1516)은 또 쓰기 데이터 잔송버퍼회로(1520)에 포함되는 레지스터의 선택기능도 구비하고 있다.

버퍼 쓰기 전송 및 쓰기모드 동작시에 있어서도 DQ 제어 DQC를 "L"로 설정하면 버퍼 쓰기 전송동작만이 실행된다.

(버퍼 읽기모드)

제어 클록 CC0# 및 CC1#를 공히 "L"로 설정하고, 쓰기 인에이블 WE# 및 DQ 제어 DQC를 "H"로 설정하면 버퍼 읽기모드가 지정된다.

버퍼 읽기모드 동작에 있어서는, 에스램 어드레스(블록 어드레스) AS0∼AS3에 따라서 읽기 데이터 전송버퍼회로에 있어서 데이터가 선택되어, 당해 선택된 데이터가 출력된다.

이 경우, DQ 제어 DQC를 "L"에 설정하면 데이터의 판독이 실행되지 않고 데이터 셀렉트 에스램모드 동작이 행하여 진다.

버퍼 읽기모드 동작시에 있어서는 제9도에 표시하는 것과 같이 읽기 데이터 전송버퍼회로(1510)로 부터의데이터가 제1의 감지증폭기(1512)에 의해 증폭된 후, 열디코더(1516)로부터의 열선택신호에 따라서 대응의 제2의 감지증폭기만이 활성화되어, 활성화된 제2의 감지증폭기의 출력이 주 증폭기회로(1438)에 전달되어, 이어서 그 주 증폭기회로(1438)로부터 판독 데이터가 데이터 입출력 단자 DQ에 전달된다·

(버퍼 쓰기모드)

제어 클록 CC0#, 및 CC1#과 쓰기 인에이블 WE#를 "L"에 설정하고, DQ 제어 DQC를 "H"로 설정하면, 버퍼 쓰기모드가 지정된다.

이 경우, 블록 어드레스 AS0∼AS3에 따라서 쓰기 데이터 전송버퍼회로에 있어서 대응의 레지스터가 선텍되어, 당해 선택된 레지스터에 외부로부터의 데이터가 기록된다.

이 경우 쓰기 데이터 전송버퍼회로에 있어서는, 데이터 기록을 받은 레지스터에 대한 마스크 데이터만이 리세트상태로 된다.

제93에 표시한 것 같이, 버퍼 쓰기모드시에 있어서는, 열디코더(1516)로부터의 열선택신호(이 경로는 표시하지 않음)에 의해 쓰기 데이터 전송버퍼회로(1520)에 있어서의 대응의 레지스터가 선택되어, 그 선택된 레지스터에 Din 버퍼(1434)로부터의 기록 데이터가 기록된다.

제85도에 표시하는 일람표에 있어서는, 디램 어레이의 동작에 관련하는 부분인 제어신호 및 그 디램 어드레스의 표시하고 있지 않다.

에스램 어레이의 구동과 드랭 어레이의 구동과는 각각 독랍적으로 실행된다.

따라서 제85도에 표시하는 표에 있어서, 디램 어레이의 동작에 관련한 제어신호 및 디램 어드레스의 상태는 임의다.

제94도는, 디램 어레이의 동작모드와 그때의 제어신호의 상태 및 데이터 전송버퍼의 상태를 일람하여 표시하는 도면이다.

제94도에 있어서는, 디램 어레이부의 동작은, 에스램 어레이부의 동작 및 데이터 입출력과 무관하여, 에스램에 관련한 제어신호 CC0#, CC1#, WE# 및 DQC의 상태는 임의다.

따라서 그것들의 제어신호의 상태를 표시하고 있지 않다.

(디램 파위 다운모드)

앞의 싸이클에 있어서 디램 클록 마스크 CMd#이 "L"이며는, 디램 어레이는 디램 파워 다운모드에 들어가, 앞의 싸이클로 지정된 상태를 유지한다. 칩 셀렉트 CS#는 에스램 부분 및 디램 부분이 새로운 동작상태에 들어가는 것을 방지하기 위해서 사용된다.

제1의 실시예에 있어서, 칩 인에이블 E#은 에스램 제어부분에 대해서만 제공되고 있어, 디램부분에 있어서는 사용되고 있지 않다.

제2의 실시예에 있어서는, 칩 셀렉트 CS#는 디램 제어부분에로 제공되고 있다.

이 칩 셀렉트 CS#를 "H"의 불활성상태로 하면, 디램은 하등의 동작하지 않는 노오퍼례이션(NOP) 모드가 된다.

따라서 제71도에 표시하는 구성에 있어서 제어회로(1452)의 입력 ENA가 제공되는 내부 칩 셀렉트 CS는제어회로(1452)를 리세트상태로 한다. 그의 동작가능/불가능상태를 제어하기 위해서 이용된다.

칩 셀렉트 CS#가 K 버퍼(1424)(제70도 참조)에 주어져 있고, 이 칩 셀렉트 CS#가 "H"인 경우에는 마스터 클록 K는 디램 제어회로(128) 및 에스램 제어회로(1432) 양자에 제공되지 않는 구성이 사용되어도 좋다.

그 위에 제어회로 내부에 있어서는, 칩 셀렉트 CS가 "H"인때 새로운 제어신호의 받아들이기를 금지한다.

(디램 노 오퍼레이션모드)

칩 셀렉트 CS#가 "L"인(이하의 동작 설명은 모두 이 조건을 만족하는 것으로 한다.) 앞의 싸이클에 있어서 클록 마스크 CMd#가 "H"(이 조건은 이하의 동작 설명에 있어서는 동일한 것으로 한다.)로 어드레스 스트로브 RAS# 및 열어드레스 스트로브 CAS#가 공히 "H"에 있으면, 디램의 노오퍼레이션모드(DNOP 모드)가 지정된다.

이 경우, 디램 어레이에 있어서는 앞의 싸이클의 상태가 유지되어, 새로운 동작을 실행하지 않는다.

이 모드는 디램부분이 새로운 동작모드에 들어가는 것을 방지하기 위해 사용된다.

앞의 싸이클에 있어서 어떤 동작모드에 지정되어 있는 경우 디램 노오퍼레이션모드가 지정되어도 그 상태에 있어서는, 내부에서 앞의 싸이클로 지정된 동작이 실행되어 있다.

(디램 읽기 전송모드)

로 어드레스 스트로브 RAS# 및 DTD#를 공히 "H"로 설정하고, 열어드레스 스트로브 CAS#를 "L"에 설정하면 디램 읽기 전송모드가 지정된다.

디램 읽기 전송모드에 있어서는 디램 어레이에 있어서 어드레스 Ad4∼Ad9을 열블록 어드레스로서 제70도에 표시하는 블록 디코더 112에 의해 메모리셀 블록(열블록)이 선택되어, 이 선택된 열블록(메모리셀 블록)의 데이터를 읽기 데이터 전송버퍼회로에 전송한다.

제95도에 표시한 것과 같이 디램 어레이에 있어서 선택된 열블록(메모리셀 블록 또는 데이터 블록)이 선택되어, 당해 선택된 열블록이 읽기 데이터 전송버퍼회로(1510)에 전송되는 동시에 거기서 래치된다.

(디램 활성화모드)

로 어드레스 RAS#를 "L"에 설정하고, 열어드레스 스트로브 CAS# 및 데이터 전송표시 DTD#를 공히 "H"로 설정하면, 디램 활성화모드가 지정된다.

이 모드에 있어서는 그 때에 제공된 어드레스 Ad0∼Ad11이 디램로 어드레스로서 받아들여, 이 로 어드레스에 따라서 디램 어레이 내에 있어서의 행선택 동작이 실행된다.

디램 활성화모드는 다음의 설명하는 디램 프리챠지모드가 지정될 때까지 행선택상태를 유지한다.

이 디램 활성화모드를 효과적으로 이용함으로써 디램의 감지증폭기를 데이터 래치상태로 할 수가 있고, 페이지모드를 이용한 데이터 전송을 실현할 수가 있다(제1의 실시예와 마찬가지다).

(디램 프리챠지모드)

로 어드레스 스트로브 RAS# 및 데이터 전송표시 DTO#를 공히 "L"에 설정하고, 열어드레스 스트로브CAS#를 "H"로 설정하면, 디램 프리챠지모드가 지정된다.

이 모드에 있어서는 디램 어레이에 있어서의 선택 원드선이 비선택상태에로 이행하고, 디램은 초기상태(스텐바이상태)에 복귀한다.

디램 어레이에 있어서 틀리는 행을 선택한 경우에는, 디램 활성화모드와 다음의 디램 활성화모드 사이에 이 디램 프리챠지모트를 실행하는 일이 필요하게 된다.

(자동 리프레쉬모드)

어드레스 스트로브 RAS# 및 CAS#를 공히 "L"에 설정하고, 데이터 전송표시 DTD#를 "H"로 설정하면, 디램부는 자동 리프레쉬모드가 지정된다. 이 모드에 있어서는, 씨디램 내부에 설치된 어드레스 카운터(제70도에 있어서는 명확하게 표시하지 않음)로부터 리프레쉬 어드레스가 발생되어, 이 리프레쉬 어드레스에 따라서 메모리셀 데이터의 리프레쉬가 실행된다, 제1의 실시예와 마찬가지로 이 자동 리프레쉬모드를 완료시키기 위해서는, 디램 프리챠지모드를 실행하는 것이 요구된다.

이때에 주어진 디램 어드레스가 리프레쉬 어드레스로 이용되어도 좋다.

(쓰기 데이터 전송버퍼회로에서 디램 어레이로 데이터 전송동작모드)

이 디램 어레이에의 쓰기 데이터 전송버퍼회로로부터의 데이터의 전송모드는 4종류 존재한다.

쓰기 데이터 전송버퍼회로로부터 디램 어레이에의 데이터 전송동작은 로 어드레스 스트로브 RAS#를 "H"로 설정하고, 열어드레스 스트로브 CAS# 및 데이터 전송표시 DTD#를 공히 "L"로 설정함으로써 지정된다.

이 상태에 있어서는, 이 때에 제공되고 있던 어드레스 Ad4∼Ad9이 블록 디코더(112)(게70도 참조)에 제공되는 디램 어레이에 있어서 선택된 열블록(메모리셀 블록 또는 데이터 블록)에 대한 데이터의 전송이 실행된다.

데이터 전송모드에는 4종류 존재한다

이하 이 4개의 데이터 전송모드 동작에 대해서 설명한다.

제96도는 디램 쓰기 전송모드(4개의 데이터 전송모드를 총칭적으로 표시한다.)에 있어서의 제어신호의 상태를 표시하는 도면이다.

마스터 클록 K의 제1싸이클로 상승하는 에지에 있어서 로 어드레스 스트로브 RAS#가 "L"로 설정되어,디램 활성화모드가 지정묀다.

이 때에 제공되고 있던 어드레스 Ad0∼Ad11이 디램 로 어드레스로서 받아들여, 디램 어레이에 있어서의 행선택 동작이 실행된다.

사전에 래턴시(열어드레스 스트로브 CAS#를 강하시키기 위해 필요한 클록 수)가 경과한 후, 마스터 클록K의 제4싸이클에 있어서, 열어드레스 스트로브 CAS# 및 데이터 전송표시 DTD# 공히 "L"로 설정된다.

이것에 의해 디램 쓰기 전송모드(DWT)가 지정된다.

쓰기 전송모드에 있어서는, 디램 어드레스에 있어서 열블록(메모리셀의 블록 또는 열블록)을 선택하는 동작이 실행된다.

어드레스로서는 Ad4∼Ad11이 이용된다.

나머지 하위 어드레스 Ad0∼Ad3가 이 쓰기 전송모드의 형식을 지정하기 위한 명령으로서 이용된다.

제94도에 표시하는 일람표에 있어서는, 하위 어드레스 비트 Ad0∼Ad1만이 이용되는 상태가 표시된다.

나머지의 어드레스 비트 Ad2 및 Ad3는 장래의 기능확장을 위해서 보존된다.

이 열어드레스 스트로브 CAS#의 강하시에 제공되는 디램 열블록 어드레스와 동시에 디램 쓰기 전송모드 지정용의 명령 데이터를 제공하는 구성으로 함으로써, 데이터 전송모드 지정용으로 여분으로 판단자를 필요로 할 일이 없어지고, 칩 면적을 저감할 수가 있다.

또 외부 제어 장치도 이 쓰기 전송모드 지정시에 필요하게 되는 데이터를 용이하게 생성하여 씨디램에 제공할 수가 있어, 시스템 전체로서의 제어도 용이하게 된다.

이것에 대해서, 쓰기 전송모드의 상세한 설명으로 옮기기 전에 설명한다.

제97도는, 씨디램을 사용하는 데이터 처리 시스템의 구성의 일예를 표시하는 도면이다.

제97도에 있어서 이 데이터 처리 시스템은 필요한 데이터의 가공을 실행하는 외부 처리장치로서의 CPU2002와, 주 메모리 및 캐쉬 메모리로서 기능하는 씨디램(2000)과, 씨디램(2000)의 동작모드 등을 결정하는 캐쉬 제어(2004)와, CPU 2002로부터의 에스램 어드레스 A0∼A11을 래치하는 에스램 어드레스 래치로서(2006)과, CPU 2000으로부터의 어드레스 A10∼A21을 디램 행어드레스로서 래치하는 행래치(2008)과 CPU2002로부터의 어드레스 A4-A9을 디램 열블록 어드레스로 래치하는 열래치(2010)과 행래치(2008) 및 일래치(2010)으로부터의 어드레스를 멀티클렉스하여 씨디램 2000에 제공하는 멀티플렉서(2014)로부터의 어드레스와 명령 래치(2012)로부터의 명령 데이터와를 동일한 타이밍으로 씨디램에 제공된다. 캐쉬 제어(2004)는,CPU 2002로부터의 캐쉬 어드레스 A0-A11에 따라서 캐쉬 미스/캐쉬히트를 판정하고 당해 판정결과에 따른 제어신호를 발생하는 회로부분을 포함한다.

래치(2006)으로부더 씨디램 2000의 에스램 어드레스 AS0-AS11이 발생된다.

멀티플렉서(2014)로부터는 씨디램 2000의 디램 여드레스 Ad0-Ad11이 발생된다.

제97도에 표시하는 어드레스의 구성에 있어서는 CPU 2002로부터 제공되는 어드레스 비트 A12-A21이 캐쉬의 태그 어드레스로 이용된다.

CPU 어드레스 비트 A10 및 A11이 웨이 어드레스로서 이용된다.

CPU 어드레스 비트 A0-A3가 블록 어드레스로서 이용된다.

CPU 어드레스 비트 A22-A31(어드레스가 32비트인 경우)는 칩 셀렉트 어드레스로서 이용된다.

즉 제97도에 표시하는 어드레스 배치는 4웨이 세트 어소시에이티브 방식의 매칭이 캐쉬와 주 메모리와의 사이에서 실현되어 있는 구성을 표시한다.

캐쉬 제어(2004)는, 도시하지 않는 칩 셀렉트 어드레스를 디코드하고 칩 셀렉트신호(또는 칩 인에이블(제1의 실시예인 경우))를 발생한다.

제97도에 표시하는 구성에 있어서는 멀티플렉서(2014)는 같은 타이밍으로 디램 열어드레스와 쓰기 데이터 전송모드용 명령 데이터를 발생할 수가 있다.

따라서 동작 속도에 악영향을 주는 일이 없이 쓰기 전송모드의 종류를 결정할 수 있다.

또 쓰기 전송모드의 종류 식별용의 명령 데이터의 발생방법으로서도 이 제어방법은 용이하다.

다음에 이 쓰기 전송모드의 각 동작에 대해서 설명한다.

(디램 쓰기 전송 1모드)

이 모드는 디램 열어드레스와 동시에 제공된 어드레스 비트 Ad0 및 Ad1을 공히 "0"으로 설정하므로서 지정된다.

이 모드에 있어서는 쓰기 데이터 전송버퍼 DTBW에 임시 레지스터로부터의 데이터가 로드되는 동시에 로드된 데이터가 디램 어레이에 전송된다.

이 쓰기 데이터 전송버퍼회로에 있어서의 임시 레지스터로부터 데이터 전송버퍼 DTBW에의 데이터 전송과 동기하여 전송마스크회로에 있어서도 임시 레지스터로부터의 마스크 데이터가 마스크 레지스터에 전송되어, 이 데이터 전송에 대해서 마스크가 걸린다.

이 모드에 있어서는 데이터 전송완료 후 임시 레지스터의 마스크 데이터가 세트상태로 된다

여기서 쓰기 데이터 전송버퍼회로의 임시 레지스터(142) 쓰기 데이터 전송버퍼 DTBW는 제70도에 있어서 참조 부호(142) 및 (144)로 각각 표시하고 있다,

마스크 레지스터회로에 대해서는, 이 임시 레지스터를 표시하고 있지 않다.

이 상세 구성에 대해서는 후에 설명한다.

현재의 설명에서는 데이터 전송동작을 명확하게 하기 위해서 구성을 약간 간략화시킨 것이다.

제98도에 표시하는 것 같이, 디램 쓰기 전송 1모드에 있어서는 쓰기 데이터 전송버퍼(DTBW)(1520)으로부터 데이터가 디램 어레이(102)에 전달된다.

디램 어레이(102)에 있어서는, 열블록(메모리셀의 블록 또는 데이터 블럭)이 선택되어 있어서, 이 선택된 열블록에 데이터가 동시에 기록된다.

(디램 쓰기 전송 1/읽기모드)

이 모드는 어드레스 비트 Ad0 및 Ad1을 각각 "1" 및 "0"으로 설정하여 지정된다.

이 모드에 있어서는, 쓰기 데이터 전송버퍼회로(DTBW)의 데이터가 디램 어레이내의 선택된 열블록에 전달되는 동시에 더욱이 읽기 데이터 전송버퍼회로에도 전송된다

이 데이터 기록을 받은 메모리셀을 포함하는 열블록으로부터 데이터 쓰기 읽기 데이터 전송버퍼회로(DTBR)에 전송된다.

이것으로 인해 캐쉬 미스 쓰기 동작시에 있어서, 다음에 동일 블럭이 지정됐을 경우 데이터의 판독은 이 읽기 데이터 전송버퍼회로로부터 행할 수 있는 동시에 읽기 데이터 전송버퍼회로(DTBR)로부터 에스램 어레이(104)에 데이터를 기록함으로써, 미스 액세스된 에스램 어레이(104)내의 내용을 고칠 수 있고, 캐쉬 미스에 있어서의 패널티를 저감할 수 있고, 고속 동작하는 디램이 구해진다.

제99도에 표시한 것 같이, 디램 쓰기 전송/읽기모드 동작시에 있어서 쓰기 데이터 전송버퍼회로(DTBW1520)로부터 디램 어레이(102)내의 선택된 열블록에 데이터가 전송되는(마스크 레지스터의 마스크 데이터에 따를 동작이 실행된다.) 동시에, 디램 어레이(102)내의 이 선택된 열블록의 읽기 데이터 전송퍼버회로(DTBR 1510)에 전달된다.

(디램 쓰기 전송 2모드)

이 모드는 열블록 어드레스 비트 Ad0 및 Ad1을 각각 "0', 및 "1,,로 설정하므로써 지정된다.

이 동작모드에 있어서는 쓰기 전송버퍼회로(DTBW)로부터 디램 어레이내의 선택된 열블록에의 데이터전송이 실현된다.

이 경우, 쓰기 데이터 전송버퍼회로에 있어서는 임시 레지스터로부터 쓰기 데이터 전송버퍼회로(DTBW)에의 데이터의 전송은 행하여지지 않는다.

마스크 레지스터의 경우도 마찬가지이다.

쓰기 데이터 전송버퍼회로에 있어서는, 임시 레지스터와 실제로 디램 쓰기 전송모드를 반복해서 실행하며,같은 데이터가 디램 어레이에 전달된다.

디램 어레이에 있어서는 페이지모드를 열블록으로 선택하면 고속으로 디램 어레이내의 데이터를 동일 데이터로 고쳐쓸 수가 있다.

즉, 그래픽 처리용도에 있어서 소위 「빈틈없이 칠하는 것」을 고속으로 실현할 수가 있다.

데이터 전송동작은 외관상 제98도에 표시하는 것과 같아진다.

동일 데이터가 전송되느냐, 아니냐가 다를 뿐이다.

(디램 쓰기 전송 2/1 읽기모드)

이 모드는 어드레스 비트 Ad0 및 Ad1을 "1"로 설정하므로써 지정된다.

이 동작모드에 있어서는, 디램 쓰기 전송 2모드를 가하여 다시 디램 어레이의 선택된 열블록의 데이터가 읽기 데이터 전송버퍼회로(DTBA)에 전송되는 동작이 부가된다.

이 동작모드에 있어서도, 고속으로 「빈틈없이 채우는 것」을 실현할 수가 있고, 그래픽 데이터 처리용도를 극히 효과적으로 디램을 구현할 수가 있다.

(데이터 전송동작의 종합)

제100도는 디램 어레이로부터 읽기 데이터 전송버퍼회로에 데이터 전송동작 순서를 표시하는 파형도이다.

이하 제100도를 참조하여 디램 어레이로부터 읽기 데이터 전송동작에 대해서 설명한다.

마스터 클록 K의 제1싸이클에 있어서 어드레스 스트로브 RAS#를 "L"로 설정하고 열어드레스 스트로브CAS# 및 데이터 전송표시 DT0#를 "H"로 설정하면, 디램 활성화모드(ACT)에 지정된다.

디램부에 있어서는, 그때에 제공되는 어드레스 Ad0-Ad11을 어드레스로써 행선택된 동작이 실행된다,

RAS-CAS 지연 시간 TRCD가 경과한 싸이클, 즉 마스터 클록 K의 제4싸이클에 있어서 열어드레스 스트로브 IAS#가 "L"로 설정되어, 어드레스 스트로브 RAS# 및 데이터 전송표시 DTD#가 "H"로 설정되어, 디램 읽기 전송모드(DRT)가 지정된다.

디램에 있어서 선택 행중 제공된 어드레스 블록 어드레스(C1)로서 열블록(메모리의 블록 또는 데이터 블록)의 선택이 행하여지서, 이 선택된 열블록의 데이터가 읽기 데이터 전송버퍼회로에 전달된다.

지금 래턴시로서 3클록 싸이클이 가정된다.

래턴시는, 앞의 제1의 실시예에 있어서도 기술한 것 같이, 새로운 데이터가 읽기 데이터 전송버퍼회로로부터 에스램 어레이와/또는 데이터 입출력된 DQ에 전달되는데 필요하는 클록 수이며, 읽기 데이터 전송버퍼회로의 액세스 시간이라고 생각할 수가 있다.

래턴시를 n클록 싸이클로서 했을 경우, 제(n-1) 싸이클은(OTBR 록아웃) 상태가 된다.

즉 읽기 데이터 전송버퍼회로로부터의 데이터 전송이 금지된다(이 싸이클에 있어서는 읽기 데이터 전송버퍼회로에 액세스 하는 동작모드가 금지상태로 된다 ).

마스터 클록 K의 제어 싸이클에 있어서 읽기 데이터 전송버퍼회로의 데이터는 확정상태가 되어, 이 싸이클에 있어서, 디램부에서는 다시 디램 읽기 전송모드가 지정된다.

마스터 클록 K의 제1싸이클에 의해 지정된 행에 있어서 별도의 별도 블럭의 선택이 열블록 어드레스(C2)에 따라서 선택되어, CAS 래턴시의 경과 후 그 새롭게 선택된 열블록(메모리셀의 블록 또는 블록)의 데이터가 읽기 데이터 전송버퍼회로에 전송된다.

한편 에스램 부분에 있어서는, 마스터 클록 K의 제7싸이클에 있어서 제어 클록 CC0# 및 CC1#가 공히 "L"로 설정되어, 쓰기 인에이블 WE#가 "H"로 설정된다.

DQ 제어 DQC는 "H"이며, 데이터의 입출력은 가능상태다.

이 상태에 있어서는 버퍼 읽기모드가 지정되는, 그때에 주어지고 있는 어드레스 AS0-AS3에 따라서 열디코더가 선택 동작을 실행하고, 읽기 데이터 전송버퍼회로에 격납된 데이터 중 대응한 데이터를 판독한다.

즉 디램 읽기 전송모드 동작을 실행하고, 래턴시 경과 후 읽기 전송모드 동작이 지정된 때부터 시간tCAC 경과 후에 읽기 데이터를 얻을 수가 있다.

마스터 클록 K의 2제 10싸이클에 있어서 열블록 어드레스(C2)에 의해 선택된 데이터가 읽기 데이터 전송버퍼회로에 격납된다.

이 싸이클에 있어서, 다시 버퍼 읽기모드 동작(BR)가 실되어, 각 클록 싸이클마다에 이 읽기 데이터 전송버퍼회로에 격납원 데이터(B2,B3,B4 및 B5)가 순차 판독된다.

버퍼 읽기모드 동작과 병행하여, 마스터 클록 K의 제12싸이클에 있어서 다시 디램 읽기 전송모드가 지정되어, 3클록 싸이클 경과후에 읽기 데이터 전송버퍼회로의 데이터가 확정상태가 된다.

에스램 어레이 부분에 있어서, 이 제14싸이클은 읽기 데이터 전송버퍼회로에의 액세스가 금지상태가 되므로, 그때에 주어지고 있는 에스램 어드레스는 무시된다(DTBR 록아웃 기간을 위해).

마스터 클록 K의 제15싸이클에 있어서 다시 버퍼 읽기모드 동작이 지정되어, 이 읽기 데이터 전송퍼버회로에 격납된 데이터(B6)가 판독된다.

마스터 클록 K의 제15싸이클에 있어서 행어드레스 스트로브 RAS# 및 데이터 전송표시 DTD#가 "L"로 설정되어, 열어드레스 스트로브 CAS#가 "H"로 실정되어, 디램 프리챠지모드(PCG)가 지정된다.

이것에 의해 디램 어레이에 있어서 선택된 행이 비선택상태로 이행된다.

상술한 것과 같이, 디램 읽기 전송모드와 버퍼 읽기모드를 조합하여 이용하므로서, 에스램 어레이에 어떤영향을 주지 않고 읽기 데이터 전송버퍼회로를 통해서 디램 어레이의 데이터를 판독할 수가 있다. 이 동작모드는 디램의 페이지모드를 이용하여 실행할 수가 있기 때문에(디램 활성화모드 동작이 이 디램 프리챠지모드 동작이 실행될때까지 지속된다). 고속으로 데이터의 판독을 행할 수가 있다.

제101도는, 쓰기 데이터 전송버퍼회로로부터 디램 어레이에의 데이터 전송동작 시이퀀스를 표시하는 파형도다.

이하 제101도를 참조하여 이 쓰기 데이터 전송버퍼회로로부터 디램 어레이에 데이터를 전송하는 디램 쓰기 전송모드 동작에 대해서 설명한다.

마스터 클록 K의 제1싸이클에 있어서, 행어드레스 스트로브 RAS#가 "L"에 설정되어, 열어드레스 스트로브 CAS# 및 데이터 전송표시 DTD#가 공히 "H"로 설정되어, 디램 활성화모드(ACT)가 지정되어, 디램어레이에 있어서 행선택 동작이 실행된다.

한편, 에스램 부분에 있어서는, 마스터 클록 K의 제1싸이클 내지 제4싸이클에 있어서 버퍼 쓰기모드(BW) 동작이 실행되어, 데이터 B1-B4가 각각 마스터 클록 K의 제2싸이클 내지 제4싸이클에 있어서 순차 쓰기 데이터 전송버퍼회로 포함되는 임시 레지스터에 격납된다.

버퍼 쓰기모드(BW)의 지정은 제어 클록 CC0# 및 CC1# 및 쓰기 인에이블 WE#를 모두 "L"에 설정하고, 또한 DQ 제어 DQC는 "H"에 설정하므로서 실현된다.

마스터 클록 K의 제4싸이클에 있어서, 행어드레스 스트로브 RAS#를 "H"에 설정하고 또한 열어드레스 스트로브 CAS# 및 데이터 전송지시 dtd#를 공히 "L"로 설정하므로서 디램 쓰기 전송 1모드(DWT1) 동작이 지정된다,

이 디램 쓰기 전송 1모드가 지정되면, 임시 레지스터에 격납되어 있던 데이터(B1-B4)가 쓰기 데이터 전송버퍼(DTBW) 에 전송된다.

쓰기 데이터 전송버퍼(DTBW)에 전송된 데이터는 래턴시(2클록 싸이클) 경과후에 디램 어레이에 있어서 선택된 열블록(메모리셀의 블록 또는 데이터 블록)에 격납된다.

이 래턴시가 경과했을때, 즉 마스터 클록 K의 제어 싸이클에 있어서 다시 열어드레스 스트로브 CAS# 및 데이터 전송표시 DTD#가 "L"로 설정되어, 행어드레스 스트로브 RAS#가 "H"로 설정된다.

이 모드에 있어서, 그 때에 주어지고 있는 에스램 어드레스 AS0-AS3를 명령 데이터로서 설정하므로서 디램 쓰기 전송 2(DWT2) 모드가 지정된다.

이 디램 쓰기 전송 2모드가 지정되면, 임시 레지스터와 쓰기 데이터 전송버퍼(DTBW)가 떨어져, 임시레지스터와 쓰기 데이터 전송버퍼(DTBW)가 떨어져, 임시 레지스터로부터 쓰기 데이터 전송버퍼(DTBW)에의 데이터 전송이 행하여지지 않는다

쓰기 데이터 전송버퍼(DTBW)에 보관된 데이터가 디램 어레이안에서 선택된 열블록에 래턴시 경과후에 전달된다.

제101도에서, 디램 쓰기 전송모드에서 모드의 지정은 디램 쓰기 전송모드 지정시에서의 디램 어드레스Ad0-Ad3에 의해 행하여진다.

따라서, 에스램부에서의 동작에 악영향을 끼치는 일 없이 디램 쓰기 전송모드의 지정을 행할 수가 있다. 마스터 클록 K의 제10싸이클에서 다시 버퍼 쓰기모드(BW)가 지정되어, 데이터 B5, B6 및 B7이 마스터클록 K의 제10 내지 제12싸이클에서 쓰기 데이터 레지스터(임시 레지스터)에 격납된다.

마스터 클록 K의 제2싸이클에서 다시 디램 쓰기 전송 1모드가 지정되어, 임시 레지스터에 격납된 데이터 B5-B7이 쓰기 데이터 전송버퍼에 전송된다.

소정의 레이턴스의 기간이 경과후 이 새로운 데이터 B5-B7이 디램의 선택된 열블록에 보관된다.

여기서, 마스터 클록 K의 제13싸이클에서 에스램 부분에서는 버퍼 쓰기모드(BW) 모드가 지정되어 있다.

그러나 이 동작모드는, 쓰기 데이터 전송버퍼 이 싸이클에 있어서는 임시 레지스터의 보관 데이터가 쓰기데이터 전송버퍼에 전송되어 있기 때문에, 임시 레지스터에 액세스는 금지되어 있다.

따라서 이 마스터 클록 K의 제13싸이클에서 지정되는 버퍼 쓰기모드 동작은 실행되지 않는다.

마스터 클록 K의 제15싸이클에서 디램 프리챠지모드(PCG) 동작이 지정되어, 디램 어레이는 프리챠지상태에 복귀한다.

디램 쓰기 전송모드에서는, 임시 레지스터와 쓰기 데이터 전송버퍼가 설치되어 있기 때문에, 에스램 부분에서의 동작과 파이프라인적 또는 독립으로 디램 어레이의 데이터 전송을 행할 수가 있다.

쓰기 전송 1모드에 있어서는 제1싸이클애서 임시 레지스터와 쓰기 데이터 전송버퍼를 접속하고, 다음 싸이클이 시작되기 이전에 이 임시 레지스터와 쓰기 데이터 전송버퍼를 분리해 놓는다.

이 분리해 놓을때에서 임시 레지스터에 대응하는 마스크 레지스터회로내의 마스크 데이터를 모두 세트상태로 설정한다.

임시 레지스터와 쓰기 데이터 전송버퍼가 분리되어진 후에 임시 레지스터에 데이터를 에스램 어레이로부터 또는, 외부로부더 기록할 수가 있다.

디램 쓰기 전송 2모드 동작에서는, 임시 버퍼와 쓰기 데이터 전송버퍼가 분리된 그대로다. 따라서, 임시레지스터로부터 쓰기 데이터 전송버퍼로의 데이터 전송은 동작되어지지 않고, 전의 싸이클에서 쓰기 데이터전송버퍼에 보관된 데이터가 디램 어레이의 선택일에 전송된다. 디램 쓰기 전송모드에서 디램 어레이로의 데이터 전송과 함깨 읽기 데이터 전송버퍼회로에 동작을 전송하는 모드가 마련되어 있다.

이것은 캐쉬 메모리로서 이용하는 경우에 효과적이다.

제102도는 디램 쓰기 전송 동작을 제어하기 위한 구성을 표시하는 도면이다.

제102도에서, 쓰기 전송 제어계는, 내부의 디램 마스크 클록 DK, 내부 로어드레스 스로르브 RAS, 내부열어드레스 스트로브 CAS 및 내부 데이터 전송지시 DTD에 응답하여 디램 쓰기 전송모드가 지정된 것을 검출하는 쓰기 전송 검출회로(2110)과 신호 DK, RAS, CAS와 DTD에 따라서, 디램 쓰기 전송모드가 지정되었을때, 그 때에 주어진 디램 열어드레스의 하위 2비트 AD0 및 AD1을 보관하는 명령 레지스터(2112)와신호 DK, RAS, CAS 및 DTD에 응답하여, 디램 어레이로부터 읽기 데이터 전송버퍼회로(2106)에의 데이터전송이 지시된 것을 검출하는 읽기 전송 검출회로(2114)를 포함한다.

쓰기 전송 검출회로(2110) 명령 레지스터(2112) 및 읽기 전송 검출회로(2114)는 제70도에 표시하는 디램컨트롤회로(128) 에 포함된다.

명령 레지스터(2112)는 하위 비트 어드레스 AD0 및 AD1만을 받도록 표시하고 있다.

어드레스 비트 AD0-AD3가 이용되어도 좋다(기능 화장을 위해서).

쓰기 전송 검출회로(2110)은, 디램 쓰기 전송모드가 지정되었을때, 쓰기 데이터 전송버퍼(DTBW)(2100)로부터 디램 어레이(제102도에서 글로벌 IO선 내 GIO를 표시한다 )에의 데이터 전송을 지정하는 신호 BD와 디램 쓰기 전송모드가 지정되었을때, 임시 레지스터(2104)로부터 쓰기 데이터 전송버퍼(DTBW)(2100)에의 데이터 전송을 하기 위한 전송신호 TBE를 발생한다.

제어계는 더욱 쓰기 전송 검출회로(2110)로부터 신호 TBE와 명령 레지스터(2112)로부터의 어드레스 비트 AD1을 받아, 디램 쓰기 전송 1모드(임시 레지스터로부터 쓰기 데이터 전송버퍼에의 데이터 전송이 된다.)가 지정되었을때, 전송 지시신호를 발생하는 게이트회로(2116)과, 명령 레지스터(2112)로부터의 어드레스 비트 AD0와 신호 TBE와를 받고, 읽기 데이터 전송버퍼(DTBR)(2106)에의 데이터 전송을 포함하는 쓰기 트랜스모드가 지정되었을매, 당해 모드 검출신호를 발생하는 게이트회로(2118)와, 읽기 전송 검출회로(2114)로부터의 읽기 전송모드 검출신호 DRM과 게이트회로(2118)과의 출력에 응답하여, 디램 어레이로부터 읽기 데이터 전송버퍼에의 데이터 전송을 지시하는 신호를 발생하는 게이트회로(2120)과 게이트회로(2120)의 출력에 응답하여, 읽기 데이터 전송버퍼(DTBR)(2106)에 데이터 전송을 구동하는 드라이브신호 DR를 발생하는 읽기 전송 드라이브회로(2122)를 포함한다.

읽기 전송 드라이브회로(2112)는, 게이트회로(2118)의 출력 및 읽기 전송모드 검출신호 DRM의 한편이 활성상태로 되었을때 읽기 데이터 전송버퍼(DTBR)(2106)에의 데이터 전송을 드라이브하는 신호 DR를 발생한다.

쓰기 데이터 전송버퍼(DTBW)(2100)과 임시 레지스터(2104)와의 사이에는 전송게이트(2102)는 마련된다.

전송게이트(2102)는 게이트회로(2116)의 출력에 응답하여 임시 레지스터(2104)의 출력은 쓰기 데이터 전송버퍼(BTDW)(2100)에 전송한다.

상술한 구성을 이용하므로서, 디램 쓰기 전송모드의 종류를 검출하고, 당해 검출된 동작모드에 따라서 정확히 데이터 전송 동작을 실행할 수가 있다.

다음에 이 디램 쓰기 전송 2모드(읽기 데이터 전송버퍼회로에의 데이터 전송을 행하는 모드를 포함한다.)의 동작에 대해서 설명한다.

(디램 쓰기 전송 2모드)

제103도에 표시한 것 같이 버퍼 쓰기(BW)모드에 따라서 쓰기 데이터 전송버퍼회로에 데이터를 기록하고, 계속해서, 쓰기 전송1(DWT!) 모드를 실행하고, 계속해서 복수회 디램 쓰기 전송(2)(DWT2) 모드를 실행했을 경우를 고려한다.

DRAm 쓰기 전송모드의 종류의 지정은 각 모드에서 디램 어드레스 AD의 하위 2비트 A0 및 A1(Ad0 및Ad1에 대응)한 값을 지정하므로서 된다.

제104(A)도는 이 DWT1 모드시에서의 데이터의 흐름을 표시한 도면이다.

제104(A)도에 표시한 것 같이, 디램 쓰기 전송 1모드에서는, 임시 레지스터에 보관된 16비트의 데이터 D1-D16이 쓰기 데이터 전송버퍼회로(DTBW)에 전송된다.

이때 마찬가지로 마스크 레지스터에서도 임시 레지스터와의 계층 구조를 구비하고 있기 때문에, 이 임시마스크 레지스터의 마스크 데이터가 마스크 레지스터에 격납된다.

쓰기 데이터 전송버퍼회로(DTBW)에 격납된 데이터 D1-D16은 마스크 레지스터에 보관된 마스크 데이터 M1-M16에 따라서 마스크를 걸치어서, 디램 어레이에서 선택된 열블록(사선영역 A)에 전송된다.

임시 마스크 레지스터의 마스크 데이터는, 마스크 레지스터의 마스크 데이터에의 전송후 모두 세트상태가 된다.

계속해서 버퍼 쓰기(BW) 모드로 임시 레지스터 데이터의 기록이 되어질때 대응의 마스크 데이터가 리세트 상태가 되도록 하기 위해서다.

제104(B)도는, 디램 쓰기 전송 2모드에 있어서의 데이터의 흐름을 표시하는 도면이다.

이 디램 쓰기 전송 2모드에 있어서는, 제104(B)도에 표시한 것 같이 임시 레지스터로부터 쓰기 데이터 전송버퍼회로(DTBW)에의 데이터 전송이 실행되지 않는다.

따라서 쓰기 데이터 전송버퍼회로(DTBW)에 있어서의 격납 데이터는 전의 싸이클에 임시 레지스터로부터 전송된 데이터다.

마스크 레지스터에 있어서도, 임시 마스크 레지스터토부터의 마스크 데이터의 전송은 실행되지 않는다.

따라서 전의 싸이클과 같은 데이터가 디램 어레이내에 있어서 선택된 행의 틀리는 블록에 전송된다.

디램 어레이에 있어서는 열블록 단위로 같은 데이터가 기록된다.

제104(B)로에 표시하는 동작을 반복하여 실행하므로서, 제105도에 표시하는 것 같이, 디스플레이장치의 표시화면 CRT의 소정의 영역 B를 고속으로 동일한 데이터로 변경할 수가 있다.

그래픽 처리에 있어서는 소위 「빈틈없이 칠하는」 동작을 고속으로 실행할 수가 있다.

또한 마스크 레지스터의 구성에 대해서는, 후에 상세하게 설명한다.

이 디램 쓰기 전송모드에 있어서는, 마스크 레지스터의 마스크 데이터에 의해 디램 어레이의 데이터 전송에 마스크를 걸 수가 있다.

따라서 디램 어레이의 데이터를 외부 쓰기 데이터로 고쳐 쓰는 경우, 소위 읽기모디파이 쓰기모드를 실행할 필요가 없이, 고속으로 디램 어레이의 내용을 변경할 수가 있다.

디램은 제조후 칩단체 또는 회로에 짜넣는 상태에 있어서 정상인 동작을 하고 있느냐를 테스트가 이루어진다.

즉 제106도에 표시한 것 같이 씨디램(2500)로부터 여러가지 패턴을 낮이고 패턴이 주어져, 그 테스트패턴에 의한 씨디램(2500)의 동작상채를 식별하므로써 씨디램(2500)이 정상으로 작동하고 있느냐 아니냐를 판별할 필요가 있다.

이 경우 씨디램의 테스트가 영이하게 실현되는 것이 테스트의 신뢰성 및 테스트시간의 단축의 관점에서 바람직하다.

그래서, 다음에 테스트를 용이하게 실행하기 위한 구성에 대해서 설명한다.

(세트 명령 레지스터모드)

세트 명령 레지스터모드(SCR 싸이클)은, 제107도에 표시하는 것 같이 마스터 클록 K의 상승에지로 행어드레스 레지스터토부터 RAS#, 열어드레스 스트로브 CAS* 및 데이터 전송표시 DTD#를 공히 "L"로 설정하므로 지정된다.

이때 디램 어드레스가 명령 데이터가 된다.

명령 데이터는 명령 레지스터에 격납되어, 씨디램의 핀 배치(I0구성), 래턴시 및 출력모드(트랜스패런트,레지스터 및 래치)의 설정이 실행된다.

이와 같은 명령 데이터를 테스터로 용이하게 발생할 수가 있는 것이 바람직하다.

제108도는 세트 명령 레지스터 싸이클시에 있어서의 명령 데이터의 구성을 표시하는 도면이다.

디램 어드레스 Ad중 하위 9비트 Ad0-Ad8를 명령의 내용으로서, 명령 레지스터에 격납한다.

어드레스 비트 Ad9은 디램 쓰기 전송모드에 있어서의 리스 데이터 전송버퍼회로에의 데이터 전송의 유무를 표시하는 비트로 이용된다.

어드레스 비트 Ad10은 디램 쓰기 전송모드가 DWT1 모드를 포함하느냐 DWT2 모드를 포함하느냐를 포함안하느냐를 표시하기 위해서 사용된다.

어드레스 비트 Ad11은 테스트모드를 세트/리세트하기 위해서 이용된다.

테스트모드가 지정될 경우에는, 디램 쓰기 전송모드시에 있어서 명령 데이터 Ad0-Ad3가 설정되지만 그때의 명령 데이터는 무시된다.

이 구성으로 하면 테스터는, 디램 어드레스 Ad0-Ad11을 사용하여 명령 데이터만을 발생할 수가 있다.

디램 열블록 어드레스와 디램 쓰기 전송모드의 종류를 표시하는 명령 데이터와를 동시에 제공할 필요는없다.

따라서 테스터의 구성이 용이하며, 또한 명령 데이터의 설정을 용이하게 행할 수가 있어, 신뢰성이 높은 테스트를 실현할 수가 있다.

제109도는 테스트모드시에 있어서의, 명령과 디램 쓰기 전송모드와의 대응관계를 표시하는 단면이다.

제109도에 표시하는 것 같이, 세트명령 레지스터모드에 있어서, 어드레스 비트 Ad11이 "1"("H")이면 테스트모드가 세트되어, "0"이면 테스트모드는 리세트된다.

테스트모드가 세트된 상태에 있어서, 어드레스 비트 Ad10 및 Ad9이 공히 "0"이며, DWT1 모드가 지정된다.

어드레스 비트 Ad10 및 Ad9이 "0" 및 "1"이 각각 있으면, DWT1R 모드가 지정된다.

어드레스 비트 Ad10 및 Ad9이 각각 "1" 및 "0"이면 DWT2 모드가 지정된다.

어드레스 비트 Ad10 및 Ad9이 공히 "1""이면, DWT2R 모드가 지정된다.

테스트모드시에 있어서는 세트 명령 레지스터모드에 따라서 테스트모드 리세트가 실행되거나, 또는 자동리프레쉬모드가 실행될 때까지 지속적으로 테스트 모드상태가 된다.

테스트 모드상태에 있어서는 디램 어레이의 자동 리드레쉬가 실행된다.

이것에 대신해서 명령 레지스터의 설정만이 세트 명령 레지스터 싸이클에서 실행되도록 구성되어도 좋다.

제110도는 테스트모드의 세트/리세트에 응해서 디램 쓰기 전송모드의 지정을 행하기 의한 회로 구성예를 표시하는 도면이다.

제110도에 있어서 테스트모드 제어계는, 내부 제어신호 RAS, CAS, DTD 및 디램 마스터 클록 DK를 받아서, 세트 명령 레지스터(SCR)가 지정되느냐 아니냐를 판별하는 SCR 모드 검출기(2600)과 SCR 모드 검출회로(2600)으로부터의 SCR 모드 검출에 응답하여 디램 어드레스 Ad0-Ad11를 명령 데이터로서 래치하는 명령 레지스터(2602)와 명령 레지스터(2602)로부터의 어드레스 Ad11에 대응하는 데이터를 받아 테스트모드가 지정되었느냐 아니냐를 판별하는 테스트모드 검출회로(2604)를 포함한다.

SCR 모드 검출회로(2600)은 마스터 클록 DK의 상승에지로 신호 RAS, CAS 및 DTD가 모두 L로 됐을때에 SCR 모드가 지정되었다고 판단한다.

명령 레지스터(2602)는 이 SCR 모드 검출에 응답하여 그때에 주어지고 있는 디램 어드레스 Ad0-Ad11을 래치한다,

명령 레지스터(2602)는 제110에 있어서 단순한 래치회로와 같이 표시된다.

DWT 모드 검출회로(2110) 및 명령 레지스터(2112)는 디램 쓰기 전송모드의 종류를 표시하는 명령 데이터를 DWT 모드 검출회로(2110)로부터의 DWT 모드 검출에 응답하여 래치한다.

테스트모드 제어계는 테스트모드 검출회로(2604)의 출력에 응답하여, 명령 레지스터(2602)로부터의 어드레스 Ad9 및 Ad10과 명령 레지스터(2112)로부터의 어드레스 Ad0 및 Ad1(여기서 내부 신호는 어드레스와 같은 부호를 사용하고 있지만 명령 데이터이다)의 일부를 통과시키기 위한 선택 게이트회로(2606)을 포함한다.

선택 케이트회로(2606)에서는 테스트모드 검출회로(2604)가 테스트모드를 검출하고 있는 경우에는 전송게이트(2611)과 (2613)이 ON 상태가 되어 전송게이트(2615) 및 (2617)이 OFF 상태가 된다.

이것에 의해 제102도에 표시하는 게이트회로(2118) 및 (2119)에는 각각 어드레스 Ad10과 Ad9가 전달된다.

테스트모드가 리세트상태로 됐을 매, 테스트모드 검출회로(2604)의 출력은 "L"가 되어 전송케이트(2611)및 (2613)이 OFF 상태, 전송게이트(2615) 및 (2617)이 ON 상태가 된다.

테스트모드 동작이 SCR 모드에 의해 지정되었을 경우 다시 이 SCR 모드를 사용하여 테스트모드 리세트(비트 Ad11은 "0"로 설정한다)가 실행되거나 또는 자동 리프레쉬모드(ARE 모드)가 지정될때까지 테스트모드가 유지된다.

테스트모드 동작시에 있어서는 테스트모드 검출회로(2604)의 출력이 지속적으로 "H"가 되고, 디램 쓰기전송모드 지정시에 있어서 명령 레지스터(2112)로부터의 명령 데이터는 무시되어 SCR 모드 설정시에 있어서 지정된 어드레스 Ad10 및 Ad9이 디램 쓰기 전송모드의 종류 식별 비트로서 전달된다.

제110도에 표시하는 구성에서는 명령 레지스터(2602) 및 (2112)에 외부 어드레스 Ad0∼Ad11가 주어지고 있다.

이들은, 디램 어레이에 있어서 SCR 모드가 지정되었을 때 자동 리프레쉬가 실행되기 때문에 내부 어드레스로서 리프레쉬 어드레스가 발생되는 경우도 고려하고 이 상태를 방지하기 위한 것이다.

또 이 외부 어드레스를 명령 데이터로서 수신하는 구성으로 함으로써 디램 어레이의 활성상태(디램 활성화 모드가 실행되고 있다)에 있어서 이 디램의 동작에 악영향을 끼치는 일없이 명령 레지스터에 명령 데이터를 설정할 수 있다.

(캐쉬 동작)

제111로는 캐쉬 시스템의 구성의 일례를 표시하는 도면이다.

제111도에 있어서, 캐쉬 시스템은, 외부 처리장치로서의 IPU(3000)과, 메인 메모리 및 캐쉬 메모리로서의 기능하는 씨디램(3200)과, 씨디램(3200)의 액세스를 제어하기 위한 캐쉬 제어회로(3100)을 포함한다.

씨디램(3200)은 각각 독립적으로 구동되는 에스램부(3210) 및 디램부(3230)와, 에스램부분(3210)과 디램(3230)과의 사이의 데이터전송 및 장치 외부와의 데이터의 출력을 행하기 위한 쌍방향 데이터 전송회로(DTB)(3220)을 포함한다.

캐쉬 제어회로(3100)은 CPU(3000)에서 주어지는 세트 어드레스를 디코드하고, 대응의 세트를 선택하는 신호를 발생하는 디코드(3102)와, 각 세트마다에 태그 어드레스를 격납하는 태그 메모리(3106)과, 태그 메모리에 격납원 태그 어드레스에 대응하는 에스램부(3210)과 디램부(3230)의 내용이 맞는가 틀린가를 기억하는 더티비트 메모리(3104)와 CPU(3000)로부터의 칩 셀렉터 및 태그 어드레스를 수신하는 태그 메모리(3106)에 있어서 디코드(3102)에 의해 지정된 세트의 태그 어드레스를 판독하고, 태그 어드레스가 일치하고 있느냐 아니냐를 판별하는 동시에 칩 셀렉트 어드레스가 씨디램(3200)을 지정하고 있느냐 아니냐를 판단하고, 당해 판단 결과에 따라서 제어신호를 발생하는 제어기(3108)과 캐쉬 미스시(태그 어드레스의 불일치시)CPU(3000)로부터의 태그 어드레스를 태그 메모리(3106)의 대응하는 세트에 격납하는 동시에 태그 메모리(3106)로부터 판독된 내부 어드레스를 씨디램(3200)에 제공하는(되복사 동작) 셀렉터(3100)을 포함한다.

씨디램(3200)에 있어서, 에스램부(3210)에 있어서의 1행은 디램부(3230)에 있어서의 임의의 블록과 데이터의 전송을 행할 수가 있다.

따라서 임의의 매핑(다이렉트 매핑,'세트어소시에이티브 및 클어소시에이티브)를 실현할 수가 있다.

제공하는 동시에, CPU(3000)로부터의 어드레스 캐쉬 제어회로(3100)내의 셀렉터(3110)로부터의어드레스의 일부도 선택한다.

다음에 이 동작에 관해서 설명한다.

씨디램(3200)에 있어서, 디램 어레이에서 디램 활성화 모드(ACT 모드)에 의해 1행을 선택상태로 유지할수가 있다.

이 일행에 접속되는 메모리셀의 데이터는 디램 감지증폭기에 의해 증폭되고 또한 래치되어 있다.

본 발명에 있어서는 이 디램 감지증폭기를 캐쉬로 이용한다.

(되쓰기방식의 캐쉬 시스템)

되쓰기(writeback)방식에 있어서는 캐쉬 미스시에 캐쉬 메모리의 내용이 메인 메모리에 전송된다.

즉 에스램부(3210)로부터 디램부분(3230)에 데이터가 전송된다(되복사 동작).

이 되쓰기방식의 캐쉬 메모리에 있어서의 씨디램(3200)에의 액세스방식에는 2종류 존재한다.

즉,(a) 데이터 쓰기시에 있어서 할당하지 않으면(에스램부에 데이터를 기록하지 않음),(b) 읽기 동작및 쓰기 동작에서 공히 캐쉬 미스인때는 에스램 어레이에 레코드를 기록한다(할당 : 얼로케이트한다).

(i) 할당없는 모드

우선, 할당이 없는 경우, 씨디램에의 액세스 동작에 대해서 제112도 및 제113도에 시하는 동작 플로챠트를 참조하여 설명한다.

CPU(3000)로부터 액세스 요구가 있으면(스텝 S2), 다음에 그 동작은 데이터 읽기 동작이냐 데이터 쓰기 액세스 요구가 있느냐 아니냐의 판별은 제111도에 표시하는 제어기(3108)에 의해 행하여진다(칩 셀렉트단자).

스텝 S4에 있어서 데이터 읽기 동작이라고 판별되면, 이어서 액세스 요구된 데이터가 에스램 어레이의 격납되어 있느냐 아니냐의 판별이 행하여진다(스텝 S6).

에스램 어레이에 CPU(3000)가 요구하는 데이터가 있다고 판별됐을 경우(이것은 캐쉬 제어회로(3100)에 있어서 외부 메모리에 격납된 태그 어드레스와 CPU(3000)에서 주어지는 태그 어드레스와의 일치/불일치로서 판별된다). 에스램 읽기모드(SR 싸이클)이 지정된다.

이것에 의해, 에스램 어레이에 있어서 CPU 어드레스로부터의 세트 및 블록 어드레스에 따른 메모리셀의 선택이 행하여져, 선택된 에스램 메모리셀의 데이터의 판독이 행하여진다.

스텝 S6에 있어서 CPU가 요구하는 데이터가 에스램 어레이에 존재하지 않는다고 판별되었을때, 우선 버퍼 쓰기 전송(BWT) 모드 동작이 실행된다(스텝 S8).

이 BWT 싸이클에 있어서는, 에스램 어레이내의 CPU 어드레스가 지정하는 메모리셀의 데이터가 쓰기데이터 전송버퍼회로(DTBW)에 전송된다(스텝 S8).

이어서, 이 CPU 어드레스가 디램 어레이에 있어서 현재 선택상태로 되어 있는 행을 지정하고 있느냐 아니냐의 식별이 이루어진다.

여기서, 디램 어레이에서는, 그것에 의해 앞의 싸이클에서 선택된 행의 선택상태가 계속 유지된다.

이것이 동일 페이지이냐 아니냐의 판별은, CPU로부터의 태그 어드레스와 세트 어드레스의 일부 또는 어레이 어드레스가 디램 행어드레스에 대응해 있고, 이 어드레스부분을 비교하므로서 행하여진다,

이 동작은 제111도에 포하는 제어기(3108)안에 있어서 실행된다.

현재 선택상태로 되어 있는 디램의 행은, 앞의 싸이클에서 캐쉬 미스때 태그 메모리에 지정된 태그 어드레스에 따라서 선택된 행이냐 또는 CPU 어드레스에 의해 지정된 행이냐 하는 것은 더티비트에 의해 결정된다.

스텝 S10에 있어서 동일 페이지는 아니다라고 판정됐을 경우, 즉 디램의 별도의 행을 지정하고 있다고 판별될 경우, 디램 프리챠지모드(PCG 싸이클) 동작이 실행된다.

이것에 의해 디램에 있어서 현재 선택상태로 되어 있던 행이 비선택상태로 된다(스텝 S12).

이어서, 디램 활성화 모드(ACT 모드) 동작이 행하여진다.

이것에 의해 CPU 어드레스에 따라서 디램 어레이내의 1행이 선택상태가 되어, 이 선택된 1행에 접속되는 메모리셀의 데이터가 디램 감지증폭기에 의해 감지되고 증폭되어 또한 래치된다.

스텝 S10에 있어서 동일 페이지와 판별될 경우 및 스텝 S14에 있어서 디램 활성화 모드 동작이 실행된후, 디램 읽기 전송모드(DRT 싸이클)이 실행된다(스텝 S16).

이것에 의해 디램 어레이의 선택된 행에 접속되는 메모리셀중 열블록 어드레스가 지정하는 열블록(메모리셀 블록 또는 데이터 블록)의 데이터가 읽기 데이터 전송버퍼회로에 전송된다.

이어서, 버퍼 읽기 전송/읽기모드(DRTR 싸이클) 동작이 실행된다(스텝 S18).

이 동작모드에 있어서는, 읽기 데이터 전송버퍼회로에 격납된 데이터가 에스램 어레이내의 CPU 어드레스에 의해 선택된 행에 전달되는 동시에, CPU 어드레스에 따라서 이 에스램 어레이에의 데이터 전송 동작과 병행하여 데이터가 판독된다(읽기 데이터 전송버퍼회로로부러 직접 판독되어도 좋다).

이 에스램 어레이에의 데이터 전송 및 데이터 판독후 캐쉬 제어회로(3100)에 있어서 더티비트가 온상태이냐 아니냐의 판별이 행하여진다(스텝 S20)

더티비트가 ON 상태이면, 에스램 어레이와 디램 어레이의 대응한 세트의 내용이 다른 상태를 표시한다. 그 경우, 다시 개시 제어회로(3100)의 태그 메모리로부터 판독된 태그 어드레스에 따라서 행선택 동작이 행하여진다(스텝 S22).

이어서, 디램 쓰기 전송모드(DWT1 싸이클) 동작이 실행된다.

그것에 의해 태그 어드레스에 따라서 선택된 디램 행상의 열블록에 대해서 쓰기 데이터 전송버퍼회로로부터 데이터가 전송된다(스텝 S24).

이것에 의해 스텝 S8에 있어서 쓰기 데이터 전송버퍼회로에 퇴피되어 있던 에스램부의 데이터가 디램 어레이에의 대응의 위치에 기록된다.

스텝 S20에 있어서 더티비트가 OFF 상태이면 스텝 S2에 돌아온다.

또 스텝 S24의 후에 다시 스텝 S2에 들아간다.

스텝 S4에 있어서 데이터 쓰기 동작이면 판별된 경우 제113도에 표시하는 데이터 프로가 실행된다.

즉 데이터 쓰기 동작이 지정됐을 경우, 우선 에스램 어레이내에 CPU가 액세스 요구하는 메모리셀이 존재하느냐 아니냐의 판별이 행하여진다(스텝 S26).

기록해야 할 메모리셀이 에스램부분에 존재하면 판별됐을 경우 즉 캐쉬 히트시에 있어서는 에스램 쓰기모드(SW 싸이클)이 실행되어(S28), CPU 어드레스에 따라서 에스램 어레이의 대응이 메모리셀에 데이터가 기록된다.

이어서 제어회로(3100)내의 대응의 더티비트가 ON 상태로 된다.

이것에 의해 에스램 어레이와 디램 어레이의 대응의 데이터 블록의 데이터가 다른 상태가 표시된다(스텝S30).

스텝 S30이 완료하면, 제112도에 표시하는 스텝 S2로 돌아간다.

스텝 S26에 있어서 캐쉬 미스라고 판별됐을 경우, 우선 버퍼 쓰기모드(BW 싸이클)이 실행되는(스텝 S32) 이것에 의해 에스램부분에 있어서의 CPU 어드레스가 지정하는 데이터가 쓰기 데이터 전송버퍼회로로 퇴피된다(PUSH).

이어서 이 CPU 어드레스가 디램 어레이에 있어서 현재 선택상태로 되어 있는 행을 지정하고 있느냐 아니냐의 판별이 행하여진다(스텝 S34).

CPU 어드레스가 디램 어레이에 있어서 선택상태로 되어 있는 행을 지정하고 있지 않는 경우, 우선 디램프리챠지모드(PCG 싸이클)이 실행되어(스텝 S36) 디램 어레이에 있어서 현재 선택상태로 되어 있는 행이 비선택상태가 된다(스텝 S36).

이어서 CPU 어드레스에 따라서 디램 활성화 모드(ACT 싸이클)의 동작이 실행된다(S38).

이것에 의해 CPU(3000)이 요구하는 데이터를 보관하는 행이 디램 어레이에서 선택상태가 된다(스텝 S38).

다음에 주어지는 CPU 어드레스가 디램 어레이의 동일한 열블록(1회에 전송되는 메모리셀 데이터의 블록이며, 데이터 전송회로에 접속되는 열의 블럭)인 것인가 아닌가의 팔별이 행하여진다(스텝 S40).

다음에 CPU로부터 주어지는 어드레스가 동일의 데이터 블록을 표시하고 있느냐 아니냐는, 버스트 쓰기모드에 있어서 판별가능하다.

버스트모드에 있어서는 동일 열블럭에 대해서 순차 액세스된다.

따라서 다음의 CPU로부터 주어지는 어드레스가 디램 어레이의 동일 데이터 블럭을 지정하고 있느냐 아니냐의 판별은 쉽게 할 수 있다.

스텝 S40에서 다음의 어드레스가 동일 데이터 블럭이라고 판별됐을 경우, 제112도에 표시하는 스텝 S2에 되돌아간다.

스텝 S40에서 CPU(3000)로부터 다음에 주어지는 어드레스가 디램 어레이가 다른 데이터 블럭을 지정되어 있다고 판별됐을 경우에는, DRA 쓰기 전송 1모드(DWT1 싸이클) 동작이 실행된다.

이것에 의해 쓰기 데이터 전송버퍼회로에 보관되어 있던 데이터가 디램 어레이의 선택행 중의 대응한 열블럭에 전송되어, 그 열의 블럭내의 선택상태로 되어 있는 메모리셀에 데이터가 기록된다(스텝 S42).

스텝 S42의 완료후 제112도에 표시하는 스텝 S2에 되들아간다.

이상과 같은, 디램부분의 감지증폭기 캐쉬로서 사용할 수가 있고, CPU가 요구하는 메모리셀의 데이터가 에스램부에 보관되어 있지 않고, 디램 어레이의 감지증폭기에 래치되어 있는 경우, 고속으로 데이터의 쓰기 또는 읽기를 실행할 수가 있다.

쓰기 데이터 전송버퍼회로로부터 디램 어레이에의 데이터 전송에 있어서, CPU가 디램 어레이의 동일 열블럭을 액세스하는 한 데이터 전송은 실행되지 않는다.

CPU가 틀리는 열블럭을 액세스 했을때에 데이터 전송이 실행된다.

따라서 버스트모드로 데이터의 쓰기 올 고속으로 실행할 수가 있다.

(ii) 할당 동작모드

제114도 및 제115도는 되쓰기를 행하는 캐쉬 메모리에 있어서 캐쉬 미스시 할당하는 경우의 캐쉬 메모리에의 액세스 동작을 표시하는 프로 도면이다.

이하 제114도 및 제115도를 참조하여 디램의 액세스 동작에 대해서 설명한다.

제114도는 데이터 판독시에 있어서의 동작을 표시하는 프로 도면이다.

제114도에 표시하는 플로챠트는 제112도에 표시하는 할당하지 않은 경우의 동작 플로챠트와 같으며, 대응하는 부분에는 동일한 스텝번호를 붙여 그 설명을 생략한다.

제115도는 쓰기백을 실현하는 캐쉬 시스템에 있어서 할당하는 경우에 있어서의 데이터 쓰기 동작을 표시하는 플로챠트의 도면이다.

데이터 쓰기 동작시에 있어서 우선 스텝 S50에 있어서 캐쉬 히트이냐 아니냐의 판별이 행하여진다(스텝S50).

캐쉬 히트라고 판별됐을 경우, 에스램 쓰기모드(SW 싸이클)이 실행된다(S51).

CPU 어드레스에 따라서 에스램 어레이내의 대응의 메모러셀에 데이터가 기록된다.

다음에 캐쉬 제어회로(3100)에 있어서 CPU 어드레스가 지정하는 세트에 대응하는 더티비트가 ON 상태로 설정된다(스텝 S52).

이어서 제114도에 표시하는 스텝 S2로 되돌아간다.

스텝 S50에 있어서 캐쉬 미스라 판별됐을 경우, 버퍼 쓰기모드(BW 싸이클)이 실행된다(스텝 S54).

이 버퍼 쓰기 싸이클(스텝 S54)와 병행하여, 디램 어레이에 있어서 디램 프리챠지모드(PCG 싸이클) 동작이 실행되어(스텝 S56), CPU 어드레스에 따라서 디램 어레이 활성화 모드(ACT 싸이클) 동작이 실행된다(스텝 S58).

이것에 의해 CPU로부터의 데이터가 쓰기 데이터 전송버퍼회로의 대응한 버퍼 레지스터에 기록되는 동시에, 디램 어레이내에 있어서는 CPU 어드레스에 따라서 대응의 행이 선택된다.

이어서 디램 쓰기 전송/읽기모드(DWT1 R 싸이클)에 보관된 데이터가 디램 어레이에 있어서 선택된 행에 있여서 다시 선택된 열블럭의 메모리셀에 기록된다(마스크의 이용).

디램 어레이에의 데이터 쓰기와 함께 이 선택된 열블럭의 데이터가 읽기 데이터 전송버퍼회로까지 전송된다(스넵 S60).

CPU 3000은 다음의 싸이클에 있어서 버퍼 읽기모드(BR TKDLZMF)을 실행하여 읽기 데이터 전송버퍼회로로부터 데이터를 판독할 수가 있다.

계속해서, 버퍼 쓰기 전송모드(BWT 싸이클)이 실행되어서 CPU 어드레스가 지정하는 에스램 어레이내의 행열상의 데이터가 쓰기 데이터 전송버퍼회로에 전송된다(스텝 S62).

이어서 버퍼 읽기 전송모드(BRT 싸이클)이 실행되어 읽기 데이터 전송버퍼회로에 보관되어 있던 데이터가 에스램 어레이내의 대응인 행(데이터 블럭)에 기록된다(스텝 S64).

S60 내지 S64의 일련의 동작에 의해 캐쉬 미스시에 있어서, 에스램 어레이의 데이터의 디램 어레이에의 전송을 행하는 카피 백 동작과 디램 어레이로부터의 CPU가 요구하는 데이터를 에스램 어레이에 전송하는 블럭 전송 동작이 실질적으로 병렬 모양에서 고속 실행된다.

캐쉬 미스시에 있어서의 액세스시간의 패널티를 최소로 할 수가 있고, 고속 액세스가 실현된다.

이어서 더티비트가 ON 상태이냐 아니냐의 판별이 행하여지(스텝 S66) 더티비트가 ON 상태이면, 에스램 어레이의 CPU 어드레스가 선택한 행의 내용과 디램 어레이내의 내용인 데이터가 일치하고 있지 않은 것을 표시한다.

이 경우, 태그 어드레스에 따라서 쓰기 데이터 전송버퍼회로에 보관된 데이터를 디램 어레이내의 대응의 메모리셀 위치에 보관할 필요가 있다.

이를 위해, 스텝 S68에 있어서 디램 프리챠지모드(PCG 싸이클)이 실행되어, 이어서 태그 어드레스(캐쉬제어회로의 태그 메모리로부터 주어진다.)에 따라서 디램 어레이내의 대응의 행을 선택하는 디램 활성화 모드(ACT 싸이클) 동작이 실행된다(S70).

그후 디램 쓰기 전송 1모드(DWT1 싸이클)이 실행되어, 쓰기 데이터 전송버퍼회로에 보관된 데이터가 디램 어레이내의 대응의 위치인 메모리셀에 보관된다(스텝 S72).

스텝 S66에 있어서 더티비트가 OFF 상태이면, 디램 어레이의 데이터와 에스램 어레이의 데이터와외 대응관계는 유지되어 있다.

따라서 디램 어레이에 쓰기 데이터 전송버퍼회로로부터 데이터를 전송할 필요는 없다.스텝 S2로 되돌아간다.

(쓰기 스루모드)

쓰기 스루모드에 있어서는, 에스램 어레이의 데이터를 기록했을 경우에는 반드시 그 기록한 데이터는 디램 어레이의 대응한 메모리셀에 기록된다.

이 경우외 할당(일로게이트)의 유무에 응해서 동작 프로가 틀리다.

(a) 제116도 및 제117도는 쓰기 스루방식인 일로게이트를 하는 경우의 동작을 표시하는 클로챠트의 도면이다.

이하 이 제116도 및 제117도를 참조하여 캐쉬 메모리 시스템에 있어서의 씨디램에의 액세스 동작에 대해서 설명한다.

우선 CPU로부터 액세스 요구가 있으면(스텝 S100), 그 동작은 데이터 읽기 동작이냐 데이터 쓰기 동작이냐의 판별이 행하여진다(스텝 S102).

데이터 읽기 동작에 있어서, 캐쉬 히트/미스가판별된다(스탭 S104).

캐쉬 히트의 경우에는 에스램 읽기모드(SR 싸이클) 동작이 실행되어, 에스램 어레이의 CPU 어드레스가 지정하는 메모리셀의 데이터가 판독된다.

캐쉬 미스의 경우에는 디램 어레이에 있어서 그때 선택상태로 되어 있는 행을 CPU 어드레스가 지정하고 있느냐 아니냐의 판별이 행하여진다(스텝 S108).

디램 어레이의 행을 CPU 어드레스가 지정하고 있으면 판정했을 경우 디램 읽기 전송모드(DRT 싸이클)동작은 실행되는(S110).

즉 디램 어레이의 CPU 어드레스가 지정하는 열블럭의 데이터가 읽기 데이터 전송버퍼회로에 전송된다.

이어서 이 CPU 어드레스에 따라서 버퍼 읽기 전송/읽기모드(BRTR 싸이클)이 실행된다(스텝 S112).

이 동작모드에 의해, 읽기 데이터 전송버퍼회로에 보관되어 있던 데이터가 에스램 어레이내의 CPU 어드레스의 지정하는 메모리셀의 블럭에 전송되는 동시에, CPU 어드레스에 따라서 데이터가 판독된다(스텝 S112).

스텝 S108에 있어서, CPU 어드레스가 디램 어레이에 있어서의 선택행과 틀리는 행을 표시하고 있는 경우에 있어서는 디램부분의 별다른 행을 선택하기 위해서, 디램 프리챠지모드(PCG 싸이클) 동작이 실행된다(스텝 S114).

이어서 디램 활성화 모드(ACT 싸이클)이 실행되어(스텝 S116) 디램 어레이에 있어서 CPU 어드레스가지정하는 행이 선택상태로 되어 디램 감지증폭기에 의해 이 선택된 행에 접속되는 메모리셀의 데이터 래치된다.

이어서 디램 읽기 전송모드(DRT 싸이클) 동작이 실행되어(스텝 S118) CPU 어드레스가 지정하는 디램의 선택 행내의 열블럭의 데이터가 읽기 데이터 전송버퍼회로에 전송된다.

이어서 버퍼 읽기 전송모드(BRTR 싸이클)이 실행되어(스텝 S120)이 읽기 데이터 전송버퍼회로내의 데이터 블럭이 에스램 어레이의 선택된 행에 전송되는 동시에 읽기 데이터 전송버퍼회로로부터의 데이터가 CPU 어드레스에 따라서 판독된다(스텝 S120).

데이터 쓰기시의 동작이 제117도에 표시하는 프로 도면에 따라서 실행된다. 즉, 우선 캐쉬 히트/미스의 판별이 실행된다(스텝 S122).

캐쉬 히트라고 판별되었을 경우 우선 버퍼 쓰기 전송/쓰기모드(BWTW 싸이클) 동작이 실행된다.

즉, 외부로부터의 쓰기 데이터가 에스램 어레이의 CPU 어드레스가 지정하는 메모리셀에 기록되는 동시에 쓰기 데이터 전송버퍼회로내의 대응한 레지스터에 쓰기 데이터가 전달된다.

이 동작모드에 있어서, 쓰기 데이터 전송버퍼회로에 있어서는 에스램 어레이내의 선택된 행(즉 데이터 블럭)의 데이터와 쓰기 데이터가 보관된다.

스텝 S124의 DWTW 싸이클 동작과 동시에 CPU 어드레스가 디램 어레이에 있어서 선택되어 있는 행을 저장하는가 아닌가의 판별이 행하여진다(스텝 S126).

CPU 어드레스가 디램 어레이내의 선택 행을 지정하고 있는 경우에는, 이어서 디램 쓰기전송 1모드(DWT1 싸이클) 동작이 실행된다(스텝 S134).

이 동작에 의해, 쓰기 데이터 전송버퍼회로에 격납되어 있던 데이터가 디램 어레이의 선택된 열블록(CPU어드레스에 의해 지정됐다.)에 전송된다

스텝 S126에 있어서, 디램 어레이내의 선택된 행과 틀린 행이 지정되어 있다고 판단되었을 경우에는,CPU 어드레스가 지정하는 행을 선택상태로 하기 위해서 디램 프리챠지모드(PCG 싸이클) 동작이 실행된다(스텝 S128), 이것에 의해 디램의 선택행이 비선택상태가 된다.

이어서 CPU 어드레스에 따라서 디램 액티베이트모드(ACT 싸이클) 동작이 실행된다(스텝 S130).

이것에 의해 디램 어레이에 있어서 새로운 행이 선택상태가 되어, 이 선택된 행에 접속되는 메모리셀의 데이터가 감지증폭기에 의해 래치된다.

현재 CPU로부터 제공되는 어드레스와 다음에 CPU로부터 제공되는 어드레스가 동일 데이터 블록을 지정하고 있느냐 아니냐의 판별이 행하여진다(스텝 S132).

이 동작은 버스트 쓰기모드등과 같은 프래그를 송출하는 구성 또는 파이프라인 동작시에 있어서 다음의 싸이클의 CPU 어드레스를 브리프에지하는 구성을 이용하므로서 용이하게 비교하기 위한 구성이 실현된다.

다음에 주어지는 CPU 어드레스가 현재 주어지고 있는 CPU 어드레스와 동일한 디램 블록(메모리셀 블록 또는 데이터 블록)을 지정하고 있는 경우에는, 다음의 싸이클시에 있어서의 메모리셀 블록의 불일치가 생길때까지 기다리게 된다.

스텝 S132에 있어서, 다음의 CPU 어드레스가 틀리는 데이터 블록을 지정하고 있으면 판별됐을 경우 디램의 쓰기 전송 1모드(DWT1 싸이클) 동작이 실행된다(스텝 S134).

이것에 의해 쓰기 데이터 전송버퍼회로에 격납되어 있던 데이터가 디램 어레이내의 대응한 열블록에 전송된다.

스텝 S122에 있어서 캐시 미스와 판별댔을 경우, 버퍼트 쓰기(BW 싸이클)이 행하여지는 동시에, 디램 프리챠지모드(PCG 싸이클) 및 디램 액티베이트모드(ACT 싸이클)이 병행하여 실행된다,

외부 쓰기 데이터가 쓰기 데이터 전송버퍼회로의 대응한 레지스터로 기록되는 동시에, 디램 어레이에 있어서는, 이 CPU 어드레스에 따라서 새로운 행이 선택상태가 된다(스텝 S136,S138 및 S140).

이어서 디램 쓰기 전송 1/읽기모드(DWT 1R 싸이클)이 실행된다.

이것에 의해 쓰기 데이터 전송버퍼회로에 격납되어 있던 쓰기 데이터가 디램 어레이내의 선택된 열에 전송되는 동시에, 이 디램 어레이의 선택된 열의 블록인 데이터가 읽기 데이터 전송버퍼회로에 격납된다(스텝S142).

이어서 버퍼 읽기 전송모드(BRT 싸이클) 동작이 실행된다(스텝 S144).

이것에 의해 읽기 데이터 전송버퍼회로에 격납되어 있던 데이터가 에스램 어레이의 CPU 어드레스가 표시하는 메모리셀 블록에 기록된다.

(b) 애로케이트없는 쓰기 스루

제118로 및 제119도는 쓰기 스루방식의 캐시 메모리에 있어서 애로케이트 없게 했을 경우의 CDROM의 액세스 동작을 표시하는 프로도다.

이하, 제118 및 제119도를 참조하여 이 동작 프로에 관해서 설명한다.

제118도에 있어서는, 데이터 읽기 동작시의 프로가 표시된다.

이것은 제116도에 표시하는 쓰기 스루의 애로케이트 있는 경우의 동작과 같으며, 대응하는 스텝에 동일한 참조부호를 붙이고, 그 설명은 생략한다.

제119도에 표시하는 동작 프로도를 참조하여 이 쓰기 스루방식에의 애로케이트 없는 경우인 데이터 쓰기동작에 관해서 설명한다.

스텝 S150에 있어서 캐시 히트/미스의 판별이 행하여진다(스텝 S150).

캐시 히트라고 판별됐을 경우 BWT 싸이클이 실행된다(스텝 S154).

이 싸이클에 의해, 외부로부터의 쓰기 데이터가 에스램 어레이내의 대응한 메모리셀에 기록되는 동시에 이 쓰기를 받은 데이터를 포함하는 에스램내의 데이터 블록(1행)이 쓰기 데이터 전송버퍼회로에 기록된다.

이 BWTW 싸이클과 동시에, CPU 어드레스가 디램 어레이에 있어서 현재 선택상태로 되어 있는 행을 저장하고 있느냐 아니냐의 판별이 실행된다(스텝 S156).

CPU 어드레스가 디램 어레이내의 선택행을 지정하고 있는 경우에는, DWT 싸이클이 실행된다(스텝 S164).

이것에 의해, 쓰기 데이터 전송버퍼회로에 격납되어 있던 데이터가 디램 어레이내의 선택 행중의 열블록에 전달된다.

스텝 S156에 있어서, CPU 어드레스가 디램 어레이내의 선택 행을 지정하고 있지 않는다고 식별됐을 경우, PCG 싸이클(스텝 S158) 및 ACT 싸이클(스텝 S160)이 CPU 어드레스에 따라서 실행되어, 디램 어레이에 있어서 1행이 선택되어, 당해 선택된 행에 접속되는 메모리셀의 데이터가 감지증폭기에 의해 검지되어 증폭되어 또한 래치된다.

이어서 CPU로부터 다음의 싸이클로 제공되는 어드레스가 동일한 데이터 블록을 지정하고 있느냐 아니냐의 판별이 이루어진다(스텝 S162).

다음 CPU 어드레스가 동일한 메모리셀 블록을 지정하고 있는 경우(로 및 열블록 어드레스가 같은 경우),다음의 싸이클까지 데이터 전송은 행하여지지 않는다.

다음의 CPU 어드레스가 동일한 메모리셀 블록(데이터 블록)을 표시하지 않는 경우에는, DWT1 싸이클(스텝 S164)가 행하여져, 쓰기 데이터 전송버퍼회로의 격납 데이터가 디램 어레이내의 대응한 메모리셀 블록에 전달된다.

상술과 같이, 데이터 쓰기 동작시에 있어서는, 에스램 어레이 또는 쓰기 데이터 전송버퍼회로에 데이터를 기록하면 바로 틀리는 번지에 대한 비트 동작을 행할 수가 있어, 고속 액세스가 실현된다.

(쌍방향 데이터 전송회로의 상세구성)

제120도는 쌍방향 데이터 전송회로의 구성을 표시하는 도면이다.

제120도에 있어서, 쌍방향 데이터 전송회로는, 디램부분 3500에 데이터를 전송하기 위한 쓰기 데이터 전송회로(3520)와, 쓰기 데이터 전송회로(3520)의 쓰기 데이터의 전송에 대해 마스크를 걸기 위한 마스크회로(3530)을 포함한다.

쓰기 데이터 전송회로는, 일시적으로 데이터를 격납하기 위한 템포러리 쓰기 데이터 레지스터 TDTW｜BW와, 임시 레지스터 TDTBW로부터의 데이터를 받아서 디램(3500)에 전송하는 쓰기 데이터 전송버퍼 DTBW를 포함한다.

쓰기 데이터 전송버퍼 DTBW는 또 때로는 읽기 데이터 전송버퍼 BTBR에도 데이터를 전송한다.

마스크회로(3530)은, 임시 마스크 레지스터 TMR과, 임시 마스크 레지스터 TMR로부터의 마스크 데이터를 받는 마스터 마스크 레지스터 MR과, 마스터 마스크 레지스터 MR로부터의 마스크 데이터를 받아서, 쓰기 데이터 전송버퍼 DTBW로부터의 쓰기 데이터에 대해서 마스크를 거는 마스크 게이트회로(3540)를 포함한다.

우선 간단하게 이 쓰기 데이터 전송에 대해 마스크를 거는 동작에 대해서 설명한다.

제121도를 참조하여, 버스트 쓰기모드 동작을 실행했을 경우의 동작에 대해서 설명한다.

이 경우, 외부로부터 제공되는 데이터가, 열디코더의 출력에 따라서 임시 레지스터 TDTBW의 대응한 레지스터로 기록된다.

이 임시 레지스터 TDTBW에의 데이터 쓰기와 병행하여, 임시 마스크 레지스터 TMR에 있어서, 대응의 레지스터의 마스크 데이터가 리세트 상태가 된다.

리세트된 마스크 데이터는 데이터의 통과를 허가한다. 세트상태의 마스크 데이터의 통과를 금지한다.

제122도를 참조하여, 디램 어레이의 쓰기 데이터의 전송 동작에 대해서 설명한다.

디램 쓰기 전송 1모드가 지정됐을 때, 임시 레지스터 TDTBW의 격납하는 데이터가 쓰기 데이터 전송버퍼 DTBW에 전송된다.

이 전송과 병행하여, 임시 마스크 레지스터 TMR의 마스크 레지스터가 마스터 마스크 레지스터 MR에전송되어, 이어서 마스크 게이트회로(3540)에 전달된다.

마스크 게이트회로(3540)은 이 주어진 마스크 데이터에 따라서 쓰기 데이터 전송버퍼 DTBW로부터의 쓰기 데이터에 대해서 마스크를 걸어서 디램 어레이에 전송한다.

임시 레지스터 TDTBW 및 TMR로부터 대응의 버퍼 DTBW 및 MR에의 데이터의 전송은 데이터 전송이 지정된 최초의 싸이클에 있어서 실행된다.

이 최초의 싸이클의 종료시 임시 마스크 레지스터 TMR의 마스크 데이터는 모드 세트상태가 된다.

다음의 싸이클로부터 버퍼 쓰기모드에 따라서 쓰기 데이터 전송회로(임시 데이터 레지스터)에 데이터를 기록하는 것이 가능케 된다.

이 마스크 레지스터를 마련하므로서 필요한 데이터만을 디램 어레이에 기록하는 것이 가능케 된다.

에스램 어레이로부터 데이터 전송을 받았을 경우, 임시 마스크 레지스터의 마스크 데이터는 모두 리셋트된다.

이 경우 쓰기 데이터 전송버퍼의 데이터는 모두 디램 어레이부에 전송된다.

다음에 구체적으로 동작파형도를 참조하여 이 쓰기 데이터의 전송 동작에 설명한다.

제123도는, 에스램 어레이로부터 전송된 데이터를 디램 어레이에 기록하는 사이의 쌍방향 데이터 전송회로의 동작을 표시하는 파형도다.

제123도에 있어서, 우선 마스터 클록 K의 제1싸이클에 있어서 디램부에 있어서 디램 액티베이트모드(ACT 싸이클) 동작이 행하여진다.

이것에 의해 디램 어레이에 있어서 행선택 동작이 실행된다.

한편 에스램 어레이에 있어서는, 제어 클록 CC0#, CC1#, 및 쓰기 인에이블 WE#의 조건에 의해, 버퍼 쓰기 전송모드(BWT 싸이클)이 지정된다.

그것에 의해 에스램 어레이에 있어서 선택된 1행의 메모리셀(16비트)의 데이터가 임시 데이터 레지스터(data0∼data15) 에 전송된다.

이 에스램 어레이로부터 임시 데이터 레지스터에의 데이터 전송 싸이클에 있어서, 임시 마스크 레지스터의 마스크 데이터 mask1∼mask15가 모드 리세트된다.

마스터 클록 K의 제4싸이클에 있어서, 열어드레스 스트로브 CAS# 및 데이터 전송지시 DTD#에 의해디램 쓰기 전송 1모드(DWT1 싸이클)이 지정된다.

이 DWT1 싸이클에 있어서, 임시 레지스터에 격납된 데이터 data0∼data15가 쓰기 데이터 전송버퍼DTBW<0∼15>에 전송된다.

DWT1 싸이클의 제1싸이클 완료시에 있어서 임시 마스크 레지스터의 마스크 데이터는 모두 세트 상태가 된다.

마스터 클록 K의 제5싸이클로부터의 에스램 어레이로부터 임시 데이터 레지스터에의 데이터 전송이 실 DWT1 싸이클의 레이티시가 경과한 후에 있어서는, 디램 어레이에 임시 쓰기 데이터 전송버퍼 DTBW로부터 쓰기 데이터가 모두 마스크 데이터에 따라서 전송되어 있다.

마스터 클록 K의 제7싸이클에 있어서 다시 BWT 싸이클이 결정되어, 임시 마스크 레지스터의 마스크데이터가 모두 리세트된다.

마스터 클록 K의 제8싸이클에 있어서 디램 쓰기 전송 2(DWT2)모드 동작이 지정된다.

이경우, 임시 데이터 레지스터와 쓰기 데이터 전송버퍼와의 사이의 데이터 전송 동작은 실행되지 않는다.

쓰기 데이터 전송버퍼에 격납된 데이터가 디램 어레이의 선택된 메모리셀 블록에 전달된다.

마스터 클록 K의 제9싸이클 이후는, NOP(NOOPERATION) 모드가 지정되어 있어, 그 씨디램의 내부상태는 변하지 않는다.

에스램 어레이로부터 쓰기 데이터의 전송시에 있어서 임시 마스크 레지스터의 마스크 데이터는 모드 리세트상태가 된다.

한편 쓰기 데이터 전송버퍼로부터 디램 어레이의 데이터 전송시에 있어서는, 즉 임시 데이터 레지스터로부터 쓰기 데이터 전송버퍼에의 데이터 전송시에 있어서는 그 싸이클(클록 싸이클) 완료시에 임시 마스크레지스터의 마스크 데이터가 모두 세트상태로 된다.

제124도는, 버퍼 쓰기 모드 동작을 행하였을 경우의 마스크 데이터의 변화를 표시하는 신호파형도다.

제124도에 있어서, 마스터 클록 K의 제1클록 싸이클에 있어서, 디램 액티베이트모드(ACT 싸이클)이 실행된다. 한편에 있어서, 외부에서 주어진 데이터가 어드레스 AS0∼AS3에 따라서 임시 데이터 레지스터의 대응한 레지스터에 기록된다(dataO로 표시한다).

이 데이터 기록과 병행하여, 대응의 임시 마스크 레지스터의 마스크 데이터(maskO)가 리세트된다.

이후 반븍해서 최대 16비트의 데이터를 임시 데이터 레지스터에 기록할 수가 있다(임시 데이터 레지스터및 쓰기 데이터 및 쓰기 데이터 전송버퍼는 16비트의 폭을 구비한다).

이 각 데이터의 기록에 있어서 대응한 임시 마스크 레지스터의 마스크 데이터가 리세트된다.

마스터 클록K의 제4싸이클에 있어서, 디램 부분에 있어서, DWT1싸이클이 발생된다.

이 동작모드가 지정되면, 이 제1의 싸이클(마스터 클록 K의 제4쿨록 싸이클)에 있어서 임시 데이터 레지스터로부터 쓰기 데이터 전송버퍼에의 데이터 전송이 행하여진다.

이 제1싸이클의 완료시에 있어서, 임시 마스크 레지스터의 마스크 데이터가 모두 세트된다.

쓰기 데이터 전송버퍼에 전송된 쓰기 데이터는 이어서 디램 어레이의 선택된 메모리셀 블록에 전달된다.

임시 데이터 레지스터로부터 쓰기 데이터 전송버퍼에의 데이터 전송후 즉 DWT1 싸이클의 모드의 제2싸이클에 있어서, 임시 데이터 레지스터에 데이터를 기록할 수가 있다.

제124도에 있어서는, 다시 마스터 클록K의 제5싸이클부터 버퍼 쓰기(BW) 동작이 실행된다.

데이터 기록과 병행하여, 대응의 임시 마스크 레지스터의 마스크 데이터가 리세트된다.

상술과 같은 동작을 실행하므로서, 확실하게 마스크 데이터를 전송하고, 디램 어레이에의 데이터 전송에 대해 마스크를 걸수가 있다.

또 임시 레지스터와 쓰기 데이터 전송버퍼와 2단 구성으로 하므로서, 디램 어레이에의 데이터 전송중에 있어서의 외부 또는 에스램 어레이로부터 쓰기 데이터를 전송할 수가 있고, 고속 액세스가 가능케 된다.

제125도는 쓰기 데이터 전송계의 구성을 표시하는 도면이다.

제125도에 있어서, 쓰기 데이터 전송버퍼회로(3520)은, 임시 데이터 레지스터(4002)와 쓰기 데이터 전송버퍼(4004) 를 포함한다.

임시 데이터 레지스터(4002)와 쓰기 데이터 전송버퍼(4004)는 공히 인버터 래치로 구비한다.

쓰기 데이터 전송버퍼회로(3520)은 그 위에, 에스램 감지증폭기의 출력 /SSA0를 받는 트랜지스터 게이트(4010)과, 버퍼 쓰기 트랜스퍼 인에이블신호 BWTE에 응답하여 ON 상태가 되는 전송게이트(4012)와, 에스램 감지증폭기의 출력 SSA0에 응답하여 ON 상태가 되는 전송게이트(4018)과, 버퍼 쓰기 전송 인에이블신호 BWTE에 응답하여 ON 상태가 되는 전송게이트(4020)과, 버퍼 쓰기모드 동작시에 있어서, 선택된 레지스터에 대해서만이 발생되는 버퍼 게이트 쓰기신호 DYW에 응답하여 ON 상태가 되는 전송게이트(4014)및 (4016)을 포함한다.

이 버퍼 게이트 쓰기신호 DYW는, 데이터 기록시에 있어서 데이터 기록을 받는 레지스터에 대해서만이 발생된다.

에스램 감지증폭기의 출력 SSA0 및 /SSA0는 제84도에 표시하는 제1의 감지증폭기(1612)의 출력에 대응한다.

전송게이트(4010) 및 (4012)는 직렬에 접속되어, 양자가 ON 상태로 되었을매 임시 데이터 레지스터(4002)의 래치 노드 /E를 접지전위레벨로 설정한다.

전송게이트(4018) 및 (4020)은 에스램 감지증폭기의 출력 SSA0 및 버퍼 쓰기 전송 인에이블신호 BWTE가 공히 "H"로 되었을 때에 임시 데이터 레지스티(4002)의 래치 노드 G를 접지전위에 설정한다.

감지증폭기의 출력 /SSA0 및 SSA0는 서로 상보한 신호다.

따라서 버퍼 쓰기 전송모드가 지정 됐을때, 접속게이트(4012) 및 (4020)이 공히 ON 상태가 되어, 임시 데이터 레지스터(4002)의 래치 노드 /E 및 E에 상보의 데이터가 래치된다.

버퍼 쓰기모드가 지정됐을 경우에는 버퍼 게이트 쓰기신호 BYW가 데이터 기록을 받는 데이터 레지스터에 대해서만이 발생된다.

이것에 의해 게이트(4014) 및 (4016)이 ON 상태가 되어, 내부 쓰기 데이터선 DBW 및 /DBW상의 데이터가 임시 데이터 레지스터(4002)에 의해 래치된다.

이 내부 쓰기 데이터선, DBW 및 /DBW에도 상보한 데이터가 전달된다.

쓰기 데이터 전송버퍼회로(3520)은 더욱, 잉시 데이터 레지스터(4002)의 래치 노드 /E의 출력에 응답하여 ON 상태가 되는 전송게이트(402)와, 디램 쓰기 전송 인에이블신호 DWTE에 응답하여 ON 상태가 되는 전송게이트(4004)와, 임시 데이터 레지스터(4002)의 래치 노드 E의 출력에 응답하여 ON 상태가 되는 전송게이트(4026)과, 디램 쓰기 전송 인에이블신호 DWTE에 응답하여 ON 상태가 되는 전송게이트(4024)를 포함한다.

전송게이트(4022) 및 (4023)은 직렬로 접속되어 있고, 임시 데이터 레지스터(4002)의 래치 노드 /E에 래치되어 있는 데이터의 반전 데이터를 쓰기 데이터 전송버퍼(4004)의 래치 노드 /F에 디램 쓰기 전송 인에이블신호의 DWTE에 응답하여 전달한다.

전송게이트(4024) 및 (4026)는 직렬로 접속되어 있고, 임시 데이터 레지스터(4002)의 래치 노드 E의 반전데이터를 쓰기 데이터 전송버퍼(4004)의 래치 노드 F에 디램 쓰기 전송 인에이블신호 DWTE에 응답하여 전달한다.

마스크회로(3530)은, 임시 마스크 레지스터(4006)과, 마스터 마스크 레지스터(4008)과, 마스크 게이트회로(3540) 을 포함한다.

레지스터(4006) 및 (4008)은 공히 인버터 래치로 구성된다.

마스크회로(3530)은 더욱이 버퍼 게이트 쓰기신호 DYW에 응딥하여 임시 마스크 레지스터(4006)의 래치노드 /G를 접지전위로 설정하기 위한 전송게이트(4028)과, 버퍼 쓰기 전송 인에이블신호 BWTE에 응답하여 임시 마스크 레지스터(4006)의 래치 노드 /G를 접지전위로 설정하기 위한 전송게이트(4030)과, 명령 레지스터로부터 발생되는 마스크 레지스터 세트 명령 /MRS에 응답하여 ON 상태가 되는 전송게이트(4032)와, 버퍼 게이트 쓰기신호 BYW에 응답하여 ON 상태가 되는 전송게이트(4032)와, 디램 쓰기 전송 인에이블신호 DWTE에 응답하여 ON 상태가 되는 전송게이트(4036)을 포함한다.

전송게이트(4032),(4034) 및 (4036)은 서로 직렬로 접속되어 있어, 각 게이트에 주어지는 신호가 "L"가될 때에 ON 상태가 된다.

게이트(4032),(4034) 및 (4036)이 모두 ON 상태가 될 때에 전원 전위 레벨의 신호가 임시 마스크 레지스터(4006)의 래치노드 /G에 전달된다.

마스크회로(3530)은 더욱, 임시 마스크 레지스터(4006)의 래치노드 /G의 데이터에 응답하여 ON 상태가 되는 전송게이트(4037)와, 디램 쓰기전송 인에이블신호 DWTE에 응답하여 ON 상태가 되는 전송게이트(4039)와, 임시 마스크 레지스터(4006)의 래치노드 G의 출력에 응답하여 ON 상태가 되는 전송게이트(4040)과, 디램 쓰기전송 인에이블신호 DWTE에 응답하여 ON 상태가 되는 전송게이트(4030)을 포함한다.

전송게이트(4037) 및 (4039)는 직렬에 접속되어 있어, 양자가 ON 상태가 될때 접지 전위 레벨의 신호를 마스터 마스크 레지스터(4008)의 래치노드 /H에 전달한다.

전송게이트(4038) 및 (4040)은 직렬 접속되어, 양자가 공히 ON 상태로 되어 있을때에 마스크 레지스터(4008)의 래치 노드 H에 "L(접지 전위 레벨)"의 신호를 전달한다.

임시 마스크 에지스터(4006)은 그 마스크노드 /G가 "H"로 설정됐을 때 세트상태가 되고, "L"로 설정되었을 때에 리세트상태가 된다.

마스크 게이트회로(3540)은, 디램 쓰기 데이터 인에이블신호 DWDE와 쓰기 데이터 전송버퍼(4004)의 래치노드 /F의 출력과 마스크 레지스터(4008)의 래치노드 /H의 출력과를 받는 3입력 게이트회로(4042)와, 게이트회로(4042)의 출력을 반전하는 인버터회로(4046)와, 디램 쓰기 데이터 인에이블신호 DWDE와, 쓰기 데이터 전송버퍼(4004)의 래치노드 S의 래치 데이터와 마스크 레지스터(4100)의 래치노드 /H의 래치 데이터와를 받는 3입력 게이트회로(4044)와, 게이트회로(4044)의 출력을 반전하는 인버터회로(4048)을 포함한다.

게이트회로(4042)는 이 3입력이 모두 "H"로 됐을 때만이 그 출력을 "L"로 설정한다(NAND회로다). 게이트회로(4044)는 이 3입력이 모두 "H"로 됐을 매만이 "L"의 신호를 출력한다.

마스크 게이트회로(3540)과 글로벌 IO선 GIOa 및 /GIOa의 사이에는 쓰기증폭기(3550)이 설치된다.

쓰기증폭기(3550)은, 인버터회로(4046)의 출력을 그 게이트에 받는 n채널 MOS 트랜지스터(4052) 및(4054)와, 인버터회로(4048)이 출력을 그 게이트에 받는 n채널 MOS 트랜지스터(4050) 및 (4054)는 직렬로 전원전위와 접지전위와의 사이에 접속되어, 트랜지스터(4052)와 트랜지스터(4056)은 전원전위와의 사이에직렬로 접속된다.

다음에 동작에 대해서 간단히 설명한다.

에스램 어레이로부터 쓰기 데이터를 전송하는 경우에 있어서는, 버퍼게이트 쓰기신호 DYW는 발생하지않고 "L"인 상태다.

에스램 비트선쌍 SBL상의 데이터가 에스램 감지증폭기에 의해 증폭되어서 전송게이트(4010) 및 (4016)의 게이트에 전달된다.

지금, 만약에, 감지증폭기 출력 SSAO가 "H"에 있다고 한다.

이 경우 전송게이트(4010)에 off상태가 되여 전송게이트(4018)이 ON 상태가 된다.

에스램 감지증폭기의 출력이 확정하면, 이어서 버퍼 쓰기전송 인에이블신호 BWTE가 "H"로 상승하고, 전송케이블(4012) 및 (4020)이 ON 상태가 된다.

지금, 전송게이트(4010)이 off상태, 전송게이트(4018)이 온상태이기 때문에, 임시 데이터 레지스터(4002)의 대치노드 E 및 /E에는 각각 "L" 및 "H"의 전위가 전달되어 래치된다.

한편, 마스크회로(3530)에 있어서는, 버퍼 쓰기 전송 인에이블신호 BWTE의 상승에 응답하여 전송게이트(4030)이 온상태가 되며, 임시 마스크 레지스터(4006)의 래치노드 /G 및 G의 전위가 각각 "L" 및 "H"가 된다.

지금 마스크 레지스터 세트비트 /MRS가 "L"로 설정되어 있다고 한다.

전송게이트(4032),(4034) 및 (4036)은 온상태이다. 전송게이트(4030)이 버퍼 쓰기 전송 인에이블신호 BWTE에 응답하여 온 상태가 되면, 래치노드 /G의 전위가 래치노드 G의 전위보다도 약간 내려간다.

이 전위의 지하가 임시 마스크 레지스터(4006)내의 인버터에 의해 증폭되어서 각각 래치노드 G 및 /G의전위가 "H" 및 "L"이 된다.

상술한 일련의 동작에 의해서, 에스램 어레이로부터 쓰기 데이터 전송버퍼회로의 데이터 전송에 있어서,임시 데이터 레지스터(4002)에의 데이터 전송과 동기하여 임시 마스크 레지스터(4006)의 마스크 데이터가 리세트된다.

버퍼 쓰기모드시 즉 외부로부터 데이터를 쓰기 데이터 전송버퍼회로에 기록하는 경우에는, 버퍼게이트신호 BYW가 대응의 쓰기 데이터 전송버퍼에 대해서만 발생된다.

이 경우에는 전송게이트(4014) 및 (4016)을 통해서 외부 쓰기 데이터가 임시 데이터 레지스터(4002)에 전달되어, 한편, 대응의 임시 마스크 레지스터(4006)이 리세트된다.

이어서, 쓰기 데이터 전송버퍼로부터 디램 어레이에의 데이터 전송을 표시하는 디램 쓰기 전송 인에이블신호(DWTE)가 발생된다(디램 쓰기 전송모드의 지정에 의해) 이것에 의해 전송케이트(4023),(4024),(4039) 및 (4038)이 온상태가 된다. 지금 임시 데이터 레지스터의 래치노드 E 및 /E의 전위는 각각 "L" 및 "H"이다(에스램 감지증폭기 출력 SSAO가 "H"로 하고 있다).

이것에 의해, 전송게이트(4022)가 온상태, 전송게이트(4026)이 오프상태가 되어 데이터, 데이터 전송버퍼(4004)의 래치노드 F 및 /F가 각각 "H" 및 "L"이 된다.

한편 마스터 마스크 레지스터(4008)에 있어서는, 래치노드 /G의 전위가 "L"이며, 전송게이트(4037)이 오프상태, 전송게이트(4040)이 온상태이다. 따라서 래치노드 H,/H는 각각 "L" 및 "H"가 된다.

디램 쓰기 전송 인에이블신호 WRTE가 발생하고 있는 사이, 전송게이트(4036)이 OFF 상태가 된다.

전송게이트(4030)은 OFF 상태다.

임시 마스크 레지스터(4006)의 래치노드 /G는 인버터래치에 의해 그 전위가 래치되어 있는 것의 이 기간프로팅 상태가 된다.

이어서 디램 쓰기 전송 인에이블신호 DWTE가 "L"로 내려가면, 전송게이트(4036)이 ON상태가 되며, 전원 전위 레벨의 신호가 래치노드 /G에 전달되어, 임시 마스크 레지스터(4006)의 격납하는 마스크 데이터가 세트상태로 된다(래치노드 /G의 전위가 "H").

쓰기 데이터 전송버퍼(4004) 및 마스터 마스크 레지스터(4008)에외 데이터의 전송후, 디램쓰기 데이터 인에이블신호 DWDE가 발생한다.

이것에 의해, 쓰기 데이터 전송버퍼(4004)의 격잡 데이터 및 마스터 마스크 레지스터(4008)의 격납하는 마스크 데이터가 마스크 게이트회로(3540)에 주어진다.

지금 아리트 래치노드 F의 전위는 "L"다.

또 마스크 레지스터(4008)의 래치노드 /H의 전위는 "H"다. 이것에 의해 게이트회로(4042)의 출력이 "H", 게이트회로(4044)의 출력이 "L"가 된다.

이 게이트회로(4042) 및 (4044)의 출력은 인버터회로(4046) 및 (4048)에 의해 반전된다.

이것에 의해 쓰기 드라이버(증폭기)(3550)에 있어서, 트랜지스터(4050) 및 (4056)이 ON상태, 트랜지스터(4052) 및 (4054)가 OFF 상태가 된다.

글로벌 IO선 GIOa의 전위가 "H"가 되어, 글로벌 IO선/GIOa의 전위가 "L"가 된다.

마스터 마스크 레지스터(4008)의 래치노드/H의 전위가 "L"에 있고, 데이터 전송에 대해 마스크를 거는상태인 경우에는, 게이트회로(4042) 및 (4044)의 출력이 공히 "H"가 되며, 인버터회로(4046) 및 (4048)의출력이 "L"가 된다.

그것에 의해 쓰기증폭기(3550)의 트랜지스터(4050),(4052),(4054) 및 (4056)이 모두 OFF 상태가 되머, 글로벌 IO선 GIOa 및 /GIOa의 전위가 변화하지 않고, 이 쓰기 데이터 전송버퍼회로로부터의 데이터는 전송되지 않는다. 상술한 일련의 동작을 실행하므로서, 고속 또한 확실하게 쓰기 데이터를 전송할 수가 있다.

또 임시 레지스터로부터 쓰기 데이터 전송버퍼에 데이터 전송후 임시 마스크 레지스터의 마스크 데이터는 항상 세트 상태가 된다.

버퍼 쓰기모드에 있어서도, 마스터 마스크 레지스터에의 데이터 전송후 즉 신호 BWTE가 발생된 후 임시 마스크 레지스터(4006)의 마스크 데이터는 세트상태가 된다.

이 일련의 동작의 파형을 제126도에 표시한다.

제126도에 있어서, SWL는 에스램 워드선을 표시하며, SBL는 SBAM 비트선쌍을 표시하고, DWL는 디램워드선을 표시한다.

파선은 버퍼 쓰기시의 동작파형을 표시한다.

제127은 읽기 데이터 전송버퍼회로의 구성을 표시하는 도면이다.

제127에 있어서,읽기 데이터 전송버퍼회로는, 디램 전치증폭기 인에이블신호 DPAE에 응답하여 글로벌IO선 GIOa 및 /GIOa상의 전위를 증폭하는 읽기증폭기(5004) 및 (5008)과,읽기증폭기(5004) 및 (5008)에 의해 증폭된 데이터를 다시 디램전치 앰프 인에이블신호 DPAE에 응답해서 증폭된 데이터를 래치하기 위한 슬리브 데이터 레지스터(5000)과 슬리브 데이터 레지스터(5000)에 격납된 데이터를 디램 읽기 트랜지스터인에이블신호 DRTE에 응답하여 받는 마스터 데이터 레지스터(5002)를 포함한다. 읽기증폭기(5004)는, 글로벌 IO선 GIOa상의 신호를 게이트에 받는 p채널 MOS 트랜지스터(5040)과, 글로벌 IO선 GIOa상의 신호를 그 게이트에 받는 n채널 MOS 트랜지스터(5044)와, 디램전치 앰프 인에이블신호 DPAE에 응답하여 도통상태가 되는 n채널 MOS 트랜지스터(5042)를 포함한다.

트랜지스터(5040),(5042), 및 (5044)는 전원전위와 접지전위와의 사이에 직렬로 접속된다.

트랜지스터(5040)과 트랜지스터(5042)의 접속노드로부터 종폭된 출력이 구해진다.

읽기증폭기(5008)은 글로벌 IO선 /GIOa상의 신호를 각각 게이트에 받는 p채닐 MOS 트랜지스터(5041)및 n채널 MOS 트랜지스터(5045)와, 디램전치증폭기 인에이블신호 DPAE에 응답하여 온상태가 되는 n채널MOS 트랜지스터(5043)을 포함한다.

트랜지스터(504),(5043) 및 (5045)가 전원전위와 접지전위 사이에 직렬로 접속된다.

트랜지스더(5041)과 트랜지스터(5043)의 접속노드로부터 클로범 IO선 /GIOa상의 증폭한 것이 출력된다.

전치증폭기(5006)은, 전원전위와 노드 J와의 사이에 병렬로 접속되는 p채널 MOS 트랜지스터(5060) 및(5062)와, 전원전위와 노드 /J와의 사이에 병렬로 접속되는 p채널 MOS 트랜지스터(5064) 및 (5066)을 포함한다.

트랜지스터(5060) 및 (5066)은 그 게이트에 디램전치증폭기 인에이블신호 DPAE를 받는다.

트랜지스터(5062)의 게이트는 노드 /J에 접속되어, 트랜지스터(5064)의 게이트는 노드 J에 접속된다.

슬리브 데이터 레지스터(5000)은, 인버터래치의 구성을 구비한다.

전치증폭기(5006)의 출력노드 J 및 /J와 슬리브 데이터 레지스터(5000)의 래치노드 N 및 /N와외 사이에는 각각의 노드 J 및 /J의 신호전위에 응답하여 선택적으로 온상태가 되며, 노드 N 및 /N에 전원전위를 전달하는 p채널 MOS 트랜지스터(5068) 및 (5070)이 마련된다.

슬리브 데이터 레지스터(5068)에 대해 더욱 디램전치증폭기 인에이블신호 DPAE에 응답하여 온상태가 되는 n채널 MOS 트랜지스터(5072) 및 (5074)와, 노드 J 및 /J상의 신호를 게이트에 받는 n채널 MOS 트랜지스터(5076) 및 (5078)이 마련된다.

트랜지스터(5072) 및 (5076)은 슬리브 데이터 레지스터(5000)의 래치노드 N과 접지전위와의 사이에 직렬로 접속된다.

트랜지스터(5074) 및 (5078)은 래치노드 /N와 접지전위와의 사이에 직렬로 접속된다마스터 데이터 레지스터(5002)는 인버터래치의 구성을 구비한다.

이 마스터 레지스터(5002)에 대해, 디램읽기 전송 인에이블신호 DRPE에 응답하여 온상태가 되는 n채널MOS 트랜지스터(5080) 및 (5082)와, 슬러브 데이터 레지스터(5000)의 래치노드 N 및 /N의 신호를 그 게이트에 받는 n채널 MOS 트랜지스터(5084) 및 (5086)이 마련된다.

트랜지스터(5080) 및 (5084)가 마스터 데이터 레지스터(5002)의 래치노드 N와 접지전위와의 사이에 직렬로 접속된다.

트랜지스터(5082) 및 (5086)은 래치노드 N 및 /N의 전의를 각각 반전증폭하는 인버터회로(5052) 및(5054)와, 버퍼 읽기 전송 인에이블신호에 응답하여 인버터회로(5052) 및 (5054)의 출력을 각각 에스램 비트선 SBLa 및 /SBLa에 전달하는 전송게이트(5058) 및 (5056)을 포함한다.

마스터 데이터 레지스터(5002)의 래치노드 N 및 /N의 신호를 신호선 Buf 및 /Buf를 통해서 제84도에 표시하는 세렉터(1613)을 통해서 제1의 감지증폭기에 전달된다.

이 신호선 Buf 및 /Buf의 경로는 버퍼읽기모드 동작시에 있어서 읽기 데이터 전송버퍼로부터 데이터를 판독하는 경로를 제공한다. 다음에 동작에 관해서 설명한다.

디램읽기 전송모드가 지정되면은, 디램 어레이에 있어서 행 및 메모리셀블록의 선택이 이루어져, 글로벌IO선 GIOa 및 /GIOa상의 신호전위가 이 판독된 디램 메모리셀의 데이터에 응해서 변화한다.

이어서 디램 전치증폭기 인에이블신호 DPAE가 발생되며는, 읽기증폭기(5004) 및 (5008)과 전치증폭기(5006)이 활성화된다.

지금 글로벌 IO선 GIOa상의 신호전위가 "H", 글로벌 IO선 /GIOa의 신호전위가 "L"로 한다.

이 경우, 노드 J 및 /J의 전위는 각각 "L" 및 "H"가 된다.

이 노드 J 및 /J에 전달된 신호전위는 트랜지스터(5006)은 디램 전치증폭기 인에이블신호에 DPAE에 응답하여 오프상태가 되어 있다.

트랜지스터(5060) 및 (5066)은 노드 J 및 /J를 전원전위에 프리챠지 하기 위해서 사용된다.

트랜지스터(6062) 및 (5064)는 프리챠지 상태(디램 전치증폭기 인에이블신호 "L"인때)인때 노드 J 및 /J를 동일전위로 유지하는 기능을 구비한다.

노드 J 및 /J에 전달된 신호는 트랜지스터(5068),(5070),(5076),(5078),(5072) 및 (5074)를 통해서 슬리브데이터 레지스터(5000)에 전송된다. 트랜지스터(5072) 및 (5074)는 디램 전치증폭기 인에이블신호 DPAE에 응답하여 온상태에 있다.

지금 노드 J의 전위가 "L", 노드 /J의 전위가 "H',이다.

따라서, 트랜지스터(5068) 및 (5078)이 온상태, 트랜지스터(5070) 및 (5076)이 오프상태가 된다.

이것에 의해 슬리브 데이터 레지스터(5000)의 래치노드 N 및 /N의 전위는 각각 "H", 및 "L"가 된다.

이 일련의 동작에 의해 읽기 데이터 전송버퍼회로에 있어서의 슬리브 데이터 레지스터에의 데이터 전송동작이 완료된다.

이어서 디램 읽기 전송 인에이블신호가 발생된다.

이것에 의해 트랜지스터(5080) 및 (5082)가 온상태가 되고, 슬리브 데이터 레지스터(5000)의 래치노드 N및 /N에 격납되어 있는 데이터가 마스더 데이터 레지스터(5002)의 래치노드 N 및 /N가 전달된다.

지금, 래치노드 N의 전위가 "H"이기 때문에 트랜지스터(5084)가 온상태, 트랜지스터(5086)가 오프상태가된다.

이것에 의해 래치노드 N 및 /N의 신호전위가 각각 "L" 및 "H"가 된다

이 일련의 동작에 의해 읽기 데이터 전송버퍼회로에 있어서의 마스더 데이터 레지스터(5002)에의 데이터의 격납이 완료한다.

래치노드 N,/N의 신호선 Buf 및 /Buf를 통해서 판독할 수가 있다.

즉, 래이턴시 경과후 버퍼 읽기모드 동작을 행함으로써 이 읽기 데이터 전송버퍼회로에 격납된 데이터를 고속으로 판독할 수가 있다. 에스램 어레이에의 데이터 전송시에는 버퍼 읽기 전송 인에이블신호 BRTE가 발생된다.

이것에 의해 인버터회로(5052) 및 (5054)의 출력이 에스램 비트선 SBLa 및 /SBLa상에 게이트(5058) 및(5056)을 통해서 전달된다.

이 제127도에 표시하는 구성에 있어서, 인버터회로(5052) 및 (5054)는 버퍼 읽기 전송 인에이블신호 BRTE에 응답하여 활성상태가 되는 3상태 인버터회로의 구성이라도 좋다.

제128도에, 제127도에 표시하는 읽기 데이터 전송버퍼회로의 동작파형도를 묘시한다.

제128도에 있어서, 글로벌 IO선 GIOa 및 /GIOa는 중간전위(Vcc/2:Vcc가 전원 전압 레벨)로 프리챠지되어 있는 상태가 표시되지만, 제128도에 있어서 파선으로 표시한 것 같이 전원 전압 레벨로 프리챠지 되는 구성이 이용 되어도 좋다.

또 제128도에 있어서, 에스램 비트선 SBLa 및 /SBLa의 프리챠지 전위가 중간전위의 경우가 표시되지만,이 경우에 있어서도 파선으로 표시한 것 같이 클램프회로를 사용하여 전원 전압 레벨로 프리챠지하는 구성이 이용되어도 좋다.

디램 비트선의 피선택기간은 래턴시에 의해 결정되어도 좋다.

신호 DWDE의 발생 타이밍은 래턴시에 의해 결정된다.

신호 DPAE의 발생기간이 마스터 클록에의 결졍되어도 좋다.

그것은 제126도에 표시하는 동작파형도에 있어서도 마찬가지다. 상술한 것 같이 읽기 데이터 전송버퍼회로도, 슬리브 데이터 레지스터와 마스터 레지스터와 2단의 래치회로 구성으로 하므로서 데이터 전송을 확실히 행할 수가 있는 것으로, 래턴시 제어(확정 데이터 요구의 시간의 제어)를 용이하고 확실하게 행하는 것이 가능하다.

제129도는, 이 데이터 전송에 관련하는 제어를 행하기 위한 회로 구성을 표시하는 도면이다.

제129도에 있어서, 에스램 제어회로(6000)은, 내부제어 클록 CC0, CC1 및 쓰기 인에이블 WE에 응답하여 쓰기 데이터 전송버퍼회로에의 데이터 쓰기 동작모드를 지정하는 신호 BWT, 읽기 데이터 전송버퍼회로로부터 데이터를 읽기(데이터 입출력 핀 또는 에스램 어레이에) 동작을 표시하는 신호 BRT를 발생하고, 또한 데이터의 쓰기나 데이터의 읽기중 어느 것인가를 표시하는 신호 W/R를 발생한다.

에스램 드라이브회로(6006)은, 신호 BWT 및 BRT에 응답하여 필요한 제어신호, 버퍼 쓰기 전송 인에이블 BWTE, 버퍼 읽기 전송 인에이블 BRTE 등을 발생하는 동시에 에스램 어레이에 있어서의 행의 선택 및 감지증폭기구 등을 실행한다.

열디코더(6002)는, 블록 어드레스 AS0∼AS3를 데코드하고, 대응의 비트위치를 선택하는 신호를 발생한다.

게이트회로(6004)는, 마스크 인에이블 M의 반전신호 및 에스램 제어에 응답하여 이 열디코더(6002)로부터 발생된 비트선택신호를 선택적으로 통과시켜서 버퍼게이트 쓰기신호 BYW를 발생한다.

게이트회로(6004)는, 데이터 기록이 지정될 때(BW 모드시)에 있어서만 버퍼게이트 쓰기신호 BYW로서 열디코더(6002)의 출력을 통과시킨다. 열디코더(6002)의 비트선택신호 RYW는 또 데이터 출력계에 있어서의 비트선택을 위해서 사용된다.

열디코더(6002)는 에스램 제어회로(6000)의 제어하에, 장치의부와 데이터의 입출력을 행하는 동작모드 즉 에스램 읽기모드, 에스램 쓰기모드, 버퍼 읽기모드, 및 버퍼 쓰기모드 등의 장치외부와의 데이터의 입출력을 행하는 모드가 지정되었을 때만이 활성화되는 구성이 이용되어도 좋다.

에스램 드라이브회로(6006)에 있어서 마스터 클록 K가 제공되고 있는 것은, 데이터 전송시에 있어서 클록에 응답하여 전송제어신호를 발생하는 구성이 이용되기 때문이다.

읽기 데이터 전송버퍼회로는 역시, 슬레이브 데이터 레지스터와 마스터 레지스터 레지스터를 포함한 2단래치회로 구조를 가지고 있기 때문에, 데이터 전송이 화실하게 실행될 수 있으며, 래턴시 제어(설정된 데이터가 에스램 어레이 또는 데이터 입출력 핀 DQ에 나타나기 위하여 필요한 시간의 제어를 말항)가 쉬우면서화실하게 실행된다.

제129도는 데이터 전송에 관계된 제어를 실행시키기 위한 회로의 구조이다.

제129도에서, 에스램 제어회로 6000은, 내부 제어클록 CC0, CC1에 응답해서 신호 BWT와, 쓰기 데이터전송버퍼회로로 향하는 데이터 쓰기 동작을 지시하기 위한 쓰기 인에이블 WE와, 읽기 데이터 전송버퍼회로부터(데이터 입출력 핀 또는 에스램 어레이로) 데이터를 읽기 위한 동작을 표시하는 신호 BRT, 및 데이터쓰기와 데이터 읽기중 어느 것인가를 지시하는 신호 W/R을 발생한다.

에스램 구동회로 6006은, 신호 BWT와 BRT에 응답하여 버퍼 쓰기 전송 인에이블 BWTE와 버퍼 읽기전송 인에이블 BRTE 등에 필요한 제어신호를 발생하고, 에스램 어레이안에서 감지증폭기 구동과 행의 선택을 수행한다.

열디코더 6002는, 블록 어드레스 비트 As0-As3를 디코드하고 대응하는 비트 위치를 선택하기 위한 신호를 발생한다.

게이트회로 6004는, 에스램 제어회로 6000으로부터 데이터 입출력 동작을 지시하는 신호 W/R와 마스트인에이블 M의 역신호에 응답해서, 열디코더 6002로부터 생성된 비트 선택신호를 선택적으로 통과시킴으로써 버퍼게이트 쓰기신호 BYW를 발생한다.

게이트회로 6004는, 데이터 쓰기가(BW 모드에서) 지시되어 있는 경우에만 버퍼 게이트 쓰기신호 BYW로서 일디코더 6002의 출력을 통과시킨다.

열디코더 6002의 비트 선택신호 RYW는 역시 데이터 출력 시스템의 선택을 위해서도 사용된다.

에스램 읽기모드, 에스램 쓰기모드, 버퍼 읽기모드, 버퍼/쓰기모드 통과 같이, 외부와 데이터 입출력을 수행하는 동작모드가 에스램 제어회로 6000의 제어알에 있을 때에만 열디코더 6002가 활성화되는 구조가 사용되어도 좋다.

에스램 구동회로 6006에서, 마스터 클록 K가 공급되는데, 이는 전송제어신호가 데이터 전송의 시간에 클록에 응답해서 발생되는 구조가 채택되기 때문이다.

이 구조는 래턴시 제어를 실행한다.

래턴시의 길이는 미리 명령 레지스터안에 설정된다.

디램 제어회로 6008은 마스터 클록 K와, 행어드레스 스트로브 RAS와 열어드레스 스트로브 CAS 및 데이터 전송 표시 DTD에 따라 지정된 모드를 결정하고, 디램 쓰기 전송모드를 지시하는 신호 DWT, 디램 읽기전송모드를 지시하는 신호 DR 등을 생성한다.

DWT2R 모드와 DWT2R 모드가 표시되면, 신호 DWT와 DRT가 동시에 생성된다.

신호 DWT와 DRT에 응답하여, 디램 구동회로 6009는 필요한 신호, 즉 디램 전단증폭기 인에이블신호DPAE, 디램 읽기 전송 인에이블신호 DRTE, 디램 쓰기 전송 인에이블신호 DWTE, 및 디램 쓰기 데이터인에이블신호 DWDE를 발생한다.

디램 구동회로 6009는, 역시 디램 어레이의 행과 열 선택 동작도 구동한다(구체적으로는, 선택된 워드선의 전위를 높이고, 디램 감지증폭기를 구동하는 것 등이다).

제125도에 있는 마스크 레지스터 세트 /MRS는 세트 명령 레지스터 싸이클에서 명령 레지스터에 설정된다.

제129도의 역 마스크 인에이블 /M은, 데이터 쓰기의 시간에 마스크 인에이블 핀 M0-M3로부터 공급된다.

(실시예 3)

(핀 배열과 신호의 정의)

제130도는 본 발명의 제3의 실시예에 따른 씨디램의 핀 배열을 나타낸다. 제130도에서, 씨디램은 70핀이고 400mi1 TSOP(형내 II)의 패키지안에 실장된다.

패키지는 0.65mm의 핀간격과 23.49mm의 길이를 가진다.

신호 입출력은, 보통의 TTL 레벨보다 낮은 LVTTL과 인터페이스될 수 있다.

씨디램은 TTL 레벨의 장치에는 직접 접속될 수 있다.

씨디램은 CPU와 같은 외부 데이터 처리장치에도 직접 접속될 수 있다. 더 구체적으로 말하면, 씨디램은 후에 설명될 캐쉬히트/미스를 결정하기 위한 제어장치를 포함한다.

마스터 클록 CLK는 27번 핀 단자로 통하여 공급된다.

씨디램은 마스터 클록 CLK와 동기되어 외부신호를 받아들이고, 내부 동작의 클록 주파수는 마스터 클록에 의해 결정된다.

핀 번호 11,13,14,16,19,21,22,24,47,49,50,52,55,57,58, 및 60인 단자는 데이터 입출력 단자 DQ0-DQ15로 사용된다.

예로서, 씨디램은, 220워드*16비트의 저장용량을 가진 다이나믹 메모리 어레이와 210워드*16비트의 구조인 스태틱 램을 포함하고 있다.

어드레스 신호 비트 A0-A21은 핀 번호 2-5,37-45, 및 61-69의 단자에 공급된다.

어드레스 신호 비트 A0-A21은 에스램 어레이인가 또는 디렘 어레이인가를 표시하는 메모리 어드레스와뱅크 어드레스를 포함한다.

메모리 시스템이 다수의 씨디램으로 구성될 경우, 메모리 시스템은 최대 4뱅크로 분할된다.

메모리 시스템이 한 뱅크로 되어 있는 경우, 어드레스신호 비트 A0-A19는 메모리 어드레스를 나타내고, 어드레스신호 비트 A20-A21은 사용되지 않는다.

뱅크수가 2인 경우, 어드레스 신호 비트 A0-A7과 A9-A20은 메모리 어드레스로 사용되는 반면, 어드레스 신호 비트 A8은 뱅크 어드레스로 사용된다.

이 경우, 어드레스 신호 비트 A21은 사용되지 않는다.

뱅크수가 4인 경우, 어드레스신호 비트 A0-A7과 A10-A21은 메모리 어드레스로 사용되고, 어드레스신호 비트 A8-A9는 뱅크 어드레스로 사용된다.

바이트 인에이블신호 BE0#와 BE1#는 각각 번호 28과 29의 핀단자에 공급된다.

데이터 쓰기의 시간에서, 바이트 인에이블신호 BE0#는 낮은 자리의 비트(DQ0-DQ7)를 제어하고, 바이트 인에이블신호 BE1#는 높은 자리의 비트(DQ18-DQ15)를 제어한다.

데이터 읽기일 때는, 바이트 인에이블신호 BE0#와 BE1#가 무시되고, 단자 DQ0-DQ15의 16비트가 모두 구동된다.

어드레스 스데이터스신호 ADS#은 핀번호 6의 핀단자에 공급된다.

어드레스 스테이터스신호 ADS#은 제1의 실시예인 칩 인에이블신호 E#에 대응한다.

신호 ADS#가 마스터 클록 CLK의 상승에지에서 활성상태(다음의 실시예에서는 "L" 레벨)에 있을 때는, 외부의 제어신호와 어드레스가 받아들여지고, 여기서 씨디램은 에스램 어레이와 디렘 어레이 사이에서 데이터 전송 싸이클로 들어간다.

번호 8의 핀단자에 공급된 메모리 입출력신호 M/IO#와 번호 9의 핀단자에 공급된 쓰기/읽기신호 W/R#와, 번호 7의 핀단자에 공급된 데이터/코드신호 D/C#는 그들의 조합에 따라서 동작의 내용을 정의한다.

이들 신호 M/IO#, D/C#, W/R#는 어드레스 스테이터스신호 ADS#가 활성화된 때에 값을 갖는다.

(ⅰ) M/IO#=D/C#=W/R#=0(="L")

무반응이고, 그 다음 어드레스 싸이클을 기다림

(ⅱ) M/IO#=D/C#=0이고, W/R#=1(="H")

이 경우에도, 역시 무반응이고, 그 다음 어드레스 싸이클을 기다림.

(ⅲ) M/I=W/R#=0, D/C=1

이 경우에는, 명령 레지스터의 내용이 읽혀진다(입출력 단자로)

(ⅳ) M/IO#=0, D/C#=W/R#=1

이 경우에는, 설정된 데이터가 명령 레지스터에 쓰여지고, 특정한 동작모드가 지시된다.

(v) M/IO#=1, D/C#=W/R#=0

이 경우에는, 명령어와 같은 코드가 메모리로부터 읽혀진다

(ⅵ) M/I#=W/R#=1, D/C#=0

이 경우에는, 무반응이고, 싸이클은 액세스 요구를 기다리기 위한 어드레스 싸이클 Ta로 돌아간다.

(ⅶ) M/IO#=D/C#=1, W/R#=0

이 경우에는, 데이터가 메모리로부터 읽혀진다.

(ⅷ) M/IO#=D/C#=W/R#=1

이 경우에는, 데이터가 메모리에 쓰여진다.

신호 ADC1/CME#는 번호 32의 핀단자에 공급된다.

신호 CME#는 명령 레지스터 인에이블신호이고, 명령 레지스터 읽기 또는 명령 레지스터 쓰기 명령이 그다음 싸이클에서 활성화될 때 명령 레지스터에 대한 내용의 읽기 또는 쓰기가 수행된다.

더 특정적으로 말하면, 명령 레지스터 읽기 또는 쓰기 명령이 공급되면, 명령 레지스터 인에이블신호 CME#는 "H"에 있다가 그 다음 싸이클에서 "L"의 활성상태로 설정된다.

신호 ADC1은 어드레스 제어신호이고 뱅크 어드레스를 지시한다.

버스트 끝신호 BLAST#는 번호 31의 핀단자에 공급된다.

버스트 끝신호 BLAST#는 CPU의 데이터 전송 싸이클의 끝을 지시한다. 다시 말해서, 메모리에 대해 데이터를 읽거나 쓰기 위한 마지막 데이터이고 명령 레지스터에 대해서 데이터 쓰기 시간의 끝에 있음을 지시한다. 신호 BLAST#가 활성상태로 되면, 그 다음 싸이클은 그 다음 어드레스 지정을 기다리기 의한 어드레스 싸이클 Ta로 된다.

데이터 홀드/슬리프신호 DH#/SP#는 번호 30의 핀단자에 공급된다.

데이터 싸이클 Td, 데이터 기다림 싸이클 Tdw 또는 데이터 흘드 싸이클 Tdh(후에 설명됨)에서, 신호DH#/SP#는 데이터 홀드신호 DH#로 사용되면서 출력버퍼를 제어한다.

홀드신호 DH#가 활성상태로 되면, 씨디램은 데이터 홀드 싸이클 Tdh로 들어가서, 클록 싸이클의 끝이 될 때까지 출력 데이터를 유지한다.

어드레스 싸이클 Ta에서, 이 신호는 슬리프신호 SP#로 사용되고, 슬리프모드 동작을 제어한다.

슬리프신호 SP#가 32클록 싸이클동안 계속해서 활성상태로 유지되면, 씨디램은 슬리프 싸이클 Ts로 들어간다.

슬리프 싸이클 Ts 동안, 슬리프신호 SP#는 비동기 신호로 취급되여, 클록신호와 동기되지 않는다.

리세트신호 RST#는 번호 34의 핀단자에 공급된다.

리세트신호 RST#는 씨디램을 리세트한다.

리세트 동작에서, 씨디램은, (i) 모든 명령 레지스터에 지정된 값을 디폴트 값으로 설정하고, (ⅱ) 디램어레이의 초기화를 시작하고, (ⅲ) 태그 메모리의 값을 리세트한다.

리세트신호 RST#는 마스터 클록 CLK와는 비동기되어 정해진다. 신호 DS#와 SP#가 활성상태이면, 리세트신호 RST#는 무시된다. 신호 ADC0/REF#는 번호 33의 핀단자에 공급된다.

리프레쉬 신호 REF#는 자동 리프레쉬 싸이클을 지시한다.

신호 REF#는 입력신호 또는 출력신호로 작용한다(구조는 후에 상세히 설명된다).

신호 REF#가 출력신호로 사용되는가 또는 입력신호로 사용되는가 하는 것은 명령 레지스터에 의해 결정된다.

신호 REF#가 입력으로 설정된다면, 이 신호는 마스더 클록 CLK의 상승에지에서 선택되고, 자동 리프레쉬 동작이 그 다음 클록 싸이클에서 시작된다. 신호 REF#가 출력으로 설정된다면, 신호 REF#는 내부 리프레쉬 타이머에 의해 제어되고 마스터 클록 CLK와 동기되어 제공된다.

이러한 출력상태에 있는 리프레쉬신호 REF#는 메모리 시스템에 있는 입력 리프레쉬신호 REF#로 설정된 다른 씨디램을 제어한다.

그러므로, 씨디램 메모리 시스템은 여기에 있는 한개의 씨디램과 동기되어 리프레쉬 동작을 수행하고, 이에 따라 자신의 리프레쉬가 정상동작중에도 수행된다(후에 설명됨).

신호 AD#는 뱅크 어드레스를 지정한다.

신호 ADC#는, 신호 ADS#가 활성화되었을 때 위에서 설명된 어드레스 제어신호 ADC1과 함께 선택된다.

위에서 언급한 신호들은 씨디램에 공급된 입력신호이다(출력상태로 세트된 리프레쉬신호 REF#는 제외됨).

이러한 점에서 씨디램은 제어장치를 포함한 것이 되며, 또한 출력장치에 대한 동작의 상태를 지시하는 출력신호를 가진 것이다.

버스트 준비신호 BRDY는 번호 26의 핀단자에 출력된다.

버스트 준비신호 BRDY#는, 데이터 전송 싸이클이 씨디램에서 완료되었음과 씨디램이 액세스될 수 있음을 표시한다.

신호 LME#/KEM#은 번호 10의 핀단자로부터 출력된다.

캐쉬 인에이블신호 KEM#는, 데이터 전송 싸이클이 씨디램에서 수행되어 있고 데이터는 CPU안에서 캐쉬될 수 있음을 표시한다.

더 구체적으로 말하면, 외부 CPU가 그곳에 포함된 내부 캐쉬에 데이터를 지정할 수 있음이 표시된다.

캐쉬 금지영역(후에 설명되는 것 처럼, 씨디램은 캐쉬로 사용될 수 없는 영역과 캐쉬로 사용될 수 있는 영역을 가지고 있음)에 있는 데이터가 읽혀질 때, 이 신호를 비활성화시키기 위하여 적어도 한개의 기다림 싸이클이 필요하다.

로컬 메모리 인에이블 신호 LME#는 씨디램이 선택되어 있음을 지시한다. 로컬 메모리 인에이블신호는히트신호와/또는 버스 방향 제어신호로 사용된다.

(내부 구조)

제131도는 본 발명의 제3의 실시예에 따른 씨디램의 내부 구조를 체계적으로 보여주는 블록도이다.

제131도에 있어서, 씨디램 7000은 제111도에 있는 외부 제어장치 3100을 포함하고 있다.

더 구체적으로 말하면, 씨디램 7000은 디램 어레이 7001, 에스램 어레이 7002, 디램 어레이 7001과 에스램어레이 7002 사이에 데이터를 전송하기 위한 양방향 데이터 전송회로(DTB) 7003, 외부 어드레스 신호 비트 A0-A21을 받아서 내부 어드레스 신호를 생성하기 위하여 이들을 스크램블하는 어드레스버퍼/스크램블회로 7004, 어드레스버퍼/스크램블회로 7004로부터 내부 어드레스신호 비트 A8-A19를 수신하기 위한 행어드레스버퍼 7006, 디렘 어레이 7001에 있는 행을 선택하기 위하여 행어드레스버퍼 7006으로부터 출력된 어드레스를 디코드하기 위한 행디코더 7008, 내부 열어드레스를 생성하기 위하여 어드레스버퍼/스크램블회로 7004로부터 어드레스신호 비트 A0-A7을 수신하는 열어드레스버퍼 7030, 열어드레스버퍼 7030으로부터 공급되는 내부 열어드레스신호를 래치하기 위한 래치회로 7032, 및 디램 어레이 7001에서 대응하는 열블록을 선택된 상태로 설정하기 위하여 래치회로 7032로부터 공급되는 어드레스신호를 디코드하는 열 디코드회로 7034를 포함한다.

씨디램 7000은, 에스램 어레이 7002에 지정된 데이터의 어드레스, 즉 태그 어드레스를 지정하기 위한 태그메모리(TG) 7036, 캐쉬히트/미스를 결정하기 위하여 어드레스버퍼/스크램블회로 7004로부터 공급되는 어드레스신호 비트 A0-A19를 태그 어드레스와 비교하는 결정회로 7038, 페이지 히트/미스를 결정하기 위하여 행어드레스버퍼 7006에 래치된 내부 행어드레스를 어드레스버퍼/스크램블회로 7004로부터 공급된 어드레스신호 비트 A8-A19와 비교하는 결정회로 7020, 캐쉬 미스의 시간에서 태그 메모리 7036으로부터 공급된 태그 어드레스를 지정하기 위한 리턴 어드레스 래치회로 7024, 및 외부 제어신호 LME#/KEN# 및 BRDY#로부터 제공되는 페이지 히트/미스와 캐쉬히트/미스 표시에 응답하여 여러가지의 필요한 제어를 작동시키기 위한 디램 제어 및 캐쉬/리프레쉬 제어부 7026을 더 포함한다.

디램 제어 및 캐쉬/리프레쉬 제어부 7026은, 디램 어레이 7001의 구동, 에스램 어레이 7002의 구동, 양방향 전송회로(DTB) 7003의 전송 동작, 및 래치회로 7008과 7032의 래치데이터를 변경하는 동작을 제어한다.

캐쉬 미스와 페이지 히트의 시간에서, 래치회로 7032에 래치된 어드레스는 열어드레스버퍼 7030에서 공급된 어드레스로 변경된다.

캐쉬 미스와 페이지 미스의 시간에서는, 래치회로 7032와 7032에 래치된 어드레스가 변경된다.

래치회로 7008에 래치된 어드레스는 이때(재복사할 목적으로) 리턴 어드레스 래치회로 7024로부터 공급된 리턴 어드레스로 변경된다.

비슷한 방법으로서, 래치회로 7032에 래치된 데이터는(재복사되는 시간에) 리턴 어드레스 래치회로 7024에 래치되었던 어드레스 신호로 대치된다.

행디코더 7008은 공급된 어드레스를 래치하는 기능을 갖는다.

따라서, 디램 어레이 7001에서, 한개의 행은, 디램 어레이 7001의 감지 증폭기를 의사 캐쉬로 이용할 수있고 페이지 모드 전송을 허용하는 선택된 상태로 항상 세트된다.

래치회로 7032가 제공됨에 따라, 페이지모드 전송에 있어서는, 데이터 전송이 디램 열블록을 선택함으로써 수행될 수 있으며, 빠른 재 복사모드 동작이 실행될 수 있다.

전원공급 전위 Vcc와 접지전위 Vss를 위한 것으로서, 위의 핀 배열에 대해서는 상세하게 설명되지 않았지만, 칩의 중앙부에 데이터 입출력부로서만 사용되는 전원 공급 전압 VccQ와 접지전위 VssQ의 입력 핀이있다.

제131도에 있어서, 데이터 핀 사이에 있는 전원전압 공급단자 VccQ(0-3) 및 접지전위 공급단자 VssQ(0-3)과, 다른 회로 부분에도 공급되는 전원 공급전압 Vcc 및 접지전위 Vs도 표시되어 있다.

디램 제어 및 캐쉬/리프레쉬 제어부 7026은, 마스터 클록 CLK의 상승에지에서 외부 제어신호를 선별하고 그 신호상태의 조합에 따라서 필요한 동작 제어를 수행한다.

이에 더하여, 결정회로 7038 및 7020으로부더 공급되는 캐쉬히트신호 및 페이지 히트신호에 따라서 필요한 데이터 전송 동작과 래치 어드레스의 변경을 수행한다.

태그 어드레스를 지정할 태그 메모리 7036이 씨디램에서 제공되고 캐쉬히트/미스 및 페이지 히트/미스를 결정할 회로가 내부적으로 제공되기 때문에, 소망의 뱅크 구조를 갖는 메모리 시스템이 쉽게 제공되고, 히트/미스때의 동작이 고속으로 실행될 수 있다.

(명령의 헝태)

위에서 설명한 것과 같이, 씨디램은 마스터 클록 CLK의 상승에지에서 여러가지의 외부 제어신호를 선택하고 외부 제어신호의 상태에 따라서 필요한 동작을 수행한다.

이러한 외부 제어신호는 모두 CPU와 같은 외부 데이터 처리장치로부터 공급된다.

그러므로, 제131도에 있는 디램 제어 및 캐쉬/리프레쉬 제어부 7026은, 외부 CPU로부터 공급된 명령어(명령)을 디코드하는 기능과 필요한 동작을 제어하기 위한 기능을 가진다.

제132도와 제133도는 여러가지 명령과 그때에 있어서의 외부 제어신호의 상태를 보여준다.

제132도와 제133도에 있어서, 참고문자 "V"는 "valid"유효함)을 표현하고, 문자 "X"는 "don't care state"를, 문자 "L"은 "logic low level"를, 문자 "H"은 "logic high level"를 나타낸다.

또한, 문자 "Hi-Z"는 "high impedance state"를, 문자 "D1S"은 "disable" 상태를, 문자 "ENA"는"enable" 상태를 나타낸다.

데이터 입출력부 DQ에 있는 명령 레지스터 읽기 CMRR 및 명령 레지스터 쓰기 CMRW에 있어서는, 데이터 입출력 단자 DQ0-DQ7이 사용되고, 다른 데이터 입출력 단자 DQ8-DQ15는 고임피던스 상태로 설정된다.

입출력 단자 DQ에 있어서, 참고문자 "RD"는 읽기 데이터를 표시하고, 문자 "WD"는 쓰기 데이터를 표시한다.

이에 더하여, 섀도우 램은 섀도우 테이블로 가능한 면적, 예를들면, 가상 메모리 어드레스로부터 실제 메모리 어드레스로 변환하기 위하여 어드레스 변환 테이블을 형성하기 위한 면적을 표시한다.

이처럼, 가상 메모리 공간이 쉽게 설치된다.

이제부터 여러가지의 동작이 설명된다.

(읽기(버스트,캐쉬)모드)

어드레스 스테이터스 AFS#의 하강에서 신호 M/IO#와 D/C#가 "H"로 세트되고 신호 W/R#이 "L"로 세트될 때, 읽기(버스트, 캐쉬) 명령이 지정된다.

제134도에 있는 것과 같이, 이 동작모드에 있어서, 출력 데이터 DOUT가 설치되고, 그 다음 클록 싸이클로부터 주어지는 마스터 클록 CLK의 상승과 동기되어 계속 출력된다.

신호 BLAST#가 버스트 읽기모드의 완료를 지사하는 "L"로 멀어지면, 데이터 입출력 단자 DQ는, (만일 그 다음 싸이클이 어드레스 싸이클이면) 그 다음 클록 싸이클로부터는 출력 고임피던스 상태로 설정된다.

이 상태에서, 로컬 메모리 인에이블신호 LME#, 캐쉬 인에이블신호 KEN#, 및 버스트 준비신호 BRDY#는 데이터 출력 때에 "L"로 세트된다.

제134도의 싸이클 Ta는 데이터 입출력 싸이클을 위한 준비 싸이클이고, 외부 어드레스는 데이터 홀드 싸이클 또는 그 다음 데이터 싸이클의 마스터 클록 CLK의 상승에지에서 선택된다.

어드레스 스테이터스신호 ADS#가 활성화되고 메모리 입출력신호 M/IO#가 "H"에 있을 때는, 씨디램은 데이터 싸이클 Ta로 들어간다.

데이터 싸이클 Ta에서, 씨디램은 데이터 입출력을 실행한다.

씨디램이 데이터 싸이클 Ta로 들어가면, 버스트 끝신호 BLAST#가 활성화될 때까지 씨디램은 이 상태를유지한다.

신호 BLAST#가 인가되면, 신호 LME# 및 BRDY#는 "H"로 세트되고, 신호 KEN#은 무효 데이터의 CPU를 알리기 위하여 "L"로 세트된다.

로컬 메모리 인에이블신호 LME#와 버스트 준비신호 BRDY#는, 그들이 비활성상태일 때 일단 "H"로 변경된 후에는 고임피던스 상태로 세트되는 반면, 캐쉬 인에이블신호 KEN#는 직접 활성상태로부터 고임피던스 상태로 변경된다.

이러한 이유는, 외부 신호선이, 로컬 메모리 인에이블신호 LME#와 버스트 준비신호 BRDY#에 대해서는"H"로 끌어 올려지는데, 후에 설명되지만, 고속의 여러 신호선을 구동함으로써 "H" 레벨을 유지할 필요가있다.

캐쉬 기능/캐쉬 불가능 데이터는 한 싸이클 지연을 가진 CPU안에서 결정된다.

버스트모드는, 계속되는 어드레스가 잇달아 액세스되는 동작모드와, 한 어드레스가 인가될 때는, 그 곳에서 연속되는 어드레스 위치의 메모리셀이 잇달아 액세스되는 경우를 의미한다.

(읽기(버스트,캐쉬불능) 모드)

제135도에 있어서, 제134도의 동작과 비슷한 이 동작모드에서, 읽기 명령은 클록 싸이클 1에서 공급된다.

그러나, 외부 CPU 장치에 의해 액세스가 요구된 데이터가 캐쉬 메모리안에 존재하지 않기 때문에, 디램어레이로부터 전송된 데이터가 읽혀진다. 그러므로, 싸이클 Tdw에서, 캐쉬 인에이블실호 KEN#이 캐쉬 미스를 지시하는 "H"로 상승하여서, 캐쉬될 수 없는 CPU임을 알린다.

이때는 유효 데이터가 전송되는 것이 아니기 때문에, 버스트 준비신호 BRDY#도 역시 "H"로 상승한다.

요한 데이터가, 예를들어 클록 사이클 3으로부터, 모두 준비될 때는, 데이터는 계속해서 출력으로서 공급된다.

때, 출력 데이터 DOUT는 캐쉬영역안에 있지 않은 데이터이기 때문에, 캐쉬 인에이블신호 KEN#은 그다음 싸이클, 즉 싸이클 4로부터는 "L"로 하강된다.

버스트 준비신호 BRDY#는, 유효 데이터가 초기 출력 데이터로부터 버스트모드로 공급됨을 표시하는 "L"로 하강한다.

클록 싸이클 1에서의 싸이클 Tdw는 데이터 대기 싸이클을 표시하는데, 모드 필요한 데이터가 얻어질 때까지 제어기능은 대기하여야 함을 의미한다.

(읽기(비버스트, 캐쉬 ) 모드)

제136도에 있어서, 버스트모드에서(CPU로 향한) 데이터 전송은 이 동작모드에서는 실행되지 않는다.

제134와 제135로에 있는 동작모드와 같은 방법으로, 어드레스 스테이터스신호 ADS#의 하강에 응답하여, 외부 어드레스가 택하여진다.

그 다음 데이터 싸이클 Td에서, 버스트 끝신호 BLAST#는 "L"로 설정된다.

따라서, 한 워드의 데이터가 액세스된다.

데이터 입출력 단자 DQ는 데이터 싸이클 Td의 바로 다음 싸이클에서 어드레스 싸이클 Ta로 들어간다.

이때, 출력 데이터 DOUT가 유효 데이터임을 보여주기 위하여, 로컬 메모리 인에이블신호 LME#와 버스트 준비신호 BRDY#는 모두 "L"로 하강하고, 또 그것은 캐쉬히트이기 때문에 캐쉬 인에이블신호 KEN#도 "L"로 떨어진다.

(읽기(비-버스트,캐쉬가능,데이터 홀드))

제137도에 있어서, 이 동작모드에서는, 읽기 명령이 싸이클 1에서 공급된다.

읽기 명령이 공급되었기 때문에, 유효 데이터가 그 다음 싸이클 2(캐쉬히트)에서 출력된다.

이것은 비-버스트 액세스이기 때문에, 버스트 끝신호 BLAST#는 싸이클 2에서 "L"로 떨어진다.

데이터 홀드/슬리프신호 DH#/SP#는 적어도 30T 싸이클동안 "L"로 유지된다.

이처럼, 데이터 홀드모드가 지정되고, 싸이클 2에서 공급된 데이터 DOUT는 그 상태로 유지된다.

출력 데이터는, 데이터 홀드/슬리프신호 DH#/SP#가 "H"의 비활성상태로 된 후 한 클록 싸이클에서 고임피던스 상태로 설정된다.

(읽기 (비-버스로, 캐쉬 불능))

제138도에 있는 이 동작모드에서는, 읽기 명령이 싸이클 1에서 공급된다.

이때는, 캐쉬불능 영역에 대한 액세스이기 때문에, 메모리셀 데이터가 주메모리, 즉 디램 어레이로부터 공급된다.

그러므로, 싸이클 2에서, 데이터 대기 싸이클 Tdw로 들어가고, 출력 데이터 DQ는 무효 데이터로 된다.

싸이클 3에서, 유효 데이터 DOUT가 공급된다.

액세스가 비 버스트이기 때문에, 버스트 끝신호가 BLAST는 "L"로 하강하고, 이에 따라 한 워드의 데이터를 읽기가 완료된다.

그 다음 싸이클 4에서는, 버스트 끝신호 BLAST#는 "H"로 상승하고, 새로운 읽기 명령이 공급된다.

이때, 유효 데이터 DOUT가 싸이클 6에서 출력된다.

이때에도 액세스는 비 버스트이기 때문에, 버스트 끝신호 BLAST는 "L"로 설정된다.

각 데이터의 액세스에서, 로컬 메모리 인에이블신호 LME#는 "L"로 되고, 버스트 준비신호 BRDY#는 유효 데이터가 출력되는 싸이클에서만 "L"로 된다.

캐쉬불능 데이터 읽기 동작이므로, 캐쉬 인에이블신호 KEN#은 두가지의 출력 데이터에서 모두 "H"를유지한다.

(읽기 (비-버스트, 캐쉬 불능, 홀드))

제139도에서는, 읽기 명령이 이 동작모드로 공급된다.

싸이클 2에서, 데이터 대기 싸이클 Tdw로부터 데이터 싸이클 Td로 들어가고, 유효 데이터가 싸이클 3에서부터 공급된다.

데이터 홀드/슬리프신호 DH#/SP#를 최대 30T(T는 클록의 한 싸이클이다)만큼 "L"로 설정함으로써, 유효 데이터가 출력으로 계속 공급된다. 캐쉬 인에이블신호 KEN#은, 유효 데이터가 출력된 후 그 다음 클록싸이클로 들어갈 때에 "H"로 된다.

(캐쉬 미스 읽기(버스트,캐쉬가능))

제140도에 있어서, 처음에 읽기 명령이 공급된다.

캐쉬 미스인 때에는, 유효 데이터가 그 다음 싸이클에서 출력되지 않는다. 소정의 클록 싸이클(래턴시에 의해 결정되고, 후에 상세히 설명됨)의 지연후에, 유효 데이터 DOUT가 공급된다.

버스트 끝신호 BLAST#는 "L"로 하강하고, 출력은 마지막 출력 데이터가 출력된 후에 고임피던스 상태로 설정된다.

캐쉬 인에이블신호 KEN#은, 그것이 캐쉬 가능한 데이터임을 지시하도록 "L"로 설정된다.

(캐쉬 미스 읽기(비-버스트,캐쉬가능))

제141도에 있어서, 읽기 명령이 공급되고, 액세스가 캐쉬 미스인 때에는, 유효 데이터 DOUT가, 소정의 클록 싸이클의 지연후에 공급된다. 버스트 끝신호 BLAST#에 의해서, 한 워드출력된 후에 어드레스 싸이클Ta로 들어간다.

캐쉬 미스가 다시 발생하기 때문에, 씨디램은 데이터 대기 싸이클 Tdw로 들어가고, 또 소정의 클록 싸이클이 지난후에 유효 데이터가 공급된다.

(캐쉬 미스 읽기(비-버스트,캐쉬가능,홀드))

제142도에 있어서, 처음에 캐쉬가능 읽기 명령이 공급되고, 또 만일 캐쉬 미스가 발생하면, 데이터 전송이 수행된다.

이 경우에, 유효 데이터가 소정의 클록 싸이클의 지연후에 공급된다. 데이터가 캐쉬가능이기 때문에, 캐쉬 인에이블신호 KEN#은, 데이터 대기 싸이클 Tdw로부터 데이터 싸이클 Td로 변경될 때 "L"로 설정된다.

버스트 준비신호 BRDY#는, 유효 데이터가 공급되는 때에만 "L"로 된다. 신호 DH#/SP#가 최대 30T로제한된 소정의 시간 주기동안에 "L"로 유지될 때에는, 씨디램은 데이터 홀드상태로 들어가서 유효 데이터가 유지된다.

신호 DH#/SP#가 "H"로 상승될 때에는, 출력 데이터는 그 다음 싸이클에서 고임피던스 상태로 설정된다.

(쓰기(버스트))

제143도에 있어서, 어드레스 싸이클 Ta서, 어드레스 스테이터스신호 ADS#가 "L"로 설정되고, 신호 M/IO#, D/C# 및 W/R#가 "H"로 설정되어, 데이터 쓰기모드가 지정된다.

여기서, 데이터 쓰기가 캐쉬가능인가 또는 불가능인가 하는 것은 문제가 아니다.

어느 경우이든, 데이터는 에스램 어레이나 또는 데이터 전송회로에 쓰여지고, 그에 따라 유효 데이터 DIN이 계속해서 쓰여질 같은 타이밍에서 얻어진다.

버스트 끝신호 BLAST#가 "L"로 되면, 로컬 메모리 인에이블신호 LME#와 버스트 준비신호 BRDY#는모두, 그 다음 마스터 클록 CLK의 상승에서 "H"로 상승한 후에 고임피던스 상태가 설정된다.

캐쉬 인에이블신호 KEN#은 "L"로부터 고임피던스 상태로 설정된다. 제143도에 따르면, 데이터는, 싸이클1에서 공급된 어드레스 ADD로부터 이웃의 어드레스로 계속해서 쓰여진다.

(쓰기 (비-버스트))

제144도에 있어서, 쓰기 명령이 싸이클 1에서 공급된다.

비-버스트이기 때문에, 유효 데이터가 그 다음 싸이클에서 확정되면, 버스트 끝신호가 BLAST#는 "L"로 떨어진다.

이리하여, 로컬 메모리 인에이블신호 LME#와 버스트 준비신호 BRDY#는 모두 "H"로 상승하고, 또 캐쉬인에이블신호 KEN#과 함께 이들은 모두 그 다음 클록 싸이클에서 고임피던스상태로 설정된다.

(캐쉬 미스 쓰기(버스트))

제145도에 있어서, 먼저 쓰기 명령이 공급된다.

캐쉬 미스이기 때문에, 요구된 어드레스의 메모리셀이 캐쉬안에 놓일 때까지 데이터 쓰기가 시작되지 않는다.

이러한 대기 시간의 끝이 지난 후, 데이터는 계속해서 쓰여진다.

이 경우, 데이터 쓰기의 시작의 타이밍은 후에 설명되는 래턴시에 의해서 결정된다.

버스트 끝신호 BLAST#는 "L"로 됨에 따라, 버스트 쓰기 동작이 완료된다.

(캐쉬 미스 쓰기(비-버스트))

제146도에 있어서, 싸이클 1에서, 즉 어드레스 싸이클 Ta서, 쓰기 명령이 공급된다.

캐쉬 미스인 때에는, 소정의 시간(제146도에서는 두번째 클록 싸이클)이 지난 후에, 요구된 메모리셀이 데이터 쓰기를 허용하는 선택된 상태로 설정된다.

이때, 유효 데이터가 쓰여지면, 외부 제어신호 LME#, KEN# 및 BRDY#는 "L"로 된다.

(파워온인 때의 초기화)

제147도에 있어서, 파위온인 때에는, 리세트신호 RST#가 "L"로 설정된다.

제147도는, 씨디램을 슬리프 싸이클 Ts로부터 동작상태로 세트하기 위한 동작 순서를 예로서 보여준다.

슬리프 싸이클 Ts는, 내부 셀 리프레쉬회로와 내부 전압 발생회로를 제외한 모든 회로가 정지된 동작을 하는 동작 싸이클이다.

이것은 전력손실을 감소시킨다.

내부 마스터 클록은 생성되지 않고, 또 입력도 받아들여지지 않는다. 즉 입력이 샘플되지 않는다.

그리하여, 초기화 싸이클 Ti이 실행된다.

이 초기화 싸이클에서, 리세트신호 RST#는 활성상태인 "L"로 설정되고, 또 신호 DH#/SP#는 비활성 상태인 "H"로 설정된다.

신호 DH#/SP#를 적어도 15T동안 "H"의 비활성 상태로 유지함으로써, 씨디램의 초기화가 실행된다.

이러한 초기화 동작에서, 위에서 설명한 명령 레지스터의 내용은 초기화되고, 디램이 초기화되고, 또 양방향 전송회로의 데이터도 초기화된다.

최초의 액세스는, 초기화 싸이클 Ti의 시작으로부터 최소 100T 주기의 지연이 있기까지는 허용되지 않는다.

이것은, 내부 회로가 초기상태로 되돌아가게 하는 것을 확실하게 하기 위한 것이다.

(CPU 리세트(씨디램은 리세트 않됨))

제148도에 있어서, CPU 리세트될 때에 리세트될 CPU와 초기화되지 않을 씨디램에 대해서 초기화가 실행되는 때에는, 리세트신호 RST#가 "L"의 활성상태로 유지된다.

이 상태에서, 초기화를 확실하게 보호하기 위하여 신호 DH#/SP#는 "L"로 유지된다.

CPU의 리세트가 해제된 때는, 리세트신호 RST#가 "H"로 상승된다.

그로부터, 신호 DH#/SP#가 비활성 상태인 "H"로 상승된다.

초기화 싸이클 Ti인 경우, 즉 CPU의 리세트가 해제된 때에, 신호 DH#/SP#를 토글하는 것 즉 리세트신호 RST#가 "H"로 상승되어 있을 때 이 신호를 "H"로 일단 세트한 후 다시 "L"로 낮추는 것이 금지된다.

이것은 씨디램의 초기화를 보호하기 위한 것이다.

슬리프모드로부터 이어지는 동작은 앞에서와 같은 방법이다.

(슬리프모드의 세트)

제149도에 있어서, 슬리프모드를 세트하기 위하여, 리세트신호 RST#와 리프레쉬신호 REF#는 모두 "H"로 세트되고, 데이터 홀드/슬리프모드신호 DH#/SP#는 "L"로 세트된다.

신호 DH#/SP#가 적어도 32T 주기동안 그대로 유지되면, 씨디램은 슬리프모드로 들어간다.

이 상태에서, 내부 동작은 수행되지 않고, 셀프 리프레쉬만 실행된다.

(슬리프모드의 취소)

슬리프모드를 취소하기 위하여, 리세트신호 RST#와 리프레쉬신흐 REF#는 모두 "L"로 세트되고, "L"에있던 데이터 홀드/슬리프모드 DH#/SP#는 제150도와 같이 "H"로 상승된다.

이렇게 상승할 때 신호 DH#/SP#의 토클은 금지된다.

이것은 씨디램의 초기화를 보호하기 위한 것이다.

신호 RST#, REF# 및 DH#/SP#가 모두 "L"로 세트된 후 적어도 15T의 주기가 지날 때까지는 최초의 액세스가 허용되지 않으여, 이것은 내부 회로들을 동작가능한 상태로 확실하게 세트하기 위한 것이다.

(명령 레지스터 읽기/쓰기)

명령 레지스더를 액세스하기 위한 동작모드는, "명령 레지스더 인덱스 셀" 명령인 CMIS와, 명령 레지스터의 데이터를 읽기 위한 "명령 레지스터 읽기" 명령인 CMRR, 및 명령 레지스터에 데이터를 쓰기 위한 "명령 레지스터 쓰기" 명령인 CMR을 포함한다.

명령 인덱스는 제공된 다수의 명령 레지스터를 식별하기 위한 것이다. 명령 레지스터의 읽기/쓰기는 명령레지스터의 구조 및 동작과 함께 나중에 상세하게 설명될 것이다.

데이터가 액세스될 것인가 또는 인덱스가 액세스될 것인가 하는 것은 제151도의 어드레스 비트 A0로 지시된다.

어드레스 스테이터스신호 ADS#와 신호 M/IO#는 모두 "L"로 세트된다.

실행될 것이 데이터 읽기인가 또는 쓰기인가 하는 것은 신호 W/R#에 의해서 결정된다.

레지스터 인덱스가 세트될 것이면, 신호 W/R#은 "H"이든 "L"이든 관계없다.

그 다음 싸이클에서, 명령 레지스터 인에이블신호 CME는 "L"로 세트된다.

따라서, 명령 레지스터에 대한 액세스가 수행된다.

명령 레지스터 인에이블신호 CME가 "L"의 활성상태로 세트된 후, 명령 레지스터에 대한 데이터 쓰기/읽기가 수행된다.

제152도는 여러 싸이클의 상태변화를 표로 보여준다.

싸이클 Tc1은 명령싸이클 1로서, 어드레스 스테이터스신호 ADS#가 활성화되고 신호 M/IO#가 "L"로 세트된 때 설정된다.

싸이클 Tc1후에, 명령 레지스터 인에이블신호 CME가 추적된다.

추적의 결과로서, 만일 CME가 활성화되어 있으면, 씨디램은 싸이클 Tc2로 들어간다.

만일 이때 CME가 비활성 상태이면, 씨디램은 어드레스 싸이클 Ta로 되돌아간다.

두번째 명령 싸이클 Tc2가 위에서 설명한 최초의 명령 싸이클 Tc1에 이어서 실행된다.

이 싸이클에서, 명령 레지스터에 대한 쓰기 또는 읽기가 수행된다.

이때, 액세스될 명령이 명령 레지스터 인덱스 셀 명령에 의해서 표시된다.

명령 레지스터 인덱스를 세트하기 위하여, 어드레스가 이용된다.

개개의 상태변화에서 영향을 받는 신호조건은 다음과 같다.

A : (어드레스 싸이클 Ta에서 데이터 싸이클 Td로의 변화): 신호 ADS#가 활성상태에 있고, 신호 M/IO#는 "H"에 있고, 장치는 선택된 상태에 있고, 리세트신호 RST#는 비활성 상태에 있고, 버스트 준비신호BRDY#는 활성상태에 있을 때, 이 조건은 실현된다.

B : 이 상태는, 어드레스 싸이클 Ta에서 데이터 대기 싸이클 Tdw로의 변화를 나타낸다.

이 상태는, 신호 ADS#가 활성상태에 있고, 신호 M/IO#는 "H"에 있고, 장치는 선택된 상태에 있고, 리세트신호 RST#는 비활성 상태에 있고, 버스트 준비신호 BRDY#는 비활성 상태에 있을 때, 실행된다.

C : 이 상태는, 데이터 대기 싸이클 Tdw에서 데이터 싸이클 Td로의 변화를 나타낸다.

이 상태는, 신호 DH#가 비활성 상태에 있고, 리세트신호 RST#는 비활성 상태에 있고, 버스트 준비신호BRDY#는 활성상태에 있을 때, 실행된다.

D : 이 상태 변화는, 데이터 싸이클 Td를 반복한다.

이 상태는, DH#가 비활성 상태에 있고, 버스트 끝신호 BLAST#는 비활성 상태에 있고, 리세트신호RST#는 비활성 상태에 있고, 버스트 준비신호 BRDY#는 활성상태에 있을 때, 실행된다.

F : 데이터 싸이클 Td에서 데이터 대기 싸이클 Tdw로의 변화는, 신호 DH#가 비활성 상태에 있고, 버스트 끝신호 BLAST#는 비활성 상태에 있고, 리세트신호 RST#는 비활성 상태에 있고, 버스트 준비신호BRDY#는 비활성 상태에 있을 때, 실행된다.

G : 데이터 싸이클 Td에서 어드레스 싸이클 Ta로의 귀환은, 신호 DH#와 RST#는 모두 비활성 상태에있고, 버스트 끝신호 BLAST#는 활성상태에 있을 때, 실행된다.

H : 데이터 대기 싸이클 Tdw에서 데이터 홀드 싸이클 Tdh로의 변화는, 신호 DH#가 활성상태에 있고, 리세트신호 RST#는 비활성 상태에 있을 때, 실행된다.

I : 데이터 홀드 싸이클 Tdh에서 데이터 싸이클 Td로의 변화는, 신호 DH#, BLAST# 및 RST#는 모두 비활성 상태에 있고, 버스트 준비신호 BRDY#는 활성상태에 있을 때, 실행된다.

J : 데이터 홀드 싸이클 Tdh에서 데이터 대기 싸이클 Tdw로의 변화는, 신호 DH#, BLAST#, RST# 및BRDY#가 모두 비활성 상태에 있을 때, 실행된다.

K : 데이터 홀드 싸이클 Tdh에서 어드레스 싸이클 Ta로의 변화는, 신호 DH#와 RST#는 모두 비활성 상태에 있고, 버스트 끝신호 BLAST#는 활성상태에 있을 때, 실행된다.

L : 어드레스 싸이클 Ta에서 처음의 명령 싸이클 Tc1으로의 변화는, 어드레스 스테이터스신호 ADS#를 활성상태로, 메모리 입출력신호 M/IO#를 "L"로, 리세트신호 RST#를 비활성 상태로 세트함으로써 실행된다.

M : 처음의 명령 싸이클 Tc1에서 두번째의 명령 싸이클 Tc2로의 변화는, 명령 레지스터 인에이블신호CME#를 활성상태로, 리세트신호 RST#를 비활성 상태로 세트함으로써 실행된다,

N : 두번째의 명령 싸이클 Tc2에서 어드레스 싸이클 Ta로의 변화는, CME#와 RST#를 비활성화 시킴으로써 실행된다.

O : 두번째의 명령 싸이클 Tc2에서 어드레스 싸이클 Ta로의 변화는, 리세트신호 RST#가 비활성 상태가 되었을 때 실행된다.

P : 어드레스 싸이클 Ta는, 어드레스 스테이터스신호 ADS#와, 리세트신호 RST#가 모두 비활성 상태로 세트된 때에 실행된다.

Q : 여러가지의 싸이클로부터 초기 싸이클 Ti로의 변화는, 리세트신호 RST#를 활성상태로 세트시킴으로써 실행된다.

R : 초기화 싸이클 Ti로부터 어드레스 싸이클 Ta로의 변화는, 리세트신호 RST#를 비활성 상태로 세트시킴으로써 실행된다.

S : 어드레스 싸이클 Ta에서 슬리프 싸이클 Ts로의 변화는, 슬리프모드신호 SP#가 활성상태로, 리세트신호 RST#를 비활성 상태로 세트된 때에 실행된다.

이때, 신호 SR뚜는 적어도 32T 싸이클동안 활성상태로 유지되어야 한다.

T : 슬리프 싸이클 Ts는, 슬리프모드신호 SP#가 활성상태에 있는 때는 유지되어야 한다.

신호 SP#는 클록신호와 비동기적으로 샘플된다.

U : 슬러프 싸이클 Ts로부터 어드레스 싸이클 Ta로의 변화는, 슬리프모드신호 SP#가 비활성화된 때 실현된다.

액세스를 허용하도록 슬러프모드가 최소되려면, 슬리프모드신호 SB#가 비활성화된 때부터 적어도 15T 주기만큼이 필요하다.

(명령 레지스터)

제153A와 153B는 명령 레지스터의 데이터의 읽기/쓰기를 수행하기 위한 제어신호와 각각의 싸이클에 대한 진리표를 보여준다.

제153A도에 있어서, 명령 레지스터 액세스 싸이클은, 어드레스신호 비트 A0뿐만 아니라 신호 M/IO#, D/C# 및 W/R# 및 CME#를 사용함으로써 실현된다.

이것은 제151도의 타이밍 챠트에서 보여준 각 제어신호의 상태를 상세히 보여준다.

명령 레지스터가 액세스되는 때, 신호 M/I0#는 "L"로 세트된다.

D/C# 및 W/R# 및 CME#를 사용함으로써 실현된다.

이것은 제151도의 타이밍 챠트에서 보여준 각 제어신호의 상태를 상세히 보여준다.

명령 레지스터가 액세스되는 때, 명령 레지스터 인에이블신호 CME가 "L"로 세트된 때는, 앞의 클록 싸이클에서 공급되었던 신호가 취해지고, 표시된 동작이 수행된다.

어드레스신호 비트 A0가 0이면, 명령 레지스터 인덱스 셀 CIMS 싸이클이 지시된다.

어드레스신호 비트 AO가 1이고 쓰기/읽기신호 W/R#가 0이면, 명령 레지스터 읽기 싸이클 CMRR이 세트된다.

어드레스신호 비트 A0가 1이고 쓰기/읽기신호 W/R#가 1이면, 명령 레지스터 쓰기 싸이클 CMRW가 세트된다.

명령 레지스터 인에이블신호 CME가 "1"로 세트된 때는, 명령 레지스터는 전혀 동작하지 않는다.

제153B도에 있어서, 데이터가 명령 레지스터에 쓰여질 경우, 즉 미리 정해진 모드가 세트될 경우이면, 명령 레지스터 인덱스 셀 CM1S와 명령 레지스터 쓰기 싸이클 CMRW가 계속적으로 실행된다.

명령 레지스터 인덱스 셀 CMIS에 의해서, 입출력단자 DQ0-DQ7에 따라서 한개의 명령 레지스터가 명령레지스터 인텍스 00h-1Ch로부터 선택된다.

명령 레지스터에 청부된 인텍스 00h-1Ch는 16진법의 표시이다.

명령 레지스터 쓰기 싸이클 CMRW에서, 입출력단자 DQ0-DQ7에 공급된 데이터는 선택된 레지스터 인덱스에 쓰여진다.

위에서 설명원 동작을 반복함으로써, 데이터 쓰기가 모든 요구된 명령 레지스터에 대해 실행된다.

명령 레지스터에 지정된 데이터가 읽혀지려는 것이면, 명령 레지스터 인덱스 셀 CIMS 싸이클과 명령 레지스터 읽기 싸이클 CMRR이 수행된다.

따라서, 선택된 명령 레지스터 인덱스의 지정된 데이터가 읽혀진다.

명령 레지스터의 필요한 내용이 모두 읽혀지려면, 위의 동작이 반복된다.

(명령 레지스터 인덱스 00h)

제154도에 있어서, 인덱스 00h의 명령 레지스터는 8비트의 폭을 가진다.

비트 7은, 후에 설명될 자동 리프레쉬 제어핀 REF#의 입력핀 또는 출력핀을 세트하기 위하여 사용된다.

비트 7이 0으로 세트되어 있으면, REF# 단자는 신호 입력핀으로 작용한다.

비트 7이 1로 세트되어 있으면, REF# 단자는 신호 출력핀으로 작용한다.

비트 7이 1에 있을때는, REF# 단자의 상태는 빌트-인 리프레쉬 타이머에 의해서 제어된다.

다시 말해서, REF# 단자가 출력단자로 작용할 때는, 리프레쉬 요구신호가 내부 리프레쉬 타이머로부터 생성된다.

비트 6은, 히트 쓰기때의 캐쉬 동작을 표시하기 위하여 사용된다.

다시 말해서, 히트 쓰기때에 되쓰기가 실행될 것인가 말것인가를 세트한다.

비트 5는, 얼로케이션이 행해지야 할 것인가 말것인가를 표시하는, 미스 쓰기때의 캐쉬 동작을 표시하기위하여 사용된다.

비트 3과 4는, 리프레쉬 간격을 세트하기 위하여 사용된다.

리프레쉬 간격은, 마스터 클록의 주파수와 동작모드(슬리프모드 등과 같은 시간)에 따라서 적합한 값으로 세트된다.

비트 2는 버스 싸이즈를 표시하기 위하여 사용된다.

버스 싸이즈는 후에 설명될 섀도우 램을 결정하기 위하여 사용된다.

버스 싸이즈로서는, 32비트 버스와 64비트 버스가 준비된다.

비트 0과 1은 메모리 뱅크의 수를 표시하기 위하여 사용된다.

어드레스 아키텍춰는 메모리 뱅크의 수에 따라서 변한다.

「인덱스 01h」

제155도는 인덱스 01h의 명령 레지스터의 구조이다.

다음에 설명하는 것과 같이, 모든 명령 레지스터는 8비트의 폭을 가진다고 가정한다.

비트 5-7은, 마스터 클록의 주파수를 세트하기 위하여 사용된다.

33MHz, 40MHz, 50MHz 및 66MHz가 주파수로서 가능하다.

후에 설명될 자동 리프레쉬 제어핀 REF#의 입력핀 또는 출력핀을 세트하기 위하여 사용된다.

비트 2-4는 대기 싸이클의 수를 세트하기 위하여 세트된다.

다시 말해서, 액세스 싸이클에서 유효 데이터의 출력이 나올때까지의 대기 기간을 세트한다.

즉시 동작(no-wait operation)이면, 유효 데이터가 그 다음 싸이클인 액세스 싸이클에서 출력된다.

비트 2,3 및 4는 각각 버스트 싸이클과, 쓰기 싸이클과, 읽기 싸이클을 위한 대기상태를 세트한다.

비트 0과 1은 각각 버스트 길이와 버스트형을 세트한다.

4가 버스트 길이로 준비된다.

버스트형은 다른 데이터가 번갈아서 공급되는 인터리브형과 동일한 처리장치가 액세스하는 순서형을 포함한다.

인터리브형은, 비디오 처리 장치와 CPU가 후에 설명할 영상처리 시스템에서 번갈아서 액세스할 때 사용된다.

(인덱스 02-03h)

제156도는 인덱스 02-03h의 명령 레지스터의 구성을 보여준다.

인덱스 02-03h의 명령 레지스터는, 캐쉬불능의 영역을 세트하기 위하여 사용된다.

캐쉬불능 영역이란, 디램 어레이의 데이터가 캐쉬로서의 에스램 어레이안에 지정되지 못하는 디램 어레이영역을 말하는데, 그러나 CPU는 직접 디램 어레이에 액세스한다.

인덱스 02h의 명령 레지스터의 비트 7은, CPU 어드레스영역(0C0000-0C7FFFFh)이 캐쉬가능인가 또는 캐쉬불능인가를 표시하기 위하여 사용된다.

인텍스 02h의 명령 레지스터의 비트 4-6은, 캐쉬불능 메모리 블록의 싸이즈를 표시하기 위하여 사용된다.

64K 비트, 128K 비트, 256K 비트, 512K 비트가 블록 싸이즈로 가능하다.

인덱스 02h의 명령 레지스터의 비트 0-3과, 인덱스 03h의 명령 레지스터의 비트 0-7은, 캐쉬불능 메모리 블록의 시작 어드레스를 표시하기 위하여 사용된다.

여기서, 제154도에 있는 인덱스 00h의 비트 2에 의해 지시된 버스 싸이즈에 따라서, 씨디램 어드레스 아키텍춰가 변한다.

인텍스 02-03h의 명령 레지스터에 의해 세트된 캐쉬불능 메모리 블록의 시작 어드레스는, 인덱스 00h의비트 2에 의해 지정된 명령 레지스터 어드레스에 대응한다.

(인덱스 04-05h)

제157도는 인덱스 02-03h의 명령 레지스터의 구조이다.

인덱스 04-05h의 명령 레지스터는, 캐쉬불능의 영역을 세트하기 위하여 사용된다.

인덱스 02-03h의 명령 레지스터에 있어서, 캐쉬불능 영역은 어드레스신호 비트 A21-A14(또는 A20-A13)에 의해 결정되며, 이 영역은, CPU 어드레스영역 0C0000-0C7FFFFh의 어느 곳에나 세트될 수 있다.

제157도의 인덱스 04-05h의 명령 레지스터는 어느 영역이든 캐쉬불능 영역으로 세트할 수 있다.

인덱스 04h의 명령 레지스터의 비트 4-6은, 캐쉬불능 메모리 블록의 싸이즈를 표시하기 위하여 사용된다.

인덱스 04h의 명령 레지스터의 비트 0-3과, 인덱스 05h의 명령 레지스터의 비트 0-7은, 캐쉬불능 메모리 블록의 시작 어드레스를 표시하기 위하여 사용된다.

이 경우, 인텍스 04-05h에 의해 지시된 캐쉬불능 영역은 어드레스신호 비트 A14-A21(또는 A13-A20)에 의해 결정된다.

(인덱스 04-05h)

제158도는 인덱스 06-07h의 구조이다.

제158도에 있어서, 인덱스 06-07h의 명령 레지스터는, 테스트모드를 표시하기 위하여 사용된다.

지원될 수 있는 테스트모드는, 리프레쉬 카운터 테스트와 모든 어드레스영역이 캐쉬불능 영역으로 세트되는 테스트모드를 포함한다.

리프레쉬 카운터 테스트는, 디램 어레이의 리프레쉬 동작을 위해 사용된 리프레쉬 어드레스를 생성하기 위한 카운터가 정상적으로 동작하는가를 결정하는 테스트모드이다.

어드레스영역은, 디램 어레이의 메모리셀이 결함이 있는가를 테스트할 수 있도록 완벽하게 캐쉬불능으로 만들어진다.

인덱스 07h의 명령 레지스터는 앞으로의 기능확장을 위해 이용된다.

(인덱스 10-1Ch)

인덱스 10-1Ch의 명령 레지스터는, 제159와 160도에 있는 섀도우 램 영역의 읽기/쓰기를 제어하기 위하여 사용된다.

CPU 어드레스영역 0DC00-0FFFFh는 섀도우 램 영역을 위해 준비된다.

CPU 어드레스영역은 각 인덱스에 할당된다.

각 CPU 어드레스에 쓰기/읽기의 인에이블/디스에이블은, 명령 레지스터 인덱스에 있는 비트 W와 R의값에 의해서 세트된다.

(읽기/쓰기 래턴시)

제161도는 액세스후에 유효 데이터의 읽기 또는 쓰기를 위하여 필요한 클록의 수, 즉 래턴시를 나타낸다.

주파수 명령은, 제155도를 참조하여 의에서 설명된 인덱스 01h의 명령 레지스터의 비트 5-7에 의해 세트된다.

래턴시 길이는 각 클록 주파수에 따라 세트된다.

읽기 동작에 있어서는, 만일 히트이면, 액세스한 그다음 클록 싸이클에서 유효 데이터가 출력되고, 그에따라 데이터가 각 클록 싸이클에서 계속 출력된다.

캐숴 미스인 때에는, 유효 데이터가 공급될 때까지 미리 설정된 클록 싸이클이 필요하다.

"비더티"와 "더티"는, 각각 더티비트의 오프와 온상태를 나타낸다.

다시 말해서, 에스램 캐쉬에 지정된 데이터가 디램 어레이의 대응하는 메모리셀에 지정된 데이터와 다른가 아닌가를 표시한다.

더티비트가 더티상태를 지시하는 온이면, 에스램 어레이의 내용은 디램 어레이안으로 되쓰여져야 한다.

외부 액세스와 병행해서, 씨디램안에서, 에스램 어레이와 디램 어레이 사이에서의 데이터 전송은 수행될 것이다(페이지모드 전송과 고속 되복사(copy back) 모드를 참고).

제161도에서, 이러한 데이터 전송을 위해 필요한 싸이클의 수는 괄호『 』안에 표시된다.

미스 동작이 계속되면, 압의 미스 동작이 완료될 때까지 대기하는 것이 필요하다.

쓰기 동작에 있어서는, 래턴시는, 액세스가 캐쉬 히트인가 또는 캐쉬 미스인가에 관계없이 동일한데, 이는 데이터가 데이터 전송게이트에 직접 쓰여질 수 있기 때문이다.

(세트 업/홀드 시간)

씨디램에서, 데이터 입출력은 마스터 클록 CLK와 동기되어 수행된다.

그러므로, 입력실호의 세트업 시간과 홀드 타임 시간은 마스터 클록 CLK의 상승에지에 관련하여 표시된다.

제162도는 입력신호의 세트업 시간과 홀드 타임 시간을 보여준다.

제163도는 출력신호의 설정된 시간을 나타낸다.

출력신호는, 마스터 클록 CLK의 상승으로부터 소정 시간주기의 래턴시 후에 유효하게 되며, 마스터 클록CLK의 상승으로부터 소정 시간주기 후에는 무효로 된다.

(출력회로)

제164에 있어서, 일반적으로, 다수의 씨디램이 메모리 시스템을 구성하기 위하여 사용된다.

제164도에 있어서, 4행*4얼로 배열된 씨디램 CR00-CR33이 4개의 뱅크를 구성함을 보여준다.

뱅크 #0은 씨디램 CR00-CR03으로 구성되고, 뱅크 #1은 씨디램 CR10-CR13으로 구성되고, 뱅크 #2는씨디램 CR20-CR23으로 구성되고, 뱅크 #3은 씨디램 CR30-CR33으로 구성되어 있다.

각 씨디램은 8비트 버스 7501을 포함한다(일반적으로 문자 7501a-7501d를 말한다).

8비트 데이터 버스 7501a-7501d은 32비트 데이터 버스 7501e에 접속된다.

씨디램은 각각 제어 버스 7500(7500a-7500d)에 접속된다.

제어 버스 7500a-7500d는 주제어 버스 7500e에 접속된다.

위에서 설명한 것처럼, 씨디램은 스스로 제어신호를 생성한다.

즉, 버스트 준비신호 BRDY#, 캐쉬 인에이블신호 KEN#, 로컬 메모리 인에이블신호 LME# 및 출력에 세트될 리프레쉬 표시신호 REF#를 생성한다.

이 신호들을 공급하기 위한 부분은 신호선에 접속된 와이어드 OR이 되도록 구성된다.

예로서, 버스트 준비신호 BRDY# 살핀다.

이 신호는 "L"인 때에 활성으로 되는데, 이때에 유효 데이터가 공급되었음을 CPU에게 알려서 CPU가 공급된 데이터를 처리하게 하여, 또한 캐쉬 인에이블신호 KEN#의 활성상태("L" 레벨)에 따라서 CPU안에 있는 캐쉬부에 공급된 데이터를 저장한다.

이러한 경우, 출력에 CMOS 인버터가 사용된 때에는, 한개의 트랜지스터는 온으로 되어서 전류는 신호선을 통하여 일정하게 흐르며, 이는 씨디램의 전력소비를 증가시킨다.

클록된 인버터를 포함한 3-상태 버퍼가 신호 출력부에 사용되면, 클록 제어가 필요한데, 이는 복잡한 회로 구조와 대규모 장치로 된다.

그러므로, 제165A도에 보인 것과 같은 개방 드레인구조가 그러한 제어신호를 생성하기 위한 출력부로 사용되여, 여기서 신호선은 풀업 ㅈ항 R에 의하여 전원공급전위 Vcc에로 풀업된다.

제165A에 있어서, 서로 평행한 출력 트랜지스터 OTA와 OTB는 신호선 9010에 접속된다.

출력 트랜지스터 OTA와 OTB는, 신호선 9010을 방전시키기 위하여 각각 씨디램의 CRA와 CRB에 있는 신호 ø1과 ø2를 표시하는 출력에 응답하여 작동된다.

풀업 저항 R은 신호선 9010 위에서 제공된다.

씨디램의 CRA와 CRB은 동시에 출력되지 않음이 가정되어 있다.

다시 말해서, 트랜지스터 OTA와 OTB가 동시에 구동되지 않는다.

이 메모리들은 제164도의 구조에서 서로 다른 뱅크에 소속된다.

제165A도에 있는 회로의 동작은 제165B도의 신호파형을 참조하면서 상세히 설명한다.

읽기 표지가 씨디램 CRA에 공급되고 유효 데이터가 공급된다.

이 경우, 먼저 신호 ø1이 "H"로 상승하면서 출력 트랜지스터 OTA를 도통시킨다.

이어서, 풀업 저항 R에 의해서 전원전위 Vcc로 풀업된 신호선 9010의 전위 SigA는 출력 트랜지스터 OTA를 통하여 빠르게 방전된다.

데이터 출력 동작이 완료되면, 신호 ø1이 "L"로 하강한다.

이어서, 신호선 9010이 풀업 저항 R에 의해서 전원전위 Vcc로 풀업된다.

풀업 저항 R의 값은 비교적 크게 세트하여서 전류소비를 적게 한다.

그후, 씨디램 CRB가 액세스되고 신호 ø1이 "H"로 상승한다.

이어서, 출력 트랜지스터 OTB는, 신호선 9010을 접지전위 레벨로 방전시키기 위하여 도통된다.

설정된 처리가 완료된 후, 신호 ø2는 "L"로 하강하고, 신호선 9010은 다시 전원전위 Vcc로 챠지된다.

위에서 설명된 출력부를 사용함으로써, 신호 BRDY#와 같은 필요한 신호들이 간단한 회로를 통하여 CPU로 전송될 수 있다.

신호선 9010이 풀업 저항 R에 의해서 챠지된다고 할지라도, 신호선 9010에는 기생 커패시턴스 C가 존재한다.

그러므로, 신호선 9010의 전위 SigA를 "L"에서 "H"로 상승시키기 위하여 시상수 RC에 의해 정의되는 시간이 필요하다.

CPU는, 그 다음 액세스가 가능한가, 또 신호선 9010의 신호 SigA의 상태에 따라서 유효 데이터가 공급되는가를 결정한다.

그러므로, 신호선 9010의 신호 SigA의 상승이 적당하고 또 마스터 클록 CLK의 상승에지에서 "L"에 있는것으로 결정된다면, 잘못된 데이터가 얻어질 수도 있다.

CPU는 신호 SigA의 상태에 따라서 그 다음 액세스가 가능한가를 결정하기 때문에, 이 경우, 뱅크를 전환해서 다른 뱅크의 메모리를 액세스하는 것이 불가능하며, 이것이 고속동작을 방해한다.

풀업 저항 R의 저항값을 더 적게 하면, 신호선 9010은 고속으로 챠지될 수 있다.

그러나, 그럴 경우, 신호선 9010에는 큰 전류가 흐르고, 메모리 시스템의 전력소비가 증가된다.

제166도는, 본 발명에 따른 개선된 출력부를 가진 씨디램의 구조를 보여준다.

제166도에 있어서, 씨디램의 출력부는 신호선 9010을 방전시키는 출력 트랜지스터 9011 및 소정 기간동안 신호선 9010을 충전하는 트랜지스터 9012를 포함한다.

씨디램 CRA의 출력부는, 신호선 ø1D에 따라서 도통되는 출력 트랜지스터 9011a와 신호 ø1L에 따라서 도통되는 p채널 MOS 트랜지스터 9012a를 포함한다.

신호 ø1L이, 신호 ø1D의 하강에만 응답해서 소정 기간동안 "L"로 유지된다.

씨디램 CRB는, 신호 ø2D에 따라서 도통되는 출력 트랜지스터 9011a와 신호 ø1L에 따라서 도통되는 p채널 MOS 트랜지스터 9012a를 포함한다.

신호 ø1L이, 신호 ø1D의 하강에만 응답해서 소정 기간동안 "L"로 유지된다.

씨디램 CRB는, 신호선 9010을 방전시키기 위하여 신호 ø2D에 따라서 도통되는 출력 트랜지스터 9011b와신호 ø2L만에 응답하여 소정 기간동안 신호선 9010을 충전하는 p채널 MOS 트랜지스터 9012b를 포함한다.

마스터 클록 CLK가 신호선 9010을 통하여 씨디램 CRA와 CRB에 공급된다.

제166도의 출력부의 동작은, 제167도를 참조하여 상세히 설명한다.

먼저, 씨디램 CRA는 동작가능 상태로 세트되고 소정의 처리를 실행한다고 가정한다.

이때, 어떤 처리(도면에서는 ㅁ으로 표시되어 있음)가 마스터 클록 CLK의 상승에지로부터 시작해서 실행되고, 소정기간의 지연후에 신호 ø1D는 "H"로 상승하여서 신호선 9010을 접지전위 레벨로 방전시킨다.

이때, 소정기간(이 기간의 길이는 데이터 홀드 주기, 버스트 길이등에 마라 변함)이 경과한 후, 신호 ø1D는 트리거신호로 사용된 마스터 클록 CLK의 상승에지와 함께 "L"로 하강한다.

신호 ø1D의 하강은 트리거로 사용되여, 신호 ø1L은 "L"로 하강하여 소정 기간동안 그대로 유지된다.

따라서, 트랜지스터 9011a는 오프되고, 트랜지스터 9012a는 도통된다.

이와같이 하여, 신호선 9010은 트랜지스터 9012a를 통하여 고속으로 챠지된다.

소정 기간의 지연후, 트랜지스터 9012a는 오프상태로 변한다.

이때, 제162도에 있는 것처럼, 출력신호는 마스터 클록 CLK의 상승에지로부터 소정 기간동안 변화하지않는다.

더 구체적으로 말하면, 풀다운 트랜지스터 9011은 마스터 클록 CLK의 상승에지로부터 소정 기간동안 지연된 후에야 오프상태로부터 온상태로 돌아간다. 그러므로, 이 기간동안, 트랜지스터 9012a는 온일지라도, 트랜지스터 9011b는 온으로 되지 않는다.

그러므로, 신호의 충돌이 없고, 통과전류는 트랜지스터 9012a로부터 트랜지스터 9011b로 흐르지 않으며, 신호선 9010은 고속으로 챠지된다.

신호 ø1L은 신호 ø1D를 트리거로 사용하여 생성되기 때문에, 트랜지스터 9011a와 트랜지스터 9012a는 동시에 도통되지 않는다.

그러므로, 통과전류가 씨디램 CRA를 통과하지 않는다.

트랜지스터 9012a는 소정 기간의 지연후에 오프상태로 변하기 때문에, 전력소비가 아주 작게 된다.

이때, 신호선 9010의 신호 Sig의 상태에 따라서, 씨디램 CRB는 외부 CPU에 의해 액세스되고, 트랜지스터 9011b는 같은 방법으로 온되어서 신호선 9010을 방전시킨다.

또한, 트랜지스터 9011b는 오프되고, 여기서 신호ø₂L이 생성되고, 트랜지스터 9012b는 온되어서 신호선 9010을 소정 기간동안 고속으로 충전시킨다.

모든 씨디램은 마스터 클록의 상승에지를 트리거로 사용하여 동작한다.

기준으로 사용된 마스터 클록의 상승에지와 함께 여러가지 신호들의 퍼래미터가 세트된다.

그러므로, 풀업 트랜지스터 9012a와 9012b가 도통상태로 유지되는 기간은 정확하게 세트되어야 한다.

제168도는, 제어신호 øL과 øD를 생성하는 회로구조를 보여준다.

제168도에 있어서, 제어신호 생성 시스템은, 공급된 명령에 따라 소정 기간의 지연후 세트신호를 생성하기위한 처리회로 9020과, 처리회로 9020으로부터 공급되는 세트신호에 응답해서 세트되고 클록신호 CLK의 상승에지에서 리세트되는 세트/리세트 플립플롭 9021과, 플립플롭 9021의 출력을 반대로 하는 인버터회로 9022, 및 소정 펄스폭을 가진 원 쇼트 펄스를 생성하기 위하여 인버터희로 9022의 출력에 응답하는 원 쇼트펄스 생성회로 9023을 포함한다.

제어신호 øD는 세트/리세트 플립플롭 9021로부터 발생되는데, 이 신호는 출력선을 방전시키기 위하여 트랜지스터 9011을 도통시킨다.

원 쇼트 펄스 생성회로 9023에서 생성된 원 쇼트 펄스 øL은 출력신호선을 충전시키기 위하여 트랜지스터 9012를 도통시킨다.

제168도의 구조에서, 신호 øD는 마스터 클록신호 CLK의 상승에지에서 리세트된다.

리세트상태에 공급되는 신호 øD의 변화에 응답해서, 원 쇼트 펄스 øL이 소정 기간동안 발생된다.

처리회로 9020은 제166도에 있는 출력부로부터 출력된 신호의 내용에 따라 변화하는 동작을 한다.

세트/리세트 플립플롭 9021은 마스터 클록 CLK의 모든 상승에지에서 리세트된다.

그러나, 마스터 클록 CLK의 상승에지에 응답하여 처리 완료후에 리세트신호가 다른 처리회로에서 생성되는 회로구성이 사용되어도 좋다.

세트/리세트 플립플롭 9021은 리세트 능력보다 더 크게 만들어진 세트능력을 갖는다.

제169도는, 다른 제어신호 생성 시스템을 보여준다.

제168도에 있어서, 제어신호 생성 시스템은 세트입력에서 제168도의 인버터회로 9022로부터 공급된 신호를 수신하고 리세트입력에서는 마스터 클록 CLK를 수신하는 플립플롭 9025를 포함한다.

플립플롭 9025는 마스터 클록 CLK의 하강에 응답해서 리세트된다.

제어신호 øL은 상보출력 /Q로부터 생성된다.

제169도의 회로의 동작은 파형의 도면인 제170도를 참조하여 상세하게 설명된다.

신호 øD가 "H"에 있으면, 인버터회로 9022의 출력은 "L"이다.

이 상태에서, 신호 øL은 리세트상태로 유지된다.

다시 말해서, 그것은 "H"의 상태에 있다.

신호 øD가 "L"에 있으면, 인버터회로 9022의 출력은 상승하고, 플립플롭 9025는 세트된다.

그 응답에서, 신호 øL은 세트되어서 "L"로 된다.

마스터 클록 CLK가 하강하면, 플립플롭 9025는 리세트되고, 신호 øL은 "H"로 상승한다.

세트입력의 상승에 응답하여 세트되고 마스터 클록의 하강에 응답해서 리세트되는 에지 트리거형 플립플롭이 플립플롭 9025로 이용될 수도 있다.

플립플롭 9025는, 세트능력보다 더 크게 만들어진 리세트 능력을 가질 수 있다.

만일 그렇다면, 플립플롭 9025는 세트입력 S에 공급된 신호가 "H"의 활성상태에 있을지라도 마스터 클록의 하강에 응답해서 리세트된다.

위에서 설명한 것과 같이, 신호선 9010에 접속된 와이어드 OR인 회로의 출력이 마스터 클록신호 CLK에 동기되어 출력된 신호라고 한다면, 신호선은 동기되기 위하여 클록신호에 따라 정확한 타이밍에서 챠지될수 있고, 그리하여 신호선은 적은 소비전력이면서 고속으로 풀업 전위로 상승될 수 있다.

신호선 9010은, 전원전위 Vcc의 레벨로 풀업된다.

신호선 9010은 접지전위로 풀다운되어도 좋다.

이 경우에는, 그 구조가, 신호선 전위에 접속된 와이어드 OR이 출력의 구동 트랜지스터에 의해서 공급전원으로 챠지되는 것으로 되며, 출력에서 접지전위 레벨로 제공된 구동 트랜지스터를 통하여 신호선은 짧은기간 동안에 방전된다.

다시 말해서, 위에서 설명된 예에서 트랜지스터의 극성이 변경된다.

(테스트모드를 세트하는 방법)

제158도에 있어서, 인텍스 06h와 07h의 명령 레지스터를 사용함으로써, 테스트모드를 세트하여 테스트가실행된다.

예를 들면, 리프레쉬 카운터가 검사되고 디램 어레이는 직접 액세스될 수 있다.

이 경우, 사용자가 요구하지 않는 종류의 테스트모드가 있다.

예를 들면, 일반적으로 다이나믹 메모리셀의 축적 캐패시터의 한 전극인 셀평면에 기준전압(Vcc/2)이 공급되고, 또 여기서 셀평면 전압을 변경시키면서 파괴전압 특성을 측정함으로써 축적 캐패시터의 파괴전압 특성을 안전하게 하는 것이 필요하다.

이 경우, 일반적으로 공급되는 기준전압(Vcc/2)보다 더 높은 셀평면 전압으로 가속테스트가 수행된다.

그러한 동작을 위한 구조가 기술될 것이다.

제171도는 본 발명에 따른 씨디램에서 테스트모드를 세트하는 방법을 보여준다.

제171도를 참고하면, 테스트모드는 명령 레지스터 세트 싸이클(Tc1 또는 Tc2)이 연속적으로 두번 반복된다.

이때에 두번째 싸이클에서 명령 레지스터 인에이블신호 CME#는 "H"의 불활성 상태로 세트된다.

그 경우에 명령 레지스터에의 액세스는 수행되지 않는다.

즉, 이때에 적용된 어드레스는 테스트모드를 세트할 때에 공급된 어드레스 비트가 테스트모드를 나타내기위한 신호로서 사용된다.

이것은 대부분의 테스트모드들 사이에서 원하는 테스트모드의 진입을 인에이블한다.

그리고 동작가능한 상태만 지정한 테스트모드를 세트하는 겻이 가능하게 된다.

테스트모드를 취소하기 위해서 같은 명령 레지스터 세트 명령이 재적용된다.

이 경우에 첫번째 명령 싸이클 Tc1 또는 두번째 명령 싸이클 Tc2가 수행된다.

신호 CME#는 "H"로 유지된다.

위에서 기술한 바와 같이 테스트모드는 타이밍 신호에만 일치하여 입력된다.

지정한 테스트모드는 어드레스키에 일치하여 진입된다(이전에 기술한 어드레스신호 비트들의 조합).

그러므로, 공급전원 Vcc보다 더 높게 되도록 신호를 올려서 공급함으로써 테스트모드를 진입하는 방법과 비교하여 그 테스트모드는 더 높은 신뢰도를 가지고 쉽게 진입할 수가 있다.

테스트모드는 장치가 칩상에 마운트된 후에 즉시 이용될 수 있다.

테스트모드가 명령 레지스터 세트모드에 일치하여 진입되기 때문에, 명령 레지스터 세트 동작을 위한 명령과 다른 원하는 명령들이 테스트 동작중에 적용될 수 았다.

그 결과 씨디램(CDRAM)은 원하는 회로 동작을 수행할 수 있다.

명령어 레지스터를 포함하는 반도체 메모리장치에서 테스트모드로 진입하는 방법은 명령 레지스터 세트 싸이클을 이용할 수 있다.

예를 들면 제94도에서 나타낸 것과 같은 신호들의 진리표를 갖는 씨디램(CDRAM)에서 명령 레지스터들은 RAS#, CAS#, 그리고 DTD# 신호를 사용함으로써 세트될 수 있다.

그 경우에 명령 레지스터를 세트하기 위한 명령어는 제172도에 나타낸 바와 같이 외부 클록신호의 상승에지에서 공급된다.

다시 말하면 외부 제어신호 ext.CS#, ext.RAS#, ext.CAS#, 및 ext.DTD#는 또한 "L"로 세트된다.

이 명령은 2 클록 싸이클 동안 연속적으로 적용된다.

이 두번째 클록의 명령 레지스터 세트 싸이클에 따라 테스트모드는 진입되고 지정한 테스트모드는 시간이 외부 어드레스신호 ext.AD에 의해 세트된 때 수행된다.

많은 테스트모드로부터 하나의 테스트모드가 선택되는 구조 대신에 지정한 테스트모드에만 이전에 기술한 어드레스키에 따라 활성화되는 구조의 지정한 테스트모드가 사용될 수도 있다.

남아있는 테스트모드들은 명령 레지스터에서 테스트모드 세트에 일치하여 수행되는 구조로 사용될 수도있다.

일반적으로 제품의 규정에 따라 명령 레지스터 세트 명령이 적용될 때 다른 명령어의 입력은 3 싸이클에 한번 금지된다.

테스트모드가 규정에 따라 금지된 동작시간에 들어가기 때문에 CDRAM의 잘못된 동작을 일으키는 잘못된 테스트의 진입은 막을 수 있다.

제173도는 테스트모드 세트회로의 구조의 예이다.

제173도에 따르면, 테스트 명령 모드 세트회로는 명령 레지스터 세트 명령의 입력을 검출하기 위하여 외부 제어신호를 받는 명령 검출회로 9030; 명령 검출회로 9030으로부터 검출신호를 카운트하기 위한 카운터9032; 이때 입력된 어드레스신호와 일치/불일치를 판별하기 위하여 전술된 키를 비교하기 위해 카운터 9032로부터 2 카운트신호에 응답하는 어드레스키 검출회로 9035; 및 테스트모드를 세트하기 위한 어드레스키 검출회로 9035로부터 일치 검출신호에 대한 응답하여 활성화되는 테스트회로 9034을 포함한다.

테스트회로 9034는 카운터 9034로부터 3 카운트 증가신호에 대한 응답으로 디스에이된다.

명령 레지스터 9033은 명령을 검출하는 회로 9030로부터 명령 검출신호에 대한 응답하여 활성화되게 한다.

세번째 구체적인 구조에서 명령 레지스터 9033에 대한 액세스는 단지 명령 인에이블신호 CME#가 활성화될 때만 허용된다.

명령 검출신호가 연속으로 클록 싸이클에 두번 적용될때, 카운터 9032는 카운터 증가신호를 발생하고 어드레스키 검출회로 9035에 그것을 적용한다.

카운터가 증가한 후에 다음 적용된 명령 검출신호에 대한 응답으로 테스트회로 9034를 디스에이블된다.

테스트회로 9034는 어드레스키 검출회로 9035로부터 키 검출신호에 대한 응답으로 이전에 기술한 테스팅 동작을 허용한다.

셀평면 범프 테스트 수행될 때, 예를들면, 셀평면에 연결된 기준전압 소스, 즉, Vcc/2의 전위를 발생하는 기준전위 발생 소스에 연결된 노드는 외부 전원공급 터미널에 연결된다.

그러므로, 셀평면 전압은 쉽게 상승할 수 있다.

노드의 연결이 테스트를 위한 내부전압 발생회로에 전환되는 구조와 테스트를 위한 내부전압 발생회로가 테스트회로의 제어아래 이전에 기술한 전압이 발생되는 구조로 사용될 수도 있다.

테스트회로 9034는 테스트를 위하여 그와 같은 내부전압 발생회로를 포함할 수 있다.

제174도는 테스트모드 세트회로의 또다른 구조를 보여준다.

제174도에서 언급한 것치럼, 카운터 9042는 명령 검출회로 9040로부터 명령 레지스터 세팅 명령을 검출하며 그러므로 숫자를 카운트한다.

테스트모드 세팅회로 9044는 카운터 9044로부터 2 카운트를 증가시키는 응답에서 액티브되며 그때에 적용된 어드레스에 일치하여 이전에 기술한 테스트모드를 세트한다. 좀 더 세부적으로 테스트모드 세팅회로 9044는 어드레스신호를 디코딩하는 기능과 이전에 기술한 테스트모드를 나타내는 기능을 갖는다.

테스트회로 %46은 테스트모드 세팅회로 9044에 의해 나타낸 테스트모드를 구현하기 위하여 자체의 회로 구조를 세트한다.

테스트회로 9044는 그림 173에서 보여준 테스트회로 9034와 유사하다.

제173도와 제174도에서 보여준 구조에서, 이전에 기술한 명령 레지스터 9033의 테스트모드를 나타내는 신호가 카운더 9032로부터 2 카운트가 증가함에 따라 읽어서 테스트회로에 공급하는 구조가 사용될 수도 있다.

그 경우에 이전에 기술한 지정한 테스트모드는 명령 레지스터 9033에서 앞서서 세트된다.

제175도는 제173과 174도에서 보여준 카운터의 구조의 예를 보여준다.

제175도에서 언급한, 카운터 9032(9042)는 이전에 기술한 펄스 폭(2 클락 싸이클)의 펄스를 발생하기 위해 명령 검출회로로부터 오는 명령 검출신호 Φ에 응답하는 단안정 펄스발생회로, 명령 검출신호 Φ를 카운트하기 위한 카운로회로 54, 카운터회로 9054로부터 신호 C2를 2 카운트 증가를 세트입력 S에서 그리고 카운터회로 9054로부터 신호 C3을 3 카운트 증가신호를 리세트 입력 R에서 수신하는 세트/러세트 플립플롭 9056; 및 플립플롭 9056으로부터 출력 9와 단안정 펄스발생회로 9050으로부터 수신하는 게이트회로 9052를 포함한다.

예를 들면 게이트회로 9052는 OR 게이트이다.

게이트회로 9052로부터 출력이 "H"에 있을 때, 카운터회로 9054는 동작가능한 상태로 세트된다.

제175도에서 보여준 카운터회로의 동작은 제176도의 파형을 참고로 하여 기술될 것이다.

레지스터 세트 명령이 마스터 클록 CLK의 상승에 인가될때, 명령 검출신호 Φ가 상승한다.

명령 검출신호 Φ에 응하여, 원 쇼트 펄스가 원 쇼트 펄스 생성회로 9050으로부터 생성되고 게이트 9052로부터의 출력은 "H"로 상승한다.

결과적으로 카운터회로 9054는 동작가능 상태로 되며 그 시점에 인가된 명령 검출신호 Φ를 카운트한다.

따라서 카운로값은 1에 도달한다.

원 쇼트 펄스 발생회로 9052의 출력은 2 클록 싸이클 주기(제176도에서 점선으로 나타나 있다.)의 펄스폭을 갖고 있다.

명령 검출신호가 이 주기동안 연속적으로 적용될때, 카운터회로 9054는 카운트 증가신호 C2가 발생된다.

이와같이 플립플롭 9056은 세트이고 그것의 출력 Q는 "H"로 된다.

플립플롭 9056의 출력 Q의 증가에 대한 응답에서, 원 쇼트 펄스 발생회로 9050의 펄스발생 동작은 금지된다.

즉, 원 쇼트 펄스 발생회로 9050의 출력은 "L"로 떨어진다.

반면에, 게이트 9052는 계속적으로 플립플롭 9056의 출력 Q에 따라 "H"의 신호를 출력한다.

그러므로 카운터회로 9054는 동작가능한 상태에 유지된다.

세번째 명령 검출신호 Φ가 인가될 때, 원 쇼트 발생회로 9050은 펄스를 발생하지 않는다.

세번째 명령 검출신호 Φ에 대한 응답에서 카운터회로 9054는 3 카운터 증가신호 C3가 "H"로 오른다.

결과적으로 플립플롭 9056의 출력 Q에 떨어짐에 대한 응답에서, 원 쇼트 펄스 발생회로 9050은 다시 동작가능한 상태로 된다.

명령 검출신호 Φ가 두번 계속하여 인가되지 않을 때, 원 쇼트 펄스 발생회로 9050의 출력은 제176도에 점선으로 나타낸 것과 같이 명령 검출신호 Φ의 첫번째 적용으로부터 두번째 클록신호에 대한 응답에서 떨어진다.

그리고 응답에서 카운터회로 9054의 카운트값은 리세트된다.

그러므로 명령 검출실호의 계속적인 2번 적용은, 즉 계속적인 명령 레지스터 세트 명령의 적용은 확실하게 검출할 수 있다.

(리프레쉬 제어)

제154도에서 보여준 것과 같이, 인덱스 00h의 명령 레지스터 7번째 비트는 입력 터미널 또는 출력 터미널에 REF# 터미널을 세트할 수 있다.

REF# 핀의 입출력 구조가 기술될 것이다.

제177도에서 보여준 것과 같이, 씨디램이 N 뱅크로 배열되어 있다고 가정한다.

제177도에서 언급한 바와 같이, 뱅크 N에 각각 뱅크 0이 바이트 0에서 바이트 3까지의 4바이트 워드구조를 갖고 있다.

그리고 씨디램의 각 뱅크 터미널에 공통적으로 연결되어 있다.

각 뱅크에서 한개의 씨디램의 터미널 REF#는 출력 터미널이 되기 위해 세트된다.

그리고 남아있는 씨디램의 터미널 REF#는 입력 터미널이 되도록 세트된다.

결과적으로 리프레쉬는 각 뱅크에서 한개의 씨디램의 제어하에서 수행될 수 있다.

제178도는 씨디램의 리프레쉬와 연관된 부분의 구조를 보여준다.

제178도에서 리프레쉬 동작의 더 쉬운 이해를 위하여, 메모리 액세스가 표준 DRAM에서 외부 제어신호를 공통적으로 사용하는 열어드레스 스트로브신호 ext.RAS#에 대한 설명이 행해진다.

세번째 구현된 씨디램은 그 안에 제어장치를 가지고 있고, 어드레스 상태신호 ADS#에 따라 외부 제어신호의 선택을 수행한다.

내부의 RAS 신호는 선택의 결과에 따라 필요한 만큼 생성된다.

이 구조는 나중에 간략히 설명한다.

다음에, 메모리 액세스신호로 사용되는 외부 열여드레스 스트로브신호 ext.RAS#에 따라 RAS 버퍼 6030이 내부 RAS 신호 ΦRAS#를 발생시키는 상태가 나타난다(이러한 상태는 첫번째부터 세번째까지의 실시예에서 공통이다).

내부 열어드레스 스트로브신호(내부 RAS 신호) ΦRAS#가 활성상태 "L"이 되면 디램(DRAM) 어레이가활성화 된다.

제178도를 참조하면, 리프레쉬 제어 시스템은 리프레쉬 요구를 하는 마스터회로 8010; 명령 레지스터의 마스터/슬레이브 세트 플래그 M/S#에 따라 마스터회로 8010로부터 리프레쉬 터미널 8000으로 리프레쉬 요구를 전송하기 위한 마스터/슬레이브 전환회로 8040, 및 리프레쉬 동작을 수행하기 위하여 터미널 8000에들어온 리프레쉬 요구에 응답하는 슬레이브회로 8020을 포함한다.

마스터회로 8010은, 소정된 시간간격에 따라 리프레쉬 요구 ΦREFs#를 발생시키는 셀프 리프레쉬 타이머 8012와 셀프 리프레쉬 타이머 8012와 RAS 버퍼의 내부 RAS 신호 ΦRAS#로부터의 리프레쉬 요구 ΦREF#를 중재하는 첫번째 중재기(arbiter) 8014를 포함한다.

내부 RAS 신호 ΦRAS#이 활성화 되고 리프레쉬 요구 ΦREFs#가 발생하면 첫번째 중재기 8014는 내부 RAS 신호 ΦRAS이 비활성화 될때 리프레쉬 요구 ΦREF#를 출력한다.

후에 자세히 기술되는 것과 같이, 이때 첫번째 중재기 8014는 마스터 클록 CLK와 동기되어 리프레쉬 요구 ΦREFs#를 출력한다.

마스터/슬레이브 전환희로 8040은 마스터/슬레이브 클래그 M/S#가 마스터상태를 나타낼때 첫번째 중재기 8014로부터 리프레쉬 터미널 8000로 공급된 리프레쉬 요구를 전송한다.

슬레이브상태인 경우 전환회로 8040은 고임피던스 출력상태로 되고 첫번째 중재기 8014로부터 출력의 전송을 차단한다.

슬레이브회로 8020은 터미널 8000과(외부 또는 동일한 칩으로부터) 프리챠지 완료신호 ΦPR로부터의 리프레쉬 요구의 중재를 실행하는 두번째 중재기 8022와 리프레쉬에 필요한 제어를 수행하는 중재기 8022로부터의 리프레쉬 요구 ΦREFa#에 동작하는 자동 리프레쉬 제어회로 8024를 포함한다.

자동(오토) 리프레쉬 제어회로 8024는 리프레쉬될 일을 가르키는 어드레스 카운터를 포함한다.

리프레쉬 요구 ΦREFa#가 발생하면 DRAM의 일선택 동작과 열어드레스로서 리프레쉬 어드레스 카운터의 리프레쉬 어드레스를 사용하여 감지증폭기 활성화 동작을 실행한다.

오토 리프레쉬 제어회로 8024는 리프레쉬 요구신호 ΦREFa#에 대하여 소정의 시간폭(열선택과 DRAM어레이에서의 센스 동작을 완료하는데 필요한 최소한의 시간을 포함하는 시간폭)을 가지는 내부 RAS 신호 ΦRASa#를 발생시킨다.

RAS 버퍼 8030은 외부 열어드레스 스트로브신호 ext.RAS#와 내부 RAS 신호 ΦRASa#에 따라 논리 동작을 수행하고 내부 RAS 신호 ΦRAS#를 발생시킨다.

두번째 중재기 8022는, RAS 버퍼 8030의 프리챠지 완료신호 ΦPR가 디램 어레이의 프리챠지가 완료되었음을 낼 때, 내부 또는 칩 외부로부터 터미널 8000을 통해 들어오는 리프레쉬 요구를 자동(오토) 리프레쉬제어회로로 전송한다.

두번째 중재기 8022는 마스크신호 ΦMask#를 RAS 버퍼 8030으로 제공하고 동시에 자동 리프레쉬회로 8024에 리프레쉬 요구 ΦREFa#를 전송한다.

두번째 중재기 8022로부터 발생된 마스크신호 ΦMask#에 따라, RAS 버퍼 8030은 외부 열어드레스 스트로브신호 ext.RAS#를 마스크하고 외부 액세스를 금지한다.

제178도에 나타낸 마스터회로 8010과 슬레이브회로 8020의 동작은 이러한 동작들을 보여주는 신호파형인 제179와 180도를 참조로 하여 설명할 것이다.

먼저, 제179도를 참고로 하여, 마스터회로 8010의 동작을 기술한다.

내부 RAS 신호 ΦRAS#이 활성상태 "L"이면 디램 어레이는 외부로부터 액세스되고 디램이 동작한다.

리프레쉬 요구 ΦREFs#가 셀프 리프레쉬 타이머 8012로부터 요구되면, 첫번째 중재기 8014는 ΦRAS#가비활성 상태 "H"로 되었을 때 마스터 클록 CLK와 동기되어 리프레쉬 요구 ΦREFs#를 전송한다.

전환회로 8040는 플래그 M/S#에 따라 동작가능 상태로 세트되어서, 첫번째 중재기 8014로부터 공급된 리프레쉬 요구를 터미널 8000과 슬레이브회로 8020으로 전송할 수 있도록 한다.

그리하여 다른 씨디램(CDRAM)을 위한 리프레쉬 요구가 터미널 8000으로부터 전송된다.

이때, 첫번째 중재기 8014로부터 외부 마스터 클록 ext.CLK의 상승에 맞추어(동기되어) 외부 리프레쉬요구가 발생된다.

외부 리프레쉬 요구 REF#는 트리거로 사용된 마스터 클록 CLK의 상승과 함께 비활성 상태로 돌아가고, 첫번째 중재기 8014는 내부 리프레쉬 요구 ΦREFs#를 비활성 상태로 바꾼다.

그리하여 셀프 리프레쉬 타이머 8012는 다시 리세트되고 새로운 카운트 동작을 시작한다.

이러한 구조에 의해서, 리프레쉬 요구는 항상 외부 마스터 클록 CLK와 동기되어 발생될 수 있다.

마스터 칩에서(플래그 M/S#가 터미널 8000을 출력 터미널로 설정한 칩), 두번째 중재기 8022는 전환회로 8040으로부터 공급된 리프레쉬 요구의 중재를 실행한다.

두번째 중재기 8020은 전환회로 8040로부터의 리프레쉬 요구에 따라 마스크신호 ΦMask#을 발생시킨다.

첫번째 중재기 8014는 내부 RAS 신호 ΦRAS#가 비활성화된 후, 마스터 클록 CLK와 동기하여 리프레쉬요구를 발생시킨다.

따라서, 마스크신호 ΦMask#는 새로운 액세스 요구를 마스킹하는 기능을 가진다.

리프레쉬 요구가 공급되면, 두번째 중재기 8022는, RAS 버퍼 8030으로부터 공급되는 프리챠지 완료신호 ΦPR이 비활성 상태로 된때에 리프레쉬 요구 ΦREFa#를 발생시키고, 프리챠지는 완료된다.

자동 리프레쉬 제어회로 8024는 리프레쉬 요구 ΦREFa#에 따라 리프레쉬 동작을 수행한다.

더 자세히 설명하면, 어드레스 카운터의 카운트값은 멀티플렉서에 의해 선택되어 디램의 열디코더에 공급되어 디램(DRAM) 열디코더가 활성화되고 감지증폭기(센스앰프)가 구동되도록 한다.

이때 발생된 내부 RAS 신호 ΦRAS는 소정의 시간 폭을 가진다.

즉, 자동 리프레쉬회로 8024는 리프레쉬 요구 ΦREFa#에 의한 내부 RAS 신호 ΦRASa#와 같이 소정원시간 폭을 가지는 원 쇼트 펄스신호를 발생시킨다.

소정된 시간주기가 지나면, 리프레쉬 동작이 완료되고, 마스크신호 ΦMask#는 외부 액세스를 받아들일수 있도록 비활성화 된다.

슬레이브 칩에서는(플래그 M/S#에 의해 터미널 8000이 입력 터미널로 설정된 칩), 터미널 8000을 통해 들어온 외부로부터의 리프레쉬 요구에 따라 리프레쉬 동작이 수행된다.

따라서, 리프레쉬 동작은, 마스터 칩의 리프레쉬 요구에 따라 동기되어 슬레이브 칩에 의해 실행된다.

이때, 리프레쉬 요구가 마스터 클록과 동기되어 공급되기 때문에, 다수의 씨디램이 동시에 리프레쉬 동작을 하고, 타이밍의 핀차에 영향을 받지 않는다.

첫째와 두번째의 중재기회로 8014와 8022가 있기 때문에, 리프레쉬 동작은 중재된 디램 어레이의 활성화와 함께 수행된다.

그래서 정상동작모드에서 조차도 셀프 리프레쉬가 수행될 수 있다.

여러 부분의 구조가 다음에 기술된다.

제181도는, 프리챠지 완료신호 ΦPR을 발생시키는 회로구조를 나타낸다.

이 회로는 제178도에 나타낸 RAS 버퍼회로에 포함된다.

제181도를 참고하면, 프리챠지 완료 신호 발생 시스템은 내부 RAS 신호 ΦRAS#의 상승까지의 전술된 시간주기의 지연을 제공하는 지연회로 9060을 포함한다.

제181도의 구조에서, 프리챠지 완료신호 ΦPR은, 제182도와 같이 프리챠지의 완료를 지시하는, 내부 RAS신호 ΦRAS#의 상승으로부터 비활성 상태인 "H"가 될때까지의 소정의 시간주기후에 "H"로 상승한다.

내부 RAS 신호 ΦRAS#가 활성 상태 "L"로 변하면 그와 거의 동시에 프리챠지 완료신호 ΦPR은 비활성상태 "L"로 설정된다.

제183도는 프리챠지 완료신호 발생 시스템의 다른 구조를 보여준다.

제183도를 보면, 카운터 9064는 내부 RAS 신호 ΦRAS#의 상승에 따라 활성화되며, 소정의 시간주기 동안 마스터 클록 CLK를 카운터하고, 프리챠지의 완료를 나타내는 프리챠지 완료신호 ΦPR를 활성 상태 "H"로 상승시킨다.

그 경우, 프리챠지 완료신호는 원 쇼트(단안정) 펄스의 형태로 발생된다.

내부 RAS 신호 ΦRAS#와 프리챠지 완료신호 ΦPR의 논리합(AND) 동작에 의해 얻어진 신호는 프리챠지 완료 표시신호로써 생성된다.

이러한 AND 동작에 의해, 프리챠지 완료신호 ΦPR은 내부 RAS 신호 ΦRAS#가 활성 상태 "L"일때, 즉 DRAM 어레이가 활성 상태에 있을때, 비활성 상태 "L"를 유지한다.

상승 지연회로 9060과 카운터 9064에 의한 지연시간은 대략 RAS 프리챠지 시간만큼 길다.

제184로는 제178도의 첫번째 중재기 구조의 예를 보여준다.

제184도에 의하면, 첫번째 중재기 8014는 전환회로 8040의 리프레쉬 요구(ext.REF#) 출력을 반전시키는 인버터회로 8068, 세트 입력 S가 인버터회로 8061의 출력과 연결되고 리세트 입력 RD는 인버터회로 8068의출력에 연결된 세트/리세트 플립플롭 8062, 플립플롭 8062의 출력 Q와 내부 RAS 신호 ΦRAS#를 입력으로하는 2-입력 AND 회로 8063, 마스터 클록 CLK의 상승에 응답하여 AND 회로 8063의 출력을 받아서 래치하는 래치회로 8064, 및 세트 입력 S에서 래치회로 8064의 출력 Q를 수신하는 플립플롭 8066을 포함한다.

외부 리프레쉬 요구 ext REF#는 플립플롭 8066으로부터 생성된다(그것은 전환회로 8040을 통해 리프레쉬 단자 8000에 공급된다) .

플립플롭 8066은, true 입력에서 마스터 클록 CLK를 수신하고, 거짓 입력에서는 플립플롭 8066의 출력을 수신하는 게이트회로 8067의 출력에 의해 리세트된다.

더 상세히 말하면, 외부 리프레쉬 요구 ext.REF#가 생성("L"을 얻었을때)된 후에, 플립플롭 8066은 다음 클록신호 CLK의 상승에서 리세트되고 외부 리프레쉬 요구 ext REF#가 리세트된다.

그 작용은 간단하게 기술될 것이다.

리프레쉬 요구 ΦREF#가 셀프(자기) 리프레쉬 타이머 8012(제178도 참조)로부터 공급될때, 플립플롭 8062는 세트된다(그때 외부 리프레쉬 요구 ext.REF#는 여전히 "H"인 불활성 상태이다).

내부 PAS 신호인 ΦRAS#가 불활성 상태 "H"로 될때, 게이트회로 8063은 플립플롭 8062의 출력 Q를 통과시킨다.

래치회로 8064는 마스터 클록 CLK의 상승과 동기하여 게이트회로 8063으로부터 공급된 출력을 취하여 래치한다.

그러므로, 리프레쉬 요구는, 내부 RAS 신호 ΦRAS#가 불활성되는 그 다음 클록신호 CLK의 상승에 동기되어 래치회로 8064에 의해 취해지고 래치된다.

따라서 래치회로 8064의 출력 Q는 "H"로 상승하고, 플립플롭 8066은 세트되어서 그것의 출력 /Q는 "L"로 된다.

따라서 리프레쉬 요구가 생성된다.

리프레쉬 요구 ext.REF#가 활성 상태 "L"로 될때, 게이트회로 8067은 다음 마스터 클록 CLK의 상승에 응답하여 플립플롭 8066을 리세트시킨다.

따라서 플립플롭 8066의 출력 /Q는 "L"에서 "H"로 리세트된다.

위에서 기술된 구조에 의해, 외부 리프레쉬 요구는 단지 내부 RAS 신호 ΦRAS#가 불활성일때 생성된다.

외부 리프레쉬 요구 ext.REF#가 활성 상태가 될때, 플립플롭 8662는 인버터회로 8063에 의해 리세트되고, 플립플롭 8062의 출력 Q는 "L"로 된다.

그 결과 래치회로 8064의 출력 Q는 "L"로 된다.

플립플롭 8066은 세트되지 않고 리세트상태로 지속된다.

셀프 리프레쉬 타이머 8012로부터 출력된 리프레쉬 요구 ΦREF#는 미리 지정된 시간폭을 갖는 원 쇼트펄스이고, 따라서 리세트는 불필요하다.

제185도는 제178도에 있는 두번째 중재기(second arbiter)의 구조에 대한 예를 보여주고 있다.

제185도를 참조하면, 두번째 중재기 8022는, 마스터 클록 CLK의 상승과 동기하여 외부 리프레쉬 요구 ext.REF#를 취하여 래치하는 래치회로 8070 및 래치회로 8070의 보수 출력 /Q에 응답하여 세트되는 플립플롭 8072를 포함한다.

마스크신호 ΦMask#는 플립플롭 8072의 출력 /Q로부터 제공된다.

두번째 중재기 8022는, 마스크신호 ΦMask#와 프리챠지 완료신호 ΦPR를 수신하는 게이트회로 8074 및마스터 클록 CLK의 지정된 수로 카운트하기 위한 게이트회로 8074로부터 생성된 리프레쉬 요구신호 ΦREFa#에 응답하여 활성화된 카운터 8076를 더 포함한다.

마스터 클록 CLK의 지정된 수가 카운팅된 후, 카운터 8076은 플립플롭 8072를 리세트시킨다.

카운터 8076은 리프레쉬 동작 주기를 결정한다.

그 동작은 간단하게 기술될 것이다.

외부 리프레쉬 요구 ext.REF#가 활성 상태 "L"로 하강할때, 래치회로 8070은 클록신호 CLK의 상승에 동기하여 외부 리프레쉬 요구 ext.REF#를 취하여 래치한다.

결과적으로 래치회로 8070의 보수출력 /Q는 "H"로 되고 플립플롭 8072를 세트한다.

따라서 플립플롭 8072의 보수출력 /Q로부터 출력된 마스크신호 ΦMask#은 활성 상태인 "L"로 변한다.

마스크신호 ΦMask#가 활성 상태 "L"로 된 후, 프리챠지 완료신호 ΦPR이 활성신호 "H"로 될때, 게이트회로 8074는 리프레쉬 요구 ΦREFa#를 생성시킨다.

카운터 8076은 리프레쉬 요구 REFa#에 응답하여 클록 CLK를 지정된 수만큼 카운트하고, 그 수를 카운트한 후에 플립플롭 8072를 리세트시킨다.

결과적으로, 마스크신호 ΦMask#는 "H"로 리세트되고, 게이트회로 8074의 출력은 "H"로 된다.

리프레쉬 요구 ΦREFa#는 불활성 상태로 된다.

제185도의 구조에서, 첫번째 중재기로부터 생성된 리프레쉬 요구 ΦREFa#는 리프레쉬 동작기간 동안 활성 상태인 "L"로 되어 있다.

원 쇼트 펄스의 형태로 생성시키는 구조가 사용될 수 있다.

더 구체적으로는, 원 쇼트 펄스 생성회로가 게이트회로 8074의 출력부분에 설치되고 카운터 8076이 원 쇼트 펄스 생성회로로부터의 출력에 응답하여 활성화되는 구조가 사용될 수 있다.

여기서는 나타나 있지 않지만, 카운터 8076의 카운트값은 지정된 카운트값이 증가할때 초기값으로 리세트된다.

제186도는 RAS 버퍼와 리프레쉬 제어회로의 특별한 구조를 보여주고 있다.

제186도를 참조하면, RAS 버퍼 8030은 외부 RAS 신호 ext. REF#와 마스크신호 ΦMask#를 수신하는 게이트회로 8080 및 하나의 입력에서 게이트회로 8080의 출력을 수신하는 NOR 회로 8082를 포함한다.

NOR 회로 8082는 다른 입력에서 리프레쉬 제어회로 8024로부터 생성된 내부 RAS 신호 ΦRASa#를 수신한다.

리프레쉬 제어회로 8024는, 리프레쉬 요구신호 ΦREFa#에 응답하여 리프레쉬를 탐지하기 위한 리프레쉬탐지회로 8090, 지정된 시간폭(리프레쉬 동작시간)을 갖는 펄스신호 ΦRASa#를 생성하기 위한 리프레쉬탐지회로 8090으로부터의 리프레쉬 탐지신호 ΦREFa#에 응답하는 펄스 생성회로 8094; 카운트값을 1만큼증가하기 위한 펄스 생성회로 8094로부터의 내부 RAS 신호 ΦRASa#의 상승(불활성)에 응답하는 어드레스카운터 8092; 및 어드레스 카운터 8092의 카운트값이나 펄스 생성회로 8094로부터의 내부 RAS 신호 ΦRASa#에 따라서 외부 어드레스를 선택하기 위한 멀티플렉서 8096를 포함한다.

멀티플렉서 8096의 출력은 디램 행디코더에 공급된다.

이때 멀티플렉서 80%의 출력은 어드레스버퍼를 통해 디램 행디코더에 공급될 수 있다.

게이트회로 8082로부터 생성된 외부 RAS 신호는 디램 RAS 구동회로 8096에 공급된다.

디램 RAS 시스템 구동회로 8096은 디램 행디코더를 활성화시키고, 워드선을 선택하고, 감지증폭기를 활성화시킨다.

제186도의 구조에서, 리프레쉬 요구신호 ΦREFa#가 제185도에서 보여진 리프레쉬 동작기간 동안 활성 상태를 유지할때, 리프레쉬 탐지회로와 펄스 생성회로 8094에 제공할 필요가 없다.

리프레쉬 탐색회로 8090과 펄스 발생회로 8094는, 리프레쉬 응답신호 ΦREFa#가 원 쇼트 펄스의 형태로 생성될때 필요하다.

어드레스 카운터 8092는, 카운로값이 리프레쉬 탐색회로 8090으로부터 얻어지는 리프레쉬 탐색신호 RA에 응답하여 출력 인에이블상태에 세트되도록 구성되어도 좋다.

제186도의 회로구성은 세번째 실시예의 씨디램에 있는, 제131도의 캐쉬/리프레쉬 제어부 7026과 디램 제어에 포함된다.

제어부 7026은 외부 RAS 신호 ext.RAS#를 직접 받지 않는다.

이 경우, 제어부 7026에서 어드레스 싸이클 TA로의 복귀를 조사하는 회로가 제어부 7026에 설치되고 외부 RAS# 신호 대신에 어드레스 싸이클 Ta로의 복귀의 조사에 응답하여 중재가 수행되는 구조가 사용되어도 좋다.

제131도의 제어부 7026은 제111도의 외부 제어장치 3100의 구조를 가진다.

따라서 디램(DRAM) 어레이로의 액세스가 주어질때, 액세스 제어신호는 제어기 3108(제111도)로 부터 디램 어레이로 발생된다.

따라서, 그 구조는 외부 제어신호보다는 제어부 7026으로부터 공급된 내부 RAS 신호가 제186도의 게이트회로 8080에 공급되는 형태이다.

클록신호의 상승부에서 외부 신호상태의 조합에 따라 여러 동작이 표시되는 실시예 1과 실시예 2의 구조에서는, 활성 명령 탐색신호가 외부 어드레스 스트로브신호 ext.RAS#을 대신하여 공급된다.

이때 사용되는 외부 제어신호는 각 실시예에서 사용되는 제어신호에 따라 달라진다.

세번째 실시예에서, 어드레스 상태신호 ADS#이 신호 RAS# 대신에 리프레쉬 요구 시간에서 마스크되는 구조가 사용되어도 좋다.

제187도는 리프레쉬 제어부의 또 다른 구조를 보여준다.

이미 기술한 것치럼, 슬리프모드, 즉 신호 SP#가 소정 시간주기 혹은 그 이상 동안 "L"의 능동상태로 유지 될때, 씨디램(CDRAM) 은 슬리 프모드로 들어 간다.

슬리프모드에서, 내부회로는 동작하지 않는다.

따라서, CPU는 그곳에 액세스하지 않는다.

이 상태에서 셀프 리프레쉬는 수행된다.

이것을 위한 구조를 다음에 설명한다.

제187도를 참조하여, 리프레쉬 제어부는, 슬리프 표시신호 Sleep를 역으로 하는 인버터회로 8702와 8704, 인버터회로 8702와 마스터/슬레이브 플래그 M/S#로부터의 출력을 수신하는 AND 회로 8700, 인버터회로 8704로부터 출력과 리프레쉬 터미널 8000으로부터 혹은 선택전환회로 8040으로부터 공급된 리프레쉬 요구를 수신하는 게이트회로 8708, 제 1의 중재기 8014로부터 공급된 리프레쉬 요구 ΦREF#와 슬리프모드 표시신호 Sleep를 수신하는 게이트회로 8706과, 케이트회로 8706과 8708로부터 출력을 수신하는 게이트회로 8710을 포함한다.

리프레쉬 요구신호는 게이트회로 8710으로부터 제2의 중재기 8020로 전송한다.

게이트회로 8706은, 리프레쉬신호 ΦREF#가 "L"의 활성 상태에 있고 슬리프모드 표시신호 Sleep가 "H"의 활성 상태에 있을때 활성신호를 공급한다.

게이트회로 8708은, 외부 리프레쉬 요구 ext.REF#가 활성 상태에 있고 인버터회로 8704로부터 공급된 신호가 비활성 상태 "H"로 될때 "H"의 신호를 공급한다.

게이트회로 8710은, 게이트회로 8706과 8708으로부터의 출력중 하나가 "H"상태로 될때 "L"의 신호를 공급한다.

게이트회로 8700은 전환(스위칭)회로 8040의 출력상태를 제어한다.

그 동작은 아래에 간단히 기술된다.

정상 동작모드에서는, 슬리프모드 표시신호 Sleep는 비활성이고, 게이트회로 8700은 플래그 M/S#을 통과시킨다.

따라서, 스위칭회로 8040은 플래그 M/S#에 따라서 상태를 통과시키는 리프레쉬 요구 ΦREF# 또는 출력 고임피던스 상태로 세트된다.

슬리프모드 표시신호 Sleep가 비활성 상태인 "L"에 있기 때문에, 게이트회로 8706의 출력은 "L"에 고정된다.

게이트회로 8708은 인버터회로 8704를 통하여 양의 입력에서 "H"의 신호를 수신하고, 버퍼로 동작한다.

그러므로, 이 경우, 리프레쉬 요구는 터미널 8000으로부터 혹은 스위칭회로 8410으로부터 공급된 리프레쉬요구 ext.REF#에 따라서 게이트회로 8710으로부터 생성되며, 제2의 중재기 8020은 리프레쉬에 필요한 중재를 수행한다.

따라서, 리프레쉬 동작은 마스터 혹은 슬레이브 동작중의 하나로 수행된다.

슬리므모드가 지정된 경우, 그 집이 마스터이든 슬레이브이든 상관없이, 슬리브모드 표시신호 Sleep는 "H"로 상승하고, 게이트회로 8700의 출력은 "L"로 되며, 스위치회로 8040은 출력 고임피던스 상태로 세트된다.

게이트회로 8708은 인버터회로 8704를 통해 양의 입력에서 "L"의 신호를 수신하기 때문에, 출력은 "L"에 고정된다.

게이트회로 8076은 "H"의 슬리브모드 신호 Sleep에 응답하여 버퍼로 동작하고, 제1의 중재기 8014로부터 생성된 리프레쉬 요구 ΦREF#에 따라서 리프레쉬 요구를 생성한다.

게이트회로 8706에서 생성된 리프레쉬 요구는, 게이트회로 8710에 의해 반전된 논리를 가지며, 두번째 중재기 8020에 대해 네거티브 로직의 리프레쉬 요구로 공급된다.

그러므로, 슬리프모드 동작에서, 칩에 내장된 셀프 리프레쉬 타이머로부터 발생된 리프레쉬 요구에 따라 리프레쉬가 수행된다.

슬리프모드에서, 외부 액세스는 어느 씨디램(CDRAM)에도 영향을 나타내지 않는다.

그러므로, 내부 동작을 동기시켜 수행할 필요는 없다.

이때에, 터미널 8000은 충력이 고임피던스상태로 세트된다.

다른 외부의 리프레쉬 요구 ext.REF#를 전송할 필요가 없고, 이 신호선에서 충전/방전은 생략될 수 있으며, 그 결과 슬리프모드에서의 전류소비는 감소될 수 있다.

제188도는 메모리 시스템 구조의 다른 예를 보여준다.

위에서 설명된 메모리 시스템의 예(제177도를 참조)에서, 리프레쉬 동작은 뱅크단위로 수행된다.

제188도에 보인 구조에서, 모든 리프레쉬 터미널은 뱅크에 관계없이 서로 연결되어 있다.

이 경우에서, 메모리 시스템의 모든 씨디램(CR00에서 CRN4)은 동기되어 리프레쉬 동작을 수행한다.

이 예에서는 또한, 위에서 구체화된 것과 같은 효과가 얻어질 수 있다.

지금까지 씨디램에 대한 것이 설명되었다.

그러나 마스터/슬레이브구조를 써서 리프레쉬를 실현하는 구조는 씨디램에 국한되는 것이 아니라, 클록신호와 동기하여 외부신호를 취하는, 어떠한 동기 형태의 반도체 메모리장치에도 적용될 수 있다.

[데이터 전송방식]

제94도에 보여진 디램의 제어신호의 진리표에서, 명령 DWT1(마스터 레지스터와 데이터 전송회로 DWTB의 임시 레지스터 사이에서 데이터 전송을 수행한다)와 DWT2(마스터 레지스터와 임시 레지스터 사이에서 데이터 전송을 금지한다)가, DTBW(쓰기 데이터 전송 게이트)에서 디램 어레이로 데이터 전송을 수행하는 명령들에 포함되었다.

여기서 새로운 전송 명령을 설명한다.

명령 DRT1 : 이것은 마스터 레지스터와 라이트 데이터 전송회로에 있는 임시 레지스터(나중에 슬레이브 레지스터로서 언급하겠다) 사이에서 데이터 전송을 수행하며, 이 동작과 동시에 디램(DRAM) 어레이에서 읽기 데이터 전송회로 DTBR로의 데이터 전송 동작이 동시에 일어난다.

명령 DTR2 : 이것은 마스터 레지스터와 쓰기 데이터 전송회로에 있는 슬레이브 레지스터 사이에서의 데이터 전송을 금지시키며, DRAM 어레이와 읽기 데이터 전송회로 DTBR과의 사이에서의 데이터 전송에 영향을 미친다.

위에서 설명된 두개의 디램 읽기 전송 명령이 제공됨으로서 빠른 되복사(copy back)와 페이지모드에서 데이터 전송이 동시에 행해질 수 있다.

이들 명령들을 쓴 데이터 전송 동작은 나중에 설명된다.

아래에 언급된 명령들은 그림 94에서 보여진 명령들과 같은 의미로 사용된다(제189도를 참조).

첫번째 활성 명령 ACT는 디램에 인가되며, CPU 어드레스에 해당하는 행은 디램에서 선택된다.

그런후에 디램 읽기 전송1명령이 디램에 인가된다.

이때에 버퍼 쓰기 전송 명령 BWT가 동시에 에스램에 인가된다.

디램 어레이에서 행선택 동작은 활성 명령 ACT과 동시에 수행되여, 그후에 디램 읽기 전송 1 명령 DRT1과 동시에 선택된 행위의 데이터 블록 B1이 읽기 데이터 전송회로 DTBR에 전달된다.

명령 DRT1은 쓰기 데이터 전송회로 DTBW의 슬레이브 레지스터에서 마스터 레지스터로의 데이터 전송을 지시한다.

그러므로 명령 BWT에 따라 에스램 어레이에서 슬레이브 레지스터 STW로 전송된 에스램 데이터 블록A1은 마스터 레지스터 MTW에 연속적으로 전달된다.

여기서 알아두어야 할 것은 에스램 어레이와 데이터 전송회로인 DTBW와 DTBR 사이에서 데이터 전송동작은 에스램 구동부분에 의해 수행되며, 동시에 디램 어레이와 데이터 전달회로인 DTBW와 DTBR 사이에서의 데이터 전송 동작은 디램 구동 부분에 의해 제어된다.

제189도에서는 명령 DTR1에 따라 디램 어레이로부터 읽기 데이터 전송회로 DTBR의 슬레이브 레지스터 STR로 데이터가 전달될때의 상태가 나타난다.

데이터 전달이 이 명령에 따라 수행되는가 아닌가는 사용된 클럭의 주파수에 달려 있다.

제190도를 보면, 디램 비동작 명령 DNOP가 인가되고, 버퍼 쓰기 전송 명령 BWT가 에스램에 인가됨을알 수 있다.

이 싸이클에서 디램은 계속해서 앞의 명령을 실행하여 디램 데이터 블록 B1은 읽기 데이터 전송회로 DTBR에 래치된다.

에스램에서 다른 행이 선택되고, 해당 데이터 블록 A2가 쓰기 데이터 전달회로 DTBW의 슬레이브 레지스터 STW에 전송되어 래치된다.

제1읽도에서 나타낸 것처럼, 다시 DNOP(the DRAM no operation) 명령이 디램에 인가되고, 명령 BRTR(buffer read transfer read) 이 에스램에 인가된다.

에스램에서, 읽기 데이터 전송회로 DTBR의 MTR(master register)에 지정된 데이터 블록 B1은 에스램 어레이의 선택된 행에 지정된다.

이때, 에스램 어레이에서는, 이전에 데이터 블록 A1을 지정할때에 선택된 행이 선택된다.

이 지정 동작에 병행하여 CPU가 요구한 데이터가 제공된다.

위에 설명된 일련의 동작들에 의해, 캐쉬 미스시에 CPU가 요구하는 데이터를 에스램 어레이에 고속으로 전송시킬 수 있으머, 즉시 읽혀질 수 있다.

그 결과 캐쉬 미스시에 생기는 액세스 시간지연이 상당히 줄어든다. 이 동작은 위에서 설명된 고속 되복사모드로서 사용된다.

이때에 두개의 데이터 블록 A1과 A2를 선택함으로서 캐쉬의 블록 크기를 두배로 되게 할 수 있고 그렇게 캐쉬 크기를 늘릴 수 있다.

제192도에 나타낸 것처럼, 명령 DRT2(DRAM read transfer 2)이 디램에 인가되고, 명령 *이 에스램에 인가된다.

명령 *은 BWT(buffer write transfer)와 BRTW(buffer write transfer write)인 두개의 명령을 제외한 어떤 명령이든 좋다.

디램에서, 데이터 블록 B1과 같은 행에 존재하지만 다른 데이터 블록에 속하는 데이터 블록 B2가 선택되고 읽기 데이터 전송회로 DTBR에 전송된다.

에스램에 대해서도 바라는 동작이 수행된다.

그러나 쓰기 데이터 전송회로 DTBW의 내용은 그 명령 *에 의해 변하지 않는다.

제193도에 나타낸 것처럼, 비동작(DNOP:DRAM no opertion) 명령이 디램에 인가되고 명령 *이 에스램에 인가된다.

그러므로 읽기 데이터 전송회로 DTBR에서 디램 데이터 블록 B2는 MTR(master register)에 지정된다.

제194도에 나타낸 것처럼, DNOP이 디램에 인가되고, BRT(buffer read transfer) 명령이 에스램에 인가된다.

이때 데이터 블록 A2가 지정된 행이 에스램에서 선택된 상태로 세트된다.

BRT에 따라, 읽기 데이터 전송회로 DTBR의 MTR(master register)에 지정된 데이터 블록 B2가 에스램 어레이에 전송된다.

결과적으로 에스램 어레이에 있던 데이터 블록 A1과 A2는 디램 데이터 블록 B1과 B2로 대체된다.

다시 말하면 캐쉬의 블록 크기는 에스램의 2개의 행이(32비트) 된다.

제195도에 나타낸 것처럼, 프리챠지 명령 PCG가 디램에 인가된다.

명령 *는 에스램에 인가된다.

PCG 명령에 의해 디램 어레이는 프리챠지상태로 복귀한다.

제196도에 언급된 것치럼, 엑티브 명령 ACT가 디램에 인가되고 명령 *이 에스램에인가된다.

에스램 데이터 블록 A1과 A2이 지정될 디램 어레이의 행은 태그 어드레스에 따라서 선택된다.

명령 *이 에스램에 인가되고 쓰기 데이터 전송회로 DTBW에 데이터를 다시 쓰는 동작은 수행되지 않는다.

제197도에 나타낸 것치럼, DWT2(DRAM write transfer 2) 명령이 디램에 인가된다.

명령 *이 에스램에 인가된다.

DWT2 명령에 의해 STW(slave register)와 MTW(master register) 사이의 데이터 전송은 쓰기 데이터전송회로 DTBW에서 수행되지 않는다.

제197도에 나타낸 것치럼, MTW(master register)에서 디램 열로의 데이터 전송은, DWT2 명령이 인가될시의 싸이클에서 충분하지 않으며 그래서 전송동작은 점선으로 표시되었다.

제198도에 나타낸 것처럼, DNOP 명령이 디램에 인가되고 명령 *이 에스램에 인가된다.

결과적으로 DTBW(write data transfer) 회로의 MTW(master register)에 지정된 데이터 블록 A1은 디램의 해당 열에 저장된다.

제199도에 나타낸 것치럼, DWT1(DRAM writer transfer 1) 명령이 디램에 인가되고 명령 *이 에스램에 인가된다.

명령 DTW1은 데이터 전송에 대한 동작모드를 표시하는데, 이 데이터는 MTW(master register)를 통해 DTBW(writer data transfer) 회로의 STW(slave register)에서 디램 어레이에 전송되는 데이터를 말한다.

그러므로 이 예에서, 데이터 블록 A2는 디램 어레이의 선택된 행에 전송된다.

이때 디램 어레이에서 선택되는 행은 전의 DWT2 명령에 의해 선택된 행이 된다.

그래서 데이터 블록 A2는 데이터 블록 A1이 지정된 행과 다른 위치에서 지정된다.

제200도에 나타낸 것치럼, DNOP(DRAM no operation)이 디램에 인가된다.

결과적으로 디램의 선택된 행과 데이터 블록 A2를 쓰는 것이 완료된다.

이때, 에스램에 대한 명령은 임의의 명령, 즉 DON'T CARE 명령이다.

그후에 프리챠지 명령 PCG가 디램에 인가된다.

이 프리챠지 명령에 의해서, 디램은 프리챠지상태로 복귀한다.

위에서 설명된 일련의 동작들에 의해, 에스램 어레이의 데이터 블록 A1과 A2는 페이지모드에 따라 되복사(카피 백) 된다.

즉 고속복사모드와 페이지모드 모두가 사용될 수 있다.

CPU가 요구한 어드레스에 대응하는 행이 프리챠지가 끝난 후에 캐쉬히트/미스에 따라서 디램에서 선택되는 구조가 사용될 수 있다.

캐쉬 미스시의 특정 동작순서(시퀀스)가 설명된다.

제201도는 더티비트가 온됨과 함께 캐쉬 미스시의 동작에 대한 타이밍 챠트이다.

제201도는 클럭 싸이클이 66MHz일때의 동작 시퀀스를 보여준다.

T1 싸이클은, 어드레스 스테이터스신호 ADS#의 하강에서 샘플된 어드레스가 태그 어드레스와 일치하지 않을때의 동작에서의 캐쉬 미스의 발생을 포함한다.

더티 비트가 온상태이므로, 캐쉬의 내용과 메인 메모리의 내용과는 다르다.

그러므로, 캐쉬 미스가 발생하면, 캐쉬의 내용은 메인 메모리로 되쓰기(쓰기 백)가 가 행해져야 한다.

다음 동작은 페이지 히트 읽기의 시각에서 수행된다.

액세스 요구가 발생하고 그것이 캐쉬 미스와 페이지 히트로 판명되었을때, 싸이클 3에서 DRT1과 BWT명령이 생성된다.

결과적으로, 에스램 어레이로부터 쓰기 데이터 전송회로로의 데이터 전송 동작이 수행된다.

쓰기 데이터 전송회로에서, DRT1 명령이 인가되었으므로 슬레이브 레지스터로부터 마스터 레지스터로의 데이터 전송도 역시 수행된다.

DRT1 명령에 따라 디램 어레이로부터 읽기 데이터 전송회로로 데이터가 전송된다.

싸이클 5에서, 명령 DRT2와 BRTR이 수행된다.

명령 DRT1에 의해 읽기 데이터 전송회로에 지정되어 있는 데이터는 에스램 어레이로 전송되고, CPU에 의해 요구된 데이터가 읽혀진다.

이 시점에서, 디램 어레이로부터 명령 DRT2에 의해 읽기 데이터 전송회로로 데이터가 전송된다.

쓰기 데이터 전송회로에서 슬레이브 레지스터와 마스터 레지스터간의 데이터 전송은 수행되지 않는다.

싸이클 6부터 8 사이에서, 명령 SR이 에스램에 인가되고, 데이터는 연속적으로 읽혀진다.

싸이클 7에서, 프리챠지 명령이 디램에 인가되고 디램 어레이는 프리챠지상태로 돌아간다.

싸이클 9에서, 명령 BWT이 인가되고, 에스램 어레이로부터 쓰기 데이터 전송회로의 슬레이브 레지스터로 데이터가 전송된다.

결과적으로, 두개의 데이터 블록들은 쓰기 데이터 전송버퍼에 지정된다.

싸이클 10에서, 명령 ACT와 BRT가 인가되여, 디램 어레이에서 행선택 동작이 수행된다.

반면 명령 BRT에 따라서, 싸이클 5에서 명령 DRT2에 의해 읽기 데이터 전송버퍼에 지정되어 있는 데이터 블록은 에스램 어레이의 해당 열에 지정된다.

싸이클 13에서, 명령 DWT2가 수행되며, 쓰기 데이터 전송회로의 마스터 레지스터에 지정되어 있는 데이터는 디램 어레이의 선택된 행의 해당 위치에 지정된다.

싸이클 15에서, 명령 DWT1이 인가되고, 쓰기(쓰기) 데이터 전송회로의 슬레이브 레지스터에 지정되어있는 데이터는 디램 어레이의 해당 위치에 지정된다.

따라서, 되쓰기(쓰기 백) 동작이 완료된다.

디램 어레이는 싸이클 16부터 액세스될 수 있으머, 싸이클 17에서 디램 어레이에 대한 명령이 생성된다.

다음 동작은 페이지 미스 읽기의 시집에서 수행된다.

캐쉬 미스에 응답하여, 명령 PCG와 BWT가 인가된다.

결과적으로, 디램 어레이는 프리챠지상태로 돌아간다.

반면에 데이터는 에스램 어레이로부터 쓰기 데이터 전송회로의 슬레이브 레지스터로 전송된다.

그리고, 싸이클 6에서, 명령 ACT가 인가되고 디램의 행이 선택된다.

싸이클 8에서, 명령 DRT1이 인가되고, 디램의 선택된 행의 해당 위치의 데이터는 마스터 레지스터를 통하여 읽기 데이터 전송회로의 슬레이브 레지스터에 지정된다.

레지스터들 사이의 데이터 전송은 쓰기 데이터 전송회로에서 수행된다.

싸이클 10에서, 명령 DRT2와 BRTR이 인가된다.

명령 BRTR에 따라 명령 DRT에 의해 전송된 데이터가 에스램 어레이의 해당 위치에 지정된다.

읽기 데이터 전송회로로, 명령 DRT2에 따라 데이터가 전송된다.

이 시점에서, 쓰기 데이터 전송회로의 마스터 레지스터와 슬레이브 레지스터간의 데이터 전송은 수행되지 않는다.

그후, SR 명령이 인가되고 데이터는 연속적으로 읽혀진다.

싸이클 12에서, 프리챠지 명령 PCG가 인가된다.

결과적으로 디램 어레이는 프리챠지상태로 돌아간다.

싸이클 14에서, BWT 명령이 인가되고, 싸이클 15에서, ACT와 BRT 명령이 인가된다.

따라서, 디램 어레이와 에스램 어레이의 행이 선택되고, 에스램 셀 데이터가 쓰기 데이터 전송회로(슬레이브 레지스터)에 지정된다.

명령 BRT에 따라서, 싸이클 10이 명령 DRT2에 따라 읽기 데이터 전송회로에 저장되어온 데이터가 DWT 명령에 따라(싸이클 14) 선택된 행의 위치로 전송된다.

디램에서 행이 선택되고, 싸이클 18과 그 다음에서, 명령 DWT2와 DWT1이 수행되며, 쓰기 데이터 전송회로에 저장되어온 데이터가 연속적으로 저장된다.

다음 동작은 페이지 미스 쓰기인 시점에 수행된다.

처음에, 명령 PCG와 BW가 인가되고, 데이터는 쓰기 데이터 전송회로에 쓰여진다.

디램 어레이는 프리챠지상태로 돌아간다.

싸이클 6에서, ACT 명령이 인가되고 디램에서 행이 선택된다.

그리고, 싸이클 9에서, DWT1 명령이 인가되고 쓰기 데이터 전송회로에 기록되었던 데이터는 디램 어레이의 선택된 행의 해당 위치로 전송된다.

페이지 히트 쓰기의 시점에서, BW와 DWT1 명령이 인가된다.

이 시점에 인가된 데이터는 쓰기 데이터 전송회로의 마스터와 슬레이브 레지스터에 기록된다.

제202도는 클럭신호가 50MHz일때의 동작 시퀀스를 나타내는 타이밍 챠트이다.

제202도는 또한 제201도의 예와 같이 더티비트가 온인 조건하에서 미스 쓰기와 미스 읽기의 시점에서의 동작 시퀀스도 역시 표시되었다.

제202도에 나타난 동작 시퀀스에 있어서, 디램 노 오퍼레이션(no operation) 기간은 제201도의 예보다 더짧게 된다.

명령 DRT1과 DRT2의 생성순서는 제201도의 타이밍 챠트와는 다르다.

버퍼 쓰기 전송 명령인 BWT가 한번 인가될때, 디램 읽기 전송 명령은 두번 공급된다.

그러므로, 명령 DRT2와 BRT중 어느 것이 먼저 생성되는가에 관계없이 유사한 동작이 실현될 수 있다.

더욱 정확하게는, 명령 DRT2와 BRT가 인가될때, 디램 어레이로부터 읽기 데이터 전송회로로의 데이터전송이 에스램 어레이로부터 쓰기 데이터 전송회로로의 데이터 전송과 함께 수행된다.

명령 DRT1과 BRTR가 인가될때, 읽기 데이터 전송회로에 지정되어 있던 데이터는 에스램 어레이의 해당 위치에 기록되고, 연속적으로 새로운 디램 셀 데이터는 읽기 데이터 전송회로로 전송된다.

이 시점에서, 쓰기(쓰기) 데이터 전송회로에 있어서, 슬레이브 레지스터에서 마스터 레지스터로의 전송이 수행된다.

그후에, BWT 명령이 인가될때(싸이클 8), 데이터는 쓰기 데이터 전송회로의 슬레이브 레지스터에 지정된다.

따라서, 쓰기 데이터 전송회로에 있어서, 싸이클 3과 8의 BWT 명령에 따라 전송된 에스램 데이터가 저장된다.

따라서, 제201도에 보여진 것과 같은 유사한 동작이 실현될 수 있다.

제203도는 마스터 클록이 40MHz의 주파수일때의 동작 시퀀스를 보여준다.

제203도의 타이밍 챠트는 제201도와 유사하다.

클록 주파수의 차이에 따른 디램 노 오퍼레이션기간을 제외하고는 유사한 동작이 실현된다.

제204도는 마스터 클록 CLK가 33MHz의 주파수일때의 동작 시퀀스를 보여준다.

제204도에 나타난 동작 시퀀스는 제202도의 동작 시퀀스와 유사하며 단지 차이점은 마스터 클록의 주파수의 차이에 의한 디램 노 오퍼레이션기간이다. 내부 데이터 전송기간은 클록의 주파수에 따라 결정될 수 있는 지연시간에 의해 결정되므로, 디램 노 오퍼레이션기간은 위에 기술된 것과 같이 마스터 클록의 주파수에 의존하여 변한다.

제205도는 디램 읽기 전송 명령을 세팅하는 제어신호의 진리표(truth stable)이다.

제205도를 참조하면, 디램 노 오퍼레이션 명령에 대해, RAS#, CAS#, DTD# 신호들은 모두 "H"로 된다.

CMD# 신호는 "H"상태에 있다.

디램 읽기 전송1명령 DWT1에 대해서, RAS#와 DTD# 신호들은 모두 "H"로 되고 CAS# 신호는 "L"이된다.

디램 읽기 전송2 명령 DRT2에 대해서, RAS#와 CAS# 신호들은 모두 "H"가 되고 DTD#는 "L"이 된다.

이와같은 명령들을 생성하는 방법은 단순히 하나의 예이며 다른 신호상태의 조합들도 사용될 수 있다.

쓰기(쓰기) 데이터 전송회로 DTBW와 읽기 데이터 전송회로 DTBR은 각각 제125도와 제127도에 나타난 것과 같이 유사한 구조를 가지고 있다.

제어신호 생성 시스템은 제129도에 나타난 것과 유사한 구조를 가지고 있다.

제125도에 나타난 쓰기 데이터 전송회로에 있어서, 슬레이브 레지스터인 임시 레지스터 4002로부터 마스터 레지스터 4004로의 데이터 전송을 제어하는 DWTE 신호는 DRT1과 DRT2 명령에 따라 활성화/비활성화된다.

제어기를 포함하는 씨디램의 세번째의 실시예에 있어서, 제어기 7026은 외부 제어신호에 따라 캐쉬히트신호와 페이지 히트신호를 생성한다.

이것은 내부 디램 구동부와 에스램 구동부에 인가된 신호들이 첫번째와 두번째 실시예에서 보인 것과 같은 유사한 신호논리를 만족하도록 생성될때 실현될 수 있다.

제206도는 데이터 전송회로의 다른 구조를 나타낸다.

제206도를 참고하면, 쓰기 데이터 전송회로 DTBW는 레지스터 #1부터 #N까지 N개의 스테이지를 포함한다.

이 예에서, 레지스터 #1부터 #N까지는 쉬프트 레지스터의 구조를 가지고 있으며 인가된 데이터의 래치와 쉬프트 동작을 수행한다.

이 구조에서, 캐쉬의 블록 사이즈는 N배로 증가될 수 있다.

디램 어레이와 SRAN 어레이사이의 페이지모드에 따라 N블록의 데이터가 연속적으로 전송될 수 있기 때문이다.

쓰기 데이터 전송회로 DTBW에서의 데이터 전송은 위에서 기술된 레지스터들의 두 스테이지의 구조를 확장하므로써 수행된다.

제206도에 나타난 쓰기 데이터 전송회로 DTBW에 있어서, 쉬프로 레지스터구조 뿐만 아니라 선입선출형 레지스터에 의해서 같은 효과가 얻어진다.

(영상처리 시스템)

제207도는 본 발명과 일치하는 씨디램을 채용한 영상처리 시스템의 예를 보여주고 있다.

제207도에 의하면, 영상처리 시스템은 데이터를 처리하기 위한 외부 처리장치로서 CPU 9500, 씨디램 9530, 디스플레이에 데이터를 디스플레이 하기 위해서 영상 디스플레이장치 9520, 및 CPU와 씨디램 사이의영상 디스플레이와 액세스를 위해서 씨디램에 대한 액세스를 제어하기 위한 고속 비디오 인터페이스 9510을 포함하고 있다.

CPU 9500은 데이터버스 9505을 통해서 고속 비디오 인터페이스 9510에 연결된다.

디램 9530은 비디오 데이터(한줄을 스캐닝한 데이터)를 지정하기 위하여 에스램 9540과 디램 9550을 포함한다.

디램 9550은 비디오 데이터를 지정하기 위한 비디오영역 9560을 포함하고 있다.

데이터 전송은 에스램 9540과 비디오영역 9560 사이에서 이루어진다.

CPU 9500은 33MHz 동작주파수에서 동작한다.

고속 비디오 인티페이스 9510은 66MHz 동작속도로 동작하고, 영상 디스플레이장치 9520과 CPU의 씨디램 9530에 대한 액세스를 조절한다.

디램 9550으로부터 에스램 9540으로 향한 데이터 전송에 의해서(DRT와 BRT 명령에 의해서), 비디오 데이터는 디램 9550으로부터 에스램 9540으로 전송된다.

고속 비디오 인터페이스 9510의 제어하에, CPU 9500은 버퍼 읽기 명령 BR과 버퍼 쓰기 명령 BW에 따라 씨디램 9530에서 제공되는 데이터 전송회로에 직접 액세스한다.

영상 디스플레이장치 9520은 에스램 9540에 액세스한다.

고속 비디오 인터페이스 9510은 끼어들기 방법(inter leave)으로 이와 같은 액세스를 수행한다.

제208도는 제207도에서 보여진 영상처리 시스템의 동작원리를 체계적으로 보여준다.

비디오 데이터(수평기간과 수직 블랭킹기간)의 블랭킹기간에 디램 550으로부터 에스램 9540으로 비디오데이터 전송이 이루어진다.

이 기간 동안, CPU 9500은 씨디램 9530에 액세스할 수 없다.

블랭킹기간이 아닌 동안, 씨디램에 대해 액세스하는 CPU에 의해서 비디오 데이터가 변경되는, 소위 "비디오 리프레쉬"가 실행될 수 있다.

즉, 씨디램 9530은 랜덤 액세스 포트와 직렬 액세스 포트를 가지고 있는 비디오 RAM으로서 비슷한 동작을 구현할 수 있다.

고속 비디오 인터페이스 9510의 제어 동작을 기술한다.

제209도는 씨디램이 트랜스패런트(transparent) 출력모드로 동작할때 비디오 처리 시스템의 동작을 보여주는 타이밍 챠트이다.

제209도에 의하면, CK33은 CPU의 동작속도를 나타내고, CK66은 씨디램 9530에 액세스하는 고속 비디오 인터페이스 9510의 동작속도를 나타낸다.

비디오 데이터는 16.5MHz의 속도로 영상 디스플레이장치 9520으로 전송된다.

비디오 데이터에 대한 액세스는 SR 명령을 사용해서 수행한다.

제209도에 의하면, 싸이클 T1은 비디오 액세스 싸이클을, T2는 CPU 액세스 싸이클을 표시한다.

제209도에 의하면, 첫번째 싸이클에서 SR 명령어에 의해서 비디오 어드레스 VIDEO0가 인가되고, 이 어드레스와 일치하는, 비디오 데이터는 다음 클록신호 CK66의 상승에서 씨디램 버스에 인가된다.

이 데이터는 고속 비디오 인터페이스 9510을 통해서 영상 디스플레이장치 9520에 인가된다.

그때 CPU로부터 액세스가 이루어진다.

이때, 명령 DWT와 BW가 인가되고, 디램 쓰기 전송 동작과 버퍼 쓰기 동작이 수행되고, CPU에서 받은 데이터는 데이터회로에 기록되고, 기록된 데이터는 디램 어레이에 전송된다.

따라서 비디오 액세스가 수행되고, 비디오 데이터 VIDEO1은 명령 SR에 의해서 에스램 9540으로부터 읽혀진다.

씨디램 9530에서, 데이터 전송은 CPU로부터 받은 명령에 따라서 수행되기 시작한다.

다음 싸이클에서, 명령 DRP가 공급되고, 데이터는 DRAM에서 데이터 전송회로로 전송되며, 버스트 읽기동작이 수행되고, 버스트 읽기 동작에 의해서 유효한 데이터의 출력이 수행된다.

버스트 읽기 동작이 수행되고, 버스트 읽기 동작에 의해서 유효한 데이터의 출력이 3클럭 경과후에 공급된다.

여기서, 디램 9530에 대한 액세스는 CPU가 클록 CK33에 따라서 액세스를 출력하는 동안 클록 CK66에 따라서 수행된다.

그 다음에, 비디오 데이터와 CPU 데이터는 명령 BR과 SR에 따라서 연속적으로 제공된다.

CPU와 영상 디스플레이장치는 이런 끼어들기 방법으로 씨디램에 번갈아 액세스하기 때문에, CPU는 액세스의 상호 충돌없이(DRAM 영역 9550에서 에스램영역 9540으로 향한 비디오 데이터의 전송주기 제의), 씨디램에 연속적으로 액세스하고, 따라서 고속 데이터 처리가 가능해진다.

제210도는 씨디램이 레지스터된 출력모드에 데이터를 공급할때 영상처리 시스템의 작용을 보여주는 타이밍 챠트이다.

레지스터된 출력모드에서, 데이터는 제66도에 의해 이미 설명했던 것처럼 1 클록 싸이클 지연되어 제공된다.

레지스터된 출력모드에서, 데이터는 액세스된 싸이클의 다음 싸이클에서 제공된다.

따라서, 제210도에 나타낸 것처럼, 레지스터된 출력모드가 사용될때, 그다음 어드레스는 이전 데이터가 출력되고 있는 동안에도 공급될 수 있다.

그러므로, CPU와 영상 디스플레이장치는 씨디램에 똑같은 속도로 번갈아서 액세스할 수 있다.

즉, CPU 데이터와 비디오 데이터는 같은 속도로 입출력될 수 있다.

트랜스패런트 출력모드에서, 유효 데이터는 어드레스가 공급될때 다음 클럭신호의 상승에서 제공된다.

따라서, CPU 데이터와 비디오 데이터는 같은 속도로 번갈아 액세스될때, 데이터의 충돌이 있을 것이다.

현재 제210도는 비디오 데이터 VIDEO0와 CPU 데이터 486_0의 예이다.

씨디램 이 트랜스패런트 출력모드에서 동작하고 어드레스 VIDEO1이 공급될때, 비디오 데이터 VIDEO1은 다음 싸이클에서 제공된다.

이때, CPU로부터 쓰기 데이터 486_0이 공급된다.

그러므로, CPU 데이터는 비디오 데이터와 충돌이 일어난다.

레지스터된 출력모드에 있어서는, 데이터는 1 클록 싸이클 지연되어 공급되는데, 그에 따라서 CPU가 이 방법으로 씨디램에 데이터를 쓰기를 할 때에도, 데이터는 데이터의 충돌없이 확실히 쓰여질 수 있다.

그래서 영상 시스템 동작이 보다 고속으로 제공될 수 있다.

제211도는 표준 디램과 씨디램의 수행 속도의 비교를 나타낸다.

16행*16열로 배열된 데이터가 제211(a)도 처럼 기록되어 있다고 가정한다.

제211(b)도치럼, 표준 디램에서 신호 RAS가 활성화된 후 신호 CAS를 토글함으로써 데이터를 연속적으로 기록할 필요가 있다.

데이터의 한 행이 기록될때, 디램 어레이는 프리챠지상태로 세트되고, 데이터는 신호 RAS와 CAS에 따라서 기록되어야 한다.

제211(c)도를 참조하면, 씨디램에서 데이터가 기록될때, 데이터는 버퍼 쓰기 명령 BW에 따라서 데이터전송회로에 연속적으로 쓰여지고, 디램 활성 명령 ATC는 디램에 공급되고, 기록된 데이터는 명령 DWT에따라서 디램 어레이의 행에 선택적으로 전송되며, 나머지 행의 데이터 쓰기가 수행된다. 이때, 나머지 행이 액세스할때, 디램의 행선택 동작은 명령 BW에 따라서 데이터 전송회로에 데이터 쓰기를 동시에 수행할 수있다.

그러므로 RAS 프리챠지기간은 의견상 전혀 필요하지 않고, 따라서 데이터는 고속으로 기록될 수 있다.

제211도에서 8비트는 한 캐쉬 블록으로 다루어지며, 이것은 전송 크기이다.

제212도는 사각형 영역으로 페이지 경계가 존재할때, 데이터 쓰기 작용의 비교를 보여준다.

페이지 경계에서는, 디램의 행이 달라진다.

이 경우에, 제212(a)도에 의하여, 데이터 D1 영역과 D2 영역사이의 인터페이스에 페이지 경계가 있고, 데이터 D1과 데이터 D2는 서로 다른 디램 워드선에 저장된다.

이 경우, 제212(b)도에 의하여, 표준 디램에서, 제1의 데이터 D1은 페이지 경계가 도달될때까지 신호RAS와 CAS을 이용함으로써 쓰여진다.

그래서 디램은 프리챠지되고, 첫 행의 나머지 데이터 D2와 D3는 신호 RAS와 CAS에 따라서 쓰여진다.

제2의 행의 영역에서, 비슷한 작용이 수행될 것이다.

그러므로, 디램 어레이는 16행*16열의 배열에서 행의 변화뿐만 아니라 페이지 경계에 프리챠지 될 것이고, 따라서 고속 데이터 처리는 RAS 프리챠지기간에 금지된다.

제212(c)도를 참조하면, 씨디램에서 데이터가 버퍼 쓰기 명령 BW에 따라서 기록된 후, 데이터는 명령BW와 BWTW에 따라서 쓰여지고, 이와 병행하여, 디램 어레이의 프리챠지 명령 PCG가 공급되며 데이터는 버퍼 쓰기 명령 BW에 따라서 연속적으로 쓰여질 수 있다.

버퍼 쓰기 명령 BW에 따라서 데이터 전송회로에 데이터 쓰기와 병행하여, 데이터 D2와 D3가 쓰여질 디램 행이 선택될 수 있고, 이 행 선택의 끝에 명령 DWT와 BWTW에 따라 전송함으로서, 데이터는 원하는디램 행에 쓰여질 수 있다.

그러므로, 프리챠지는 대기시간이 요구되는 16행*16열의 배열안의 행의 전환에서 수행되어야 하지만, 16행*16열의 배열에서, 페이지 경계에 RAS 프리챠지기간이 없으며, 그리하여 데이터는 고속으로 기록될 수 있다.

제213도는 16행*16열로 배열된 데이터가 디램 어레이에서 읽혀지는 동작의 타이밍 챠트이다.

제213(a)도처럼, 배열된 데이터 그룹 D1과 D2가 읽혀진다고 가정한다.

데이터 D1과 D2는 각각 전송의 한 단위를 구성하는 블록이다.

제213(b)도는 동기형 반도체 메모리장치(SDRAM)가 사용될때 데이터 읽기의 순서를 나타낸다.

동기형 반도체 메모리장치 SDRAM이 클록과 동기되어 데이터를 고속으로 읽을 수 있다.

동기형 반도체 메모리장치가 입출력부에서는 직렬형 레지스터를 포함하고, 클록과 동기되어 직렬형 레지스터에 대해 데이터 입출력을 허용한다.

데이터를 읽을때에, 내부적으로 선텍된 메모리 셀 데이터가 직렬형 레지스터에 집중적으로 지정되고, 그다음에는 데이터가 직렬형 레지스터로부터 연속적으로 클록에 동기되어 읽혀진다.

직렬형 레지스터의 수가 8일때, 8비트의 데이터가 읽혀질때마다 직렬형 레지스터에는 새로운 데이터를 지정하는 것이 필요하다.

따라서 신호 CAS가 직렬형 레지스터에 데이터를 로드하기 위하여 생성된다.

직렬형 레지스터에 데이터를 로드한 후 데이터가 직렬형 레지스터로부터 연속적으로 읽혀질때, 디램 어레이에서는, 다른 행이 선택된 상태로 설정되도록 프리챠지될 수 있다.

그러므로, 동기형 반도체 메모리장치(SDRAM)가 사용될때, 데이터는 대략 연속적으로 읽혀질 수 있다.

제213(c)에 의하면, 씨디램에서, 필요한 데이터는 명령 ACT와 DRT에 따라서 데이터 전송회로에 전송되고, 데이터는 명령 BRTR에 따라서 데이터 전송회로에서 에스램 어레이에 전송되며, 그리하여 데이터는 명령 SR에 따라서 연속적으로 읽혀질 수 있다.

또한 이 경우에서, 데이터가 에스램 어레이에서 읽혀질때, 프리챠지와 활성화가 디램에서 수행될 수 있다.

그러므로, 데이터 읽기는 동기형 반도체 메모리장치 SDRAM에서와 같은 속도로 수행될 수 있다.

제214도는 페이지 경계가 있을때 데이터 읽기의 시점에서 SDRAM과 씨디램의 작용을 보여주는 타이밍챠트 이다.

제214(a)도에 의해, 동기형 SDRAM에서 램길이(wrap length:연속적으로 읽을 수 있는 데이터 길이)가 8이라고 가정한다.

SDRAM에서, 제214(b)도를 참조하면, RAS 프리챠지상태는 페이지 경계에 들어가고, 그래서 디램 어레이는 다시 활성화된다.

그때 데이터는 계속해서 읽혀지고, 그런 다음 신호 CAS를 토글함으로써 직렬 레지스터로 향하여 새로운 데이터를 전송하면서 계속하여 데이터를 읽는 것이 필요하다.

그러므로, 각 페이지 경계에서 뚜렷한 RAS 프리챠지 시간과 RAS-CAS 지연시간이 있다.

제214C에 있는 씨디램에 있어서, 배열의 가운데에 페이지 경계가 있을지라도, 데이터를 데이터 전송회로로 향하여 전송하면서 데이터를 계속해서 읽는 것과 이와 병행해서 디램 어레이를 프리챠지하고 활성화시키는 것이 가능하다.

디램 어레이의 프리챠지의 영향은 없어서, 데이터는 에스램 보다 더 고속으로 읽혀질 수 있다.

제215도는 읽기 수정 쓰기의 시각에서의 동작을 보여주는 타이밍 챠트이다.

제215A도에 있어서, 16행*16열로 배열된 데이터는 읽기 수정 쓰기모드에 따라서 다시 쓰여진다고 가정한다.

제215B도에 있는 에스램에 있어서, 읽기 명령과 쓰기 명령이 신호 CAS의 하강에 응답하여 공급된다.

그러므로, 읽기 명령과 쓰기 명령의 각각을 위해서 2클록이 필요하다.

한 행의 데이터에 대해서 읽기 수정 쓰기 명령이 실행될때는, 쓰기 동작으로부터 읽기 동작의 실행때까지 대기시간이 있는데, 이것이 데이터의 고속교환을 방해한다.

한편, 씨디램에서는, 전송회로를 통하여 디램 어레이로부터 에스램 어레이로 데이터를 쓰고, 에스램 어레이로부터 데이터 읽기와 전송회로에 대해 데이터 쓰기를 번갈아 실행함으로써 데이터가 변경될 수 있다.

명령 DTR에 따라서 데이터가 읽기 데이터 전송회로로 전송된 다음에 필요한 데이터가 쓰기 데이터 전송회로에 대해 모두 쓰여지며, 그 후 쓰기 데이터 전송회로안에 있는 데이터가 명령 DWT에 따라서 디램 어레이로 전송된다.

그러므로, 디램 어레이에 있어서, 한 행안에 페이지 경계가 없을때 데이터는 고속으로 되쓰여질 수 있다.

제216도는, 삼각형 영역을 점유한 데이터가 쓰여질 동작을 보여주는 타이밍 챠트이다.

16행*16업의 영역에 삼각형으로 배열된 데이터 D1과 D2를 포함한 비디오 데이터가 제216A도와 같이 쓰여진다고 가정한다.

이때, 제216B도의 에스램과 디램에 있어서, 각 행에 대응하는 신호 RAS와 CAS를 토글함으로써 데이터가 쓰여져야 한다.

그러므로, 각 행에는 RAS 프리챠지 시간과 RAS-CAS 지연시간이 존재한다.

이와 반대로, 씨디램에서는, 명령 BW에 따라서 데이터가 데이터 전송회로에 쓰여질 수 있고 디램 어레이의 행선택 동작이 제216C도에 보인 것처럼 이와 병행해서 수행될 수 있기 때문에, 아직도 디램 어레이의 프리챠지 시간이 존재할지라도 RAS-CAS 지연시간은 에스램과 디램에 비교해서 감소될 수 있다.

그러므로, 데이터 쓰기가 고속으로 실행될 수 있다.

위에서 설명된 것처럼, 본 발명의 씨디램을 사용함으로써, 고속으로 데이터를 처리할 수 있는 영상처리 시스템이 실현될 수 있다.

위에서 설명된 것치럼, 본 발명은, 디램부와 에스램부의 동작제어가 독립적으로 수행되고 에스램 어레이와 디램 어레이 사이의 데이터를 전송하기 위한 양방향 전송회로가 외부로부터 직접 액세스될 수 있기 때문에, 고성능이면서 고속동작을 하는 메모리 시스템 또는 그래픽 처리 시스템의 비디오 메모리에서 캐쉬 메모리로서 이용될 수 있는 반도체 메모리장치가 실현될 수 있다.

본 발명의 특징에 의해서 제공되는 효과는 다음과 같다.

(1) 디램 어레이가 활성인 동안, 다른 디램 열블록이 계속해서 선택된다.

그러므로, 디램 어레이에 있는 감지증폭기에 의해 얻어진 한 행의 데이터를 계속적으로 래치하는 것이 가능하고, 독립적으로 구동된 에스램 어레이와 디램부 사이에서의 데이터 전송은 디램의 페이지모드를 이용하여 실행될 수 있으며, 그 결과 데이터 전송이 고속으로 수행될 수 있고 캐쉬 미스에 있어서의 액세스 시간이 현저하게 감소된다.

(2) 에스램 어레이와 디램 어레이 사이의 데이터 전송을 위한 데이터 전송회로는 데이터를 임시 지정하기위한 래치회로로 구성되어 있다.

그러므로, 외부로부터 데이터 전송회로를 직접 액세스함으로써 데이터를 입출력시키는 것이 가능하게 된다.

그러므로, 에스램에 지정된 데이터에 영향을 주지 않고 디램 어레이의 데이터 입출력이 실행될 수 있고, 그에 따라서 캐쉬 시스템으로 뿐만 아니라 그래픽 응용을 위해서도 사용할 수 있는 반도체 메모리장치가 얻어질 수 있다.

(3) 데이터 전송회로는, 각각 분리되어 제공된 디램에 데이터를 전송하기 위한 쓰기버퍼회로와 디램으로부터 데이터를 수신하기 위한 읽기 데이터 전송버퍼를 포함하는데, 이들은 각각 래치회로로 구성되어 있다.

그러므로, 디램 어레이와 에스램 어레이 사이의 데이터 전송이 서로 병행하여 실행될 수 있으며 고속 데이터 전송이 허용된다.

(4) 양방향 데이터 전송회로는, 디램 어레이에 데이터를 전송하기 위한 다수의 래치회로를 포함하는 쓰기전송회로를 포함하고 있으며, 또 데이터 전송을 마스크하기 위한 마스크회로는 쓰기 전송버퍼의 각 래치를 위해서 제공된다.

그러므로, 디램 어레이의 필요한 메모리 데이터만이 변경될 수 있으며, 디램 어레이에 지정된 데이터가 고속으로 쉽게 다시 쓰여질 수 있다.

(5) 양방향 데이터 전송회로는, 공급된 데이터를 임시로 지정하기 위한 임시 레지스터수단과, 임시 레지스터로부터 공급된 데이터를 수신하기 의한 버퍼회로와, 각 데이터 비트에 대한 디램 어레이로의 데이터 전송의 독립적인 마스크를 허용하는 마스크 데이터를 지정하기 위한 임시 마스크 레지스터와, 버퍼 레지스터로부터 디램 어레이로 데이터 전송을 마스크하는 버퍼 레지스터에 임시 데이터 레지스터로부터 송출되는 데이터 전송에 동기하는 임시 마스크 레지스터로부터 마스크 데이터를 수신하는 마스터 마스크 레지스터를 포함하고 있다.

데이터가 외부로부터 공급되는가 또는 에스램 어레이로부터 공급되는가에 따라서 임시 마스크 레지스터의 마스크 데이터가 선택적으토 세트될 수 있기 때문에, 디램 어레이에 전송될 데이터만이 고속으로 전송될 수 있다.

(6) 데이터가 에스램 어레이로부터 전송될때 임시 마스크 레지스터의 마스크 데이터가 모두 리세트되는 반면, 외부에서 공급된 데이터의 데이터 쓰기에 따르는 임시 데이터 레지스터에 대응하는 마스크 데이터만이 임시 마스크 레지스터안에서 리세트되며, 그 결과 필요한 데이터만이 디램 어레이로 확실하고 쉽게 전송될 수 있다.

(7) 각각 버퍼 레지스터와 마스터 마스크 레지스터로부터 분리되는 임시 데이터 레지스터와 임시 마스크 레지스터를 사용하여 데이터 전송이 실행되기 때문에, 동일한 데이터가 디램의 메모리셀 블록에 반복적으로 쓰여질 수 있고, "메꾸기" 등과 같은 동작이 고속으로 실행될 수 있고, 또 그에 따라서 그래픽 처리에서 효과적인 반도체 메모리장치가 얻어질 수 있다.

(8) 디램 어레이, 에스램 어레이 및 에스램 어레이와 디램 어레이 사이에서 데이터 전송을 위한 양방향데이터 전송회로가 설치되고, 에스램 어레이부와 본리된 제어회로에 의해 입출력된 데이터로부터 독립적으로 디램 어레이에 관련된 동작이 실행될 수 있기 때문에, 디램의 페이지모드와 같은 고속모드를 이용하는 데이터 입출력이 수행될 수 있고, 이에 더불어, 버스트 쓰기모드와 같은 계속직인 데이터 쓰기가 고속으로 실행될 수 있다.

(9) 반도체 메모리장치의 선택/비선택을 제어하는 신호와 데이터 입출력을 금지시키기 위한 신호만이 분리되어 공급되기 때문에, 메모리 확장과 고속 뱅크 전환이 실현될 수 있는 반도체 메모리장치가 얻어질 수있다.

(10) 두개의 제어신호가 데이터 입출력을 위해 공급되고 이 두개의 입출력 제어신호의 논리합의 결과에 따라서 입출력회로의 인에이블/디스에이블이 제어되기 때문에, 뱅크 전환이 고속으로 쉽게 실현될 수 있다.

반도체 메모리장치가 디램부와 에스램부를 포함하면, 에스램에 의해 제공되는 캐쉬 싸이즈는 쉽게 변경될수 있다.

(11) 양방향 데이터 전송회로는, 디램 어레이로부더 공급된 데이터를 잠시 지정하고 래치하기 위한 래치회로를 포함하는 읽기 데이터 전송버퍼와, 에스램 어레이 또는 데이터 입출력 핀으로부터 직접 데이터를 수신할 수 있는 쓰기 데이터 전송버퍼를 포함하고, 그에 따라 디램 어레이로부터 읽기 데이터 전송버퍼에 보내지는 읽기 데이터를 지정하기 전에 데이터가 고속으로 입출력되고 캐쉬의 쓰기 스루(write through) 동작이 고속으로 실행될 수 있는 반도체 메모리장치가 실현된다.

(12) 디램 어레이에서, 디램 감지증폭기의 데이터 래치기능을 이용함으로써, 쓰기 스루모드에서 디램 어레이에 쓰지 않는 데이터 쓰기가 실행될 수 있다.

즉, 캐쉬 미스일때에 할당(일로케이션)을 하지 않는 데이터 쓰기가 수행될 수 있어서, 버스트 쓰기모드에 따라서 데이터 쓰기가 고속으로 수행될 수 있다.

이에 더불어서, 데이터 쓰기에 이어 곧바로, 다른 어드레스를 위한 히트 동작이 실행될 수 있어서 고속으로 동작하는 캐쉬를 포함한 반도체 메모리장치가 얻어진다.

(13) 쓰기 스루모드에서 동작하는 캐쉬 메모리의 반도체 메모리장치에 있어서, 디램 감지증폭기의 래치데이터를 이용함으로써 고속 액세스가 가능하고, 또 캐쉬 미스에 있어서도 약간의 비용만 지불하는 반도체 메모리장치가 얻어질 수 있다.

(14) 되쓰기모드에 있는 반도체 메모리장치에 있어서, 디램 감지증폭기에 래치된 데이터가 이용될 수 있음에 따라서 캐쉬 미스때에 에스램 어레이에 데이터를 쓰는 것이 불필요하고, 그에 따라 고속 데이터 쓰기가 가능하고 버스트 쓰기모드에 따른 데이터 쓰기도 역시 가능하다.

(15) 되쓰기모드에 있는 캐쉬 메모리에 있어서, 디램 감지증폭기의 래치 데이터가 이용될 수 있고, 또 그에 따라서 캐쉬 미스에 있어서도 약간의 비용만 지불하는 캐쉬를 포함한 반도체 메모리장치가 얻어질 수 있다.

(16) 디램부를 구동하기 위한 제어회로 및 에스램부를 제어하기 위한 제2의 제어회로에 클록의 전송/비전송과 데이터의 입출력이 서로 독립적으로 실행되기 때문에, 디램부로의 클록 전송이 정지되는 반면 에스램은 동작하머, 이것은 디램부의 전력손실을 크게 감소시키게 되고, 그에 따라서 적은 소비전력의 반도체 메모리장치가 얻어진다.

(17) 반도체 메모리장치의 입출력 핀 배열을 표시하기 위하여 데이터를 지정하는 명령 레지스터를 위한 명령 데이터, 동작모드 및 디램의 열선택 어드레스에서 소정의 비트등, 그의 다른 것들이 이용됨에 따라서, 제어 핀 단자의 수를 증가시키지 않고 명령 데이터가 입력될 수 있다.

이때, 데이터 전송회로로부터 디램 어레이에 데이터 쓰기를 위한 모드의 형을 구별하기 위한 명령 데이터는 동작모드 표시 싸이클에서 동시에 공급될 수 있고, 그리하여 외부장치에 대해 부하를 증가시키지 않고 소정의 동작모드가 고속으로 쉽게 세트될 수 있다.

(18) 명령 데이터로서 디램 어레이를 선택하기 위한 어드레스 비트가 모두 얻어지고, 그 명령 데이터의 일부가 테스트모드의 세트/리세트를 표시하기 위하여 사용되며 또 동작의 테스트모드에서 디램 어레이에 대한 데이터 전송모드의 형을 세트하기 위하여 사용되기 때문에, 명령 데이터는 메모리 테스터를 사용하여 쉽게 세트될 수 있다.

그러므로, 고신뢰도를 가지면서 메모리 테스트 장치에 대해 부하를 증가시키지 않는 테스트가 쉽게 수행될 수 있는 반도체 메모리장치가 실현될 수 있다.

(19) 세트 명령 레지스터모드가 지시되어 있을 때는 디램 어레이의 자동 리프레쉬가 동시에 실행되기 때문에, 모드를 결정하기 위하여 필요한 시간이 감소될 수 있고 고속 액세스를 허용하는 반도체 메모리장치가 실현될 수 있다.

(20) 명령 데이터 세트모드에 있어서, 명령 레지스터에 명령 데이터를 지정하기 위한 동작만이 디램 어레이의 동작에 전혀 영향을 주지 않으면서 수행되고, 명령 데이터는 디램이 동작하고 있어도 쉽게 변경될 수있다.

(21) 디램 어레이에 대한 데이터 전송을 마스크하기 위한 마스크 데이터가 파워온 된 후 세트되기 때문에, 마스크 데이터의 세트는 확실해진다.

(22) 주변회로가 파워온에 응답하여 마스터 클록의 소정 싸이클을 공급함으로써 초기화되기 때문에, 내부회로의 상태가 소정의 초기상태로 화실하게 세트될 수 있다.

(23) 디램 어레이의 동작 및 디램 어레이와 양방향 데이터 전송회로 사이의 데이터 전송을 제어하기 위한제 1의 제어부와, 에스램 어레이와 양방향 데이터 전송회로 사이의 데이터 전송 또는 에스램에 대한 외부액세스를 제어하기 위한 제2의 제어부가 분리되어 제공되고, 제1제어부와 제2제어부가 서로 독립적으로 동작하기 때문에, 고속으로 동작하는 여러 기능의 반도체 메모리장치가 실현될 수 있다.

(24) 신호선의 와이어드 OR을 구동하는 제1의 트랜지스터 요소가 비활성일 때 제1노드를 소정 전위로 구동하기 위하여 제2의 트랜지스터 요소가 구동되기 때문에, 제1트랜지스터 요소가 와이어드 OR로 연결된 구조에서도 외부 신호선이 고속으로 소정 전위로 구동될 수 있다.

그러므로, 고속 액세스가 간단한 회로 구조에서도 가능하다.

(25) 외부신호의 소정의 상태가 외부 클록신호와 동기되어서 두번 이상 계속해서 공급될 때 특별한 테스트모드로 들어가기 때문에, 테스트 동작이 타이밍 조건에 의해서만 실현되고, 그에 따라서 테스트모드가 쉽고 확실하게 세트된다.

(26) 소정 상태의 조합의 외부신호가, 외부 클록신호와 동기되어서 소정기간 동안, 계속해서 공급될 때 특별한 테스트모드 상태로 들어가고 이 소정상태 조합의 외부신호가 공급될 때 그 테스트모드가 취소되기 때문에, 테스트모드가 쉽고 확실하게 시작되고 소정의 명령어가 이 기간동안 메모리로 공급되며, 반도체 메모리장치가 소정 동작모드에서 동작하고 있는 동안 테스트가 실행될 수 있다.

테스트의 취소는 클록신호와 동기되어 실행되기 때문에, 그것은 타이밍 조건에 의해서 세트될 수 있고, 그결과 테스트모드가 확실하게 리세트될 수 있다.

(27) 리프레쉬 제어단자가 모드 세트수단에 의해서 입력단자 또는 출력단자로 세트되기 때문에, 다수의 반도체 메모리장치가 한 메모리장치의 제어아래 리프레쉬될 수 있어서, 셀프 리프레쉬모드가 정상동작 중에도 실행될 수 있다.

(28) 리프레쉬는 내장된 셀프 리프레쉬 타이머에 따라서 슬리프모드 표시신호에 응답하여 실행되기 때문에, 다른 반도체 메모리장치에 리프레쉬 요구를 보낼 필요가 없고, 그에 따라 신호선의 충전/방전에서 전류소지가 감소될 수 있다.

(29) 디램 어레이로부터 제1의 데이터 전송수단으로 향한 데이터 전송인 때, 에스램 어레이로부터 디램어레이로 데이터를 전송하기 위한 제2의 전송수단에서는, 제2의 전송수단의 래치 사이에서의 데이터 전송은 선택적으로 실행될 수 있어서, 빠른 되복사(copy back)가 페이지모드를 사용하여 실행될 수 있으며, 이는 캐쉬의 블록 싸이즈의 확대를 허용하고, 페이지모드와 빠른 되복사가 동시에 실행될 수 있고 고속 액세스가 실현될 수 있는 반면 캐쉬 미스 비용은 감소시킨다.

(30) 복수의 래치가, 에스램 어레이로부터 디램 어레이로 데이터를 전송하기 위한 전송회로안에 설치되고, 래치 사이에서의 전송이 디램 어레이로부터 제1의 데이터 전송수단으로 향하여 데이터가 전송될 때 제2의전송수단안에서 선택적으로 실행되기 때문에, 캐쉬 블록 싸이즈가 확대될 수 있고 캐쉬 히트율이 개선될 수 있다.

더구나, 에스램 어레이와 디램 어레이 사이의 데이터 전송이 페이지모드에 따라 실행될 수 있고 캐쉬 미스인 때 되복사 동작이 역시 페이지모드에 따라 실행될 수 있으며, 이는 고속 데이터 전송을 가능하게 한다.

(31) 쓰기 데이터 전송회로안의 제2의 전송수단이 제1의 선입 선출형 저장수단을 N단 포함하고 있기때문에, 캐쉬의 블록 싸이즈가 확대될 수 있다.

(32) 씨디램이 레지스터된 출력모드에서 동작되고 CPU 및 비디오 처리장치에 의한 액세스가 씨디램에 대한 액세스에서 인터리브되어 있기 때문에, CPU에 의한 액세스와 비디오 디스플레이장치를 위한 액세스가 서로 대항해서 수행되는 것이 아니고, 씨디램이 고속으로 액세스될 수 있으여, 영상 데이터의 고속처리를 가능케하는 영상 처리 시스템이 실현될 수 있다.

본 발명이 상세하게 설명되고 예시되었지만, 다든 여러 예시와 예제에 똑같이 적용되는 것이고 한정적인 것이 아님을 본명하게 이해할 수 있으여, 본 발명의 사상과 영역이 첨부된 청구범위에 의해 제한되지 않음을 분명하게 이해할 수 있다.

Claims (41)

1. 행 및 열의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 가진 디램 어레이와, 제1의 어드레스에 응답하여 상기 디램 어레이에서 행을 선택하기 위한 행 선택수단과 제2의 어드레스에 응답하여 상기 디램의 복수의 열을 가진 열블록을 선택하기 위한 열블록 선택수단과, 외부 제어신호에 응답하여 상기 디램 어레이를 구동하고, 상기 행 선택수단이 활성 상태이면서 행을 선택하는 동안 상기 열 블록 선택수단은 반복해서 다른 열 블록을 선택할 수 있는 제1의 제어수단과, 행 및 열의 매트릭스상으로 배열된 복수의 스태틱메모리셀을 구비한 에스램 어레이와, 상기 제1 및 제2의 어드레스와 독립적으로 제공되는 제3의 어드레스에 응답하여, 상기 에스램 어레이에서 복수의 메모리셀 블록을 선택하고 외부로부터 공급되는 제2의 제어신호에 응답하여 상기 제1의 제어수단과 독립적으로 상기 에스램 어레이를 구동하기 위한 메모리셀 선택수단을 포함하는 제2의 제어수단과, 데이터 전송표시에 응답하여, 상기 디램 어레이에서 선택된 열블록과 상기 에스램 어레이에서 선택된 메모리셀 블록 사이에서 데이터 전송을 블록단위로 실행하기 위한 데이터 전송수단을 구비함을 특징으로 하는 반도체 메모리장치.
2. 행 및 일의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 가진 디램 어레이와, 행 및 열의 매트릭스로 배열된 복수의 스태틱 메모리셀을 가진 에스램 어레이와, 상기 디램 어레이에서 복수의 메모리셀을 동시에 선택하기 위한 제1의 선택수단과, 상기 에스램 어레이에서 복수의 메모리셀을 동시에 선택하기 위한제2의 선택수단과, 상기 디램에서 복수의 선택된 메모리셀과 상기 에스램에서 복수의 선택된 메모리셀 사이에서 동시에 데이터 전송을 실행하기 위하여 공급된 데이터를 일시적으로 지정하기 위한 복수의 래치수단을 포함하는 데이터 전송수단과, 데이터를 입력/출력하기 위하여 공급된 어드레스와 일치하여 상기 데이터전송수만에 있는 래치수단을 액세스하기 위한 액세스수단을 구비함을 특징으로 하는 반도체 메모리장치.
3. 제2항에 있어서, 상기 데이터 전송수단은 상기 디램 어레이로부터 전송된 데이터를 수신하기 위한 읽기 전송수단을 포함하고 데이터를 상기 디램 어레이로 전송하기 위한 쓰기 전송수단을 포함하여, 상기 읽기 전송수단과 상기 쓰기 전송수단은 각각 공급된 데이터를 일시적으로 지정하기 위한 복수의 래치수단을 포함하는 반도체 메모리장치.
4. 제2항에 있어서, 상기 데이터 전송수단은, 공급된 데이터를 상기 디램 어레이로 전송하기 위하여 공급된 데이터를 일시적으로 지정하기 위한 복수의 래치수단을 포함한 쓰기 전송수단을 포함하면서, 각 래치수단에 의해서 상기 디램 어레이로 향하는 데이터 전송을 마스크 하도록 상기 쓰기 전송수단에 있는 상기 래치수단의 각각에 대응하여 제공된 마스크수단을 포함함을 특징으로 하는 반도체 메모리장치.
5. 제2항에 있어서, 상기 데이터 전송수단은, 공급된 데이터를 일시적으로 지정하기 위한 복수의 래치수단과, 상기 디램 어레이로 데이터를 전송하기 위하여 상기 래치수만으로부터 데이터를 수신하는 버퍼수단과, 상기 복수의 래치수단 각각에 대응하여 제공되고, 상기 디램 어레이에 대응하는 래치수만에 지정된 데이터의 전송이 마스크되어야 하는가 아닌가를 표시하는 마스크 데이터를 지정하기 위한 임시 마스크 레지스터수단과, 상기 래치수단으로부터 상기 버퍼수단으로 향한 데이터 전송과 동기되어, 상기 버퍼수단으로부터 상기 디램 어레이로 향한 데이터 전송에 마스크를 걸기 위한 상기 임시 마스크 레지스터수단으로부더 마스크 데이터를 수신하는 마스터 마스크 레지스터수단과, 상기 래치수단이 상기 에스램 어레이로부터 데이터를 받았느냐 또는 외부로부더 공급된 쓰기 데이터를 받았느냐를 표시하는 동작모드 표시에 응답하여, 상기 임시 마스크 레지스터수단의 마스크 데이터를 설정하기 위한 제어수단을 포함함을 특징으로 하는 반도체 메모리장치.
6. 제5항에 있어서, 상기 제어수단은, 상기 동작모드 표시가 상기 에스램 어레이로부터 상기 데이터 전송수단으로 향한 데이터 전송을 표시하고 있을 때, 상기 임시 마스크 레지스터수단의 모드 마스크 데이터를 리세트하기 위한 수단과, 외부의 쓰기 데이터가 상기 데이터 전송수단으로 공급됨을 상기 동작모드 표시가표시할 때는, 당해 외부 쓰기 데이터를 수신하는 래치수단에 대응하는 마스크 데이터만을 리세트하기 위한 수단을 포함함을 특징으로 하는 반도체 메모리장치.
7. 제5항 및 제6항에 있어서, 상기 제어수단은, 동일한 데이터가 반복적으로 상기 디램 어레이로 전송되어야함을 표시하는 동작모드 표시에 응답하여, 상기 래치수단을 상기 버퍼수단으로부터 분리시키고 또한 상기 임시 마스크 레지스터수단을 상기 마스터 마스크 레지스터수단으로부터 분리시키는 수단을 포함함을 특징으로 하는 반도체 메모리장치.
8. 제2항에 있어서, 상기 데이터 전송수단은, 상기 에스램 어레이로부터 공급된 데이터 또는 상기 액세스수단으로부터 공급된 외부 쓰기 데이터를 일시적으로 저장하기 위한 슬레이브 래치수단과, 상기 슬레이브래치수단으로부더 공급된 데이터를 일시적으로 지정하기 위한 마스터 래치수단과, 상기 슬레이브 래치수단에 지정된 데이터가 상기 디램 어레이로 전송될 때 마스크되어야 하는가 아닌가를 지시하는 마스크 데이터를 지정하기 위한 슬레이브 마스크 레지스터수단과, 상기 슬레이브 마스크 레지스터수단으로부터 공급된 마스크 데이터를 일시적으로 지정하기 위한 마스터 마스크 레지스터수단, 및 상기 마스터 마스크 레지스터수단으로부터 공급되는 마스크 데이터에 따라서 상기 마스터 래치수단으로부터 상기 디램 어레이로 데이터를 전송하기 위한 구동수단을 포함함을 특징으로 하는 반도체 메모리장치.
9. 제8항에 있어서, 상기 에스램 어레이로부터 상기 슬레이브 래치수단으로 데이터 전송을 제어하기 위한 제1의 제어수단과, 상기 슬레이브 래치수단으로부터 상기 마스터 래치수단으로 향하는 데이터 전송과 상기 슬레이브 마스크 레지스터수단으로부터 상기 마스터 마스크 레지스터수단으로 향하는 데이터 전송을 제어하기 위하여 상기 제1의 제어수단과는 독립적으로 제공된 제2의 제어수단을 더 구비함을 특징으로 하는 반도체 메모리장치.
10. 제9항에 있어서, 상기 제1의 제어수단은 상기 액세스수단에 의하여 상기 슬레이브 래치수단에 데이터 쓰기를 가능하게 하는 수단을 포함하는 반도체 메모리장치.
11. 제2항에 있어서, 상기 데이터 전송수단은, 상기 디램 어레이에서 선택된 메모리셀로부터 공급되는 데이터를 일시적으로 지정하기 위한 슬레이브 래치수만과, 상기 에스램 어레이의 선택된 메모리셀 또는 상기액세스수단으로 전송하기 위하여 상기 슬레이브 래치수단으로부터 공급되는 데이터를 일시적으로 지정하기위한 마스터 래치수단을 포함함을 특징으로 하는 반도체 메모리장치.
12. 행 및 열의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 가진 디램 어레이와, 행 및 열의 매트릭스로 배열된 다수의 스태틱 메모리셀을 가진 에스램 어레이와, 상기 디램 어레이와 상기 에스램 어레이와의 사이에서 데이터를 전송하기 위하여 상기 디램 어레이로부터 전송된 데이터를 수신하고 그 데이터를 일시적으로 지정하기 위한 읽기 전송수단을 포함한 데이터 전송수단과, 상기 디램 어레이에서 베모리셀을 선택하고, 당해 선택된 메모리셀의 데이터를 상기 읽기 전송수단에 전달하기 위한 제1의 제어수단과, 상기 에스램어레이에 있는 스태틱 메모리셀을 선택하고, 당해 선택된 스태틱 메모리셀에 데이터를 입출력시키기 위하여 상기 제1의 제어수단과 병렬 또한 독립으로 동작하는 제2의 제어수단, 및 상기 읽기 전송수단으로부터 상기 에스램 어레이로 데이터를 전송하기 위하여 상기 제1의 제어수단과 독립으로 동작하는 제3의 제어수단을 구비한 반도체 메모리장치.
13. 행 및 열의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 가진 디램 어레이와, 행 및 열의 매트릭스로 배열된 복수의 스태틱 메모리셀을 가진 에스램 어레이와, 상기 디램 어레이와 상기 에스램 어레이 사이에서 데이터 전송을 복수 비트 단위로 수행하기 위한 데이터 전송수단과, 상기 에스램 어레이와 상기 데이터 전송수단중의 하나와 외부 데이터 입력/출력노드 사이에서 데이터를 전송하기 위한 데이터 입력/출력회로수단과, 적어도 상기 디램 어레이, 상기 에스램 어레이, 상기 데이터 전송수단 및 상기 데이터 입력/출력회로수단을 선택되지 않은 대기상태 설정하기 위하여 제1의 제어신호에 응답하는 제1의 제어수단, 및 상기 데이터 입력/출력회로수단만의 인에이블과 디스에이블을 제어하기 위하여 제2의 제어신호에 응답하는제2의 제어수단을 구비한 반도체 메모리장치.
14. 제13항에 있어서, 상기 제2의 제어신호는 제1형태의 제어신호와 제2형태의 제어신호를 포함하고, 상기 제2의 제어수단은 상기 제1형태의 제어신호와 상기 제2형태의 제어신호의 논리합에 의해서 상기 데이터 입력/출력회로수단만을 제어하기 위한 제어신호를 생성하는 수단을 포함함을 특징으로 한 반도체 메모리장치.
15. 행 및 열의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 가진 디램 어레이를 포함하고, 상기 디램어레이의 선택된 행에 연결된 메모리셀의 데이터를 감지하고 증폭하고 래치하는 감지증폭기수단과, 행 및열의 매트릭스로 배열된 복수의 스태틱 메모리셀을 가진 에스램 어레이와, 상기 디램 어레이로부터 공급된데이터를 대치하기 위한 수단을 포함한 읽기 전송수단과, 상기 에스램 어레이에서 선택된 메모리셀로부터 공급된 데이터 또는 외부에서 공급된 데이터를 일시적으로 지정하기 위한 래치수만을 가진 쓰기 전송수단을 포함하는 반도체 메모리장치의 구동방법에 있어서, (a) 디램 어레이에서 행을 선택하고, 당해 선택된 행에 연결된 메모리셀의 데이터를 상기 감지증폭기수단에 의해 감지하고 증폭하고 래치하는 단계와, 데이터 읽기동작에 있어서는, (b) 외부장치에 의해 요구된 데이터가 상기 에스램 어레이에 지정되어 있는가 아닌가를 결정하는 단계와, (c) 상기 단계 (b)에서 상기 결정의 결과가, 요구된 데이터가 상기 에스램 어레이안에 있음을 표시할 때, 공급된 어드레스에 따라서 상기 에스램 어레이의 대응된 메모리셀을 선택하고 당해 선택된 메모리셀의 데이터를 읽는 단계와, (d) 상기 단계 (b)에서 상기 결정의 결과가, 요구된 데이터가 상기 에스램 어레이안에 없음을 표시할 때는, 상기 공급된 어드레스가 상기 디램 어레이의 선택된 열을 표시하는가아닌가를 결정하는 단계와, (e) 상기 단계 (d)의 상기 결정의 결과가, 상기 공급된 어드레스가 상기 디램어레이의 상기 선택된 열을 지정함을 표시할 때는, 상기 디램 어레이의 복수의 열을 선택하고, 선택된 복수의 열의 데이터를 상기 읽기 전송수단으로 전송하고, 그런 다음 상기 공급된 어드레스에 따라서 상기 에스램 어레이에 있는 당해 메모리셀을 선택하고, 상기 읽기 전송수단으로부터 상기 에스램 어레이의 당해 선택된 메모리셀로 데이터를 전송하고, 더 나아가서 당해 선택된 메모리셀로부터 데이터를 읽기 위하여 상기 공급된 어드레스에 의해 지정된 상기 에스램 어레이의 메모리셀을 선택하는 단계와, (f) 상기 결정의 결과가, 상기 공급된 어드레스가 상기 디램 어레이의 당해 선택된 행과 다른 행을 지정함을 나타내고 있을때는, (g)상기 디램 어레이와 상기 감지증폭기수단을 초기화하고, 그 다음 상기 공급된 어드레스에 일치되는 상기 디램 어레이의 당해 행을 선택하는 단계와, (h) 당해 행이 상기 디램 어레이에서 선택된 후에, 상기 공급된어드레스에 일치되는 상기 디램 어레이의 복수의 열을 선택하는 수단과, 상기 선택된 복수의 열의 데이터를 상기 읽기 전송수단으로 전송하는 단계, 및 (i) 상기 읽기 전송수단으로 향하는 데이터 전송과 동시에 또는 병행하여, 상기 공급된 어드레스와 일치되는 상기 에스램 어레이의 메모리셀을 선택하고, 상기 읽기 전송수단으로부터 상기 선택된 메모리셀로 데이터를 전송하고, 더 나아가서 이들과 병행해서, 상기 에스램 어레이의 메모리셀을 선택하고 상기 선택된 메모리셀의 데이터를 읽는 단계를 구비함을 특징으로 하는 구동방법.
16. 행 및 열의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 가진 디램 어레이와, 상기 디램 어레이의 선택된 행에 접속된 메모리셀의 데이터를 감지하고 증폭하고 래치하는 감지증폭기수단과, 행 및 열의 매트릭스로 배열된 복수의 스태틱 메모리셀을 가진 에스램 어레이와, 상기 디램 어레이로부터 공급된 데이터를 래치하는 수단을 가진 읽기 전송수단과, 상기 에스램 어레이에서 선택된 메모리셀로부터 공급된 데이터 또는 외부에서 공급된 데이터를 일시적으로 지정하기 위한 래치수만을 가진 쓰기 전송수단을 포함한 반도체메모리장치를 구동하는 방법에 있어서, 상기 디램 어레이에서 한개의 행을 선택하며, 상기 선택된 행에 접속된 메모리셀의 데이터를 상기 감지증폭기수단에 의해 감지하고 증폭하고 대치하는 단계와, 데이터 쓰기동작모드에 있어서는, (i) 외부장치에 의해서 액세스가 요구되는 어드레스의 메모리셀이 상기 에스램 어레이에 존재할 때, (a) 공급된 어드레스에 일치되는 상기 에스램 어레이의 당해 메모리셀에 데이터를 쓰는 단계와, 상기 쓰기 전송수단에 상기 데이터를 쓰는 단계와, (b) 상기 공급된 어드레스가 상기 디램 어레이의 상기 선택된 행을 지정할 때, 상기 디램 어레이에서 열을 선택하는 단계와 상기 선택된 열과 상기 쓰기 전송수단사이에서 데이터를 전송하는 단계와, (c) 상기 공급된 어드레스가 상기 디램 어레이에서 선택된 행과 다른행을 지적하고 있을 때에는, 상기 디램 어레이와 상기 감지증폭기수만을 초기화하는 단계와, 그 후 상기 공급된 어드레스와 일치하는 상기 디램 어레이의 행과 열을 선택하는 단계와, 상기 디램 어레이의 상기 선택된 열과 상기 쓰기 전송수단 사이에서 데이터를 전송하는 단계와, (ii) 외부장치에 의해서 액세스가 요구되는 어드레스의 메모리셀이 상기 에스램 어레이에 존재하지 않을 때에는, (d) 공급된 어드레스에 일치하여 상기 쓰기 전송수단에 데이터를 쓰는 단계와, (e) 상기 공급된 어드레스가 상기 디램 어레이의 상기 선택된 행을 지정할 때, 상기 공급된 어드레스와 일치되는 상기 디램 어레이의 열을 선택하는 단계와, 상기 쓰기 전송수단으로부터 상기 선택된 행으로 데이터를 전송하는 단계와, (f) 상기 공급된 어드레스가 상기 디램 어레이에서 선택된 행을 지정하지 않을 때는, 상기 디램 어레이와 상기 감지증폭기수단을 초기화하는 단계와,그 후 상기 공급된 어드레스와 일치하는 상기 디램 어레이의 행과 연을 선택하는 단계와, 상기 쓰기 전송수단으로부터 상기 선택된 열에 데이터를 전송하는 단계를 구비함을 특징으로 하는 반도체 메모리장치의 구동방법.
17. 제16항에 있어서, 상기 공급된 어드레스가 상기 단계 (e)와, (f)에서 상기 디램 어레이의 상기 선택된 행을 지정하는가의 결정은 그 다음 액세스가 공급될 때까지 지연됨을 특징으로 하는 반도체 메모리장치의 구동방법.
18. 행 및 열의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 가진 디램 어레이와, 상기 디램 어레이의 선택된 행에 접속된 메모리셀의 데이터를 감지하고 증폭하고 래치하는 감지증폭기수단과, 행 및 열의 매트릭스로 배열된 복수의 스태틱 메모리셀을 가진 에스램 어레이와, 상기 디램 어레이의 복수의 열 블록에 데이터를 전송하기 위한 복수의 래치수단을 가진 쓰기 전송수단과, 상기 디램 어레이에서 선택된 복수의 열의 블록으로부터 데이터를 수신하기 위한 복수의 래치수만을 가진 읽기 전송수단을 포함한 반도체 메모리장치를 구동하는 방법에 있어서, (a) 상기 디램 어레이에서 한개의 행을 선택하는 단계와, 상기 선택된 행에 접속된 메모리셀의 데이터를 상기 감지증폭기수단에 의해 감지하고 증폭하고 래치하는 단계와, (A) 데이터읽기 동작모드에 있어서는, (i) 외부장치에 의해서 요구된 데이터가 상기 에스램 어레이에 존재하지 않을때, (ⅱ) 동일한 어드레스에 의해 지정된 상기 에스램 어레이에 지정된 데이터와 상기 디램 어레이에 지정된 데이터가 서로 다르다는 것을 표시하는 더티비트가 ON이 되게 결정하는 단계와, (ⅱa) 공급된 어드레스에 일치되는 상기 에스램 어레이의 복수의 메모리셀을 선택하는 단계와 상기 선택된 메모리셀의 데이터를 상기 쓰기 전송수단에 전송하여 지정하는 단계와, (ⅱb) 상기 공급된 어드레스가 상기 디램 어레이의 상기 선택된 행을 지정할 때는, (ⅱbi) 상기 디램 어레이의 선택된 행으로부터 상기 공급된 어드레스와 일치되는 복수의 일의 블록을 선택하는 단계와 상기의 블록으로 선택된 복수의 열의 데이터를 상기 읽기 전송수단에 전송하는 단계와, (ⅱb2) 상기 읽기 전송수단으로 전송되어 있는 데이터를 더 나아가서 상기 선택된 메모리셀로 전송하기 위하여 상기 공급된 어드레스와 일치하는 상기 에스램 어레이의 복수의 메모리셀을 선택하는 단계와, (iib3) 상기 공급된 어드레스와 일치하는 상기 읽기 전송수단으로 전송된 데이터로부터 데이터를 선택하고 읽는 단계와, (ⅱc) 상기 공급된 어드레스가 상기 디램 어레이에서 상기 선택된 행과 다른행을 지정하고 있을 때에는, (ⅱcⅰ) 상기 디램 어레이와 상기 감지증폭기수단을 초기화하는 단계와, 그 후상기 공급된 어드레스와 일치하는 상기 디램 어레이에서 한개의 행과 복수의 열의 블록을 선택하는 단계와, 상기 선택된 열 블록의 데이터를 상기 읽기 전송수단으로 전송하는 단계와, (iic2) 상기 공급된 어드레스와 일치되는 상기 에스램 어레이의 복수의 메모리셀을 선택하는 단계와, 상기 읽기 전송수단으로부터 상기 선택된 메모리셀로 데이터를 전송하는 단계와, 상기 공급된 어드레스와 일치하는 상기 읽기 전송수단으로 전송되어 있는 데이터를 선택하고 읽는 단계와, (ⅲ) 만일 상기 더티 비트가 OFF이면, (ⅲa) 상기 공급된 어드레스가 상기 디램 어레이의 상기 선택된 행을 지정하는 경우, 상기 선택된 행위에 있는 열의 블록을 선택하는 단계와, 상기 블록의 데이터를 상기 공급된 어드레스로 선택된 상기 에스램 어레이의 메모리셀로 전송하면서 나아가서는 상기 공급된 어드레스에 일치하는 상기 에스램 어레이의 메모리셀에 지정될 데이터를 읽는단계와, 상기 어드레스와 일치하여 상기 디램 어레이의 한개의 행과 복수의 열을 선택하는 단계와, 상기 복수의 열로부터 상기 에스램 어레이에서 상기 공급된 어드레스로 지정된 메모리셀로 데이터를 전송하는 단계와, 상기 공급된 어드레스로 지정된 상기 에스램 어레이의 메모리셀에 지정될 데이터를 읽는 단계와,(B)데이터 쓰기 동작에 있어서는, (Ba) 상기 공급된 어드레스에 의해 지정된 메모리셀이 상기 에스램 어레이에 존재할 때는, 상기 공급된 어드레스와 일치하여 상기 에스램 어레이를 액세스하는 단계와 당해 스태틱메모리셀에 데이터를 쓰는 단계와, (Bb) 상기 더티 비트를 OFF로 세트하는 단계와, (Bc) 상기 외부장치로부터 공급된 상기 어드레스에 의해 지정된 메모리셀이 상기 에스램 어레이안에 존재하지 않을 때는, (Bc1)상기 공급된 어드레스와 일치하는 상기 쓰기 전송수단에 데이터를 쓰는 단계와, (Bc2) 상기 공급된 어드레스가 상기 디램 어레이의 상기 선택된 행을 지정할 때는, 상기 공급된 어드레스와 일치하는 상기 선택된 행으로부터 열을 선택하는 단계와, 상기 쓰기 전송수단으로부터 상기 선택된 열에 데이터를 전송하는 단계와, (Bc3) 상기 공급된 어드레스가 상기 디램 어레이에서 상기 선택된 행과 다른 행을 지정하고 있을 때는, 상기 디램 어레이와 상기 감지증폭기수단을 초기화하는 단계와, 상기 공급된 어드레스와 일치하는 상기 디램어레이에서 한개의 행과 열을 선택하는 단계와, 상기 선택된 열 블록의 데이터를 상기 읽기 전송수단으로 전송하는 단계와, (Bc4) 상기 쓰기 전송수단으로부터 상기 선택된 열로 데이터를 전송하는 단계를 구비함을 특징으로 하는 반도체 메모리장치의 구동방법.
19. 내부 제어신호를 발생하기 위하여 외부에서 펄스열로 공급된 클록신호와 동기되도록 외부에서 공급된 제어신호를 받아들이는 반도체 메모리장치에 있어서, 행과 열의 매트릭스로 배열된 복수의 마이나믹 메모리셀을 가진 디램 어레이와, 상기 디램 어레이를 구동하기 위하여 제어신호를 발생하기 위한 제1의 외부 제어신호를 받기 위한 상기 클록신호에 응답하는 제1의 제어수단과, 행과 열의 매트릭스로 배열된 복수의 스틱 메모리셀을 가진 에스램 어레이와, 메모리장치의 안으로 또는 밖으로 데이터를 입출력시키기 위한 입력/출력회로수단과, 상기 입력/출력회로수단과 데이터를 교환하고 상기 디램 어레이의 선택된 메모리셀과 상기 에스램 어레이안의 선택된 메모리셀 사이에서 데이터를 전송하기 위한 데이터 전송수단과, 상기 에스램 어레이와 상기 데이터 전송수단 중 적어도 한개를 구동하기 위한 제어신호를 발생하기 위하여 상기 클록신호에 응답해서 외부에서 공급된 제2의 제어신호를 받는 제2의 제어수단과, 상기 제1의 제어수단으로상기 클록신호의 전송을 금지하기 위한 제1의 클록 마스크신호에 응답하는 제1의 클록 게이트수단과, 상기 제2의 제어수단으로 상기 클록신호의 전송을 금지하기 위한 제2의 클록 마스크신호에 응답하는 제2의클록 게이트수단을 구비함을 특징으로 하는 반도체 메모리장치
20. 펄스의 형태로 공급된 클록신호와 동기되어 있는 외부신호를 받아들이기 위한 반도체 메모리장치에 있어서, 행과 열의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 가진 디램 어레이와, 행과 열의 매트릭스로 배열된 복수의 스태틱 메모리셀을 가진 에스램 어레이와, 적어도 상기 디램 어레이의 한개의 선택된 메모리셀과 상기 에스램 어레이의 한개의 선택된 메모리셀 사이에서 데이터를 전송하기 위한 데이터 전송수단과, 상기 반도체 메모리장치의 특수 동작모드와 상기 반도체 메모리장치의 데이터 입력 및 출력 핀의 배열을 설정하기 위한 명령 데이터를 지정하기 위한 명령 레지스터수단과, 상기 디램 어레이의 일을 선택하기위한 어드레스중에서 소정의 비트수를 상기 명령 레지스터수단안에 명령 데이터로 지정하도록 상기 클록신호에 응답하는 수단을 구비함을 특징으로 하는 반도체 메모리장치.
21. 펄스의 형태로 공급된 클록신호와 동기되어 있는 외부신호를 받아들이기 위한 반도체장치에 있어서, 행과 일의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 가진 디램 어레이와, 행과 열의 매트릭스로 배열된 복수의 스태틱 메모리셀을 가진 에스램 어레이와, 적어도 상기 디램 어레이의 한개의 선택된 메모리셀과 상기 에스램 어레이의 한개의 선택된 메모리셀 사이에서 데이터 전송을 수행하기 위한 데이터 전송수단과, 상기 반도체 메모리장치의 적어도 한개의 특수 동작모드를 지정하는 명령 데이터를 지정하기 위한 명령 레지스터수단과, 상기 클록신호에 동기하여 공급되는 외부 제어신호의 상태의 조합에 응답하여, 이때 상기 디램 어레이의 행과 열을 선택하기 위하여 어드레스 입력노드에 공급된 모든 신호를 명령 데이터로 받아들이고 또한 그의 일부를 상기 데이터 전송수단안에서 상기 디램 어레이의 데이터 전송모드 형식을 지정하는 데이터로서 받아들이고 그 데이터를 상기 명령 레지스터수단안에 지정하기 위하여 상기 반도체 메모리장치의 테스트모드를 표시하기 위한 데이터로서 받아들이는 수단을 구비함을 특징으로 하는 반도체 메모리장치.
22. 제21항에 있어서, 상기 테스트모드가 표시될 때에는, 상기 디램 어레이의 자동 리프레쉬를 실행하는 수단을 더 구비함을 특징으로 하는 반도체 메모리장치.
23. 제21항에 있어서, 상기 외부 제어신호 상태의 조합에 응답하여, 상기 명령 레지스터수단에서 상기 명령 데이터의 설정만을 실행하는 수단을 구비함을 특징으로 하는 반도체 메모리장치.
24. 행 및 열의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 포함한 디램 어레이와, 행 및 열의 매트릭스로 배열된 복수의 스태틱 메모리셀을 포함한 에스램 어레이와, 공급된 데이터를 일시적으로 저장하고 상기 저장된 데이터를 상기 디램 어레이의 선택된 메모리셀로 전송하기 위한 쓰기 전송수단과, 상기 쓰기 전송수단으로부터 상기 디램 어레이의 상기 선택된 메모리셀로 향하는 데이터 전송을 마스크하기 위한 마스크 데이터를 지정하는 마스크 데이터 레지스터수단과, 파워온에 응답하여, 상기 마스크 데이터 레지스터수단의 모든 마스크 데이터를 데이터 전송을 마스크하기 위한 상태로 설정하는 제어수단을 구비함을 특징으로하는 반도체 메모리장치.
25. 제24항에 있어서, 상기 파워온에 응답하여, 주변회로의 재설정 동작을 미리 설정된 시간동안 반복하고 상기 제어수단을 가동시키는 수만을 더 구비함을 특징으로 하는 반도체 메모리장치.
26. 행 및 열의 매트릭스로 배열된 복수의 다이나믹 메모리셀을 포함한 디램 어레이와, 행 및 열의 매트릭스로 배열된 복수의 스태틱 메모리셀을 포함한 에스램 어레이와, 상기 디램 어레이의 선택된 메모리셀과 상기 에스램 어레이의 선텍된 메모리셀 사이에서의 데이터를 전송하기 위한 데이터 전송수단과, 제1의 어드레스와 제1의 제어신호에 응답하여, 상기 디램 어레이의 동작과 상기 디램 어레이와 상기 데이터 전송수단과의 사이의 데이터 전송 동작을 제어하기 위한 제1의 제어수단과, 상기 제1의 제어수단과 분리되어 공급되고 서로 독립적으로 동작하고, 제2의 제어신호와 상기 제1의 어드레스와 독립적으로 공급된 제2의 어드레스에 응답하여, 상기 에스램 어레이의 구동과 상기 에스램 어레이와 상기 데이터 전송수단 되어의 데이터 전송 동작 및 상기 데이터 전송수단과 메모리장치의 외부 사이의 데이터 입력/출력 동작을 제어하기위한 제2의 제어수단을 구비함을 특징으로 하는 반도체 메모리장치.
27. 클록신호와 동기되어 동작하는 동기헝 반도체 메모리장치에 있어서, 제1의 노드를 제1레벨의 전위로 구동하기 위한 제1의 트랜지스터 요소와, 상기 제1의 트랜지스터 요소의 비활성 동작에 응답하여, 이미 설정되어 있는 기간 동안에만 상기 제1의 노드를 제2레벨의 전위로 구동하는 제2의 트랜지스터 요소를 구비함을 특징으로 하는 반도체 메모리장치.
28. 외부 클록신호와 동기되어 외부신호를 입력시키는 동기형 반도체 메모리장치에 있어서, 제1전원노드와 출력노드 사이에 접속되고 구동신호에 응답하여 상기 출력노드를 상기 제1전원의 전위레벨로 구동하기 위한 제1의 트랜지스터 요소와, 상기 출력노드와 제2전원노드 사이에 접속되고 상기 출력노드를 상기 제2전원의 전위레벨로 구동하기 위한 제2의 트랜지스터 요소와, 상기 구동신호의 비활성 영역에 응답하여, 상기 제2의 트랜지스터 요소를 이미 설정되어 있는 기간 동안에 과도상태로부터 상기 클록신호의 활성상태로 활성화시키는 제어수단을 구비함을 특징으로 하는 반도체 메모리장치.
29. 단 방향 천이에서 외부클록과 동기되어 있는 외부신호를 수용하는 동기형 반도체장치에서 제1전원과 제2전원 사이에 접속된 제1트랜지스터요소와 제2트랜지스터요소를 가진 출력회로의 구동방법에 있어서, 구동신호에 응답해서 상기 제1전원의 전위로 출력노드를 구동하기 위하여 상기 제1트랜지스터요소를 활성활시키는 단계와, 상기 제1트랜지스터요소를 비활성화시키는 단계와, 상기 제1트랜지스터요소의 비활성화상태에 응답하여, 상기 외부클록의 상기 단방향 천이로부터 시작해서 미리 설정된 시간간격 동안 상기 출력노드를 구동시키기 위하여 상기 제2트랜지스터 요소를 활성화시키는 단계를 구비함을 특징으로 하는 방법.
30. 설정된 테스트모드 동작을 수행하고 클록신호와 동기하여 외부신호를 받는 동기형 반도체 메모리장치에 있어서, 상기 클록신호와 동기되어 설정된 상태에서 외부신호의 공급을 계속해서 두번 이상 검출하기 위한 검출수단과, 상기 검출수단으로부터 나오는 검출신호에 응답하여 상기 설정된 테스트모드를 설정하기 위한 테스트모드 설정수단을 구비함을 특징으로 하는 반도체 메모리장치.
31. 클록신호와 동기하여 복수의 외부신호를 받아들이고 설정된 테스트모드 동작을 수행하는 동기형 반도체 메모리장치에 있어서, 상기 클록신호와 동기되어 상기 복수의 외부신호의 설정된 상태의 조합의 공급을 계속해서 두번 이상 검출하기 위한 검출수단과, 상기 검출수단으로부터 나오는 검출신호에 응답하고 설정된 어드레스신호 비트를 받아들이며, 상기 테스트모드를 설정하여서 상기 동기형 반도체 메모리장치가 상기 테스트모드 동작을 허용하는 상태로 세트되게 하는 테스트모드 설정수단과, 상기 복수의 외부신호의 설정된 상태의 조합이 상기 검출수단에 의해 검출된 후에 공급될 때는 상기 테스트모드 설정수단을 재설정하기 위한 수단을 구비함을 특징으로 하는 반도체 메모리장치.
32. 메모리셀을 가진 동기형 반도체 메모리장치에 있어서, 신호단자와, 설정된 시간 간격에서 리프레쉬 요구를 발생하기 위한 타이머수단과, 모드 설정신호에 응답하여 상기 타이머수단으로부터 상기 신호단자로 향하는 리프레쉬 요구의 전송을 금지상태 또는 허용상태로 세트하기 위한 모드 세트수만과, 상기 신호단자에 결합되고, 상기 신호단자에 공급된 리프레쉬 요구에 응답하여 상기 메모리셀의 리프레쉬를 실행하기 위한 리프레쉬수단을 구비함을 특징으로 하는 반도체 메모리장치.
33. 제32항에 있어서, 슬리프모드 표시신호에 응답하여 상기 타이머수단으로부터 상기 신호단자로 향하는 리프레쉬 요구의 전송을 금지하기 위한 수단과, 상기 슬리프모드 표시신호에 응답하여 상기 타이머수단으로부터 상기 리프레쉬 실행수단으로 리프레쉬 요구를 전송하기 위한 수단을 더 구비함을 특징으로 하는 반도체 메모리장치.
34. 제32항에 있어서, 한 싸이클을 초기화하는 외부 제어신호에 응답하여 상기 메모리셀중에서 한개의 메모리셀을 선택하고, 내부 제어신호를 발생하고, 메모리셀의 선택에 관계된 회로를 활성화하기 위한 버퍼수단과, 상기 리프레쉬 요구와 상기 내부 제어신호에 응답하여 상기 내부 제어신호가 활성상태일 때는 상기 리프레쉬 요구의 전송을 금지시키기 위한 중재수단을 더 구비함을 특징으로 하는 반도체 메모리장치.
35. 제34항에 있어서, 상기 버퍼수단은 상기 내부 제어신호에 응답하여 상기 메모리셀이 잘못 선택된 상태로 되었음을 표시하는 프리챠지 완료신호를 발생하기 위한 수단을 포함함과 동시에, 상기 리프레쉬수단은 상기 프리챠지 완료신호와, 상기 신호단자 또는 상기 타이머수단으로부터 나오는 리프레쉬 요구에 응답하여, 상기 프리챠지 완료신호가 상기 메모리셀의 잘못 선택된 상태임을 지시하기 위하여 활성상태에 있을 때는 리프레쉬 요구를 지시하는 신호와 마스크신호를 발생하기 위한 다른 중재수단을 포함하며, 상기 버퍼수단에 공급될 상기 마스크신호는 외부 제어신호를 마스크하여 상기 버퍼수단이 비활성상태에서 상기 외부 제어신호를 받게 하며, 상기 리프레쉬 요구 지시신호에 응답하여 리프레쉬의 실행을 초기화하기 위한 리프레쉬제어수단을 포함함을 특징으로 하는 메모리장치.
36. 반도체 메모리장치에 있어서, 복수의 다이나믹 메모리셀을 가진 디램 어레이와, 복수의 스태틱 메모리셀을 가진 에스램 어레이와, 상기 디램 어레이로부터 상기 에스램 어레이로 데이터를 전송하기 위하여 적어도 두 단이 직열로 접속된 래치수만을 가진 제1의 전송수단과, 상기 에스램 어레이로부터 상기 디램 어레이로 데이터를 전송하기 위하여 적어도 두 단이 직열로 접속된 래치수단을 가진 제2의 전송수단과, 제1의 전송 표시에 응답하여 상기 디램 어레이로부터 상기 제1의 전송수단으로 데이터 전송을 실행하고 상기 제2의 전송수단의 래치수단 사이에서 데이터 전송을 실행하는 제1의 전송 제어수단과, 제2의 전송 표시에 응답하여 상기 디램 어레이로부터 상기 제1의 전송수단으로 데이터 전송을 실행하고 상기 제2의 전송수단의 래치수단 사이에서 데이터 전송을 금지하는 제2의 전송 제어수단을 구비함을 특징으로 하는 반도체 메모리장치.
37. 제36항에 있어서, 상기 제2의 전송수단은 2보다 작지 않은 정수 N단의 선입선출방식 지정수단을 포함함을 특징으로 하는 반도체 메모리장치.
38. 반도체 메모리장치에 있어서, 복수의 다이나믹 메모리셀을 가진 디램 어레이와, 복수의 스태틱 메모리셀을 가진 에스램 어레이와, 상기 디램 어레이로부터 상기 에스램 어레이로 데이터를 전송하기 위하여 적어도 두 단이 직열로 접속된 래치수단을 가진 제1의 전송수단과, 상기 에스램 어레이로부터 상기 디램 어레이로 데이터를 전송하기 위하여 적어도 두 단이 직열로 접속된 래치수단을 가진 제2의 전송수단과, 제1의전송 표시에 응답하여 상기 에스램 어레이로부터 상기 제2의 전송수단의 단 한개의 래치수단으로 데이터전송을 실행하는 제1의 전송 제어수단과, 제2의 전송 표시에 응답하여 상기 에스램어레이로부터 상기 제2의 전송수단의 복수의 래치수단으로 데이터를 전송하기 위한 제2의 전송 제어수단을 구비함을 특징으로 하는 반도체 메모리장치.
39. 제38항에 있어서, 상기 제2의 전송수단은 2보다 작지 않은 정수 N단의 선입선출방식 지정수단을 포함함 특징으로 하는 반도체 메모리장치.
40. 영상 처리 시스템에 있어서, 제1의 클록신호와 동기되어 액세스 요구를 발생하는 데이터 처리와, 어드레스신호가 제2의 클록신호와 동기되어 공급되고 상기 어드레스로 지정된 메모리셀의 데이터는 그 다음 클록 싸이클에 공급되는 레지스터 출력모드로 동작하는 클록 동기형 반도체 메모리장치와, 영상을 디스플레이하기 위한 비디오 처리장치와, 상기 데이터 처리장치와 상기 비디오 처리장치가 번갈아서 상기 클록동기형 반도체 메모리장치를 액세스하도록 허용하기 위한 액세스 제어수단을 구비함을 특징으로 하는 영상처리 시스템.
41. 제40항에 있어서, 상기 액세스 제어수단은 상기 클록 동기형 반도체 메모리장치를 액세스하기 위하여 제3의 클록과 동기되어 동작하고, 상기 제3의 클록은 상기 제1의 클록보다 두배 빠르고, 상기 제1의 클록은 상기 제 2 의 클록보다 두배 빠름을 특징으로 하는 시스템.