KR970023387A - 메모리 장치 - Google Patents

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KR970023387A
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최재명
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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Abstract

본 발명의 메모리장치는 각각 적어도 하나 이상의 셀 블럭을 갖는 좌측 영역 및 우측영역 셀블럭을 구비한 셀 어레이와, 상호 교차적으로 동작하며 외부로부터 상기 셀 어레이의 좌측 영역 및 우측영역 셀블럭으로 데이타를 입력하거나 상기 좌측 영역 및 우측영역 셀블럭의 데이타를 외부로 출력하기 위하여 해당 비트라인을 선택 구동하기 위한 좌측용 및 우측용 컬럼 디코더와, 상기 좌측용 컬럼 디코더 및 우측용 컬럼 디코더로 각각 공급되는 좌측용 및 우측용 내부 어드레스신호를 저장하고 있는 좌측용 및 우측용 래치부와, 상기 좌측영역 및 우측영역 셀블럭의 비트라인을 구동하기 위한 내부 어드레스신호 발생용의 외부 어드레스신호를 입력받아 내부 어드레스신호를 발생하기 위한 어드레스 버퍼와, 상기 적어도 하나 이상의 셀 블럭을 선택 구동하기 위하여 상기 어드레스 버퍼로부터 내부 어드레스신호를 입력받아 프리디코딩하여 상기 좌측용 및 우측용 래치부로 출력하는 프리 디코더와, 카스바신호를 입력받아 통상 모드를 수행하고, 스페셜 모드에서는 카스바신호와 스페셜 모드용 인에이블신호를 입력받아 상기 어드레스 버퍼를 제어하는 제어신호를 발생하여 상기 외부 어드레스신호가 상기 어드레스 버퍼에 입력되도록 제어하고 상기 좌측용 및 우측용 래치부에 각각 저장되어 있는 좌측용 및 우측용 내부 어드레스신호가 상기 좌측용 및 우측용 컬럼 디코더에 각각 출력되도록 제어하는 제어수단으로 구성된다.

Description

메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 실시예에 따른 메모리장치의 블럭도,
제4도는 제3도에 도시된 메모리장치의 동작 타이밍도,
제5도는 제3도에 도시된 어드레스 버퍼의 내부카스신호 발생회로도,
제6도는 제3도에 도시된 래치부의 회로도.

Claims (3)

  1. 각각 적어도 하나 이상의 셀 블럭을 갖는 좌측 영역 및 우측영역 셀블럭을 구비한 셀 어레이와, 상호 교차적으로 동작하며 외부로부터 상기 셀 어레이의 좌측 영역 및 우측영역 셀블럭으로 데이타를 입력하거나 상기 좌측 영역 및 우측영역 셀블럭의 데이타를 외부로 출력하기 위하여 해당 비트라인을 선택 구동하기 위한 좌측용 및 우측용 컬럼 디코더와, 상기 좌측용 컬럼 디코더 및 우측용 컬럼 디코더로 각각 공급되는 좌측용 및 우측용 내부 어드레스신호를 저장하고 있는 좌측용 및 우측용 래치부와, 상기 좌측영역 및 우측영역 셀블럭의 비트라인을 구동하기 위한 내부 어드레스신호 발생용의 외부 어드레스신호를 입력받아 내부 어드레스신호를 발생하기 위한 어드레스 버퍼와, 상기 적어도 하나 이상의 셀 블럭을 선택 구동하기 위하여 상기 어드레스 버퍼로부터 내부 어드레스신호를 입력받아 프리디코딩하여 상기 좌측용 및 우측용 래치부로 출력하는 프리 디코더와, 카스바신호를 입력받아 통상 모드를 수행하고, 스페셜 모드에서는 카스바신호와 스페셜 모드용 인에이블신호를 입력받아 상기 어드레스 버퍼를 제어하는 제어신호를 발생하여 상기 외부 어드레스신호가 상기 어드레스 버퍼에 입력되도록 제어하고 상기 좌측용 및 우측용 래치부에 각각 저장되어 있는 좌측용 및 우측용 내부 어드레스신호가 상기 좌측용 및 우측용 컬럼 디코더에 각각 출력되도록 제어하는 제어수단으로 구성되는 것을 특징으로 하는 메모리장치.
  2. 제1항에 있어서, 상기 어드레스버퍼를 제어하는 제어신호는 상기 카스바신호의 변화를 검출하여 카스바신호의 변화시 로우상태를 가지다가 스스로의 딜레이에 의하여 다시 하이로 가는 하이 펄스신호이고, 상기 제어수단은 카스바신호가 로우에서 하이로 전이되는 것을 검출하는 제1검출부와, 상기 카스바신호가 하이에서 로우로 전이되는 것을 검출하는 제2검출부를 구비하는 내부 카스신호 발생회로를 포함하는 것을 특징으로 하는 메모리장치.
  3. 제1항에 있어서, 상기 래치부는 상기 프리디코더로부터의 내부 어드레스신호를 입력으로 받고 상기 제어수단의 제1 및 제2제어신호를 받아들여 상기 제1 및 제2제어신호가 로우상태일 때 상기 내부 어드레스신호를 받아들이고 하이상태로 가면 래치시키고 있다가 상기 제1 및 제2제어신호가 다시 로우로 가면 래치부의 전단은 새로운 내부 어드레스신호를 받아들일 수 있게 되고 래치부의 후단이 래치부의 전단과 연결되지 않게 되어 래치를 시키게 되고 다시 상기 제1 및 제2제어신호가 하이가 되면 새로운 내부 어드레스신호를 받아들여 제1 및 제2제어신호가 로우에서 하이로 가는 경우만 새로운 컬럼 어드레스를 받아들이는 것을 특징으로 하는 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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