JPH11273343A - 電圧降下回路及びこれを用いた内部電源電圧レベル制御方法、及びその半導体メモリ装置 - Google Patents
電圧降下回路及びこれを用いた内部電源電圧レベル制御方法、及びその半導体メモリ装置Info
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- JPH11273343A JPH11273343A JP11005800A JP580099A JPH11273343A JP H11273343 A JPH11273343 A JP H11273343A JP 11005800 A JP11005800 A JP 11005800A JP 580099 A JP580099 A JP 580099A JP H11273343 A JPH11273343 A JP H11273343A
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Abstract
(57)【要約】
【課題】 書込速度低下及びメモリ装置誤動作が防止さ
れるのみならず、不要な電力消耗を省ける電圧降下回路
及びこれを用いた内部電源電圧レベル制御方法、及びそ
の半導体メモリ装置を提供する。 【解決手段】 本発明による電圧降下回路は、書込許容
信号WEに応答した書込ドライバの最初の書込動作により
減少した内部電源電圧Vintの電圧レベルと基準電圧Vref
のレベルとを比較する比較制御器30と、比較結果に応答
して出力される第１制御信号φS1により活性化されて内
部電源電圧の電圧レベルを制御する第１スイッチング素
子40を備える。また、書込ドライバの最初の書込動作か
ら第１スイッチング素子が動作するのに所要される応答
時間の間に活性化される第２制御信号φS2を発生する制
御手段50と、第２制御信号が活性化される間に外部電源
電圧を内部電源電圧として提供する第２スイッチング素
子60を備える。
れるのみならず、不要な電力消耗を省ける電圧降下回路
及びこれを用いた内部電源電圧レベル制御方法、及びそ
の半導体メモリ装置を提供する。 【解決手段】 本発明による電圧降下回路は、書込許容
信号WEに応答した書込ドライバの最初の書込動作により
減少した内部電源電圧Vintの電圧レベルと基準電圧Vref
のレベルとを比較する比較制御器30と、比較結果に応答
して出力される第１制御信号φS1により活性化されて内
部電源電圧の電圧レベルを制御する第１スイッチング素
子40を備える。また、書込ドライバの最初の書込動作か
ら第１スイッチング素子が動作するのに所要される応答
時間の間に活性化される第２制御信号φS2を発生する制
御手段50と、第２制御信号が活性化される間に外部電源
電圧を内部電源電圧として提供する第２スイッチング素
子60を備える。
Description
【発明の属する技術分野】本発明は、半導体メモリ装置
の電圧降下回路(voltage down converter)とこれを用い
た内部電源電圧レベル制御方法、及びその半導体メモリ
装置に係り、特に外部電源電圧を降下して内部電源電圧
を発生する電圧降下回路及びこれを用いて内部電源電圧
を一定に維持する内部電源電圧レベル制御方法、及びそ
の半導体メモリ装置に関するものである。
の電圧降下回路(voltage down converter)とこれを用い
た内部電源電圧レベル制御方法、及びその半導体メモリ
装置に係り、特に外部電源電圧を降下して内部電源電圧
を発生する電圧降下回路及びこれを用いて内部電源電圧
を一定に維持する内部電源電圧レベル制御方法、及びそ
の半導体メモリ装置に関するものである。
【従来の技術】高集積半導体メモリ装置の信頼性と電力
消耗量を考慮する時に、メモリ装置に印加される電圧は
低いことが望ましい。したがって、一般的なメモリ装置
では、低い電圧供給のための電圧降下回路を採用してい
る。この電圧降下回路は、5Vの外部電源電圧を一定レベ
ルに降下させた内部電源電圧を発生すると共に、外部電
源電圧が変動する場合は、これを抑制する方向に動作し
て常に一定の内部電源電圧を維持する必要がある。図１
は、従来の電圧降下回路を備えたメモリ装置を概略的に
示したブロック図である。図１に示されるように、従来
の一般的な電圧降下回路3には、外部電源電圧Vextを降
下させるためのPMOSトランジスタ5と、基準電圧Vrefと
内部電源電圧Vintとを比較してその結果を用いてPMOSト
ランジスタ5を駆動する比較器7とで構成される。電圧降
下回路3を通して発生された内部電源電圧Vintは、メモ
リ装置の必要な回路に供給される。例えば、書込ドライ
バ(write driver)が書込動作を遂行するためには内部電
源電圧が必要である。書込ドライバの書込動作により内
部電源電圧Vintの電圧レベルが減少すると、この減少さ
れた電圧レベルは比較器7にフィードバック(feedback)
される。フィードバックされた内部電源電圧Vintが基準
電圧Vrefレベルより低い場合、比較器7が動作してPMOS
トランジスタ5のゲート電圧が下降するようになる。こ
れによりPMOSトランジスタ5を通した電流供給が増え、
内部電源電圧Vintの電圧レベルは上昇するようになる。
これと反対に、内部電源電圧Vintレベルが基準電圧Vref
より高くなると、比較器7の出力電圧が上昇してPMOSト
ランジスタ5のゲート電圧が上昇し、PMOSトランジスタ5
がオフされる。したがって、PMOSトランジスタ5を通し
た電流供給が減少するので、内部電源電圧Vintの電圧レ
ベルは一定に維持される。しかし、このような従来の方
法によると、内部電源電圧供給ラインに必然的に存在す
る寄生抵抗と寄生キャパシタンスとによるRC時間遅延に
よって、応答速度が遅くなるという問題がある。特に、
高速メモリ装置の動作のために同時に多くのデータを読
出したり書込む場合、多数個の書込ドライバが同時に動
作して内部電源電圧レベルが瞬間的に下降するようにな
る。この場合、前述したRC時間遅延により内部電源電圧
レベルが本来の水準に回復するまでに必要とする時間が
延びてしまう。このように内部電源電圧が本来のレベル
に回復出来ない状態で書込動作が再開される、いいかえ
れば、内部電源電圧レベルが低い状態で書込動作が行わ
れると、書込動作の速度低下及びメモリ装置の誤動作の
原因となる。のみならず、書込動作後に内部電源電圧の
電圧レベルを初期のレベルに復帰させるためのリストア
(restore)時間が延びる。このような書込速度低下やリ
ストア時間の増加は、半導体メモリ装置のすべての性能
を低下させる要因になる。
消耗量を考慮する時に、メモリ装置に印加される電圧は
低いことが望ましい。したがって、一般的なメモリ装置
では、低い電圧供給のための電圧降下回路を採用してい
る。この電圧降下回路は、5Vの外部電源電圧を一定レベ
ルに降下させた内部電源電圧を発生すると共に、外部電
源電圧が変動する場合は、これを抑制する方向に動作し
て常に一定の内部電源電圧を維持する必要がある。図１
は、従来の電圧降下回路を備えたメモリ装置を概略的に
示したブロック図である。図１に示されるように、従来
の一般的な電圧降下回路3には、外部電源電圧Vextを降
下させるためのPMOSトランジスタ5と、基準電圧Vrefと
内部電源電圧Vintとを比較してその結果を用いてPMOSト
ランジスタ5を駆動する比較器7とで構成される。電圧降
下回路3を通して発生された内部電源電圧Vintは、メモ
リ装置の必要な回路に供給される。例えば、書込ドライ
バ(write driver)が書込動作を遂行するためには内部電
源電圧が必要である。書込ドライバの書込動作により内
部電源電圧Vintの電圧レベルが減少すると、この減少さ
れた電圧レベルは比較器7にフィードバック(feedback)
される。フィードバックされた内部電源電圧Vintが基準
電圧Vrefレベルより低い場合、比較器7が動作してPMOS
トランジスタ5のゲート電圧が下降するようになる。こ
れによりPMOSトランジスタ5を通した電流供給が増え、
内部電源電圧Vintの電圧レベルは上昇するようになる。
これと反対に、内部電源電圧Vintレベルが基準電圧Vref
より高くなると、比較器7の出力電圧が上昇してPMOSト
ランジスタ5のゲート電圧が上昇し、PMOSトランジスタ5
がオフされる。したがって、PMOSトランジスタ5を通し
た電流供給が減少するので、内部電源電圧Vintの電圧レ
ベルは一定に維持される。しかし、このような従来の方
法によると、内部電源電圧供給ラインに必然的に存在す
る寄生抵抗と寄生キャパシタンスとによるRC時間遅延に
よって、応答速度が遅くなるという問題がある。特に、
高速メモリ装置の動作のために同時に多くのデータを読
出したり書込む場合、多数個の書込ドライバが同時に動
作して内部電源電圧レベルが瞬間的に下降するようにな
る。この場合、前述したRC時間遅延により内部電源電圧
レベルが本来の水準に回復するまでに必要とする時間が
延びてしまう。このように内部電源電圧が本来のレベル
に回復出来ない状態で書込動作が再開される、いいかえ
れば、内部電源電圧レベルが低い状態で書込動作が行わ
れると、書込動作の速度低下及びメモリ装置の誤動作の
原因となる。のみならず、書込動作後に内部電源電圧の
電圧レベルを初期のレベルに復帰させるためのリストア
(restore)時間が延びる。このような書込速度低下やリ
ストア時間の増加は、半導体メモリ装置のすべての性能
を低下させる要因になる。
【発明が解決しようとする課題】本発明は、前記のよう
な問題点に鑑みてなされたものであり、本発明の目的
は、書込速度の低下及びメモリ装置の誤動作を防止する
電圧降下回路を提供することにある。又、本発明の目的
は、前記電圧降下回路を使用して内部電源電圧の電圧レ
ベルを制御する方法を提供することにある。更に、本発
明の目的は、書込速度の低下及びメモリ装置の誤動作を
防止する電圧降下回路を有する半導体メモリ装置を提供
することにある。
な問題点に鑑みてなされたものであり、本発明の目的
は、書込速度の低下及びメモリ装置の誤動作を防止する
電圧降下回路を提供することにある。又、本発明の目的
は、前記電圧降下回路を使用して内部電源電圧の電圧レ
ベルを制御する方法を提供することにある。更に、本発
明の目的は、書込速度の低下及びメモリ装置の誤動作を
防止する電圧降下回路を有する半導体メモリ装置を提供
することにある。
【課題を解決するための手段】前記目的及び他の目的を
達成するための本発明による電圧降下回路は、内部電源
電圧の電圧レベルを所定の基準電圧と比較して第１制御
信号を出力する比較制御器と、前記第１制御信号により
制御され、前記内部電源電圧の電圧レベルが前記基準電
圧より低い場合には、外部電源電圧を降下して内部電源
電圧として提供する第１スイッチング素子と、前記第１
スイッチング素子が動作する前の一定時間に活性化され
る第２制御信号を発生する制御手段と、前記第２制御信
号により制御され、前記第２制御信号が活性化される間
に外部電源電圧を内部電源電圧として提供する第２スイ
ッチング素子とを備えることを特徴とする。前記電圧降
下回路は、データ入力バッファから入力されるデータを
クロック信号に同期して入／出力ラインに伝送する書込
ドライバに内部電源電圧を供給するために使われること
もある。前記制御手段は、書込許容信号に応答してパル
ス形態の第２制御信号を発生するパルス発生器を備える
ことができ、書込ドライバの動作周波数が臨界周波数よ
り小さい場合に、前記パルス発生器から出力される第２
制御信号を非活性化させる周波数感知器をさらに備える
ことができる。前記第１スイッチング素子と第２スイッ
チング素子はPMOSトランジスタで構成できる。前記のよ
うに構成された電圧降下回路は、前記半導体メモリ装置
の動作制御信号に応答したメモリ装置の最初動作により
減少された内部電源電圧の電圧レベルと基準電圧レベル
とを比較し、その比較結果に応答する前記第１制御信号
を活性化させることによって内部電源電圧の電圧レベル
を制御し、前記半導体メモリ装置の最初の動作から前記
第１制御信号が活性化されるのに所要される応答時間の
間には前記第２制御信号を活性化させることによって、
前記減少された内部電源電圧の電圧レベルを上昇させ
る。本発明によると、比較制御器により駆動されるスイ
ッチング素子が動作する前に２番目の書込動作が始まっ
ても、最初の書込動作により減少された内部電源電圧の
電圧レベルが低下されることが防止される。したがっ
て、従来のような書込ドライバの書込速度低下やメモリ
装置の誤動作が防止される。のみならず、第１制御信号
の応答時間がメモリ装置の動作周期より長い場合、すな
わちメモリ装置が高速に動作する場合に、前記第２制御
信号が活性化されて第２スイッチング素子が動作する。
したがって、メモリ装置が低速で動作する場合には第２
スイッチング素子が動作されず、不要な電力消耗を省け
る。
達成するための本発明による電圧降下回路は、内部電源
電圧の電圧レベルを所定の基準電圧と比較して第１制御
信号を出力する比較制御器と、前記第１制御信号により
制御され、前記内部電源電圧の電圧レベルが前記基準電
圧より低い場合には、外部電源電圧を降下して内部電源
電圧として提供する第１スイッチング素子と、前記第１
スイッチング素子が動作する前の一定時間に活性化され
る第２制御信号を発生する制御手段と、前記第２制御信
号により制御され、前記第２制御信号が活性化される間
に外部電源電圧を内部電源電圧として提供する第２スイ
ッチング素子とを備えることを特徴とする。前記電圧降
下回路は、データ入力バッファから入力されるデータを
クロック信号に同期して入／出力ラインに伝送する書込
ドライバに内部電源電圧を供給するために使われること
もある。前記制御手段は、書込許容信号に応答してパル
ス形態の第２制御信号を発生するパルス発生器を備える
ことができ、書込ドライバの動作周波数が臨界周波数よ
り小さい場合に、前記パルス発生器から出力される第２
制御信号を非活性化させる周波数感知器をさらに備える
ことができる。前記第１スイッチング素子と第２スイッ
チング素子はPMOSトランジスタで構成できる。前記のよ
うに構成された電圧降下回路は、前記半導体メモリ装置
の動作制御信号に応答したメモリ装置の最初動作により
減少された内部電源電圧の電圧レベルと基準電圧レベル
とを比較し、その比較結果に応答する前記第１制御信号
を活性化させることによって内部電源電圧の電圧レベル
を制御し、前記半導体メモリ装置の最初の動作から前記
第１制御信号が活性化されるのに所要される応答時間の
間には前記第２制御信号を活性化させることによって、
前記減少された内部電源電圧の電圧レベルを上昇させ
る。本発明によると、比較制御器により駆動されるスイ
ッチング素子が動作する前に２番目の書込動作が始まっ
ても、最初の書込動作により減少された内部電源電圧の
電圧レベルが低下されることが防止される。したがっ
て、従来のような書込ドライバの書込速度低下やメモリ
装置の誤動作が防止される。のみならず、第１制御信号
の応答時間がメモリ装置の動作周期より長い場合、すな
わちメモリ装置が高速に動作する場合に、前記第２制御
信号が活性化されて第２スイッチング素子が動作する。
したがって、メモリ装置が低速で動作する場合には第２
スイッチング素子が動作されず、不要な電力消耗を省け
る。
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施の形態をさらに詳しく説明する。図２は、本
発明の一実施の形態による電圧降下回路を備えたメモリ
装置を概略的に示したブロック図である。以下で説明す
る本発明の実施の形態では、前記電圧降下回路が書込ド
ライバに使われる場合を例に挙げるが、これに限定され
ず他の安定した低電圧を必要とする部分に使用されてよ
い。図２に示されるように、本実施の形態による半導体
メモリ装置は、内部回路10に内部電源電圧Vintを供給す
るための電圧降下回路20を備える。内部電源電圧Vintが
使われる前記内部回路10は、周辺回路(データ入出力回
路を含む)と、メモリアレー(ビットライン感知増幅器及
び書込ドライバなどを含む)とを含む。本実施の形態に
よる前記電圧降下回路20は、内部電源電圧Vintの電圧レ
ベルを基準電圧Vrefと比較する比較制御器30と、前記比
較制御器30から出力される第１制御信号ΦS1により制御
され、外部電源電圧Vextを降下してこれを内部電源電圧
Vintで提供する第１スイッチング素子40を備える。ここ
で、前記比較制御器30は、比較制御器駆動信号ENDFFに
より活性化される。前記比較制御器30はまた、入力され
る内部電源電圧Vintの電圧レベルが基準電圧Vrefより低
い場合、前記第１スイッチング素子40を活性化させ、高
い場合、前記第１スイッチング素子40を非活性化させる
第１制御信号ΦS1を発生する。又、前記第１スイッチン
グ素子40は、図示されたように、前記比較制御器30から
出力される第１制御信号ΦS1がゲートに入力され、その
ソースは外部電源電圧Vextのノード（NODE）と連結さ
れ、そのドレインは内部電源電圧VintのNODEと連結され
たPMOSトランジスタにより構成できる。前記第１スイッ
チング素子40は、内部電源電圧Vintのレベルが基準電圧
Vrefより低い場合にのみターンオンされ、内部電源電圧
Vintの電圧レベルを基準電圧Vrefまで上昇させる。本実
施の形態による電圧降下回路20は、また、前記第１スイ
ッチング素子40が最初に動作する前の一定時間にのみパ
ルス形態の第２制御信号ΦS2を発生する制御手段50と、
前記第２制御信号ΦS2により制御され、第２制御信号Φ
S2が活性化される間にのみ外部電源電圧Vextを内部電源
電圧Vintに提供する第２スイッチング素子60を備える。
ここで、前記制御手段50を通して発生される前記第２制
御信号ΦS2は、メモリ装置の内部回路10が動作して内部
電源電圧Vintレベルが減少される時点から第１スイッチ
ング素子40が動作する前までの間に、活性化されるパル
ス形態の信号であることが望ましい。前記第２制御信号
ΦS2は、メモリ装置の内部回路10、例えば書込ドライバ
の最初の書込動作により減少する内部電源電圧Vintレベ
ルを前記比較制御器30が検出して第１制御信号ΦS1を発
生する動作と、この第１制御信号ΦS1により第１スイッ
チング素子40が'オン'される動作とにより所要される時
間にのみ活性化される信号である。外部から入力される
クロック信号に同期されて内部回路動作がなされる同期
式メモリ装置の場合、前記第２制御信号ΦS2は、書込許
容信号WEが活性化された後の２番目クロック信号区間内
の一定時間にのみ活性化される。前記第２スイッチング
素子60は、図示されたように、前記制御手段50から出力
される第２制御信号ΦS2がゲートに入力され、そのソー
スは外部電源電圧VextのNODEと、そのドレインは内部電
源電圧VintのNODEと連結されたPMOSトランジスタにより
構成できる。前記第２スイッチング素子60は、前記第２
制御信号ΦS2中のパルスが発生された区間でのみターン
オンされ、内部電源電圧Vintの電圧レベルを一定水準ま
で上昇させる。図３は、前記図２の電圧降下回路20の動
作を説明するために示された波形図である。図３を参照
すれば、書込許容信号WEが活性化された後に第１制御信
号ΦS1がローレベルになる応答時間trが、メモリ装置の
動作時間、すなわち、クロック信号CLKの周期Tより長い
場合に、パルス形態の第２制御信号ΦS2が発生される。
これにより、本実施の形態の場合(図３のVint のa参
照)、内部電源電圧Vintの電圧レベルが本来のレベルに
回復される時間が、従来の場合(図３のVint のb参照)よ
り短くなり、最低に落ちた電圧レベルも高めることがで
きる。以下、前記制御手段50を具現する数種の実施の形
態を、図４乃至図１１を参照して説明する。図４は、本
発明の第１実施の形態による前記制御手段50を示したブ
ロック図であり、図５は、図４に示された制御手段50に
使われる信号の波形図である。本発明の第１実施の形態
による前記制御手段50は、図示されたように、メモリ装
置の内部回路10が動作するのに必要な信号、例えばハイ
アクティブ書込許容信号(WE、以下書込許容信号)を入力
し、パルス形態の出力信号ΦCを発生するパルス発生器5
1を備える。図示されたように、パルス発生器51の出力
信号ΦCは第２制御信号ΦS2として提供される。前記パ
ルス発生器51は、書込許容信号WEを入力してこれを一定
時間遅延させて出力する第１遅延手段52、前記第１遅延
手段52の出力を反転させるインバータ54、前記インバー
タ54出力信号を入力してこれを一定時間遅延させて出力
する第２遅延手段56、前記第１遅延手段52及び第２遅延
手段56の出力信号ΦA、ΦBを入力し、この信号が共にハ
イレベルである場合にローレベルの信号を出力する論理
ゲート、例えばNANDゲート58を備える。前記NANDゲート
58の出力信号は、パルス発生器51の出力信号ΦCとして
提供される。前記第１遅延手段52は、入力される書込許
容信号WEをクロック信号の一周期の間遅延させるように
構成されるのが望ましく、前記第２遅延手段56は、図２
に示された、比較制御器30が減少した内部電源電圧Vint
の電圧レベルを感知して、第１制御信号ΦS1を発生する
のに所要される時間ほど入力信号、すなわち、前記イン
バータ54の出力信号を遅延させるように構成されるのが
望ましい。すなわち、図５の波形図に示されるように、
第１遅延手段52の出力信号ΦAは、書込許容信号WEがク
ロック信号CLKの一周期間遅延された信号であり、第２
遅延手段56の出力信号ΦBは、前記第１遅延手段52の出
力信号ΦAを反転させ、一定時間、望ましくは比較制御
器30が動作するのに所要される時間ほど遅延された信号
である。したがって、NANDゲート58により出力される信
号ΦCは、第１及び第２遅延手段52、56の出力信号ΦA、
ΦBが共に'ハイ'レベルである区間で論理'ロー'になる
信号である。NANDゲート58の出力信号ΦC、すなわち、
第２制御信号ΦS2は、書込許容信号WEが論理ハイに活性
化された後の２番目発生されるクロック信号CLKの一定
時間内でのみ'ロー'レベルになるパルス形態で発生され
る。ここで、前記第２制御信号ΦS2のパルス幅は、前記
第２遅延手段56により遅延される時間により決定され
る。図４のブロック図及び図５の波形図を参照して、図
２に示された電圧降下回路20の動作を説明する。メモリ
装置の書込許容信号WEが活性化されると、メモリ装置の
内部回路10、特に書込ドライバが最初に書込動作を遂行
する。これにより、内部電源電圧Vintの電圧レベルが減
少する。書込ドライバの最初の書込動作が完了した時
点、すなわち図４に示されたクロック信号CLKの２番目
サイクルで第２制御信号ΦS2が発生され、第２スイッチ
ング素子60が活性化されて内部電源電圧Vintレベルが上
昇する。すなわち、書込ドライバの前記最初の書込動作
により減少した内部電源電圧Vintの電圧レベルは比較制
御器30により感知され、第１制御信号ΦS1が前記比較制
御器30から発生される。前記第１制御信号ΦS1により活
性化された第１スイッチング素子40は、内部電源電圧Vi
ntの電圧レベルを基準電圧レベルVrefまで上昇させる。
したがって、第１スイッチング素子40が動作する前に２
番目の書込動作が始まっても、最初の書込動作により減
少した内部電源電圧のレベルが第２スイッチング素子60
を通して上昇されている状態であるため、従来のような
書込ドライバの書込速度低下によるメモリ装置の誤動作
が防止される。図６は、本発明の第２実施の形態による
前記制御手段50を示したブロック図であり、図７Ａ及び
図７Ｂは、図６に示された制御手段に使われる信号の波
形図である。本発明の第２実施の形態は、前記制御手段
50がパルス発生器51以外に、メモリ装置の動作周波数を
感知して前記第２スイッチング素子60の活性化を制御す
る周波数感知器70をさらに備えることを除いては、前記
第１実施の形態と同一であり、図６乃至図７Ｂにおい
て、図４及び図５と同一な参照符号は同一な要素を示
す。ここで、前記図７Ａの波形図は、メモリ装置が高速
で動作しているので前記第２スイッチング素子60が活性
化される場合を、図７Ｂの波形図は、メモリ装置が低速
で動作しているので前記第２スイッチング素子60が活性
化されない場合を、各々説明するために図示した。図６
に示されたように、本発明の第２実施の形態による前記
制御手段50は、パルス発生器51と、クロック信号CLKの1
/2の周波数を有する変動クロック信号TCLKの下降エッジ
に応答してパルスを発生する周波数感知器70と、前記パ
ルス発生器51の出力信号ΦCと周波数感知器70の出力信
号ΦEとを入力し、２つの入力信号ΦC、ΦEが共にロー
レベルである場合にハイレベルの信号を出力するNORゲ
ート78、前記NORゲート78の出力を反転させるインバー
タ79を備える。前記インバータ79の出力信号は、第２制
御信号ΦS2として提供される。ここで、前記周波数感知
器70は、メモリ装置が高速で動作していて動作周波数の
１サイクル内に内部電源電圧レベルが回復できない場合
に、前記第２スイッチング素子60をイネーブルさせる。
そして、メモリ装置が低速で動作していて動作周波数の
１サイクル内に内部電源電圧レベルが回復できる場合に
は、前記第２スイッチング素子60をイネーブルさせな
い。前記周波数感知器70は、クロック信号CLKの1/2の周
波数を有する変動クロック信号TCLKを一定時間遅延させ
て出力する第３遅延手段72、前記第３遅延手段72の出力
信号ΦDと前記変動クロック信号TCLKとを入力し、２つ
の信号が共にハイレベルである場合にローレベルの信号
を出力するNANDゲート74、前記NANDゲート74の出力を反
転させるインバータ76を備える。このように周波数感知
器70が制御手段50に備えられる場合、前記第１遅延手段
52と第３遅延手段72は、各々、書込許容信号WEと変動ク
ロック信号TCLKを臨界時間tcほど遅延させるように構成
されることが望ましい。臨界時間は、書込ドライバの動
作により減少した内部電源電圧Vintの電圧レベルが第１
スイッチング素子40により補償出来ない、メモリ装置の
最大動作周波数により決定される。例えば、書込ドライ
バが動作できる最大周波数が100MHzと仮定し、この最大
動作周波数で、書込ドライバの最初の書込動作後に減少
した内部電源電圧Vintレベルが２番目の書込動作前に回
復出来なくなる場合には、前記臨界時間は10nsに設定で
きる。図７Ａを参照すると、前記臨界時間tcと同一な周
期で書込ドライバが動作する場合、すなわち、クロック
信号CLKの周期T1、T2と臨界時間tcが同一の場合には、
図６に示された前記パルス発生器51からは図４に示され
たパルス発生器51の出力信号ΦCと同一な形状の信号が
出力される。すなわち、前記パルス発生器51出力信号Φ
Cは、書込許容信号WEの活性化後に発生される２番目ク
ロック信号区間T2内で所定の幅を有するパルス形態の信
号である。一方、第３遅延手段72の出力信号ΦDは、変
動クロック信号TCLKが臨界時間tcほど遅延された信号で
ある。図７Ａに示されたように、メモリ装置が高速で動
作する場合には、前記第３遅延手段72の出力信号ΦDと
変動クロック信号TCLKとを'NAND'で組合わせて反転させ
た信号、すなわちインバータ76の出力信号ΦEは、常に
ローレベルである。したがって、パルス発生器51から出
力される信号ΦCとインバータ76の出力信号ΦEとを'NO
R'で組合わせて反転させた信号、すなわち、周波数感知
器70の出力信号ΦS2は、パルス発生器51の出力信号ΦC
と同一になる。これと異なり、メモリ装置が低速で動作
し、入力されるクロック信号CLKの周期T1、T2が設定さ
れた臨界時間tcより長い場合、パルス発生器51から発生
されるパルス形態の信号ΦCは２番目クロック信号区間T
2内にあるとは限らない。例えば、内部電源電圧Vintレ
ベルが回復できる程度の動作周波数で書込ドライバが動
作する場合、図７Ｂに示されるように、パルス発生器51
の出力信号ΦCであるパルスは最初のクロック信号区間T
1内で発生する。すなわち、書込許容信号WEが臨界時間t
cほど遅延された第１遅延手段52の出力信号ΦAと、この
信号を反転させて一定時間遅延させた第２遅延手段56の
出力信号ΦBとを'NAND'で組合わせたNANDゲート74の出
力信号ΦCは、最初のクロック信号区間T1内で活性化さ
れる信号となる。また、変動クロック信号TCLKを臨界時
間tcほど遅延させた前記第３遅延手段72の出力信号ΦD
と変動クロック信号TCLKとを'NAND'で組合わせて反転さ
せた信号、すなわちインバータ76の出力信号ΦEは、高
速で動作する場合を示した図７Ａとは異なり、図７Ｂに
示されたようなパルス信号として出力される。したがっ
て、メモリ装置が低速で動作する場合には、周波数感知
器70の出力信号ΦS2は常にハイレベルに維持され、図２
に示された第２スイッチング素子60はオンされない。こ
のように、本発明の第２実施の形態による前記制御手段
50は、メモリ装置が高速で動作する場合には前記第２ス
イッチング素子60を活性化させるが、低速で動作する場
合には前記第２スイッチング素子60を活性化させない。
したがって、メモリ装置が低速で動作するようになる
と、前記第２スイッチング素子60が動作しなくなるの
で、不要な電力消耗を省ける。図８は、本発明の第３実
施の形態による前記制御手段50を示したブロック図であ
り、図９Ａ及び図９Ｂは、図８に示された制御手段に使
われる信号の波形図である。前記第３実施の形態は第１
乃至第３遅延手段の出力信号を他の形態の論理ゲートで
組合わせて第２制御信号を発生したことを除いては、前
記第２実施の形態と同一である。図８乃至図９Ｂにおい
て、図６乃至図７Ｂと同一な参照符号は同一な要素を示
す。本発明の第３実施の形態による前記制御手段50は、
図８に示されるように、前記第２実施の形態で使われた
第１遅延手段52、第２遅延手段56、第３遅延手段72、2-
入力NANDゲート74と3-入力NANDゲート80を備え、各遅延
手段から出力される信号を論理組合わせて第２制御信号
ΦS2を発生する。前記3-入力NANDゲート80は第１遅延手
段52の出力信号ΦAと、第２遅延手段56の出力信号ΦB、
及び前記第３遅延手段72の出力信号ΦDと変動クロック
信号TCLKとを入力する2-入力NANDゲート74の出力信号Φ
Fとを入力し、入力される信号がすべてハイレベルであ
る場合にローレベルの信号を出力する。図９Ａに示され
るように、メモリ装置が高速で動作する場合、すなわち
クロック信号CLKの周期Tと臨界時間tcとが同一な場合に
は、2-入力NANDゲート74の出力信号ΦFは常に論理'ハ
イ'を維持するようになる。したがって、前記3-入力NAN
Dゲート80から出力される第２制御信号ΦS2は、第２実
施の形態の高速動作と同じく、第１遅延手段52と第２遅
延手段56の出力信号ΦA、ΦBを'NAND'で組合わせた信号
となる、また、メモリ装置が低速で動作する場合、すな
わちクロック信号CLKの周期Tが臨界時間tcより長い場合
には、図９Ｂを参照すると、2-入力NANDゲート74の出力
信号ΦFは、第１遅延手段の出力信号ΦAと第２遅延手段
56の出力信号ΦBとが共にハイである区間で、論理ロー
となるパルス信号で出力される。結局、前記3-入力NAND
ゲート80から出力される第２制御信号ΦS2は、第２実施
の形態の低速動作と同じく、常に論理'ハイ'状態を維持
するようになる、第３実施の形態によると、第２実施の
形態と同じく、前記第２制御信号ΦS2は、メモリ装置が
一定水準以上の高速で動作する場合には、図２に示され
た第２スイッチング素子60をオンさせ、低速で動作する
場合には、前記第２スイッチング素子60をオンさせな
い。したがって、メモリ装置が低速で動作するようにな
ると、前記第２スイッチング素子60が動作しなくなるの
で、不要な電力消耗を省ける。のみならず、第３実施の
形態によると、図６に示された2-入力NANDゲート58、2-
入力NORゲート78及びインバータ76、79に代えて、3-入
力NANDゲート80が１つで代用されるので、第２実施の形
態に比べて使われる論理ゲートの個数が減るようにな
る。したがって、電圧降下回路が占めるレイアウト面積
が省かれる。図１０は、前記図２に示された比較制御器
30の詳細回路例を示す図である。前記比較制御器30は、
２つの入力信号を差動増幅する差動増幅器で構成され
る。図２に示された第１スイッチング素子40がPMOSトラ
ンジスタで構成される場合、前記比較制御器30は、内部
電源電圧Vintの電圧レベルと基準電圧Vrefレベルとを比
較し、内部電源電圧Vintレベルが基準電圧Vrefより大き
い場合にはハイレベルの信号を、小さい場合にはローレ
ベルの信号を出力するように構成されることが望まし
い。図１０に示された比較制御器30の動作を説明する
と、まず、ハイレベルの比較制御器の駆動信号ENDFFが
比較制御器30に入力されると、第１NMOSトランジスタNM
1と、第１及び第２PMOSトランジスタPM1及びPM2とがタ
ーンオンされる。例えば、内部電源電圧Vintが基準電圧
Vrefより高いレベルで入力される場合は、第２NMOSトラ
ンジスタNM2がまずターンオンされ、前記第２NMOSトラ
ンジスタNM2のドレインとそのゲートが連結されている
第３及び第４PMOSトランジスタPM3及びPM4がターンオン
される。したがって、第３PMOSトランジスタPM3のドレ
インを通してハイレベルの第１制御信号ΦS1が出力され
る。反対に、内部電源電圧Vintが基準電圧Vrefより低い
レベルで入力される場合は、第３NMOSトランジスタNM3
がまずターンオンされるので、第３PMOSトランジスタPM
3のドレインを通してローレベルの第１制御信号ΦS1が
出力される。図面と明細書で最適な実施の形態が記載さ
れた。ここで、特定の用語が使われたが、これは単に本
発明を説明するための目的で使われたものであって、意
味限定や特許請求範囲に記載された本発明の範囲を制限
するために使われたものではない。例えば、本明細書で
は前記制御手段50をデジタル回路で構成したが、同様の
信号を出力できるアナログ回路で構成することもでき
る。したがって、本発明の権利範囲は特許請求の範囲の
技術的思想により定まるべきである。
発明の実施の形態をさらに詳しく説明する。図２は、本
発明の一実施の形態による電圧降下回路を備えたメモリ
装置を概略的に示したブロック図である。以下で説明す
る本発明の実施の形態では、前記電圧降下回路が書込ド
ライバに使われる場合を例に挙げるが、これに限定され
ず他の安定した低電圧を必要とする部分に使用されてよ
い。図２に示されるように、本実施の形態による半導体
メモリ装置は、内部回路10に内部電源電圧Vintを供給す
るための電圧降下回路20を備える。内部電源電圧Vintが
使われる前記内部回路10は、周辺回路(データ入出力回
路を含む)と、メモリアレー(ビットライン感知増幅器及
び書込ドライバなどを含む)とを含む。本実施の形態に
よる前記電圧降下回路20は、内部電源電圧Vintの電圧レ
ベルを基準電圧Vrefと比較する比較制御器30と、前記比
較制御器30から出力される第１制御信号ΦS1により制御
され、外部電源電圧Vextを降下してこれを内部電源電圧
Vintで提供する第１スイッチング素子40を備える。ここ
で、前記比較制御器30は、比較制御器駆動信号ENDFFに
より活性化される。前記比較制御器30はまた、入力され
る内部電源電圧Vintの電圧レベルが基準電圧Vrefより低
い場合、前記第１スイッチング素子40を活性化させ、高
い場合、前記第１スイッチング素子40を非活性化させる
第１制御信号ΦS1を発生する。又、前記第１スイッチン
グ素子40は、図示されたように、前記比較制御器30から
出力される第１制御信号ΦS1がゲートに入力され、その
ソースは外部電源電圧Vextのノード（NODE）と連結さ
れ、そのドレインは内部電源電圧VintのNODEと連結され
たPMOSトランジスタにより構成できる。前記第１スイッ
チング素子40は、内部電源電圧Vintのレベルが基準電圧
Vrefより低い場合にのみターンオンされ、内部電源電圧
Vintの電圧レベルを基準電圧Vrefまで上昇させる。本実
施の形態による電圧降下回路20は、また、前記第１スイ
ッチング素子40が最初に動作する前の一定時間にのみパ
ルス形態の第２制御信号ΦS2を発生する制御手段50と、
前記第２制御信号ΦS2により制御され、第２制御信号Φ
S2が活性化される間にのみ外部電源電圧Vextを内部電源
電圧Vintに提供する第２スイッチング素子60を備える。
ここで、前記制御手段50を通して発生される前記第２制
御信号ΦS2は、メモリ装置の内部回路10が動作して内部
電源電圧Vintレベルが減少される時点から第１スイッチ
ング素子40が動作する前までの間に、活性化されるパル
ス形態の信号であることが望ましい。前記第２制御信号
ΦS2は、メモリ装置の内部回路10、例えば書込ドライバ
の最初の書込動作により減少する内部電源電圧Vintレベ
ルを前記比較制御器30が検出して第１制御信号ΦS1を発
生する動作と、この第１制御信号ΦS1により第１スイッ
チング素子40が'オン'される動作とにより所要される時
間にのみ活性化される信号である。外部から入力される
クロック信号に同期されて内部回路動作がなされる同期
式メモリ装置の場合、前記第２制御信号ΦS2は、書込許
容信号WEが活性化された後の２番目クロック信号区間内
の一定時間にのみ活性化される。前記第２スイッチング
素子60は、図示されたように、前記制御手段50から出力
される第２制御信号ΦS2がゲートに入力され、そのソー
スは外部電源電圧VextのNODEと、そのドレインは内部電
源電圧VintのNODEと連結されたPMOSトランジスタにより
構成できる。前記第２スイッチング素子60は、前記第２
制御信号ΦS2中のパルスが発生された区間でのみターン
オンされ、内部電源電圧Vintの電圧レベルを一定水準ま
で上昇させる。図３は、前記図２の電圧降下回路20の動
作を説明するために示された波形図である。図３を参照
すれば、書込許容信号WEが活性化された後に第１制御信
号ΦS1がローレベルになる応答時間trが、メモリ装置の
動作時間、すなわち、クロック信号CLKの周期Tより長い
場合に、パルス形態の第２制御信号ΦS2が発生される。
これにより、本実施の形態の場合(図３のVint のa参
照)、内部電源電圧Vintの電圧レベルが本来のレベルに
回復される時間が、従来の場合(図３のVint のb参照)よ
り短くなり、最低に落ちた電圧レベルも高めることがで
きる。以下、前記制御手段50を具現する数種の実施の形
態を、図４乃至図１１を参照して説明する。図４は、本
発明の第１実施の形態による前記制御手段50を示したブ
ロック図であり、図５は、図４に示された制御手段50に
使われる信号の波形図である。本発明の第１実施の形態
による前記制御手段50は、図示されたように、メモリ装
置の内部回路10が動作するのに必要な信号、例えばハイ
アクティブ書込許容信号(WE、以下書込許容信号)を入力
し、パルス形態の出力信号ΦCを発生するパルス発生器5
1を備える。図示されたように、パルス発生器51の出力
信号ΦCは第２制御信号ΦS2として提供される。前記パ
ルス発生器51は、書込許容信号WEを入力してこれを一定
時間遅延させて出力する第１遅延手段52、前記第１遅延
手段52の出力を反転させるインバータ54、前記インバー
タ54出力信号を入力してこれを一定時間遅延させて出力
する第２遅延手段56、前記第１遅延手段52及び第２遅延
手段56の出力信号ΦA、ΦBを入力し、この信号が共にハ
イレベルである場合にローレベルの信号を出力する論理
ゲート、例えばNANDゲート58を備える。前記NANDゲート
58の出力信号は、パルス発生器51の出力信号ΦCとして
提供される。前記第１遅延手段52は、入力される書込許
容信号WEをクロック信号の一周期の間遅延させるように
構成されるのが望ましく、前記第２遅延手段56は、図２
に示された、比較制御器30が減少した内部電源電圧Vint
の電圧レベルを感知して、第１制御信号ΦS1を発生する
のに所要される時間ほど入力信号、すなわち、前記イン
バータ54の出力信号を遅延させるように構成されるのが
望ましい。すなわち、図５の波形図に示されるように、
第１遅延手段52の出力信号ΦAは、書込許容信号WEがク
ロック信号CLKの一周期間遅延された信号であり、第２
遅延手段56の出力信号ΦBは、前記第１遅延手段52の出
力信号ΦAを反転させ、一定時間、望ましくは比較制御
器30が動作するのに所要される時間ほど遅延された信号
である。したがって、NANDゲート58により出力される信
号ΦCは、第１及び第２遅延手段52、56の出力信号ΦA、
ΦBが共に'ハイ'レベルである区間で論理'ロー'になる
信号である。NANDゲート58の出力信号ΦC、すなわち、
第２制御信号ΦS2は、書込許容信号WEが論理ハイに活性
化された後の２番目発生されるクロック信号CLKの一定
時間内でのみ'ロー'レベルになるパルス形態で発生され
る。ここで、前記第２制御信号ΦS2のパルス幅は、前記
第２遅延手段56により遅延される時間により決定され
る。図４のブロック図及び図５の波形図を参照して、図
２に示された電圧降下回路20の動作を説明する。メモリ
装置の書込許容信号WEが活性化されると、メモリ装置の
内部回路10、特に書込ドライバが最初に書込動作を遂行
する。これにより、内部電源電圧Vintの電圧レベルが減
少する。書込ドライバの最初の書込動作が完了した時
点、すなわち図４に示されたクロック信号CLKの２番目
サイクルで第２制御信号ΦS2が発生され、第２スイッチ
ング素子60が活性化されて内部電源電圧Vintレベルが上
昇する。すなわち、書込ドライバの前記最初の書込動作
により減少した内部電源電圧Vintの電圧レベルは比較制
御器30により感知され、第１制御信号ΦS1が前記比較制
御器30から発生される。前記第１制御信号ΦS1により活
性化された第１スイッチング素子40は、内部電源電圧Vi
ntの電圧レベルを基準電圧レベルVrefまで上昇させる。
したがって、第１スイッチング素子40が動作する前に２
番目の書込動作が始まっても、最初の書込動作により減
少した内部電源電圧のレベルが第２スイッチング素子60
を通して上昇されている状態であるため、従来のような
書込ドライバの書込速度低下によるメモリ装置の誤動作
が防止される。図６は、本発明の第２実施の形態による
前記制御手段50を示したブロック図であり、図７Ａ及び
図７Ｂは、図６に示された制御手段に使われる信号の波
形図である。本発明の第２実施の形態は、前記制御手段
50がパルス発生器51以外に、メモリ装置の動作周波数を
感知して前記第２スイッチング素子60の活性化を制御す
る周波数感知器70をさらに備えることを除いては、前記
第１実施の形態と同一であり、図６乃至図７Ｂにおい
て、図４及び図５と同一な参照符号は同一な要素を示
す。ここで、前記図７Ａの波形図は、メモリ装置が高速
で動作しているので前記第２スイッチング素子60が活性
化される場合を、図７Ｂの波形図は、メモリ装置が低速
で動作しているので前記第２スイッチング素子60が活性
化されない場合を、各々説明するために図示した。図６
に示されたように、本発明の第２実施の形態による前記
制御手段50は、パルス発生器51と、クロック信号CLKの1
/2の周波数を有する変動クロック信号TCLKの下降エッジ
に応答してパルスを発生する周波数感知器70と、前記パ
ルス発生器51の出力信号ΦCと周波数感知器70の出力信
号ΦEとを入力し、２つの入力信号ΦC、ΦEが共にロー
レベルである場合にハイレベルの信号を出力するNORゲ
ート78、前記NORゲート78の出力を反転させるインバー
タ79を備える。前記インバータ79の出力信号は、第２制
御信号ΦS2として提供される。ここで、前記周波数感知
器70は、メモリ装置が高速で動作していて動作周波数の
１サイクル内に内部電源電圧レベルが回復できない場合
に、前記第２スイッチング素子60をイネーブルさせる。
そして、メモリ装置が低速で動作していて動作周波数の
１サイクル内に内部電源電圧レベルが回復できる場合に
は、前記第２スイッチング素子60をイネーブルさせな
い。前記周波数感知器70は、クロック信号CLKの1/2の周
波数を有する変動クロック信号TCLKを一定時間遅延させ
て出力する第３遅延手段72、前記第３遅延手段72の出力
信号ΦDと前記変動クロック信号TCLKとを入力し、２つ
の信号が共にハイレベルである場合にローレベルの信号
を出力するNANDゲート74、前記NANDゲート74の出力を反
転させるインバータ76を備える。このように周波数感知
器70が制御手段50に備えられる場合、前記第１遅延手段
52と第３遅延手段72は、各々、書込許容信号WEと変動ク
ロック信号TCLKを臨界時間tcほど遅延させるように構成
されることが望ましい。臨界時間は、書込ドライバの動
作により減少した内部電源電圧Vintの電圧レベルが第１
スイッチング素子40により補償出来ない、メモリ装置の
最大動作周波数により決定される。例えば、書込ドライ
バが動作できる最大周波数が100MHzと仮定し、この最大
動作周波数で、書込ドライバの最初の書込動作後に減少
した内部電源電圧Vintレベルが２番目の書込動作前に回
復出来なくなる場合には、前記臨界時間は10nsに設定で
きる。図７Ａを参照すると、前記臨界時間tcと同一な周
期で書込ドライバが動作する場合、すなわち、クロック
信号CLKの周期T1、T2と臨界時間tcが同一の場合には、
図６に示された前記パルス発生器51からは図４に示され
たパルス発生器51の出力信号ΦCと同一な形状の信号が
出力される。すなわち、前記パルス発生器51出力信号Φ
Cは、書込許容信号WEの活性化後に発生される２番目ク
ロック信号区間T2内で所定の幅を有するパルス形態の信
号である。一方、第３遅延手段72の出力信号ΦDは、変
動クロック信号TCLKが臨界時間tcほど遅延された信号で
ある。図７Ａに示されたように、メモリ装置が高速で動
作する場合には、前記第３遅延手段72の出力信号ΦDと
変動クロック信号TCLKとを'NAND'で組合わせて反転させ
た信号、すなわちインバータ76の出力信号ΦEは、常に
ローレベルである。したがって、パルス発生器51から出
力される信号ΦCとインバータ76の出力信号ΦEとを'NO
R'で組合わせて反転させた信号、すなわち、周波数感知
器70の出力信号ΦS2は、パルス発生器51の出力信号ΦC
と同一になる。これと異なり、メモリ装置が低速で動作
し、入力されるクロック信号CLKの周期T1、T2が設定さ
れた臨界時間tcより長い場合、パルス発生器51から発生
されるパルス形態の信号ΦCは２番目クロック信号区間T
2内にあるとは限らない。例えば、内部電源電圧Vintレ
ベルが回復できる程度の動作周波数で書込ドライバが動
作する場合、図７Ｂに示されるように、パルス発生器51
の出力信号ΦCであるパルスは最初のクロック信号区間T
1内で発生する。すなわち、書込許容信号WEが臨界時間t
cほど遅延された第１遅延手段52の出力信号ΦAと、この
信号を反転させて一定時間遅延させた第２遅延手段56の
出力信号ΦBとを'NAND'で組合わせたNANDゲート74の出
力信号ΦCは、最初のクロック信号区間T1内で活性化さ
れる信号となる。また、変動クロック信号TCLKを臨界時
間tcほど遅延させた前記第３遅延手段72の出力信号ΦD
と変動クロック信号TCLKとを'NAND'で組合わせて反転さ
せた信号、すなわちインバータ76の出力信号ΦEは、高
速で動作する場合を示した図７Ａとは異なり、図７Ｂに
示されたようなパルス信号として出力される。したがっ
て、メモリ装置が低速で動作する場合には、周波数感知
器70の出力信号ΦS2は常にハイレベルに維持され、図２
に示された第２スイッチング素子60はオンされない。こ
のように、本発明の第２実施の形態による前記制御手段
50は、メモリ装置が高速で動作する場合には前記第２ス
イッチング素子60を活性化させるが、低速で動作する場
合には前記第２スイッチング素子60を活性化させない。
したがって、メモリ装置が低速で動作するようになる
と、前記第２スイッチング素子60が動作しなくなるの
で、不要な電力消耗を省ける。図８は、本発明の第３実
施の形態による前記制御手段50を示したブロック図であ
り、図９Ａ及び図９Ｂは、図８に示された制御手段に使
われる信号の波形図である。前記第３実施の形態は第１
乃至第３遅延手段の出力信号を他の形態の論理ゲートで
組合わせて第２制御信号を発生したことを除いては、前
記第２実施の形態と同一である。図８乃至図９Ｂにおい
て、図６乃至図７Ｂと同一な参照符号は同一な要素を示
す。本発明の第３実施の形態による前記制御手段50は、
図８に示されるように、前記第２実施の形態で使われた
第１遅延手段52、第２遅延手段56、第３遅延手段72、2-
入力NANDゲート74と3-入力NANDゲート80を備え、各遅延
手段から出力される信号を論理組合わせて第２制御信号
ΦS2を発生する。前記3-入力NANDゲート80は第１遅延手
段52の出力信号ΦAと、第２遅延手段56の出力信号ΦB、
及び前記第３遅延手段72の出力信号ΦDと変動クロック
信号TCLKとを入力する2-入力NANDゲート74の出力信号Φ
Fとを入力し、入力される信号がすべてハイレベルであ
る場合にローレベルの信号を出力する。図９Ａに示され
るように、メモリ装置が高速で動作する場合、すなわち
クロック信号CLKの周期Tと臨界時間tcとが同一な場合に
は、2-入力NANDゲート74の出力信号ΦFは常に論理'ハ
イ'を維持するようになる。したがって、前記3-入力NAN
Dゲート80から出力される第２制御信号ΦS2は、第２実
施の形態の高速動作と同じく、第１遅延手段52と第２遅
延手段56の出力信号ΦA、ΦBを'NAND'で組合わせた信号
となる、また、メモリ装置が低速で動作する場合、すな
わちクロック信号CLKの周期Tが臨界時間tcより長い場合
には、図９Ｂを参照すると、2-入力NANDゲート74の出力
信号ΦFは、第１遅延手段の出力信号ΦAと第２遅延手段
56の出力信号ΦBとが共にハイである区間で、論理ロー
となるパルス信号で出力される。結局、前記3-入力NAND
ゲート80から出力される第２制御信号ΦS2は、第２実施
の形態の低速動作と同じく、常に論理'ハイ'状態を維持
するようになる、第３実施の形態によると、第２実施の
形態と同じく、前記第２制御信号ΦS2は、メモリ装置が
一定水準以上の高速で動作する場合には、図２に示され
た第２スイッチング素子60をオンさせ、低速で動作する
場合には、前記第２スイッチング素子60をオンさせな
い。したがって、メモリ装置が低速で動作するようにな
ると、前記第２スイッチング素子60が動作しなくなるの
で、不要な電力消耗を省ける。のみならず、第３実施の
形態によると、図６に示された2-入力NANDゲート58、2-
入力NORゲート78及びインバータ76、79に代えて、3-入
力NANDゲート80が１つで代用されるので、第２実施の形
態に比べて使われる論理ゲートの個数が減るようにな
る。したがって、電圧降下回路が占めるレイアウト面積
が省かれる。図１０は、前記図２に示された比較制御器
30の詳細回路例を示す図である。前記比較制御器30は、
２つの入力信号を差動増幅する差動増幅器で構成され
る。図２に示された第１スイッチング素子40がPMOSトラ
ンジスタで構成される場合、前記比較制御器30は、内部
電源電圧Vintの電圧レベルと基準電圧Vrefレベルとを比
較し、内部電源電圧Vintレベルが基準電圧Vrefより大き
い場合にはハイレベルの信号を、小さい場合にはローレ
ベルの信号を出力するように構成されることが望まし
い。図１０に示された比較制御器30の動作を説明する
と、まず、ハイレベルの比較制御器の駆動信号ENDFFが
比較制御器30に入力されると、第１NMOSトランジスタNM
1と、第１及び第２PMOSトランジスタPM1及びPM2とがタ
ーンオンされる。例えば、内部電源電圧Vintが基準電圧
Vrefより高いレベルで入力される場合は、第２NMOSトラ
ンジスタNM2がまずターンオンされ、前記第２NMOSトラ
ンジスタNM2のドレインとそのゲートが連結されている
第３及び第４PMOSトランジスタPM3及びPM4がターンオン
される。したがって、第３PMOSトランジスタPM3のドレ
インを通してハイレベルの第１制御信号ΦS1が出力され
る。反対に、内部電源電圧Vintが基準電圧Vrefより低い
レベルで入力される場合は、第３NMOSトランジスタNM3
がまずターンオンされるので、第３PMOSトランジスタPM
3のドレインを通してローレベルの第１制御信号ΦS1が
出力される。図面と明細書で最適な実施の形態が記載さ
れた。ここで、特定の用語が使われたが、これは単に本
発明を説明するための目的で使われたものであって、意
味限定や特許請求範囲に記載された本発明の範囲を制限
するために使われたものではない。例えば、本明細書で
は前記制御手段50をデジタル回路で構成したが、同様の
信号を出力できるアナログ回路で構成することもでき
る。したがって、本発明の権利範囲は特許請求の範囲の
技術的思想により定まるべきである。
【発明の効果】上述したように、本発明によると、比較
制御器により駆動されるスイッチング素子が動作する前
に２番目の書込動作が始まっても、最初の書込動作によ
り減少された内部電源電圧のレベルが低下されることが
防止される。したがって、従来のような書込ドライバの
書込速度低下やメモリ装置の誤動作が防止されるのみな
らず、メモリ装置が低速で動作する場合は、第２スイッ
チング素子が動作されないので、不要な電力消耗を省け
る。
制御器により駆動されるスイッチング素子が動作する前
に２番目の書込動作が始まっても、最初の書込動作によ
り減少された内部電源電圧のレベルが低下されることが
防止される。したがって、従来のような書込ドライバの
書込速度低下やメモリ装置の誤動作が防止されるのみな
らず、メモリ装置が低速で動作する場合は、第２スイッ
チング素子が動作されないので、不要な電力消耗を省け
る。
【図１】従来の電圧降下回路を備えたメモリ装置を概略
的に示したブロック図である。
的に示したブロック図である。
【図２】本発明の一実施の形態による電圧降下回路を備
えたメモリ装置を概略的に示したブロック図である。
えたメモリ装置を概略的に示したブロック図である。
【図３】前記図２に示された電圧降下回路の動作を説明
するために示された波形図である。
するために示された波形図である。
【図４】本発明の第１実施の形態による制御手段を示し
たブロック図である。
たブロック図である。
【図５】図４に示された制御手段に使われる信号の波形
図である。
図である。
【図６】本発明の第２実施の形態による制御手段を示し
たブロック図である。
たブロック図である。
【図７Ａ】図６に示された制御手段に使われる信号の波
形図である。
形図である。
【図７Ｂ】図６に示された制御手段に使われる信号の波
形図である。
形図である。
【図８】本発明の第３実施の形態による制御手段を示し
たブロック図である。
たブロック図である。
【図９Ａ】図８に示された制御手段に使われる信号の波
形図である。
形図である。
【図９Ｂ】図８に示された制御手段に使われる信号の波
形図である。
形図である。
【図１０】前記図２に示された比較制御器の一例を示し
た回路図である。
た回路図である。
10: 内部回路 20: 電圧降下回路 30: 比較制御器 40: 第１スイッチング素子 50: 制御手段 60: 第２スイッチング素子 ΦS1: 第１制御信号 ΦS2: 第２制御信号 Vext: 外部電源電圧 Vint: 内部電源電圧 Vref: 基準電圧 WE: 書込許容信号
Claims (18)
- 【請求項１】 クロック信号に同期される半導体メモリ
装置の内部回路に使われる内部電源電圧を供給する電圧
降下回路において、 前記内部電源電圧の電圧レベルを所定の基準電圧と比較
して第１制御信号を出力する比較制御器と、 前記第１制御信号により制御され、前記内部電源電圧の
電圧レベルが前記基準電圧より低い場合には、外部電源
電圧を降下して内部電源電圧として提供する第１スイッ
チング素子と、 前記第１スイッチング素子が動作する前の一定時間に活
性化される第２制御信号を発生する制御手段と、 前記第２制御信号により制御され、前記第２制御信号が
活性化される間に外部電源電圧を内部電源電圧として提
供する第２スイッチング素子とを備えることを特徴とす
る電圧降下回路。 - 【請求項２】 前記半導体メモリ装置の内部回路は、デ
ータ入力バッファから入力されるデータをクロック信号
に同期して入／出力ラインに伝送する書込ドライバであ
ることを特徴とする請求項１に記載の電圧降下回路。 - 【請求項３】 前記制御手段は、書込許容信号に応答し
てパルス形態の第２制御信号を発生するパルス発生器を
備えることを特徴とする請求項２に記載の電圧降下回
路。 - 【請求項４】 前記パルス発生器は、 書込許容信号が入力されて、該書込許容信号を一定時間
遅延させて出力する第１遅延手段と、 前記第１遅延手段の出力信号が入力されて、該出力信号
を一定時間遅延及び反転させて出力する第２遅延手段
と、 前記第１遅延手段と第２遅延手段との２つの出力信号が
入力されて、前記２つの出力信号を論理積して反転出力
する論理ゲートとを備えることを特徴とする請求項３に
記載の電圧降下回路。 - 【請求項５】 前記第１遅延手段は、入力される書込許
容信号を前記クロック信号の一周期ほど遅延させる手段
であることを特徴とする請求項４に記載の電圧降下回
路。 - 【請求項６】 前記制御手段は、 前記書込ドライバの動作周波数を感知して、前記書込ド
ライバの動作周波数が所定の臨界周波数より小さな場合
に、前記クロック信号の1/2の周波数を有する変動クロ
ック信号に応答してパルスを発生する周波数感知器と、 前記パルス発生器の出力信号と前記周波数感知器の出力
信号とを論理和して、前記第２制御信号を発生する第１
論理ゲートとをさらに備えることを特徴とする請求項４
に記載の電圧降下回路。 - 【請求項７】 前記周波数感知器は、 前記クロック信号の1/2の周波数を有する変動クロック
信号を一定時間遅延させて出力する第３遅延手段と、 前記第３遅延手段の出力信号と前記変動クロック信号と
を論理積して出力する第２論理ゲートとを備えることを
特徴とする請求項６に記載の電圧降下回路。 - 【請求項８】 前記第１遅延手段と第３遅延手段とは、
前記半導体メモリ装置の最大動作周波数により決定され
る前記臨界時間ほど前記書込許容信号と変動クロック信
号を各々遅延させる手段であることを特徴とする請求項
７に記載の電圧降下回路。 - 【請求項９】 前記制御手段は、 書込許容信号を入力してこれを一定時間遅延させて出力
する第１遅延手段と、前記第１遅延手段の出力信号が入
力されて、該出力信号を一定時間反転遅延させて出力す
る第２遅延手段と、 前記クロック信号の1/2の周波数を有する変動クロック
信号を一定時間遅延させて出力する第３遅延手段と、 前記第３遅延手段の出力信号と前記変動クロック信号と
を入力し、該２つの信号が共にハイレベルである場合に
ローレベルの信号を出力する第１論理ゲートと、 前記第１遅延手段の出力信号、第２遅延手段の出力信号
及び前記第１論理ゲートの出力信号が入力されて、該入
力される信号がすべてハイレベルである場合にローレベ
ルの信号を出力する第２論理ゲートとを備えることを特
徴とする請求項２に記載の電圧降下回路。 - 【請求項１０】 前記第１遅延手段と第３遅延手段と
は、前記半導体メモリ装置の最大動作周波数により決定
される臨界時間ほど前記書込許容信号と変動クロック信
号を各々遅延させる手段であることを特徴とする請求項
９に記載の電圧降下回路。 - 【請求項１１】 前記第１スイッチング素子と第２スイ
ッチング素子とは、PMOSトランジスタで構成されること
を特徴とする請求項１に記載の電圧降下回路。 - 【請求項１２】 前記第１スイッチング素子は、前記比
較制御器から出力される第１制御信号をゲートに入力さ
れ、そのソースは外部電源電圧ノードに、そのドレイン
は内部電源電圧ノードに連結されることを特徴とする請
求項１に記載の電圧降下回路。 - 【請求項１３】 前記第２スイッチング素子は、前記制
御手段から出力される第２制御信号をゲートに入力さ
れ、そのソースは外部電源電圧ノードに、そのドレイン
は内部電源電圧ノードに連結されることを特徴とする請
求項１に記載の電圧降下回路。 - 【請求項１４】 内部電源電圧の電圧レベルと基準電圧
とを比較する比較制御器と、第１制御信号及び第２制御
信号により各々制御されて、外部電源電圧を内部電源電
圧として提供する第１スイッチング素子及び第２スイッ
チング素子とを有する電圧降下回路を備えたメモリ装置
の内部電源電圧を制御する内部電源電圧レベルの制御方
法であって、 動作制御信号に応答した前記半導体メモリ装置の最初の
動作により減少する内部電源電圧の電圧レベルと基準電
圧レベルとを比較し、その比較結果に応答する前記第１
制御信号を活性化させることによって内部電源電圧の電
圧レベルを制御し、 前記半導体メモリ装置の最初の動作から前記第１制御信
号が活性化されるのに所要される応答時間の間には、前
記第２制御信号を活性化させることによって前記減少す
る内部電源電圧の電圧レベルを上昇させることを特徴と
する内部電源電圧レベルの制御方法。 - 【請求項１５】 前記半導体メモリ装置の動作制御信号
は書込許容信号であることを特徴とする請求項１４に記
載の内部電源電圧レベル制御方法。 - 【請求項１６】 前記第１制御信号の応答時間は前記半
導体メモリ装置の動作周期より長いことを特徴とする請
求項１４に記載の内部電源電圧レベル制御方法。 - 【請求項１７】 前記第２制御信号は前記第１制御信号
が活性化されると非活性化される信号であることを特徴
とする請求項１４に記載の内部電源電圧レベル制御方
法。 - 【請求項１８】 内部回路に使われる内部電源電圧を供
給する電圧降下回路を備える半導体メモリ装置におい
て、 前記電圧降下回路が、 前記内部電源電圧の電圧レベルを所定の基準電圧と比較
して第１制御信号を出力する比較制御器と、 前記第１制御信号により制御され、前記内部電源電圧の
電圧レベルが前記基準電圧より低い場合には、外部電源
電圧を降下して内部電源電圧として提供する第１スイッ
チング素子と、 前記第１スイッチング素子が動作する前の一定時間に活
性化される第２制御信号を発生する制御手段と、 前記第２制御信号により制御され、前記第２制御信号が
活性化される間に外部電源電圧を内部電源電圧として提
供する第２スイッチング素子とを備えることを特徴とす
る半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98-3841 | 1998-02-10 | ||
| KR1019980003841A KR19990069536A (ko) | 1998-02-10 | 1998-02-10 | 전압 강하 회로 및 이를 이용한 내부전원전압레벨 제어방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11273343A true JPH11273343A (ja) | 1999-10-08 |
Family
ID=19532810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11005800A Withdrawn JPH11273343A (ja) | 1998-02-10 | 1999-01-12 | 電圧降下回路及びこれを用いた内部電源電圧レベル制御方法、及びその半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6005819A (ja) |
| JP (1) | JPH11273343A (ja) |
| KR (1) | KR19990069536A (ja) |
| TW (1) | TW434989B (ja) |
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|---|---|---|---|---|
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| JP2010267319A (ja) * | 2009-05-14 | 2010-11-25 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその制御方法 |
| JP2011008909A (ja) | 2009-06-29 | 2011-01-13 | Arm Ltd | データ記憶セルへの書き込み動作の支援 |
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-
1998
- 1998-02-10 KR KR1019980003841A patent/KR19990069536A/ko not_active Application Discontinuation
- 1998-11-27 TW TW087119737A patent/TW434989B/zh active
-
1999
- 1999-01-12 JP JP11005800A patent/JPH11273343A/ja not_active Withdrawn
- 1999-02-01 US US09/241,835 patent/US6005819A/en not_active Expired - Lifetime
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| TW434989B (en) | 2001-05-16 |
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| US6005819A (en) | 1999-12-21 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |