JP2000030453A - 周波数対応バックバイアス電圧発生回路及び方法 - Google Patents

周波数対応バックバイアス電圧発生回路及び方法

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JP2000030453A JP11112762A JP11276299A JP2000030453A JP 2000030453 A JP2000030453 A JP 2000030453A JP 11112762 A JP11112762 A JP 11112762A JP 11276299 A JP11276299 A JP 11276299A JP 2000030453 A JP2000030453 A JP 2000030453A
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Abstract

(57)【要約】 （修正有） 【課題】動作周波数に対応してバックバイアス電圧をポ
ンピングして下降させ、アクティブモードにおいてもバ
ックバイアス電圧の変動幅を最小化する。 【解決手段】レベル感知部１５はバックバイアス電圧VB
Bが目標電圧レベル以上であるか否かを感知する。ノー
マル駆動部１１はバックバイアス電圧VBBをポンピング
して下降させ、チップ制御信号CONCの活性化に関係なく
バックバイアス電圧をポンピングして下降させる。アク
ティブ駆動部１３はカウンター回路１７及びアクティブ
ポンプ部１９を具備する。カウンター回路はチップ制御
信号CONCの活性化端部に応答し、第1端部感知信号FED及
び第2端部感知信号REDを発生する。アクティブポンプ部
は第1及び第2端部感知信号FEDまたはREDが活性化される
際、バックバイアス電圧VBBをポンピングして下降させ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に高周波で動作する半導体メモリ装置に適用可
能なバックバイアス電圧発生回路及び方法に関する。
【０００２】
【従来の技術】一般に、半導体メモリ装置のバックバイ
アス電圧は、外部から印加される最小電圧よりも低い電
圧であって、次のような理由で使用されている。
【０００３】第１の理由は、メモリチップ内のＰＮ接合
が部分的に順方向電圧でバイアスされることを防止し、
メモリセルのデータの破壊やラッチアップ現象などを防
止するためである。即ち、バックバイアス電圧を使う
と、入力端子に印加されるデータに瞬間的にアンダーシ
ュートが発生しても、ＰＮダイオードは"ターンオン"さ
れない。従って、入力端子からＰウェルへの電子の注入
が防止される。
【０００４】第２の理由は、ボディ効果によるMOSのス
レショルド電圧の変化を低減して回路動作の安定化を図
るためである。即ち、バックバイアス電圧VBBを印加す
ると、ソース電位の変化によるスレショルド電圧の変動
の幅は縮まる。このように、バックバイアス電圧を印加
すると、スレショルド電圧の変化量が減少するので、ワ
ードラインの昇圧の幅を小さくすることができて素子の
信頼性が高まる。
【０００５】第３の理由は、バックバイアス電圧を印加
すると、寄生ＭＯＳトランジスタのスレショルド電圧を
高め得るからである。また寄生ＭＯＳトランジスタのス
レショルド電圧が高くなると、分離酸化膜（Field Oxid
e）の下方のチャンネル停止不純物（Channel Stop Impl
ant）の濃度を大きく高める必要がなく、接合降伏現象
が向上される他、漏れ電流も減少する。
【０００６】第４の理由は、バックバイアス電圧が印加
されると、NMOSのN+領域（ドレイン及びソース）とPウ
ェルとの間に形成されたＰＮ接合容量が減少するので、
回路の動作が高速化されるからである。またＰＮ接合容
量の減少によってビットライン接続の寄生キャパシタの
容量が減少し、ビットラインに伝わるセルのデータの大
きさも増加する。
【０００７】このように、外部から印加される電圧より
低い電圧を生成するバックバイアス電圧発生回路は、米
国特許第5,157,278号及び第4,455,628号に開示されてい
る。米国特許第5,157,278号のバックバイアス電圧発生
回路は、図1に示されたように、レベル感知部によって
バックバイアス電圧を感知して自己発振回路を駆動する
ことによりバックバイアス電圧を発生する構造の回路で
あって、メモリが読み出しあるいは書き込み動作をしな
いスタンバイモードか、読み出しあるいは書き込み動作
を行うアクティブモードかを問わず、１つのポンピング
回路が動作する。
【０００８】しかし、米国特許第5,157,278号のような
バックバイアス電圧発生回路は、スタンバイモードで消
耗される電流量を最小化するために、ポンピング能力の
小さいポンプドライバーを使用することになる。従っ
て、米国特許第5,157,278号のバックバイアス電圧発生
回路は、アクティブモードにおいて生じる半導体装置の
基板電流を十分に補充できないという問題点を有する。
【０００９】また、米国特許第4,455,628号のバックバ
イアス電圧発生回路は、図2に示されたように、バック
バイアス電圧を感知するバックバイアス電圧感知回路無
しで単独で動作する自己発振回路でポンピングドライバ
ーを駆動する。そして、ローアドレスストローブ（ROW
ADDRESS STROBE、以下／RASと称する）及びカラムアド
レスストローブ（COLUMN ADDRESS STROBE、以下／CASと
称する）の活性化によってポンプドライバーが駆動され
る。
【００１０】しかし、米国特許第5,157,278号及び第4,4
55,628号においては、バックバイアス電圧の感知または
／RAS、／CAS信号の活性化によって自己発振回路をイネ
ーブルさせてから、ポンプドライバーを駆動するので、
ポンピング動作の時間がローアクティブ周期よりも大き
い。そこで、ポンプドライバーは、以前のポンピング動
作から後続のポンピング動作までの時間的なマージンが
足りなくてバックバイアス電圧の変動幅が増加するとい
う問題点が発生する。
【００１１】
【発明が解決しようとする課題】そこで、本発明が解決
しようとする技術的課題は、半導体メモリ装置の動作周
波数に対応してバックバイアス電圧の変動幅を小さくす
るバックバイアス電圧発生回路及び方法を提供すること
にある。
【００１２】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明に係る周波数対応バックバイアス発生回
路は、ノーマル制御信号の活性化時、前記半導体メモリ
装置が活性化しているか否かを示すチップ制御信号の状
態を問わず、前記バックバイアス電圧をポンピングして
下降させる少なくとも１つのノーマル駆動部と、アクテ
ィブ制御信号の活性化時に、前記チップ制御信号の活性
化に応答し、前記チップ制御信号の活性化周期中に、少
なくとも1回以上、前記バックバイアス電圧を下降ポン
ピングするアクティブ駆動部と、前記バックバイアス電
圧が所定の目標レベル以上の際に活性化される前記ノー
マル制御信号及び前記アクティブ制御信号を発生するレ
ベル感知部とを備える。
【００１３】好ましくは、前記アクティブ駆動部は、前
記チップ制御信号の活性化端部に応答して、交互にレベ
ルが遷移する第1及び第2の端部感知信号を発生するカウ
ンター回路と、前記第1または第2の端部感知信号の活性
化時に、前記バックバイアス電圧をポンピングして下降
させるアクティブポンプ部とを備える。
【００１４】前記技術的課題を達成するための本発明に
係る周波数対応バックバイアス発生方法は、半導体メモ
リ装置の活性化が活性化しているか否かを示すチップ制
御信号に関係なく動作するノーマル駆動部と、前記チッ
プ制御信号の活性化に応答して動作するアクティブ駆動
部とを有する半導体メモリ装置のバックバイアス電圧発
生方法において、A）バックバイアス電圧が所定の目標
レベル以上であるか否かを判断する段階と、B）前記半
導体メモリ装置が活性化しているか否かを判断する段階
と、C）前記A）段階において前記バックバイアス電圧が
前記目標レベル以上である時に、前記ノーマル駆動部を
駆動して前記バックバイアス電圧をポンピング下降させ
る段階と、D）前記A）段階において前記バックバイアス
電圧が前記目標レベル以上である時に、前記B）段階に
おける前記半導体メモリ装置の活性化を示す信号の活性
化端部に応答して、前記アクティブ駆動部を駆動して前
記バックバイアス電圧をポンピング下降させる段階とを
備える。
【００１５】本発明の周波数対応バックバイアス電圧発
生回路及び方法により、半導体メモリ装置が動作周波数
に対応してバックバイアス電圧をポンピングして下降さ
せることにより、アクティブモードにおいてもバックバ
イアス電圧の変動幅は最小化される。
【００１６】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るには、本発明の好適な実施の形態を示す添付図面及び
添付図面に記載された内容を参照すべきである。
【００１７】図3は、本発明の好適な実施の形態に係る
周波数対応バックバイアス電圧発生回路の構成を概略的
に示す図面である。これを参照すれば、本発明の好適な
実施の形態に係る周波数対応バックバイアス電圧発生回
路10は、ノーマル駆動部11、アクティブ駆動部13及びレ
ベル感知部15で構成される。
【００１８】レベル感知部15は、バックバイアス電圧VB
Bが目標電圧レベル以上であるか否かを感知する。そし
て、バックバイアス電圧VBBが目標電圧レベルTVBB（図7
参照）以上の時、レベル感知部15の出力信号であるノー
マル制御信号DETN及びアクティブ制御信号DETAは活性化
される。ノーマル制御信号DETNが活性化されると、ノー
マル駆動部11はイネーブルされる。また、アクティブ制
御信号DETAが活性化されると、アクティブ駆動部13は、
半導体メモリ装置の活性化を示すチップ制御信号CONCに
よって制御される。
【００１９】本実施の形態において、ノーマル制御信号
DETNとアクティブ制御信号DETAとは同じ信号であてもよ
い。
【００２０】そして、ノーマル駆動部11は、ノーマル制
御信号DETNが活性化する際、即ちバックバイアス電圧VB
Bが目標電圧レベルTVBB以上の時、バックバイアス電圧V
BBをポンピングして下降させる。
【００２１】この際、ノーマル駆動部11は、半導体メモ
リ装置が活性化してるか否かを示すチップ制御信号CONC
の状態に関係なく、バックバイアス電圧をポンピングし
て下降させる。
【００２２】本実施の形態では、チップ制御信号CONCと
しては、半導体メモリ装置のローアドレスストローブ/R
AS、カラムアドレスストローブ/CASまたはチップ選択信
号(CHIP SELECT、以下/CSと称する)を使用しうる。
【００２３】アクティブ駆動部13は、アクティブ制御信
号DETAが活性化される際、チップ制御信号CONCの活性化
に応答する。この際、アクティブ駆動部13は、チップ制
御信号CONCの活性化周期の間に、少なくとも1回以上、
バックバイアス電圧をポンピングして下降させる。
【００２４】アクティブ駆動部13は、カウンター回路17
及びアクティブポンプ部19を具備する。
【００２５】カウンター回路17は、チップ制御信号CONC
の活性化端部（エッジ）に応答し、第1端部感知信号FED
及び第2端部感知信号REDを発生する。第1端部感知信号F
ED及び第2端部感知信号REDは、交互にレベルが遷移す
る。
【００２６】そして、アクティブポンプ部19は、第1ま
たは第2端部感知信号FEDまたはREDが活性化される時
に、バックバイアス電圧VBBをポンピングして下降させ
る。
【００２７】図4は、図3のノーマル駆動部11を示す図面
である。これを参照すれば、ノーマル駆動部11は、発振
器21及びポンプドライバー23で構成される。
【００２８】発振器21は、ノーマル制御信号DETNが活性
化される時、発振信号OSCを発生する。ここで、発振信
号OSCは一定の周期で発振する信号である。
【００２９】そして、ポンプドライバー23は、発振信号
OSCに応答してバックバイアス電圧VBBをポンピングして
下降させる。
【００３０】図5は、図3のカウンター回路17を示す図面
である。そして、図7は、本発明の好適な実施の形態に
係る周波数対応バックバイアス電圧発生回路における主
要端子のタイミング図である。これを参照すれば、カウ
ンター回路17は、第1、第2及び第3端部感知器31、33、3
5で構成される。
【００３１】第1端部感知器31は、チップ制御信号CONC
が"ハイ"から"ロー"に活性化する立下がり端部に応答
し、"ハイ"及び"ロー"を交互にレベル遷移を行う活性化
感知信号DETを発生する。
【００３２】第2端部感知器33は、活性化感知信号DETの
立上り端部に応答し、レベル遷移を行う立上り端部感知
信号REDを発生する。
【００３３】そして、第3端部感知器35は、活性化感知
信号DETの立下がり端部に応答し、レベル遷移を行う立
下り端部感知信号FEDを発生する。
【００３４】図6は、図3のアクティブポンプ部19を示す
図面である。これを参照すれば、アクティブポンプ部19
は、第1及び第2ポンプ部41及び43を具備する。
【００３５】第1ポンプ部41は、アクティブ制御信号DET
Aが"ハイ"に活性化する時、即ちバックバイアス電圧VBB
が目標電圧TVBBより高い時、立上り端部感知信号REDの"
ハイ"から"ロー"または"ロー"から"ハイ"へのレベル遷
移に応答してバックバイアス電圧VBBをポンピングして
下降させる。
【００３６】そして、第2ポンプ部43は、アクティブ制
御信号DETAが"ハイ"に活性化する時、即ち、バックバイ
アス電圧VBBが目標電圧TVBBより高い時、立下り下降端
部感知信号FEDの"ハイ"から"ロー"または"ロー"から"ハ
イ"へのレベル遷移に応答してバックバイアス電圧VBBを
ポンピングして下降させる。
【００３７】第1ポンプ部41は、ポンプドライバー45及
び47を具備する。
【００３８】再び図6及び図7を参照すれば、立上り端部
感知信号REDの"ロー"から"ハイ"への立上り時、NANDゲ
ート49の出力端N50が"ハイ"から"ロー"に立下り、これ
によりポンプドライバー45がポンピングしてバックバイ
アス電圧VBBを下降させる。
【００３９】そして、立上り端部感知信号REDの"ハイ"
から"ロー"への立下り時、NANDゲート51の出力端N52が"
ハイ"から"ロー"に立下り、これによりポンプドライバ
ー47がポンピングしてバックバイアス電圧VBBを下降さ
せる。
【００４０】第2ポンプ部43はポンプドライバー53、55
を具備する。
【００４１】再び図6及び図7を参照すれば、立下り端部
感知信号FEDの"ロー"から"ハイ"への立上り時、NANDゲ
ート57の出力端N58が"ハイ"から"ロー"に立下り、これ
によりポンプドライバー53がポンピングしてバックバイ
アス電圧VBBを下降させる。
【００４２】そして、立下り端部感知信号FEDの"ハイ"
から"ロー"への立下り時、NANDゲート59の出力端N60が"
ハイ"から"ロー"に立下り、これによりポンプドライバ
ー55がポンピングしてバックバイアス電圧VBBを下降さ
せる。
【００４３】再び図7を参照して本発明の好適な実施の
形態に係る周波数対応バックバイアス電圧発生回路の動
作を説明すれば、チップ制御信号CONCが"ハイ"から"ロ
ー"に活性化する度にポンプドライバー45、47、53、55
のうち１つがポンピング動作を行う。
【００４４】従って、ポンプドライバー45、47、53、55
は、各々4回の活性化周期毎に１回ずつ動作する。よっ
て、ポンプドライバー45、47、53、55が各々以前のポン
ピング動作を行ってから後続のポンピング動作を行うま
でに充分な時間マージンが確保される。
【００４５】図4及び図6におけるポンプドライバーの構
成及び動作効果は、当業者には周知の事実なので本明細
書ではそれらに関する説明を省略する。
【００４６】本発明は、図面に示された特定の実施の形
態に基づき説明されたが、これは例示的なものに過ぎな
く、当業者であれば、該実施の形態に多様な変形を加
え、又は均等な他の実施の形態を採用し得ることを容易
に理解し得る。従って、本発明の技術的範囲は、特許請
求の範囲に記載された技術的思想に基づいて定められる
べきである。
【００４７】
【発明の効果】本発明に係る周波数対応バックバイアス
電圧発生回路及び方法によれば、半導体メモリ装置が動
作周波数に対応してバックバイアス電圧をポンピングし
て下降させることにより、アクティブモードにおいても
バックバイアス電圧の変動幅を最小化しうる。
【図面の簡単な説明】
【図１】従来のレベル感知部を有するバックバイアス電
圧発生回路を示す図面である。
【図２】従来の外部RAS信号に応答して駆動されるバッ
クバイアス電圧発生回路を示す図面である。
【図３】本発明の好適な実施の形態に係る周波数対応バ
ックバイアス電圧発生回路の構成を概略的に示す図面で
ある。
【図４】図3のノーマル駆動部を示す図面である。
【図５】図3のカウンター回路を示す図面である。
【図６】図3のアクティブポンプ部を示す図面である。
【図７】本発明の好適な実施の形態に係る周波数対応バ
ックバイアス電圧発生回路における主要端子のタイミン
グ図である。
【符号の説明】
10 周波数対応バックバイアス電圧発生回路 11 ノーマル駆動部 13 アクティブ駆動部 15 レベル感知部 17 カウンター回路

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 半導体メモリ装置の周波数対応バックバ
    イアス発生回路において、 ノーマル制御信号の活性化時、前記半導体メモリ装置が
    活性化しているか否かを示すチップ制御信号の活性化の
    状態に拘らず、前記バックバイアス電圧をポンピングし
    て下降させる少なくとも１つのノーマル駆動部と、 アクティブ制御信号の活性化時、前記チップ制御信号の
    活性化に応答し、前記チップ制御信号の活性化周期中
    に、少なくとも1回以上、前記バックバイアス電圧を下
    降ポンピングするアクティブ駆動部と、 前記バックバイアス電圧が所定の目標レベル以上の時に
    活性化される前記ノーマル制御信号及び前記アクティブ
    制御信号を発生するレベル感知部とを備えることを特徴
    とする周波数対応バックバイアス発生回路。
  2. 【請求項2】 前記ノーマル制御信号及び前記アクティ
    ブ制御信号は、同じ信号であることを特徴とする請求項
    １に記載の周波数対応バックバイアス発生回路。
  3. 【請求項3】 前記ノーマル駆動部は、 前記ノーマル制御信号の活性化時、一定の周期で発振す
    る発振信号を発生する発振器と、 前記発振信号に応答して、前記バックバイアス電圧をポ
    ンピングして下降させるポンプドライバーと、 を備えることを特徴とする請求項１に記載の周波数対応
    バックバイアス発生回路。
  4. 【請求項4】 前記アクティブ駆動部は、 前記チップ制御信号の活性化端部に応答して、交互にレ
    ベルが遷移する第1及び第2の端部感知信号を発生するカ
    ウンター回路と、 前記第1または第2の端部感知信号の活性化時、前記バッ
    クバイアス電圧をポンピングして下降させるアクティブ
    ポンプ部と、 を備えることを特徴とする請求項１に記載の周波数対応
    バックバイアス発生回路。
  5. 【請求項5】 前記カウンター回路は、 前記チップ制御信号の活性化端部に応答して、レベルが
    遷移する活性化感知信号を発生する第1の端部感知器
    と、 前記活性化感知信号の先端に応答して、レベルが遷移す
    る先端感知信号を発生する第2の端部感知器と、 前記活性化感知信号の後端に応答して、レベルが遷移す
    る後端感知信号を発生する第3の端部感知器と、 を備えることを特徴とする請求項４に記載の周波数対応
    バックバイアス発生回路。
  6. 【請求項6】 前記アクティブポンプ部は、 前記アクティブ制御信号の活性化時、前記第1端部感知
    信号のレベル遷移に応答して、前記バックバイアス電圧
    をポンピングして下降させる第1ポンプ部と、 前記アクティブ制御信号の活性化時、前記第2端部感知
    信号のレベル遷移に応答して、前記バックバイアス電圧
    をポンピングして下降させる第2ポンプ部と、 を備えることを特徴とする請求項４に記載の周波数対応
    バックバイアス発生回路。
  7. 【請求項7】 前記第1ポンプ部は、 前記第1端部感知信号の立上り端部に応答して、前記バ
    ックバイアス電圧をポンピングして下降させる第1ポン
    プドライバーと、 前記第1端部感知信号の立下がり端部に応答して、前記
    バックバイアス電圧をポンピングして下降させる第2ポ
    ンプドライバーと、 を備えることを特徴とする請求項６に記載の周波数対応
    バックバイアス発生回路。
  8. 【請求項8】 前記第2ポンプ部は、 前記第2端部感知信号の立上り端部に応答して、前記バ
    ックバイアス電圧をポンピングして下降させる第1のポ
    ンプドライバーと、 前記第2端部感知信号の立下がり端部に応答して、前記
    バックバイアス電圧をポンピングして下降させる第2の
    ポンプドライバーと、 を備えることを特徴とする請求項６に記載の周波数対応
    バックバイアス発生回路。
  9. 【請求項9】 前記チップ制御信号は、／RAS、／CAS、
    ／CS及びCMDよりなる一群から選ばれることを特徴とす
    る請求項１に記載の周波数対応バックバイアス発生回
    路。
  10. 【請求項10】 半導体メモリ装置が活性化しているか否
    かを示すチップ制御信号に関係なく動作するノーマル駆
    動部と、前記チップ制御信号の活性化に応答して動作す
    るアクティブ駆動部とを有する半導体メモリ装置のバッ
    クバイアス電圧発生方法において、 A）バックバイアス電圧が所定の目標レベル以上である
    か否かを判断する段階と、 B）前記半導体メモリ装置が活性化が活性化しているか
    否かを判断する段階と、 C）前記A）段階において前記バックバイアス電圧が前記
    目標レベル以上である時に、前記ノーマル駆動部を駆動
    して前記バックバイアス電圧をポンピング下降させる段
    階と、 D）前記A）段階において前記バックバイアス電圧が前記
    目標レベル以上である時に、前記B）段階における前記
    半導体メモリ装置の活性化を示す信号の活性化端部に応
    答して、前記アクティブ駆動部を駆動して前記バックバ
    イアス電圧をポンピング下降させる段階と、 を備えることを特徴とする周波数対応バックバイアス電
    圧発生方法。
JP11276299A 1998-04-24 1999-04-20 周波数対応バックバイアス電圧発生回路及び方法 Expired - Fee Related JP3943281B2 (ja)

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